JP7425931B2 - 酸化物半導体薄膜積層体及びその製造方法、薄膜半導体装置及びその製造方法、及びスパッタリングターゲット及びその製造方法 - Google Patents

酸化物半導体薄膜積層体及びその製造方法、薄膜半導体装置及びその製造方法、及びスパッタリングターゲット及びその製造方法 Download PDF

Info

Publication number
JP7425931B2
JP7425931B2 JP2023556470A JP2023556470A JP7425931B2 JP 7425931 B2 JP7425931 B2 JP 7425931B2 JP 2023556470 A JP2023556470 A JP 2023556470A JP 2023556470 A JP2023556470 A JP 2023556470A JP 7425931 B2 JP7425931 B2 JP 7425931B2
Authority
JP
Japan
Prior art keywords
less
thin film
oxide semiconductor
semiconductor thin
oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2023556470A
Other languages
English (en)
Other versions
JPWO2023162849A1 (ja
JPWO2023162849A5 (ja
Inventor
健太 谷野
大士 小林
拓 半那
浩一 松本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Ulvac Inc
Original Assignee
Ulvac Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ulvac Inc filed Critical Ulvac Inc
Publication of JPWO2023162849A1 publication Critical patent/JPWO2023162849A1/ja
Application granted granted Critical
Publication of JP7425931B2 publication Critical patent/JP7425931B2/ja
Publication of JPWO2023162849A5 publication Critical patent/JPWO2023162849A5/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • CCHEMISTRY; METALLURGY
    • C04CEMENTS; CONCRETE; ARTIFICIAL STONE; CERAMICS; REFRACTORIES
    • C04BLIME, MAGNESIA; SLAG; CEMENTS; COMPOSITIONS THEREOF, e.g. MORTARS, CONCRETE OR LIKE BUILDING MATERIALS; ARTIFICIAL STONE; CERAMICS; REFRACTORIES; TREATMENT OF NATURAL STONE
    • C04B35/00Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products
    • C04B35/01Shaped ceramic products characterised by their composition; Ceramics compositions; Processing powders of inorganic compounds preparatory to the manufacturing of ceramic products based on oxide ceramics
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/06Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the coating material
    • C23C14/08Oxides
    • CCHEMISTRY; METALLURGY
    • C23COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23CCOATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C14/00Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
    • C23C14/22Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
    • C23C14/34Sputtering
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/786Thin film transistors, i.e. transistors with a channel being at least partly a thin film

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Ceramic Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Organic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Materials Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Structural Engineering (AREA)
  • Physical Vapour Deposition (AREA)
  • Physical Deposition Of Substances That Are Components Of Semiconductor Devices (AREA)

Description

本発明は、スパッタリングターゲット、スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法に関する。
In-Ga-Zn-O系酸化物半導体膜(IGZO)を活性層に用いた薄膜トランジスタ(TFT:Thin-Film Transistor)は、従来のアモルファスシリコン膜を活性層に用いたTFTと比較して、高移動度を得ることができることから、近年、種々のディスプレイに幅広く適用されている(例えば、特許文献1~3参照)。
例えば、特許文献1には、有機EL素子を駆動するTFTの活性層がIGZOで構成された有機EL表示装置が開示されている。特許文献2には、チャネル層(活性層)がa-IGZOで構成され、移動度が5cm/Vs以上の薄膜トランジスタが開示されている。特許文献3には、活性層がIGZOで構成され、オン/オフ電流比が5桁以上の薄膜トランジスタが開示されている。
特開2009-31750号公報 特開2011-216574号公報 WO2010/092810号
近年、各種ディスプレイにおける高解像度化、低消費電力化、高フレームレート化に関する要求から、より高い移動度を示す酸化物半導体への要求が高まっている。しかしながら、活性層にIGZOを用いる薄膜トランジスタにおいては、移動度で10cm/Vsを超えることが難しく、より高い移動度を示す薄膜トランジスタ用途の材料の開発が求められている。
活性層のエッチングダメージやCVDプロセスによる水素の影響を抑制するキャップ層の開発も行われているが、抑制効果が十分でないという問題がある。
また、高移動度の活性層に用いると、電流がオフからオンに切り替わる閾値電圧の立ち上がりがシフトしてしまうという問題が発生する。
以上のような事情に鑑み、本発明の目的は、高移動度の活性層のキャップ層に適した酸化物半導体薄膜を形成できるスパッタリングターゲット及びその製造方法、酸化物半導体薄膜及び酸化物半導体薄膜積層体、さらには薄膜半導体装置及びその製造方法を適用することにある。
前記目的を達成するために種々研究を重ねた結果、インジウム、マグネシウム、及びスズを含む酸化物薄膜が高移動度のキャップ層として適していることを知見し、本発明を完成させた。
かかる本発明は、以下のとおりである。
本発明の第1の態様は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を含む酸化物焼結体で構成され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であるスパッタリングターゲット。
InMgSn
本発明の第2の態様は、第1の態様のスパッタリングターゲットにおいて、前記酸化物焼結体は、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、及びYから選択される少なくとも1つの元素であるA群元素をさらに含有するスパッタリングターゲット。
本発明の第3の態様は、第2の態様のスパッタリングターゲットにおいて、Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、及びYが9at%以下であり、前記A群元素の含有量が、10at%未満であるスパッタリングターゲット。
本発明の第4の態様は、第1~3の態様のスパッタリングターゲットにおいて、前記酸化物焼結体は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有するスパッタリングターゲット。
本発明の第5の態様は、第4の態様のスパッタリングターゲットにおいて、Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、前記In、Mg、及びSn以外の元素の合計含有量は、38at%以下であるスパッタリングターゲット。
本発明の第6の態様は、第1~5の態様のスパッタリングターゲットにおいて、相対密度が90%以上であるスパッタリングターゲット。
本発明の第7の態様は、酸化インジウム粉末、酸化マグネシウム粉末、及び酸化スズ粉末を混合して成形体を形成し、1100℃以上1650℃ 以下で前記成形体を焼成して、酸化物焼結体を有するスパッタリングターゲットを製造するスパッタリングターゲットの製造方法。
本発明の第8の態様は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を混合して1000℃~1500℃で仮焼成した前駆体粉末を成形して成形体とし、1100℃以上1650℃以下で前記成形体を焼成して酸化物焼結体を有するスパッタリングターゲットを製造するスパッタリングターゲットの製造方法。
本発明の第9の態様は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を主成分とする酸化物半導体で構成され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲である酸化物半導体薄膜。
InMgSn
本発明の第10の態様は、第9の態様の酸化物半導体薄膜において、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが1nm/sec以上である酸化物半導体薄膜。
本発明の第11の態様は、第9または10の態様の酸化物半導体薄膜において、バンドギャップが、2.5eV以上3.4eV以下であり、水素アニール処理後の抵抗値が1E+2Ω/□以上である酸化物半導体薄膜。
本発明の第12の態様は、第9~11の態様の酸化物半導体薄膜において、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、Y及びMoから選択される少なくとも1つの元素であるA群元素をさらに含有する酸化物半導体薄膜。
本発明の第13の態様は、第12の態様の酸化物半導体薄膜において、Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、及びYが9at%以下であり、前記A群元素の含有量が、10at%未満である、酸化物半導体薄膜。
この酸化物半導体膜は高い抵抗を有し、Egが大きくならない範囲(Eg≦3.4)であることがより好ましい。
本発明の第14の態様は、第9~13の態様の酸化物半導体薄膜において、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有する酸化物半導体薄膜。
本発明の第15の態様は、第14の態様の酸化物半導体薄膜において、Moが10at%以上、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下で、In、Mg、及びSn以外の元素の合計含有量は38at%以下である、酸化物半導体薄膜。
この酸化物半導体膜は高い抵抗を有し、Egが大きくならない範囲(Eg≦3.4)であることがより好ましい。
本発明の第16の態様は、高移動度の酸化物半導体薄膜からなる活性層と、この活性層上に積層された第9~15の態様の酸化物半導体薄膜からなるキャップ層とを具備する酸化物半導体薄膜積層体。
本発明の第17の態様は、第16の態様の酸化物半導体薄膜積層体において、前記キャップ層は前記活性層と共にパターニングする際のエッチング比が適している酸化物半導体薄膜積層体。
本発明の第18の態様は、第9~15の態様の酸化物半導体薄膜からなるキャップ層を具備する薄膜半導体装置。
本発明の第19の態様は、第18の態様の薄膜半導体装置において、前記キャップ層は、高移動度の酸化物半導体薄膜からなる活性層を覆うように設けられている薄膜半導体装置。
本発明の第20の態様は、第18又は19の態様の薄膜半導体装置において、ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられた、高移動度の酸化物半導体薄膜からなる活性層と、前記活性層を覆うように設けられたキャップ層と、前記活性層及び前記キャップ層に接続するソース電極及びドレイン電極と、を具備する薄膜半導体装置。
本発明の第21の態様は、第9~15の態様の酸化物半導体薄膜からなるキャップ層を具備する薄膜半導体装置の製造方法であって、ゲート電極の上にゲート絶縁膜を形成し、前記ゲート絶縁膜の上に、高移動度の酸化物半導体薄膜からなる活性層をスパッタリング法で形成し、前記活性層上に前記キャップ層をスパッタリング法で形成し、前記活性層及び前記キャップ層の積層膜をパターニングし、パターニングした前記活性層及び前記キャップ層を下地膜とする金属層を形成し、前記金属層をウェットエッチング法でパターニングすることでソース電極及びドレイン電極を形成する薄膜半導体装置の製造方法。
かかる本発明は、インジウム、マグネシウム、及びスズを含む酸化物薄膜が高移動度のキャップ層として最適であり、エッチングダメージやCVDプロセスによる水素の影響を抑制することができ、このキャップ層を用いると、移動度が10cm/Vsを超える薄膜トランジスタが実現できる。
また、本発明のキャップ層は、亜鉛を含まない酸化物半導体薄膜とすることができ、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングすることができるので、高移動度の活性層と一緒のパターニングを良好に行うことができ、高精度なパターニングにより、高精細な薄膜トランジスタが実現できる。
In、Mg及びSnの3元複合酸化物薄膜について、エッチングレートが1nm/secの範囲を示す図である。 In、Mg及びSnの3元複合酸化物薄膜について、バンドギャップが3.4eV以下 の範囲を示す図である。 In、Mg及びSnの3元複合酸化物薄膜について、水素アニール後の抵抗値が1E+2Ω/□以上の範囲を示す図である。 図1~図3の範囲を合わせた範囲を示す図である。 In、Mg及びSnの3元複合酸化物において、InMgSnのX、Y、Zが、Y>X/2+2Zとなる範囲を示す図である。 本発明に係る薄膜トランジスタの一例の概略構成を示す図である。 本発明に係る薄膜トランジスタの製造工程の一例の概略構成を示す図である。 本発明に係る薄膜トランジスタの製造工程の一例の概略構成を示す図である。 薄膜トランジスタにおいて、酸化物半導体薄膜からなるキャップ層14を有する場合(積層)と、キャップ層14を設けない場合(単層)とにおいて、保護層16のCVDの成膜中の基板温度を変化させて、S値を比較した結果を示す図である。 製造例1と比較製造例1の薄膜トランジスタのVthを比較した図である。 比較製造例1と比較製造例2の薄膜トランジスタのVthを比較した図である。
以下、図面を参照しながら、本発明の実施形態を説明する。
最初に、本実施形態に係るスパッタリングターゲット(酸化物半導体スパッタリングターゲット)を説明する前に、このスパッタリングターゲットを用いて形成される酸化物半導体薄膜の特性について説明する。
[酸化物半導体薄膜]
酸化物半導体薄膜は、例えば、いわゆるボトムゲート型の電界効果型トランジスタ等の薄膜トランジスタにおける高移動度の活性層(反転層)のキャップ層 に利用される。
ここで、高移動度の活性層は、バンドギャップが3eV以下の活性層をいう。移動度は15cm/V・s以上である。
高移動度の酸化物半導体材料としては、一般的には、ITO(In-Sn-O)系、IGZO(In-Ga-Zn-O)系等が代表的である。これらの酸化物半導体材料は、成膜直後の結晶性がアモルファスであるため、ウェットエッチング法によるパターニングを容易に行うことができる。
また、下記表1に挙げたような高移動度の活性層が提案されており、バンドギャップ、キャリア濃度、及び移動度を掲載した。何れも、バンドギャップは3eV以下であり、移動度は15cm/V・sを超えるものである。
このように、高移動度の活性層は、バンドギャップEgが小さく、キャリア濃度が高い傾向があり、本発明の酸化物半導体薄膜は、このような高移動度の活性層のキャップ層と用いて最適なものである。
キャップ層は、一般的には、活性層のエッチングダメージを抑制するために設けられるが、本発明の酸化物半導体薄膜は、エッチングダメージの抑制のほか、CVDプロセスによる水素の影響を抑制することができる。
本発明の酸化物半導体薄膜は、インジウム、マグネシウム、及びスズからなる下記式の酸化物半導体薄膜の組成は、下記式で表され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1である。
InMgSn
従来から知られているキャップ層の組成は、亜鉛を含むものが多かったが、本発明では、亜鉛を含まない組成の酸化物半導体薄膜からなるキャップ層を実現した。
このような組成のキャップ層は、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングすることができ、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが1nm/sec以上である。
これにより、高移動度の活性層のエッチングレートが近く、一緒にエッチング処理するのに適したものであり、活性層及びキャップ層の積層体の精細なパターニングを良好に行うことができる。
また、活性層のエッチングダメージを抑制し、CVDプロセスの水素の影響を抑制することができるという効果も奏する。
ここで、硫酸・硝酸系エッチャントは、硫酸及び硝酸を主体としたエッチャントであり、例えば、(HSO(7.6~8.4%)+HNO(3.8~4.2%)を含むエッチャントである。酢酸系エッチャントは、酢酸(HOOC-COOH)を主体とするエッチャントである。
一般的に用いられるエッチャントとしては、硫酸・硝酸系エッチャントまたは酢酸系エッチャントの他、燐酸:HPOが80%未満、硝酸:HNOが5%未満、酢酸:CHCOOHが10%未満の混合液であるPANがあるが、このPANを用いる場合には、Znを含むことが好ましいが、本発明の酸化物半導体薄膜は、詳細は後述するように、Znを含有することができ、PANによるエッチングにも対応できる。
勿論、この際にも活性層のエッチングレートに適したエッチングレートとすることができ、活性層のエッチングダメージを抑制し、CVDプロセスの水素の影響を抑制することができるという効果も奏することができる。
このような本発明のキャップ層を用いると、移動度が10cm/Vsを超える薄膜トランジスタが実現できる。
また、本発明の酸化物半導体薄膜は、キャップ層として高移動度の活性層と積層して薄膜トランジスタとした場合、キャップ層を用いなかった場合と比較して、閾値電圧Vthのシフトを抑制でき、良好なTFT特性の薄膜トランジスタが実現できる。なお、閾値電圧(Vth)は、電流がオフからオン状態に切り替わる電圧である。
本発明の酸化物半導体薄膜の組成範囲は、下記式で表され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1であるが、この範囲は以下の手法で決定した。
InMgSn
本発明では、キャリアジェネレータとしてInを用い、キャリアキラーとしてMgを用いている。Mgは、エッチングコントロールの機能やCVDの水素を除去する水素ゲッターとして機能を有する。また、Snはエッチングコントロールの機能や移動度コントロールの機能を有する。
各元素の組成範囲は、硫酸・硝酸系エッチャント及び酢酸系エッチャントを用いたときのエッチングレートが1nm/sec以上の範囲、バンドギャップが3.4eV以下の範囲、水素アニール処理後の抵抗値が1E+2Ω/□以上である範囲などから決定したものである。
上記式において、Xが0.32以上、0.65以下であり、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲である。
まず、In、Mg及びSnの3元複合酸化物薄膜について、エッチングレートが1nm/secの範囲を求めた。エッチャントは、酢酸系エッチャント(酢酸(HOOC-COOH))または、硫酸(7.6~8.4%)と硝酸(3.8~4.2%)との混酸系エッチャントを用いた。エッチングレートの測定には、成膜直後の酸化物半導体薄膜の単膜キャップ層を40℃に管理したエッチャントに浸漬するDip法を採用した。
図1には、この結果を示す。この結果、0<In≦0.65、0.17≦Mg<1.0、0<Sn≦0.22の範囲で、エッチングレートが1nm/sec以上であった。
次に、In、Mg及びSnの3元複合酸化物薄膜のバンドギャップを測定した。バンドギャップの測定は以下の通り行った。
1.分光器より透過率T、反射率Rを測定する。
2.次式より吸収係数αを算出する。
α=(((-ln(T/(1-R))/n)/(T/(1-R))
n:膜厚[cm] T,R:測定データ/100
3.(α×hω)^(1/2)算出する。
hω(光子エネルギ-)[eV]:1239.8/波長[nm]
4.横軸: hω[eV],縦軸(α×hω)^(1/2)のグラフより、傾きが最大となる接線とx軸の交点をバンドギャップとする。
図2には、この結果を示す。この結果、バンドギャップが3.4eV以下の範囲は、0.32≦In<1.0、0<Mg≦0.46、0<Sn≦0.67であった。
ここで、バンドギャップが3.4eV以下が好ましいとしたのは、良好なTFT特性を得るためには下層と上層のEg差が重要であり、Egが3.4eVより大きくなって活性層との差が大きすぎると、半導体同士の接合時に下層である活性層側へ上層の電子が流入し、活性層側のフェルミ準位がコンダクションバンド近傍に移動してしまうという不具合が発生する虞があるからである。この場合、電子がコンダクションバンドへ励起される確率が上がり、TFTの閾値電圧がマイナス方向にシフトし、良好なTFT特性が得られないという問題が生じる。
さらに、In、Mg及びSnの3元複合酸化物薄膜の水素アニール後の抵抗値を測定した。
水素アニールは、400℃で1h、Ar+H2(H2:6at%)の混合ガスを流量:1L/minとして行った。
また、抵抗値はHall測定で測定した。
図3には、この結果を示す。この結果、抵抗値が1E+2以上の範囲は、0<In≦0.65、0.15≦Mg<1.0、0<Sn≦0.85であった。
図1~図3の範囲を合わせた結果を図4に示す。この結果、全てを満足する範囲は、0.32≦In≦0.65、0.17≦Mg≦0.46、0<Sn≦0.22であった。
本発明の酸化物半導体薄膜は、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、及びYから選択される少なくとも1つの元素であるA群元素をさらに含有することができる。
ここで、これらのA群元素において、Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、及びYが9at%以下であり、A群元素の全体の含有量が、10at%未満であり、この酸化物半導体膜は高い抵抗を有し、Egが大きくならない範囲(Eg≦3.4)であることが好ましい。
さらに、本発明の酸化物半導体薄膜は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有することができる。
ここで、これらB群元素において、Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、In、Mg、及びSn以外の元素の合計含有量は、38at%以下で、この酸化物半導体膜は高い抵抗を有し、Egが大きくならない範囲(Eg≦3.4)であることが好ましい。
これらA群元素及びB群元素の好ましい範囲は、以下のように決定した。
In、Mg、Snの3元素に、A群元素及びB群元素の何れかの元素を添加したときのバンドギャップEg(eV)を求めた。結果を表2に示す。
表2は、バンドギャップEg(eV)が3.4eV以下を維持できるかを示す。○は3.4eV以下である、×は3.4eVを超えたことを示す。
キャップ層のバンドギャップEgの制約値3.4eVは、TFTのShiftが発生しないようにする範囲とすることを前提として規定した。すなわち、InMgSn(Eg:3.1eV)に対して、追加元素αをどれだけ添加した場合に、Eg3.4eV以下を維持できるか示したものになる。
A群元素Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、及びYは、添加量が10at%未満のものである。
B群元素Mo、Sb、Hf、La、Fe、Ga、Zn、Ca、及びSrは、添加量が10at%を超えるものである。
[スパッタリングターゲット]
次に、本実施形態のスパッタリングターゲットについて説明する。
スパッタリングターゲットは、プレーナ型のターゲットでもよく、円筒状のロータリターゲットでもよい。スパッタリングターゲットは、In、Mg及びSnを含む酸化物半導体焼結体からなり、組成比は、上述した酸化物半導体薄膜と同じであり、好ましい組成比も同様であるので、重複する説明は省略する。
本発明のスパッタリングターゲットの酸化物半導体焼結体の組成範囲は、下記式で表され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1である。
InMgSn
本発明のスパッタリングターゲットを構成する酸化物半導体焼結体は、In、Mg、及びSnの他、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、及びYから選択される少なくとも1つの元素であるA群元素をさらに含有することができる。
ここで、これらのA群元素において、Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、及びYが9at%以下であり、A群元素の全体の含有量が、10at%未満であることが好ましい。
また、本発明のスパッタリングターゲットを構成する酸化物半導体焼結体は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有することができる。
ここで、これらB群元素において、Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、In、Mg、及びSn以外の元素の合計含有量は、38at%以下であることが好ましい。
かかるスパッタリングターゲットを用いて形成した酸化物半導体薄膜は、硫酸・硝酸系エッチャント及び酢酸系エッチャントを用いたときのエッチングレートが1nm/sec以上であり、バンドギャップが2.5eV以上3.4eV以下であり、水素アニール処理後の抵抗値が1E+2Ω/□以上という特性を有するものであり、高移動度のキャップ層と用いて最適である。なお、高移動度の活性層は、上述したとおりである。バンドギャップが3eV以下の活性層をいう。移動度は15cm/V・s以上である。
キャップ層は、一般的には、活性層のエッチングダメージを抑制するために設けられるが、本発明のスパッタリングターゲットで形成した酸化物半導体薄膜は、キャッピングダメージの抑制のほか、CVDプロセスによる水素の影響を抑制することができる。
このような組成のキャップ層は、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングすることができ、硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが1nm/sec以上である。
これにより、高移動度の活性層のエッチングレートが近く、一緒にエッチング処理するのに適したものであり、活性層及びキャップ層の積層体の精細なパターニングを良好に行うことができる。
また、活性層のエッチングダメージを抑制し、CVDプロセスの水素の影響を抑制することができるという効果も奏する。
また、エッチャントとしてPANを用いる場合には、Znを含むスパッタリングターゲットとするのが好ましく、このようなスパッタリングターゲットにより形成した酸化物半導体薄膜は、PANによるエッチングにも対応できる。
勿論、この際にも活性層のエッチングレートに適したエッチングレートとすることができ、活性層のエッチングダメージを抑制し、CVDプロセスの水素の影響を抑制することができるという効果も奏することができる。
このような本発明のスパッタリングターゲットを用いて形成した酸化物半導体薄膜をキャップ層として用いると、移動度が10cm/Vsを超える薄膜トランジスタが実現できる。
また、かかる酸化物半導体薄膜は、キャップ層として高移動度の活性層と積層して薄膜トランジスタとした場合、キャップ層を用いなかった場合と比較して、閾値電圧Vthのシフトを抑制でき、良好なTFT特性の薄膜トランジスタが実現できる。
(スパッタリングターゲットの製造方法)
本発明のスパッタリングターゲットの製造は、上記組成の酸化物半導体焼結体となる方法であれば、特に制限されないが、例えば、以下の2つの製造方法を例示できる。
第1の方法は、酸化インジウム粉末、酸化マグネシウム粉末、及び酸化スズ粉末を混合して成形体を形成し、1100 ℃ 以上1650℃ 以下で前記成形体を焼成して、酸化物焼結体を有するスパッタリングターゲットを製造する方法である。
原料粉末の重量比は、目的となる上述した酸化物半導体焼結体の元素比となるように決定する。
本発明のスパッタリングターゲットの製造方法では、原料としてMgOが原料混合時に水と反応してMg(OH)を生成するので、原料混合時のスラリー粘度が上昇して均一な混合が阻害されるおそれがある。また、Mg(OH)が焼結時にポアや亀裂を生成する可能性がある。
よって、酸化マグネシウムを原料と得る場合には、乾式で混合するか、水を含まない有機溶媒のスラリーとして混合するのが好ましい。勿論、混合時間を少なくする等の工夫をすることで純水での混合もできる可能性はある。
また、第2の方法は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を混合して1000℃~1500℃で仮焼成した前駆体粉末を成形して成形体とし、1100℃以上1650℃以下で前記成形体を焼成して酸化物焼結体を有するスパッタリングターゲットを製造する方法である。
なお、原料粉末の重量比は、目的となる上述した酸化物半導体焼結体の元素比となるように決定する。
スパッタリングターゲットに含まれる酸化物焼結体は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩などの原料粉末を混合して成形体を形成し、1000℃ 以上1500℃以下で仮焼成して成形体とし、この成形体を1100℃以上1650℃以下で焼成して酸化物焼結体を有するスパッタリングターゲットとする。
本発明のスパッタリングターゲットの製造方法では、原料の混合粉末を1000℃ 以上1500℃以下で仮焼成してMgO相を無くした粉末を、混合して乾燥造粒したのち成形体としている。これにより、仮焼成後の混合時に粉末と水と反応してMg(OH)を生成することを防ぎ、スラリー粘度が上昇して均一な混合が阻害されるおそれや、水酸化物が焼結時にポアや亀裂を生成するおそれがない。
また、この成形体は、1100℃~1650℃で焼成して焼結体とされる。
焼成温度が1100℃未満の場合には、導電性及び相対密度が低くなり、ターゲット用途に向かなくなる。一方、焼成温度が1650℃を超えると、一部成分の蒸発が起き、焼成体の組成ずれが発生したり、結晶粒の粗大化によって焼成体の強度が低下したりする。
本発明のスパッタリングターゲットでは、上述したMg(OH)が生成するのを防止するために好ましい組成範囲が存在する。
In:Mg:Sn=a(at%):b(at%):c(at%)としたとき、
b>a/2+2cの範囲は、仮焼成及び焼結後もMgOが残存するので、好ましくない。焼結後にMgOが残存していると、スパッタリングターゲット表面で大気中の水分と反応してMg(OH)を生成することでパーティクル源になる可能性がある。
この範囲は、InMgSnのX、Y、Zに置き換えると、Y>X/2+2Zとなる。
この範囲を示しているのが図5である。
図5に示すように、Y≦X/2+2Zの範囲は、図中の斜線部を示しており、仮焼成後にInMgO相、MgSnO相、In相、SnO相等からなる結晶相となり、MgO相を含まない範囲である。なお、図5には、後述する実施例1-9及び比較例1-3のデータを示した。
また、本発明のスパッタリングターゲットは、相対密度が90%以上であるのが好ましい。相対密度が90%未満では、スパッタリング時に割れが発生したり、パーティクルが発生したりする虞があるので、相対密度が90%以上となるように製造するのが好ましい。
以下、さらに、第2の方法を例示して詳細に製造方法を説明する。
本実施形態では、乾燥と造粒とを一度に行うことが可能なスプレードライ方式で原料粉末が造粒される。バインダー添加によって粉砕性が悪い粉砕作業が不要になること、流動性がよい球形の粉末を使用できること等により、スパッタリングターゲットの組成分布が均一になりやすくなる。
原料粉末は、インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を少なくとも含む。これに加えて、A群元素やB群元素の酸化物から選択される一種類以上の粉末を混合してもよい。また、原料粉末の混合には、分散剤等が添加されてもよい。
原料粉末の粉砕・混合方法としては、ボールミルを用いればよいが、ボールミル以外にも、例えば、ビーズミル、ロッドミル等のほかの媒体攪拌ミルが使用可能である。撹拌媒体となるボールやビーズの表面に樹脂コート等が施されてもよい。これにより、粉体中への不純物の混入を効果的に抑制される。
混合された粒粉末は、1000℃以上1500℃以下の温度で仮焼成される。焼成温度が1000℃未満の場合、仮焼成が不十分で複合酸化物が完全に形成されずにMgOが残存し、1500℃を超えると、仮焼成で焼結が進行して一次粒子の粒形が大きくなるので、その後の本焼成で焼結密度が上がらなくなる。
仮焼成された粉末は、再びボールミル等で分散剤、バインダー等とともに湿式粉砕され、スプレードライによって造粒される。
造粒粉末の平均粒子径は、500μm以下とされる。造粒粉末の平均粒子径が500μmを超えると、成形体のクラックや割れの発生が顕著となるとともに、焼成体の表面に粒状の点が発する。このような焼成体をスパッタリング用ターゲットに使用すると、異常放電あるいはパーティクル発生の原因となるおそれがある。
造粒粉末のより好ましい平均粒子径は、20μm以上100μm以下である。これにより、CIP(Cold Isostatic Press)成形前後での体積の変化(圧縮率)が小さく、成形体へのクラック発生が抑制され、長尺の成形体を安定して作製される。なお、平均粒子径が20μm未満の場合、粉末が舞い上がりやすくなり、取り扱いが困難になる。
ここで、「平均粒子径」とは、ふるい分け式粒度分布測定器で測定した粒度分布の積算%が50%の値を意味する。また、平均粒子径の値としては、株式会社セイシン企業社製「Robot Sifter RPS-105M」による測定値が用いられる。
造粒粉末は、100MPa以上の圧力で成形される。これにより相対密度が97%以上の焼結体を得ることができる。成形圧力が100MPa未満の場合、成形体が壊れやすく、ハンドリングが困難であり、焼結体の相対密度が低下する。
成形方法としては、CIP 法が採用される。CIPの形態は、典型的な垂直ロードタイプの縦型方式でもよく、好ましくは、水平ロードタイプの横型方式が望ましい。これは、長尺の板状の成形体を縦型のCIPで製作すると、型中の粉末のズレによって厚みにばらつきが生じたり、ハンドリング中に自重で割れたりするからである。
また、成形体は、1100℃~1650℃で焼成して焼結体とされる。
焼成温度が1100℃未満の場合には、導電性及び相対密度が低くなり、ターゲット用途に向かなくなる。一方、焼成温度が1650℃を超えると、一部成分の蒸発が起き、焼成体の組成ずれが発生したり、結晶粒の粗大化によって焼成体の強度が低下したりする。
成形体は、大気あるいは酸化性雰囲気で焼成される。これにより目的とする酸化物焼結体が安定して製造される。
造粒粉末の作製には、一次粒子の平均粒子径がそれぞれ0.3μm以上1.5μm以下の粉末が用いられる。これにより混合・粉砕時間の短縮が可能となり、造粒粉内の原料粉末の分散性が向上する。
造粒粉末の安息角は、32°以下であることが好ましい。これにより造粒粉末の流動性が高まり、成形性及び焼結性が向上する。
(加工工程)
以上のようにして作製された焼成体は、所望の形状、大きさ、厚みの板形状に機械加工されることで、In-Mg-Sn-O系焼結体からなるスパッタリングターゲットが作製される。スパッタリングターゲットは、バッキングプレートへロウ接体化される。
本実施形態によれば、長手方向の長さが1000mmを超す長尺のスパッタリングターゲットを作製することができる。これにより分割構造でない大型のスパッタリングターゲットを作製できるため、分割部の隙間(継ぎ目)に侵入したボンディング材(ロウ材)がスパッタされることで発生し得る膜特性の劣化を防止し、安定した成膜が可能となる。また、上記隙間へ堆積したスパッタ粒子の再付着(リデポ)を原因とするパーティクルが発生しにくくなる。
[スパッタリングターゲットの評価]
(比抵抗値分布)
比抵抗値は、NPS社製Model sigma-5+を用いて、直流4探計法で測定を行った。
焼結体を加工した後のスパッタ面側の5点の平均比抵抗値を比抵抗値とした。
(相対密度)
焼結体の密度は水銀アルキメデス法、あるいは寸法と重量から直接計算によって求めた。
(結晶構造)
仮焼後の粉末はXRDにて複合酸化物の生成を確認した。
X線回折で使用される装置、測定条件の一例は、以下の通りである。
X線回折装置:株式会社リガク製RINT
走査方法:2θ/θ法
ターゲット:Cu
管電圧:40kV
管電流:20mA
スキャンスピード:2.000°/分
サンプリング幅:0.050°
発散スリット:1°
散乱スリット:1°
受光スリット:0.3mm
[薄膜トランジスタ]
図6に本発明に係る薄膜トランジスタの一例の概略構成を示す。
本実施形態の薄膜トランジスタ100は、基材10上に、ゲート電極11と、ゲート絶縁膜12と、活性層13と、キャップ層14と、ソース電極15Sと、ドレイン電極15Dと、保護膜16とを有する。
ゲート電極11は、基材10の表面に形成された導電膜からなる。基材10は、典型的には、透明なガラス基板である。ゲート電極11は、典型的には、モリブデン(Mo)、チタン(Ti)、アルミニウム(Al)、銅(Cu)などの金属単層膜あるいは金属多層膜で構成され、例えばスパッタリング法によって形成される。本実施形態では、ゲート電極11は、モリブデンで構成される。ゲート電極11の厚さは特に限定されず、例えば、200nmである。ゲート電極11は、例えば、スパッタ法、真空蒸着法等で成膜される。
活性層13は、薄膜トランジスタ100のチャネル層として機能する。活性層13の膜厚は、例えば10nm~200nmである。活性層13は、高移動度のものであり、IGZO(In-Ga-Zn-O)系酸化物半導体薄膜で構成される。活性層13は、例えば、スパッタ法で成膜される。
ゲート絶縁膜12は、ゲート電極11と活性層13との間に形成される。ゲート絶縁膜12は、例えば、シリコン酸化膜(SiOx)、シリコン窒化膜(SiNx)又はこれらの積層膜で構成される。成膜方法は特に限定されず、CVD法でもよいし、スパッタリング法、蒸着法等であってもよい。ゲート絶縁膜12の膜厚は特に限定されず、例えば、200nm~400nmである。
キャップ層14は、本発明の上述した酸化物半導体薄膜からなるものであり、詳細な組成は上述したとおりである。
このキャップ層14と活性層13は、一緒にパターニングされる。エッチャントは、上述したものを用いることができる。
ソース電極15S及びドレイン電極15Dは、活性層13及びキャップ層14の上に相互に離間して形成される。ソース電極15S及びドレイン電極15Dは、例えば、アルミニウム、モリブデン、銅、チタンなどの金属単層膜あるいはこれら金属の多層膜で構成することができる。後述するように、ソース電極15S及びドレイン電極15Dは、金属膜をパターニングすることで同時に形成することができる。当該金属膜の厚さは、例えば、100nm~200nmである。ソース電極15S及びドレイン電極15Dは、例えば、スパッタ法、真空蒸着法等で成膜される。
ソース電極15S及びドレイン電極15Dは、保護膜16 によって被覆される。保護膜16は、例えばシリコン酸化膜、シリコン窒化膜、またはこれらの積層膜などの電気絶縁性材料で構成される。保護膜16は、活性層13及びキャップ層14を含む素子部を外気から遮蔽するためのものである。保護膜16の膜厚は特に限定されず、例えば、100nm~300nmである。保護膜16は、例えば、CVD法で成膜される。
保護膜16の形成後、アニール処理が実施される。これにより、活性層13が活性化される。アニール条件は特に限定されず、本実施形態では、大気中において約30℃、1時間実施される。このとき、キャップ層14は、保護層16から活性層13への熱による水素の拡散を抑制する働きがあると考えられる。
保護膜16には適宜の位置にソース/ドレイン電極15S、15Dを配線層(図示略)と接続するための層間接続孔16S、16Dが設けられている。上記配線層は、薄膜トランジスタ100を図示しない周辺回路へ接続するためのもので、ITO等の透明導電膜で構成されている。
(薄膜トランジスタの製造方法)
本発明の薄膜トランジスタの製造方法の一例を図7及び図8を参照しながら説明する。
図7(a)に示すように、まず、基材10上にゲート電極材料層11aを室温でスパッタリングすることにより形成した後、図7(b)に示すように、湿式でパターニングすることにより、ゲート電極11を形成する。次に、図7(c)に示すように、ゲート絶縁膜12をCVDにより成膜する。ここでは、SiO/SiNの積層体とした。次に、図7(d)に示すように、活性層材料層13aと、キャップ層材料層14aを基材10の温度を100℃としたスパッタリングにより順次形成する。そして、図8(a)に示すように、活性層材料層13a及びキャップ層材料層14aをエッチングによりパターニングし、活性層13及びキャップ層14を形成する。エッチャントとして、例えば硫酸・硝酸系エッチャントを用いてエッチングし、その後、例えば、大気中で400℃で1時間アニールする。次いで、図8(b)に示すように、ソース・ドレイン用金属材料層15aを室温のスパッタリングで形成し、図8(c)に示すように、ソース電極15S及びドレイン電極15Dをパターニングにより形成する。最後に、図8(d)に示すように、保護膜材料層16aをCVDにより形成する。保護膜材料層16aは、例えば、膜厚300nmのSiOxとする。保護膜材料層16aは大気中で300℃でアニールした後、ドライによりパターニングして、ソース電極15S及びドレイン電極15Dへの層間接続孔16S、16Dを形成する(図6参照)。
以上説明した本発明に係る薄膜トランジスタは、バンドギャップEgが小さい傾向にある高移動度の活性層13の材料に対して、キャップ層14との積層時にTFTのVthのシフトが発生せず、TFT作製時の外的要因を抑制する効果を有する。
具体的には、本発明のキャップ層14は、TFT作製時の水素プロセス、ソース電極15S、ドレイン電極15Dのパターニング時の活性層13へのダメージを抑制する機能を有する。
因みに、キャップ層14による抑制がなかった場合、水素プロセスの場合、活性層13への水素の拡散により、抵抗が下がり、良好なTFT特性が得られなくという問題が発生する。また、キャップ層14による活性層13へのエッチングダメージの抑制が機能しないと、エッチング液より活性層13の酸化物半導体膜の弱い結合が切れることで膜に欠損ができ、TFT特性のS値が劣化し、良好なトランジスタ特性が得られなくなるという問題が発生する。
図9は、薄膜トランジスタにおいて、図6の構造のように本発明の酸化物半導体薄膜からなるキャップ層14を有する場合(積層)と、キャップ層14を設けない場合(単層)(図示略)とにおいて、保護層16のCVDの成膜中の基板温度を変化させて、S値を比較したものである。なお、活性層13としては、In-Sn-Ge-O+αを用い、キャップ層14は本発明のIn-Mg-Sn-Oとし、それぞれ15nmとした。
この結果、単層構造としてキャップ層14を設けず、活性層13にエッチングダメージが入ると、TFT特性のS値が大きくなってしまい劣化してしまうが、本発明のキャップ層14を設けて積層構造とすると、エッチングダメージが抑制され、S値が大きくなることが抑制されることがわかった。
(実施例1-9)
下記表3に示す組成となるように、酸化インジウム、水酸化マグネシウム、酸化スズを秤量し、ボールミルを用いて混合した。混合された粒粉末を、仮焼成し、酸素雰囲気下で焼結することにより、焼結体を得た。
焼結体について、相対密度と比抵抗値を測定した結果を表3に示す。
実施例1-9において、酸化インジウム、水酸化マグネシウム、酸化スズを原料とし、仮焼成温度を1000℃~1500℃とし、酸素雰囲気で焼結することで、90%以上の相対密度を持った焼結体が得られた。また、仮焼温度を1000℃~1200℃とし、酸素雰囲気で1500℃以上で焼成することで、97%以上の相対密度を持ち、比抵抗が10mΩ・cm以下の焼結体が得られた。
なお、何れの実施例1-9においても、仮焼後、MgOの残存はなかった。
(比較例1-5)
比較例1では、仮焼温度を1000℃未満の950℃とした以外は、実施例1と同様にしたが、仮焼後にMgOが残存していた。
比較例2では、大気雰囲気で焼結した以外は、実施例3と同様としたが、相対密度は90%未満であった。
比較例3では、焼成温度を1650℃で焼結した以外は、実施例3と同様としたが、結晶粒が粗大化し、スパッタリングターゲットとしては好ましくなかった。
比較例4では、使用したMg原料をMgOとした以外は、実施例3と同様としたが、相対密度は90%未満であった。
比較例5では、使用したMg原料をMgCOとした以外は、実施例3と同様としたが、相対密度は90%未満であった。
Figure 0007425931000003
(薄膜トランジスタ製造例1)
図6の構造のように本発明の酸化物半導体薄膜からなるキャップ層14を有する薄膜トランジスタを製造した。
活性層13としては、表1に例示した、In-Sn-Ge-O+αを用いて50nmの膜厚とし、キャップ層14は本発明のIn-Mg-Sn-O(組成:In:54 Mg:31 Sn:15)で、膜厚50nmとした。
(薄膜トランジスタ比較製造例1)
図6のキャップ層14を設けない以外は同様にした薄膜トランジスタとした。
(薄膜トランジスタ比較製造例2)
図6の薄膜トランジスタで、キャップ層として、従来のIGZOの異組成を用いた以外は同様にし、薄膜トランジスタとした。
図10は、この製造例1の薄膜トランジスタ(積層)構造のように本発明の酸化物半導体薄膜からなるキャップ層14を有する場合(積層)と、キャップ層14を設けない場合(単層:比較製造例1)とにおいて、Vthを比較したものである。
この結果、本発明のキャップ層14を設けた積層構造(製造例1)の場合、設けない場合(単層;比較製造例1)と閾値電圧Vthはほぼ同一であり、キャップ層14を設けることによるVthのシフトは生じなかった。
また、比較製造例1の単層構造の場合の活性層のバンドギャップEgは2.7eVであるのに対し、製造例1のキャップ層14を設けた積層構造の場合のキャップ層のバンドギャップEgは、3.1eVであり、Egの差が0.4eVであった。
図11は、積層構造のキャップ層として、IGZOの異組成を用いた以外は図6と同じにした比較製造例2の薄膜トランジスタでは、従来のIGZO異組成のキャップ層を設けた場合(積層;比較製造例2)と、設けない場合(単層;比較製造例1)とにおいて、閾値電圧Vthを比較したものである。
この結果、比較製造例2の薄膜トランジスタ(積層)は、比較製造例1の単層と比較してVthが大きくシフトすることがわかった。
また、比較製造例1の単層構造の場合の活性層のバンドギャップEgは2.7eVであるのに対し、比較製造例2のキャップ層を設けた積層構造の場合のキャップ層のバンドギャップEgは3.4eVであり、本発明の酸化物半導体薄膜をキャップ層14とした場合と比較してバンドギャップEgの差が0.7であった。

Claims (32)

  1. バンドギャップが3eV以下の活性層と、この活性層上に積層されたキャップ層とを有する酸化物半導体薄膜積層体であって、
    前記キャップ層は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を主成分とする酸化物半導体で構成され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、バンドギャップが、2.5eV以上3.4eV以下である、
    酸化物半導体薄膜積層体。
    InMgSn
  2. 請求項1に記載の酸化物半導体薄膜積層体において、
    前記キャップ層は前記活性層と共にエッチングによりパターニングできるエッチングレートを有する
    酸化物半導体薄膜積層体。
  3. 請求項2に記載の酸化物半導体薄膜積層体において、
    前記キャップ層の硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが1nm/sec以上である
    酸化物半導体薄膜積層体。
  4. 請求項1に記載の酸化物半導体薄膜積層体において、
    前記キャップ層は、水素アニール処理後の抵抗値が1E+2Ω/□以上である
    酸化物半導体薄膜積層体。
  5. 請求項1に記載の酸化物半導体薄膜積層体において、
    前記キャップ層を構成する酸化物半導体は、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、Y及びMoから選択される少なくとも1つの元素であるA群元素をさらに含有する
    酸化物半導体薄膜積層体。
  6. 請求項5に記載の酸化物半導体薄膜積層体において、
    前記キャップ層を構成する酸化物半導体は、Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、及びYが9at%以下であり、
    前記A群元素の含有量が、10at%未満である
    酸化物半導体薄膜積層体。
  7. 請求項1に記載の酸化物半導体薄膜積層体において、
    前記キャップ層を構成する酸化物半導体は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有する
    酸化物半導体薄膜積層体。
  8. 請求項7に記載の酸化物半導体薄膜積層体において、
    前記キャップ層を構成する酸化物半導体は、Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、In、Mg、及びSn以外の元素の合計含有量は、38at%以下である
    酸化物半導体薄膜積層体。
  9. バンドギャップが3eV以下の活性層を成膜する工程と、
    この活性層上にキャップ層を成膜して酸化物半導体薄膜積層体とする工程とを具備し、
    前記キャップ層は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を主成分とする酸化物半導体で構成され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、バンドギャップが、2.5eV以上3.4eV以下である、酸化物半導体薄膜積層体の製造方法。
    InMgSn
  10. 請求項9に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層は、インジウム、マグネシウム、及びスズからなる下記式の酸化物を主成分とする酸化物半導体で構成され、下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲である酸化物焼結体からなるスパッタリングターゲットを用いてスパッタリングすることにより成膜される
    酸化物半導体薄膜積層体の製造方法。
    InMgSn
  11. 請求項9に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層は前記活性層と共にエッチングによりパターニングできるエッチングレートを有する
    酸化物半導体薄膜積層体の製造方法。
  12. 請求項11記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層の硫酸・硝酸系エッチャントまたは酢酸系エッチャントでエッチングした際のエッチングレートが1nm/sec以上である
    酸化物半導体薄膜積層体の製造方法。
  13. 請求項9に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層は、水素アニール処理後の抵抗値が1E+2Ω/□以上である
    酸化物半導体薄膜積層体の製造方法。
  14. 請求項9に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層を構成する酸化物半導体は、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、Y及びMoから選択される少なくとも1つの元素であるA群元素をさらに含有する
    酸化物半導体薄膜積層体の製造方法。
  15. 請求項14に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層を構成する酸化物半導体は、Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、及びYが9at%以下であり、
    前記A群元素の含有量が、10at%未満である
    酸化物半導体薄膜積層体の製造方法。
  16. 請求項9に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層を構成する酸化物半導体は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有する
    酸化物半導体薄膜積層体の製造方法。
  17. 請求項16に記載の酸化物半導体薄膜積層体の製造方法において、
    前記キャップ層を構成する酸化物半導体は、Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、In、Mg、及びSn以外の元素の合計含有量は、38at%以下である
    酸化物半導体薄膜積層体の製造方法。
  18. 請求項9~17の何れか1項に記載の酸化物半導体薄膜積層体の製造方法において、
    前記活性層及び前記キャップ層を同時にウェットエッチングする工程を具備する
    酸化物半導体薄膜積層体の製造方法。
  19. 請求項1~8の何れか1項に記載の活性層とキャップ層とを有する酸化物半導体薄膜積層体を具備する
    薄膜半導体装置。
  20. 請求項19に記載の薄膜半導体装置において、
    ゲート電極と、前記ゲート電極上に設けられたゲート絶縁膜とを具備し、
    前記活性層は、前記ゲート絶縁膜上に設けられており、
    さらに、前記活性層及び前記キャップ層に接続するソース電極及びドレイン電極とを具備する
    薄膜半導体装置。
  21. 請求項20に記載の薄膜半導体装置の製造方法であって、
    ゲート電極の上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜の上に、前記活性層をスパッタリング法で形成し、
    前記活性層上に前記キャップ層をスパッタリング法で形成し、
    前記活性層及び前記キャップ層の積層体をウェットエッチングによりパターニングし、
    パターニングした前記活性層及び前記キャップ層を下地膜とする金属層を形成し、
    前記金属層をウェットエッチング法でパターニングすることでソース電極及びドレイン電極を形成する
    薄膜半導体装置の製造方法。
  22. 請求項1~8の何れか1項に記載のキャップ層となる酸化物半導体薄膜を成膜するスパッタリングターゲットであって、
    インジウム、マグネシウム、及びスズからなる下記式の酸化物を含み且つMgO相を含まない酸化物焼結体で構成され、
    下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、
    相対密度が90%以上であり、比抵抗が10mΩ・cm以下である
    スパッタリングターゲット。
    InMgSn
  23. 請求項22に記載のスパッタリングターゲットにおいて、
    前記酸化物焼結体は、Si、Ti、W、Zr、Nb、Ni、Ge、Ta、Al、及びYから選択される少なくとも1つの元素であるA群元素をさらに含有する
    スパッタリングターゲット。
  24. 請求項23に記載のスパッタリングターゲットにおいて、
    Siが4at%以下、Tiが6at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Alが8at%以下、Yが9at%以下であり、
    前記A群元素の含有量が、10at%未満である
    スパッタリングターゲット。
  25. 請求項22に記載のスパッタリングターゲットにおいて、
    前記酸化物焼結体は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有する
    スパッタリングターゲット。
  26. 請求項25に記載のスパッタリングターゲットにおいて、
    Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、
    前記In、Mg、及びSn以外の元素の合計含有量は、38at%以下である
    スパッタリングターゲット。
  27. 請求項1~8の何れか1項に記載のキャップ層となる酸化物半導体薄膜を成膜するスパッタリングターゲットであって、
    インジウム、マグネシウム、及びスズからなる下記式の酸化物を含む酸化物焼結体で構成され、
    下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、
    相対密度が90%以上であり、比抵抗が10mΩ・cm以下であり、
    前記酸化物焼結体は、Mo、Sb、Hf、La、Fe、Ga、Zn、Ca及びSrから選択される少なくとも1つの元素であるB群元素をさらに含有する
    スパッタリングターゲット。
    In Mg Sn
  28. 請求項27に記載のスパッタリングターゲットにおいて、
    Moが10at%以下、Sbが13at%以下、Hfが13at%以下、Laが13at%以下、Feが21at%以下、Gaが27at%以下、Znが38at%以下、Caが38at%以下、Srが38at%以下であり、
    前記In、Mg、及びSn以外の元素の合計含有量は、38at%以下である
    スパッタリングターゲット。
  29. 請求項1~8の何れか1項に記載のキャップ層となる酸化物半導体薄膜を成膜するスパッタリングターゲットであって、
    インジウム、マグネシウム、及びスズからなる下記式の酸化物を含む酸化物焼結体で構成され、
    下記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、
    相対密度が90%以上であり、比抵抗が10mΩ・cm以下であり、
    前記酸化物焼結体は、Si、W、Zr、Nb、Ni、Ge、Ta、及びYから選択される少なくとも1つの元素であるA群元素をさらに含有する
    スパッタリングターゲット。
    In Mg Sn
  30. 請求項29に記載のスパッタリングターゲットにおいて、
    Siが4at%以下、Wが6at%以下、Zrが7at%以下、Nbが7at%以下、Niが7at%以下、Geが7at%以下、Taが8at%以下、Yが9at%以下であり、
    前記A群元素の含有量が、10at%未満である
    スパッタリングターゲット。
  31. インジウム、マグネシウム、及びスズからなる式In Mg Sn の酸化物を含む酸化物焼結体で構成され、上記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、相対密度が90%以上であり、比抵抗が10mΩ・cm以下であるスパッタリングターゲットの製造方法であって、
    酸化インジウム粉末、酸化マグネシウム粉末、及び酸化スズ粉末を乾式で混合するか又は水を含まない有機溶媒を用いてのスラリーとして混合して成形体を形成し、1100℃以上1650℃以下で前記成形体を焼成して、上記酸化物焼結体を有するスパッタリングターゲットを製造する
    スパッタリングターゲットの製造方法。
  32. インジウム、マグネシウム、及びスズからなる式In Mg Sn の酸化物を含む酸化物焼結体で構成され、上記式のXが0.32以上、0.65以下、Yが0.17以上、0.46以下であり、Zが0を超え、0.22以下であり、且つX+Y+Z=1となる範囲であり、相対密度が90%以上であり、比抵抗が10mΩ・cm以下であるスパッタリングターゲットの製造方法であって、
    インジウム、マグネシウム、及びスズの酸化物、水酸化物または炭酸塩を混合して1000℃~1500℃で仮焼成してMgO相を含まない前駆体粉末を成形して成形体とし、1100℃以上1650℃以下で前記成形体を焼成して、上記酸化物焼結体を有するスパッタリングターゲットを製造する
    スパッタリングターゲットの製造方法。
JP2023556470A 2022-02-25 2023-02-16 酸化物半導体薄膜積層体及びその製造方法、薄膜半導体装置及びその製造方法、及びスパッタリングターゲット及びその製造方法 Active JP7425931B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2022028218 2022-02-25
JP2022028218 2022-02-25
PCT/JP2023/005444 WO2023162849A1 (ja) 2022-02-25 2023-02-16 スパッタリングターゲット、スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法

Publications (3)

Publication Number Publication Date
JPWO2023162849A1 JPWO2023162849A1 (ja) 2023-08-31
JP7425931B2 true JP7425931B2 (ja) 2024-01-31
JPWO2023162849A5 JPWO2023162849A5 (ja) 2024-01-31

Family

ID=87765733

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2023556470A Active JP7425931B2 (ja) 2022-02-25 2023-02-16 酸化物半導体薄膜積層体及びその製造方法、薄膜半導体装置及びその製造方法、及びスパッタリングターゲット及びその製造方法

Country Status (3)

Country Link
JP (1) JP7425931B2 (ja)
TW (1) TW202344489A (ja)
WO (1) WO2023162849A1 (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001151572A (ja) 1998-10-13 2001-06-05 Geomatec Co Ltd 金属酸化物焼結体およびその用途
JP2005194594A (ja) 2004-01-08 2005-07-21 Tosoh Corp スパッタリングターゲットおよびその製造方法
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010067954A (ja) 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
WO2012029408A1 (ja) 2010-08-31 2012-03-08 Jx日鉱日石金属株式会社 酸化物焼結体及び酸化物半導体薄膜
WO2017158928A1 (ja) 2016-03-14 2017-09-21 Jx金属株式会社 酸化物焼結体

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7128284B2 (ja) * 2019-06-28 2022-08-30 株式会社アルバック スパッタリングターゲットの製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001151572A (ja) 1998-10-13 2001-06-05 Geomatec Co Ltd 金属酸化物焼結体およびその用途
JP2005194594A (ja) 2004-01-08 2005-07-21 Tosoh Corp スパッタリングターゲットおよびその製造方法
JP2010040552A (ja) 2008-07-31 2010-02-18 Idemitsu Kosan Co Ltd 薄膜トランジスタ及びその製造方法
JP2010067954A (ja) 2008-08-14 2010-03-25 Fujifilm Corp 薄膜電界効果型トランジスタ
WO2012029408A1 (ja) 2010-08-31 2012-03-08 Jx日鉱日石金属株式会社 酸化物焼結体及び酸化物半導体薄膜
WO2017158928A1 (ja) 2016-03-14 2017-09-21 Jx金属株式会社 酸化物焼結体

Also Published As

Publication number Publication date
WO2023162849A1 (ja) 2023-08-31
JPWO2023162849A1 (ja) 2023-08-31
TW202344489A (zh) 2023-11-16

Similar Documents

Publication Publication Date Title
US9209257B2 (en) Oxide sintered body and sputtering target
JP4875135B2 (ja) In−Ga−Zn−O系スパッタリングターゲット
TWI760539B (zh) 濺鍍靶材、氧化物半導體薄膜、薄膜電晶體及電子機器
WO2009148154A1 (ja) 酸化物薄膜用スパッタリングターゲットおよびその製造法
KR101960233B1 (ko) 스퍼터링 타겟
JP2021038143A (ja) 酸化物焼結体、スパッタリングターゲット、酸化物半導体膜及び薄膜トランジスタ
WO2017122618A1 (ja) 非晶質複合金属酸化物の製造方法
WO2013065786A1 (ja) 酸化物焼結体およびスパッタリングターゲット、並びにその製造方法
JP2021075797A (ja) 結晶質酸化物薄膜、アモルファス酸化物薄膜、薄膜トランジスタ、及び電子機器
JP7425931B2 (ja) 酸化物半導体薄膜積層体及びその製造方法、薄膜半導体装置及びその製造方法、及びスパッタリングターゲット及びその製造方法
WO2013065784A1 (ja) 酸化物焼結体およびスパッタリングターゲット、並びにその製造方法
WO2018143005A1 (ja) 酸化物半導体膜、薄膜トランジスタ、酸化物焼結体及びスパッタリングターゲット
WO2020261748A1 (ja) スパッタリングターゲット及びスパッタリングターゲットの製造方法
JP7493688B1 (ja) 酸化物半導体薄膜形成用スパッタリングターゲット、酸化物半導体薄膜形成用スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法
JP7425933B1 (ja) 酸化物半導体薄膜形成用スパッタリングターゲット、酸化物半導体薄膜形成用スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法
WO2024057671A1 (ja) 酸化物半導体薄膜形成用スパッタリングターゲット、酸化物半導体薄膜形成用スパッタリングターゲットの製造方法、酸化物半導体薄膜、薄膜半導体装置及びその製造方法
JP7493666B1 (ja) 酸化物半導体薄膜、薄膜半導体装置及びその製造方法、並びにスパッタリングターゲット及びその製造方法
WO2015052927A1 (ja) スパッタリングターゲット及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230921

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20230921

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20230921

AA64 Notification of invalidation of claim of internal priority (with term)

Free format text: JAPANESE INTERMEDIATE CODE: A241764

Effective date: 20231004

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231006

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20231122

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20231220

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20240117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20240119

R150 Certificate of patent or registration of utility model

Ref document number: 7425931

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150