WO2023067786A1 - プラズマ処理方法 - Google Patents

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WO2023067786A1
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sige
etching
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侑亮 中谷
靖 園田
基裕 田中
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株式会社日立ハイテク
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    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor

Definitions

  • the present invention relates to a plasma processing method.
  • Lithographic technology is usually used to form fine patterns in the manufacturing process of semiconductor devices. This technique applies a pattern of device structures onto a resist layer and selectively etches away the substrate exposed by the pattern of the resist layer. Subsequent processing steps can deposit other materials in the etched regions to form an integrated circuit.
  • anisotropic etching is etching that utilizes an ion-assisted reaction in which ions promote reactions of radicals
  • isotropic etching is etching that mainly involves surface reactions only by radicals.
  • Patent Document 1 discloses that at least one of a non-reactive gas such as argon, an oxygen atom-supplying gas such as oxygen, and an oxidizing gas such as nitrogen oxide is activated in a remote plasma generator.
  • a gas containing active species is introduced into a chamber together with a halogen-based gas such as boron trichloride BCl 3 .
  • Patent Document 2 proposes a technique of etching HfO 2 with plasma generated from an etching gas mixture containing a halogen-containing gas.
  • the plasma processing method for laterally etching hafnium oxide HfO 2 using a vacuum processing apparatus capable of radical etching for the manufacture of next-generation three-dimensional structure devices such as GAA Silicon tetrachloride SiCl4 gas is added to boron trichloride BCl3 gas, at this time the flow rate of silicon tetrachloride SiCl4 gas is lower than the flow rate of boron trichloride BCl3 gas, and the silicon germanium oxide is higher than that of hafnium oxide HfO2 This is achieved by selectively etching hafnium oxide HfO 2 with respect to silicon germanium SiGe at a flow rate that results in more SiCl x deposition on SiGe.
  • FIG. 1 is a cross-sectional view of a schematic overall configuration of a vacuum processing apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a plan view showing the shielding plate according to the first embodiment of the invention.
  • FIG. 3 is a graph showing the dependence of the etching rate of HfO 2 and SiGe on the flow rate ratio of SiCl 4 gas in a mixed gas system of BCl 3 gas and SiCl 4 gas according to the first embodiment of the present invention.
  • FIG. 4 is a graph showing the dependence of the etching rate selectivity of HfO 2 to SiGe on the flow rate ratio of SiCl 4 gas in a mixed gas system of BCl 3 gas and SiCl 4 gas according to the first embodiment of the present invention.
  • FIG. 1 is a cross-sectional view of a schematic overall configuration of a vacuum processing apparatus according to a first embodiment of the present invention.
  • FIG. 2 is a plan view showing the shielding plate according to the first embodiment of the invention.
  • FIG. 1 shows a schematic overall configuration cross-sectional view of a vacuum processing apparatus according to the first embodiment of the present invention.
  • microwaves of 2.45 GHz supplied from a magnetron 103, which is a high-frequency power supply, to a vacuum processing chamber 117 through a dielectric window 111 and a magnetic field generated by a solenoid coil 108, which is a magnetic field forming mechanism, are combined.
  • Plasma can be generated in the vacuum processing chamber 117 by electron cyclotron resonance (ECR).
  • ECR electron cyclotron resonance
  • a high-frequency power supply 124 is connected to the sample 116 placed on the sample table 115 via a matching device 123 .
  • the inside of the vacuum processing chamber 117 is connected to a pump 122 via a valve 121, and the internal pressure can be adjusted by the degree of opening of the valve 121.
  • This vacuum processing apparatus also has a quartz shielding plate 113 shown in FIG. 2 inside the vacuum processing chamber 117 .
  • Through-holes 131 having the same diameter are uniformly arranged in the shielding plate 113 along the outer peripheral portion thereof.
  • the term “uniform” means that when concentric circles having the same diameter difference (including cases where the radius is zero) are drawn, the through holes 131 having center points on the same circle are arranged at equal pitches in the circumferential direction. It means that it is placed.
  • a shielding plate 113 divides the interior of the vacuum processing chamber 117 into a first space 118 and a second space 119 , and a pressure gauge 125 is connected to the second space 119 .
  • the plasma processing apparatus used in this embodiment has the characteristic of being able to generate plasma near a plane with a magnetic field strength of 0.0875 T when the microwave frequency is 2.45 GHz. Therefore, by adjusting the magnetic field so that the plasma generation region is positioned between the shield plate 113 and the dielectric window 111 (first space 118), plasma can be generated on the dielectric window 111 side of the shield plate 113. Since the generated ions can hardly pass through the shielding plate 113, the sample 116 can be irradiated only with radicals. At this time, in the sample 116, isotropic etching mainly due to surface reaction only by radicals proceeds.
  • the magnetic field is adjusted so that the plasma generation region is positioned between the shield plate 113 and the sample 116 (second space 119), plasma can be generated on the sample 116 side of the shield plate 113, and ions and radicals can be generated. can be supplied to the sample 116.
  • the sample 116 undergoes anisotropic etching using an ion-assisted reaction, in which the ions accelerate the reaction of radicals.
  • the control device 120 is used to adjust or switch the height position of the plasma generation region with respect to the height position of the shielding plate 113 (upper or lower), and to adjust the period for holding each height position. can be done.
  • the magnetic field is adjusted so that the plasma generation region is positioned between the shielding plate 113 and the dielectric window 111 (first space 118), and the surface reaction is mainly caused by radicals alone.
  • the specimen 116 is laterally etched with an isotropic etch.
  • a mixed gas of boron trichloride BCl 3 gas and silicon tetrachloride SiCl 4 gas is introduced into the vacuum processing chamber 117 to generate plasma. Etching progresses by reaching the sample 116 through the through holes 131 arranged in the .
  • the etching rate when the sample 116 is hafnium oxide HfO2 is higher than the etching rate when the sample 116 is silicon germanium SiGe, that is, HfO2 is selectively etched with respect to SiGe.
  • Adjust the flow ratio of BCl3 gas and SiCl4 gas so that The sample 116 is a semiconductor manufacturing substrate used for manufacturing next-generation three-dimensional devices such as GAA (Gate All Around).
  • GAA Gate All Around
  • the HfO 2 is etched in the direction perpendicular to the SiGe stacking direction. Therefore, when a plurality of SiGe layers are stacked in the vertical direction, which is the vertical direction with respect to the horizontal surface of the semiconductor substrate as the sample 116, the lateral direction (that is, the horizontal direction ) .
  • FIG. 3 is a graph showing the dependence of the etching rate of HfO 2 and SiGe on the flow rate ratio of SiCl 4 gas in a mixed gas system of BCl 3 gas and SiCl 4 gas according to the first embodiment of the present invention.
  • the flow rate of SiCl 4 gas is 0%, that is, etching is performed only with BCl 3 gas, the etching rate of SiGe is higher than that of HfO 2 , and HfO 2 cannot be selectively etched with respect to SiGe. Then, by adding SiCl 4 gas, if the flow rate of SiCl 4 gas is set to 3% or more, the etching rate of HfO 2 becomes higher than that of SiGe. Selective etching becomes possible. That is, a mixed gas of BCl3 gas and SiCl4 gas is used to etch HfO2 .
  • the flow rate of SiCl 4 gas is preferably lower than the flow rate of BCl 3 gas. Furthermore, when the flow rate of SiCl 4 gas is increased, SiCl x deposition accumulates and inhibits etching, so the etching rate of both HfO 2 and SiGe decreases.
  • FIG. 3 is a graph up to a SiCl 4 flow rate of up to about 17%.
  • 2 has a higher etching rate than SiGe, and when the flow rate of SiCl 4 becomes 20% or more, the etching rate of HfO 2 becomes negative, and it is assumed that the etching does not progress. Therefore, in the BCl 3 +SiCl 4 gas system, HfO 2 can be selectively etched with respect to SiGe by setting the flow ratio of SiCl 4 gas to a value within the range of 3 to 20%.
  • the ratio of the flow rate of SiCl4 gas to the flow rate of the mixed gas is the value at which the thickness of the deposited film of SiClx deposited on SiGe is thicker than the thickness of the deposited film of SiClx deposited on HfO2 . be able to.
  • the pressure in the second space 119 within the vacuum processing chamber 117 is 1 to 8 mTorr, and the temperature of the sample stage 115 on which the sample 116 is placed is 50° C. or higher.
  • FIG. 4 is a graph showing the dependence of the etching rate selectivity of HfO 2 to SiGe on the flow rate ratio of SiCl 4 gas in a mixed gas system of BCl 3 gas and SiCl 4 gas according to the first embodiment of the present invention.
  • the selectivity is obtained by dividing the etching rate of HfO 2 by the etching rate of SiGe.
  • the line where the etching rate selection ratio of HfO 2 to SiGe is 1 is indicated by a dashed line, and when this selection ratio is 1 or more, HfO 2 can be selectively etched with respect to SiGe.
  • FIG . 4 is a graph when the flow rate of SiCl 4 gas is up to about 17%. can be selectively etched against
  • the present invention provides a plasma processing method for selectively plasma-etching HfO2 , which is a gate insulating film of a Gate All Around structure, with respect to SiGe, and a plasma processing method for plasma-etching HfO2 selectively with respect to SiGe. It is possible to use

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Abstract

ＨｆＯ２を側方にかつＳｉＧｅに対して選択的にエッチングする。ＧＡＡなどの次世代３次元構造デバイス製造のために、ラジカルエッチングが可能な真空処理装置を用いてＨｆＯ２を側方にエッチングするプラズマ処理方法において、ＢＣｌ３ガスにＳｉＣｌ４ガスを添加し、この時のＳｉＣｌ４ガスの流量割合がＢＣｌ３ガスの流量割合より低く、ＨｆＯ２よりもＳｉＧｅ上に堆積するＳｉＣｌｘデポジションが多くなる流量割合とすることでＨｆＯ２をＳｉＧｅに対して選択的にエッチングすることを特徴とする。

Description

プラズマ処理方法
　本発明はプラズマ処理方法に関する。
　半導体デバイスの製造工程においては、半導体装置に含まれるコンポーネントの微細化や集積化への対応が求められている。例えば、集積回路やナノ電気機械システムにおいて、構造物のナノスケール化がさらに推進されている。
　通常、半導体デバイスの製造工程において、微細パターンを成形するためにリソグラフィ技術が用いられる。この技術は、レジスト層の上にデバイス構造のパターンを適用し、レジスト層のパターンによって露出した基板を選択的にエッチング除去するものである。その後の処理工程において、エッチング領域内に他の材料を堆積させれば、集積回路を形成できる。
　特に近年では、半導体デバイスに対し、市場からの省電力・高速化の要求が高まり、デバイス構造の複雑化・高集積化の傾向が顕著である。例えばロジックデバイスにおいては、積層させたナノワイヤでチャネルを構成したＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）の適用が検討されており、ＧＡＡのエッチング工程では、従来の異方性エッチングによる垂直加工に加え、ナノワイヤ形成のため等方性エッチングによる側方への加工が必要となる。
　ここで、異方性エッチングとは、イオンによりラジカルの反応を促進する、イオンアシスト反応を利用したエッチングであり、等方性エッチングとは、ラジカルのみによる表面反応を主体としたエッチングである。ＧＡＡ等の次世代３次元デバイスの製造においては等方性エッチングによる側方へのエッチングが要求される工程が多数あり、例えば、ゲート絶縁膜に使用される比誘電率の高い酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して高選択に側方へエッチングする技術が必要とされる。
　このような要求に対して、特許文献１では、アルゴンなどの非反応性ガス、酸素などの酸素原子供給性ガスおよび窒素酸化物などの酸化性ガスの少なくとも１種をリモートプラズマ発生装置において活性化して、活性種を含むガスとし、このガスを三塩化ホウ素ＢＣｌ３などのハロゲン系ガスとともにチャンバに導入することでＨｆＯ２をエッチングする技術が提案されている。
　また、特許文献２では、ハロゲン含有ガスを含むエッチングガス混合物から発生させたプラズマでＨｆＯ２をエッチングする技術が提案されている。
特開２００６－３３９５２３号公報 特開２００９－２１５８４号公報
　ゲート絶縁膜に使用される酸化ハフニウムＨｆＯ２を側方へエッチングするには縦方向のエッチングを進行させるイオンを遮蔽し、ラジカルのみでエッチングする必要がある。しかし、特許文献２に記載の技術はイオンを遮蔽したラジカルのみによるエッチングではないため、イオン入射による縦方向のエッチングが進行すると考えられる。
　また、ＧＡＡなどの次世代３次元デバイスの製造においては酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して高選択にエッチングすることが要求されるが、特許文献１，２のいずれも酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングする技術については言及していない。
　上記課題の解決は、ＧＡＡなどの次世代３次元構造デバイス製造のために、ラジカルエッチングが可能な真空処理装置を用いて酸化ハフニウムＨｆＯ２を側方にエッチングするプラズマ処理方法において、
　三塩化ホウ素ＢＣｌ３ガスに四塩化ケイ素ＳｉＣｌ４ガスを添加し、この時の四塩化ケイ素ＳｉＣｌ４ガスの流量割合が三塩化ホウ素ＢＣｌ３ガスの流量割合より低く、酸化ハフニウムＨｆＯ２よりもシリコンゲルマニウムＳｉＧｅ上に堆積するＳｉＣｌｘデポジションが多くなる流量割合とすることで、酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングすることにより達成される。
　また、上記プラズマ処理方法において四塩化ケイ素ＳｉＣｌ４ガスの流量割合を３～２０％とすることにより達成される。
　本発明によれば、酸化ハフニウムＨｆＯ２を側方にかつシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングできるプラズマ処理方法を提供することができる。
図１は、本発明の第１の実施形態に係る真空処理装置の概略全体構成断面図である。 図２は、本発明の第１の実施形態に係る遮蔽板を示す平面図である。 図３は、本発明の第１の実施形態に係るＨｆＯ２とＳｉＧｅのエッチングレートのＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系におけるＳｉＣｌ４ガスの流量割合依存性を示すグラフである。 図４は、本発明の第１の実施形態に係るＳｉＧｅに対するＨｆＯ２のエッチングレート選択比のＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系におけるＳｉＣｌ４ガスの流量割合依存性を示すグラフである。
　以下、本発明の実施形態を、図面を参照して説明する。
　[第１の実施形態]
　図１は、本発明の第１の実施形態に係る真空処理装置の概略全体構成断面図である。図２は、本発明の第１の実施形態に係る遮蔽板を示す平面図である。
　本発明の第１の実施形態に係る真空処理装置の概略全体構成断面図を図１に示す。本実施形態の装置では、高周波電源であるマグネトロン１０３から誘電体窓１１１を介して真空処理室１１７に供給される２．４５ＧＨｚのマイクロ波と、磁場形成機構であるソレノイドコイル１０８の作る磁場との電子サイクロトロン共鳴(ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ、ＥＣＲ)によって、真空処理室１１７内にプラズマを生成することができる。このような真空処理装置をＥＣＲプラズマ処理装置という。
　また、試料台１１５に載置した試料１１６に整合器１２３を介して高周波電源１２４が接続されている。真空処理室１１７の内部は、バルブ１２１を介してポンプ１２２に接続されており、バルブ１２１の開度によって内部圧力を調節できるようになっている。
　また、本真空処理装置は、真空処理室１１７の内部に図２に示す石英製の遮蔽板１１３を有する。遮蔽板１１３には同じ孔径の貫通孔１３１が外周部に一様に配置されている。本実施形態で「一様」とは、径の差が等しい同心円（半径ゼロである場合を含む）を描いたときに、同じ円上に中心点を有する貫通孔１３１が周方向に等しいピッチで配置されていることをいう。遮蔽板１１３により、真空処理室１１７内を、第１の空間１１８と第２の空間１１９とに分割しており、第２の空間１１９内に圧力計１２５が接続されている。
　本実施形態で用いたプラズマ処理装置は、マイクロ波の周波数が２．４５ＧＨｚの場合、磁場強度０．０８７５Ｔの面付近でプラズマを生成できるという特性を有する。このため、プラズマ生成領域が遮蔽板１１３と誘電体窓１１１の間（第１の空間１１８）に位置するように磁場を調整すれば、遮蔽板１１３の誘電体窓１１１側でプラズマを生成でき、発生したイオンは遮蔽板１１３をほとんど通過できないことから、ラジカルのみを試料１１６に照射することができる。この時、試料１１６では、ラジカルのみによる表面反応を主体とした等方性エッチングが進行する。
　これに対し、プラズマ生成領域が遮蔽板１１３と試料１１６の間（第２の空間１１９）に位置するように磁場を調整すれば、遮蔽板１１３より試料１１６側でプラズマを生成でき、イオンとラジカルの両方を試料１１６に供給できる。この時、試料１１６ではイオンによりラジカルの反応を促進する、イオンアシスト反応を利用した異方性エッチングが進行する。
　なお、遮蔽板１１３の高さ位置に対するプラズマ生成領域の高さ位置の調整あるいは切り替え（上方か下方か）、それぞれの高さ位置を保持する期間の調整等は、制御装置１２０を用いて行うことができる。
　本発明の第１の実施形態では、プラズマ生成領域が遮蔽板１１３と誘電体窓１１１の間（第１の空間１１８）に位置するように磁場を調整し、ラジカルのみによる表面反応を主体とした等方性エッチングで試料１１６を側方にエッチングする。真空処理室１１７内に三塩化ホウ素ＢＣｌ３ガスと四塩化ケイ素ＳｉＣｌ４ガスの混合ガスを導入しプラズマを生成することで、第１の空間１１８内で生成したプラズマから生成したラジカルが遮蔽板１１３に配置された貫通孔１３１を通過し試料１１６に到達することでエッチングが進行する。この時、試料１１６が酸化ハフニウムＨｆＯ２である時のエッチングレートが、試料１１６がシリコンゲルマニウムＳｉＧｅである時のエッチングレートよりも高くなるよう、すなわち、ＨｆＯ２がＳｉＧｅに対して選択的にエッチングされるよう、ＢＣｌ３ガスとＳｉＣｌ４ガスの流量割合を調整する。試料１１６は、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）等の次世代３次元デバイスの製造に用いられる半導体製造用の基板である。ＧＡＡ等の次世代３次元デバイスの製造おいては等方性エッチングによる側方へのエッチングが要求される工程が多数ある。例えば、ゲート絶縁膜に使用される比誘電率の高いＨｆＯ２をＳｉＧｅに対して高選択に側方へエッチングする。試料１１６においては、ＳｉＧｅが積層された方向の垂直方向にＨｆＯ２をエッチングすることになる。したがって、試料１１６としての半導体基板の水平方向の表面に対して、ＳｉＧｅの複数層が垂直方向である縦方向に積層された場合では、縦方向に対して垂直方向である側方（つまり、水平方向)にＨｆＯ２をエッチングすることになる。
　図３は、本発明の第１の実施形態に係るＨｆＯ２とＳｉＧｅのエッチングレートのＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系におけるＳｉＣｌ４ガスの流量割合依存性を示すグラフである。
　ＳｉＣｌ４ガスの流量割合が０％、すなわち、ＢＣｌ３ガスのみでエッチングした際は、ＳｉＧｅのほうがＨｆＯ２よりもエッチングレートが高く、ＨｆＯ２をＳｉＧｅに対して選択的にエッチングすることができない。そこへ、ＳｉＣｌ４ガスを添加していくことで、ＳｉＣｌ４ガスの流量割合を３％以上とすると、ＨｆＯ２のエッチングレートのほうがＳｉＧｅのエッチングレートよりも高くなり、ＨｆＯ２をＳｉＧｅに対して選択的にエッチング可能となる。つまり、ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガスを用いてＨｆＯ２をエッチングする。そして、ＳｉＣｌ４ガスの流量は、ＢＣｌ３ガスの流量より少ない構成とするのがよい。さらに、ＳｉＣｌ４ガスの流量割合を増やすと、ＳｉＣｌｘデポジションが堆積しエッチングを阻害するため、ＨｆＯ２、ＳｉＧｅともにエッチングレートが低下する。
　図３はＳｉＣｌ４の流量割合が１７％程度までのグラフであるが、さらにＳｉＣｌ４の流量割合が高い領域までエッチングレートのグラフを外挿すると、ＳｉＣｌ４の流量割合が２０％程度まではＨｆＯ２のほうがＳｉＧｅよりもエッチングレートが高く、ＳｉＣｌ４の流量割合が２０％以上となった際にＨｆＯ２のエッチングレートは負となり、エッチングが進行しなくなると想定される。したがって、ＢＣｌ３＋ＳｉＣｌ４ガス系において、ＳｉＣｌ４ガスの流量割合を３～２０％の範囲内の値とすることで、ＨｆＯ２をＳｉＧｅに対して選択的にエッチングできる。ＳｉＣｌ４ガスの添加は、試料１１６上にＳｉＣｌｘデポジションを生成しエッチングレートを低下させるが、上記ＳｉＣｌ４の流量割合が３～２０％の領域ではＨｆＯ２よりもＳｉＧｅ上に堆積するＳｉＣｌｘデポジションが多くなるため、ＨｆＯ２をＳｉＧｅに対して選択的にエッチング可能となる。つまり、混合ガスの流量に対するＳｉＣｌ４ガスの流量の比は、ＳｉＧｅ上に堆積するＳｉＣｌｘの堆積膜の厚さがＨｆＯ２上に堆積するＳｉＣｌｘの堆積膜の厚さより厚くなる値であるということができる。なお、この時の真空処理室１１７内の第２の空間１１９の圧力は１～８ｍＴｏｒｒであり、試料１１６を載置する試料台１１５の温度は５０℃以上である。
　図４は、本発明の第１の実施形態に係るＳｉＧｅに対するＨｆＯ２のエッチングレート選択比のＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系におけるＳｉＣｌ４ガスの流量割合依存性を示すグラフである。選択比はＨｆＯ２のエッチングレートをＳｉＧｅのエッチングレートで除算することで求められる。グラフ内にはＳｉＧｅに対するＨｆＯ２のエッチングレート選択比が１のラインを破線で記載しており、この選択比が１以上となる時にＨｆＯ２をＳｉＧｅに対して選択的にエッチング可能となる。ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系においてＳｉＣｌ４ガスの流量割合が３％以上の時に選択比が１以上となり、ＨｆＯ２をＳｉＧｅに対して選択的にエッチングできることが分かる。図４はＳｉＣｌ４ガスの流量割合が１７％程度までのグラフであるが、図３における推察のとおり、ＳｉＣｌ４ガスの流量割合が２０％程度までは選択比が１以上となりＨｆＯ２をＳｉＧｅに対して選択的にエッチングできる。
　本発明は、Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造のゲート絶縁膜であるＨｆＯ２をＳｉＧｅに対して選択的にプラズマエッチングするプラズマ処理方法、および、ＳｉＧｅに対して選択的にＨｆＯ２をプラズマエッチングするプラズマ処理方法に利用することが可能である。
　上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
　１０３：マグネトロン、１０８：ソレノイドコイル、１１１：誘電体窓、１１３：遮蔽板、１１５：試料台、１１６：試料、１１７：真空処理室、１１８：第１の空間、１１９：第２の空間、１２０：制御装置、１２１：バルブ、１２２：ポンプ、１２３：整合器、１２４：高周波電源、１２５：圧力計、１３１：遮蔽板１１３の貫通孔

Claims (6)

  1. 　Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造のゲート絶縁膜であるＨｆＯ２をＳｉＧｅに対して選択的にプラズマエッチングするプラズマ処理方法において、
    　ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガスを用いて前記ＨｆＯ２をエッチングし、
    　前記ＳｉＣｌ４ガスの流量は、前記ＢＣｌ３ガスの流量より少ないことを特徴とするプラズマ処理方法。
  2. 　請求項１に記載のプラズマ処理方法において、
    　前記ＳｉＧｅが積層された方向の垂直方向に前記ＨｆＯ２をエッチングすることを特徴とするプラズマ処理方法。
  3. 　請求項１に記載のプラズマ処理方法において、
    　前記混合ガスの流量に対する前記ＳｉＣｌ４ガスの流量の比は、前記ＳｉＧｅ上に堆積する堆積膜の厚さが前記ＨｆＯ２上に堆積する堆積膜の厚さより厚くなる値であることを特徴とするプラズマ処理方法。
  4. 　請求項２に記載のプラズマ処理方法において、
    　前記混合ガスの流量に対する前記ＳｉＣｌ４ガスの流量の比は、前記ＳｉＧｅ上に堆積する堆積膜の厚さが前記ＨｆＯ２上に堆積する堆積膜の厚さより厚くなる値であることを特徴とするプラズマ処理方法。
  5. 　請求項４に記載のプラズマ処理方法において、
    　前記混合ガスの流量に対する前記ＳｉＣｌ４ガスの流量の比は、３～２０％の範囲内の値であることを特徴とするプラズマ処理方法。
  6. 　ＳｉＧｅに対して選択的にＨｆＯ２をプラズマエッチングするプラズマ処理方法において、
    　ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガスを用いて前記ＨｆＯ２をエッチングし、
    　前記ＳｉＣｌ４ガスの流量は、前記ＢＣｌ３ガスの流量より少ないことを特徴とするプラズマ処理方法。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060171A (ja) * 2006-08-29 2008-03-13 Taiyo Nippon Sanso Corp 半導体処理装置のクリーニング方法
JP2009016611A (ja) * 2007-07-05 2009-01-22 Hitachi High-Technologies Corp プラズマエッチング処理方法
WO2012070551A1 (ja) * 2010-11-22 2012-05-31 株式会社アルバック メモリ素子の製造装置及び製造方法
JP2015057854A (ja) * 2014-11-27 2015-03-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20180175035A1 (en) * 2016-12-16 2018-06-21 Samsung Electronics Co., Ltd. Semiconductor devices and method of manufacutring the same

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006339523A (ja) 2005-06-03 2006-12-14 Taiyo Nippon Sanso Corp 半導体処理装置のクリーニング方法および高誘電率酸化膜のエッチング方法
JP2009021584A (ja) 2007-06-27 2009-01-29 Applied Materials Inc 高ｋ材料ゲート構造の高温エッチング方法
JP2009076711A (ja) * 2007-09-21 2009-04-09 Hitachi High-Technologies Corp 半導体装置の製造方法
FR3017241B1 (fr) * 2014-01-31 2017-08-25 Commissariat Energie Atomique Procede de gravure plasma
US9853101B2 (en) * 2015-10-07 2017-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Strained nanowire CMOS device and method of forming
US10497567B2 (en) * 2017-08-07 2019-12-03 Applied Materials, Inc. Method of enhanced selectivity of hard mask using plasma treatments
US10468527B2 (en) * 2017-11-15 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Metal gate structure and methods of fabricating thereof
US11527534B2 (en) * 2021-01-06 2022-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Gap-insulated semiconductor device
US12108596B2 (en) * 2021-10-18 2024-10-01 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor memory devices having cup shaped vias

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008060171A (ja) * 2006-08-29 2008-03-13 Taiyo Nippon Sanso Corp 半導体処理装置のクリーニング方法
JP2009016611A (ja) * 2007-07-05 2009-01-22 Hitachi High-Technologies Corp プラズマエッチング処理方法
WO2012070551A1 (ja) * 2010-11-22 2012-05-31 株式会社アルバック メモリ素子の製造装置及び製造方法
JP2015057854A (ja) * 2014-11-27 2015-03-26 株式会社日立ハイテクノロジーズ プラズマ処理方法
US20180175035A1 (en) * 2016-12-16 2018-06-21 Samsung Electronics Co., Ltd. Semiconductor devices and method of manufacutring the same

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