JP7446456B2 - プラズマ処理方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 11
- 238000009832 plasma treatment Methods 0.000 title claims 4
- 238000005530 etching Methods 0.000 claims description 51
- 229910000577 Silicon-germanium Inorganic materials 0.000 claims description 44
- 229910003902 SiCl 4 Inorganic materials 0.000 claims description 34
- 238000003672 processing method Methods 0.000 claims description 13
- 229910003910 SiCl4 Inorganic materials 0.000 claims description 8
- FDNAPBUWERUEDA-UHFFFAOYSA-N silicon tetrachloride Chemical compound Cl[Si](Cl)(Cl)Cl FDNAPBUWERUEDA-UHFFFAOYSA-N 0.000 claims description 8
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 claims description 8
- 229910015844 BCl3 Inorganic materials 0.000 claims description 4
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 3
- 239000007789 gas Substances 0.000 description 55
- 150000002500 ions Chemical class 0.000 description 9
- 238000004519 manufacturing process Methods 0.000 description 8
- 229910000449 hafnium oxide Inorganic materials 0.000 description 7
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 7
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 6
- 239000004065 semiconductor Substances 0.000 description 6
- VXEGSRKPIUDPQT-UHFFFAOYSA-N 4-[4-(4-methoxyphenyl)piperazin-1-yl]aniline Chemical compound C1=CC(OC)=CC=C1N1CCN(C=2C=CC(N)=CC=2)CC1 VXEGSRKPIUDPQT-UHFFFAOYSA-N 0.000 description 4
- 239000005049 silicon tetrachloride Substances 0.000 description 4
- MWUXSHHQAYIFBG-UHFFFAOYSA-N Nitric oxide Chemical compound O=[N] MWUXSHHQAYIFBG-UHFFFAOYSA-N 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 238000006557 surface reaction Methods 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 229910003978 SiClx Inorganic materials 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical group [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 229910052736 halogen Inorganic materials 0.000 description 2
- 150000002367 halogens Chemical class 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- OQNXPQOQCWVVHP-UHFFFAOYSA-N [Si].O=[Ge] Chemical compound [Si].O=[Ge] OQNXPQOQCWVVHP-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 239000002070 nanowire Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000011295 pitch Substances 0.000 description 1
- 230000002250 progressing effect Effects 0.000 description 1
- 239000010453 quartz Substances 0.000 description 1
- 238000007348 radical reaction Methods 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- -1 that is Inorganic materials 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
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- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
- H01L21/31122—Etching inorganic layers by chemical means by dry-etching of layers not containing Si, e.g. PZT, Al2O3
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
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- H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
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- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
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Description
本発明はプラズマ処理方法に関する。
半導体デバイスの製造工程においては、半導体装置に含まれるコンポーネントの微細化や集積化への対応が求められている。例えば、集積回路やナノ電気機械システムにおいて、構造物のナノスケール化がさらに推進されている。
通常、半導体デバイスの製造工程において、微細パターンを成形するためにリソグラフィ技術が用いられる。この技術は、レジスト層の上にデバイス構造のパターンを適用し、レジスト層のパターンによって露出した基板を選択的にエッチング除去するものである。その後の処理工程において、エッチング領域内に他の材料を堆積させれば、集積回路を形成できる。
特に近年では、半導体デバイスに対し、市場からの省電力・高速化の要求が高まり、デバイス構造の複雑化・高集積化の傾向が顕著である。例えばロジックデバイスにおいては、積層させたナノワイヤでチャネルを構成したＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）の適用が検討されており、ＧＡＡのエッチング工程では、従来の異方性エッチングによる垂直加工に加え、ナノワイヤ形成のため等方性エッチングによる側方への加工が必要となる。
ここで、異方性エッチングとは、イオンによりラジカルの反応を促進する、イオンアシスト反応を利用したエッチングであり、等方性エッチングとは、ラジカルのみによる表面反応を主体としたエッチングである。ＧＡＡ等の次世代３次元デバイスの製造においては等方性エッチングによる側方へのエッチングが要求される工程が多数あり、例えば、ゲート絶縁膜に使用される比誘電率の高い酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して高選択に側方へエッチングする技術が必要とされる。
このような要求に対して、特許文献１では、アルゴンなどの非反応性ガス、酸素などの酸素原子供給性ガスおよび窒素酸化物などの酸化性ガスの少なくとも１種をリモートプラズマ発生装置において活性化して、活性種を含むガスとし、このガスを三塩化ホウ素ＢＣｌ３などのハロゲン系ガスとともにチャンバに導入することでＨｆＯ２をエッチングする技術が提案されている。
また、特許文献２では、ハロゲン含有ガスを含むエッチングガス混合物から発生させたプラズマでＨｆＯ２をエッチングする技術が提案されている。
ゲート絶縁膜に使用される酸化ハフニウムＨｆＯ２を側方へエッチングするには縦方向のエッチングを進行させるイオンを遮蔽し、ラジカルのみでエッチングする必要がある。しかし、特許文献２に記載の技術はイオンを遮蔽したラジカルのみによるエッチングではないため、イオン入射による縦方向のエッチングが進行すると考えられる。
また、ＧＡＡなどの次世代３次元デバイスの製造においては酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して高選択にエッチングすることが要求されるが、特許文献１，２のいずれも酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングする技術については言及していない。
上記課題の解決は、ＧＡＡなどの次世代３次元構造デバイス製造のために、ラジカルエッチングが可能な真空処理装置を用いて酸化ハフニウムＨｆＯ２を側方にエッチングするプラズマ処理方法において、
三塩化ホウ素ＢＣｌ３ガスに四塩化ケイ素ＳｉＣｌ４ガスを添加し、この時の四塩化ケイ素ＳｉＣｌ４ガスの流量割合が三塩化ホウ素ＢＣｌ３ガスの流量割合より低く、酸化ハフニウムＨｆＯ２よりもシリコンゲルマニウムＳｉＧｅ上に堆積するＳｉＣｌｘデポジションが多くなる流量割合とすることで、酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングすることにより達成される。
三塩化ホウ素ＢＣｌ３ガスに四塩化ケイ素ＳｉＣｌ４ガスを添加し、この時の四塩化ケイ素ＳｉＣｌ４ガスの流量割合が三塩化ホウ素ＢＣｌ３ガスの流量割合より低く、酸化ハフニウムＨｆＯ２よりもシリコンゲルマニウムＳｉＧｅ上に堆積するＳｉＣｌｘデポジションが多くなる流量割合とすることで、酸化ハフニウムＨｆＯ２をシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングすることにより達成される。
また、上記プラズマ処理方法において四塩化ケイ素ＳｉＣｌ４ガスの流量割合を３～２０％とすることにより達成される。
本発明によれば、酸化ハフニウムＨｆＯ２を側方にかつシリコンゲルマニウムＳｉＧｅに対して選択的にエッチングできるプラズマ処理方法を提供することができる。
以下、本発明の実施形態を、図面を参照して説明する。
[第１の実施形態]
図１は、本発明の第１の実施形態に係る真空処理装置の概略全体構成断面図である。図２は、本発明の第１の実施形態に係る遮蔽板を示す平面図である。
図１は、本発明の第１の実施形態に係る真空処理装置の概略全体構成断面図である。図２は、本発明の第１の実施形態に係る遮蔽板を示す平面図である。
本発明の第１の実施形態に係る真空処理装置の概略全体構成断面図を図１に示す。本実施形態の装置では、高周波電源であるマグネトロン１０３から誘電体窓１１１を介して真空処理室１１７に供給される２．４５ＧＨｚのマイクロ波と、磁場形成機構であるソレノイドコイル１０８の作る磁場との電子サイクロトロン共鳴(ＥｌｅｃｔｒｏｎＣｙｃｌｏｔｒｏｎＲｅｓｏｎａｎｃｅ、ＥＣＲ)によって、真空処理室１１７内にプラズマを生成することができる。このような真空処理装置をＥＣＲプラズマ処理装置という。
また、試料台１１５に載置した試料１１６に整合器１２３を介して高周波電源１２４が接続されている。真空処理室１１７の内部は、バルブ１２１を介してポンプ１２２に接続されており、バルブ１２１の開度によって内部圧力を調節できるようになっている。
また、本真空処理装置は、真空処理室１１７の内部に図２に示す石英製の遮蔽板１１３を有する。遮蔽板１１３には同じ孔径の貫通孔１３１が外周部に一様に配置されている。本実施形態で「一様」とは、径の差が等しい同心円（半径ゼロである場合を含む）を描いたときに、同じ円上に中心点を有する貫通孔１３１が周方向に等しいピッチで配置されていることをいう。遮蔽板１１３により、真空処理室１１７内を、第１の空間１１８と第２の空間１１９とに分割しており、第２の空間１１９内に圧力計１２５が接続されている。
本実施形態で用いたプラズマ処理装置は、マイクロ波の周波数が２．４５ＧＨｚの場合、磁場強度０．０８７５Ｔの面付近でプラズマを生成できるという特性を有する。このため、プラズマ生成領域が遮蔽板１１３と誘電体窓１１１の間（第１の空間１１８）に位置するように磁場を調整すれば、遮蔽板１１３の誘電体窓１１１側でプラズマを生成でき、発生したイオンは遮蔽板１１３をほとんど通過できないことから、ラジカルのみを試料１１６に照射することができる。この時、試料１１６では、ラジカルのみによる表面反応を主体とした等方性エッチングが進行する。
これに対し、プラズマ生成領域が遮蔽板１１３と試料１１６の間（第２の空間１１９）に位置するように磁場を調整すれば、遮蔽板１１３より試料１１６側でプラズマを生成でき、イオンとラジカルの両方を試料１１６に供給できる。この時、試料１１６ではイオンによりラジカルの反応を促進する、イオンアシスト反応を利用した異方性エッチングが進行する。
なお、遮蔽板１１３の高さ位置に対するプラズマ生成領域の高さ位置の調整あるいは切り替え（上方か下方か）、それぞれの高さ位置を保持する期間の調整等は、制御装置１２０を用いて行うことができる。
本発明の第１の実施形態では、プラズマ生成領域が遮蔽板１１３と誘電体窓１１１の間（第１の空間１１８）に位置するように磁場を調整し、ラジカルのみによる表面反応を主体とした等方性エッチングで試料１１６を側方にエッチングする。真空処理室１１７内に三塩化ホウ素ＢＣｌ３ガスと四塩化ケイ素ＳｉＣｌ４ガスの混合ガスを導入しプラズマを生成することで、第１の空間１１８内で生成したプラズマから生成したラジカルが遮蔽板１１３に配置された貫通孔１３１を通過し試料１１６に到達することでエッチングが進行する。この時、試料１１６が酸化ハフニウムＨｆＯ２である時のエッチングレートが、試料１１６がシリコンゲルマニウムＳｉＧｅである時のエッチングレートよりも高くなるよう、すなわち、ＨｆＯ２がＳｉＧｅに対して選択的にエッチングされるよう、ＢＣｌ３ガスとＳｉＣｌ４ガスの流量割合を調整する。試料１１６は、ＧＡＡ（Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ）等の次世代３次元デバイスの製造に用いられる半導体製造用の基板である。ＧＡＡ等の次世代３次元デバイスの製造おいては等方性エッチングによる側方へのエッチングが要求される工程が多数ある。例えば、ゲート絶縁膜に使用される比誘電率の高いＨｆＯ２をＳｉＧｅに対して高選択に側方へエッチングする。試料１１６においては、ＳｉＧｅが積層された方向の垂直方向にＨｆＯ２をエッチングすることになる。したがって、試料１１６としての半導体基板の水平方向の表面に対して、ＳｉＧｅの複数層が垂直方向である縦方向に積層された場合では、縦方向に対して垂直方向である側方（つまり、水平方向)にＨｆＯ２をエッチングすることになる。
図３は、本発明の第１の実施形態に係るＨｆＯ２とＳｉＧｅのエッチングレートのＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系におけるＳｉＣｌ４ガスの流量割合依存性を示すグラフである。
ＳｉＣｌ４ガスの流量割合が０％、すなわち、ＢＣｌ３ガスのみでエッチングした際は、ＳｉＧｅのほうがＨｆＯ２よりもエッチングレートが高く、ＨｆＯ２をＳｉＧｅに対して選択的にエッチングすることができない。そこへ、ＳｉＣｌ４ガスを添加していくことで、ＳｉＣｌ４ガスの流量割合を３％以上とすると、ＨｆＯ２のエッチングレートのほうがＳｉＧｅのエッチングレートよりも高くなり、ＨｆＯ２をＳｉＧｅに対して選択的にエッチング可能となる。つまり、ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガスを用いてＨｆＯ２をエッチングする。そして、ＳｉＣｌ４ガスの流量は、ＢＣｌ３ガスの流量より少ない構成とするのがよい。さらに、ＳｉＣｌ４ガスの流量割合を増やすと、ＳｉＣｌｘデポジションが堆積しエッチングを阻害するため、ＨｆＯ２、ＳｉＧｅともにエッチングレートが低下する。
図３はＳｉＣｌ４の流量割合が１７％程度までのグラフであるが、さらにＳｉＣｌ４の流量割合が高い領域までエッチングレートのグラフを外挿すると、ＳｉＣｌ４の流量割合が２０％程度まではＨｆＯ２のほうがＳｉＧｅよりもエッチングレートが高く、ＳｉＣｌ４の流量割合が２０％以上となった際にＨｆＯ２のエッチングレートは負となり、エッチングが進行しなくなると想定される。したがって、ＢＣｌ３＋ＳｉＣｌ４ガス系において、ＳｉＣｌ４ガスの流量割合を３～２０％の範囲内の値とすることで、ＨｆＯ２をＳｉＧｅに対して選択的にエッチングできる。ＳｉＣｌ４ガスの添加は、試料１１６上にＳｉＣｌｘデポジションを生成しエッチングレートを低下させるが、上記ＳｉＣｌ４の流量割合が３～２０％の領域ではＨｆＯ２よりもＳｉＧｅ上に堆積するＳｉＣｌｘデポジションが多くなるため、ＨｆＯ２をＳｉＧｅに対して選択的にエッチング可能となる。つまり、混合ガスの流量に対するＳｉＣｌ４ガスの流量の比は、ＳｉＧｅ上に堆積するＳｉＣｌｘの堆積膜の厚さがＨｆＯ２上に堆積するＳｉＣｌｘの堆積膜の厚さより厚くなる値であるということができる。なお、この時の真空処理室１１７内の第２の空間１１９の圧力は１～８ｍＴｏｒｒであり、試料１１６を載置する試料台１１５の温度は５０℃以上である。
図４は、本発明の第１の実施形態に係るＳｉＧｅに対するＨｆＯ２のエッチングレート選択比のＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系におけるＳｉＣｌ４ガスの流量割合依存性を示すグラフである。選択比はＨｆＯ２のエッチングレートをＳｉＧｅのエッチングレートで除算することで求められる。グラフ内にはＳｉＧｅに対するＨｆＯ２のエッチングレート選択比が１のラインを破線で記載しており、この選択比が１以上となる時にＨｆＯ２をＳｉＧｅに対して選択的にエッチング可能となる。ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガス系においてＳｉＣｌ４ガスの流量割合が３％以上の時に選択比が１以上となり、ＨｆＯ２をＳｉＧｅに対して選択的にエッチングできることが分かる。図４はＳｉＣｌ４ガスの流量割合が１７％程度までのグラフであるが、図３における推察のとおり、ＳｉＣｌ４ガスの流量割合が２０％程度までは選択比が１以上となりＨｆＯ２をＳｉＧｅに対して選択的にエッチングできる。
本発明は、Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造のゲート絶縁膜であるＨｆＯ２をＳｉＧｅに対して選択的にプラズマエッチングするプラズマ処理方法、および、ＳｉＧｅに対して選択的にＨｆＯ２をプラズマエッチングするプラズマ処理方法に利用することが可能である。
上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。
１０３：マグネトロン、１０８：ソレノイドコイル、１１１：誘電体窓、１１３：遮蔽板、１１５：試料台、１１６：試料、１１７：真空処理室、１１８：第１の空間、１１９：第２の空間、１２０：制御装置、１２１：バルブ、１２２：ポンプ、１２３：整合器、１２４：高周波電源、１２５：圧力計、１３１：遮蔽板１１３の貫通孔
Claims (5)
- Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造のゲート絶縁膜であるＨｆＯ ２ をＳｉＧｅに対して選択的にプラズマエッチングするプラズマ処理方法において、
ＢＣｌ ３ ガスとＳｉＣｌ ４ ガスの混合ガスを用いて前記ＨｆＯ ２ をエッチングし、
前記ＳｉＣｌ ４ ガスの流量は、前記ＢＣｌ ３ ガスの流量より少なく、
前記混合ガスの流量に対する前記ＳｉＣｌ４ガスの流量の比は、前記ＳｉＧｅ上に堆積する堆積膜の厚さが前記ＨｆＯ２上に堆積する堆積膜の厚さより厚くなる値であることを特徴とするプラズマ処理方法。 - Ｇａｔｅ Ａｌｌ Ａｒｏｕｎｄ構造のゲート絶縁膜であるＨｆＯ ２ をＳｉＧｅに対して選択的にプラズマエッチングするプラズマ処理方法において、
ＢＣｌ ３ ガスとＳｉＣｌ ４ ガスの混合ガスを用いて前記ＨｆＯ ２ をエッチングし、
前記ＳｉＣｌ ４ ガスの流量は、前記ＢＣｌ ３ ガスの流量より少なく、
前記ＳｉＧｅが積層された方向の垂直方向に前記ＨｆＯ ２ をエッチングし、
前記混合ガスの流量に対する前記ＳｉＣｌ４ガスの流量の比は、前記ＳｉＧｅ上に堆積する堆積膜の厚さが前記ＨｆＯ２上に堆積する堆積膜の厚さより厚くなる値であることを特徴とするプラズマ処理方法。 - 請求項２に記載のプラズマ処理方法において、
前記混合ガスの流量に対する前記ＳｉＣｌ４ガスの流量の比は、３～２０％の範囲内の値であることを特徴とするプラズマ処理方法。 - ＳｉＧｅに対して選択的にＨｆＯ２をプラズマエッチングするプラズマ処理方法において、
ＢＣｌ３ガスとＳｉＣｌ４ガスの混合ガスを用いて前記ＨｆＯ２をエッチングし、
前記ＳｉＣｌ４ガスの流量は、前記ＢＣｌ３ガスの流量より少なく、
前記混合ガスの流量に対する前記ＳｉＣｌ ４ ガスの流量の比は、前記ＳｉＧｅ上に堆積する堆積膜の厚さが前記ＨｆＯ ２ 上に堆積する堆積膜の厚さより厚くなる値であることを特徴とするプラズマ処理方法。 - 請求項４に記載のプラズマ処理方法において、
前記混合ガスの流量に対する前記ＳｉＣｌ ４ ガスの流量の比は、３～２０％の範囲内の値であることを特徴とするプラズマ処理方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| PCT/JP2021/039032 WO2023067786A1 (ja) | 2021-10-22 | 2021-10-22 | プラズマ処理方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2023067786A1 JPWO2023067786A1 (ja) | 2023-04-27 |
| JP7446456B2 true JP7446456B2 (ja) | 2024-03-08 |
Family
ID=86058025
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022552366A Active JP7446456B2 (ja) | 2021-10-22 | 2021-10-22 | プラズマ処理方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP7446456B2 (ja) |
| KR (1) | KR20230058309A (ja) |
| CN (1) | CN116391247A (ja) |
| TW (1) | TW202318504A (ja) |
| WO (1) | WO2023067786A1 (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008060171A (ja) | 2006-08-29 | 2008-03-13 | Taiyo Nippon Sanso Corp | 半導体処理装置のクリーニング方法 |
| JP2009016611A (ja) | 2007-07-05 | 2009-01-22 | Hitachi High-Technologies Corp | プラズマエッチング処理方法 |
| WO2012070551A1 (ja) | 2010-11-22 | 2012-05-31 | 株式会社アルバック | メモリ素子の製造装置及び製造方法 |
| JP2015057854A (ja) | 2014-11-27 | 2015-03-26 | 株式会社日立ハイテクノロジーズ | プラズマ処理方法 |
| US20180175035A1 (en) | 2016-12-16 | 2018-06-21 | Samsung Electronics Co., Ltd. | Semiconductor devices and method of manufacutring the same |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006339523A (ja) | 2005-06-03 | 2006-12-14 | Taiyo Nippon Sanso Corp | 半導体処理装置のクリーニング方法および高誘電率酸化膜のエッチング方法 |
| JP2009021584A (ja) | 2007-06-27 | 2009-01-29 | Applied Materials Inc | 高ｋ材料ゲート構造の高温エッチング方法 |
-
2021
- 2021-10-22 WO PCT/JP2021/039032 patent/WO2023067786A1/ja active Application Filing
- 2021-10-22 JP JP2022552366A patent/JP7446456B2/ja active Active
- 2021-10-22 KR KR1020227023721A patent/KR20230058309A/ko not_active Application Discontinuation
- 2021-10-22 CN CN202180009904.9A patent/CN116391247A/zh active Pending
-
2022
- 2022-07-28 TW TW111128294A patent/TW202318504A/zh unknown
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US20180175035A1 (en) | 2016-12-16 | 2018-06-21 | Samsung Electronics Co., Ltd. | Semiconductor devices and method of manufacutring the same |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116391247A (zh) | 2023-07-04 |
| KR20230058309A (ko) | 2023-05-03 |
| WO2023067786A1 (ja) | 2023-04-27 |
| TW202318504A (zh) | 2023-05-01 |
| JPWO2023067786A1 (ja) | 2023-04-27 |
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