WO2023022250A1 - 디스플레이 장치 - Google Patents

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WO2023022250A1
WO2023022250A1 PCT/KR2021/010960 KR2021010960W WO2023022250A1 WO 2023022250 A1 WO2023022250 A1 WO 2023022250A1 KR 2021010960 W KR2021010960 W KR 2021010960W WO 2023022250 A1 WO2023022250 A1 WO 2023022250A1
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light emitting
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semiconductor light
concavo
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English (en)
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박상대
이도형
이성국
여환국
엄재광
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엘지전자 주식회사
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    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate
    • H01L33/22—Roughened surfaces, e.g. at the interface between epitaxial layers

Definitions

  • the embodiment relates to a display device.
  • a display device uses a self-light emitting element such as a light emitting diode as a light source of a pixel to display a high-quality image.
  • a self-light emitting element such as a light emitting diode
  • Light emitting diodes exhibit excellent durability even under harsh environmental conditions, and are in the limelight as a light source for next-generation display devices because of their long lifespan and high luminance.
  • Such display devices are expanding into various forms such as flexible displays, foldable displays, stretchable displays, and rollable displays beyond flat panel displays.
  • FIG. 1 is a cross-sectional view showing a conventional semiconductor light emitting device.
  • the first electrode 3 and the second electrode 4 are disposed in the same direction, that is, toward the top.
  • the first electrode 3 is disposed on the n-type semiconductor layer 1
  • the second electrode 4 is disposed on the p-type semiconductor layer 2.
  • the first electrode 3 is disposed on the exposed n-type semiconductor layer 1. do.
  • a color viewing angle deviation occurs in a horizontal type semiconductor light emitting device (or a flip chip type semiconductor light emitting device).
  • a display device is manufactured using a horizontal type semiconductor light emitting device, there is a problem in that a color viewing angle deviation occurs in each sub-pixel, resulting in deterioration in image quality.
  • FIG. 2 shows color viewing angle characteristics on the left and right sides of the front of the horizontal semiconductor light emitting device in FIG. 1 .
  • the horizontal axis represents the color viewing angle centered on the front, and the vertical axis represents the intensity of light.
  • the light intensity distribution according to the color viewing angle of the right side (0° to 90°) is the light intensity distribution according to the color viewing angle between the front and the left side in the horizontal semiconductor light emitting device of FIG.
  • the intensity distribution of light according to the color viewing angle of °) is the intensity distribution of light according to the color viewing angle between the front and right sides of the horizontal semiconductor light emitting device of FIG. 1 . Since the light generated in the active layer located under the second electrode 4 in FIG.
  • both the peak value of the light intensity in the left graph and the peak value of the light intensity in the right graph are greater than the peak value of the light intensity in the front. Also, since the peak value of the light intensity in the right graph is greater than the peak value of the light intensity in the left graph, a difference between these peak values occurs, resulting in color viewing angle deviation.
  • irregularities 5 are formed on the lower side of the horizontal type semiconductor light emitting device.
  • Light generated in the active layer travels downward and is scattered or reflected by the irregularities 5 so that more light is emitted onto the first electrode 3, thereby reducing color viewing angle deviation.
  • the unevenness 5 is formed on the lower side of the horizontal semiconductor light emitting element 7, when the horizontal semiconductor light emitting element 7 is bonded to the substrate 8, the unevenness 5 causes the horizontal semiconductor light emitting element 7 to adhere to the substrate 8. There is a problem in that the contact area between the light emitting element 7 and the substrate 8 is small, resulting in poor adhesion.
  • transfer defects are detected using a vision inspection machine.
  • a vision inspection machine In general, when defects such as chip breakage or cracks occur, a black image is displayed.
  • each of the wafer and the substrate 8 is provided with an align key, so that the alignment of the wafer An alignment process is performed by matching the in key with the align key of the substrate 8 .
  • the unevenness 5 of the horizontal semiconductor light emitting device 7 is formed, the unevenness is also formed on the align key, making it difficult to identify the align key on the wafer during the alignment process. ) is not accurately transferred into the corresponding sub-pixel, resulting in defective transfer.
  • Embodiments are aimed at solving the foregoing and other problems.
  • Another object of the embodiments is to provide a display device capable of securing uniform light intensity according to color viewing angles.
  • Another object of the embodiments is to provide a display device capable of preventing adhesion failure.
  • Another object of the embodiments is to provide a display device capable of securing reliability in detection of transfer defects.
  • Another object of the embodiments is to provide a display device capable of preventing transfer defects through accurate alignment.
  • the display device includes a substrate; an uneven layer on the substrate; an insulating layer on the uneven layer; and a plurality of semiconductor light emitting devices on the insulating layer, wherein the semiconductor light emitting devices include one of a horizontal type semiconductor light emitting device and a flip chip type semiconductor light emitting device, wherein an upper surface of the uneven layer has roughness, and the unevenness layer has a roughness.
  • the size of the layer is larger than the size of the semiconductor light emitting device.
  • a display device includes a plurality of gate lines disposed on the substrate in a first direction; and a plurality of data lines disposed on the substrate along a second direction, wherein a plurality of sub-pixels are defined by intersections of the plurality of gate lines and the plurality of data lines, and each of the plurality of semiconductor light emitting devices may be disposed in the sub-pixel.
  • the sub-pixel may have a driving region in which a transistor is disposed and a light emitting region in which the semiconductor light emitting element is disposed.
  • the concavo-convex layer may include a plurality of concavo-convex patterns, and the concavo-convex patterns may be disposed in the sub-pixel.
  • the insulating layer may include a plurality of insulating patterns, and the insulating patterns may be disposed on the concavo-convex pattern.
  • a display device includes a first electrode wire electrically connected to one side of the transistor and the semiconductor light emitting element; and a second electrode wire electrically connected to the other side of the semiconductor light emitting device, wherein the first electrode wire may be disposed in a contact hole penetrating the insulating layer and the uneven layer.
  • the concavo-convex layer includes a first concavo-convex pattern 360_1, a second concavo-convex pattern 360_2, and a third concavo-convex pattern 360_3, and the first concavo-convex pattern is a first sub-pixel defined along a first stripe column ( PX1) and the first dummy sub-pixel PX1', and the second concavo-convex pattern is disposed in the second sub-pixel PX2 and the second dummy sub-pixel PX2' defined along the second stripe column.
  • the third concavo-convex pattern may be disposed in the third sub-pixel PX3 and the third dummy sub-pixel PX3' defined along the third stripe column.
  • the insulating layer may be a Distributed Bragg Reflector (DBR) layer.
  • DBR Distributed Bragg Reflector
  • the insulating layer may be a planarization layer having a flat upper surface.
  • uniform light intensity according to color viewing angles may be secured.
  • the semiconductor light emitting device of the embodiment is a horizontal type semiconductor light emitting device or a flip chip type semiconductor light emitting device, and as a semiconductor light emitting device itself, a light intensity deviation may occur according to a color viewing angle.
  • an uneven layer 360 having a size larger than the size of the semiconductor light emitting device 150 may be provided on the substrate 310 .
  • the light propagating downward from the semiconductor light emitting device 150 is scattered and/or reflected by the concave-convex layer 360, and thus the light intensity according to the color viewing angle generated by the geometric shape or structure of the semiconductor light emitting device 150.
  • uniform light intensity can be obtained according to the color viewing angle, and image quality can be improved.
  • FIG. 1 is a cross-sectional view showing a conventional semiconductor light emitting device.
  • FIG. 2 shows a color viewing angle of a conventional semiconductor light emitting device.
  • FIG. 3 shows irregularities provided on the lower side of the semiconductor light emitting device of FIG. 1 .
  • FIG. 4 is a cross-sectional view illustrating a display device including the semiconductor light emitting device of FIG. 3 .
  • FIG. 5 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • FIG. 6 is a schematic block diagram of a display device according to an exemplary embodiment.
  • FIG. 7 is a circuit diagram illustrating an example of a pixel of FIG. 6 .
  • FIG. 8 is a plan view showing the display panel of FIG. 6 in detail.
  • FIG. 9 is an enlarged view of a first panel area in the display device of FIG. 5 .
  • FIG. 10 is a first schematic diagram of a display device according to an embodiment.
  • FIG. 11 is a second schematic diagram of a display device according to an embodiment.
  • FIG. 12 is a third schematic diagram of a display device according to an embodiment.
  • FIG. 13 shows a color viewing angle of a display device according to an exemplary embodiment.
  • FIG. 14 is a cross-sectional view of a display device according to an exemplary embodiment.
  • 15 to 19 illustrate a manufacturing process of a display device according to an embodiment.
  • 20 is a first exemplary view showing the arrangement of a plurality of concavo-convex patterns included in the concavo-convex layer.
  • 21 is a second exemplary view showing the arrangement of a plurality of concavo-convex patterns included in the concavo-convex layer.
  • the display device described in this specification includes a TV, a Shinage, a mobile phone, a smart phone, a head-up display (HUD) for a car, a backlight unit for a laptop computer, a display for VR or AR, and the like.
  • a TV a Shinage
  • a mobile phone a smart phone
  • a head-up display HUD
  • a backlight unit for a laptop computer
  • a display for VR or AR and the like.
  • the configuration according to the embodiment described in this specification can be applied to a device capable of displaying even a new product type to be developed in the future.
  • FIG. 5 illustrates a living room of a house in which a display device according to an exemplary embodiment is disposed.
  • the display device 100 of the embodiment may display the status of various electronic products such as the washing machine 101, the robot cleaner 102, and the air purifier 103, and the electronic products and IOT-based and can control each electronic product based on the user's setting data.
  • the display device 100 may include a flexible display fabricated on a thin and flexible substrate.
  • a flexible display can be bent or rolled like paper while maintaining characteristics of a conventional flat panel display.
  • a unit pixel means a minimum unit for implementing one color.
  • a unit pixel of the flexible display may be implemented by a light emitting device.
  • the light emitting device may be a Micro-LED or a Nano-LED, but is not limited thereto.
  • FIG. 6 is a block diagram schematically illustrating a display device according to an exemplary embodiment
  • FIG. 7 is a circuit diagram illustrating an example of a pixel of FIG. 6 .
  • a display device may include a display panel 10 , a driving circuit 20 , a scan driving unit 30 and a power supply circuit 50 .
  • the display device 100 may drive a light emitting element in an active matrix (AM) method or a passive matrix (PM) method.
  • AM active matrix
  • PM passive matrix
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the display panel 10 may be formed in a rectangular shape, but is not limited thereto. That is, the display panel 10 may be formed in a circular or elliptical shape. At least one side of the display panel 10 may be formed to be bent with a predetermined curvature.
  • the display panel 10 may be divided into a display area DA and a non-display area NDA disposed around the display area DA.
  • the display area DA is an area where the pixels PX are formed to display an image.
  • the display panel 10 includes data lines (D1 to Dm, where m is an integer greater than or equal to 2), scan lines (S1 to Sn, where n is an integer greater than or equal to 2) crossing the data lines (D1 to Dm), and a high potential voltage. It may include pixels PXs connected to a high-potential voltage line supplied thereto, a low-potential voltage line supplied with a low-potential voltage, data lines D1 to Dm, and scan lines S1 to Sn.
  • Each of the pixels PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • the first sub-pixel PX1 emits light of a first color of a first main wavelength
  • the second sub-pixel PX2 emits light of a second color of a second main wavelength
  • the third sub-pixel PX3 emits light of a second color.
  • a third color light having a third main wavelength may be emitted.
  • the first color light may be red light
  • the second color light may be green light
  • the third color light may be blue light, but are not limited thereto.
  • FIG. 6 it is illustrated that each of the pixels PX includes three sub-pixels, but is not limited thereto. That is, each of the pixels PX may include four or more sub-pixels.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes at least one of the data lines D1 to Dm, at least one of the scan lines S1 to Sn, and a high voltage signal. It can be connected to the above voltage line.
  • the first sub-pixel PX1 may include light emitting elements LD, a plurality of transistors for supplying current to the light emitting elements LD, and at least one capacitor Cst.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include only one light emitting element LD and at least one capacitor Cst. may be
  • Each of the light emitting elements LD may be a semiconductor light emitting diode including a first electrode, a plurality of conductive semiconductor layers, and a second electrode.
  • the first electrode may be an anode electrode and the second electrode may be a cathode electrode, but is not limited thereto.
  • the light emitting device LD may be one of a horizontal light emitting device, a flip chip type light emitting device, and a vertical light emitting device.
  • the plurality of transistors may include a driving transistor DT supplying current to the light emitting elements LD and a scan transistor ST supplying a data voltage to a gate electrode of the driving transistor DT, as shown in FIG. 7 .
  • the driving transistor DT has a gate electrode connected to the source electrode of the scan transistor ST, a source electrode connected to a high potential voltage line to which a high potential voltage is applied, and a drain connected to the first electrodes of the light emitting elements LD. electrodes may be included.
  • the scan transistor ST has a gate electrode connected to the scan line (Sk, k is an integer satisfying 1 ⁇ k ⁇ n), a source electrode connected to the gate electrode of the driving transistor DT, and data lines Dj, j an integer that satisfies 1 ⁇ j ⁇ m).
  • the capacitor Cst is formed between the gate electrode and the source electrode of the driving transistor DT.
  • the storage capacitor Cst charges a difference between the gate voltage and the source voltage of the driving transistor DT.
  • the driving transistor DT and the scan transistor ST may be formed of thin film transistors.
  • the driving transistor DT and the scan transistor ST are formed of P-type MOSFETs (Metal Oxide Semiconductor Field Effect Transistors), but the present invention is not limited thereto.
  • the driving transistor DT and the scan transistor ST may be formed of N-type MOSFETs. In this case, positions of the source and drain electrodes of the driving transistor DT and the scan transistor ST may be changed.
  • each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 includes one driving transistor DT, one scan transistor ST, and one capacitor ( 2T1C (2 Transistor - 1 capacitor) having Cst) is illustrated, but the present invention is not limited thereto.
  • Each of the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 may include a plurality of scan transistors ST and a plurality of capacitors Cst.
  • the second sub-pixel PX2 and the third sub-pixel PX3 may be expressed with substantially the same circuit diagram as the first sub-pixel PX1 , a detailed description thereof will be omitted.
  • the driving circuit 20 outputs signals and voltages for driving the display panel 10 .
  • the driving circuit 20 may include a data driver 21 and a timing controller 22 .
  • the data driver 21 receives digital video data DATA and a source control signal DCS from the timing controller 22 .
  • the data driver 21 converts the digital video data DATA into analog data voltages according to the source control signal DCS and supplies them to the data lines D1 to Dm of the display panel 10 .
  • the timing controller 22 receives digital video data DATA and timing signals from the host system.
  • the timing signals may include a vertical sync signal, a horizontal sync signal, a data enable signal, and a dot clock.
  • the host system may be an application processor of a smart phone or tablet PC, a monitor, a system on chip of a TV, and the like.
  • the timing controller 22 generates control signals for controlling operation timings of the data driver 21 and the scan driver 30 .
  • the control signals may include a source control signal DCS for controlling the operation timing of the data driver 21 and a scan control signal SCS for controlling the operation timing of the scan driver 30 .
  • the driving circuit 20 may be disposed in the non-display area NDA provided on one side of the display panel 10 .
  • the driving circuit 20 may be formed of an integrated circuit (IC) and mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • ultrasonic bonding method The present invention is not limited to this.
  • the driving circuit 20 may be mounted on a circuit board (not shown) instead of the display panel 10 .
  • the data driver 21 may be mounted on the display panel 10 using a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method, and the timing controller 22 may be mounted on a circuit board. there is.
  • COG chip on glass
  • COP chip on plastic
  • the scan driver 30 receives the scan control signal SCS from the timing controller 22 .
  • the scan driver 30 generates scan signals according to the scan control signal SCS and supplies them to the scan lines S1 to Sn of the display panel 10 .
  • the scan driver 30 may include a plurality of transistors and be formed in the non-display area NDA of the display panel 10 .
  • the scan driver 30 may be formed as an integrated circuit, and in this case, it may be mounted on a gate flexible film attached to the other side of the display panel 10 .
  • the circuit board may be attached to pads provided on one edge of the display panel 10 using an anisotropic conductive film. Due to this, the lead lines of the circuit board may be electrically connected to the pads.
  • the circuit board may be a flexible printed circuit board, a printed circuit board, or a flexible film such as a chip on film. The circuit board may be bent under the display panel 10 . Accordingly, one side of the circuit board may be attached to one edge of the display panel 10 and the other side may be disposed under the display panel 10 and connected to a system board on which a host system is mounted.
  • the power supply circuit 50 may generate voltages necessary for driving the display panel 10 from the main power supplied from the system board and supply the voltages to the display panel 10 .
  • the power supply circuit 50 generates a high potential voltage (VDD) and a low potential voltage (VSS) for driving the light emitting elements (LD) of the display panel 10 from the main power supply to generate the display panel 10. of high-potential voltage lines and low-potential voltage lines.
  • the power supply circuit 50 may generate and supply driving voltages for driving the driving circuit 20 and the scan driving unit 30 from the main power.
  • FIG. 8 is a plan view showing the display panel of FIG. 6 in detail.
  • data pads DP1 to DPp, where p is an integer greater than or equal to 2
  • floating pads FP1 and FP2 floating pads FP1 and FP2
  • power pads PP1 and PP2 floating lines FL1 and FL2
  • low potential voltage line VSSL low potential voltage line VSSL
  • data lines D1 to Dm first pad electrodes 210 and second pad electrodes 220 are shown.
  • data lines D1 to Dm, first pad electrodes 210, second pad electrodes 220, and pixels PX are provided in the display area DA of the display panel 10. can be placed.
  • the data lines D1 to Dm may extend long in the second direction Y.
  • One sides of the data lines D1 to Dm may be connected to the driving circuit ( 20 in FIG. 6 ). For this reason, the data voltages of the driving circuit 20 may be applied to the data lines D1 to Dm.
  • the first pad electrodes 210 may be spaced apart from each other at predetermined intervals in the first direction (X). For this reason, the first pad electrodes 210 may not overlap the data lines D1 to Dm.
  • the first pad electrodes 210 disposed on the right edge of the display area DA may be connected to the first floating line FL1 in the non-display area NDA.
  • the first pad electrodes 210 disposed on the left edge of the display area DA may be connected to the second floating line FL2 in the non-display area NDA.
  • Each of the second pad electrodes 220 may elongate in the first direction (X). For this reason, the second pad electrodes 220 may overlap the data lines D1 to Dm. Also, the second pad electrodes 220 may be connected to the low potential voltage line VSSL in the non-display area NDA. For this reason, the low potential voltage of the low potential voltage line VSSL may be applied to the second pad electrodes 220 .
  • a pad part PA, a driving circuit 20, a first floating line FL1, a second floating line FL2, and a low potential voltage line VSSL are disposed in the non-display area NDA of the display panel 10. It can be.
  • the cap head part PA may include data pads DP1 to DPp, floating pads FP1 and FP2, and power pads PP1 and PP2.
  • the pad part PA may be disposed on one edge of the display panel 10, for example, on the lower edge.
  • the data pads DP1 to DPp, the floating pads FP1 and FP2, and the power pads PP1 and PP2 may be disposed side by side in the first direction X in the pad part PA.
  • a circuit board may be attached to the data pads DP1 to DPp, the floating pads FP1 and FP2, and the power pads PP1 and PP2 using an anisotropic conductive film. Accordingly, the circuit board, the data pads DP1 to DPp, the floating pads FP1 and FP2, and the power pads PP1 and PP2 may be electrically connected.
  • the driving circuit 20 may be connected to the data pads DP1 to DPp through link lines.
  • the driving circuit 20 may receive digital video data DATA and timing signals through the data pads DP1 to DPp.
  • the driving circuit 20 may convert the digital video data DATA into analog data voltages and supply them to the data lines D1 to Dm of the display panel 10 .
  • the low potential voltage line VSSL may be connected to the first power pad PP1 and the second power pad PP2 of the pad part PA.
  • the low potential voltage line VSSL may extend long in the second direction Y in the non-display area NDA outside the left and right sides of the display area DA.
  • the low potential voltage line VSSL may be connected to the second pad electrode 220 . Due to this, the low potential voltage of the power supply circuit 50 is applied to the second pad electrode 220 through the circuit board, the first power pad PP1 , the second power pad PP2 and the low potential voltage line VSSL. may be authorized.
  • the first floating line FL1 may be connected to the first floating pad FP1 of the pad part PA.
  • the first floating line FL1 may extend long in the second direction Y in the non-display area NDA outside the left and right sides of the display area DA.
  • the first floating pad FP1 and the first floating line FL1 may be dummy pads and dummy lines to which no voltage is applied.
  • the second floating line FL2 may be connected to the second floating pad FP2 of the pad part PA.
  • the first floating line FL1 may extend long in the second direction Y in the non-display area NDA outside the left and right sides of the display area DA.
  • the second floating pad FP2 and the second floating line FL2 may be dummy pads and dummy lines to which no voltage is applied.
  • the light emitting elements since the light emitting elements (LDs in FIG. 7 ) have a very small size, they are mounted on the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 of each of the pixels PX. is very difficult.
  • the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel of each of the pixels PX are arranged to align the light emitting elements ( 150 of FIG. 9 ).
  • An electric field can be formed at (PX3).
  • dielectrophoretic force is applied to the light emitting elements ( 150 in FIG. 9 ) using a dielectrophoretic method to form the first sub-pixel PX1 , the second sub-pixel PX2 , and the third sub-pixel PX3 . ) may be aligned with the light emitting elements (150 in FIG. 9), respectively.
  • the first pad electrodes 210 are spaced apart at predetermined intervals in the first direction (X), but during the manufacturing process, the first pad electrodes 210 are disconnected in the first direction (X). It is not, and it can be extended and arranged long.
  • the first pad electrodes 210 may be connected to the first floating line FL1 and the second floating line FL2 during the manufacturing process. Therefore, the first pad electrodes 210 may receive a ground voltage through the first floating line FL1 and the second floating line FL2. Therefore, after aligning the light emitting elements ( 150 in FIG. 9 ) using a dielectrophoretic method during the manufacturing process, the first pad electrodes 210 are connected in the first direction (X) by disconnecting the first pad electrodes 210 . They may be arranged spaced apart at predetermined intervals.
  • first floating line FL1 and the second floating line FL2 are lines for applying a ground voltage during a manufacturing process, and no voltage may be applied in a completed display device.
  • ground voltage may be applied to the first floating line FL1 and the second floating line FL2 to prevent static electricity or to drive the light emitting element ( 150 in FIG. 9 ) in the completed display device.
  • FIG. 9 is an enlarged view of a first panel area in the display device of FIG. 3;
  • the display device 100 of the embodiment may be manufactured by mechanically and electrically connecting a plurality of panel areas such as the first panel area A1 by tiling.
  • the first panel area A1 may include a plurality of light emitting elements 150 arranged for each unit pixel (PX in FIG. 6 ).
  • the unit pixel PX may include a first sub-pixel PX1 , a second sub-pixel PX2 , and a third sub-pixel PX3 .
  • a plurality of red light emitting elements 150R are disposed in the first sub-pixel PX1
  • a plurality of green light emitting elements 150G are disposed in the second sub-pixel PX2
  • a plurality of blue light emitting elements 150B may be disposed in the third sub-pixel PX3.
  • the unit pixel PX may further include a fourth sub-pixel in which no light emitting element is disposed, but is not limited thereto.
  • the embodiment relates to a display device using a horizontal type semiconductor light emitting device (or a flip chip type semiconductor light emitting device).
  • the exemplary embodiment it is possible to secure uniform light intensity according to color viewing angles without forming irregularities on the lower side of the horizontal semiconductor light emitting device. That is, an uneven layer capable of scattering and/or reflecting light may be provided on the substrate. Accordingly, light generated from the horizontal type semiconductor light emitting device is scattered and/or reflected by the concave-convex layer and travels in various directions, so that uniform light intensity according to color viewing angles can be obtained.
  • the contact area between the horizontal type semiconductor light emitting device and the substrate is maximized, thereby preventing poor adhesion.
  • the lower side of the horizontal type semiconductor light emitting device since the lower side of the horizontal type semiconductor light emitting device has no irregularities, it is not displayed as a black image due to irregularities in a vision inspection machine as in the prior art, so the reliability of detecting defective transfer can be increased.
  • 10 is a first schematic diagram of a display device according to an embodiment.
  • 11 is a second schematic diagram of a display device according to an embodiment.
  • 12 is a third schematic diagram of a display device according to an embodiment.
  • the rest of the structure is the same. That is, the uneven layer 360 may be disposed on the substrate 310 , the insulating layer 370 may be disposed on the uneven layer 360 , and the semiconductor light emitting device 150 may be disposed on the insulating layer 370 . there is.
  • the semiconductor light emitting device 150 is a horizontal type semiconductor light emitting device, but may be a flip chip type semiconductor light emitting device.
  • 10 to 12 schematically illustrate the display devices 300A, 300B, and 300C, and numerous components are omitted.
  • at least two or more transistors and at least one or more capacitors are provided, and a plurality of insulating layers (330 to 350 in FIG. 14 ) may be provided to form these transistors and capacitors.
  • at least two or more transistors and at least one or more capacitors may be disposed between the substrate 310 and the uneven layer 360, but are not limited thereto.
  • the uneven layer 360 may include roughness 361.
  • the roughness 361 may be formed on the upper surface of the uneven layer 360, but this The roughness 361 may have a plurality of protrusions convex in an upward direction, but is not limited thereto.
  • the protrusions may have a round shape convex in an upward direction.
  • a plurality of protrusions may be disposed in contact with each other or spaced apart from each other.
  • the roughness 361 may be integrally formed with the uneven layer 360 or may be formed separately.
  • the roughness 361 may be formed by partially removing the upper surface of the uneven layer 360 .
  • a base member may be formed on the uneven layer 360 and the roughness 361 may be formed by partially removing the base member.
  • the base member may be formed of the same material as the uneven layer 360, but is not limited thereto.
  • the uneven layer 360 may include roughness 362 .
  • the roughness 362 may be formed on the upper surface of the uneven layer 360, but is not limited thereto.
  • the roughness 362 may have a plurality of protrusions convex in an upward direction, but is not limited thereto.
  • the protrusion may have at least three or more inclined surfaces around a vertex.
  • a plurality of protrusions may be disposed in contact with each other or spaced apart from each other.
  • the roughness 362 may be integrally formed with the uneven layer 360 or may be formed separately.
  • the uneven layer 360 may include roughness 363 .
  • the roughness 363 may be formed on the upper surface of the uneven layer 360, but is not limited thereto.
  • the roughness 363 may have a plurality of protrusions concave downward, but is not limited thereto.
  • the protrusion may have a round shape concave downward.
  • a plurality of protrusions may be disposed in contact with each other or spaced apart from each other.
  • the roughness 363 may be integrally formed with the uneven layer 360 or may be formed separately.
  • the uneven layer 360 may be a reflective layer capable of reflecting light.
  • the uneven layer 360 and/or the roughness 361 to 363 may be formed of a reflective metal.
  • the uneven layer 360 and/or the roughness 361 to 363 may be Ag, Al, Ti, Cr, Pb, or alloys thereof.
  • the size of the concavo-convex layer 360 is larger than the size of the semiconductor light emitting device 150, so light traveling in a diagonal direction downward from the active layer of the semiconductor light emitting device 150 is scattered by the concavo-convex layer 360 and/or By being reflected, it is possible to secure uniform light intensity according to color viewing angles and improve light extraction efficiency.
  • the concavo-convex layer 360 may be disposed in a maximum area within a sub-pixel.
  • the insulating layer 370 may be disposed on the uneven layer 360 .
  • the insulating layer 370 may be a planarization layer having a flat upper surface. Since the upper surface is flat, the contact area between the upper surface of the insulating layer 370 and the semiconductor light emitting device 150 is maximized, so that the semiconductor light emitting device 150 is more easily adhered to the insulating layer 370, preventing poor adhesion. It can be.
  • the insulating layer 370 may be a distributed Bragg reflector (DBR) layer.
  • the insulating layer 370 may have a structure in which media having different refractive indexes are stacked.
  • the insulating layer 370 may have a structure in which SiOx or TiOx are stacked, but is not limited thereto.
  • light traveling downward from the semiconductor light emitting device 150 may be reflected by the stacked medium of the insulating layer 370 .
  • some of the light may be reflected from the first medium layer of the insulating layer 370 and another part of the light may be reflected from the second medium layer of the insulating layer 370 .
  • the light is reflected in different medium layers, the light is reflected in different directions and the light is dispersed, so that a uniform light intensity according to a color viewing angle can be obtained.
  • the semiconductor light emitting device 150 may include a first conductivity type semiconductor layer 151, an active layer 152, a second conductivity type semiconductor layer 153, a first electrode 154 and a second electrode 155.
  • the first conductivity-type semiconductor layer 151, the active layer 152, and the second conductivity-type semiconductor layer 153 may include a II-IV compound or a III-V compound, but are not limited thereto.
  • the first conductivity type semiconductor layer 151 may include an n-type dopant
  • the second conductivity type semiconductor layer 153 may include a p-type dopant, but are not limited thereto.
  • the first electrode 154 may be disposed on the first conductivity type semiconductor layer 151
  • the second electrode 155 may be disposed on the second conductivity type semiconductor layer 153 .
  • the first electrode 154 and the second electrode 155 are made of metal and may be made of at least one layer.
  • the semiconductor light emitting device 150 is a horizontal type semiconductor light emitting device or a flip chip type semiconductor light emitting device, and the first electrode 154 and the second electrode 155 may be disposed facing the same direction. To this end, the second conductivity type semiconductor layer 153 and the active layer 152 may be removed so that the upper surface of the first conductivity type semiconductor layer 151 is exposed. A first electrode 154 may be disposed on the exposed upper surface of the first conductivity-type semiconductor layer 151 .
  • FIG. 14 is a cross-sectional view of a display device according to an exemplary embodiment.
  • the uneven layer 360 shown in FIG. 14 is the uneven layer 360 shown in FIG. 10, but not only the uneven layer 360 shown in FIGS. 11 and 12 but also various uneven layers not shown are the same in the embodiment. can be adopted
  • a display device 300 includes a substrate 310, a plurality of insulating layers 330, 340, 350, and 370, a transistor 320, an uneven layer 360, and a semiconductor light emitting element ( 150) may be included.
  • the display device 300 according to the embodiment may include more elements than these.
  • FIG. 14 is a cross-sectional view of a single sub-pixel, and a plurality of sub-pixels defined on the substrate 310 may have the same structure as that of FIG. 14 .
  • the substrate 310 may be a support member for supporting components disposed on the substrate 310 or a protection member for protecting the components.
  • the substrate 310 may be a rigid substrate or a flexible substrate.
  • the substrate 310 may be formed of glass or polyimide.
  • the substrate 310 may include a flexible material such as polyethylene naphthalate (PEN) or polyethylene terephthalate (PET).
  • PEN polyethylene naphthalate
  • PET polyethylene terephthalate
  • the substrate 310 may be a transparent material, but is not limited thereto.
  • the transistor 320 may be a driving transistor.
  • the transistor 320 may be the driving transistor DT shown in FIG. 7 .
  • Transistor 320 may include a PMOS transistor or an NMOS transistor.
  • the scan transistor ST shown in FIG. 7 may be disposed on the substrate 310 and electrically connected to the transistor 320 .
  • the capacitor Cst shown in FIG. 7 may be formed on the substrate 310 .
  • the transistor 320 may include a gate electrode 321 , a channel layer 322 , a source electrode 323 and a drain electrode 324 .
  • the channel layer 322 is conducted by the voltage applied to the gate electrode 321 so that the source electrode 323 and the drain electrode 324 may be electrically connected. Accordingly, a signal applied to the source electrode 323 may be supplied to the semiconductor light emitting device 150 through the drain electrode 324 .
  • transistor 320 may be a top gated transistor.
  • the top-gate transistor 320 may have a structure in which the gate electrode 321 is positioned on the channel layer 322 .
  • the transistor 320 of the embodiment may be a bottom-gated transistor.
  • the channel layer 322 may be disposed on the substrate 310 and the insulating layer 330 may be disposed on the channel layer 322 .
  • a gate electrode 321 may be disposed on the insulating layer 330 , and an insulating layer 340 may be disposed on the gate electrode 321 .
  • the source electrode 323 and the drain electrode 324 may be disposed on the insulating layer 340 , and the insulating layer 350 may be disposed on the source electrode 323 and the drain electrode 324 .
  • the insulating layers 330, 340, and 350 may be formed of an inorganic material or an organic material. Each of the insulating layers 330, 340, and 350 may be a planarization layer having a flat upper surface. In this case, the channel layer 322, the gate electrode 321, the source electrode 323, or the drain electrode 324 can be easily formed on the upper surface of each of the insulating layers 330, 340, and 350.
  • the insulating layer 330 is called a first insulating layer
  • the insulating layer 340 is called a second insulating layer
  • the insulating layer 350 is called a third insulating layer
  • the insulating layer 370 is called a fourth insulating layer. It can be named as an insulating layer, but is not limited thereto.
  • the uneven layer 360 may be disposed on the insulating layer 350 .
  • the uneven layer 360 may be one of the uneven layers 360 shown in FIGS. 10 to 12 .
  • the insulating layer 370 may be disposed on the uneven layer 360 .
  • the concavo-convex layer 360 and/or the insulating layer 370 may be formed for each sub-pixel PX1, PX1', PX2, PX2', PX3, and PX3'. That is, the uneven layer 360 and/or the insulating layer 370 may be spaced apart from each other between the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • the uneven layer 360 disposed on the first sub-pixel PX1 may be spaced apart from the uneven layer 360 disposed on the second sub-pixel PX2 .
  • the insulating layer 370 disposed on the first sub-pixel PX1 may be spaced apart from the insulating layer 370 disposed on the second sub-pixel PX2 .
  • the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' have rectangular shapes, but may have triangles, squares, circles, or polygons.
  • Light traveling downward from the semiconductor light emitting device 150 is scattered and/or reflected by the concave-convex layer 360, so that uniform light intensity can be obtained according to color viewing angles and light extraction efficiency can be improved.
  • Light propagating downward from the semiconductor light emitting device 150 is reflected by different medium layers of the insulating layer 370, so that uniform light intensity can be obtained according to color viewing angles and light extraction efficiency can be improved.
  • a contact area between the semiconductor light emitting device 150 and the insulating layer 370 is maximized, thereby preventing poor adhesion.
  • the semiconductor light emitting device 150 may be disposed on the insulating layer 370 . Although not shown, the semiconductor light emitting device 150 may be attached to the upper surface of the cut layer 370 using an adhesive.
  • the semiconductor light emitting device 150 may be a horizontal type semiconductor light emitting device or a flip chip type semiconductor light emitting device.
  • the active layer 152 is disposed below the second electrode 155, so that the active layer 152 Light is generated, but no light is generated because there is no active layer 152 under the first electrode 154 . Accordingly, a greater amount of light generated in the active layer 152 is emitted in an upward direction, and a smaller amount is emitted in an upward direction corresponding to the first electrode 154 . Accordingly, different light intensities may be obtained according to an angle viewed from the front of the semiconductor light emitting device 150, that is, a color viewing angle. That is, deviations in light intensities that are different from each other may occur according to color viewing angles. Such variation in light intensity may cause deterioration in image quality.
  • irregularities 5 may be formed on the lower side of the semiconductor light emitting device.
  • FIG. 4 when the semiconductor light emitting device 7 having the concavo-convex 5 formed thereon is transferred onto the substrate 8, adhesion failure occurs, and when the transfer defect is detected, the concavo-convex 5 Reliability degradation may be caused by a detection error caused by the aligning process due to damage to the align key when the unevenness is formed, and transfer defects may be caused due to an aligning error during the alignment process.
  • unevenness is not formed on the lower side of the semiconductor light emitting device 150 . That is, the lower surface of the semiconductor light emitting device 150 may have a flat surface. A top surface of the insulating layer 370 corresponding to a bottom surface of the semiconductor light emitting device 150 may also have a flat surface. Therefore, a contact area between the semiconductor light emitting device 150 and the insulating layer 370 is maximized, and adhesion failure may be prevented.
  • 15 to 19 illustrate a manufacturing process of a display device according to an embodiment.
  • a plurality of gate lines GATE
  • a plurality of data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2
  • a plurality of first power lines VDD
  • a plurality of second power lines VSS
  • a capacitor C ST a capacitor
  • the plurality of gate lines (GATE) and the plurality of second power lines (VSS) are formed along the first direction (X), and the plurality of data lines (DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) and the plurality of The first power line VDD of may be formed along the second direction Y, but is not limited thereto.
  • a high potential voltage may be supplied to the first power line VDD, and a low potential voltage may be supplied to the second power line VSS.
  • the first power line VDD may be the high potential line VDDL shown in FIG. 7
  • the second power line VSS may be the low potential line VSSL shown in FIG. 7 .
  • the high potential voltage may be several tens of volts, and the low potential voltage may be 0 volts or a voltage lower than this.
  • the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2 may cross each other.
  • the gate line (GATE) and the data lines (DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2) are formed on the same layer, the gate line (GATE) and the data lines (DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2) Since they intersect each other, an electrical short may occur.
  • the gate line (GATE) or data lines (DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) are disconnected at the point where they cross each other, and the gate line (GATE) or data
  • the disconnected gate line (GATE) or data lines (DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) is electrically can be connected to
  • the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2 are formed on the same layer as the gate electrode 321 of the top-gate transistor 320, and the connection electrode is It may be formed on the same layer as the source electrode 323 and the drain electrode 324 of 320, but is not limited thereto.
  • Sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' may be defined by crossing the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2. Therefore, the plurality of sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' are formed in a matrix form by crossing the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2. can be arranged as That is, the plurality of sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' may be formed along the first direction X and the second direction Y.
  • the capacitor C ST may be formed of a dielectric layer and a metal layer formed on and under the dielectric layer.
  • the capacitor C ST is shown on the same layer as the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2, but this is shown for convenience of description, and the capacitor (C ST ), for example, a lower metal layer may be formed on the same layer as the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2.
  • a dielectric layer (or an insulating layer) is formed on the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2, and an upper metal film is formed thereon, thereby forming the capacitor C ST can be formed
  • the lower metal film is formed on the same layer as the gate electrode 321 of the top-gate type transistor 320
  • the upper metal film is formed on the source electrode 323 and the drain electrode ( 324) and may be formed on the same layer.
  • the dielectric layer may be the insulating layer 340 shown in FIG. 14 .
  • the insulating layer 330 and the channel layer 322 shown in FIG. 14 may be formed under the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2.
  • each of the plurality of sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' may have a driving area 311 and a light emitting area 312.
  • the driving region 311 may be a region in which devices for driving the semiconductor light emitting device 150, for example, at least two or more transistors ST and DT and a capacitor Cst shown in FIG. 7 are formed.
  • the light emitting region 312 may be an area where at least one semiconductor light emitting device 150 is formed to emit light.
  • the ratio occupied by the light emitting region 312 in the pixel area is an aperture ratio, and as the aperture ratio increases, higher luminance can be obtained.
  • the size of the driving region 311 may be reduced and the size of the light emitting region 312 may be increased.
  • the driving region 311 may be defined within the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3', and may be defined in a part of the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'. and the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • PX1', PX2', and PX3' are dummy sub-pixels of each of PX1, PX2, and PX3, and may emit light as a replacement when the semiconductor light emitting device 150 formed in each of PX1, PX2, and PX3 has a lighting failure.
  • the semiconductor light emitting device 150 formed in the first sub-pixel PX1 has a lighting failure
  • the semiconductor light emitting device 150 formed in the first dummy sub-pixel PX1 ′ may emit light.
  • the semiconductor light emitting devices 150 formed on each of PX1 and PX1' generate light of the same color
  • the semiconductor light emitting devices 150 formed on each of PX2 and PX2' generate light of the same color
  • the semiconductor light emitting device 150 formed on may generate light of the same color.
  • the red semiconductor light emitting elements 150_R formed on each of PX1 and PX1' generate red light
  • the green semiconductor light emitting elements 150_G formed on each of PX2 and PX2' generate green light
  • the formed blue semiconductor light emitting device 150_B may generate blue light, but is not limited thereto.
  • an uneven layer 360 may be formed on the gate line GATE and the data lines DATA_R1 , DATA_R2 , DATA_G1 , DATA_G2 , DATA_B1 , and DATA_B2 .
  • the transistor 320 may be formed before the uneven layer 360 is formed.
  • 16A and 16B as a bottom-gate type transistor 320, a gate electrode 321 is formed first, a channel layer 322 is formed thereon, and a source electrode 323 and a drain electrode 324 are formed thereon. can be formed.
  • the gate electrode 321 is formed on the same layer as the gate line GATE and the data lines DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, and DATA_B2, and the source electrode 323
  • the drain electrode 324 may be formed on the same layer as the connection electrode.
  • an insulating layer ( 350 in FIG. 14 ) may be formed on the transistor 320 , and an uneven layer 360 may be formed on the insulating layer 350 .
  • the concavo-convex layer 360 may include a plurality of concavo-convex patterns 360_1, 360_2, and 360_3.
  • each of the plurality of concave-convex patterns 360_1, 360_2, and 360_3 may be disposed in the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 may be spaced apart from each other and disposed between the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • the concavo-convex layer 360 is formed of metal, the concavo-convex layer 360 is electrically connected to the semiconductor light emitting device 150 in each of the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'. Since the one-electrode wiring (381 in FIG. 14) is electrically shorted, the driving current flowing to each of the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' becomes the same, making luminance control impossible.
  • the concavo-convex layer 360 disposed in each of the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3' that is, the first concavo-convex pattern 360_1, the second concavo-convex pattern 360_2, and the third concavo-convex pattern 360_2.
  • the concavo-convex patterns 360_3 may be electrically disconnected by being spatially spaced apart from each other.
  • the concavo-convex layer 360 when the concavo-convex layer 360 is electrically insulated, the concavo-convex layer 360 may be integrally formed in the plurality of sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • the size of each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 may be larger than the size of the semiconductor light emitting device 150.
  • a diameter of each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 may be larger than the diameter of the semiconductor light emitting device 150.
  • the diameter of each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 may be greater than the diameter of the active layer 152 of the semiconductor light emitting device 150.
  • each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 may be disposed in the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'. That is, each of the plurality of concave-convex patterns 360_1 , 360_2 , and 360_3 may be disposed in the driving region 311 and the light emitting region 312 .
  • each of the plurality of concave-convex patterns 360_1, 360_2, and 360_3 is in the light emitting region 312 of the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'. can be placed.
  • each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 includes sub-pixels PX1, PX2, and PX3 defined along each stripe column, and dummy sub-pixels PX1', PX2', PX3').
  • the first concavo-convex pattern 360_1 may be disposed in the first sub-pixel PX1 and the first dummy sub-pixel PX1' defined along the first stripe column.
  • the first stripe column may be a column defined by the first sub-pixel PX1 and the first dummy sub-pixel PX1' disposed along the second direction Y.
  • the first concavo-convex pattern 360_1 may be integrally formed in the first sub-pixel PX1 and the first dummy sub-pixel PX1' defined along the first stripe column.
  • the first concavo-convex pattern 360_1 may be formed long along the first stripe column.
  • the red semiconductor light emitting device 150_R generating red light may be disposed in the first sub-pixel PX1 and the first dummy sub-pixel PX1' defined along the first stripe column.
  • the second concavo-convex pattern 360_2 may be disposed in the second sub-pixel PX2 and the second dummy sub-pixel PX2' defined along the second stripe column.
  • the second stripe column may be a column defined by the second sub-pixel PX2 and the second dummy sub-pixel PX2' disposed along the second direction Y.
  • the second concavo-convex pattern 360_2 may be integrally formed in the second sub-pixel PX2 and the second dummy sub-pixel PX2' defined along the second stripe column.
  • the second concavo-convex pattern 360_2 may be formed long along the second stripe column.
  • the green semiconductor light emitting device 150_G generating green light may be disposed in the second sub-pixel PX2 and the second dummy sub-pixel PX2' defined along the second stripe column.
  • the third concavo-convex pattern 360_3 may be disposed in the third sub-pixel PX3 and the third dummy sub-pixel PX3' defined along the third stripe column.
  • the third stripe column may be a column defined by the third sub-pixel PX3 and the third dummy sub-pixel PX3' disposed along the second direction Y.
  • the third concavo-convex pattern 360_3 may be integrally formed in the third sub-pixel PX3 and the third dummy sub-pixel PX3' defined along the third stripe column.
  • the third concavo-convex pattern 360_3 may be formed long along the third stripe column.
  • the blue semiconductor light emitting device 150_B generating blue light may be disposed in the third sub-pixel PX3 and the third dummy sub-pixel PX3' defined along the third stripe column.
  • the first sub-pixel PX1 and the first dummy sub-pixel PX1′, the second sub-pixel PX2 and the second dummy sub-pixel PX2′, or the third sub-pixel PX3 and the third dummy sub-pixel ( PX3') may have the semiconductor light emitting device 150 generating light of the same color.
  • the first dummy sub-pixel PX1', the second dummy sub-pixel PX2' and The semiconductor light emitting device 150 disposed in each of the third dummy sub-pixels PX3 ′ may emit light.
  • the first concavo-convex pattern 360_1 may be integrally formed on the first sub-pixel PX1 and the first dummy sub-pixel PX1'. Since the first sub-pixel PX1 and the first dummy sub-pixel PX1' have the same luminance, the first electrode wiring 381 and There is no problem even if it is electrically connected to the first electrode wire 381 on the first dummy sub-pixel PX1'.
  • the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 may be spaced apart from each other between the first to third stripe columns. That is, the plurality of concavo-convex patterns 360_1, 360_2, and 360_3 are formed between sub-pixels along the first direction X, that is, between the first sub-pixel PX1 and the second sub-pixel PX2 or between the second sub-pixel PX2. ) and the third sub-pixel PX3 may be spaced apart from each other.
  • an insulating layer 370 may be formed on the uneven layer 360 .
  • the insulating layer 370 includes a plurality of insulating patterns 370_1, 370_2, and 370_3, and the insulating patterns 370_1, 370_2, and 370_3 may be disposed on the concavo-convex patterns 360_1, 360_2, and 360_3.
  • the insulating patterns 370_1, 370_2, and 370_3 may be spaced apart from each other between the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • each of the plurality of insulating patterns 370_1, 370_2, and 370_3 includes a plurality of concave-convex patterns 360_1, 360_2, 360_3), but is not limited thereto.
  • each of the plurality of insulating patterns 370_1, 370_2, and 370_3 may be spaced apart from each other between the first to third stripe columns, but is not limited thereto.
  • the insulating layer 370 may be disposed on the entire area of the substrate 310 without being separated into a plurality of insulating patterns 370_1 , 370_2 , and 370_3 . Even if the insulating layer 370 is disposed on the entire area of the substrate 310, electrical insulation is possible, and thus electrical short-circuit defects are irrelevant.
  • each of the plurality of insulating patterns 370_1, 370_2, and 370_3 may be the same as the size of each of the plurality of concavo-convex patterns 360_1, 360_2, and 360_3, but is not limited thereto.
  • a top surface of each of the plurality of insulating patterns 370_1, 370_2, and 370_3 may have a flat surface.
  • Each of the plurality of semiconductor light emitting devices 150 may be disposed in the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'. At least one semiconductor light emitting device 150 may be disposed in the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3'.
  • the semiconductor light emitting device 150 may be a horizontal type semiconductor light emitting device, but is not limited thereto.
  • the red semiconductor light emitting device 150_R may be disposed on the first sub-pixel PX1 and the first dummy sub-pixel PX1'.
  • the green semiconductor light emitting device 150_G may be disposed on the second sub-pixel PX2 and the second dummy sub-pixel PX2'.
  • the blue semiconductor light emitting device 150_B may be disposed on the third sub-pixel PX3 and the third dummy sub-pixel PX3 .
  • the size of the semiconductor light emitting device 150 may be smaller than that of the uneven layer 360 or the insulating layer 370 .
  • the center of the semiconductor light emitting device 150 may coincide with the center of the uneven layer 360 or the insulating layer 370, but is not limited thereto.
  • a contact hole 375 is formed in each of the sub-pixels PX1, PX1', PX2, PX2', PX3, and PX3', and the first electrode wiring 381 is formed through the contact hole
  • One side of the transistor 320 and the semiconductor light emitting device 150 may be electrically connected through 375 .
  • the contact hole 375 may be formed through the insulating layer 370 , the uneven layer 360 and the insulating layer 350 .
  • a portion of the drain electrode 324 of the transistor 320 is exposed by the contact hole 375 , and the first electrode wiring 381 may be electrically connected to the drain electrode 324 of the transistor 320 .
  • One side of the semiconductor light emitting device 150 may be the first electrode 154 .
  • the second electrode wire 382 may be electrically connected to the other side of the semiconductor light emitting device 150 .
  • the other side of the semiconductor light emitting device 150 may be the second electrode 155 .
  • the second electrode wiring 382 may be electrically connected to the first power line VDD, but is not limited thereto.
  • the gate electrode 321 of the transistor 320 is electrically connected to the scan transistor (ST in FIG. 7), and the source electrode 323 of the scan transistor (ST in FIG. 7) is It may be electrically connected to the data lines DATA_R1, DATA_G1, and DATA_B1.
  • the scan transistor when the scan transistor is turned on, the data signal applied to the data lines DATA_R1, DATA_G1, and DATA_B1 is applied to the gate electrode 321 of the driving transistor 320, and the driving current corresponding to the data signal is Since the light flows between the first power line VDD and the second power line VSS, the semiconductor light emitting device 150 connected between the first power line VDD and the second power supply emits light having an intensity corresponding to the driving current. This can be created.
  • luminance may be determined by this light intensity. That is, the higher the light intensity, the higher the luminance, and the lower the light intensity, the lower the luminance.
  • the embodiment may be adopted in the display field for displaying images or information.
  • the embodiment can be adopted in the display field for displaying images or information using a semiconductor light emitting device.
  • the semiconductor light-emitting device may be a micro-level semiconductor light-emitting device or a nano-level semiconductor light-emitting device.

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Abstract

디스플레이 장치는 기판과, 기판 상에 요철층과, 요철층 상에 절연층과, 절연층 상에 복수의 반도체 발광 소자를 포함한다. 반도체 발광 소자는 수평형 반도체 발광 소자 및 플립칩형 반도체 발광 소자 중 하나를 포함한다. 요철층의 상면은 러프니스를 가지며, 요철층의 사이즈는 상기 반도체 발광 소자의 사이즈보다 크다. 실시예는 색 시야각에 따라 균일 광 세기를 확보할 수 있다. 실시예는 반도체 발광 소자의 하측에 요철이 형성되지 않으므로, 반도체 발광 소자와 기판 간의 접착 불량을 방지하고, 요철로 인한 전사 불량 검출 오류를 방지하여 신뢰성을 높이며, 전사 불량을 방지할 수 있다.

Description

디스플레이 장치
실시예는 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
수평형 반도체 발광 소자(도 1)이나 플립칩형 반도체 발광 소자를 이용하여 디스플레이 장치를 제조하는 연구가 이루어지고 있다.
도 1은 종래의 반도체 발광 소자를 도시한 단면도이다.
도 1에 도시한 바와 같이, 수평평 반도체 발광 소자는 동일 방향, 즉 상부 방향을 향해 제1 전극(3)과 제2 전극(4)이 배치된다. 제1 전극(3)은 n형 반도체층(1) 상에 배치되고, 제2 전극(4)은 p형 반도체층(2) 상에 배치된다.
수평형 반도체 발광 소자에서 n형 반도체층(1)이 노출되도록 p형 반도체층(2) 및 활성층이 제거된 후, 상기 노출된 n형 반도체층(1) 상에 제1 전극(3)이 배치된다.
n형 반도체층(1)과 p형 반도체층(2) 사이의 활성층에서 광이 생성되므로, 상기 노출된 n형 반도체층(1)상에는 활성층이 없어 광이 생성되지 못한다. 따라서, 도 2에 도시한 바와 같이, 수평형 반도체 발광 소자(또는 플립칩형 반도체 발광 소자)에서는 색 시야각 편차가 발생한다. 수평형 반도체 발광 소자를 이용하여 디스플레이 장치가 제조된 경우, 각 서브 화소에서 색 시야각 편차가 발생하여 화질 저하를 초래하는 문제가 있었다.
도 2는 도 1에서 수평형 반도체 발광 소자의 전방을 중심으로 좌측과 우측에서의 색 시야각 특성을 보여준다. 가로축은 전방을 중심으로 색 시야각을 나타내고, 세로축은 광의 세기를 나타낸다. 도 2에서 우측(0° 내지 90°)의 색 시야각에 따른 광의 세기 분포는 도 1의 수평형 반도체 발광 소자에서 전방과 좌측 사이의 색 시야각에 따른 광의 세기 분포이고, 좌측(0° 내지 -90°)의 색 시야각에 따른 광의 세기 분포는 도 1의 수평형 반도체 발광 소자에서 전방과 우측 사이의 색 시야각에 따른 광의 세기 분포이다. 도 2에서 제2 전극(4) 아래에 위치된 활성층에서 생성된 광이 직접 상부 방향으로 출사되므로, 도 2의 우측 그래프에서 보는 바와 같이 색 시야각에 따라 광의 세기가 크다. 이에 반해, 도 2에서 제1 전극(3) 아래에 활성층이 없이 광이 생성되지 못하고, 제2 전극(4) 아래에 위치된 활성층에서 생성된 광이 측 방향으로 출사되어 제1 전극(3) 등에 의해 반사되어 상부 방향으로 진행되므로, 도 2의 좌측 그래프에서 보는 바와 같이 색 시야각에 따라 광의 세기가 작다.
따라서, 도 2에서, 좌측 그래프에서의 광의 세기의 피크값과 우측 그래프에서의 광의 세기의 피크값 모두 전방에서의 광의 세기의 피크값보다 크다. 또한, 우측 그래프에서의 광의 세기의 피크값이 좌측 그래프에서의 광의 세기의 피크값보다 크므로, 이들 피크값 간에 차이가 발생되어 색 시야각 편차가 발생한다.
이러한 색 시야각 편차를 줄이기 위해 회로적으로 색 시야각 보상하는 방안이 제시되었고, 이러한 방식에 의해 색 시야각 편차가 줄어들기는 하지만 근본적인 해결 방안이 되지 못한다.
한편, 이러한 색 시야각 편차를 줄이기 위해 도 3에 도시한 바와 같이, 수평형 반도체 발광 소자의 하측에 요철(5)이 형성된다.
활성층에서 생성된 광이 하측으로 진행되어 요철(5)에 의해 산란되거나 반사되어 제1 전극(3) 상으로 보다 많은 광이 출사되도록 하여, 색 시야각 편차를 줄일 수 있다.
하지만, 도 4에 도시한 바와 같이, 요철(5)이 형성된 수평형 반도체 발광 소자(7)가 기판(8) 상에 배치되어 디스플레이 장치가 제조된 경우, 다음과 같은 문제가 발생된다.
첫번째로, 수평형 반도체 발광 소자(7)의 하측에 요철(5)이 형성되므로, 수평형 반도체 발광 소자(7)가 기판(8) 상에 접착하는 경우, 요철(5)로 인해 수평형 반도체 발광 소자(7)와 기판(8) 간의 접촉 면적이 작아 접착 불량이 발생되는 문제가 있다.
두번째로, 웨이퍼 상의 복수의 수평형 반도체 발광 소자(7)이 기판(8) 상에 전사된 후, 비전 검사기를 이용하여 전사 불량을 검출한다. 통상 칩 파손이나 크랙 등과 같은 불량이 발생되는 경우, 블랙 영상으로 표시된다.
하지만, 수평형 반도체 발광 소자(7)의 하측에 형성된 요철(5)로 인해, 칩 파손이나 크랙 등과 같은 불량이 발생되지 않았음에도 불구하고, 요철(5)에 의해 블랙 영상으로 표시되어 전사 불량으로 오판되는 문제가 있다. 즉, 전사 불량 검출의 신뢰성이 저하된다.
세번째로, 웨이퍼 상에서 제조된 복수의 수평형 반도체 발광 소자(7)를 기판(8)의 대응하는 서브 화소에 배치하기 위해, 웨이퍼 및 기판(8) 각각에 얼라인 키가 구비되어, 웨이퍼의 얼라인 키와 기판(8)의 얼라인 키를 매칭하여 얼라인 공정이 수행된다.
하지만, 수평형 반도체 발광 소자(7)의 요철(5)가 형성될 때, 얼라인 키에도 요철이 형성되어, 얼라인 공정 수행시 웨이퍼 상의 얼라인 키의 식별이 어려워 수평형 반도체 발광 소자(7)가 해당 서브 화소 내에 정확히 전사되지 못하는 전사 불량이 발생되는 문제가 있다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 색 시야각에 따른 균일한 광 세기를 확보할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 접착 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 전사 불량 검출의 신뢰성을 확보할 수 있는 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 정확한 얼라인을 통해 전사 불량을 방지할 수 있는 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 디스플레이 장치는, 기판; 상기 기판 상에 요철층; 상기 요철층 상에 절연층; 및 상기 절연층 상에 복수의 반도체 발광 소자를 포함하고, 상기 반도체 발광 소자는 수평형 반도체 발광 소자 및 플립칩형 반도체 발광 소자 중 하나를 포함하고, 상기 요철층의 상면은 러프니스를 가지며, 상기 요철층의 사이즈는 상기 반도체 발광 소자의 사이즈보다 크다.
실시예에 따른 디스플레이 장치는 상기 기판 상에 제1 방향을 따라 배치된 복수의 게이트 라인; 및 상기 기판 상에 제2 방향을 따라 배치된 복수의 데이터 라인을 포함하고, 상기 복수의 게이트 라인과 상기 복수의 데이터 라인의 교차에 의해 복수의 서브 화소가 정의되고, 상기 복수의 반도체 발광 소자 각각은 상기 서브 화소에 배치될 수 있다.
상기 서브 화소는 트랜지스터가 배치되는 구동 영역과 상기 반도체 발광 소자가 배치되는 발광 영역을 가질 수 있다.
상기 요철층은 복수의 요철 패턴을 포함하고, 상기 요철 패턴은 상기 서브 화소에 배치될 수 있다.
상기 절연층은 복수의 절연 패턴을 포함하고, 상기 절연 패턴은 상기 요철 패턴 상에 배치될 수 있다.
실시예에 따른 디스플레이 장치는 상기 트랜지스터와 상기 반도체 발광 소자의 일측에 전기적으로 연결되는 제1 전극 배선; 및 상기 반도체 발광 소자의 타측에 전기적으로 연결되는 제2 전극 배선을 포함하고, 상기 제1 전극 배선은 상기 절연층 및 상기 요철층을 관통하는 콘택홀에 배치될 수 있다.
상기 요철층은 제1 요철 패턴(360_1), 제2 요철 패턴(360_2) 및 제3 요철 패턴(360_3)을 포함하고, 상기 제1 요철 패턴은 제1 스트라이프 열을 따라 정의된 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')에 배치되고, 상기 제2 요철 패턴은 제2 스트라이프 열을 따라 정의된 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2')에 배치되며, 상기 제3 요철 패턴은 제3 스트라이프 열을 따라 정의된 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3')에 배치될 수 있다.
상기 절연층은 DBR(Distributed Bragg Reflector)층일 수 있다.
상기 절연층은 평평한 상면을 갖는 평탄화층일 수 있다.
실시예는 색 시야각에 따른 균일한 광 세기를 확보할 수 있다.
실시예의 반도체 발광 소자는 수평형 반도체 발광 소자 또는 플립칩형 반도체 발광 소자로서 반도체 발광 소자 자체로서 색 시야각에 따른 광 세기 편차가 발생될 수 있다.
실시예는 예컨대, 도 14에 도시한 바와 같이, 기판(310) 상에 반도체 발광 소자(150)의 사이즈보다 큰 사이즈를 갖는 요철층(360)이 구비될 수 있다.
따라서, 반도체 발광 소자(150)로부터 하부 방향으로 진행된 광이 요철층(360)에 의해 산란 및/또는 반사됨으로써, 반도체 발광 소자(150)의 기하학적 형상 또는 구조에 의해 발생되는 색 시야각에 따른 광 세기 편차를 보완하여 줌으로써, 도 13에 도시한 바와 같이, 색 시야각에 따라 균일한 광 세기를 얻을 수 있어, 화질을 향상시킬 수 있다.
아울러, 반도체 발광 소자(150)로부터 하부 방향으로 진행된 광이 요철층(360)에 의해 산란 및/또는 반사됨으로써, 보다 많은 광량이 전방으로 진행되도록 하여 광 추출 효율이 향상될 수 있다.
실시예의 반도체 발광 소자(150)의 하측에 요철이 형성되지 않는다. 따라서, 반도체 발광 소자(150)와 기판(310) 간의 접촉 면적이 극대화되어 접착 불량이 방지될 수 있다. 또한, 비전 검사기를 이용하여 전사 불량 검출시 반도체 발광 소자(150)의 하측에 형성된 요철로 인해 전사 불량 검출 오류가 발생되는 것을 방지하여 전사 불량 검출의 신뢰성을 높일 수 있다. 아울러, 반도체 발광 소자(150)의 하측에 요철이 형성되지 않으므로, 웨이퍼 상의 얼라인 키가 손상되지 않아, 정확한 얼라인 공정이 가능하여 반도체 발광 소자(150)가 기판(310)의 서브 화소를 벗어나 전사되는 전사 불량을 방지할 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1은 종래의 반도체 발광 소자를 도시한 단면도이다.
도 2는 종래의 반도체 발광 소자의 색 시야각을 보여준다.
도 3은 도 1의 반도체 발광 소자의 하측에 구비된 요철을 도시한다.
도 4는 도 3의 반도체 발광 소자가 포함된 디스플레이 장치를 도시한 단면도이다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 8은 도 6의 디스플레이 패널을 상세히 보여주는 평면도이다.
도 9은 도 5의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 10은 실시예에 따른 디스플레이 장치의 제1 개략도이다.
도 11은 실시예에 따른 디스플레이 장치의 제2 개략도이다.
도 12는 실시예에 따른 디스플레이 장치의 제3 개략도이다.
도 13은 실시예에 따른 디스플레이 장치의 색 시야각을 보여준다.
도 14는 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 15 내지 도 19는 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 20은 요철층에 포함된 복수의 요철 패턴의 배치 모습을 도시한 제1 예시도이다.
도 21은 요철층에 포함된 복수의 요철 패턴의 배치 모습을 도시한 제2 예시도이다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 5은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 6는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 7는 도 6의 화소의 일 예를 보여주는 회로도이다.
도 6 및 도 7를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인, 저전위 전압이 공급되는 저전위 전압 라인 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 6에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인에 접속될 수 있다. 제1 서브 화소(PX1)는 도 7과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 7와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 7에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 7에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인과 저전위 전압 라인에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 8은 도 6의 디스플레이 패널을 상세히 보여주는 평면도이다. 도 8에서는 설명의 편의를 위해, 데이터 패드들(DP1~DPp, p는 2 이상의 정수), 플로팅 패드들(FP1, FP2), 전원 패드들(PP1, PP2), 플로팅 라인들(FL1, FL2), 저전위 전압 라인(VSSL), 데이터 라인들(D1~Dm), 제1 패드 전극(210)들 및 제2 패드 전극(220)들만을 도시하였다.
도 8을 참조하면, 디스플레이 패널(10)의 표시 영역(DA)에는 데이터 라인들(D1~Dm), 제1 패드 전극(210)들, 제2 패드 전극(220)들 및 화소(PX)들이 배치될 수 있다.
데이터 라인들(D1~Dm)은 제2 방향(Y)으로 길게 연장될 수 있다. 데이터 라인들(D1~Dm)의 일 측들은 구동 회로(도 6의 20)에 연결될 수 있다. 이로 인해, 데이터 라인들(D1~Dm)에는 구동 회로(20)의 데이터 전압들이 인가될 수 있다.
제1 패드 전극(210)들은 제1 방향(X)으로 소정의 간격으로 이격되어 배치될 수 있다. 이로 인해, 제1 패드 전극(210)들은 데이터 라인들(D1~Dm)과 중첩되지 않을 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 우측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제1 플로팅 라인(FL1)에 접속될 수 있다. 제1 패드 전극(210)들 중 표시 영역(DA)의 좌측 가장자리에 배치된 제1 패드 전극(210)들은 비표시 영역(NDA)에서 제2 플로팅 라인(FL2)에 접속될 수 있다.
제2 패드 전극(220)들 각각은 제1 방향(X)으로 길게 연장될 수 있다. 이로 인해, 제2 패드 전극(220)들은 데이터 라인들(D1~Dm)과 중첩될 수 있다. 또한, 제2 패드 전극(220)들은 비표시 영역(NDA)에서 저전위 전압 라인(VSSL)에 연결될 수 있다. 이로 인해, 제2 패드 전극(220)들에는 저전위 전압 라인(VSSL)의 저전위 전압이 인가될 수 있다.
디스플레이 패널(10)의 비표시 영역(NDA)에는 패드부(PA), 구동 회로(20), 제1 플로팅 라인(FL1), 제2 플로팅 라인(FL2) 및 저전위 전압 라인(VSSL)이 배치될 수 있다. 패두부(PA)는 데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2)을 포함할 수 있다.
패드부(PA)는 표시패널(10)의 일 측 가장자리, 예를 들어 하측 가장자리에 배치될 수 있다. 데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2)은 패드부(PA)에서 제1 방향(X)으로 나란하게 배치될 수 있다.
데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2) 상에는 회로 보드가 이방성 도전 필름(anisotropic conductive film)을 이용하여 부착될 수 있다. 이로 인해, 회로 보드와 데이터 패드들(DP1~DPp), 플로팅 패드들(FP1, FP2) 및 전원 패드들(PP1, PP2)은 전기적으로 연결될 수 있다.
구동 회로(20)는 링크 라인들을 통해 데이터 패드들(DP1~DPp)에 연결될 수 있다. 구동 회로(20)는 데이터 패드들(DP1~DPp)을 통해 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받을 수 있다. 구동 회로(20)는 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급할 수 있다.
저전위 전압 라인(VSSL)은 패드부(PA)의 제1 전원 패드(PP1)와 제2 전원 패드(PP2)에 연결될 수 있다. 저전위 전압 라인(VSSL)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y)으로 길게 연장될 수 있다. 저전위 전압 라인(VSSL)은 제2 패드 전극(220)에 연결될 수 있다. 이로 인해, 전원 공급 회로(50)의 저전위 전압은 회로 보드, 제1 전원 패드(PP1), 제2 전원 패드(PP2) 및 저전위 전압 라인(VSSL)을 통해 제2 패드 전극(220)에 인가될 수 있다.
제1 플로팅 라인(FL1)은 패드부(PA)의 제1 플로팅 패드(FP1)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y)으로 길게 연장될 수 있다. 제1 플로팅 패드(FP1)와 제1 플로팅 라인(FL1)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
제2 플로팅 라인(FL2)은 패드부(PA)의 제2 플로팅 패드(FP2)에 연결될 수 있다. 제1 플로팅 라인(FL1)은 표시 영역(DA)의 좌측 바깥쪽과 우측 바깥쪽의 비표시 영역(NDA)에서 제2 방향(Y)으로 길게 연장될 수 있다. 제2 플로팅 패드(FP2)와 제2 플로팅 라인(FL2)은 어떠한 전압도 인가되지 않는 더미 패드와 더미 라인일 수 있다.
한편, 발광 소자(도 7의 LD)들은 매우 작은 사이즈를 가지므로 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 장착하기가 매우 어렵다.
이러한 문제를 해소하기 위해, 유전영동(dielectrophoresis) 방식을 이용한 정렬 방법이 제안되었다.
즉, 디스플레이 패널(10)의 제조 공정 중에 발광 소자(도 9의 150)들을 정렬하기 위해 화소(PX)들 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 전기장을 형성할 수 있다. 구체적으로, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(도 9의 150)들에 유전영동힘을 가함으로써 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 발광 소자(도 9의 150)들을 정렬시킬 수 있다.
그러나, 제조 공정 중에는 박막 트랜지스터들을 구동하여 제1 패드 전극(210)들에 그라운드 전압을 인가하기 어렵다.
따라서, 완성된 디스플레이 장치에서는 제1 패드 전극(210)들이 제1 방향(X)으로 소정의 간격으로 이격되어 배치되나, 제조 공정 중에 제1 패드 전극(210)들은 제1 방향(X)으로 단선되지 않고, 길게 연장 배치될 수 있다.
이로 인해, 제조 공정 중에는 제1 패드 전극(210)들이 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)과 연결될 수 있다. 그러므로, 제1 패드 전극(210)들은 제1 플로팅 라인(FL1) 및 제2 플로팅 라인(FL2)을 통해 그라운드 전압을 인가받을 수 있다. 따라서, 제조 공정 중에 유전영동 방식을 이용하여 발광 소자(도 9의 150)들을 정렬시킨 후에, 제1 패드 전극(210)들을 단선함으로써, 제1 패드 전극(210)들이 제1 방향(X)으로 소정의 간격으로 이격되어 배치될 수 있다.
한편, 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)은 제조 공정 중에 그라운드 전압을 인가하기 위한 라인이며, 완성된 디스플레이 장치에서는 어떠한 전압도 인가되지 않을 수 있다. 또는, 완성된 디스플레이 장치에서 정전기 방지용으로 또는 발광 소자(도 9의 150) 구동용으로 제1 플로팅 라인(FL1)과 제2 플로팅 라인(FL2)에는 그라운드 전압이 인가될 수도 있다.
도 9은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 9을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 6의 PX) 별로 배치된 복수의 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
실시예는 수평형 반도체 발광 소자(또는 플립칩형 반도체 발광 소자)를 이용한 디스플레이 장치에 관한 것이다.
이하에서, 수평형 반도체 발광 소자로 한정하여 설명하지만, 실시예는 플립칩형 반도체 발광 소자도 동일하게 적용할 수 있다.
실시예에 따르면, 수평형 반도체 발광 소자의 하측에 요철을 형성하지 않고도 색 시야각에 따른 균일한 광 세기를 확보할 수 있다. 즉, 기판 상에 광을 산란 및/또는 반사시킬 수 있는 요철층이 구비될 수 있다. 따라서, 수평형 반도체 발광 소자에서 생성된 광이 요철층에 의해 산란 및/또는 반사되어 다양한 방향으로 진행되어, 색 시야각에 따른 균일한 광 세기가 얻어질 수 있다.
수평형 반도체 발광 소자의 하측에 요철을 형성하지 않아도 되므로, 다음과 같은 기술적 장점이 있다.
첫번째로, 수평형 반도체 발광 소자의 하측이 평면을 가지므로, 수평형 반도체 발광 소자와 기판 간의 접촉 면적이 극대화되어 접착 불량이 방지될 수 있다.
두번째로, 수평형 반도체 발광 소자의 하측이 요철이 없으므로, 비전 검사기에서 종래와 같이 요철에 의해 블랙 영상으로 표시되지 않으므로 전사 불량 검출의 신뢰성이 높아질 수 있다.
세번째로, 수평형 반도체 발광 소자의 하측에 요철을 형성할 필요가 없으므로, 웨이퍼 상의 얼라인 키에 손상이 발생되지 않아, 정확한 얼라인 공정이 가능하여 수평형 반도체 발광 소자가 기판의 서브 화소를 벗어나 전사되는 전사 불량이 방지될 수 있다.
이하에서 다양한 도면을 참고하여 실시예에 따른 디스플레이 장치를 설명한다.
도 10은 실시예에 따른 디스플레이 장치의 제1 개략도이다. 도 11은 실시예에 따른 디스플레이 장치의 제2 개략도이다. 도 12는 실시예에 따른 디스플레이 장치의 제3 개략도이다.
도 10 내지 도 12에 도시된 디스플레이 장치(300A, 300B, 300C)에서 요철층(360)을 제외한 나머지 구조는 동일한다. 즉, 기판(310) 상에 요철층(360)이 배치되고, 요철층(360) 상에 절연층(370)이 배치되고, 절연층(370) 상에 반도체 발광 소자(150)가 배치될 수 있다. 반도체 발광 소자(150)는 수평형 반도체 발광 소자이지만, 플립칩형 반도체 발광 소자일 수도 있다.
도 10 내지 도 12는 디스플레이 장치(300A, 300B, 300C)를 개략적으로 도시한 것으로서, 수 많은 구성 요소들이 생략되어 있다. 예컨대, 적어도 2개 이상의 트랜지스터와 적어도 하나 이상의 커패시터가 구비되고, 이들 트랜지스터와 커패시터를 형성하기 위해 복수의 절연층(도 14의 330 내지 350)이 구비될 수 있다. 예컨대, 적어도 2개 이상의 트랜지스터와 적어도 하나 이상의 커패시터는 기판(310)과 요철층(360) 사이에 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
도 10에 도시한 바와 같이, 요철층(360)은 러프니스((roughness, 361)를 포함할 수 있다. 예컨대, 러프니스(361)는 요철층(360)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 러프니스(361)는 상부 방향으로 볼록한 복수의 돌기를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 돌기는 상부 방향으로 볼록한 라운드 형상을 가질 수 있다.
복수의 돌기는 서로 접하거나 서로 이격되어 배치될 수 있다. 러프니스(361)는 요철층(360)과 일체로 형성되거나 별개로 형성될 수 있다. 예컨대, 요철층(360)의 상면이 부분적으로 제거되어 러프니스(361)가 형성될 수 있다. 예컨대, 요철층(360) 상에 베이스 부재가 형성되고, 이 베이스 부재가 부분적으로 제거되어 러프니스(361)가 형성될 수 있다. 베이스 부재는 요철층(360)과 동일한 재질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 11에 도시한 바와 같이, 요철층(360)은 러프니스(362)를 포함할 수 있다. 예컨대, 러프니스(362)는 요철층(360)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 러프니스(362)는 상부 방향으로 볼록한 복수의 돌기를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 돌기는 꼭지점을 중심으로 적어도 3개 이상의 경사면을 가질 수 있다.
복수의 돌기는 서로 접하거나 서로 이격되어 배치될 수 있다. 러프니스(362)는 요철층(360)과 일체로 형성되거나 별개로 형성될 수 있다.
도 12에 도시한 바와 같이, 요철층(360)은 러프니스(363)를 포함할 수 있다. 예컨대, 러프니스(363)는 요철층(360)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 러프니스(363)는 하부 방향으로 오목한 복수의 돌기를 가질 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 돌기는 하부 방향으로 오목한 라운드 형상을 가질 수 있다.
복수의 돌기는 서로 접하거나 서로 이격되어 배치될 수 있다. 러프니스(363)는 요철층(360)과 일체로 형성되거나 별개로 형성될 수 있다.
도시되지 않았지만, 다양한 형상의 러프니스가 가능하다.
도 10 내지 도 12에서, 요철층(360)은 광을 반사시킬 수 있는 반사층일 수 있다. 요철층(360) 및/또는 러프니스(361 내지 363)는 반사 금속으로 형성될 수 있다. 예컨대, 요철층(360) 및/또는 러프니스(361 내지 363)는 Ag, Al, Ti, Cr, Pb 등 또는 이들의 합금일 수 있다.
도 10 내지 도 12에서, 요철층(360)에 의해 반도체 발광 소자(150)에서 하측으로 진행된 광이 산란 및/또는 반사되어 색 시야각이 개선되고 광 추출 효율이 향상될 수 있다. 즉, 도 13에 도시한 바와 같이, 반도체 발광 소자(150)의 하측에 요철이 형성되지 않더라도, 기판(310) 상에 구비된 요철층(360)에 의해 반도체 발광 소자(150)에서 하측으로 진행된 광이 산란 및/또는 반사됨으로써, -90° 내지 90° 사이의 색 시야각에서 균일한 광 세기가 얻어져, 색 시야각 개선으로 화질이 향상될 수 있다. 아울러, 요철층(360)에 의해 광 추출 효율이 향상되어, 더 높은 휘도가 얻어져, 고 휘도 디스플레이 구현이 가능하다.
한편, 요철층(360)의 사이즈는 반도체 발광 소자(150)의 사이즈보다 커, 반도체 발광 소자(150)의 활성층에서 하측으로 대각선 방향으로 진행되는 광이 요철층(360)에 의해 산란 및/또는 반사되어, 색 시야각에 따른 균일한 광 세기를 확보하고 광 추출 효율을 향상시킬 수 있다. 예컨대, 요철층(360)은 서브 화소 내에 최대의 면적으로 배치될 수 있다.
한편, 절연층(370)은 요철층(360) 상에 배치될 수 있다.
일 예로서, 절연층(370)은 평평한 상면을 갖는 평탄화층일 수 있다. 상면이 평평하므로, 절연층(370)의 상면과 반도체 발광 소자(150) 사이의 접촉 면적이 극대화되어, 반도체 발광 소자(150)가 절연층(370)에 보다 용이하게 접착되어, 접착 불량이 방지될 수 있다.
다른 예로서, 절연층(370)은 분산 브래그 반사기(DBR: Distributed Bragg Reflector)층일 수 있다. 절연층(370)은 서로 상이한 굴절율 매질이 서로 적층된 구조를 가질 수 있다. 예컨대, 절연층(370)은 SiOx나 TiOx가 서로 적층된 구조를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
따라서, 반도체 발광 소자(150)에서 하부 방향으로 진행된 광이 절연층(370)의 적층된 매질에 의해 반사될 수 있다. 예컨대, 광의 일부는 절연층(370)의 제1 매질층에서 반사되고, 광의 다른 일부는 절연층(370)의 제2 매질층에서 반사될 수 있다. 이와 같이, 광이 서로 상이한 매질층에서 반사됨으로써, 서로 상이한 방향으로 반사되어 광이 분산되어 색 시야각에 따른 균일한 광 세기가 얻어질 수 있다.
한편, 반도체 발광 소자(150)는 제1 도전형 반도체층(151), 활성층(152), 제2 도전형 반도체층(153), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
제1 도전형 반도체층(151), 활성층(152) 및 제2 도전형 반도체층(153)은 Ⅱ-Ⅳ족 화합물 또는 III-V족 화합물을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 도전형 반도체층(151)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 p형 도펀트를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극(154)은 제1 도전형 반도체층(151) 상에 배치되고, 제2 전극(155)은 제2 도전형 반도체층(153) 상에 배치될 수 있다. 제1 전극(154) 및 제2 전극(155)은 금속으로 형성되고, 적어도 하나 이상의 층으로 이루어질 수 있다.
반도체 발광 소자(150)는 수평형 반도체 발광 소자 또는 플립칩형 반도체 발광 소자로서, 동일 방향을 향해 제1 전극(154) 및 제2 전극(155)이 배치될 수 있다. 이를 위해, 제1 도전형 반도체층(151)의 상면이 노출되도록 제2 도전형 반도체층(153) 및 활성층(152)이 제거될 수 있다. 상기 노출된 제1 도전형 반도체층(151)의 상면 상에 제1 전극(154)이 배치될 수 있다.
도 14는 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 14에 도시된 요철층(360)은 도 10에 도시된 요철층(360)이지만, 도 11 및 도 12에 도시된 요철층(360)뿐만 아니라 도시되지 않은 다양한 요철층도 실시예에 동일하게 채택될 수 있다.
도 14를 참조하면, 실시예에 따른 디스플레이 장치(300)는 기판(310), 복수의 절연층(330, 340, 350, 370), 트랜지스터(320), 요철층(360) 및 반도체 발광 소자(150)를 포함할 수 있다. 실시예에 따른 디스플레이 장치(300)는 이보다 더 많은 구성 요소들을 포함할 수 있다.
도 14는 단일 서브 화소에 대한 단면도로서, 기판(310) 상에 정의된 복수의 서브 화소는 도 14와 동일한 구조를 가질 수 있다.
기판(310)은 그 기판(310) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(310)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(310)은 유리나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(310)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(310)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다.
트랜지스터(320)는 구동 트랜지스터일 수 있다. 예컨대, 트랜지스터(320)는 도 7에 도시된 구동 트랜지스터(DT)일 수 있다. 트랜지스터(320)는 PMOS 트랜지스터 또는 NMOS 트랜지스터를 포함할 수 있다.
도면에 도시되지 않았지만, 도 7에 도시된 스캔 트랜지스터(ST)가 기판(310) 상에 배치되어, 트랜지스터(320)에 전기적으로 연결될 수 있다. 도면에 도시되지 안았지만, 도 7에 도시된 커패시터(Cst)가 기판(310) 상에 형성될 수 있다.
트랜지스터(320)는 게이트 전극(321), 채널층(322), 소스 전극(323) 및 드레인 전극(324)를 포함할 수 있다. 게이트 전극(321)에 인가된 전압에 의해 채널층(322)가 도통되어 소스 전극(323)과 드레인 전극(324)가 전기적으로 연결될 수 있다. 따라서, 소스 전극(323)으로 인가된 신호가 드레인 전극(324)을 통해 반도체 발광 소자(150)로 공급될 수 있다.
실시예에서, 트랜지스터(320)는 탑(top) 게이트 방식 트랜지스터일 수 있다. 탑 게이트 방식 트랜지스터(320)는 게이트 전극(321)이 채널층(322) 상에 위치되는 구조를 가질 수 있다. 실시예의 트랜지스터(320)는 바텀(bottom) 게이트 방식 트랜지스터일 수도 있다.
예컨대, 채널층(322)이 기판(310) 상에 배치되고, 채널층(322) 상에 절연층(330)이 배치될 수 있다. 절연층(330) 상에 게이트 전극(321)이 배치되고, 게이트 전극(321) 상에 절연층(340)이 배치될 수 있다. 절연층(340) 상에 소스 전극(323) 및 드레인 전극(324)이 배치되고, 소스 전극(323) 및 드레인 전극(324) 상에 절연층(350)이 배치될 수 있다.
절연층(330, 340, 350)은 무기 물질 또는 유기 물질로 형성될 수 있다. 절연층(330, 340, 350) 각각은 그 상면이 평면을 갖는 평탄화층일 수 있다. 이러한 경우, 절연층(330, 340, 350) 각각의 상면에 채널층(322), 게이트 전극(321), 소스 전극(323) 또는 드레인 전극(324)을 용이하게 형성할 수 있다.
절연층(330)은 제1 절연층으로 명명하고, 절연층(340)은 제2 절연층으로 명명하고, 절연층(350)은 제3 절연층으로 명명하며, 절연층(370)은 제4 절연층으로 명명할 수 있지만, 이에 대해서는 한정하지 않는다.
요철층(360)은 절연층(350) 상에 배치될 수 있다. 요철층(360)은 도 10 내지 도 12에 도시된 요철층(360) 중 하나일 수 있다.
절연층(370)은 요철층(360) 상에 배치될 수 있다.
요철층(360)과 절연층(370)은 앞서 설명한 바 있으므로, 상세한 설명은 생략한다.
실시예에서, 요철층(360) 및/또는 절연층(370)은 서브 화소(PX1, PX1', PX2, PX2', PX3, PX3')마다 형성될 수 있다. 즉, 요철층(360) 및/또는 절연층(370)은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 사이에서 서로 이격되어 배치될 수 있다. 예컨대, 제1 서브 화소(PX1)에 배치된 요철층(360)은 제2 서브 화소(PX2)에 배치된 요철층(360)과 서로 이격되어 배치될 수 있다. 예컨대, 제1 서브 화소(PX1)에 배치된 절연층(370)은 제2 서브 화소(PX2)에 배치된 절연층(370)과 서로 이격되어 배치될 수 있다.
도면에서 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)는 직사각형을 갖지만, 삼각형, 정사각형, 원형, 다각형을 가질 수도 있다.
반도체 발광 소자(150)에서 하부 방향으로 진행된 광은 요철층(360)에 의해 산란 및/또는 반사됨으로써, 색 시야각에 따라 균일한 광 세기가 얻어지고 광 추출 효율이 향상될 수 있다.
반도체 발광 소자(150)에서 하부 방향으로 진행된 광은 절연층(370)의 서로 상이한 매질층에 의해 반사됨으로써, 색 시야각에 따라 균일한 광 세기가 얻어지고 광 추출 효율이 향상될 수 있다.
반도체 발광 소자(150)와 절연층(370) 간의 접촉 면적이 극대화되어, 접착 불량이 방지될 수 있다.
반도체 발광 소자(150)는 절연층(370) 상에 배치될 수 있다. 도시되지 않았지만, 반도체 발광 소자(150)는 접착제를 이용하여 절여층(370)의 상면에 접착될 수 있다.
반도체 발광 소자(150)는 수평형 반도체 발광 소자 또는 플립칩형 반도체 발광 소자일 수 있다.
한편, 제1 전극(154)의 배치를 위해 제2 도전형 반도체층(153) 및 활성층(152)이 제거됨에 따라, 제2 전극(155) 아래에는 활성층(152)이 배치되므로 활성층(152)에서 광이 생성되지만, 제1 전극(154) 아래에는 활성층(152)이 없어 광이 생성되지 않는다. 따라서, 활성층(152)에서 생성된 광의 광량은 상부 방향으로 보다 많이 출사되고, 제1 전극(154)에 대응하는 상부 방향으로 보다 적게 출사된다. 이에 따라, 반도체 발광 소자(150)의 전방에서 보시는 각도, 즉 색 시야각에 따라 서로 상이한 광 세기가 얻어질 수 있다. 즉, 색 시야각에 따라 서로 상이한 광 세기의 편차가 발생할 수 있다. 이러한 광 세기의 편차를 화질 저하를 야기할 수 있다.
한편, 도 3에 도시한 바와 같이, 색 시야각에 따른 광 세기의 편차를 줄이기 위해, 반도체 발광 소자의 하측에 요철(5)이 형성될 수 있다. 하지만, 도 4에 도시한 바와 같이, 하측에 요철(5)이 형성된 반도체 발광 소자(7)가 기판(8) 상에 전사되는 경우, 접착 불량이 발생되고, 전사 불량 검출시 요철(5)에 의한 검출 오류로 신뢰성 저하가 야기되며, 요철 형성시 얼라인 키의 손상으로 얼라인 공정시 얼라인 오류로 전사 불량이 야기될 수 있다.
실시예는 도 14에 도시한 바와 같이, 반도체 발광 소자(150)의 하측에 요철이 형성되지 않는다. 즉, 반도체 발광 소자(150)의 하면이 평면을 가질 수 있다. 반도체 발광 소자(150)의 하면에 대응하는 절연층(370)의 상면 또한 평면을 가질 수 있다. 따라서, 반도체 발광 소자(150)와 절연층(370) 간 접촉 면적이 극대화되어 접착 불량이 방지될 수 있다.
또한, 실시예는 반도체 발광 소자(150)의 하측에 요철이 형성되지 않으므로, 전사 불량 검출시 요철에 의한 검출 오류가 발생되지 않아 신뢰성이 제고될 수 있다.
아울러, 실시예는 반도체 발광 소자(150)의 하측에 요철이 형성되지 않으므로, 보다 정확한 얼라인 공정이 가능하여 전사 불량이 방지될 수 있다.
이하에서 도 15 내지 도 19를 참조하여, 도 14에 도시된 단위 서브 화소를 확장하여 복수의 서브 화소를 갖는 디스플레이 장치(300)를 제조하는 방법을 설명한다.
도 15 내지 도 19는 실시예에 따른 디스플레이 장치의 제조 공정을 도시한다.
도 15a 및 도 15b에 도시한 바와 같이, 기판(310) 상에 복수의 게이트 라인(GATE), 복수의 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2), 복수의 제1 전원 라인(VDD), 복수의 제2 전원 라인(VSS), 커패시터(CST)를 포함할 수 있다.
예컨대, 복수의 게이트 라인(GATE) 및 복수의 제2 전원 라인(VSS)은 제1 방향(X)을 따라 형성되고, 복수의 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) 및 복수의 제1 전원 라인(VDD)은 제2 방향(Y)을 따라 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 전원 라인(VDD)으로 고전위 전압이 공급되고, 제2 전원 라인(VSS)으로 저전위 전압이 공급될 수 있다. 제1 전원 라인(VDD)은 도 7에 도시된 고전위 라인(VDDL)이고, 제2 전원 라인(VSS)은 도 7에 도시된 저전위 라인(VSSL)일 수 있다. 고전위 전압은 수십 볼트이고, 저전위 전압은 0볼트이거나 이보다 낮은 전압일 수 있다.
게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)은 교차할 수 있다. 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)이 동일층에 형성되는 경우, 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)은 서로 교차하므로, 전기적인 쇼트가 발생할 수 있다. 이러한 전기적인 쇼트를 방지하기 위해, 도시되지 않았지만, 서로 교차하는 지점에서 게이트 라인(GATE) 또는 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)은 단선되고, 게이트 라인(GATE) 또는 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)과 상이한 층에 형성된 연결 전극을 이용하여 상기 단선된 게이트 라인(GATE) 또는 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)이 전기적으로 연결될 수 있다.
예컨대, 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)은 탑 게이트 방식의 트랜지스터(320)의 게이트 전극(321)과 동일층에 형성되고, 연결 전극은 해당 트랜지스터(320)의 소스 전극(323) 및 드레인 전극(324)과 동일층에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)의 교차에 의해 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)가 정의될 수 있다. 따라서, 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)의 교차에 의해 복수의 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)가 매트릭스 형태로 배열될 수 있다. 즉, 복수의 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)가 제1 방향(X)을 따라 형성되는 한편, 제2 방향(Y)을 따라 형성될 수 있다.
커패시터(CST)는 유전층과 그 상하에 형성된 금속막에 의해 형성될 수 있다. 도면에는 커패시터(CST)가 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)과 동일층에 도시되고 있지만, 이는 설명의 편의를 위해 도시된 것으로서, 커패시터(CST)의 예컨대, 하부 금속막이 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)과 동일층에 형성될 수 있다. 이러한 경우, 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) 상에 유전층(또는 절연층)이 형성되고, 그 위에 상부 금속막이 형성됨으로써, 커패시터(CST)가 형성될 수 있다. 예컨대, 하부 금속막은 도 14에 도시한 바와 같이 탑 게이트 방식의 트랜지스터(320)의 게이트 전극(321)과 동일층에 형성되고, 상부 금속막은 트랜지스터(320)의 소스 전극(323) 및 드레인 전극(324)과 동일층에 형성될 수 있다. 이러한 경우, 유전층은 도 14에 도시된 절연층(340)일 수 있다.
도시되지 않았지만, 게이트 라인(GATE) 및 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) 아래에 도 14에 도시된 절연층(330) 및 채널층(322)이 형성될 수 있다.
도 15a에 도시한 바와 같이, 복수의 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 각각은 구동 영역(311)과 발광 영역(312)을 가질 수 있다. 예컨대, 구동 영역(311)은 반도체 발광 소자(150)를 구동하기 위한 소자들, 예컨대, 도 7에 도시된 적어도 2개 이상의 트랜지스터(ST, DT) 및 커패시터(Cst)가 형성되는 영역일 수 있다. 예컨대, 발광 영역(312)은 적어도 하나 이상의 반도체 발광 소자(150)가 형성되어 광이 발광되는 영영일 수 있다. 화소 영역 중 발광 영역(312)이 차지하는 비율이 개구율로서, 개구율이 클수록 더욱 더 높은 휘도를 얻을 수 있다. 개구율을 높이기 위해서 구동 영역(311)의 사이즈를 줄이고 발광 영역(312)의 사이즈를 높일 수 있다. 구동 영역(311)은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 내에 정의될 수도 있고, 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 내의 일부와 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 사이의 영역에 정의될 수도 있다.
PX1', PX2' 및 PX3'는 PX1, PX2 및 PX3 각각의 더미 서브 화소로서, PX1, PX2 및 PX3 각각에 형성된 반도체 발광 소자(150)가 점등 불량인 경우, 그 대체로서 발광될 수 있다. 예컨대, 제1 서브 화소(PX1)에 형성된 반도체 발광 소자(150)가 점등 불량인 경우, 제1 더미 서브 화소(PX1')에 형성된 반도체 발광 소자(150)가 발광될 수 있다. 이를 위해, PX1 및 PX1' 각각에 형성된 반도체 발광 소자(150)는 동일한 컬러 광을 생성하고, PX2 및 PX2' 각각에 형성된 반도체 발광 소자(150)는 동일한 컬러 광을 생성하며, PX3 및 PX3' 각각에 형성된 반도체 발광 소자(150)는 동일한 컬러 광을 생성할 수 있다. 예컨대, PX1 및 PX1' 각각에 형성된 적색 반도체 발광 소자(150_R)는 적색 광을 생성하고, PX2 및 PX2' 각각에 형성된 녹색 반도체 발광 소자(150_G)는 녹색 광을 생성하며, PX3 및 PX3' 각각에 형성된 청색 반도체 발광 소자(150_B)는 청색 광을 생성할 수 있지만, 이에 대해서는 한정하지 않는다.
도 16a 및 도 16b에 도시한 바와 같이, 게이트 라인(GATE) 및 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2) 상에 요철층(360)이 형성될 수 있다.
요철층(360)이 형성되기 전에 트랜지스터(320)이 형성될 수 있다. 도 16a 및 도 16b에서는 바텀 게이트 방식의 트랜지스터(320)로서, 게이트 전극(321)이 먼저 형성되고, 그 위에 채널층(322)이 형성되며, 그 위에 소스 전극(323) 및 드레인 전극(324)이 형성될 수 있다. 바텀 게이트 방식의 트랜지스터(320)인 경우, 게이트 전극(321)은 게이트 라인(GATE)과 데이터 라인(DATA_R1, DATA_R2, DATA_G1, DATA_G2, DATA_B1, DATA_B2)과 동일층에 형성되고, 소스 전극(323) 및 드레인 전극(324)은 연결 전극과 동일층에 형성될 수 있다.
트랜지스터(320)가 형성된 후, 트랜지스터(320) 상에 절연층(도 14의 350)이 형성되며, 절연층(350) 상에 요철층(360)이 형성될 수 있다.
요철층(360)은 복수의 요철 패턴(360_1, 360_2, 360_3)을 포함할 수 있다. 예컨대, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 배치될 수 있다. 예컨대, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 사이에서 서로 이격되어 배치될 수 있다.
요철층(360)이 금속으로 형성되는 경우, 요철층(360)이 각 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에서 반도체 발광 소자(150)와 전기적으로 연결되는 제1 전극 배선(도 14의 381)이 전기적으로 쇼트되므로, 각 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 흐르는 구동 전류가 동일해져 휘도 제어가 불가능해진다. 이에 따라, 각 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 배치된 요철층(360), 즉 제1 요철 패턴(360_1), 제2 요철 패턴(360_2) 및 제3 요철 패턴(360_3)은 서로 공간적으로 이격되어 전기적으로 단선될 수 있다.
예컨대, 요철층(360)이 전기적으로 절연되는 경우, 요철층(360)은 복수의 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 일체로 형성될 수도 있다.
예컨대, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각의 사이즈는 반도체 발광 소자(150)의 사이즈보다 클 수 있다. 예컨대, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각의 직경은 반도체 발광 소자(150)의 직경보다 클 수 있다. 예컨대, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각의 직경은 반도체 발광 소자(150)의 활성층(152)의 직경보다 클 수 있다. 따라서, 반도체 발광 소자(150)의 활성층(152)에서 하측으로 대각선 방향으로 진행된 광이 복수의 요철 패턴(360_1, 360_2, 360_3) 각각에 의해 산란 및/또는 반사됨으로써, 광 시야각이 개선되고 광 추출 효율이 향상될 수 있다. 여기서, 광 시야각 개선은 광 시야각에 따라 균일한 광 세기가 얻어짐을 의미할 수 있다.
일 예로서, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 배치될 수 있다. 즉, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각은 구동 영역(311) 및 발광 영역(312)에 배치될 수 있다.
다른 예로서, 도 20에 도시한 바와 같이, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)의 발광 영역(312)에 배치될 수 있다.
또 다른 예로서, 도 21에 도시한 바와 같이, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각은 각 스트라이프 열을 따라 정의된 서브 화소(PX1, PX2, PX3) 및 더미 서브 화소(PX1', PX2', PX3')에 배치될 수 있다.
예컨대, 제1 요철 패턴(360_1)은 제1 스트라이프 열을 따라 정의된 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')에 배치될 수 있다. 제1 스트라이프 열은 제2 방향(Y)을 따라 배치된 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')에 의해 정의된 열일 수 있다. 예컨대, 제1 요철 패턴(360_1)은 제1 스트라이프 열을 따라 정의된 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')에 일체로 형성될 수 있다. 예컨대, 제1 요철 패턴(360_1)은 제1 스트라이프 열을 따라 길게 형성될 수 있다. 예컨대, 제1 스트라이프 열을 따라 정의된 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')에 적색 광을 생성하는 적색 반도체 발광 소자(150_R)가 배치될 수 있다.
예컨대, 제2 요철 패턴(360_2)은 제2 스트라이프 열을 따라 정의된 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2')에 배치될 수 있다. 제2 스트라이프 열은 제2 방향(Y)을 따라 배치된 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2')에 의해 정의된 열일 수 있다. 예컨대, 제2 요철 패턴(360_2)은 제2 스트라이프 열을 따라 정의된 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2')에 일체로 형성될 수 있다. 예컨대, 제2 요철 패턴(360_2)은 제2 스트라이프 열을 따라 길게 형성될 수 있다. 예컨대, 제2 스트라이프 열을 따라 정의된 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2')에 녹색 광을 생성하는 녹색 반도체 발광 소자(150_G)가 배치될 수 있다.
예컨대, 제3 요철 패턴(360_3)은 제3 스트라이프 열을 따라 정의된 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3')에 배치될 수 있다. 제3 스트라이프 열은 제2 방향(Y)을 따라 배치된 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3')에 의해 정의된 열일 수 있다. 예컨대, 제3 요철 패턴(360_3)은 제3 스트라이프 열을 따라 정의된 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3')에 일체로 형성될 수 있다. 예컨대, 제3 요철 패턴(360_3)은 제3 스트라이프 열을 따라 길게 형성될 수 있다. 예컨대, 제3 스트라이프 열을 따라 정의된 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3')에 청색 광을 생성하는 청색 반도체 발광 소자(150_B)가 배치될 수 있다.
제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1'), 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2') 또는 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3')는 동일한 컬러 광을 생성하는 반도체 발광 소자(150)가 배치될 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 점등 불량인 경우, 제1 더미 서브 화소(PX1'), 제2 더미 서브 화소(PX2') 및 제3 더미 서브 화소(PX3') 각각에 배치된 반도체 발광 소자(150)가 발광될 수 있다.
예컨대, 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')에 제1 요철 패턴(360_1)이 일체로 형성될 수 있다. 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1')는 동일한 휘도를 갖는 서브 화소이므로, 제1 요철 패턴(360_1)에 제1 서브 화소(PX1) 상의 제1 전극 배선(381)과 제1 더미 서브 화소(PX1') 상의 제1 전극 배선(381)에 전기적으로 연결되더라도 문제 없다.
예컨대, 복수의 요철 패턴(360_1, 360_2, 360_3)은 상기 제1 내지 제3 스트라이프 열 사이에서 서로 이격되어 배치될 수 있다. 즉, 복수의 요철 패턴(360_1, 360_2, 360_3)은 제1 방향(X)을 따라 서브 화소 사이, 즉 제1 서브 화소(PX1)과 제2 서브 화소(PX2) 사이 또는 제2 서브 화소(PX2)와 제3 서브 화소(PX3) 사이에서 서로 이격되어 배치될 수 있다.
도 17a 및 도 17b에 도시한 바와 같이, 요철층(360) 상에 절연층(370)이 형성될 수 있다.
절연층(370)은 복수의 절연 패턴(370_1, 370_2, 370_3)을 포함하고, 절연 패턴(370_1, 370_2, 370_3)은 요철 패턴(360_1, 360_2, 360_3) 상에 배치될 수 있다.
예컨대, 절연 패턴(370_1, 370_2, 370_3)은 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 사이에서 서로 이격되어 배치될 수 있다.
도 21에 도시한 바와 같이, 복수의 요철 패턴(360_1, 360_2, 360_3) 각각이 서브 화소(PX1, PX2, PX3) 및 더미 서브 화소(PX1', PX2', PX3')에 일체로 형성되는 경우, 복수의 절연 패턴(370_1, 370_2, 370_3) 각각은 서브 화소(PX1, PX2, PX3) 및 더미 서브 화소(PX1', PX2', PX3')에 일체로 형성된 복수의 요철 패턴(360_1, 360_2, 360_3) 각각에 배치될 수 있지만, 이에 대해서는 한정하지 않는다. 아울러, 복수의 절연 패턴(370_1, 370_2, 370_3) 각각은 제1 내지 제3 스트라이프 열 사이에서 서로 이격되어 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(370)은 복수의 절연 패턴(370_1, 370_2, 370_3)으로 분리되지 않고, 기판(310)의 전 영역 상에 배치될 수도 있다. 절연층(370)이 기판(310)의 전 영역 상에 배치되더라도, 전기적 절연이 가능하여 전기적 쇼트 불량과 무관하다.
예컨대, 복수의 절연 패턴(370_1, 370_2, 370_3) 각각의 사이즈는 복수의 요철 패턴(360_1, 360_2, 360_3) 각각의 사이즈와 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
복수의 절연 패턴(370_1, 370_2, 370_3) 각각의 상면은 평평한 면을 가질 수 있다.
복수의 반도체 발광 소자(150) 각각이 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 배치될 수 있다. 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’)에 적어도 하나 이상의 반도체 발광 소자(150)가 배치될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 적색 반도체 발광 소자(150_R)가 제1 서브 화소(PX1) 및 제1 더미 서브 화소(PX1') 상에 배치될 수 있다. 예컨대, 녹색 반도체 발광 소자(150_G)가 제2 서브 화소(PX2) 및 제2 더미 서브 화소(PX2') 상에 배치될 수 있다. 예컨대, 청색 반도체 발광 소자(150_B)가 제3 서브 화소(PX3) 및 제3 더미 서브 화소(PX3) 상에 배치될 수 있다.
반도체 발광 소자(150)의 사이즈는 요철층(360) 또는 절연층(370)의 사이즈보다 작을 수 있다. 예컨대, 반도체 발광 소자(150)의 중심은 요철층(360) 또는 절연층(370)의 중심과 일치할 수 있지만, 이에 대해서는 한정하지 않는다.
도 19a 및 도 19b에 도시한 바와 같이, 각 서브 화소(PX1, PX1’, PX2, PX2’, PX3, PX3’) 내에 콘택홀(375)을 형성하고, 제1 전극 배선(381)이 콘택홀(375)을 통해 트랜지스터(320)와 반도체 발광 소자(150)의 일측이 전기적으로 연결할 수 있다. 콘택홀(375)은 절연층(370), 요철층(360) 및 절연층(350)을 관통하여 형성될 수 있다. 콘택홀(375)에 의해 트랜지스터(320)의 드레인 전극(324)의 일부가 노출되고, 제1 전극 배선(381)은 트랜지스터(320)의 드레인 전극(324)에 전기적으로 연결될 수 있다. 반도체 발광 소자(150)의 일측은 제1 전극(154)일 수 있다.
한편, 제2 전극 배선(382)이 반도체 발광 소자(150)의 타측에 전기적으로 연결할 수 있다. 반도체 발광 소자(150)의 타측은 제2 전극(155)일 수 있다. 제2 전극 배선(382)은 제1 전원 라인(VDD)과 전기적으로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.
트랜지스터(320)가 구동 트랜지스터인 경우, 트랜지스터(320)의 게이트 전극(321)이 스캔 트랜지스터(도 7의 ST)에 전기적으로 연결되며, 스캔 트랜지스터(도 7의 ST)의 소스 전극(323)은 데이터 라인(DATA_R1, DATA_G1, DATA_B1)에 전기적으로 연결될 수 있다. 이러한 경우, 스캔 트랜지스터가 턴온되는 경우, 데이터 라인(DATA_R1, DATA_G1, DATA_B1)에 인가된 데이터 신호가 구동 트랜지스터(320)의 게이트 전극(321)으로 인가되고, 이 데이터 신호에 상응하는 구동 전류가 제1 전원 라인(VDD)과 제2 전원 라인(VSS) 사이에 흐르므로, 제1 전원 라인(VDD)과 제2 전원 사이에 연결된 반도체 발광 소자(150)가 이 구동 전류에 상응하는 세기를 갖는 광이 생성될 수 있다. 디스플레이 구현시 이 광 세기에 의해 휘도가 결정될 수 있다. 즉 광 세기가 커질수록 휘도가 높아지고, 광 세기가 작을수록 휘도가 낮아질 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

Claims (19)

  1. 기판;
    상기 기판 상에 요철층;
    상기 요철층 상에 절연층; 및
    상기 절연층 상에 복수의 반도체 발광 소자
    를 포함하고,
    상기 반도체 발광 소자는 수평형 반도체 발광 소자 및 플립칩형 반도체 발광 소자 중 하나를 포함하고,
    상기 요철층의 상면은 러프니스를 가지며,
    상기 요철층의 사이즈는 상기 반도체 발광 소자의 사이즈보다 큰 디스플레이 장치.
  2. 제1항에 있어서,
    상기 기판 상에 제1 방향을 따라 배치된 복수의 게이트 라인; 및
    상기 기판 상에 제2 방향을 따라 배치된 복수의 데이터 라인을 포함하고,
    상기 복수의 게이트 라인과 상기 복수의 데이터 라인의 교차에 의해 복수의 서브 화소가 정의되고,
    상기 복수의 반도체 발광 소자 각각은 상기 서브 화소에 배치되는 디스플레이 장치.
  3. 제2항에 있어서,
    상기 서브 화소는 트랜지스터가 배치되는 구동 영역과 상기 반도체 발광 소자가 배치되는 발광 영역을 갖는 디스플레이 장치.
  4. 제3항에 있어서,
    상기 요철층은 복수의 요철 패턴을 포함하고,
    상기 요철 패턴은 상기 서브 화소에 배치되는 디스플레이 장치.
  5. 제4항에 있어서,
    상기 요철 패턴의 사이즈는 상기 반도체 발광 소자의 사이즈보다 큰 디스플레이 장치.
  6. 제4항에 있어서,
    상기 요철 패턴은 상기 발광 영역에 배치되는 디스플레이 장치.
  7. 제4항에 있어서,
    상기 요철 패턴은 상기 구동 영역 및 상기 발광 영역에 배치되는 디스플레이 장치.
  8. 제4항에 있어서,
    상기 요철 패턴은 상기 서브 화소 사이에서 서로 이격되어 배치되는 디스플레이 장치.
  9. 제4항에 있어서,
    상기 절연층은 복수의 절연 패턴을 포함하고,
    상기 절연 패턴은 상기 요철 패턴 상에 배치되는 디스플레이 장치.
  10. 제9항에 있어서,
    상기 절연 패턴은 상기 서브 화소 사이에서 서로 이격되어 배치되는 디스플레이 장치.
  11. 제3항에 있어서,
    상기 트랜지스터와 상기 반도체 발광 소자의 일측에 전기적으로 연결되는 제1 전극 배선; 및
    상기 반도체 발광 소자의 타측에 전기적으로 연결되는 제2 전극 배선을 포함하고,
    상기 제1 전극 배선은 상기 절연층 및 상기 요철층을 관통하는 콘택홀에 배치되는 디스플레이 장치.
  12. 제2항에 있어서,
    상기 요철층은 제1 요철 패턴, 제2 요철 패턴 및 제3 요철 패턴을 포함하고,
    상기 제1 요철 패턴은 제1 스트라이프 열을 따라 정의된 제1 서브 화소 및 제1 더미 서브 화소에 배치되고,
    상기 제2 요철 패턴은 제2 스트라이프 열을 따라 정의된 제2 서브 화소 및 제2 더미 서브 화소에 배치되며,
    상기 제3 요철 패턴은 제3 스트라이프 열을 따라 정의된 제3 서브 화소 및 제3 더미 서브 화소에 배치되는 디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 요철 패턴은 상기 제1 스트라이프 열을 따라 정의된 제1 서브 화소 및 제1 더미 서브 화소에 일체로 형성되고,
    상기 제2 요철 패턴은 상기 제2 스트라이프 열을 따라 정의된 제2 서브 화소 및 제2 더미 서브 화소)에 일체로 형성되며,
    상기 제3 요철 패턴은 상기 제3 스트라이프 열을 따라 정의된 제3 서브 화소 및 제3 더미 서브 화소에 일체로 형성되는 디스플레이 장치.
  14. 제12항에 있어서,
    상기 제1 내지 제3 요철 패턴은 상기 제1 내지 제3 스트라이프 열 사이에서 서로 이격되어 배치되는 디스플레이 장치.
  15. 제12항에 있어서,
    상기 절연층은 제1 절연 패턴, 제2 절연 패턴 및 제3 절연 패턴을 포함하고,
    상기 제1 절연 패턴은 상기 제1 요철 패턴 상에 배치되고,
    상기 제2 절연 패턴은 상기 제2 요철 패턴 상에 배치되며,
    상기 제3 절연 패턴은 상기 제3 요철 패턴 상에 배치되는 디스플레이 장치.
  16. 제15항에 있어서,
    상기 제1 내지 제3 절연 패턴은 상기 제1 내지 제3 스트라이프 열 사이에서 서로 이격되어 배치되는 디스플레이 장치.
  17. 제12항에 있어서,
    상기 복수의 반도체 발광 소자는 복수의 적색 반도체 발광 소자, 복수의 녹색 반도체 발광 소자 및 복수의 청색 반도체 발광 소자를 포함하고,
    상기 복수의 적색 반도체 발광 소자는 상기 제1 스트라이프 열을 따라 정의된 복수의 서브 화소에 배치되고,
    상기 복수의 녹색 반도체 발광 소자는 상기 제2 스트라이프 열을 따라 정의된 복수의 서브 화소에 배치되며,
    상기 복수의 청색 반도체 발광 소자는 상기 제3 스트라이프 열을 따라 정의된 복수의 서브 화소에 배치되는 디스플레이 장치.
  18. 제1항에 있어서,
    상기 절연층은 DBR층인 디스플레이 장치.
  19. 제1항에 있어서,
    상기 절연층은 평평한 상면을 갖는 평탄화층인 디스플레이 장치.
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