WO2023015648A1 - 半导体器件及其制备方法 - Google Patents

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WO2023015648A1
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spacer
dielectric layer
opening
mask
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程明
李冉
孙正庆
金星
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Changxin Memory Technologies Inc
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Changxin Memory Technologies Inc
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    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
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    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines

Definitions

  • the present application relates to the field of semiconductor technology, in particular to a semiconductor structure and a preparation method thereof.
  • the DRAM Dynamic Random Access Memory
  • the array (memory array) process of the DRAM due to the continuous reduction of the process size and the progress of the process technology, the insulation performance of the insulating layer is also continuously improved.
  • the conductive medium is used to fill the contact hole, and the silicon nitride acts as a spacer between two adjacent contact holes.
  • the silicon nitride acts as a spacer between two adjacent contact holes.
  • a first aspect of some embodiments of the present disclosure provides a semiconductor structure, including:
  • the word line structure extending along a first direction on the substrate and arranged at intervals in a second direction, the second direction being perpendicular to the first direction;
  • a spacer structure the spacer structure is located above the word line structure, the spacer structure includes a first spacer layer and an air gap, the first spacer layer is arranged at the bottom of the spacer structure, and the air gap is arranged at the bottom of the spacer structure Above the first spacer layer, in the second direction, the air gap is located between the first spacer layers; and,
  • Contact plugs are arranged between the spacer structures.
  • the second aspect of some embodiments of the present disclosure also provides a method for fabricating a semiconductor structure, including:
  • word line structures extending along a first direction and arranged at intervals in a second direction are formed on the substrate, the second direction being perpendicular to the first direction;
  • a spacer structure is formed above the word line structure, the spacer structure includes a first spacer layer and an air gap, the first spacer layer is arranged at the bottom of the spacer structure, and the air gap is arranged at the first Above the spacer layer, in the second direction, the air gap is located between the first spacer layers;
  • FIG. 1 is a schematic structural view of a semiconductor structure in the prior art
  • FIG. 2 is a flowchart of a method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 3 is a flow chart of forming a spacer structure in a method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure
  • FIG. 4 is - FIG. 19 is a schematic structural diagram presented in each step of the method for preparing a semiconductor structure provided by an embodiment of the present disclosure
  • 20 to 28 are structural schematic diagrams of each step of forming a stepped insulating structure in the method for manufacturing a semiconductor structure provided by an embodiment of the present disclosure.
  • Icon 100'-substrate; 200'-bit line structure; 300'-word line structure; 400'-spacer structure; 500'-contact plug;
  • 40-the fourth dielectric layer 41-insulating structure; 60-the first mask layer; 61-the first mask; 70-the second mask layer; 71-the second mask; 72-the first trench; 81 -photoresist; 82-anti-reflection coating; 83-sacrifice layer; 84-fifth dielectric layer; 85-sixth dielectric layer;
  • FIG. 1 it is a schematic structural view of a semiconductor structure in the prior art, which includes a substrate 100 ′, word line structures 200 ′ extending along a first direction and arranged at intervals in a second direction, and along the second direction
  • the bit line structures 300' extending and arranged at intervals in the first direction, wherein, in a section parallel to the second direction, capacitor contact holes are formed between two adjacent word line structures 200', and are arranged on the substrate by 100' are separated by spacer structures 400', and the capacitor contact holes are filled with contact plugs 500'.
  • the direction indicated by X in the figure is the first direction
  • the direction indicated by Y in the figure is the second direction.
  • the substrate 100 may further include a word line structure 200 .
  • a word line structure 200 shallow trench isolation structures, doped regions, or other known semiconductor structures may also be formed in the substrate 100 , which is not limited in this embodiment.
  • related structures that are not marked in the figure may be known semiconductor structures (such as related structures required to form capacitor contact holes), which are not limited in this embodiment.
  • the word line structure 200 extends along a first direction on the substrate 100 and is arranged at intervals in a second direction, and the second direction is perpendicular to the first direction.
  • the spacer structure 400 is located above the word line structure 200 , specifically means that the word line structure 200 is located in the substrate 100 and the spacer structure 400 is located above the word line structure 200 on a cross section in the second direction.
  • the spacing structure 400 includes a first spacing layer 402 and an air gap 401, the first spacing layer 402 is arranged at the bottom of the spacing structure 400, the air gap 401 is arranged above the first spacing layer 402, and in the second direction, the air gap 401 is located between the first spacer layer 402;
  • the spacer structure 400 includes silicon nitride, and the first spacer layer includes silicon oxide, wherein the first spacer layer 402 is at the bottom of the spacer structure 400, and a NON is formed at the bottom. structure, the air gap 401 is above the first spacer layer 402 .
  • contact plugs 500 are disposed between the spacer structures 400 .
  • the coupling between the contact plugs 500 can be reduced by forming the air gap 401 in the upper part of the spacer structure 400 between the capacitor contact holes. effect.
  • the first spacer layer 402 is set in the bottom of the spacer structure 400, and the material of the first spacer layer 402 is different from the material of the spacer structure 400. Therefore, a structural form in which different materials alternate can be formed, thereby further improving the capacitance between contact holes. resistance between.
  • the spacer structure 400 is provided with a first spacer layer 402 and an air gap 401, thereby improving the resistance between the capacitor contact holes, increasing the insulation performance between the capacitor contact holes, and reducing the generation of parasitic capacitance.
  • increasing the spacing resistance of the capacitor contact hole helps to reduce the spacing size of the capacitor contact hole, expand the size of the capacitor contact hole, and improve the conduction effect between the capacitor and the active region.
  • the substrate is provided with a trench along the first direction, and the word line structure 200 includes a gate dielectric layer 210 and a gate electrode 220; the gate dielectric layer 210 is located on the sidewall of the trench of the substrate 100, and the gate electrode 220 is located in the gate dielectric layer 210 ; The first spacer layer 402 is located above the gate dielectric layer 210 , and in the second direction, the first spacer layer 402 is located on both sides of the gate electrode 220 .
  • first spacer layers 402 arranged at intervals in the second direction. That is, inside the bottom of the spacer structure 400, there may be multiple first spacer layers 402, and the plurality of first spacer layers 402 are arranged at intervals in the second direction, which can also increase the capacity of the contact hole. The role of resistance between.
  • bit line structures 300 are further included, and the bit line structures 300 extend along the second direction on the substrate 100 and are arranged at intervals along the first direction.
  • the substrate 100 is provided with a bit line structure 300
  • the bit line structure 300 extends along the second direction, and is arranged at intervals in the first direction
  • the bit line structure 300 and the spacer structure 400 are arranged crosswise, so that the bit line structure 300 A capacitive contact hole is formed between the spacer structure 400 and the spacer structure 400 .
  • the bit line structure 300 includes a bit line conductive layer and a bit line insulating layer, wherein the bit line conductive layer may include a non-metal conductive layer and a metal layer.
  • the non-metallic conductive layer may include polysilicon, amorphous silicon or other non-metallic conductive materials containing or not containing silicon
  • the metal layer may include aluminum, tungsten, copper, aluminum alloy or other suitable low-resistance metal conductive materials
  • the bit The line insulating layer may include silicon nitride, silicon oxynitride, silicon carbide nitride or other suitable insulating materials, but not limited thereto.
  • the surface of the first spacer layer 402 is lower than the surface of the bit line structure 300 .
  • the upper surface of the first spacer layer 402 in the spacer structure 400 is lower than the upper surface of the bit line structure 300 .
  • the contact plug 500 includes a first conductive structure 510 and a second conductive structure 520 sequentially disposed on the substrate 100 .
  • the materials of the first conductive structure 510 and the second conductive structure 520 are different.
  • the material of the first conductive structure 510 can be selected but not limited to polysilicon, polysilicon has good adhesion to the active region, and can effectively connect the active region and the second conductive structure 520, the second conductive structure 520
  • the material can be selected but not limited to metal tungsten and/or metal titanium.
  • the surface of the first conductive structure 510 is flush with the surface of the first spacer layer 402 ; the surface of the second conductive structure 520 is flush with the surface of the air gap 401 .
  • embodiments of the present disclosure also provide a method for preparing a semiconductor structure, as shown in FIG. 2 , the method for preparing a semiconductor structure specifically includes:
  • step S10 a substrate 100 is provided; word line structures 200 extending along a first direction and arranged at intervals in a second direction are formed on the substrate 100 , and the second direction is perpendicular to the first direction.
  • Step S20 forming a spacer structure 400 above the word line structure 200, the spacer structure 400 includes a first spacer layer 402 and an air gap 401, the first spacer layer 402 is disposed at the bottom of the spacer structure 400, and the air gap 401 is disposed at the first spacer Above the layer 402 , in the second direction, an air gap 401 is located between the first spacer layers 402 .
  • step S30 contact plugs 500 are formed between the spacer structures 400 .
  • a spacer structure 400 is formed on the substrate 100 above the word line structure 200, wherein the spacer structure 400 includes a first spacer layer 402 and an air gap 401 disposed therein, by The first spacer layer 402 and the air gap 401 improve the resistance between the capacitance contact holes, increase the insulation performance between the capacitance contact holes, and reduce the generation of parasitic capacitance.
  • increasing the capacitance contact hole interval resistance helps to reduce the capacitance contact hole interval size , expand the size of the contact hole of the capacitor, and improve the conduction effect between the capacitor and the active area.
  • the substrate 100 may be a silicon substrate, an epitaxial silicon substrate, a silicon germanium substrate, a silicon carbide substrate or a silicon-covered insulating substrate, but not limited thereto.
  • the spacer structure 400 is made of but not limited to silicon nitride, and the first spacer layer 402 can be made of but not limited to silicon oxide.
  • step S20 forms a spacer structure 400 above the word line structure 200, including:
  • Step S210 forms a stepped insulating structure 41 between the word line structures 200, and forms a first opening 411 between the insulating structures 41, the first opening 411 includes an upper part and a lower part, and the upper part of the first opening 411 The width is smaller than the width of the lower part of the first opening 411 ; wherein, the material of the stepped insulating structure 41 may include but not limited to silicon oxide.
  • Step S220 sequentially depositing a first dielectric layer 600 and a gap layer 700 in the first opening 411, wherein the first dielectric layer 600 fills the lower part of the first opening 411 and covers the sidewalls of the upper part of the first opening 411, and the gap layer 700 covers The sidewall of the first dielectric layer 600 on the upper sidewall of the first opening 411; the material of the first dielectric layer 600 may include but not limited to silicon nitride, and the material of the gap layer 700 may include but not limited to carbon.
  • Step S230 depositing the second dielectric layer 800, and the second dielectric layer 800 fills the upper part of the first opening 411; wherein, the second dielectric layer 800 can be selected from the same material as the first dielectric layer 600, that is, it can also be selected but not limited to nitrided Silicon material.
  • Step S250 forming a sealing layer 900, the sealing layer 900 covers the air gap 401 and the top of the second dielectric layer 800, seals the air gap 401, uses the sealing layer as a mask, etches the insulating structure and exposes the substrate, and forms a second opening 412, forming a first spacer layer on the bottom sidewall of the second opening 412;
  • the sealing layer 900 can be selected from the same material as the first dielectric layer 600 and the second dielectric layer 800, that is, it can also be selected from but not limited to silicon nitride. .
  • a third dielectric layer is formed on the sidewall of the second opening 412 .
  • a third dielectric layer 910 is formed on the sidewall of the second opening 412 .
  • the third dielectric layer 910 can be made of the same material as the second dielectric layer 800 , that is, but not limited to, silicon nitride.
  • step S220 sequentially depositing the first dielectric layer 600 and the gap layer 700 in the first opening 411 includes:
  • FIG. 5 is a cross-sectional view parallel to the word line structure 200
  • FIG. 6 is a cross-sectional view parallel to the bit line structure 300 .
  • a deposition method can be selected to form the above-mentioned first dielectric layer 600, wherein the deposition method It can include chemical vapor deposition (atmospheric pressure CVD, APCVD for short), low pressure chemical vapor deposition (low pressure CVD, LPCVD for short), plasma-enhanced chemical vapor deposition (plasma-enhanced CVD, PECVD for short), high-density plasma Bulk chemical vapor deposition (high-density plasma CVD, HDP-CVD for short), radical-enhanced chemical vapor deposition (radical-enhanced CVD)
  • the first dielectric layer 600 on the top surface of the insulating structure 41 is removed by etching.
  • FIG. 7 is a cross-sectional view parallel to the word line structure 200
  • FIG. 8 is a cross-sectional view parallel to the bit line structure 300 .
  • a gap layer 700 is deposited covering the top surface of the insulating structure 41 and the first dielectric layer 600 , as well as the bottom and sidewalls above the first opening 411 .
  • FIG. 9 is a cross-sectional view parallel to the word line structure 200
  • FIG. 10 is a cross-sectional view parallel to the bit line structure 300 .
  • step S230, depositing the second dielectric layer 800 includes:
  • the insulating structure 41 is exposed by a planarization process; specifically, the planarization process may include a chemical mechanical planarization process. It should be noted that the insulating structure 41 may also be exposed by an etching-back process.
  • the top surface of the gap layer 700 is exposed by etching the first dielectric layer 600 and the second dielectric layer 800 between the insulating structures 41 .
  • the gap layer 700 is removed by an etching process. Specifically, the gap layer 700 is removed by an etching process to form an air gap 401 , and the size of the formed air gap 401 is approximately equal to the size of the gap layer 700 .
  • forming a sealing layer 900 includes:
  • a sealing layer 900 is formed above the air gap 401 , and the height of the sealing layer 900 is greater than the top surface of the insulating structure 41 ; the sealing layer 900 can also be formed by atomic layer deposition or chemical vapor deposition.
  • the sealing layer 900 is removed through a planarization process to expose the top surface of the insulating structure 41 .
  • forming the third dielectric layer 910 on the sidewall of the second opening 412 includes:
  • the top of the sealing layer 900 and the third dielectric layer 910 of the bottom wall of the second opening 412 are removed by etching.
  • forming the contact plug 500 between the spacer structures 400 includes: sequentially forming a first conductive structure 510 and a second conductive structure 520 on the substrate 100, wherein the first conductive structure
  • the material of the structure 510 includes but not limited to polysilicon; the material of the second conductive structure 520 includes but not limited to metal tungsten and/or metal titanium.
  • a stepped insulating structure 41 is formed between the word line structures 200, including:
  • a fourth dielectric layer 40 is deposited on the surface of the substrate 100 ; wherein, the fourth dielectric layer 40 can be made of silicon oxide.
  • the fourth dielectric layer 40 can also be formed by atomic layer deposition or chemical vapor deposition.
  • Stepped first masks 61 are formed on the surface of the fourth dielectric layer 40, wherein the first masks 61 extend along the first direction and are arranged at intervals in the second direction. In the second direction, the first masks 61 between the word line structures 200 .
  • the fourth dielectric layer 40 is etched to expose the substrate 100 to form a stepped insulating structure 41 .
  • the bit line structure 300 in the substrate 100 includes a conductive layer and an insulating layer disposed outside the conductive layer and wrapping the conductive layer.
  • the material of the insulating layer may include silicon nitride.
  • the etching rates of the two are different; in a specific example, the etching rate used for etching is The etchant has different etching rates to the materials of the fourth dielectric layer 40 and the insulating layer, for example, the etching rate of the etching agent used for etching is greater than the etching rate of the materials of the insulating layer .
  • the etching of the fourth dielectric layer 40 is formed under the premise of retaining the bit line structure 300. .
  • a stepped first mask 61 is formed on the surface of the fourth dielectric layer 40, including:
  • FIG. 21 is a cross-sectional view parallel to the word line structure 200
  • FIG. 22 is a cross-sectional view parallel to the bit line structure 300
  • a first mask layer 60 , a second mask layer 70 , a sacrificial layer 83 and an antireflection coating 82 are sequentially deposited on the surface of the fifth dielectric layer 40 .
  • the material of the first mask layer 60 includes but not limited to carbon, specifically, the method of atomic layer deposition or chemical vapor deposition can also be used to form the first mask layer 60;
  • the material of the second mask layer 70 includes but Not limited to silicon oxynitride, the material of the sacrificial layer 83 includes but not limited to SOC.
  • a third opening 801 is formed in the anti-reflection coating 82 and the sacrificial layer 83 based on the patterned photoresist 81 .
  • a fifth dielectric layer 84 is formed covering the anti-reflection coating 82 and the bottom and sidewalls of the third opening 801; wherein, the material of the fifth dielectric layer 84 includes but is not limited to silicon oxide, specifically , the fifth dielectric layer 84 can also be formed by atomic layer deposition or chemical vapor deposition.
  • the sacrificial layer 83 is removed to form a third mask;
  • the second mask layer 70 is etched with three masks to form the first trench 72 .
  • a sixth dielectric layer 85 covering the top surface and sidewalls of the third mask and the first trench 72 is formed; wherein, the material of the sixth dielectric layer 85 includes but is not limited to silicon nitride, which can be The sixth dielectric layer 85 is formed by atomic layer deposition or chemical vapor atomic layer deposition or chemical vapor deposition.
  • the second mask layer 70 is etched to form a stepped second mask 71 on the surface of the first mask layer 60 . Then, the fourth mask is removed. Wherein, the second mask 71 extends along the first direction and is arranged at intervals in the second direction, and the second mask 71 is located between two adjacent word line structures 200 .
  • the first mask layer 60 is etched on the above-mentioned second mask 71 to form a step-shaped first salt film.
  • the step-shaped first mask 61 is formed by etching with the step-shaped second mask 71, and the height of the upper part and the lower part of the formed second mask 71 can be different by utilizing the etching ratio. Make multiple selections.
  • the fifth dielectric layer 84 covering the antireflection coating 82 and the bottom and sidewall of the third opening 801 is formed by using an automatic alignment double exposure process.
  • the sixth dielectric layer 85 covering the top surface and sidewall of the third mask and the first trench 72 may also be formed by using an automatic alignment double exposure process.
  • etching may be performed by using a dry etching process or a wet etching process.
  • the semiconductor structure specifically includes: a substrate 100; a word line structure 200, the word line structure 200 extends along the first direction on the substrate 100 and is arranged at intervals in the second direction , the second direction is perpendicular to the first direction; the spacer structure 400, the spacer structure 400 is located above the word line structure 200, the spacer structure 400 includes a first spacer layer 402 and an air gap 401, and the first spacer layer 402 is arranged at the bottom of the spacer structure 400 , the air gap 401 is disposed above the first spacer layer 402 , and the air gap 401 is located between the first spacer layer 402 in the second direction; and, the contact plug 500 is disposed between the spacer structures 400 .
  • the spacer structure 400 is provided with a first spacer layer 402 and an air gap 401, thereby improving the resistance between the capacitance contact holes, increasing the insulation performance between the capacitance contact holes, reducing the generation of parasitic capacitance, and increasing the space resistance of the capacitance contact holes at the same time helps Realize reducing the spacing size of the capacitor contact hole, expanding the size of the capacitor contact hole, and improving the conduction effect between the capacitor and the active area.
  • Some embodiments of the present disclosure provide a method for fabricating a semiconductor structure, including: providing a substrate 100; word line structures 200 extending along a first direction and arranged at intervals in a second direction are formed on the substrate 100, and the second direction and The first direction is vertical; a spacer structure 400 is formed above the word line structure 200, the spacer structure 400 includes a first spacer layer 402 and an air gap 401, the first spacer layer 402 is arranged at the bottom of the spacer structure 400, and the air gap 401 is arranged at the second Above a spacer layer 402 , in the second direction, an air gap 401 is located between the first spacer layer 402 ; contact plugs 500 are formed between the spacer structures 400 .
  • a spacer structure 400 is formed on the substrate 100 above the word line structure 200, wherein the spacer structure 400 includes a first spacer layer 402 and an air gap 401 disposed therein, and the capacitance contact hole is improved by the first spacer layer 402 and the air gap 401.
  • the resistance between capacitor contact holes increases the insulation performance between capacitor contact holes and reduces the generation of parasitic capacitance. conduction effect between.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本申请公开了一种半导体结构及其制备方法，涉及半导体技术领域，包括：衬底；字线结构，字线结构在衬底上沿第一方向延伸且在第二方向间隔排布，第二方向与第一方向垂直；间隔结构，间隔结构位于字线结构上方，间隔结构包括第一间隔层和空气间隙，第一间隔层设置在间隔结构的底部，空气间隙设置在第一间隔层的上方，在第二方向上，空气间隙位于第一间隔层之间；以及，接触插塞，设置在间隔结构之间。在间隔结构中设置有第一间隔层和空气间隙，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。

Description

半导体器件及其制备方法
交叉引用
本申请基于申请号为202110919736.9、申请日为2021年08月11日的中国专利申请提出，并要求该中国专利申请的优先权，该中国专利申请的全部内容在此引入本申请作为参考。
技术领域
本申请涉及半导体技术领域，尤其涉及一种半导体结构及其制备方法。
背景技术
随着半导体集成电路器件特征尺寸的不断缩小，DRAM(动态随机存储器)制程技术到20nm左右，对于制程的制作工艺需要更高的要求。在DRAM的array(存储阵列)工艺过程中，由于制程尺寸的不断缩小，工艺技术的进步，对于绝缘层的绝缘性能也在不断提升。
现有的电容接触孔结构中，通过采用导电介质填充到接触孔中，相邻的两个接触孔之间通过氮化硅起到间隔作用，为了减小导电介质间产生寄生电容，需要增加大氮化硅的厚度来实现，导致接触孔的尺寸减小，电容与有源区之间的导通率会受到影响。
因此，在保持电容与有源区导通率的情况下，如何增加电容节点 接触间电阻，减小电介质间产生寄生电容，是当前亟待解决的问题。
申请内容
根据一些实施例，本公开的一些实施例第一方面提供了一种半导体结构，包括：
衬底；
字线结构，所述字线结构在所述衬底上沿第一方向延伸且在第二方向间隔排布，所述第二方向与所述第一方向垂直；
间隔结构，所述间隔结构位于所述字线结构上方，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；以及，
接触插塞，设置在所述间隔结构之间。
根据一些实施例，本公开的一些实施例第二方面还提供了一种半导体结构的制备方法，包括：
提供衬底；所述衬底上形成有沿第一方向延伸且在第二方向间隔排布的字线结构，所述第二方向与所述第一方向垂直；
在所述字线结构的上方形成间隔结构，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；
在所述间隔结构之间形成接触插塞。
附图说明
图1为现有技术中半导体结构的结构示意图；
图2为本公开实施例提供的半导体结构的制备方法的流程图；
图3为本公开实施例提供的半导体结构的制备方法的形成间隔结构的流程图；
图4为-图19为本公开实施例提供的半导体结构的制备方法各步骤所呈现的结构示意图；
图20-图28为本公开实施例提供的半导体结构的制备方法中形成台阶状的绝缘结构各步骤所呈现的结构示意图。
图标：100’-衬底；200’-位线结构；300’-字线结构；400’-间隔结构；500’-接触插塞；
40-第四介质层；41-绝缘结构；60-第一掩膜层；61-第一掩膜；70-第二掩膜层；71-第二掩膜；72-第一沟槽；81-光刻胶；82-抗反射涂层；83-牺牲层；84-第五介质层；85-第六介质层；
100-衬底；200-字线结构；210-栅介质层；220-栅电极；300-位线结构；400-间隔结构；401-空气间隙；402-第一间隔层；411-第一开口；412-第二开口；500-接触插塞；510-第一导电结构；520-第二导电结构；600-第一介质层；700-间隙层；800-第二介质层；801-第三开口；900-密封层；910-第三介质层。
具体实施方式
下面结合附图对本公开的一些实施例提供的半导体结构和半导体结构的制备方法的具体实施方式做详细说明。
为使本申请的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本申请进一步详细说明。但是应该理解，这些描述只是示例性的，而并非要限制本申请的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本申请的概念。
在附图中示出了根据本公开的一些实施例的半导体器件的各种结构图及截面图。这些图并非是按比例绘制的，其中为了清楚的目的而放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
参见图1所示，为现有技术中的半导体结构的结构示意图，其中，包括衬底100’，沿第一方向延伸且在第二方向上间隔设置的字线结构200’，沿第二方向延伸且在第一方向上间隔设置的位线结构300’，其中，在平行于第二方向的截面内，相邻两个字线结构200’之间形成电容接触孔，并通过设置于衬底100’上的间隔结构400’隔开，电容接触孔中填充有接触插塞500’。为减小接触插塞500’之间产生的寄生电容，需控制间隔结构400’的厚度，从而导致不能扩大接触孔尺寸，影响导通率。
参见图19所示，图中的X所示方向为第一方向，图中的Y所示方向为第二方向。本公开的一些实施例提供了一种半导体结构，具体包括：
衬底100；衬底100还可以包括字线结构200。可以理解的是，在衬底100中还可以形成有浅沟槽隔离结构、掺杂区或者其它公知的半导体结构等，本实施例对此不做限定。此外，图中未标注的相关结构，可以为公知的半导体结构等(例如形成电容接触孔所需的相关结构)，本实施例对此不做限定。
字线结构200，字线结构200在衬底100上沿第一方向延伸且在第二方向间隔排布，第二方向与第一方向垂直。
间隔结构400，间隔结构400位于字线结构200上方，具体是指，在第二方向的截面上，字线结构200处于衬底100内，而间隔结构400位于字线结构200的上方。其中，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间；需要说明的是，间隔结构400包括氮化硅，第一间隔层包括氧化硅，其中，第一间隔层402处于间隔结构400的底部，在底部形成NON的结构，空气间隙401处于第一间隔层402的上方。
以及，接触插塞500，设置在间隔结构400之间。
需要说明的是，由于空气具有良好的绝缘性和较小的介电系数，因此，通过在电容接触孔间的间隔结构400中的上部形成空气间隙 401，可以降低接触插塞500之间的耦合效应。同时，在间隔结构400的下部内设置第一间隔层402，且第一间隔层402的材料与间隔结构400的材质不同，因此，可以形成不同材质交替的结构形式，从而进一步提高电容接触孔之间的电阻。
本公开的实施例提供的半导体结构中，在间隔结构400中设置有第一间隔层402和空气间隙401，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
衬底设有沿第一方向的沟槽，字线结构200包括栅介质层210和栅电极220；栅介质层210位于衬底100的沟槽的侧壁，栅电极220位于栅介质层210内；第一间隔层402位于栅介质层210的上方，且在第二方向上，第一间隔层402位于栅电极220的两侧。
在其中一个实施例中，空气间隙401至少包括两个，且在第二方向上间隔排布；同时，第一间隔层402至少包括两个，且在第二方向上间隔排布。在第二方向上，至少两个空气间隙401位于两个第一间隔层402之间。
在其中一个实施例中，空气间隙401的数量为多个，且在第二方向间隔排布；具体是指，在间隔结构400的内部，空气间隙401可以有多个，且多个空气间隙401在第二方向上间隔排布，可以进一步地增大电容接触孔之间的电阻。
同时，第一间隔层402的数量为多个，且在第二方向间隔排布。 也即，在间隔结构400的底部的内部，第一间隔层402也可以具有多个，且多个第一间隔层402在第二方向上间隔排布，同样可以起到增大电容接触孔之间电阻的作用。
在其中一个实施例中，还包括位线结构300，位线结构300在衬底100上沿第二方向延伸并在第一方向上间隔排布。其中，衬底100上设有位线结构300，位线结构300沿第二方向延伸，且在第一方向上间隔排布，位线结构300与间隔结构400交叉布置，从而在位线结构300和间隔结构400之间形成电容接触孔。
位线结构300包括位线导电层和位线绝缘层，其中，位线导电层可以包括非金属导电层和金属层。其中非金属导电层可包括多晶硅、非晶硅或其他含硅或不含硅的非金属导电材料，金属层可包括铝、钨、铜、铝合金或其他适合的低电阻金属导电材料，而位线绝缘层可包括氮化硅、氮氧化硅、氮碳化硅或其他适合的绝缘材料，但不以此为限。
在其中一个实施例中，第一间隔层402的表面低于位线结构300的表面。具体地，间隔结构400中的第一间隔层402的上表面低于位线结构300的上表面。
在其中一个实施例中，接触插塞500包括依次设置在衬底100上的第一导电结构510和第二导电结构520。需要说明的是，第一导电结构510与第二导电结构520的材料不同。其中，第一导电结构510的材料可以选用但不限于多晶硅，多晶硅与有源区具有较好的粘附性，可以有效的将有源区和第二导电结构520连接起来，第二导电结构520的材料可以选用但不限于金属钨和/或金属钛。
在其中一个实施例中，第一导电结构510的表面与第一间隔层402的表面平齐；第二导电结构520的表面与空气间隙401的表面平齐。
基于同一构思，本公开的实施例还提供了半导体结构的制备方法，参见图2所示，半导体结构的制备方法具体包括：
步骤S10，提供衬底100；衬底100上形成有沿第一方向延伸且在第二方向间隔排布的字线结构200，第二方向与第一方向垂直。
步骤S20，在字线结构200的上方形成间隔结构400，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间。
步骤S30，在间隔结构400之间形成接触插塞500。
本实施例中，在半导体结构的制备方法中，在字线结构200上方的衬底100上形成间隔结构400，其中，间隔结构400包括设置在其中的第一间隔层402和空气间隙401，通过第一间隔层402和空气间隙401提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时，增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
本实施例中，衬底100可为硅基底、外延硅基底、硅锗基底、碳化硅基底或硅覆绝缘基底，但不以此为限。
其中，间隔结构400选用但不限于氮化硅材质，第一间隔层402 可以采用但不限于氧化硅材质。
在其中一个实施例中，步骤S20，参见图3所示，在字线结构200的上方形成间隔结构400，包括：
步骤S210，参见图4所示，在字线结构200之间形成台阶状的绝缘结构41，绝缘结构41之间形成第一开口411，第一开口411包括上部和下部，第一开口411上部的宽度小于第一开口411下部的宽度；其中，台阶状的绝缘结构41的材料可以包括但不限于氧化硅。
步骤S220，在第一开口411内依次沉积第一介质层600和间隙层700，其中，第一介质层600填充第一开口411下部、以及覆盖第一开口411上部的侧壁，间隙层700覆盖第一开口411上部侧壁的第一介质层600的侧壁；第一介质层600的材料可以包括但不限于氮化硅，间隙层700的材料可以包括但不限于碳。
步骤S230，沉积第二介质层800，第二介质层800填充第一开口411上部；其中，第二介质层800可以选用与第一介质层600相同的材料，即也可以选用但不限于氮化硅材质。
步骤S240，去除间隙层700，形成空气间隙401。
步骤S250，形成密封层900，密封层900覆盖空气间隙401和第二介质层800的上方，将空气间隙401封口，以密封层为掩膜，刻蚀绝缘结构并暴露衬底，形成第二开口412，在第二开口412底部侧壁形成第一间隔层；其中，密封层900可以选用与第一介质层600和第二介质层800相同的材料，即也可以选用但不限于氮化硅材质。
步骤S260，参见图16及图17所示，在第二开口412侧壁形成 第三介质层。刻蚀绝缘结构41并暴露衬底100形成第二开口412后，在第二开口412的侧壁形成第三介质层910。其中，第三介质层910可以选用与第二介质层800相同的材料，即选用但不限于氮化硅材质。
在其中一个实施例中，步骤S220，在第一开口411内依次沉积第一介质层600和间隙层700，包括：
参见图5及图6所示，其中，图5为在平行于字线结构200方向的剖面图，图6为在平行于位线结构300方向的剖面图。形成填充第一开口411下部、第一开口411上部的侧壁以及绝缘结构41的顶面的第一介质层600；具体的，可以选用沉积方法形成上述的第一介质层600，其中，沉积方法可以包括化学气相沉积法(atmospheric pressure CVD，简称APCVD)、低压化学气相沉积法(low pressure CVD，简称LPCVD)、等离子体增强型化学气相沉积法(plasma-enhanced CVD，简称PECVD)、高密度等离子体化学气相沉积法(high-density plasma CVD,简称HDP-CVD)、自由基增强型化学气相沉积法(radical-enhanced CVD，简称RECVD)、原子层沉积法(atomic layer deposition，简称ALD)。
刻蚀去除绝缘结构41顶面的第一介质层600。
参见图7及图8所示，其中，图7为在平行于字线结构200方向的剖面图，图8为在平行于位线结构300方向的剖面图。沉积覆盖绝缘结构41和第一介质层600的顶面、以及第一开口411上部的底部和侧壁的间隙层700。
参见图9及图10所示，其中，图9为在平行于字线结构200方向的剖面图，图10为在平行于位线结构300方向的剖面图。刻蚀去除部分间隙层700(包括绝缘结构41和第一介质层600的顶面以及上部的底部的间隙层700)，保留位于第一开口411上部侧壁的第一介质层600侧壁的间隙层700。
在其中一个实施例中，步骤S230，沉积第二介质层800，包括：
参见图11所示，形成填充第一开口411上部且覆盖绝缘结构41、第一介质层600和间隙层700的顶面的第二介质层800；同样可以选用原子层沉积或者化学气相沉积的方法形成第二介质层800。
参见图12所示，通过平坦化工艺暴露绝缘结构41；具体地，平坦化工艺可以包括化学机械平坦化工艺，需要说明的是，还可以采用回刻工艺暴露绝缘结构41。
参见图13所示，通过刻蚀绝缘结构41之间的第一介质层600和第二介质层800暴露间隙层700的顶面。
在其中一个实施例中，参见图14所示，利用刻蚀工艺去除间隙层700。具体而言，通过刻蚀工艺去除间隙层700形成空气间隙401，形成的空气间隙401的尺寸约等于间隙层700的尺寸。
在其中一个实施例中，参见图15所示，形成密封层900，包括：
在空气间隙401上方形成密封层900，密封层900的高度大于绝缘结构41的顶面；同样可以选用原子层沉积或者化学气相沉积的方法形成密封层900。
通过平坦化工艺去除密封层900至暴露绝缘结构41的顶面。
在其中一个实施例中，在第二开口412侧壁形成第三介质层910，包括：
参见图16及图17所示，形成覆盖密封层900、以及第二开口412的底壁和侧壁的第三介质层910；同样可以选用原子层沉积或者化学气相沉积的方法形成第三介质层910。
参见图18所示，刻蚀去除密封层900的顶部以及第二开口412的底壁的第三介质层910。
在其中一个实施例中，参见图19所示，在间隔结构400之间形成接触插塞500包括：在衬底100上依次形成第一导电结构510和第二导电结构520，其中，第一导电结构510的材料包括但不限于多晶硅；第二导电结构520的材料包括但不限于金属钨和/或金属钛。
在其中一个实施例中，在字线结构200之间形成台阶状的绝缘结构41，包括：
参见图20所示，在衬底100表面沉积第四介质层40；其中，第四介质层40可以选用氧化硅材质。同样可以选用原子层沉积或者化学气相沉积的方法形成第四介质层40。
在第四介质层40的表面形成台阶状的第一掩膜61，其中，第一掩膜61沿第一方向延伸且在第二方向间隔排布，在第二方向上，第一掩膜61处于字线结构200之间。
参见图4所示，刻蚀第四介质层40并暴露衬底100，以形成台阶状的绝缘结构41。
衬底100中的位线结构300包括导电层和设置在导电层外侧并包 裹导电层的绝缘层，绝缘层的材料可以包括氮化硅。具体而言，本实施例中，由于第四介质层40与位线结构300的绝缘层的材料不同，因此，两者的刻蚀速率不同；在一个具体的示例中，刻蚀采用的刻蚀剂对第四介质层40和绝缘层的材料具有不同的刻蚀速率，例如，刻蚀采用的刻蚀剂对第四介质层40的材料的刻蚀速率大于对绝缘层的材料的刻蚀速率。因此，当第四介质层40被刻蚀并暴露衬底100时，绝缘层仅有小部分被刻蚀，即形成在保留位线结构300的前提下，形成对第四介质层40的刻蚀。
在其中一个实施例中，在第四介质层40的表面形成台阶状的第一掩膜61，包括：
参见图21及图22所示，其中，图21为在平行于字线结构200方向的剖面图，图22为在平行于位线结构300方向的剖面图。在第五介质层40的表面依次沉积第一掩膜层60、第二掩膜层70、牺牲层83和抗反射涂层82。其中，第一掩膜层60的材质包括但不限于碳，具体而言，同样可以选用原子层沉积或者化学气相沉积的方法形成第一掩膜层60；第二掩膜层70的材质包括但不限于氮氧化硅，牺牲层83的材质包括但不限于SOC。
参见图23所示，基于图形化的光刻胶81在抗反射涂层82和牺牲层83形成第三开口801。
参见图24所示，形成覆盖抗反射涂层82、以及第三开口801的底部和侧壁的第五介质层84；其中，第五介质层84的材料包括但不限于氧化硅，具体而言，同样可以选用原子层沉积或者化学气相沉积 的方法形成第五介质层84。
参见图25所示，去除第三开口801底部的第五介质层84、牺牲层83顶面的抗反射涂层82和第五介质层84后，去除牺牲层83形成第三掩膜；基于第三掩膜刻蚀第二掩膜层70形成第一沟槽72。
参见图26所示，形成覆盖第三掩膜的顶面和侧壁、以及第一沟槽72的第六介质层85；其中，第六介质层85的材料包括但不限于氮化硅，可以选用原子层沉积或者化学气相原子层沉积或者化学气相沉积的方法形成第六介质层85。
去除第三掩膜的顶面以及第一沟槽72的第六介质层85，保留第三掩膜的侧壁的第六介质层85；第三掩膜与第六介质层85形成第四掩膜；
参见图27及图28所示，刻蚀第二掩膜层70在第一掩膜层60的表面形成台阶状的第二掩膜71。然后，去除第四掩膜。其中，第二掩膜71沿第一方向延伸且在第二方向间隔排布，第二掩膜71处于相邻两个字线结构200之间。
参见图20所示，其于上述的第二掩膜71刻蚀第一掩膜层60形成台阶状的第一腌膜。
本实施例中，利用台阶状的第二掩膜71刻蚀形成台阶状的第一掩膜61，可以利用刻蚀比，形成的第二掩膜71的上部与下部的高度可以不同，按需要进行多种选择。
在其中一个实施例中，采用自动对准双重曝光工艺形成覆盖抗反射涂层82、以及第三开口801的底部和侧壁的第五介质层84。
同时，也可以采用自动对准双重曝光工艺形成覆盖第三掩膜的顶面和侧壁、以及第一沟槽72的第六介质层85。
上述实施例中，可以采用干法刻蚀或湿法刻蚀工艺进行刻蚀，具体工艺和参数，本领域技术人员可以参考现有技术进行选择，这里不再赘述。
综上所述，本公开的一些实施例提供的半导体结构，具体包括：衬底100；字线结构200，字线结构200在衬底100上沿第一方向延伸且在第二方向间隔排布，第二方向与第一方向垂直；间隔结构400，间隔结构400位于字线结构200上方，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间；以及，接触插塞500，设置在间隔结构400之间。在间隔结构400中设置有第一间隔层402和空气间隙401，从而提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
本公开的一些实施例提供的半导体结构的制备方法，包括：提供衬底100；衬底100上形成有沿第一方向延伸且在第二方向间隔排布的字线结构200，第二方向与第一方向垂直；在字线结构200的上方形成间隔结构400，间隔结构400包括第一间隔层402和空气间隙401，第一间隔层402设置在间隔结构400的底部，空气间隙401设 置在第一间隔层402的上方，在第二方向上，空气间隙401位于第一间隔层402之间；在间隔结构400之间形成接触插塞500。在字线结构200上方的衬底100上形成间隔结构400，其中，间隔结构400包括设置在其中的第一间隔层402和空气间隙401，通过第一间隔层402和空气间隙401提高电容接触孔间的电阻，增加电容接触孔间的绝缘性能，减少寄生电容产生，同时，增加电容接触孔间隔电阻有助于实现减小电容接触孔间隔尺寸，扩大电容接触孔尺寸，提高电容与有源区之间导通效果。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过现有技术中的各种手段来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。尽管以上分别描述了各个实施例，但是并不意味着这些实施例中的有利特征不能结合使用。
以上所述的具体实施例，对本申请的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本申请的具体实施例而已，并不用于限制本申请，凡在本申请的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
以上所述仅是本申请的优选实施方式，应当指出，对于本技术领域的普通技术人员，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。
应当理解的是，本申请的上述具体实施方式仅仅用于示例性说明或解释本申请的原理，而不构成对本申请的限制。因此，在不偏离本申请的精神和范围的情况下所做的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。此外，本申请所附权利要求旨在涵盖落入所附权利要求范围和边界、或者这种范围和边界的等同形式内的全部变化和修改例。

Claims (18)

  1. 一种半导体结构，包括：
    衬底；
    字线结构，所述字线结构在所述衬底上沿第一方向延伸且在第二方向间隔排布，所述第二方向与所述第一方向垂直；
    间隔结构，所述间隔结构位于所述字线结构上方，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；以及，
    接触插塞，设置在所述间隔结构之间。
  2. 根据权利要求1所述的半导体结构，其中，所述字线结构包括栅介质层和栅电极；所述栅介质层位于衬底的沟槽的侧壁，所述栅电极位于所述栅介质层内；
    所述第一间隔层位于所述栅介质层的上方，且在第二方向上，所述第一间隔层位于所述栅电极的两侧。
  3. 根据权利要求1所述的半导体结构，其中，所述空气间隙至少包括两个，且在第二方向间隔排布；所述第一间隔层至少包括两个，且在第二方向间隔排布。
  4. 根据权利要求3所述的半导体结构，其中，在第二方向上，至少两个所述空气间隙位于两个所述第一间隔层之间。
  5. 根据权利要求4所述的半导体结构，其中，所述间隔结构包括氮化硅，所述第一间隔层包括氧化硅，所述间隔结构的底部形成NON 结构。
  6. 根据权利要求1-5任一项所述的半导体结构，其中，所述接触插塞包括依次设置在所述衬底上的第一导电结构和第二导电结构。
  7. 根据权利要求6所述的半导体结构，其中，所述第一导电结构包括多晶硅；所述第二导电结构包括金属钨和/或金属钛。
  8. 根据权利要求6所述的半导体结构，其中，所述第一导电结构的表面与所述第一间隔层的表面平齐；所述第二导电结构的表面与所述空气间隙的表面平齐。
  9. 一种半导体结构的制备方法，包括：
    提供衬底；所述衬底上形成有沿第一方向延伸且在第二方向间隔排布的字线结构，所述第二方向与所述第一方向垂直；
    在所述字线结构的上方形成间隔结构，所述间隔结构包括第一间隔层和空气间隙，所述第一间隔层设置在所述间隔结构的底部，所述空气间隙设置在所述第一间隔层的上方，在第二方向上，所述空气间隙位于所述第一间隔层之间；
    在所述间隔结构之间形成接触插塞。
  10. 根据权利要求9所述的半导体结构的制备方法，其中，所述在所述字线结构的上方形成间隔结构，包括：
    在字线结构之间形成台阶状的绝缘结构，所述绝缘结构之间形成第一开口，所述第一开口包括上部和下部，所述第一开口上部的宽度小于所述第一开口下部的宽度；
    在所述第一开口内依次沉积第一介质层和间隙层，其中，所述第 一介质层填充所述第一开口下部并覆盖所述第一开口上部的侧壁，所述间隙层覆盖所述第一开口上部侧壁的第一介质层的侧壁；
    沉积第二介质层，所述第二介质层填充所述第一开口上部；
    去除所述间隙层，形成空气间隙。
  11. 根据权利要求10所述的半导体结构的制备方法，其中，形成空气间隙之后还包括：形成密封层，所述密封层覆盖所述空气间隙和第二介质层的上方，将所述空气间隙封口；
    以密封层为掩膜，刻蚀所述绝缘结构并暴露所述衬底，形成第二开口，在所述第二开口底部侧壁形成第一间隔层。
  12. 根据权利要求11所述的半导体结构的制备方法，其中，形成第一间隔层后还包括，在所述第二开口侧壁形成第三介质层。
  13. 根据权利要求10所述的半导体结构的制备方法，其中，所述在所述第一开口内依次沉积第一介质层和间隙层，包括：
    形成填充所述第一开口下部、所述第一开口上部的侧壁以及所述绝缘结构的顶面的第一介质层；
    刻蚀去除所述绝缘结构顶面的第一介质层；
    沉积覆盖所述绝缘结构和所述第一介质层的顶面、以及所述第一开口上部的底部和侧壁的间隙层；
    刻蚀去除部分所述间隙层，保留位于所述第一开口上部侧壁的第一介质层侧壁的间隙层。
  14. 根据权利要求10所述的半导体结构的制备方法，其中，所述沉积第二介质层，包括：
    形成填充所述第一开口上部且覆盖所述绝缘结构、所述第一介质层和所述间隙层的顶面的第二介质层；
    通过平坦化工艺暴露所述绝缘结构；
    通过刻蚀绝缘结构之间的第一介质层和第二介质层暴露所述间隙层的顶面。
  15. 根据权利要求10-14任一项所述的半导体结构的制备方法，其中，所述在字线结构之间形成台阶状的绝缘结构，包括：
    在所述衬底表面沉积第四介质层；
    在所述第四介质层的表面形成台阶状的第一掩膜，其中，所述第一掩膜沿第一方向延伸且在第二方向间隔排布，在第二方向上，所述第一掩膜处于字线结构之间；
    刻蚀所述第四介质层并暴露所述衬底，以形成台阶状的绝缘结构。
  16. 根据权利要求15所述的半导体结构的制备方法，其中，所述在所述第四介质层的表面形成台阶状的第一掩膜，包括：
    在所述第四介质层的表面形成第一掩膜层；
    在所述第一掩膜层的表面形成台阶状的第二掩膜，其中，所述第二掩膜沿第一方向延伸且在第二方向间隔排布，所述第二掩膜处于相邻两个所述字线结构之间；
    刻蚀所述第一掩膜层形成台阶状的第一腌膜。
  17. 根据权利要求16所述的半导体结构的制备方法，其中，所述在所述第一掩膜层的表面形成台阶状的第二掩膜，包括：
    在所述第一掩膜层的表面依次形成第二掩膜层、牺牲层和抗反射涂层；
    基于图形化的光刻胶在所述抗反射涂层和牺牲层形成第三开口；
    形成覆盖所述抗反射涂层、以及所述第三开口的底部和侧壁的第五介质层；
    去除所述第三开口底部的第五介质层、所述牺牲层顶面的所述抗反射涂层和第五介质层后，去除牺牲层形成第三掩膜；
    基于所述第三掩膜刻蚀第二掩膜层形成第一沟槽；
    形成覆盖第三掩膜的顶面和侧壁、以及所述第一沟槽的第六介质层；
    去除所述第三掩膜的顶面以及所述第一沟槽的第六介质层，在第三掩膜的侧壁形成第六介质层；所述第三掩膜与所述第六介质层形成第四掩膜；
    刻蚀第二掩膜层形成台阶状的第二掩膜。
  18. 根据权利要求17所述的半导体结构的制备方法，其中，采用自动对准双重曝光工艺形成覆盖所述抗反射涂层、以及所述第三开口的底部和侧壁的第五介质层；
    和/或，采用自动对准双重曝光工艺形成覆盖第三掩膜的顶面和侧壁、以及所述第一沟槽的第六介质层。
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