WO2022260359A1 - 표시 장치 및 그 제조 방법 - Google Patents

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이종찬
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Definitions

  • the present invention relates to a display device and a manufacturing method thereof.
  • An object of the present invention is to provide a display device capable of improving light emitting efficiency and simplifying a manufacturing process and a manufacturing method thereof.
  • a display device for solving the above problems includes a first alignment electrode and a second alignment electrode spaced apart from each other on a substrate, light emitting elements disposed between the first alignment electrode and the second alignment electrode, and the It includes an amorphous silicon layer disposed on the light emitting elements, and the amorphous silicon layer includes electrode parts disposed on the first and second ends of the light emitting elements, and an insulating part excluding the electrode parts.
  • the electrode part may include a dopant.
  • the dopant may include at least one of boron (B), aluminum (Al), gallium (Ga), or indium (In).
  • the electrode part may include a first electrode part disposed on the first ends of the light emitting elements, and a second electrode part disposed on the second ends of the light emitting elements.
  • the insulating part may be disposed between the first electrode part and the second electrode part.
  • the display device may further include an insulating pattern disposed on the insulating portion.
  • the insulating pattern may be disposed between the first electrode part and the second electrode part and overlap the insulating part.
  • the first electrode part may contact the first ends of the light emitting elements, and the second electrode part may contact the second ends of the light emitting elements.
  • the first electrode part may be electrically separated from the first alignment electrode.
  • the first electrode part may be electrically connected to a transistor provided on the substrate.
  • the first electrode part may be electrically connected to the transistor through a contact hole penetrating a passivation layer and a via layer provided on the transistor.
  • the first electrode part may electrically connect the first alignment electrode and the first ends of the light emitting elements.
  • the display device may further include a first connection electrode disposed on the first electrode part and a second connection electrode disposed on the second electrode part.
  • the insulating part may expose the first ends of the light emitting elements, and the electrode part may be disposed on the second ends of the light emitting elements.
  • the display device may further include connection electrodes disposed on the first ends of the light emitting elements.
  • a method of manufacturing a display device includes preparing a substrate including a first alignment electrode and a second alignment electrode, and interposing a light emitting element between the first alignment electrode and the second alignment electrode. providing layers, forming an amorphous silicon layer on the light emitting elements, forming an insulating layer on the amorphous silicon layer, forming a mask pattern on the insulating layer, exposed by the mask pattern forming an insulating pattern by removing the insulating layer, and forming electrode portions on first and second ends of the light emitting elements by injecting a dopant into the amorphous silicon layer exposed by the insulating pattern. do.
  • Forming the electrode portion may include forming first electrode portions by doping the amorphous silicon layer provided on the first ends of the light emitting elements, and forming the amorphous silicon layer provided on the second ends of the light emitting elements. It may include forming a second electrode part by doping.
  • the amorphous silicon layer may include an insulating portion overlapping the mask pattern.
  • the insulating portion may not be doped.
  • the dopant may include at least one of boron (B), aluminum (Al), gallium (Ga), or indium (In).
  • the electrode part formed of the amorphous silicon layer can contact the ends of the light emitting elements as a whole. That is, since the contact area with the electrode part can be secured regardless of the shape of the separation surface of the light emitting elements, the light emitting efficiency can be improved.
  • a mask process for forming a plurality of electrodes and an insulating layer, respectively can be omitted by partially doping the amorphous silicon with a dopant to form an electrode part and an insulating part at the same time, it is possible to simplify the manufacturing process.
  • FIG. 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • FIG. 5 is a cross-sectional view illustrating a pixel according to an exemplary embodiment.
  • FIG. 6 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • FIG. 7 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • FIG. 8 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • FIG. 9 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • 10 to 15 are cross-sectional views illustrating a manufacturing method of a display device according to an exemplary embodiment.
  • connection may comprehensively mean physical and/or electrical connection or connection. In addition, this may comprehensively mean direct or indirect connection or connection and integral or non-integral connection or connection.
  • 1 and 2 are perspective and cross-sectional views illustrating a light emitting device according to an exemplary embodiment.
  • 1 and 2 illustrate the pillar-shaped light emitting device LD, but the type and/or shape of the light emitting device LD is not limited thereto.
  • the light emitting device LD may include a first semiconductor layer 11 , an active layer 12 , a second semiconductor layer 13 , and/or an electrode layer 14 .
  • the light emitting element LD may be formed in a pillar shape extending along one direction.
  • the light emitting element LD may have a first end EP1 and a second end EP2.
  • One of the first and second semiconductor layers 11 and 13 may be disposed on the first end EP1 of the light emitting element LD.
  • the other one of the first and second semiconductor layers 11 and 13 may be disposed on the second end EP2 of the light emitting element LD.
  • the first semiconductor layer 11 is disposed on the first end EP1 of the light emitting element LD
  • the second semiconductor layer 13 is disposed on the second end EP2 of the light emitting element LD. It can be.
  • the light emitting elements LD are separated from the wafer in the process of manufacturing the light emitting elements LD, for example, at least one of the first and second end parts EP1 and EP2 is separated from the light emitting elements LD.
  • the surface may not be formed uniformly. Accordingly, when the electrodes are formed on the first and second end portions EP1 and EP2 of the light emitting elements LD, the contact resistance between the electrodes and the separation surface of the light emitting elements LD decreases. Light emission efficiency may decrease, such as non-emission due to an increase in light emission. In order to prevent such contact failure, an electrode unit (SL in FIG. SE1 and SE2 of FIG. 5) may be formed.
  • the contact area can be secured regardless of the shape of the separation surfaces, and thus luminous efficiency can be improved. A detailed description thereof will be described later with reference to FIG. 5 and the like.
  • the first semiconductor layer 11 may be a first conductivity type semiconductor layer.
  • the first semiconductor layer 11 may include a p-type semiconductor layer.
  • the first semiconductor layer 11 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, or AlN, and includes boron (B), aluminum (Al), gallium (Ga), or indium (In).
  • B aluminum
  • Ga gallium
  • In indium
  • ) may include a p-type semiconductor layer doped with a first conductivity-type dopant such as
  • the material constituting the first semiconductor layer 11 is not limited thereto, and other various materials may constitute the first semiconductor layer 11 .
  • the active layer 12 may be disposed between the first semiconductor layer 11 and the second semiconductor layer 13 .
  • the active layer 12 may include any one of a single well structure, a multi-well structure, a single quantum well structure, a multi quantum well (MQW) structure, a quantum dot structure, or a quantum wire structure, but is necessarily limited thereto. it is not going to be
  • the active layer 12 may include GaN, InGaN, InAlGaN, AlGaN, or AlN, and other materials may constitute the active layer 12 .
  • the light emitting element LD When a voltage higher than the threshold voltage is applied to both ends of the light emitting element LD, the light emitting element LD emits light as electron-hole pairs are coupled in the active layer 12 .
  • the light emitting element LD can be used as a light source for various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the active layer 12 and may include a semiconductor layer of a different type from the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include an n-type semiconductor layer.
  • the second semiconductor layer 13 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, or AlN, and includes a second semiconductor material such as phosphorus (P), arsenic (As), or antimony (Sb). It may include an n-type semiconductor layer doped with a conductive dopant.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and the second semiconductor layer 13 may be formed of various other materials.
  • the electrode layer 14 may be disposed on the first end EP1 and/or the second end EP2 of the light emitting device LD. 2 illustrates the case where the electrode layer 14 is formed on the first semiconductor layer 11, but is not necessarily limited thereto. For example, a separate electrode layer may be further disposed on the second semiconductor layer 13 .
  • the electrode layer 14 may include a transparent metal or a transparent metal oxide.
  • the electrode layer 14 may include at least one of indium tin oxide (ITO), indium zinc oxide (IZO), and zinc tin oxide (ZTO), but is not necessarily limited thereto.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZTO zinc tin oxide
  • An insulating layer INF may be provided on a surface of the light emitting element LD.
  • the insulating film INF may be directly disposed on surfaces of the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and/or the electrode layer 14 .
  • the insulating layer INF may expose first and second end portions EP1 and EP2 of the light emitting element LD having different polarities.
  • the insulating layer INF may expose side portions of the electrode layer 14 and/or the second semiconductor layer 13 adjacent to the first and second ends EP1 and EP2 of the light emitting element LD. have.
  • the insulating film INF may prevent an electrical short circuit that may occur when the active layer 12 contacts a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer INF may minimize surface defects of the light emitting elements LD to improve the lifespan and luminous efficiency of the light emitting elements LD.
  • the insulating film INF may be formed of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium. It may include at least one of oxides (TiOx).
  • the insulating film INF is composed of double layers, and each layer constituting the double layers may include materials different from each other.
  • the insulating film INF may be formed of a double layer composed of aluminum oxide (AlOx) and silicon oxide (SiOx), but is not necessarily limited thereto.
  • the insulating layer INF may be omitted.
  • the light emitting element LD may have a size as small as a nanometer scale to a micrometer scale.
  • each of the light emitting devices LD may have a diameter D (or width) and/or length L ranging from a nanometer scale to a micrometer scale.
  • the size of the light emitting element LD is not limited thereto, and the size of the light emitting element LD depends on design conditions of various devices using the light emitting device using the light emitting element LD as a light source, for example, a display device. It can be changed in various ways.
  • the light emitting element LD may be a light emitting element manufactured in a pillar shape through an etching method or the like.
  • the columnar shape includes a rod-like shape with an aspect ratio greater than 1, such as a circular column or a polygonal column, or a bar-like shape, and the shape of its cross section is limited. It is not.
  • a light emitting device including the light emitting element LD described above may be used in various types of devices requiring a light source, including a display device.
  • light emitting elements LD may be disposed in each pixel of the display panel, and the light emitting elements LD may be used as a light source of each pixel.
  • the application field of the light emitting element LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of devices requiring a light source, such as a lighting device.
  • FIG. 3 is a plan view illustrating a display device according to an exemplary embodiment.
  • FIG. 3 illustrates a display device, in particular, a display panel PNL included in the display device as an example of an electronic device capable of using the light emitting device LD described in the embodiments of FIGS. 1 and 2 as a light source. do.
  • Each pixel unit PXU of the display panel PNL and each pixel constituting the same may include at least one light emitting element LD.
  • the structure of the display panel PNL is briefly illustrated with the display area DA as the center in FIG. 3 .
  • at least one driving circuit unit eg, at least one of a scan driver and a data driver
  • wires, and/or pads not shown may be further disposed on the display panel PNL.
  • the display panel PNL may include a substrate SUB and a pixel unit PXU disposed on the substrate SUB.
  • the pixel unit PXU may include first pixels PXL1 , second pixels PXL2 , and/or third pixels PXL3 .
  • first pixels PXL1 , second pixels PXL2 , and third pixels PXL3 arbitrarily or generically referring to two or more types of pixels, a “pixel ( PXL)” or "pixels (PXL)".
  • the substrate SUB constitutes a base member of the display panel PNL, and may be a rigid or flexible substrate or film.
  • the substrate SUB may be formed of a rigid substrate made of glass or tempered glass or a flexible substrate (or thin film) made of plastic or metal, and the material and/or physical properties of the substrate SUB are not particularly limited. don't
  • the display panel PNL and the substrate SUB for forming the same may include a display area DA for displaying an image and a non-display area NDA excluding the display area DA.
  • Pixels PXL may be disposed in the display area DA.
  • various wires, pads, and/or embedded circuits connected to the pixels PXL of the display area DA may be disposed.
  • the pixels PXL may be regularly arranged according to a stripe or a PENTILE TM arrangement structure. However, the arrangement structure of the pixels PXL is not limited thereto, and the pixels PXL may be arranged in the display area DA in various structures and/or methods.
  • two or more types of pixels PXL emitting light of different colors may be disposed in the display area DA.
  • first pixels PXL1 emitting light of a first color second pixels PXL2 emitting light of a second color, and light emitting a third color are included in the display area DA.
  • Third pixels PXL3 may be arranged. At least one of the first to third pixels PXL1 , PXL2 , and PXL3 disposed adjacent to each other may constitute one pixel unit PXU capable of emitting light of various colors.
  • each of the first to third pixels PXL1 , PXL2 , and PXL3 may be sub-pixels emitting light of a predetermined color.
  • the first pixel PXL1 may be a red pixel emitting red light
  • the second pixel PXL2 may be a green pixel emitting green light
  • the third pixel PXL3 may be a green pixel emitting green light. It may be a blue pixel emitting blue light, but is not limited thereto.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 include light emitting elements emitting light of the same color, and each of the light emitting elements disposed on each other. By including color conversion layers and/or color filters of different colors, light of the first color, the second color, and the third color may be emitted, respectively.
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 each include a first color light emitting element, a second color light emitting element, and a third color light emitting element. By providing as a light source, light of the first color, the second color, and the third color may be emitted, respectively.
  • the color, type, and/or number of pixels PXL constituting each pixel unit PXU are not particularly limited. That is, the color of light emitted from each pixel PXL may be variously changed.
  • the pixel PXL may include at least one light source driven by a predetermined control signal (eg, a scan signal and a data signal) and/or a predetermined power source (eg, a first power supply and a second power supply).
  • the light source is at least one light emitting device (LD) according to any one of the embodiments of FIGS. 1 and 2, for example, a subminiature having a size as small as a nanometer scale to a micrometer scale. It may include pillar-shaped light emitting devices LD. However, it is not necessarily limited thereto, and other types of light emitting elements LD may be used as a light source of the pixel PXL.
  • each pixel PXL may be configured as an active pixel.
  • the type, structure, and/or driving method of the pixels PXL applicable to the display device are not particularly limited.
  • each pixel PXL may be configured as a pixel of a passive or active light emitting display device having various structures and/or driving methods.
  • FIG. 4 is a circuit diagram illustrating a pixel according to an exemplary embodiment.
  • the pixel PXL shown in FIG. 4 is any one of the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 provided in the display panel PNL of FIG. 3 .
  • the first pixel PXL1 , the second pixel PXL2 , and the third pixel PXL3 may have structures substantially the same as or similar to each other.
  • the pixel PXL may include a light emitting unit LSU for generating light having a luminance corresponding to a data signal, and a pixel circuit PXC for driving the light emitting unit LSU.
  • the light emitting unit LSU may include at least one light emitting element LD connected between the first power source VDD and the second power source VSS.
  • the light emitting unit LSU includes a first electrode ET1 and a second power line PL2 connected to the first power source VDD via the pixel circuit PXC and the first power line PL1. It may include a second electrode ET2 connected to the second power supply VSS through a second electrode ET2 and a plurality of light emitting elements LD electrically connected between the first and second electrodes ET1 and ET2.
  • the first electrode ET1 may be an anode electrode
  • the second electrode ET2 may be a cathode electrode.
  • Each of the light emitting elements LD has a first end connected to the first power source VDD through the first electrode ET1 and/or the pixel circuit PXC and a second power source VSS through the second electrode ET2. ) It may include a second end connected to. That is, the light emitting elements LD may be connected in a forward direction between the first and second electrodes ET1 and ET2. Each light emitting element LD forwardly connected between the first power supply VDD and the second power supply VSS constitutes each effective light source, and these effective light sources are gathered to form the light emitting unit LSU of the pixel PXL. can be configured.
  • the first power source VDD and the second power source VSS may have different potentials so that the light emitting devices LD can emit light.
  • the first power supply VDD may be set to a high-potential power supply
  • the second power supply VSS may be set to a low-potential power supply.
  • a potential difference between the first power source VDD and the second power source VSS may be set to at least a threshold voltage or higher of the light emitting elements LD during the light emitting period of the pixel PXL.
  • One end of the light emitting elements LD constituting each light emitting unit LSU passes through one electrode of the light emitting unit LSU (eg, the first electrode ET1 of each pixel PXL) to the pixel circuit ( PXC) and may be connected to the first power source VDD through the pixel circuit PXC and the first power line PL1.
  • Other ends of the light emitting elements LD connect the second power source VSS through the other electrode of the light emitting unit LSU (eg, the second electrode ET2 of each pixel PXL) and the second power supply line PL2. ) can be connected in common.
  • the light emitting elements LD may emit light with luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to a grayscale value to be expressed in a corresponding frame to the light emitting unit LSU.
  • the driving current supplied to the light emitting unit LSU may be divided and flowed to the light emitting devices LD connected in a forward direction. Accordingly, while each light emitting element LD emits light with a luminance corresponding to a current flowing therethrough, the light emitting unit LSU may emit light with a luminance corresponding to the driving current.
  • the pixel circuit PXC may be connected between the first power source VDD and the first electrode ET1.
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC is It may be connected to the i-th scan line Si and the j-th data line Dj of the display area DA.
  • the pixel circuit PXC may include a plurality of transistors T1 , T2 , and T3 and at least one storage capacitor Cst.
  • the first transistor T1 may be connected between the first power source VDD and the light emitting unit LSU.
  • the first electrode (eg, the drain electrode) of the first transistor T1 is connected to the first power source VDD
  • the second electrode (eg, the source electrode) of the first transistor T1 is It may be connected to the first electrode ET1.
  • a gate electrode of the first transistor T1 may be connected to the first node N1.
  • the first transistor T1 may control the driving current supplied to the light emitting unit LSU in response to the voltage of the first node N1. That is, the first transistor T1 may be a driving transistor that controls the driving current of the pixel PXL.
  • the second transistor T2 may be connected between the data line Dj and the first node N1.
  • a first electrode of the second transistor T2 may be connected to the data line Dj
  • a second electrode of the second transistor T2 may be connected to the first node N1.
  • a gate electrode of the second transistor T2 may be connected to the scan line Si.
  • the second transistor T2 is turned on when a scan signal SSi of a gate-on voltage (eg, a high level voltage) is supplied from the scan line Si, so that the data line Dj and the first node ( N1) can be electrically connected.
  • a gate-on voltage eg, a high level voltage
  • the data signal DSj of the corresponding frame is supplied to the data line Dj, and the data signal DSj is supplied with the gate-on voltage scanning signal SSi, and the second transistor is turned on during the period. It may be transmitted to the first node N1 through T2. That is, the second transistor T2 may be a switching transistor for transferring each data signal DSj to the inside of the pixel PXL.
  • the third transistor T3 may be connected between the first transistor T1 and the sensing line SLj.
  • one electrode of the third transistor T3 is connected to a second electrode (eg, a source electrode) of the first transistor T1 connected to the first electrode ET1, and Another electrode may be connected to the sensing line SLj. Meanwhile, when the sensing line SLj is omitted, another electrode of the third transistor T3 may be connected to the data line Dj.
  • a gate electrode of the third transistor T3 may be connected to the sensing control line SCLi.
  • the gate electrode of the third transistor T3 may be connected to the scan line Si.
  • the third transistor T3 is turned on by the sensing control signal SCSi of the gate-on voltage (eg, high level voltage) supplied to the sensing control line SCLi during a predetermined sensing period, and is turned on by the sensing control line SCLi.
  • SLj and the first transistor T1 may be electrically connected.
  • the sensing period may be a period for extracting characteristics (eg, a threshold voltage of the first transistor T1 , etc.) of each of the pixels PXL disposed in the display area DA.
  • a predetermined reference voltage for turning on the first transistor T1 is supplied to the first node N1 through the data line Dj and the second transistor T2, or each pixel PXL ) may be connected to a current source or the like to turn on the first transistor T1.
  • the third transistor T3 is turned on by supplying the sensing control signal SCSi of the gate-on voltage to the third transistor T3 to connect the first transistor T1 to the sensing line SLj.
  • the sensing signal SENj may be obtained through the sensing line SLj, and characteristics of each pixel PXL including the threshold voltage of the first transistor T1 may be detected using the sensing signal SENj.
  • Information about the characteristics of each pixel PXL may be used to convert image data so that a characteristic deviation between the pixels PXL disposed in the display area DA can be compensated for.
  • One electrode of the storage capacitor Cst may be connected to the second electrode of the first transistor T1, and the other electrode may be connected to the first node N1.
  • the storage capacitor Cst may be charged with a voltage corresponding to the data signal DSj supplied to the first node N1 during each frame period.
  • FIG. 4 illustrates an embodiment in which effective light sources constituting each light emitting unit LSU, that is, light emitting elements LD are all connected in parallel
  • the present invention is not necessarily limited thereto.
  • the light emitting unit LSU of each pixel PXL may have a serial structure of at least two or more stages.
  • the light emitting elements constituting each series stage may be serially connected to each other by at least one intermediate electrode.
  • FIG. 5 is a cross-sectional view illustrating a pixel according to an exemplary embodiment.
  • transistor T1 shows a first transistor T1 among various circuit elements constituting the pixel circuit (PXC in FIG. 4), and there is no need to distinguish between the first transistor T1 and the second transistor T2. In this case, it will be collectively referred to as "transistor (T)". Meanwhile, the structure and/or position of each layer of the transistor T is not limited to the embodiment shown in FIG. 5 and may be variously changed depending on the embodiment.
  • circuit elements for example, transistors T and various wires connected thereto, are disposed on the substrate SUB of the pixels PXL and the display panel PNL having the pixels PXL according to an exemplary embodiment. It can be.
  • First and second alignment electrodes ELT1 and ELT2, light emitting devices LD, and/or first and second electrode parts SE1 and SE2 may be disposed on the circuit elements.
  • the substrate SUB constitutes a base member and may be a rigid or flexible substrate or film.
  • the substrate SUB may be a rigid substrate made of glass or tempered glass, a flexible substrate (or thin film) made of plastic or metal, or at least one insulating layer.
  • the material and/or physical properties of the substrate SUB are not particularly limited.
  • the substrate SUB may be substantially transparent.
  • substantially transparent may mean that light can be transmitted with a predetermined transmittance or higher.
  • the substrate SUB may be translucent or opaque.
  • the substrate SUB may include a reflective material according to exemplary embodiments.
  • a transistor T may be disposed on the substrate SUB.
  • the transistor T may include a semiconductor pattern SCP, a gate electrode GAT, and first and second transistor electrodes TE1 and TE2, respectively.
  • a buffer layer BFL may be disposed on the substrate SUB.
  • the buffer layer BFL may prevent diffusion of impurities into each circuit element.
  • the buffer layer (BFL) may be composed of a single layer, but may also be composed of multiple layers of at least a double layer or more. When the buffer layer BFL is formed of multiple layers, each layer may be formed of the same material or different materials.
  • a semiconductor pattern SCP may be disposed on the buffer layer BFL.
  • the semiconductor pattern SCP is positioned between a first region contacting the first transistor electrode TE1, a second region contacting the second transistor electrode TE2, and between the first and second regions, respectively. It may include a channel region that In some embodiments, one of the first and second regions may be a source region and the other may be a drain region.
  • the semiconductor pattern SCP may be made of amorphous silicon or an oxide semiconductor.
  • the channel region of the semiconductor pattern SCP may be an intrinsic semiconductor as a semiconductor pattern not doped with a dopant, and the first and second regions of the semiconductor pattern SCP may be a semiconductor doped with a predetermined dopant, respectively.
  • a gate insulating layer GI may be disposed on the semiconductor pattern SCP.
  • the gate insulating layer GI may be disposed between the semiconductor pattern SCP and the gate electrode GAT.
  • the gate insulating layer (GI) may be composed of a single layer or multiple layers, and includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium It may include various kinds of inorganic materials including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a gate electrode GAT may be disposed on the gate insulating layer GI.
  • the gate electrode GAT may be disposed to overlap the semiconductor pattern SCP on the gate insulating layer GI in a third direction (Z-axis direction).
  • An interlayer insulating layer ILD may be disposed on the gate electrode GAT.
  • the interlayer insulating layer ILD may be disposed between the gate electrode GAT and the first and second transistor electrodes TE1 and TE2.
  • the interlayer insulating layer (ILD) may be composed of a single layer or multiple layers, and includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium It may include various kinds of inorganic materials including oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • First and second transistor electrodes TE1 and TE2 may be disposed on the interlayer insulating layer ILD.
  • the first and second transistor electrodes TE1 and TE2 may be disposed to overlap the semiconductor pattern SCP in a third direction (Z-axis direction).
  • the first and second transistor electrodes TE1 and TE2 may be electrically connected to the semiconductor pattern SCP.
  • the first transistor electrode TE1 may be electrically connected to the first region of the semiconductor pattern SCP through a contact hole penetrating the interlayer insulating layer ILD and/or the gate insulating layer GI.
  • the second transistor electrode TE2 may be electrically connected to the second region of the semiconductor pattern SCP through a contact hole passing through the interlayer insulating layer ILD and/or the gate insulating layer GI.
  • one of the first and second transistor electrodes TE1 and TE2 may be a source electrode and the other may be a drain electrode.
  • a power line PL may be disposed on the interlayer insulating layer ILD.
  • the power line PL may be disposed on the same layer as the first and second transistor electrodes TE1 and TE2. That is, the power line PL may be formed of the same conductive layer as the first and second transistor electrodes TE1 and TE2.
  • the power line PL may be simultaneously formed in the same process as the first and second transistor electrodes TE1 and TE2, but is not necessarily limited thereto.
  • the power line PL may correspond to the second power line PL2 described with reference to FIG. 4 .
  • a protective layer PSV may be disposed on the first and second transistor electrodes TE1 and TE2 and the power line PL.
  • the protective layer (PSV) may be composed of a single layer or multiple layers, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a conductive layer may be added on the protective layer PSV according to an embodiment.
  • the conductive layer may be electrically connected to the first and second transistor electrodes TE1 and TE2 and/or the power supply line PL, or constitute various wires or circuit elements.
  • a via layer VIA may be disposed on the circuit elements including the transistors T.
  • the via layer VIA may be made of an organic material to flatten the lower step.
  • the via layer (VIA) may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, poly It may contain an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the via layer VIA may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx) ), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • a bank BNK On the via layer VIA, a bank BNK, bank patterns BNP, first and second alignment electrodes ELT1 and ELT2, light emitting elements LD, and/or first and second electrode parts ( SE1, SE2) may be provided.
  • the bank BNK may form a dam structure that partitions a light emitting area to which the light emitting elements LD are to be supplied. For example, a desired type and/or amount of light emitting device ink may be supplied to the region partitioned by the bank BNK.
  • the bank (BNK) is composed of acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, polyesters resin), polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the bank BNK includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide (ZrOx). , hafnium oxide (HfOx), or titanium oxide (TiOx).
  • the bank BNK may include at least one light-blocking and/or reflective material. Accordingly, light leakage between adjacent pixels PXL may be prevented.
  • the bank BNK may include at least one black matrix material and/or color filter material.
  • the bank BNK may be formed in a black opaque pattern capable of blocking transmission of light.
  • a reflective film (not shown) may be formed on a surface (eg, a sidewall) of the bank BNK to increase light efficiency of each pixel PXL.
  • the bank patterns BNP may be disposed in an area partitioned by the bank BNK.
  • the bank patterns BNP may be disposed on a different layer from the bank BNK.
  • the insulating layer INS may be disposed on the bank patterns BNP
  • the bank BNK may be disposed on the insulating layer INS.
  • the bank patterns BNP may be disposed on the same layer as the bank BNK. In this case, the bank patterns BNP may be simultaneously formed in the same process as the bank BNK.
  • the bank patterns BNP may have various shapes according to exemplary embodiments.
  • the bank patterns BNP may protrude from the substrate SUB in a third direction (Z-axis direction).
  • the bank patterns BNP may be formed to have an inclined surface inclined at a predetermined angle with respect to the substrate SUB.
  • the bank patterns BNP may have curved or stepped sidewalls.
  • the bank patterns BNP may have a semicircular or semielliptical cross section.
  • Electrodes and insulating layers disposed on the bank patterns BNP may have shapes corresponding to the bank patterns BNP.
  • the first and second alignment electrodes ELT1 and ELT2 disposed on the bank patterns BNP may include inclined surfaces or curved surfaces having shapes corresponding to the shapes of the bank patterns BNP. Accordingly, the bank patterns BNP, together with the first and second alignment electrodes ELT1 and ELT2 provided thereon, direct light emitted from the light emitting elements LD toward the front surface of the pixel PXL, that is, the third It may function as a reflective member that improves light emission efficiency of the display panel PNL by guiding it in a direction (Z-axis direction).
  • the bank patterns BNP may include at least one organic material and/or inorganic material.
  • the bank patterns BNP may include acrylates resin, epoxy resin, phenolic resin, polyamides resin, polyimides resin, or polyimide resin. It may contain an organic material such as polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • the bank patterns BNP may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide ( ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • First and second alignment electrodes ELT1 and ELT2 may be disposed on the bank patterns BNP.
  • the first and second alignment electrodes ELT1 and ELT2 may be spaced apart from each other within the pixel PXL.
  • the first and second alignment electrodes ELT1 and ELT2 may receive alignment signals during the alignment of the light emitting elements LD. Accordingly, an electric field is formed between the first and second alignment electrodes ELT1 and ELT2 so that the light emitting elements LD supplied to the respective pixels PXL are connected to the first and second alignment electrodes ELT1 and ELT2.
  • ELT2 can be aligned.
  • first and second alignment electrodes ELT1 and ELT2 may include at least one conductive material.
  • the first and second alignment electrodes ELT1 and ELT2 may include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel ( Ni), neodymium (Nd), iridium (Ir), chromium (Cr), titanium (Ti), molybdenum (Mo), at least one of various metal materials including copper (Cu), or an alloy containing the same, indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), gallium zinc oxide (GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO); It may include at least one conductive material among conductive oxides and conductive polymers such as PEDOT, but is not necessarily limited thereto.
  • An insulating layer INS may be disposed on the first and second alignment electrodes ELT1 and ELT2.
  • the insulating layer (INS) may be composed of a single layer or multiple layers, and includes silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), and zirconium oxide. (ZrOx), hafnium oxide (HfOx), or titanium oxide (TiOx).
  • Light emitting devices LD may be disposed on the insulating layer INS.
  • the light emitting elements LD may be disposed between the first and second alignment electrodes ELT1 and ELT2 on the insulating layer INS.
  • the light emitting elements LD may be prepared in a form dispersed in light emitting element ink and supplied to each of the pixels PXL through an inkjet printing method or the like.
  • the light emitting elements LD may be dispersed in a volatile solvent and provided to each of the pixels PXL.
  • an alignment signal is supplied through the first and second alignment electrodes ELT1 and ELT2
  • an electric field is formed between the first and second alignment electrodes ELT1 and ELT2
  • the light emitting devices LD may be aligned between the alignment electrodes ELT1 and ELT2.
  • the light emitting elements LD may be stably arranged between the first and second alignment electrodes ELT1 and ELT2 by evaporating the solvent or removing the solvent.
  • An amorphous silicon layer SL may be disposed on the light emitting elements LD.
  • the amorphous silicon layer SL may include first and second electrode parts SE1 and SE2 and an insulating part SI.
  • the first electrode part SE1 is disposed on the first end EP1 of the light emitting elements LD and may contact the first end EP1 of the light emitting elements LD.
  • the first electrode unit SE1 may function as the first electrode ET1 described with reference to FIG. 4 .
  • the second electrode part SE2 is disposed on the second end EP2 of the light emitting elements LD and may contact the second end EP2 of the light emitting elements LD.
  • the second electrode unit SE2 may function as the second electrode ET2 described with reference to FIG. 4 .
  • Each of the first and second electrode parts SE1 and SE2 may include a dopant.
  • the first and second electrode parts SE1 and SE2 made of the amorphous silicon layer SL may be made conductive by the dopant.
  • the first and second electrode parts SE1 and SE2 may be formed of amorphous silicon containing an n-type dopant such as phosphorus (P), arsenic (As), or antimony (Sb).
  • an n-type dopant such as phosphorus (P), arsenic (As), or antimony (Sb).
  • P phosphorus
  • As arsenic
  • Sb antimony
  • the n-type dopant may include any one of Group 15 elements.
  • the first and second electrode parts SE1 and SE2 are formed of amorphous silicon including a p-type dopant such as boron (B), aluminum (Al), gallium (Ga), or indium (In). It can be. However, it is not necessarily limited thereto, and the p-type dopant may include any one of Group 13 elements.
  • a p-type dopant such as boron (B), aluminum (Al), gallium (Ga), or indium (In). It can be.
  • the p-type dopant may include any one of Group 13 elements.
  • the separation surface of the light emitting elements LD that is, the surface of at least one of the first and second end parts EP1 and EP2 is uniformly formed.
  • the first and second electrode parts SE1 and SE2 are the first and second electrode parts of the light emitting elements LD. It may contact the second ends EP1 and EP2 as a whole. That is, since the contact area with the first and second electrode parts SE1 and SE2 can be secured regardless of the shape of the separation surface of the light emitting elements LD, the light emitting efficiency can be improved.
  • the insulating part SI may be disposed between the first electrode part SE1 and the second electrode part SE2.
  • the insulation unit SI may be partially disposed on the light emitting elements LD.
  • the insulating part SI may not overlap the first and second end portions EP1 and EP2 of the light emitting elements LD. That is, the insulating part SI may expose the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the insulating portion SI may be formed of undoped amorphous silicon.
  • the first and second electrode parts SE1 and SE2 can be electrically separated, resulting in a short circuit defect. can be effectively prevented.
  • an additional process of removing the amorphous silicon layer SL between the first and second electrode parts SE1 and SE2 may be omitted in order to separate the first and second electrode parts SE1 and SE2. economy can be achieved.
  • the manufacturing process can be simplified.
  • the first electrode part SE1 connects to the first transistor electrode TE1 of the transistor T through a contact hole penetrating the above-described insulating layer INS, via layer VIA, and/or protective layer PSV. can be electrically connected.
  • the first electrode part SE1 may be directly connected to the first transistor electrode TE1 of the transistor T without contacting the first alignment electrode ELT1. That is, the first electrode part SE1 may be electrically separated from the first alignment electrode ELT1.
  • the first electrode part SE1 contacts the first alignment electrode ELT1 and causes corrosion to cause an oxide film (eg, aluminum oxide film) may be formed to prevent an increase in contact resistance.
  • an oxide film eg, aluminum oxide film
  • the second electrode unit SE2 may be electrically connected to the power line PL through a contact hole penetrating the above-described insulating layer INS, via layer VIA, and/or passivation layer PSV. have.
  • the second electrode part SE2 may be directly connected to the power line PL without contacting the second alignment electrode ELT2. That is, the second electrode part SE2 may be electrically separated from the second alignment electrode ELT2.
  • the second electrode unit SE2 contacts the second alignment electrode ELT2 and causes an oxide film (eg, an aluminum oxide film) due to corrosion. ) is formed to prevent an increase in contact resistance.
  • An insulating pattern INP may be disposed on the amorphous silicon layer SL.
  • the insulating pattern INP may be disposed on the insulating portion SI of the amorphous silicon layer SL and overlap the insulating portion SI in a third direction (Z-axis direction).
  • the insulating pattern INP may cover the insulating portion SI and completely overlap the insulating portion SI in the third direction (Z-axis direction), but is not necessarily limited thereto.
  • the width of the insulating pattern INP in the first direction (X-axis direction) may be substantially the same as the width of the insulating portion SI in the first direction (X-axis direction), but is not necessarily limited thereto.
  • the insulating pattern INP may include an inorganic material.
  • the insulating pattern INP may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium oxide ( HfOx), or titanium oxide (TiOx).
  • the insulating pattern (INP) is made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, polyimide resin ( polyimides resin), polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • FIG. 6 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • the first and second electrode parts SE1 and SE2 are electrically connected to the first and second alignment electrodes ELT1 and ELT2, respectively. It is distinguished from the embodiment of FIGS. 1 to 5 .
  • the first electrode part SE1 may be electrically connected to the first alignment electrode ELT1 through a contact hole penetrating the insulating layer INS.
  • the first alignment electrode ELT1 may be electrically connected to the first transistor electrode TE1 of the transistor T through a contact hole passing through the via layer VIA and/or the passivation layer PSV. That is, the first electrode part SE1 may be electrically connected to the transistor T through the first alignment electrode ELT1.
  • the second electrode part SE2 may be electrically connected to the second alignment electrode ELT2 through a contact hole penetrating the insulating layer INS.
  • the second alignment electrode ELT2 may be electrically connected to the power line PL through a contact hole passing through the via layer VIA and/or the passivation layer PSV. That is, the second electrode part SE2 may be electrically connected to the power line PL through the second alignment electrode ELT2.
  • the light emitting efficiency can be improved and the manufacturing process can be simplified. As explained.
  • FIG. 7 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • the pixel PXL according to the present embodiment further includes first and second connection electrodes CNE1 and CNE2 disposed on the amorphous silicon layer SL. It is distinguished from the embodiment of
  • the first and second connection electrodes CNE1 and CNE2 may be disposed on the first and second electrode portions SE1 and SE2 of the amorphous silicon layer SL, respectively.
  • the first connection electrode CNE1 is disposed on the first electrode portion SE1 exposed by the insulating pattern INP, and may contact the first electrode portion SE1.
  • the first connection electrode CNE1 is electrically connected to the first alignment electrode ELT1 through a contact hole penetrating the insulating layer INS, and the first alignment electrode ELT1 is connected to the via layer VIA and/or the protective layer. It may be electrically connected to the first transistor electrode TE1 of the transistor T through a contact hole penetrating the layer PSV. That is, the first electrode part SE1 may be electrically connected to the transistor T through the first connection electrode CNE1 and the first alignment electrode ELT1.
  • the first connection electrode CNE1 is connected to the transistor T through a contact hole penetrating the insulating layer INS, the via layer VIA, and/or the protective layer PSV. It is electrically connected to the first transistor electrode TE1, and the first electrode part SE1 may be electrically connected to the transistor T through the first connection electrode CNE1.
  • the second connection electrode CEN2 is disposed on the second electrode portion SE2 exposed by the insulating pattern INP, and may contact the second electrode portion SE2.
  • the second connection electrode CNE2 is electrically connected to the second alignment electrode ELT2 through a contact hole penetrating the insulating layer INS, and the second alignment electrode ELT2 is connected to the via layer VIA and/or the protective layer. It may be electrically connected to the power line PL through a contact hole penetrating the layer PSV. That is, the second electrode part SE2 may be electrically connected to the power line PL through the second connection electrode CNE2 and the second alignment electrode ELT2.
  • connection electrode CNE2 connects the power line PL through a contact hole penetrating the insulating layer INS, the via layer VIA, and/or the protective layer PSV. electrically connected, and the second electrode part SE2 may be electrically connected to the power line PL through the second connection electrode CNE2.
  • the first and second connection electrodes CNE1 and CNE2 may be disposed on the same layer. That is, the first and second connection electrodes CNE1 and CNE2 may be formed of the same conductive layer. The first and second connection electrodes CNE1 and CNE2 may be simultaneously formed in the same process. However, it is not necessarily limited thereto, and the first and second connection electrodes CNE1 and CNE2 may be disposed on different layers.
  • an insulating pattern INP may be disposed between the first and second connection electrodes CNE1 and CNE2. The first and second connection electrodes CNE1 and CNE2 may be easily separated by the insulating pattern INP.
  • the first and second connection electrodes CNE1 and CNE2 may be made of various transparent conductive materials, respectively.
  • the first and second connection electrodes CNE1 and CNE2 may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), or gallium zinc oxide ( GZO), zinc tin oxide (ZTO), or gallium tin oxide (GTO), and may include at least one of various transparent conductive materials, and may be implemented to be substantially transparent or translucent to satisfy a predetermined light transmittance. Accordingly, the light emitted from the first and second end portions EP1 and EP2 of the light emitting devices LD passes through the first and second connection electrodes CNE1 and CNE2 to the outside of the display panel PNL. can be released as
  • FIG. 8 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • the pixel PXL according to the present exemplary embodiment is different from the exemplary embodiments of FIGS. 1 to 5 in that the protective layer PSV includes the contact portion PSD.
  • the contact portion PSD of the protective layer PSV may include a dopant.
  • the contact portion PSD of the protective layer PSV may be made conductive by the dopant.
  • the contact portion PSD of the protective layer PSV may include an n-type dopant such as phosphorus (P), arsenic (As), or antimony (Sb).
  • P phosphorus
  • As arsenic
  • Sb antimony
  • the n-type dopant may include any one of Group 15 elements.
  • the contact portion PSD of the protective layer PSV may include a p-type dopant such as boron (B), aluminum (Al), gallium (Ga), or indium (In).
  • a p-type dopant such as boron (B), aluminum (Al), gallium (Ga), or indium (In).
  • the p-type dopant may include any one of Group 13 elements.
  • the contact portion PSD of the protective layer PSV may be doped together during the process of forming the first and second electrode portions SE1 and SE2 by injecting dopants into the amorphous silicon layer SL described above. . That is, the contact portion PSD may be formed by doping the amorphous silicon layer SL to form the first and second electrode portions SE1 and SE2 and simultaneously doping the protective layer PSV disposed thereunder. .
  • the first electrode part SE1 is electrically connected to the contact part PSD through the contact hole penetrating the above-described insulating layer INS and/or the via layer VIA, and through the contact part PSD, the transistor ( T) may be electrically connected to the first transistor electrode TE1.
  • the transistor ( T) may be electrically connected to the first transistor electrode TE1.
  • the second electrode part SE2 is electrically connected to the contact part PSD through the contact hole penetrating the above-described insulating layer INS and/or via layer VIA, and Through this, it may be electrically connected to the power line PL.
  • the second electrode part SE2 does not contact the power line PL and is electrically connected to the power line PL through the contact part PSD of the protective layer PSV, the second electrode part It is possible to prevent contact resistance from increasing due to the formation of an oxide film (eg, an aluminum oxide film) due to corrosion caused by SE2 in contact with the power line PL.
  • an oxide film eg, an aluminum oxide film
  • FIG. 9 is a cross-sectional view illustrating a pixel according to another exemplary embodiment.
  • the amorphous silicon layer SL exposes the first ends EP1 of the light emitting elements LD, and the first ends of the light emitting elements LD are exposed. It is distinguished from the embodiments of FIGS. 1 to 5 in that the connection electrode CNE is disposed on EP1.
  • the amorphous silicon layer SL may include an insulating part SI and an electrode part SE.
  • the insulation unit SI may be partially disposed on the light emitting elements LD.
  • the insulating part SI may not overlap the first and second end portions EP1 and EP2 of the light emitting elements LD. That is, the insulating part SI may expose the first and second ends EP1 and EP2 of the light emitting devices LD.
  • the insulating portion SI may be formed of undoped amorphous silicon. As such, when the undoped insulating part SI is provided on the light emitting elements LD, the electrode part SE and the connection electrode CNE disposed on one side and the other side of the insulating part SI are electrically connected. Since it can be separated, it is as described above that it is possible to effectively prevent the short circuit from occurring.
  • the electrode unit SE may be disposed on the second end EP2 of the light emitting elements LD, and may contact the second end EP2 of the light emitting elements LD.
  • the electrode unit SE may be electrically connected to the power line PL through a contact hole penetrating the insulating layer INS, the via layer VIA, and/or the passivation layer PSV.
  • the electrode part SE may include a dopant.
  • the electrode part SE may be formed of amorphous silicon including an n-type dopant such as phosphorus (P), arsenic (As), or antimony (Sb).
  • the electrode unit SE may be formed of amorphous silicon including a p-type dopant such as boron (B), aluminum (Al), gallium (Ga), or indium (In). .
  • the second end portion EP2 which is the separation surface of the light emitting devices LD, and the electrode portion SE may be in overall contact. That is, as described above, since the contact area with the electrode unit SE can be secured regardless of the shape of the separation surface of the light emitting devices LD, the luminous efficiency can be improved.
  • connection electrode CNE may be disposed on the first end EP1 of the light emitting devices LD exposed by the insulating portion SI of the amorphous silicon layer SL.
  • the connection electrode CNE may contact the first end EP1 of the light emitting elements LD.
  • the connection electrode CNE may be electrically connected to the first transistor electrode TE1 of the transistor T through a contact hole penetrating the insulating layer INS, the via layer VIA, and/or the passivation layer PSV. have.
  • connection electrode CNE may be made of various transparent conductive materials.
  • the connection electrode CNE may include indium tin oxide (ITO), indium zinc oxide (IZO), indium tin zinc oxide (ITZO), aluminum zinc oxide (AZO), gallium zinc oxide (GZO), or zinc tin oxide (ZTO). ), or at least one of various transparent conductive materials including gallium tin oxide (GTO), and may be implemented to be substantially transparent or translucent to satisfy a predetermined light transmittance. Accordingly, light emitted from the first end EP1 of the light emitting devices LD may pass through the connection electrode CNE and be emitted to the outside of the display panel PNL.
  • the electrode part SE is formed using the amorphous silicon layer SL on the second end part EP2, which is the separation surface of the light emitting elements LD, to prevent contact failure and to separate the light emitting elements LD.
  • a decrease in light efficiency can be minimized by forming the connection electrode CNE using a transparent conductive material on the first end EP1 that does not correspond to the surface.
  • 10 to 15 are cross-sectional views illustrating a manufacturing method of a display device according to an exemplary embodiment.
  • 10 to 15 are cross-sectional views for explaining a manufacturing method of the display device of FIG. 5 , and components substantially the same as those of FIG. 5 are denoted by the same reference numerals, and detailed reference numerals are omitted.
  • a substrate SUB including a first alignment electrode ELT1 and a second alignment electrode ELT2 is prepared, and a light emitting element is interposed between the first and second alignment electrodes ELT1 and ELT2.
  • LDs are provided.
  • An insulating layer INS is formed on the first and second alignment electrodes ELT1 and ELT2, and the light emitting elements LD are disposed between the first and second alignment electrodes ELT1 and ELT2 on the insulating layer INS. can be sorted on
  • the light emitting elements LD may be prepared in a form dispersed in light emitting element ink and supplied to each pixel PXL through an inkjet printing method or the like.
  • the light emitting elements LD may be dispersed in a volatile solvent and provided to the pixel PXL.
  • an alignment signal is supplied to the first and second alignment electrodes ELT1 and ELT2
  • an electric field is formed between the first and second alignment electrodes ELT1 and ELT2 to form the first and second alignment electrodes
  • the light emitting devices LD may be aligned between ELT1 and ELT2 ).
  • the light emitting elements LD may be stably arranged between the first and second alignment electrodes ELT1 and ELT2 by evaporating the solvent or removing the solvent.
  • an amorphous silicon layer SL is then formed on the light emitting elements LD.
  • the amorphous silicon layer SL may cover the entire first and second end portions EP1 and EP2 of the light emitting elements LD.
  • the amorphous silicon layer SL is in contact with the lower transistor T and/or power line PL through contact holes penetrating the insulating layer INS, the via layer VIA, and/or the passivation layer PSV.
  • the amorphous silicon layer SL may be formed over the entire surface of the substrate SUB, but is not necessarily limited thereto.
  • an insulating pattern layer INP′ is then formed on the amorphous silicon layer SL.
  • the insulating pattern layer INP' may entirely cover the amorphous silicon layer SL.
  • the insulating pattern layer INP' may be formed over the entire surface of the substrate SUB, but is not necessarily limited thereto.
  • the insulating pattern layer INP' may include an inorganic material.
  • the insulating pattern layer INP' may include silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlNx), aluminum oxide (AlOx), zirconium oxide (ZrOx), hafnium It may include at least one of oxide (HfOx) and titanium oxide (TiOx).
  • the insulating pattern layer (INP') may be made of acrylic resin, epoxy resin, phenolic resin, polyamides resin, or polyimide resin. It may also contain an organic material, including polyimides resin, polyesters resin, polyphenylenesulfides resin, or benzocyclobutene (BCB).
  • a mask pattern PR is then formed on the insulating pattern layer INP'.
  • the mask pattern PR may partially overlap the light emitting elements LD on the insulating pattern layer INP′ in a third direction (Z-axis direction).
  • the mask pattern PR is formed on the light emitting devices LD on the insulating pattern layer INP', and the first and second ends EP1 and EP2 and the third light emitting devices LD are formed on the light emitting devices LD. It may be formed to non-overlap in the direction (Z-axis direction). That is, the mask pattern PR may be formed to expose the first and second ends EP1 and EP2 of the light emitting devices LD on the insulating pattern layer INP'.
  • the insulating pattern layer INP' exposed by the mask pattern PR is removed to form the insulating pattern INP.
  • the insulating pattern INP may be formed to partially overlap the light emitting elements LD in a third direction (Z-axis direction) on the amorphous silicon layer SL.
  • the insulating pattern INP is formed on the light emitting elements LD on the amorphous silicon layer SL, and the first and second ends EP1 and EP2 of the light emitting elements LD and the third direction (Z-axis direction) may be formed to non-overlap. That is, the insulating pattern INP may be formed on the amorphous silicon layer SL to expose the first and second ends EP1 and EP2 of the light emitting elements LD.
  • the display device of FIG. 5 may be completed by partially doping the amorphous silicon layer SL.
  • the amorphous silicon layer SL exposed by the insulating pattern INP and/or the mask pattern PR may be made conductive by a dopant.
  • the first electrode part SE1 by doping the amorphous silicon layer SL exposed by the insulating pattern INP and/or the mask pattern PR on the first end EP1 of the light emitting elements LD, the first electrode part SE1 ) can be formed.
  • the first electrode part SE1 may function as the first electrode ET1 described with reference to FIG. 4 by contacting the first end EP1 of the light emitting elements LD.
  • the amorphous silicon layer SL exposed by the insulating pattern INP and/or the mask pattern PR is doped on the second end EP2 of the light emitting elements LD to form the second electrode part SE2.
  • the second electrode portion SE2 may contact the second end portion EP2 of the light emitting elements LD and function as the second electrode ET2 described with reference to FIG. 4 .
  • an n-type dopant such as phosphorus (P), arsenic (As), or antimony (Sb) may be implanted.
  • P phosphorus
  • As arsenic
  • Sb antimony
  • the n-type dopant may include any one of Group 15 elements.
  • a p-type dopant such as boron (B), aluminum (Al), gallium (Ga), or indium (In) may be implanted.
  • B boron
  • Al aluminum
  • Ga gallium
  • In indium
  • the p-type dopant may include any one of Group 13 elements.
  • the doping process may be performed in various ways, but ion implantation may be used as an example.
  • an insulating portion SI may be formed between the first and second electrode portions SE1 and SE2.
  • the insulating portion SI may be masked by the insulating pattern INP and/or the mask pattern PR so that dopants are not implanted, and thus insulating characteristics may be maintained.
  • a separate doping mask may be added according to embodiments.
  • the display device of FIG. 5 may be completed by doping the amorphous silicon layer SL to form the first and second electrode parts SE1 and SE2 and the insulating part SI, and then removing the mask pattern PR.
  • the separation surface of the light emitting elements LD that is, the surface of at least one of the first and second end parts EP1 and EP2 is uniform.
  • the first and second electrode parts SE1 and SE2 are formed by using the amorphous silicon layer SL to form the first and second electrode parts SE1 and SE2 of the light emitting elements LD. It may contact the first and second ends EP1 and EP2 as a whole. That is, since the contact area with the first and second electrode parts SE1 and SE2 can be secured regardless of the shape of the separation surface of the light emitting elements LD, the light emitting efficiency can be improved.
  • first and second electrode parts SE1 and SE2 can be electrically separated by forming the insulating part SI between the first and second electrode parts SE1 and SE2, short circuit defects can be effectively prevented. It can be prevented.
  • an additional process of removing the amorphous silicon layer SL between the first and second electrode parts SE1 and SE2 may be omitted in order to separate the first and second electrode parts SE1 and SE2. economy can be achieved.
  • first and second electrode portions SE1 and SE2 and the insulating portion SI may be simultaneously formed by partially doping the amorphous silicon layer SL, the ends EP1 and EP2 of the light emitting elements LD As described above, the manufacturing process can be simplified because the mask process for forming separate electrodes respectively connected to ) can be omitted.

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Abstract

표시 장치 및 그 제조 방법이 제공된다. 표시 장치는 기판 상에서 서로 이격된 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자들, 및 상기 발광 소자들 상에 배치된 비정질 실리콘층을 포함하며, 상기 비정질 실리콘층은, 상기 발광 소자들의 제1 단부 및 제2 단부 상에 배치된 전극부, 및 상기 전극부를 제외한 절연부를 포함한다.

Description

표시 장치 및 그 제조 방법
본 발명은 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 발광 효율을 향상시킴과 동시에 제조 공정을 간소화할 수 있는 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 기판 상에서 서로 이격된 제1 정렬 전극 및 제2 정렬 전극, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자들, 및 상기 발광 소자들 상에 배치된 비정질 실리콘층을 포함하며, 상기 비정질 실리콘층은, 상기 발광 소자들의 제1 단부 및 제2 단부 상에 배치된 전극부, 및 상기 전극부를 제외한 절연부를 포함한다.
상기 전극부는 도펀트를 포함할 수 있다.
상기 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 중 적어도 하나를 포함할 수 있다.
상기 전극부는, 상기 발광 소자들의 상기 제1 단부 상에 배치된 제1 전극부, 및 상기 발광 소자들의 상기 제2 단부 상에 배치된 제2 전극부를 포함할 수 있다.
상기 절연부는 상기 제1 전극부와 상기 제2 전극부 사이에 배치될 수 있다.
상기 표시 장치는 상기 절연부 상에 배치된 절연 패턴을 더 포함할 수 있다.
상기 절연 패턴은 상기 제1 전극부와 상기 제2 전극부 사이에 배치되어 상기 절연부와 중첩될 수 있다.
상기 제1 전극부는 상기 발광 소자들의 상기 제1 단부와 접촉하고, 상기 제2 전극부는 상기 발광 소자들의 상기 제2 단부와 접촉할 수 있다.
상기 제1 전극부는 상기 제1 정렬 전극과 전기적으로 분리될 수 있다.
상기 제1 전극부는 상기 기판 상에 제공된 트랜지스터와 전기적으로 연결될 수 있다.
상기 제1 전극부는 상기 트랜지스터 상에 제공된 보호층 및 비아층을 관통하는 컨택홀을 통해 상기 트랜지스터와 전기적으로 연결될 수 있다.
상기 제1 전극부는 상기 제1 정렬 전극과 상기 발광 소자들의 상기 제1 단부를 전기적으로 연결할 수 있다.
상기 표시 장치는 상기 제1 전극부 상에 배치된 제1 연결 전극, 및 상기 제2 전극부 상에 배치된 제2 연결 전극을 더 포함할 수 있다.
상기 절연부는 상기 발광 소자들의 상기 제1 단부를 노출하고, 상기 전극부는 상기 발광 소자들의 상기 제2 단부 상에 배치될 수 있다.
상기 표시 장치는 상기 발광 소자들의 상기 제1 단부 상에 배치된 연결 전극을 더 포함할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치의 제조 방법은 제1 정렬 전극 및 제2 정렬 전극을 포함하는 기판을 준비하는 단계, 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자들을 제공하는 단계, 상기 발광 소자들 상에 비정질 실리콘층을 형성하는 단계, 상기 비정질 실리콘층 상에 절연층을 형성하는 단계, 상기 절연층 상에 마스크 패턴을 형성하는 단계, 상기 마스크 패턴에 의해 노출된 절연층을 제거하여 절연 패턴을 형성하는 단계, 및 상기 절연 패턴에 의해 노출된 상기 비정질 실리콘층에 도펀트를 주입하여 상기 발광 소자들의 제1 단부 및 제2 단부 상에 전극부를 형성하는 단계를 포함한다.
상기 전극부를 형성하는 단계는, 상기 발광 소자들의 상기 제1 단부 상에 제공된 상기 비정질 실리콘층을 도핑하여 제1 전극부를 형성하는 단계, 및 상기 발광 소자들의 상기 제2 단부 상에 제공된 상기 비정질 실리콘층을 도핑하여 제2 전극부를 형성하는 단계를 포함할 수 있다.
상기 비정질 실리콘층은 상기 마스크 패턴과 중첩하는 절연부를 포함할 수 있다.
상기 비정질 실리콘층에 상기 도펀트를 주입하는 단계에서, 상기 절연부는 도핑되지 않을 수 있다.
상기 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 중 적어도 하나를 포함할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 의하면, 발광 소자들을 웨이퍼로부터 분리하는 과정에서 발광 소자들의 분리면 또는 단부의 표면이 균일하게 형성되지 않더라도, 비정질 실리콘층으로 형성된 전극부가 발광 소자들의 단부와 전체적으로 컨택할 수 있다. 즉, 발광 소자들의 분리면 형상과 무관하게 전극부와의 컨택 면적을 확보할 수 있으므로 발광 효율을 향상시킬 수 있다.
또한, 비정질 실리콘에 도펀트를 부분적으로 도핑하여 전극부와 절연부를 동시에 형성함으로써 다수의 전극들과 절연층을 각각 형성하기 위한 마스크 공정을 생략할 수 있으므로 제조 공정을 간소화할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
도 5는 일 실시예에 따른 화소를 나타내는 단면도이다.
도 6은 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 7은 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 8은 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 9는 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 공정 단계별 단면도들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, "연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 또한, 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1 및 도 2는 일 실시예에 따른 발광 소자를 나타내는 사시도 및 단면도이다. 도 1 및 도 2에서는 기둥형 발광 소자(LD)를 도시하였으나, 발광 소자(LD)의 종류 및/또는 형상이 이에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)을 포함할 수 있다.
발광 소자(LD)는 일 방향을 따라 연장된 기둥 형상으로 형성될 수 있다. 발광 소자(LD)는 제1 단부(EP1)와 제2 단부(EP2)를 가질 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 및 제2 반도체층들(11, 13) 중 하나가 배치될 수 있다. 발광 소자(LD)의 제2 단부(EP2)에는 제1 및 제2 반도체층들(11, 13) 중 나머지 하나가 배치될 수 있다. 예를 들어, 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 제2 단부(EP2)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)를 제조하는 과정에서 발광 소자들(LD)을 웨이퍼로부터 분리할 때 발광 소자들(LD)의 분리면 일 예로, 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나의 표면이 균일하게 형성되지 않을 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 상에 전극들이 형성되는 경우, 발광 소자들(LD)의 분리면과 상기 전극들의 컨택 면적 감소로 인해 컨택 저항이 증가하여 미발광하는 등 발광 효율이 저하될 수 있다. 이러한 컨택 불량을 방지하기 위해, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나의 분리면 상에 비정질 실리콘층(도 5의 SL)을 이용하여 전극부(도 5의 SE1, SE2)를 형성할 수 있다. 이에 따라, 발광 소자들(LD)의 분리면이 균일하게 형성되지 않더라도, 분리면의 형상과 무관하게 컨택 면적을 확보할 수 있으므로 발광 효율을 향상시킬 수 있다. 이에 대한 상세한 설명은 도 5 등을 참조하여 후술하기로 한다.
제1 반도체층(11)은 제1 도전형의 반도체층일 수 있다. 예를 들어, 제1 반도체층(11)은 p형 반도체층을 포함할 수 있다. 일 예로, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 적어도 하나의 반도체 재료를 포함하며, 붕소(B), 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은 제1 도전형 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질이 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)과 제2 반도체층(13) 사이에 배치될 수 있다. 활성층(12)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(multi quantum well, MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 활성층(12)은 GaN, InGaN, InAlGaN, AlGaN, 또는 AlN 등을 포함할 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
발광 소자(LD)의 양단에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12) 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 제2 반도체층(13)은 n형 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, 또는 AlN 중 어느 하나의 반도체 재료를 포함하며, 인(P), 비소(As), 또는 안티몬(Sb) 등과 같은 제2 도전형 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제2 반도체층(13)을 구성할 수 있다.
전극층(14)은 발광 소자(LD)의 제1 단부(EP1) 및/또는 제2 단부(EP2) 상에 배치될 수 있다. 도 2에서는 제1 반도체층(11) 상에 전극층(14)이 형성되는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 제2 반도체층(13) 상에 별도의 전극층이 더 배치될 수 있다.
전극층(14)은 투명한 금속 또는 투명한 금속 산화물을 포함할 수 있다. 일 예로, 전극층(14)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 및 아연 주석 산화물(ZTO) 중 적어도 하나를 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다. 이와 같이, 전극층(14)이 투명한 금속 또는 투명한 금속 산화물로 이루어지는 경우, 발광 소자(LD)의 활성층(12)에서 생성된 광이 전극층(14)을 통과하여 발광 소자(LD)의 외부로 방출될 수 있다.
발광 소자(LD)의 표면 상에는 절연막(INF)이 제공될 수 있다. 절연막(INF)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및/또는 전극층(14)의 표면 상에 직접 배치될 수 있다. 절연막(INF)은 서로 다른 극성을 가지는 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 실시예에 따라, 절연막(INF)은 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에 인접한 전극층(14) 및/또는 제2 반도체층(13)의 측부를 노출할 수 있다.
절연막(INF)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(INF)은 발광 소자들(LD)의 표면 결함을 최소화하여 발광 소자들(LD)의 수명 및 발광 효율을 향상시킬 수 있다.
절연막(INF)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 예를 들어, 절연막(INF)은 이중층으로 구성되며, 상기 이중층을 구성하는 각 층은 서로 상이한 물질을 포함할 수 있다. 일 예로, 절연막(INF)은 알루미늄 산화물(AlOx)과 실리콘 산화물(SiOx)로 구성된 이중층으로 구성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 실시예에 따라, 절연막(INF)은 생략될 수도 있다.
발광 소자(LD)는 나노미터 스케일 내지 마이크로미터 스케일(nanometer scale to micrometer scale) 정도로 작은 크기를 가질 수 있다. 일 예로, 발광 소자(LD)는 각각 나노미터 스케일 내지 마이크로미터 스케일 범위의 직경(D)(또는, 폭) 및/또는 길이(L)를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치, 일 예로 표시 장치 등의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
발광 소자(LD)는 식각 방식 등을 통해 기둥 형상으로 제조된 발광 소자일 수 있다. 본 명세서에서, 기둥 형상이라 함은 원 기둥 또는 다각 기둥 등과 같이 종횡비가 1보다 큰 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 포괄하며, 그 단면의 형상이 한정되는 것은 아니다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되는 것은 아니다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 3은 일 실시예에 따른 표시 장치를 나타내는 평면도이다.
도 3에서는 도 1 및 도 2의 실시예들에서 설명한 발광 소자(LD)를 광원으로서 이용할 수 있는 전자 장치의 일 예로서, 표시 장치, 특히 표시 장치에 구비되는 표시 패널(PNL)을 도시하기로 한다.
표시 패널(PNL)의 각 화소 유닛(PXU) 및 이를 구성하는 각각의 화소는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 도시되지 않은 적어도 하나의 구동 회로부(일 예로, 주사 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
도 3을 참조하면, 표시 패널(PNL)은 기판(SUB) 및 기판(SUB) 상에 배치된 화소 유닛(PXU)을 포함할 수 있다. 화소 유닛(PXU)은 제1 화소들(PXL1), 제2 화소들(PXL2) 및/또는 제3 화소들(PXL3)을 포함할 수 있다. 이하에서는, 제1 화소들(PXL1), 제2 화소들(PXL2), 및 제3 화소들(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
기판(SUB)은 표시 패널(PNL)의 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름)으로 이루어질 수 있으며, 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA) 및 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)에는 화소들(PXL)이 배치될 수 있다. 비표시 영역(NDA)에는 표시 영역(DA)의 화소들(PXL)에 연결되는 각종 배선들, 패드들 및/또는 내장 회로부가 배치될 수 있다. 화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 화소들(PXL1), 제2 색의 광을 방출하는 제2 화소들(PXL2), 및 제3 색의 광을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 각각 소정 색의 광을 방출하는 서브 화소일 수 있다. 실시예에 따라, 제1 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다.
일 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들을 구비하되, 각각의 발광 소자 상에 배치된 서로 다른 색상의 컬러 변환층 및/또는 컬러 필터를 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다. 다른 실시예에서, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자, 제2 색의 발광 소자, 및 제3 색의 발광 소자를 광원으로 구비함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수도 있다. 다만, 각각의 화소 유닛(PXU)을 구성하는 화소들(PXL)의 색상, 종류 및/또는 개수 등이 특별히 한정되지는 않는다. 즉, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
화소(PXL)는 소정의 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 광원을 포함할 수 있다. 일 실시예에서, 상기 광원은 도 1 및 도 2의 실시예들 중 어느 하나의 실시예에 의한 적어도 하나의 발광 소자(LD), 일 예로, 나노미터 스케일 내지 마이크로미터 스케일 정도로 작은 크기를 가지는 초소형 기둥형 발광 소자들(LD)을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 이외에도 다양한 종류의 발광 소자(LD)가 화소(PXL)의 광원으로 이용될 수 있다.
일 실시예에서, 각각의 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
도 4는 일 실시예에 따른 화소를 나타내는 회로도이다.
실시예에 따라, 도 4에 도시된 화소(PXL)는 도 3의 표시 패널(PNL)에 구비된 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 어느 하나일 수 있다. 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하기 위한 발광부(LSU), 및 발광부(LSU)를 구동하기 위한 화소 회로(PXC)를 포함할 수 있다.
발광부(LSU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 예를 들어, 발광부(LSU)는 화소 회로(PXC) 및 제1 전원선(PL1)을 경유하여 제1 전원(VDD)에 연결되는 제1 전극(ET1), 제2 전원선(PL2)을 통해 제2 전원(VSS)에 연결되는 제2 전극(ET2), 및 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 일 실시예에서, 제1 전극(ET1)은 애노드 전극이고, 제2 전극(ET2)은 캐소드 전극일 수 있다.
발광 소자들(LD) 각각은 제1 전극(ET1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 연결되는 제1 단부 및 제2 전극(ET2)을 통해 제2 전원(VSS)에 연결되는 제2 단부를 포함할 수 있다. 즉, 발광 소자들(LD)은 제1 및 제2 전극들(ET1, ET2)의 사이에 순방향으로 연결될 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성하고, 이러한 유효 광원들이 모여 화소(PXL)의 발광부(LSU)를 구성할 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 발광 소자들(LD)이 발광할 수 있도록 서로 다른 전위를 가질 수 있다. 일 예로, 제1 전원(VDD)은 고전위 전원으로 설정되고, 제2 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 적어도 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
각각의 발광부(LSU)를 구성하는 발광 소자들(LD)의 일 단부는 발광부(LSU)의 일 전극(일 예로, 각 화소(PXL)의 제1 전극(ET1))을 통해 화소 회로(PXC)에 공통으로 연결되며, 화소 회로(PXC) 및 제1 전원선(PL1)을 통해 제1 전원(VDD)에 연결될 수 있다. 발광 소자들(LD)의 타 단부는 발광부(LSU)의 다른 전극(일 예로, 각 화소(PXL)의 제2 전극(ET2)) 및 제2 전원선(PL2)을 통해 제2 전원(VSS)에 공통으로 연결될 수 있다.
발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임에서 표현할 계조 값에 대응하는 구동 전류를 발광부(LSU)으로 공급할 수 있다. 발광부(LSU)로 공급된 구동 전류는 순방향으로 연결된 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광부(LSU)가 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 제1 전극(ET1)의 사이에 연결될 수 있다. 화소 회로(PXC)는 해당 화소(PXL)의 주사선(Si) 및 데이터선(Dj)에 연결될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 수평 라인(행) 및 j(j는 자연수)번째 수직 라인(열)에 배치되는 경우, 화소 회로(PXC)는 표시 영역(DA)의 i번째 주사선(Si) 및 j번째 데이터선(Dj)에 연결될 수 있다.
실시예에 따라, 화소 회로(PXC)는 복수의 트랜지스터들(T1, T2, T3)과 적어도 하나의 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 전원(VDD)과 발광부(LSU)의 사이에 연결될 수 있다. 예를 들어, 제1 트랜지스터(T1)의 제1 전극(일 예로, 드레인 전극)은 제1 전원(VDD)에 연결되고, 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)은 제1 전극(ET1)에 연결될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 이러한 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광부(LSU)로 공급되는 구동 전류를 제어할 수 있다. 즉, 제1 트랜지스터(T1)는 화소(PXL)의 구동 전류를 제어하는 구동 트랜지스터일 수 있다.
제2 트랜지스터(T2)는 데이터선(Dj)과 제1 노드(N1)의 사이에 연결될 수 있다. 예를 들어, 제2 트랜지스터(T2)의 제1 전극은 데이터선(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 전극은 제1 노드(N1)에 연결될 수 있다. 제2 트랜지스터(T2)의 게이트 전극은 주사선(Si)에 연결될 수 있다. 이러한 제2 트랜지스터(T2)는 주사선(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 주사 신호(SSi)가 공급될 때 턴-온되어, 데이터선(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
각각의 프레임 기간마다 해당 프레임의 데이터 신호(DSj)가 데이터선(Dj)으로 공급되고, 데이터 신호(DSj)는 게이트-온 전압의 주사 신호(SSi)가 공급되는 기간 동안 턴-온된 제2 트랜지스터(T2)를 통해 제1 노드(N1)로 전달될 수 있다. 즉, 제2 트랜지스터(T2)는 각각의 데이터 신호(DSj)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 센싱선(SLj)의 사이에 연결될 수 있다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은 제1 전극(ET1)에 연결된 제1 트랜지스터(T1)의 제2 전극(일 예로, 소스 전극)에 연결되고, 제3 트랜지스터(T3)의 다른 전극은 센싱선(SLj)에 연결될 수 있다. 한편, 센싱선(SLj)이 생략되는 경우 제3 트랜지스터(T3)의 다른 전극은 데이터선(Dj)에 연결될 수도 있다.
제3 트랜지스터(T3)의 게이트 전극은 센싱 제어선(SCLi)에 연결될 수 있다. 센싱 제어선(SCLi)이 생략되는 경우, 제3 트랜지스터(T3)의 게이트 전극은 주사선(Si)에 연결될 수도 있다. 이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 센싱 제어선(SCLi)으로 공급되는 게이트-온 전압(일 예로, 하이 레벨 전압)의 센싱 제어 신호(SCSi)에 의해 턴-온되어 센싱선(SLj)과 제1 트랜지스터(T1)를 전기적으로 연결할 수 있다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)을 추출하는 기간일 수 있다. 상기 센싱 기간 동안 데이터선(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 센싱 제어 신호(SCSi)를 공급하여 제3 트랜지스터(T3)를 턴-온시킴에 의해 제1 트랜지스터(T1)를 센싱선(SLj)에 연결할 수 있다. 이후, 센싱선(SLj)을 통해 센싱 신호(SENj)를 획득하고, 센싱 신호(SENj)를 이용해 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성을 검출할 수 있다. 각 화소(PXL)의 특성에 대한 정보는 표시 영역(DA)에 배치된 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는 데에 이용될 수 있다.
스토리지 커패시터(Cst)의 일 전극은 제1 트랜지스터(T1)의 제2 전극에 연결되고, 다른 전극은 제1 노드(N1)에 연결될 수 있다. 스토리지 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DSj)에 대응하는 전압을 충전할 수 있다.
또한, 도 4에서는 각각의 발광부(LSU)를 구성하는 유효 광원들, 즉 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 반드시 이에 제한되는 것은 아니다. 예를 들어, 각 화소(PXL)의 발광부(LSU)는 적어도 2단 이상의 직렬 구조를 포함하도록 구성될 수도 있다. 이 경우, 각 직렬단을 구성하는 발광 소자들은 적어도 하나의 중간 전극에 의해 서로 직렬 연결될 수 있다.
도 5는 일 실시예에 따른 화소를 나타내는 단면도이다.
도 5에서는 화소 회로(도 4의 PXC)를 구성하는 다양한 회로 소자들 중 제1 트랜지스터(T1)를 도시하며, 제1 트랜지스터(T1)와 제2 트랜지스터(T2)를 구분하여 명기할 필요가 없을 경우에는 "트랜지스터(T)"로 포괄하여 지칭하기로 한다. 한편, 트랜지스터(T)의 구조 및/또는 층별 위치 등이 도 5에 도시된 실시예에 한정되는 것은 아니며, 실시예에 따라 다양하게 변경될 수 있다.
도 5를 참조하면, 일 실시예에 따른 화소들(PXL) 및 이를 구비한 표시 패널(PNL)의 기판(SUB) 상에는 회로 소자들 일 예로, 트랜지스터들(T) 및 이에 연결되는 각종 배선들이 배치될 수 있다. 상기 회로 소자들 상에는 제1 및 제2 정렬 전극들(ELT1, ELT2), 발광 소자들(LD), 및/또는 제1 및 제2 전극부들(SE1, SE2)이 배치될 수 있다.
기판(SUB)은 베이스 부재를 구성하는 것으로서, 경성 또는 연성의 기판이나 필름일 수 있다. 일 예로, 기판(SUB)은 유리 또는 강화 유리로 이루어진 경성 기판, 플라스틱 또는 금속 재질의 연성 기판(또는, 박막 필름), 또는 적어도 한 층의 절연층일 수 있다. 기판(SUB)의 재료 및/또는 물성이 특별히 한정되지는 않는다. 일 실시예에서, 기판(SUB)은 실질적으로 투명할 수 있다. 여기서, 실질적으로 투명이라 함은 소정의 투과도 이상으로 광을 투과시킬 수 있음을 의미할 수 있다. 다른 실시예에서, 기판(SUB)은 반투명 또는 불투명할 수 있다. 또한, 기판(SUB)은 실시예에 따라서 반사성의 물질을 포함할 수도 있다.
기판(SUB) 상에는 트랜지스터(T)가 배치될 수 있다. 트랜지스터(T)는 각각 반도체 패턴(SCP), 게이트 전극(GAT), 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다.
기판(SUB) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 각각의 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 비정질 실리콘 또는 산화물 반도체 등으로 이루어질 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 도펀트가 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 소정의 도펀트가 도핑된 반도체일 수 있다.
반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 게이트 전극(GAT)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 게이트 전극(GAT)이 배치될 수 있다. 게이트 전극(GAT)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다.
게이트 전극(GAT) 상에는 층간 절연층(ILD)이 배치될 수 있다. 일 예로, 층간 절연층(ILD)은 게이트 전극(GAT)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다. 층간 절연층(ILD)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
층간 절연층(ILD) 상에는 제1 및 제2 트랜지스터 전극들(TE1, TE2)이 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 층간 절연층(ILD) 및/또는 게이트 절연층(GI)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 층간 절연층(ILD) 및/또는 게이트 절연층(GI)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
층간 절연층(ILD) 상에는 전원선(PL)이 배치될 수 있다. 전원선(PL)은 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 층에 배치될 수 있다. 즉, 전원선(PL)은 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 도전층으로 이루어질 수 있다. 예를 들어, 전원선(PL)은 제1 및 제2 트랜지스터 전극들(TE1, TE2)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다. 전원선(PL)은 도 4를 참조하여 설명한 제2 전원선(PL2)에 해당할 수 있다.
제1 및 제2 트랜지스터 전극들(TE1, TE2)과 전원선(PL) 상에는 보호층(PSV)이 배치될 수 있다. 보호층(PSV)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
도면에서 도시되지 않았으나, 실시예에 따라 보호층(PSV) 상에 도전층이 추가될 수 있다. 이 경우, 상기 도전층은 제1 및 제2 트랜지스터 전극들(TE1, TE2) 및/또는 전원선(PL)과 전기적으로 연결되거나, 각종 배선들 또는 회로 소자를 구성할 수 있다.
트랜지스터들(T)을 비롯한 회로 소자들 상부에는 비아층(VIA)이 배치될 수 있다. 비아층(VIA)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 비아층(VIA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 비아층(VIA)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
비아층(VIA) 상에는 뱅크(BNK), 뱅크 패턴들(BNP), 제1 및 제2 정렬 전극들(ELT1, ELT2), 발광 소자들(LD), 및/또는 제1 및 제2 전극부들(SE1, SE2) 이 제공될 수 있다.
뱅크(BNK)는 각 화소들(PXL)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 공급되어야 할 발광 영역을 구획하는 댐 구조물을 형성할 수 있다. 예를 들어, 뱅크(BNK)에 의해 구획된 영역에 원하는 종류 및/또는 양의 발광 소자 잉크를 공급할 수 있다.
뱅크(BNK)는 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크(BNK)는 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
실시예에 따라, 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 이에 따라 인접한 화소들(PXL)의 사이에서 빛샘을 방지할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 매트릭스 물질 및/또는 컬러 필터 물질 등을 포함할 수 있다. 일 예로, 뱅크(BNK)는 광의 투과를 차단할 수 있는 흑색의 불투명 패턴으로 형성될 수 있다. 일 실시예에서, 각 화소(PXL)의 광 효율을 높일 수 있도록 뱅크(BNK)의 표면(일 예로, 측벽)에 도시되지 않은 반사막 등이 형성될 수도 있다.
뱅크 패턴들(BNP)은 뱅크(BNK)에 의해 구획된 영역 내에 배치될 수 있다. 뱅크 패턴들(BNP)은 뱅크(BNK)와 다른 층에 배치될 수 있다. 예를 들어, 뱅크 패턴들(BNP) 상에 절연층(INS)이 배치되고, 절연층(INS) 상에 뱅크(BNK)가 배치될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 뱅크(BNK)와 동일한 층에 배치될 수 있다. 이 경우, 뱅크 패턴들(BNP)은 뱅크(BNK)와 동일한 공정에서 동시에 형성될 수 있다.
뱅크 패턴들(BNP)은 실시예에 따라 다양한 형상을 가질 수 있다. 일 실시예에서, 뱅크 패턴들(BNP)은 기판(SUB) 상에서 제3 방향(Z축 방향)으로 돌출된 형상을 가질 수 있다. 또한, 뱅크 패턴들(BNP)은 기판(SUB)에 대하여 소정의 각도로 기울어진 경사면을 가지도록 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 곡면 또는 계단 형상 등의 측벽을 가질 수 있다. 일 예로, 뱅크 패턴들(BNP)은 반원 또는 반타원 형상 등의 단면을 가질 수 있다.
뱅크 패턴들(BNP)의 상부에 배치되는 전극들 및 절연층들은 뱅크 패턴들(BNP)에 대응하는 형상을 가질 수 있다. 일 예로, 뱅크 패턴들(BNP) 상에 배치되는 제1 및 제2 정렬 전극들(ELT1, ELT2)은 뱅크 패턴들(BNP)의 형상에 상응하는 형상을 가지는 경사면 또는 곡면을 포함할 수 있다. 이에 따라, 뱅크 패턴들(BNP)은 상부에 제공된 제1 및 제2 정렬 전극들(ELT1, ELT2)과 함께 발광 소자들(LD)로부터 방출되는 광을 화소(PXL)의 전면 방향, 즉 제3 방향(Z축 방향)으로 유도하여 표시 패널(PNL)의 출광 효율을 향상시키는 반사 부재로 기능할 수 있다.
뱅크 패턴들(BNP)은 적어도 하나의 유기 물질 및/또는 무기 물질을 포함할 수 있다. 일 예로, 뱅크 패턴들(BNP)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 뱅크 패턴들(BNP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
뱅크 패턴들(BNP) 상에는 제1 및 제2 정렬 전극들(ELT1, ELT2)이 배치될 수 있다. 제1 및 제2 정렬 전극들(ELT1, ELT2)은 화소(PXL) 내에서 서로 이격되도록 배치될 수 있다. 제1 및 제2 정렬 전극들(ELT1, ELT2)은 상술한 바와 같이 발광 소자들(LD)의 정렬 단계에서 정렬 신호를 공급받을 수 있다. 이에 따라, 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 전기장이 형성되어 각 화소들(PXL)에 공급된 발광 소자들(LD)이 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 정렬될 수 있다.
제1 및 제2 정렬 전극들(ELT1, ELT2)은 각각 적어도 하나의 도전 물질을 포함할 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ELT1, ELT2)은 각각 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 몰리브덴(Mo), 구리(Cu) 등을 비롯한 다양한 금속 물질 중 적어도 하나의 금속 또는 이를 포함하는 합금, 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO) 등과 같은 도전성 산화물, 및 PEDOT와 같은 도전성 고분자 중 적어도 하나의 도전 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제1 및 제2 정렬 전극들(ELT1, ELT2) 상에는 절연층(INS)이 배치될 수 있다. 절연층(INS)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
절연층(INS) 상에는 발광 소자들(LD)이 배치될 수 있다. 발광 소자들(LD)은 절연층(INS) 상에서 제1 및 제2 정렬 전극들(ELT1, ELT2) 사이에 배치될 수 있다.
발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소들(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 각 화소들(PXL)에 제공될 수 있다. 이어서, 제1 및 제2 정렬 전극들(ELT1, ELT2)을 통해 정렬 신호를 공급하게 되면, 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 전기장이 형성되면서, 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
발광 소자들(LD) 상에는 비정질 실리콘층(SL)이 배치될 수 있다. 비정질 실리콘층(SL)은 제1 및 제2 전극부들(SE1, SE2)과 절연부(SI)를 포함할 수 있다.
제1 전극부(SE1)는 발광 소자들(LD)의 제1 단부(EP1) 상에 배치되어, 발광 소자들(LD)의 제1 단부(EP1)와 접할 수 있다. 일 예로, 제1 전극부(SE1)는 도 4를 참조하여 설명한 제1 전극(ET1)으로 기능할 수 있다.
제2 전극부(SE2)는 발광 소자들(LD)의 제2 단부(EP2) 상에 배치되어, 발광 소자들(LD)의 제2 단부(EP2)와 접할 수 있다. 일 예로, 제2 전극부(SE2)는 도 4를 참조하여 설명한 제2 전극(ET2)으로 기능할 수 있다.
제1 및 제2 전극부들(SE1, SE2)은 각각 도펀트를 포함할 수 있다. 비정질 실리콘층(SL)으로 이루어진 제1 및 제2 전극부들(SE1, SE2)는 상기 도펀트에 의해 도체화될 수 있다.
제1 및 제2 전극부들(SE1, SE2)은 인(P), 비소(As), 또는 안티몬(Sb) 등과 같은 n형 도펀트를 포함하는 비정질 실리콘으로 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, n형 도펀트는 15족 원소 중 어느 하나를 포함할 수 있다.
실시예에 따라, 제1 및 제2 전극부들(SE1, SE2)은 붕소(B), 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은 p형 도펀트를 포함하는 비정질 실리콘으로 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, p형 도펀트는 13족 원소 중 어느 하나를 포함할 수 있다.
상술한 바와 같이, 발광 소자들(LD)을 웨이퍼로부터 분리하는 과정에서 발광 소자들(LD)의 분리면 즉, 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나의 표면이 균일하게 형성되지 않더라도, 비정질 실리콘층(SL)을 이용하여 제1 및 제2 전극부들(SE1, SE2)을 형성함으로써 제1 및 제2 전극부들(SE1, SE2)이 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 전체적으로 컨택할 수 있다. 즉, 발광 소자들(LD)의 분리면 형상과 무관하게 제1 및 제2 전극부들(SE1, SE2)과의 컨택 면적을 확보할 수 있으므로, 발광 효율을 향상시킬 수 있다.
절연부(SI)는 제1 전극부(SE1)와 제2 전극부(SE2) 사이에 배치될 수 있다. 절연부(SI)는 발광 소자들(LD) 상에 부분적으로 배치될 수 있다. 예를 들어, 절연부(SI)는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 비중첩할 수 있다. 즉, 절연부(SI)는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다.
일 실시예에서, 절연부(SI)는 도핑되지 않은 비정질 실리콘으로 형성될 수 있다. 이와 같이, 제1 및 제2 전극부들(SE1, SE2) 사이에 절연부(SI)가 제공되는 경우, 제1 및 제2 전극부들(SE1, SE2)를 전기적으로 분리할 수 있으므로 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다. 또한, 제1 및 제2 전극부들(SE1, SE2)을 분리하기 위해 제1 및 제2 전극부들(SE1, SE2) 사이의 비정질 실리콘층(SL)을 제거하는 추가 공정 등을 생략할 수 있으므로 공정 경제성을 확보할 수 있다.
상술한 바와 같이, 비정질 실리콘층(SL)을 부분적으로 도핑하여 제1 및 제2 전극부들(SE1, SE2)과 절연부(SI)를 동시에 형성하는 경우, 발광 소자들(LD)의 단부(EP1, EP2)에 연결되는 별도의 전극들을 각각 형성하기 위한 마스크 공정을 생략할 수 있으므로 제조 공정을 간소화할 수 있다.
제1 전극부(SE1)는 상술한 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 일 예로, 제1 전극부(SE1)는 제1 정렬 전극(ELT1)과 컨택하지 않고, 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 직접 연결될 수 있다. 즉, 제1 전극부(SE1)는 제1 정렬 전극(ELT1)과 전기적으로 분리될 수 있다. 이와 같이, 제1 전극부(SE1)가 제1 트랜지스터 전극(TE1)과 직접 연결되는 경우, 제1 전극부(SE1)가 제1 정렬 전극(ELT1)과 접촉하여 부식으로 인해 산화막(일 예로, 알루미늄 산화막)이 형성되어 컨택 저항이 증가하는 것을 방지할 수 있다.
유사하게, 제2 전극부(SE2)는 상술한 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 전원선(PL)과 전기적으로 연결될 수 있다. 일 예로, 제2 전극부(SE2)는 제2 정렬 전극(ELT2)과 컨택하지 않고, 전원선(PL)과 직접 연결될 수 있다. 즉, 제2 전극부(SE2)는 제2 정렬 전극(ELT2)과 전기적으로 분리될 수 있다. 이와 같이, 제2 전극부(SE2)가 전원선(PL)과 직접 연결되는 경우, 제2 전극부(SE2)가 제2 정렬 전극(ELT2)과 접촉하여 부식으로 인해 산화막(일 예로, 알루미늄 산화막)이 형성되어 컨택 저항이 증가하는 것을 방지할 수 있다.
비정질 실리콘층(SL) 상에는 절연 패턴(INP)이 배치될 수 있다. 예를 들어, 절연 패턴(INP)은 비정질 실리콘층(SL)의 절연부(SI) 상에 배치되어, 절연부(SI)와 제3 방향(Z축 방향)으로 중첩할 수 있다. 절연 패턴(INP)은 절연부(SI)를 커버하여, 절연부(SI)와 제3 방향(Z축 방향)으로 완전히 중첩할 수 있으나, 반드시 이에 제한되는 것은 아니다. 절연 패턴(INP)의 제1 방향(X축 방향)의 폭은 절연부(SI)의 제1 방향(X축 방향)의 폭과 실질적으로 동일할 수 있으나, 반드시 이에 제한되는 것은 아니다.
절연 패턴(INP)은 무기 물질을 포함할 수 있다. 예를 들어, 절연 패턴(INP)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 절연 패턴(INP)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 비롯한 유기 물질을 포함할 수도 있다.
이하, 다른 실시예에 대해 설명한다. 이하의 실시예에서 이미 설명한 구성과 동일한 구성에 대해서는 동일한 참조 번호로서 지칭하며, 중복 설명은 생략하거나 간략화하기로 한다.
도 6은 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 6을 참조하면, 본 실시예에 따른 화소(PXL)는 제1 및 제2 전극부들(SE1, SE2)이 각각 제1 및 제2 정렬 전극들(ELT1, ELT2)과 전기적으로 연결된다는 점에서 도 1 내지 도 5의 실시예와 구별된다.
제1 전극부(SE1)는 절연층(INS)을 관통하는 컨택홀을 통해 제1 정렬 전극(ELT1)과 전기적으로 연결될 수 있다. 제1 정렬 전극(ELT1)은 비아층(VIA) 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 즉, 제1 전극부(SE1)는 제1 정렬 전극(ELT1)을 통해 트랜지스터(T)와 전기적으로 연결될 수 있다.
제2 전극부(SE2)는 절연층(INS)을 관통하는 컨택홀을 통해 제2 정렬 전극(ELT2)과 전기적으로 연결될 수 있다. 제2 정렬 전극(ELT2)은 비아층(VIA) 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 전원선(PL)과 전기적으로 연결될 수 있다. 즉, 제2 전극부(SE2)는 제2 정렬 전극(ELT2)을 통해 전원선(PL)과 전기적으로 연결될 수 있다.
이외 비정질 실리콘층(SL)을 부분적으로 도핑하여 제1 및 제2 전극부들(SE1, SE2)과 절연부(SI)를 형성함으로써, 발광 효율을 향상시킴과 동시에 제조 공정을 간소화할 수 있음은 앞서 설명한 바와 같다.
도 7은 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 7을 참조하면, 본 실시예에 따른 화소(PXL)는 비정질 실리콘층(SL) 상에 배치되는 제1 및 제2 연결 전극들(CNE1, CNE2)을 더 포함한다는 점에서 도 1 내지 도 5의 실시예와 구별된다.
제1 및 제2 연결 전극들(CNE1, CNE2)은 각각 비정질 실리콘층(SL)의 제1 및 제2 전극부들(SE1, SE2) 상에 배치될 수 있다.
제1 연결 전극(CNE1)은 절연 패턴(INP)에 의해 노출된 제1 전극부(SE1) 상에 배치되어, 제1 전극부(SE1)와 접할 수 있다. 제1 연결 전극(CNE1)은 절연층(INS)을 관통하는 컨택홀을 통해 제1 정렬 전극(ELT1)과 전기적으로 연결되고, 제1 정렬 전극(ELT1)은 비아층(VIA) 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 즉, 제1 전극부(SE1)는 제1 연결 전극(CNE1)과 제1 정렬 전극(ELT1)을 통해 트랜지스터(T)와 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 연결 전극(CNE1)은 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결되고, 제1 전극부(SE1)는 제1 연결 전극(CNE1)을 통해 트랜지스터(T)와 전기적으로 연결될 수도 있다.
제2 연결 전극(CEN2)은 절연 패턴(INP)에 의해 노출된 제2 전극부(SE2) 상에 배치되어, 제2 전극부(SE2)와 접할 수 있다. 제2 연결 전극(CNE2)은 절연층(INS)을 관통하는 컨택홀을 통해 제2 정렬 전극(ELT2)과 전기적으로 연결되고, 제2 정렬 전극(ELT2)은 비아층(VIA) 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 전원선(PL)과 전기적으로 연결될 수 있다. 즉, 제2 전극부(SE2)는 제2 연결 전극(CNE2)과 제2 정렬 전극(ELT2)을 통해 전원선(PL)과 전기적으로 연결될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 연결 전극(CNE2)은 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 전원선(PL)과 전기적으로 연결되고, 제2 전극부(SE2)는 제2 연결 전극(CNE2)을 통해 전원선(PL)과 전기적으로 연결될 수도 있다.
일 실시예에서, 제1 및 제2 연결 전극들(CNE1, CNE2)은 서로 동일한 층에 배치될 수 있다. 즉, 제1 및 제2 연결 전극들(CNE1, CNE2)은 동일한 도전층으로 이루어질 수 있다. 제1 및 제2 연결 전극들(CNE1, CNE2)은 동일한 공정에서 동시에 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 및 제2 연결 전극들(CNE1, CNE2)은 서로 다른 층에 배치될 수도 있다. 일 실시예에서, 제1 및 제2 연결 전극들(CNE1, CNE2) 사이에는 절연 패턴(INP)이 배치될 수 있다. 제1 및 제2 연결 전극들(CNE1, CNE2)은 절연 패턴(INP)에 의해 용이하게 분리될 수 있다.
제1 및 제2 연결 전극들(CNE1, CNE2)은 각각 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 및 제2 연결 전극들(CNE1, CNE2)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)로부터 방출된 광은 제1 및 제2 연결 전극들(CNE1, CNE2)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
도 8은 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 8을 참조하면, 본 실시예에 따른 화소(PXL)는 보호층(PSV)이 컨택부(PSD)를 포함한다는 점에서 도 1 내지 도 5의 실시예와 구별된다.
보호층(PSV)의 컨택부(PSD)는 도펀트를 포함할 수 있다. 보호층(PSV)의 컨택부(PSD)는 상기 도펀트에 의해 도체화될 수 있다. 예를 들어, 보호층(PSV)의 컨택부(PSD)는 인(P), 비소(As), 또는 안티몬(Sb) 등과 같은 n형 도펀트를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, n형 도펀트는 15족 원소 중 어느 하나를 포함할 수 있다.
실시예에 따라, 보호층(PSV)의 컨택부(PSD)는 붕소(B), 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은 p형 도펀트를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, p형 도펀트는 13족 원소 중 어느 하나를 포함할 수 있다.
일 예로, 보호층(PSV)의 컨택부(PSD)는 상술한 비정질 실리콘층(SL)에 도펀트를 주입하여 제1 및 제2 전극부들(SE1, SE2)을 형성하는 과정에서 함께 도핑될 수 있다. 즉, 비정질 실리콘층(SL)을 도핑하여 제1 및 제2 전극부들(SE1, SE2)을 형성함과 동시에 하부에 배치된 보호층(PSV)을 도핑하여 컨택부(PSD)를 형성할 수 있다.
제1 전극부(SE1)는 상술한 절연층(INS) 및/또는 비아층(VIA)을 관통하는 컨택홀을 통해 컨택부(PSD)와 전기적으로 연결되고, 컨택부(PSD)를 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다. 이와 같이, 제1 전극부(SE1)가 제1 트랜지스터 전극(TE1)과 접촉하지 않고, 보호층(PSV)의 컨택부(PSD)를 통해 제1 트랜지스터 전극(TE1)과 전기적으로 연결되는 경우, 제1 전극부(SE1)가 제1 트랜지스터 전극(TE1)과 접촉하여 부식으로 인해 산화막(일 예로, 알루미늄 산화막)이 형성되어 컨택 저항이 증가하는 것을 방지할 수 있다.
유사하게, 제2 전극부(SE2)는 상술한 절연층(INS) 및/또는 비아층(VIA)을 관통하는 컨택홀을 통해 컨택부(PSD)와 전기적으로 연결되고, 컨택부(PSD)를 통해 전원선(PL)과 전기적으로 연결될 수 있다. 이와 같이, 제2 전극부(SE2)가 전원선(PL)과 접촉하지 않고, 보호층(PSV)의 컨택부(PSD)를 통해 전원선(PL)과 전기적으로 연결되는 경우, 제2 전극부(SE2)가 전원선(PL)과 접촉하여 부식으로 인해 산화막(일 예로, 알루미늄 산화막)이 형성되어 컨택 저항이 증가하는 것을 방지할 수 있다.
도 9는 또 다른 실시예에 따른 화소를 나타내는 단면도이다.
도 9를 참조하면, 본 실시예에 따른 화소(PXL)는 비정질 실리콘층(SL)이 발광 소자들(LD)의 제1 단부(EP1)를 노출하고, 발광 소자들(LD)의 제1 단부(EP1) 상에 연결 전극(CNE)이 배치된다는 점에서 도 1 내지 도 5의 실시예와 구별된다.
비정질 실리콘층(SL)은 절연부(SI)와 전극부(SE)를 포함할 수 있다. 절연부(SI)는 발광 소자들(LD) 상에 부분적으로 배치될 수 있다. 예를 들어, 절연부(SI)는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 비중첩할 수 있다. 즉, 절연부(SI)는 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출할 수 있다. 일 실시예에서, 절연부(SI)는 도핑되지 않은 비정질 실리콘으로 형성될 수 있다. 이와 같이, 발광 소자들(LD) 상에 미도핑된 절연부(SI)가 제공되는 경우, 절연부(SI)의 일측 및 타측에 배치되는 전극부(SE)와 연결 전극(CNE)을 전기적으로 분리할 수 있으므로, 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있음은 앞서 설명한 바와 같다.
전극부(SE)는 발광 소자들(LD)의 제2 단부(EP2) 상에 배치되어, 발광 소자들(LD)의 제2 단부(EP2)와 접할 수 있다. 전극부(SE)는 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 전원선(PL)과 전기적으로 연결될 수 있다.
전극부(SE)는 도펀트를 포함할 수 있다. 예를 들어, 전극부(SE)는 인(P), 비소(As), 또는 안티몬(Sb) 등과 같은 n형 도펀트를 포함하는 비정질 실리콘으로 형성될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 전극부(SE)는 붕소(B), 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은 p형 도펀트를 포함하는 비정질 실리콘으로 형성될 수 있다.
상술한 바와 같이, 발광 소자들(LD)을 웨이퍼로부터 분리하는 과정에서발광 소자들(LD)의 분리면 일 예로, 제2 단부(EP2)의 표면이 균일하게 형성되지 않더라도, 비정질 실리콘층(SL)으로 전극부(SE)를 형성함으로써 발광 소자들(LD)의 분리면인 제2 단부(EP2)와 전극부(SE)가 전체적으로 컨택할 수 있다. 즉, 발광 소자들(LD)의 분리면 형상과 무관하게 전극부(SE)와의 컨택 면적을 확보할 수 있으므로, 발광 효율을 향상시킬 수 있음은 앞서 설명한 바와 같다.
연결 전극(CNE)은 비정질 실리콘층(SL)의 절연부(SI)에 의해 노출된 발광 소자들(LD)의 제1 단부(EP1) 상에 배치될 수 있다. 연결 전극(CNE)은 발광 소자들(LD)의 제1 단부(EP1)와 접할 수 있다. 연결 전극(CNE)은 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀을 통해 트랜지스터(T)의 제1 트랜지스터 전극(TE1)과 전기적으로 연결될 수 있다.
연결 전극(CNE)은 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 연결 전극(CNE)은 인듐 주석 산화물(ITO), 인듐 아연 산화물(IZO), 인듐 주석 아연 산화물(ITZO), 알루미늄 아연 산화물(AZO), 갈륨 아연 산화물(GZO), 아연 주석 산화물(ZTO), 또는 갈륨 주석 산화물(GTO)을 비롯한 다양한 투명 도전 물질 중 적어도 하나를 포함하며, 소정의 투광도를 만족하도록 실질적으로 투명 또는 반투명하게 구현될 수 있다. 이에 따라, 발광 소자들(LD)의 제1 단부(EP1)로부터 방출된 광은 연결 전극(CNE)을 통과하여 표시 패널(PNL)의 외부로 방출될 수 있다.
상술한 실시예에 의하면, 발광 소자들(LD)의 분리면인 제2 단부(EP2) 상에는 비정질 실리콘층(SL)을 이용하여 전극부(SE)를 형성하여 컨택 불량을 방지함과 동시에, 분리면에 해당하지 않는 제1 단부(EP1) 상에는 투명 도전 물질을 이용하여 연결 전극(CNE)을 형성함으로써 광효율 저하를 최소화할 수 있다.
계속해서, 상술한 실시예들에 따른 표시 장치의 제조 방법에 대해 설명한다.
도 10 내지 도 15는 일 실시예에 따른 표시 장치의 제조 방법을 설명하기 공정 단계별 단면도들이다.
도 10 내지 도 15는 도 5의 표시 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 5와 실질적으로 동일한 구성요소에 대해서는 동일한 부호로 나타내고 자세한 부호를 생략한다.
도 10을 참조하면, 먼저 제1 정렬 전극(ELT1) 및 제2 정렬 전극(ELT2)을 포함하는 기판(SUB)을 준비하고, 제1 및 제2 정렬 전극들(ELT1, ELT2) 사이에 발광 소자들(LD)을 제공한다.
제1 및 제2 정렬 전극들(ELT1, ELT2) 상에는 절연층(INS)이 형성되고, 발광 소자들(LD)은 절연층(INS) 상에서 제1 및 제2 정렬 전극들(ELT1, ELT2) 사이에 정렬될 수 있다.
발광 소자들(LD)은 발광 소자 잉크 내에 분산된 형태로 준비되어, 잉크젯 프린팅 방식 등을 통해 각 화소(PXL)에 공급될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 분산되어 화소(PXL)에 제공될 수 있다. 이어서, 제1 및 제2 정렬 전극들(ELT1, ELT2)에 정렬 신호를 공급하면 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 전기장이 형성되어 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 제1 및 제2 정렬 전극들(ELT1, ELT2)의 사이에 발광 소자들(LD)을 안정적으로 배열할 수 있다.
도 11을 참조하면, 이어서 발광 소자들(LD) 상에 비정질 실리콘층(SL)을 형성한다. 비정질 실리콘층(SL)은 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2) 전체를 커버할 수 있다. 비정질 실리콘층(SL)은 절연층(INS), 비아층(VIA), 및/또는 보호층(PSV)을 관통하는 컨택홀들을 통해 하부의 트랜지스터(T) 및/또는 전원선(PL)과 접할 수 있다. 비정질 실리콘층(SL)은 기판(SUB)의 전면에 걸쳐 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 12를 참조하면, 이어서 비정질 실리콘층(SL) 상에 절연 패턴층(INP')을 형성한다. 절연 패턴층(INP')은 비정질 실리콘층(SL)을 전체적으로 커버할 수 있다. 절연 패턴층(INP')은 기판(SUB)의 전면에 걸쳐 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
절연 패턴층(INP')은 무기 물질을 포함할 수 있다. 예를 들어, 절연 패턴층(INP')은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx) 중 적어도 하나를 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 절연 패턴층(INP')은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등을 비롯한 유기 물질을 포함할 수도 있다.
도 13을 참조하면, 이어서 절연 패턴층(INP') 상에 마스크 패턴(PR)을 형성한다. 마스크 패턴(PR)은 절연 패턴층(INP') 상에서 발광 소자들(LD)과 제3 방향(Z축 방향)으로 부분적으로 중첩할 수 있다. 일 예로, 마스크 패턴(PR)은 절연 패턴층(INP') 상에서 발광 소자들(LD) 상에 형성되되, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 제3 방향(Z축 방향)으로 비중첩하도록 형성될 수 있다. 즉, 마스크 패턴(PR)은 절연 패턴층(INP') 상에서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 형성될 수 있다.
도 14를 참조하면, 이어서 마스크 패턴(PR)에 의해 노출된 절연 패턴층(INP')을 제거하여 절연 패턴(INP)을 형성한다. 절연 패턴(INP)은 비정질 실리콘층(SL) 상에서 발광 소자들(LD)과 제3 방향(Z축 방향)으로 부분적으로 중첩하도록 형성될 수 있다. 일 예로, 절연 패턴(INP)은 비정질 실리콘층(SL) 상에서 발광 소자들(LD) 상에 형성되되, 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 제3 방향(Z축 방향)으로 비중첩하도록 형성될 수 있다. 즉, 절연 패턴(INP)은 비정질 실리콘층(SL) 상에서 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)을 노출하도록 형성될 수 있다.
도 15를 참조하면, 이어서 비정질 실리콘층(SL)을 부분적으로 도핑하여 도 5의 표시 장치가 완성될 수 있다.
일 예로, 절연 패턴(INP) 및/또는 마스크 패턴(PR)에 의해 노출된 비정질 실리콘층(SL)은 도펀트에 의해 도체화될 수 있다. 예를 들어, 발광 소자들(LD)의 제1 단부(EP1) 상에서 절연 패턴(INP) 및/또는 마스크 패턴(PR)에 의해 노출된 비정질 실리콘층(SL)을 도핑하여 제1 전극부(SE1)를 형성할 수 있다. 제1 전극부(SE1)는 발광 소자들(LD)의 제1 단부(EP1)와 컨택하여 도 4를 참조하여 설명한 제1 전극(ET1)으로 기능할 수 있다.
또한, 발광 소자들(LD)의 제2 단부(EP2) 상에서 절연 패턴(INP) 및/또는 마스크 패턴(PR)에 의해 노출된 비정질 실리콘층(SL)을 도핑하여 제2 전극부(SE2)를 형성할 수 있다. 제2 전극부(SE2)는 발광 소자들(LD)의 제2 단부(EP2)와 컨택하여 도 4를 참조하여 설명한 제2 전극(ET2)으로 기능할 수 있다.
비정질 실리콘층(SL)을 도핑하는 과정에서 인(P), 비소(As), 또는 안티몬(Sb) 등과 같은 n형 도펀트를 주입할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, n형 도펀트는 15족 원소 중 어느 하나를 포함할 수 있다.
실시예에 따라, 비정질 실리콘층(SL)을 도핑하는 과정에서, 붕소(B), 알루미늄(Al), 갈륨(Ga), 또는 인듐(In)과 같은 p형 도펀트를 주입할 수도 있다. 다만, 반드시 이에 제한되는 것은 아니며, p형 도펀트는 13족 원소 중 어느 하나를 포함할 수 있다. 상기 도핑 공정은 다양한 방식에 의해 수행될 수 있으나, 일 예로 이온 주입법(ion implanation)이 이용될 수 있다.
비정질 실리콘층(SL)을 도핑하는 과정에서, 제1 및 제2 전극부들(SE1, SE2) 사이에 절연부(SI)가 형성될 수 있다. 일 예로, 절연부(SI)는 절연 패턴(INP) 및/또는 마스크 패턴(PR)에 의해 마스킹되어 도펀트가 주입되지 않아 절연 특성이 유지될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 실시예에 따라 별도의 도핑 마스크가 추가될 수 있다.
비정질 실리콘층(SL)을 도핑하여 제1 및 제2 전극부들(SE1, SE2)과 절연부(SI)를 형성한 후 마스크 패턴(PR)을 제거하여 도 5의 표시 장치가 완성될 수 있다.
상술한 실시예에 의하면, 발광 소자들(LD)을 웨이퍼로부터 분리하는 과정에서발광 소자들(LD)의 분리면 즉, 제1 및 제2 단부들(EP1, EP2) 중 적어도 하나의 표면이 균일하게 형성되지 않더라도, 비정질 실리콘층(SL)을 이용하여 제1 및 제2 전극부들(SE1, SE2)을 형성함으로써 제1 및 제2 전극부들(SE1, SE2)이 발광 소자들(LD)의 제1 및 제2 단부들(EP1, EP2)과 전체적으로 컨택할 수 있다. 즉, 발광 소자들(LD)의 분리면 형상과 무관하게 제1 및 제2 전극부들(SE1, SE2)과의 컨택 면적을 확보할 수 있으므로, 발광 효율을 향상시킬 수 있다.
또한, 제1 및 제2 전극부들(SE1, SE2) 사이에 절연부(SI)를 형성하여 제1 및 제2 전극부들(SE1, SE2)를 전기적으로 분리할 수 있으므로 쇼트 결함이 발생하는 것을 효과적으로 방지할 수 있다. 아울러, 제1 및 제2 전극부들(SE1, SE2)을 분리하기 위해 제1 및 제2 전극부들(SE1, SE2) 사이의 비정질 실리콘층(SL)을 제거하는 추가 공정 등을 생략할 수 있으므로 공정 경제성을 확보할 수 있다.
또한, 비정질 실리콘층(SL)을 부분적으로 도핑하여 제1 및 제2 전극부들(SE1, SE2)과 절연부(SI)를 동시에 형성할 수 있으므로, 발광 소자들(LD)의 단부(EP1, EP2)에 연결되는 별도의 전극들을 각각 형성하기 위한 마스크 공정을 생략할 수 있으므로 제조 공정을 간소화할 수 있음은 앞서 설명한 바와 같다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (20)

  1. 기판 상에서 서로 이격된 제1 정렬 전극 및 제2 정렬 전극;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 배치된 발광 소자들; 및
    상기 발광 소자들 상에 배치된 비정질 실리콘층을 포함하며,
    상기 비정질 실리콘층은,
    상기 발광 소자들의 제1 단부 및 제2 단부 상에 배치된 전극부; 및
    절연부를 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 전극부는 도펀트를 포함하는 표시 장치.
  3. 제2 항에 있어서,
    상기 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 중 적어도 하나를 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 전극부는,
    상기 발광 소자들의 상기 제1 단부 상에 배치된 제1 전극부; 및
    상기 발광 소자들의 상기 제2 단부 상에 배치된 제2 전극부를 포함하는 표시 장치.
  5. 제4 항에 있어서,
    상기 절연부는 상기 제1 전극부와 상기 제2 전극부 사이에 배치되는 표시 장치.
  6. 제5 항에 있어서,
    상기 절연부 상에 배치된 절연 패턴을 더 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 절연 패턴은 상기 제1 전극부와 상기 제2 전극부 사이에 배치되어 상기 절연부와 중첩되는 표시 장치.
  8. 제4 항에 있어서,
    상기 제1 전극부는 상기 발광 소자들의 상기 제1 단부와 접촉하고,
    상기 제2 전극부는 상기 발광 소자들의 상기 제2 단부와 접촉하는 표시 장치.
  9. 제4 항에 있어서,
    상기 제1 전극부는 상기 제1 정렬 전극과 전기적으로 분리되는 표시 장치.
  10. 제9 항에 있어서,
    상기 제1 전극부는 상기 기판 상에 제공된 트랜지스터와 전기적으로 연결되는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 전극부는 상기 트랜지스터 상에 제공된 보호층 및 비아층을 관통하는 컨택홀을 통해 상기 트랜지스터와 전기적으로 연결되는 표시 장치.
  12. 제4 항에 있어서,
    상기 제1 전극부는 상기 제1 정렬 전극과 상기 발광 소자들의 상기 제1 단부를 전기적으로 연결하는 표시 장치.
  13. 제4 항에 있어서,
    상기 제1 전극부 상에 배치된 제1 연결 전극; 및
    상기 제2 전극부 상에 배치된 제2 연결 전극을 더 포함하는 표시 장치.
  14. 제1 항에 있어서,
    상기 절연부는 상기 발광 소자들의 상기 제1 단부를 노출하고,
    상기 전극부는 상기 발광 소자들의 상기 제2 단부 상에 배치되는 표시 장치.
  15. 제14 항에 있어서,
    상기 발광 소자들의 상기 제1 단부 상에 배치된 연결 전극을 더 포함하는 표시 장치.
  16. 제1 정렬 전극 및 제2 정렬 전극을 포함하는 기판을 준비하는 단계;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 발광 소자들을 제공하는 단계;
    상기 발광 소자들 상에 비정질 실리콘층을 형성하는 단계;
    상기 비정질 실리콘층 상에 절연층을 형성하는 단계;
    상기 절연층 상에 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴에 의해 노출된 절연층을 제거하여 절연 패턴을 형성하는 단계; 및
    상기 절연 패턴에 의해 노출된 상기 비정질 실리콘층에 도펀트를 주입하여 상기 발광 소자들의 제1 단부 및 제2 단부 상에 전극부를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  17. 제16 항에 있어서,
    상기 전극부를 형성하는 단계는,
    상기 발광 소자들의 상기 제1 단부 상에 제공된 상기 비정질 실리콘층을 도핑하여 제1 전극부를 형성하는 단계; 및
    상기 발광 소자들의 상기 제2 단부 상에 제공된 상기 비정질 실리콘층을 도핑하여 제2 전극부를 형성하는 단계를 포함하는 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 비정질 실리콘층은 상기 마스크 패턴과 중첩하는 절연부를 포함하는 표시 장치의 제조 방법.
  19. 제18 항에 있어서,
    상기 비정질 실리콘층에 상기 도펀트를 주입하는 단계에서, 상기 절연부는 도핑되지 않는 표시 장치의 제조 방법.
  20. 제19 항에 있어서,
    상기 도펀트는 붕소(B), 알루미늄(Al), 갈륨(Ga) 또는 인듐(In) 중 적어도 하나를 포함하는 표시 장치의 제조 방법.
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