WO2022250364A1 - 스캔 드라이버 및 표시 장치 - Google Patents

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WO2022250364A1
WO2022250364A1 PCT/KR2022/007106 KR2022007106W WO2022250364A1 WO 2022250364 A1 WO2022250364 A1 WO 2022250364A1 KR 2022007106 W KR2022007106 W KR 2022007106W WO 2022250364 A1 WO2022250364 A1 WO 2022250364A1
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transistor
scan
carry
clock signal
node
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노상용
김귀현
이화랑
최지연
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device, and more particularly, to a scan driver and a display device including the scan driver.
  • a scan driver of a display device includes stages outputting scan signals to pixel rows of a display panel.
  • the scan driver is formed in a peripheral area adjacent to a display area of a display panel. Accordingly, the size of the peripheral area of the display panel, that is, the size of the dead space may be increased by the scan driver.
  • the scan driver is implemented as an Oxide Silicon Gate (OSG) including N-type Metal-Oxide-Semiconductor (NMOS) transistors
  • OSG Oxide Silicon Gate
  • NMOS N-type Metal-Oxide-Semiconductor
  • each stage of the scan driver includes a plurality of transistors (eg, 28 transistors). to 31 transistors), the size of the scan driver may be increased, and the size of the dead space may be further increased.
  • One object of the present invention is to provide a scan driver having a reduced size.
  • Another object of the present invention is to provide a display device including a scan driver having a reduced size.
  • a scan driver includes active stages.
  • Each of the active stages includes a first transistor resetting a control node in response to a frame start signal, a second transistor transmitting a previous carry signal to the control node, and a scan clock signal output in response to a voltage of the control node.
  • a third transistor for transmitting a voltage to the scan output node, a first capacitor electrically connected between the control node and the scan output node, a fourth transistor for transmitting a first low voltage to the scan output node in response to an inverted scan clock signal, the A fifth transistor for transmitting a carry clock signal to a carry output node in response to the voltage of a control node, a sixth transistor for electrically connecting the control node and the carry output node in response to the carry clock signal, and a next carry signal In response to, a seventh transistor for transmitting a second low voltage to the control node.
  • the active stages may be disposed in a display area of a display panel including pixels.
  • each of the scan clock signal, the inverted scan clock signal, and the carry clock signal may have a duty ratio of 50%.
  • each of the active stages further includes a second capacitor electrically connected between the control node and the carry output node, and the carry clock signal lags behind the scan clock signal by a delay time.
  • a voltage level of the second low voltage may be lower than a voltage level of the first low voltage.
  • the first transistor includes a gate receiving the frame start signal, a first terminal electrically connected to the control node, and a second terminal receiving the second low voltage
  • the second transistor includes a gate receiving the previous carry signal, a first terminal electrically connected to the gate of the second transistor, and a second terminal electrically connected to the control node, and the third transistor electrically connected to the control node.
  • the fourth transistor includes a gate receiving the inverted scan clock signal, the scan output node a first terminal electrically connected to and a second terminal receiving the first low voltage
  • the fifth transistor has a gate electrically connected to the control node, a first terminal receiving the carry clock signal, and and a second terminal electrically connected to the carry output node
  • the sixth transistor includes a gate receiving the carry clock signal, a first terminal electrically connected to the control node, and a first terminal electrically connected to the carry output node. It may include two terminals, and the seventh transistor may include a gate receiving the next carry signal, a first terminal electrically connected to the control node, and a second terminal receiving the second low voltage.
  • each of the first, second, sixth, and seventh transistors is implemented as a dual transistor including a first sub-transistor and a second sub-transistor electrically connected in series, and each of the active stages In response to the voltage of the control node, a high voltage is transmitted to a node between the first sub-transistor and the second sub-transistor of each of the first, second, sixth, and seventh transistors.
  • An eighth transistor may be further included.
  • a voltage level of the high voltage may be higher than a high level of the carry clock signal.
  • At least one of the first and second sub-transistors of each of the second, sixth and seventh transistors includes a back gate, and wherein one of the first and second sub-transistors includes a back gate. At least one one terminal may be electrically connected to the back gate.
  • each of the active stages changes a voltage of a selection node to a high level in response to a first control signal applied while a carry signal is output from the carry output node, and a second control signal applied in a blank period.
  • a sample and hold circuit for transmitting the voltage of the selection node to the control node in response to a control signal may be further included.
  • the sample and hold circuit may include a ninth transistor transmitting the second low voltage to the carry output node in response to the frame start signal, and the carry output node and the carry output node in response to the first control signal.
  • a tenth transistor electrically connecting a selection node and including a first sub-transistor and a second sub-transistor electrically connected in series, a third capacitor electrically connected between a high voltage line and the selection node, the selection node
  • An eleventh transistor turned on in response to the voltage of a node, receiving the high voltage through the turned on eleventh transistor, and transmitting the received high voltage to the control node in response to the second control signal.
  • a twelfth transistor configured to transmit the high voltage to a node between the first sub-transistor and the second sub-transistor in response to the voltage of the selection node.
  • each of the active stages includes an inverter circuit outputting a voltage of an inverter node having a high level while the carry clock signal has a high level and the voltage of the control node has a low level; and a fourteenth transistor transmitting the second low voltage to the carry output node in response to the voltage of the inverter node.
  • the inverter circuit includes a fifteenth transistor for transmitting the carry clock signal to an internal node in response to the carry clock signal, and transmitting the carry clock signal to the inverter node in response to a voltage of the internal node.
  • the scan driver further includes at least one subsequent dummy stage disposed after the active stages, wherein the subsequent dummy stage resets a control node of the subsequent dummy stage in response to the frame start signal.
  • a 19th transistor to transmit a first previous carry signal to the control node of the next dummy stage
  • a 20th transistor to transmit the scan clock signal to a dummy scan output node in response to the voltage of the control node of the next dummy stage.
  • a 22nd transistor for transmitting data to a carry output node of a stage, a sixth capacitor electrically connected between the control node of the next dummy stage and the carry output node of the next dummy stage, and the subsequent dummy in response to the carry clock signal.
  • a 24th transistor electrically connecting the control node of a stage and the carry output node of the subsequent dummy stage; and a 25th transistor transmitting the second low voltage to the control node of the subsequent dummy stage in response to a second control signal.
  • a twenty-sixth transistor to transmit the second low voltage to the carry output node of the subsequent dummy stage in response to the frame start signal; and to the carry output node of the subsequent dummy stage in response to the second control signal.
  • a 27th transistor for transmitting a second low voltage
  • a second transistor for transmitting the second low voltage to the carry output node of the next dummy stage in response to a second previous carry signal
  • an 8 transistor a 29th transistor for transmitting the second low voltage to the control node of the subsequent dummy stage in response to a voltage of the carry output node of the subsequent dummy stage, and the subsequent dummy in response to a third previous carry signal
  • a thirtieth transistor transmitting the second low voltage to the control node of the stage.
  • each of the 19th, 20th, 24th, 25th, 29th and 30th transistors is implemented as a dual transistor including a first sub-transistor and a second sub-transistor electrically connected in series, , the subsequent dummy stage may be connected to the first sub-transistor of each of the nineteenth, twentieth, 24th, 25th, 29th, and 30th transistors in response to the voltage of the control node of the subsequent dummy stage.
  • a 31st transistor transmitting a high voltage to a node between the second sub-transistors may be further included.
  • the scan driver further includes at least one previous dummy stage disposed before the active stages, and the previous dummy stage transmits the frame start signal to a control node of the previous dummy stage.
  • a 32nd transistor, a 33rd transistor configured to transmit the scan clock signal to a dummy scan output node in response to a voltage of the control node of the previous dummy stage, and an electrical connection between the control node of the previous dummy stage and the dummy scan output node.
  • a seventh capacitor connected to , a 34th transistor for transmitting the first low voltage to the dummy scan output node in response to the inverted scan clock signal, electrically between the dummy scan output node and the first low voltage line.
  • an eighth capacitor coupled thereto, a 35th transistor configured to transmit the carry clock signal to a carry output node of the previous dummy stage in response to the voltage of the control node of the previous dummy stage, and a control node of the previous dummy stage and the previous dummy stage.
  • a ninth capacitor electrically connected between the carry output node of the dummy stage, and a 36th transistor electrically connecting the control node of the previous dummy stage and the carry output node of the previous dummy stage in response to the carry clock signal.
  • a 37th transistor for transmitting the second low voltage to the control node of the previous dummy stage in response to a first next carry signal, and to the carry output node of the previous dummy stage in response to the frame start signal. 2 may include a 38th transistor transmitting a low voltage.
  • each of the 32nd, 36th and 37th transistors is implemented as a dual transistor including a first sub-transistor and a second sub-transistor electrically connected in series, and the previous dummy stage comprises: A 39th step transmitting a high voltage to a node between the first sub-transistor and the second sub-transistor of each of the 32nd, 36th and 37th transistors in response to the voltage of the control node of the dummy stage.
  • a transistor may be further included.
  • a display device in order to achieve another object of the present invention, includes a display panel having a display area and including pixels formed in the display area, and an active stage providing scan signals to the pixels. and a controller providing scan clock signals, inverted scan clock signals, and carry clock signals to the scan driver.
  • the active stages are formed in the display area. Each of the active stages includes a first transistor resetting a control node in response to a frame start signal, a second transistor transmitting a previous carry signal to the control node, and a scan clock signal corresponding to a voltage of the control node.
  • a third transistor for transmitting a scan clock signal to a scan output node, a first capacitor electrically connected between the control node and the scan output node, and the scan in response to a corresponding inverted scan clock signal among the inverted scan clock signals.
  • a fourth transistor for transmitting a first low voltage to an output node
  • a fifth transistor for transmitting a corresponding carry clock signal among the carry clock signals to a carry output node in response to the voltage of the control node, the corresponding carry clock
  • a sixth transistor electrically connects the control node and the carry output node in response to a signal
  • a seventh transistor transmits a second low voltage to the control node in response to a next carry signal.
  • the pixels may include first pixel circuits electrically connected to a first scan line, second pixel circuits electrically connected to a second scan line, third pixel circuits electrically connected to a third scan line, and fourth pixel circuits electrically connected to a fourth scan line, the first pixel circuits being disposed in odd-numbered pixel columns among a first pixel row and pixel columns, and the second pixel circuits comprising the first pixel row and even-numbered pixel columns among the pixel columns, the third pixel circuits are disposed in a second pixel row and odd-numbered pixel columns among the pixel columns, and the fourth pixel circuits are disposed in the second pixel row
  • a first active stage disposed in a row and the even-numbered pixel columns among the pixel columns and electrically connected to the first scan line among the active stages includes first through first through pixel columns among the first pixel row and the pixel columns.
  • a second active stage disposed in K pixel columns (where K is an integer greater than or equal to 2) and electrically connected to the second scan line among the active stages includes the first pixel row and K+1th to Kth through pixel columns.
  • a third active stage disposed in 2K pixel columns and electrically connected to the third scan line among the active stages is disposed in the second pixel row and 2K+1 to 3K pixel columns among the pixel columns;
  • a fourth active stage electrically connected to the fourth scan line may be disposed in the second pixel row and 3K+1 to 4K pixel columns among the pixel columns.
  • the scan clock signals include first, second, third, and fourth scan clock signals
  • the inverted scan clock signals include first, second, third, and fourth inverted scan clock signals.
  • the carry clock signals include first, second, third, and fourth carry clock signals, and among the active stages, 4L+1 active stages (L is an integer greater than or equal to 0) include the first scan Receives a clock signal, the first inversion scan clock signal, and the first carry clock signal, is disposed in first to Kth pixel columns (K is an integer greater than or equal to 2) among pixel columns, and is disposed in a 4L+ of the active stages.
  • 2 active stages receive the second scan clock signal, the second inversion scan clock signal, and the second carry clock signal, are disposed in K+1th to 2Kth pixel columns among the pixel columns, and the active stages 4L+3 active stages receive the third scan clock signal, the third inversion scan clock signal, and the third carry clock signal, and are disposed in 2K+1 to 3K pixel columns among the pixel columns; 4L+4 active stages among the active stages receive the fourth scan clock signal, the fourth inverted scan clock signal, and the fourth carry clock signal, and 3K+1 to 4K pixel columns among the pixel columns can be placed in
  • each active stage may include first to seventh transistors and a first capacitor. Accordingly, the active stage may include fewer transistors than the conventional scan driver stage, and the size of the scan driver according to embodiments of the present invention may be reduced compared to that of the conventional scan driver. have. Also, since the active stage includes fewer transistors, in one embodiment, the scan driver may be formed in a display area of a display panel.
  • FIG. 1 is a block diagram illustrating a scan driver according to embodiments of the present invention.
  • FIG. 2 is a timing diagram for explaining an example of an operation of the scan driver of FIG. 1 during one frame period.
  • FIG. 3 is a timing diagram for explaining another example of an operation of the scan driver of FIG. 1 during one frame period.
  • FIG. 4 is a timing diagram for explaining an example of an operation of the scan driver of FIG. 1 performed before power-off of the display device.
  • FIG. 5 is a circuit diagram illustrating each active stage of a scan driver according to an embodiment of the present invention.
  • FIG. 6 is a timing diagram for explaining the operation of the active stage of FIG. 5 .
  • FIG. 7 is a circuit diagram showing each active stage of a scan driver according to another embodiment of the present invention.
  • FIG. 8 is a circuit diagram showing each active stage of a scan driver according to another embodiment of the present invention.
  • FIG. 9 is a circuit diagram illustrating each subsequent dummy stage of a scan driver according to an embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing each previous dummy stage of a scan driver according to an embodiment of the present invention.
  • FIG. 11 is a block diagram illustrating a display device according to example embodiments.
  • FIG. 12 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 11 .
  • FIG. 13 is a diagram illustrating an example of a portion of a display panel for explaining a portion of a display area in which first to fourth active stages for first to fourth scan lines are formed.
  • FIG. 14 is a diagram illustrating an example of a portion of a display panel on which one scan driver is formed to explain a connection relationship between active stages and clock signal lines.
  • 15 is a block diagram illustrating an example of a tiled display device including display devices according to example embodiments.
  • 16 is a block diagram illustrating an electronic device including a display device according to example embodiments.
  • FIG. 1 is a block diagram showing a scan driver according to embodiments of the present invention
  • FIG. 2 is a timing diagram for explaining an example of an operation of the scan driver of FIG. 1 during one frame period
  • FIG. 4 is a timing diagram for explaining an example of an operation of the scan driver of FIG. 1 performed before power-off of a display device. It is also
  • the scan driver 100 includes active stages 122, 124, 126, 128, 132, 134, 136, 138, ..., 152, 154, 156 and 158).
  • the scan driver 100 includes at least one previous dummy stage 112, 114, 116, 118 placed before the active stages 122-158, and/or the active stages 122-158. ) may further include at least one subsequent dummy stage 162 , 164 , 166 , and 168 disposed after.
  • the scan driver 100 includes first, second, third, and fourth previous dummy stages 112, 114, 116, and 118, and first to 4L+4 active stages 122 to 158. (L is an integer greater than or equal to 0), and first, second, third, and fourth subsequent dummy stages 162 , 164 , 166 , and 168 .
  • At least one previous dummy stage (112, 114, 116, 118), active stages (122 to 158) and at least one subsequent dummy stage (162, 164, 166, 168) comprise a frame start signal (STV), a scan clock Signals SC_CK1 to SC_CK4, inverted scan clock signals SC_CKB1 to SC_CKB4, carry clock signals CR_CK1 to CR_CK4, and inverted carry clock signals CR_CKB1 to CR_CKB4 may be received.
  • the active stages 122 to 158 further receive the first control signal CS1 and the second control signal CS2, and at least one subsequent dummy stage 162, 164, 166, 168 A second control signal CS2 may be further received.
  • the first previous dummy stage 112 , first, fifth, . . . , and the 4L+1 active stages 122, 132, ..., 152, and the first subsequent dummy stage 162 include a first scan clock signal SC_CK1, a first inverted scan clock signal SC_CKB1, The carry clock signal CR_CK1 and the first inverted carry clock signal CR_CKB1 are received, and the second previous dummy stage 114, the second, sixth, ...
  • the 4L+2 active stages 124, 134, ..., 154, and the second subsequent dummy stage 164 include a second scan clock signal SC_CK2, a second inverted scan clock signal SC_CKB2, and a second scan clock signal SC_CKB2.
  • the carry clock signal CR_CK2 and the second inverted carry clock signal CR_CKB2 are received, and the third previous dummy stage 116, the third, the seventh, ... , and the 4L+3 active stages 126, 136, ..., 156, and the third subsequent dummy stage 166 include the third scan clock signal SC_CK3, the third inverted scan clock signal SC_CKB3, and the third dummy stage 166.
  • the carry clock signal CR_CK3 and the third inverted carry clock signal CR_CKB3 are received, and the fourth previous dummy stage 118, the fourth, the eighth, ... , and the 4L+4 active stages 128, 138, ..., 158, and the fourth subsequent dummy stage 168 include a fourth scan clock signal SC_CK4, a fourth inverted scan clock signal SC_CKB4, and a fourth dummy stage 168.
  • a carry clock signal CR_CK4 and a fourth inverted carry clock signal CR_CKB4 may be received.
  • Each active stage resets or discharges the control node of the active stage (eg, 122) based on the frame start signal (STV), and the previous carry signal (eg, CR[- 3]) to charge the control node, and while the control node is charged, the scan signal (eg SC_CK1) and the inverted scan clock signal (eg SC_CKB1) based on the scan signal (eg SC_CK1).
  • SC[1] may be output
  • a carry signal eg, CR[1]
  • each active stage may discharge the control node based on the next carry signal (eg, CR[5]).
  • the first, fifth, ... , and some of the active stages 122, ... of the 4L+1 active stages 122, 132, ..., 152 receive the first scan clock signal SC_CK1 as the scan clock signal, and the inverted scan
  • the first inverted scan clock signal SC_CKB1 may be received as a clock signal
  • the first carry clock signal CR_CK1 may be received as the carry clock signal.
  • the first inverted scan clock signal SC_CKB1 receives the first inverted scan clock signal SC_CKB1 as the scan clock signal
  • the first scan clock signal SC_CK1 may be received as the inverted scan clock signal
  • the first inverted carry clock signal CR_CKB1 may be received as the carry clock signal.
  • the second scan clock signal SC_CK2 may be received as a clock signal
  • the second carry clock signal CR_CK2 may be received as the carry clock signal.
  • the second, sixth, ... , and 4L+2 active stages 124, 134, ..., 154 of the remaining active stages 134, ..., 154 receive the second inverted scan clock signal SC_CKB2 as the scan clock signal, ,
  • the second scan clock signal SC_CK2 may be received as the inverted scan clock signal
  • the second inverted carry clock signal CR_CKB2 may be received as the carry clock signal.
  • the third, seventh, ... , and some of the active stages 126, ... of the 4L+3 active stages 126, 136, ..., 156 receive the third scan clock signal SC_CK3 as the scan clock signal, and the inverted scan A third inverted scan clock signal (SC_CKB3) may be received, and a third carry clock signal (CR_CK3) may be received as the carry clock signal. Also, the third, seventh, ...
  • the remaining active stages 136, ..., 156 of the 4L+3 active stages 126, 136, ..., 156 receive the third inverted scan clock signal SC_CKB3 as the scan clock signal, ,
  • the third scan clock signal SC_CK3 may be received as the inverted scan clock signal, and the third inverted carry clock signal CR_CKB3 may be received as the carry clock signal.
  • the fourth scan clock signal SC_CK4 receives the fourth scan clock signal SC_CK4 as the scan clock signal, and the inverted scan
  • the fourth inverted scan clock signal SC_CKB4 may be received as a clock signal
  • the fourth carry clock signal CR_CK4 may be received as the carry clock signal.
  • the 4th, 8th, . . . , and 4L+4 active stages 128, 138, ..., 158 of the remaining active stages 138, ..., 158 receive the fourth inverted scan clock signal SC_CKB4 as the scan clock signal,
  • the fourth scan clock signal SC_CK4 may be received as the inverted scan clock signal
  • the fourth inverted carry clock signal CR_CKB4 may be received as the carry clock signal.
  • the first, second, third, and fourth active stages 122, 124, 126, and 128 use the previous carry signal as the ( ⁇ 3)th, ( ⁇ 2)th, and ( ⁇ )th 1) and 0th carry signals (CR[-3], CR[-2], CR[-1], and CR[0]) are received, respectively, and the first, second, third, and The fourth scan signals SC[1], SC[2], SC[3], and SC[4] are output, respectively, and the first, second, third, and fourth carry signals ( CR[1], CR[2], CR[3], and CR[4]) are respectively output, and the fifth, sixth, seventh, and eighth carry signals CR[5] are used as the next carry signals.
  • CR[6], CR[7], CR[8]) may be received respectively.
  • the fifth, sixth, seventh, and eighth active stages 132, 134, 136, and 138 transmit first, second, third, and fourth carry signals CR[1] as the previous carry signal.
  • CR[2], CR[3], CR[4]) are received, respectively, and the fifth, sixth, seventh and eighth scan signals (SC[5], SC[6], SC[7] and SC[8]), respectively, and the fifth, sixth, seventh and eighth carry signals CR[5], CR[6], CR[7] and CR as the carry signals.
  • the 4L+1, 4L+2, 4L+3, and 4L+4 active stages 152, 154, 156, and 158 use the previous carry signal as the 4L-3 and 4L-2.
  • 4L-1 and 4L carry signals (CR[4L-3], CR[4L-2], CR[4L-1], CR[4L]) are received, respectively, and the scan signal is the 4L+ 1, 4L + 2, 4L + 3 and 4L + 4 scan signals (SC [4L + 1], SC [4L + 2], SC [4L + 3], SC [4L + 4]), respectively 4L+1, 4L+2, 4L+3, and 4L+4 carry signals (CR[4L+1], CR[4L+2], CR[4L+3] as the carry signal).
  • the first, second, third and fourth previous dummy stages 112, 114, 116 and 118 are the first, second, third and fourth active stages 122, 124 and 126 , 128), the (-3)th, (-2)th, (-1)th and 0th carry signals (CR[-3], CR[-2], CR[-1], CR[0]) is generated, and the first, second, third, and fourth subsequent dummy stages 162, 164, 166, and 168 are 4L+1, 4L+2, 4L+3, and 4L+3.
  • the 4L+5, 4L+6, 4L+7, and 4L+8 carry signals (CR[4L+5], CR[4L+6], CR[4L+7], CR[4L+8]).
  • the first, second, third, and fourth previous dummy stages 112, 114, 116, and 118 may include first, second, third, and fourth inverted scan clock signals as scan clock signals ( SC_CKB1, SC_CKB2, SC_CKB3, and SC_CKB4) are received as inverted clock signals, and the first, second, third, and fourth scan clock signals (SC_CK1, SC_CK2, SC_CK3, and SC_CK4) are received as carry clock signals, respectively.
  • the first, second, third, and fourth inverted carry clock signals CR_CKB1 , CR_CKB2 , CR_CKB3 , and CR_CKB4 are received, respectively, and the ( ⁇ 3)th, ( ⁇ 2)th, and ( ⁇ 2)th inverted carry clock signals are received, respectively.
  • (-1) and 0th carry signals (CR[-3], CR[-2], CR[-1], CR[0]) may be output, respectively.
  • the first, second, third, and fourth previous dummy stages 112, 114, 116, and 118 generate first, second, third, and fourth carry signals CR[1 as the next carry clock signal. ], CR[2], CR[3], CR[4]), respectively.
  • the first, second, third, and fourth subsequent dummy stages 162, 164, 166, and 168 are scan clock signals as first, second, third, and fourth scan clock signals.
  • SC_CK1, SC_CK2, SC_CK3, and SC_CK4 are received, respectively, and the first, second, third, and fourth inverted scan clock signals (SC_CKB1, SC_CKB2, SC_CKB3, and SC_CKB4) are received as inverted clock signals, respectively, and carry clock signals are received.
  • Receives first, second, third, and fourth carry clock signals CR_CK1, CR_CK2, CR_CK3, and CR_CK4 as signals, and receives 4L+5, 4L+6, and 4L-th carry clock signals based on the carry clock signals.
  • +7 and 4L+8 carry signals may be output, respectively.
  • the first subsequent dummy stage 162 includes the 4L-7th, 4L-3, and 4L+1 carry signals (CR[4L-7], CR[4L-3], CR[4L] as previous carry signals. +1]), and the second subsequent dummy stage 164 receives the 4L-6, 4L-2, and 4L+2 carry signals (CR[4L-6], CR[4L- ) as previous carry signals.
  • the third subsequent dummy stage 166 receives the 4L-5th, 4L-1 and 4L+3 carry signals (CR[4L-5 ], CR[4L-1], CR[4L+3]), and the fourth subsequent dummy stage 168 receives the 4L-4, 4L, and 4L+4 carry signals CR as previous carry signals. [4L-4], CR[4L], CR[4L+4]) can be received.
  • one frame period (FP) includes an active period (AP) and a blank period (BP), and a frame start signal (STV) may be provided at the start of the frame period (FP).
  • the first, second, third, and fourth previous dummy stages 112, 114, 116, and 118 are the first, second, third, and fourth previous dummy stages (based on the frame start signal STV).
  • Control nodes 112, 114, 116, and 118) may be charged.
  • first, second, third, and fourth scan clock signals (SC_CK1, SC_CK2, SC_CK3, SC_CK4), first, second, third, and fourth inverted scan clock signals (SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4), first, second, third, and fourth carry clock signals (CR_CK1, CR_CK2, CR_CK3, CR_CK4) and first, second, third, and fourth
  • Each of the inverted carry clock signals CR_CKB1, CR_CKB2, CR_CKB3, and CR_CKB4 may have a duty ratio of about 50%, but is not limited thereto. In other examples, each clock signal may have a duty ratio of about 25%, or may have a duty ratio of about 12.5%.
  • first, second, third, and fourth scan clock signals SC_CK1, SC_CK2, SC_CK3, and SC_CK4, and the first, second, third, and fourth inverted scan clock signals SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4), the first, second, third and fourth carry clock signals CR_CK1, CR_CK2, CR_CK3 and CR_CK4 and the first, second, third and fourth inverted carry clock signals CR_CKB1, CR_CKB2 and CR_CKB3 , CR_CKB4) has a high interval corresponding to about 4 horizontal times (4H) and can be shifted by about 1 horizontal time (1H).
  • 1 horizontal time (1H) is a time allocated to pixels in one scan line or one row, and is approximately a time calculated by dividing the active period (AP) by the number of scan lines or the number of pixel rows. can match
  • some of the active stages 122, 124, 126, 128, ... among the first to 4L+4 active stages 122 to 158 are first, second, and third. and outputs scan signals (SC[1], SC[2], SC[3], SC[4], ...) in response to the fourth scan clock signals (SC_CK1, SC_CK2, SC_CK3, SC_CK4), and Among the first to 4L+4 active stages 122 to 158, the remaining active stages 132, 134, 136, 138, ..., 152, 154, 156, 158 are first, second, third and In response to the fourth inverted scan clock signals SC_CKB1, SC_CKB2, SC_CKB3, and SC_CKB4, the scan signals SC[5], SC[6], SC[7], SC[8], ..., SC[4L+1 ], SC[4L+2], SC[4L+3], SC[4L+4]).
  • the 1st, 5th,... , and the 4L+1 active stages 122, 132, ..., 152 generate scan signals SC[1], SC in response to the first scan clock signal SC_CK1 and the first inverted scan clock signal SC_CKB1.
  • [5], ..., SC[4L+1]) are output
  • the second, sixth, ... , and the 4L+2 active stages 124, 134, ..., 154 generate scan signals SC[2] and SC in response to the second scan clock signal SC_CK2 and the second inverted scan clock signal SC_CKB2.
  • [6], ..., SC[4L+2]) are output, and the third, seventh, ...
  • the 4L+3 active stages 126, 136, ..., 156 generate scan signals SC[3] and SC in response to the third scan clock signal SC_CK3 and the third inverted scan clock signal SC_CKB3. [7], ..., SC[4L+3]) are output, and the fourth, eighth, ... , and the 4L+4 active stages 128, 138, ..., 158 generate scan signals SC[4] and SC in response to the fourth scan clock signal SC_CK4 and the fourth inverted scan clock signal SC_CKB4. [8], ..., SC[4L+4]) can be output. Therefore, the first to 4L+4 active stages 122 to 158 have a high period corresponding to about 4 horizontal times, and the first to 4L+4 scan signals (SC[ 1] to SC[4L+4]) can be sequentially output.
  • some of the active stages 122, 124, 126, 128, ... among the first to 4L+4 active stages 122 to 158 are first, second, and third. and outputting carry signals (CR[1], CR[2], CR[3], CR[4], ...) in response to the fourth carry clock signals (CR_CK1, CR_CK2, CR_CK3, CR_CK4).
  • the remaining active stages 132, 134, 136, 138, ..., 152, 154, 156, 158 are first, second, third and
  • the carry signals CR[5], CR[6], CR[7], CR[8], ..., CR[4L+1 ], CR[4L+2], CR[4L+3], CR[4L+4] are first, second, third and
  • the carry signals CR[5], CR[6], CR[7], CR[8], ..., CR[4L+1 ], CR[4L+2], CR[4L+3], CR[4L+4] are first, second, third and
  • the carry signals CR[5], CR[6], CR[7], CR[8], ..., CR[4L+1 ], CR[4L+2], CR[4L+3], CR[4L+4] are first, second, third and
  • [6], ..., CR[4L+2]) are output, and the third, seventh, ... , and the 4L+3 active stages 126, 136, ..., 156 generate carry signals CR[3] and CR in response to the third carry clock signal CR_CK3 and the third inverted carry clock signal CR_CKB3.
  • [7], ..., CR[4L+3]) are output, and the fourth, eighth, ... , and the 4L+4 active stages 128, 138, ..., 158 generate carry signals CR[4] and CR in response to the fourth carry clock signal CR_CK4 and the fourth inverted carry clock signal CR_CKB4.
  • [8], ..., CR[4L+4]) can be output.
  • the first to 4L+4 active stages 122 to 158 sequentially transmit the first to 4L+4 carry signals CR[1] to CR[4L+4] shifted by 1 horizontal time. can be printed out.
  • the first, second, third, and fourth carry clock signals CR_CK1, CR_CK2, CR_CK3, and CR_CK4 are used for first, second, third, and fourth scans.
  • the first, second, third, and fourth inverted carry clock signals CR_CKB1, CR_CKB2, CR_CKB3, and CR_CKB4 lag behind the clock signals SC_CK1, SC_CK2, SC_CK3, and SC_CK4 by the delay time DT, respectively.
  • Each of the first, second, third, and fourth inverted scan clock signals SC_CKB1 , SC_CKB2 , SC_CKB3 , and SC_CKB4 may lag behind by the delay time DT.
  • the delay time DT may be about 0.5 ⁇ s, but is not limited thereto.
  • each carry clock signal eg, CR_CK1
  • each active stage eg, A scan signal (eg, SC[1]) output from 122
  • the first to 4L+4 active stages 122 to 158 further receive the first control signal CS1 and the second control signal CS2, and receive the first control signal CS1 and the second control signal CS1.
  • a scan signal for a sensing operation of pixels in one row may be output in the blank period BP based on the control signal CS2.
  • the first control signal CS1 may have a first pulse at the start of the frame period FP.
  • the first to 4L+4 active stages 122 to 158 are selected nodes of the first to 4L+4 active stages 122 to 158 based on the first pulse of the first control signal CS1. Voltages can be initialized to a low level.
  • the first control signal CS1 may have a second pulse while a carry signal (eg, CR[1]) for pixels in one row on which the sensing operation is to be performed is output.
  • 122, 124, 126, and 128 may change the voltages of the selection nodes to a high level in response to the second pulse of the first control signal CS1.
  • the second control signal CS2 may have a pulse at the start time of the blank period BP.
  • the active stages (eg, 122, 124, 126, and 128) including the selection nodes having the high-level voltages transmit the pulse of the second control signal CS2 and a corresponding scan clock signal (eg, SC_CK1) to output a scan signal (eg, SC[1]) for the sensing operation.
  • a scan clock signal eg, SC_CK1
  • the first, second, third, and fourth scan clock signals SC_CK1, SC_CK2, SC_CK3, and SC_CK4 and the first, second, third, and fourth inverted scan clock signals Since only the first scan clock signal SC_CK1 among SC_CKB1, SC_CKB2, SC_CKB3, and SC_CKB4 has a pulse, only the first active stage 122 among the active stages (eg, 122, 124, 126, and 128)
  • a first scan signal SC[1] for a sensing operation may be output. Accordingly, the sensing operation may be performed on the pixels in the first row receiving the first scan clock signal SC_CK1 in the blank period BP.
  • a sensing operation may be performed on pixels of all rows. Therefore, immediately before the display device is powered off, the scan driver 100 sequentially transmits the first to 4L+4 scan signals (SC[1] to SC[4L+4]) to perform the sensing operation. can be output as
  • the display device may have a sensing period SENP in which the sensing operation is performed before an off period OFFP in which the display device is powered off.
  • SENP the frame start signal STV
  • the first to 4L+ 4 active stages 122 to 158 operate on the first to 4L+ based on the frame start signal STV.
  • the control nodes of the 4 active stages 122 to 158 may be reset or discharged.
  • the first, second, third, and fourth scan clock signals SC_CK1, SC_CK2, SC_CK3, and SC_CK4 and the first, second, third, and fourth inverted scan clock signals (SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4) do not overlap each other and may have a high period of about 30 ms, but is not limited thereto. Therefore, the first to 4L+4 active stages 122 to 158 do not overlap each other and the first to 4L+4 scan signals (SC[1] to SC[4L) having a high period of about 30 ms +4]) can be output sequentially.
  • the sensing operation for the pixels of all the rows affects the sequentially output first to 4L+4 scan signals SC[1] to SC[4L+4]. Based on this, it may be sequentially performed in units of rows.
  • the first, second, third, and fourth carry clock signals CR_CK1, CR_CK2, CR_CK3, and CR_CK4 and the first, second, third, and fourth inverted carry clock signals (CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4) have a high period corresponding to about 4 horizontal times
  • the first to 4L+4 active stages 122 to 158 have a high period corresponding to about 4 horizontal times.
  • 1 to 4L+4 carry signals CR[1] to CR[4L+4] may be sequentially output.
  • the first control signal CS1 has a pulse at the start of the sensing period SENP
  • the second control signal CS2 has a pulse at the end of the sensing period SENP.
  • FIG. 5 is a circuit diagram showing each active stage of a scan driver according to an embodiment of the present invention
  • FIG. 6 is a timing diagram for explaining the operation of the active stage of FIG. 5 .
  • the active stage 200 includes a first transistor T1 , a second transistor T2 , a third transistor T3 , a fourth transistor T4 , a fifth transistor T5 , and a sixth transistor. (T6), a seventh transistor (T7) and a first capacitor (C1). In one embodiment, the active stage 200 may further include a second capacitor C2 and/or an eighth transistor T8.
  • the active stage 200 may be any one of the first to 4L+4 active stages 122 to 158 shown in FIG. 1 or the Nth active stage (N is an arbitrary integer from 1 to 4L+4).
  • the active stage 200 includes the first active stage 200 as the scan clock signal SC_CK, the inverted scan clock signal SC_CKB, and the carry clock signal CR_CK.
  • the scan clock signal SC_CK1, the first inverted scan clock signal SC_CKB1, and the first carry clock signal CR_CK1 may be received respectively.
  • the active stage 200 when the active stage 200 is the 4L+4th active stage 158, the active stage 200 is configured as a scan clock signal SC_CK, an inverted scan clock signal SC_CKB, and a carry clock signal CR_CK.
  • a fourth inverted scan clock signal SC_CKB4, a fourth scan clock signal SC_CK4, and a fourth inverted carry clock signal CR_CKB4 may be received, respectively.
  • the first transistor T1 may reset or discharge the control node NQ in response to the frame start signal STV.
  • the first transistor T1 is turned on in response to the frame start signal STV, and the turned on first transistor T1 may transmit the second low voltage VSS2 to the control node NQ.
  • the first transistor T1 has a gate receiving the frame start signal STV, a first terminal electrically connected to the control node NQ, and a second terminal receiving the second low voltage VSS2. can include
  • the first transistor T1 may be implemented as a dual transistor including a first sub-transistor T1-1 and a second sub-transistor T1-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the line of the second low voltage VSS2 may be reduced.
  • the second transistor T2 may transmit the previous carry signal CR[N ⁇ 4] to the control node NQ.
  • the second transistor T2 is diode-electrically connected, and the diode-electrically connected second transistor T2 controls the control node NQ based on the previous carry signal CR[N-4] having a high level. can be recharged.
  • the second transistor T2 includes a gate receiving the previous carry signal CR[N ⁇ 4], a first terminal electrically connected to the gate of the second transistor T2, and a control node NQ ) It may include a second terminal electrically connected to.
  • the second transistor T2 may be implemented as a dual transistor including a first sub-transistor T2-1 and a second sub-transistor T2-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the line of the previous carry signal CR[N ⁇ 4] may be reduced.
  • at least one of the first and second sub-transistors T2-1 and T2-2 includes a back gate, and the first and second sub-transistors T2-1 and T2-2 Among -2), the at least one terminal may be electrically connected to the back gate.
  • the first sub-transistor T2-1 may include a back gate, and one terminal of the first sub-transistor T2-1 may be electrically connected to the back gate.
  • the leakage current between the control node NQ and the line of the previous carry signal CR[N ⁇ 4] may be further reduced.
  • the third transistor T3 may transmit the scan clock signal SC_CK to the scan output node NSO in response to the voltage of the control node NQ. While the control node NQ is charged, the third transistor T3 generates a scan signal SC[N] having a high level from the scan output node NSO in response to the scan clock signal SC_CK having a high level. can output In one embodiment, the third transistor T3 has a gate electrically connected to the control node NQ, a first terminal receiving the scan clock signal SC_CK, and a second terminal electrically connected to the scan output node NSO. can include
  • the first capacitor C1 may be electrically connected between the control node NQ and the scan output node NSO. After the voltage of the control node NQ is charged to the first high level, when the scan clock signal SC_CK having a high level is transmitted to the scan output node NSO through the third transistor T3, the control node ( NQ) may be boosted to a second high level higher than the first high level by the first capacitor C1. Meanwhile, this operation may be referred to as a bootstrap operation, and the first capacitor C1 may be referred to as a bootstrap capacitor.
  • the first capacitor C1 may include a first electrode electrically connected to the control node NQ and a second electrode electrically connected to the scan output node NSO.
  • the fourth transistor T4 may transmit the first low voltage VSS1 to the scan output node NSO in response to the inverted scan clock signal SC_CKB.
  • the fourth transistor T4 transmits the first low voltage VSS1 to the scan output node NSO in response to the inverted scan clock signal SC_CKB having a high level, thereby converting the scan signal SC[N] to a low level.
  • the fourth transistor T4 includes a gate for receiving the inverted scan clock signal SC_CKB, a first terminal electrically connected to the scan output node NSO, and a first terminal for receiving the first low voltage VSS1. It can contain 2 terminals.
  • the voltage level of the second low voltage VSS2 may be lower than that of the first low voltage VSS1.
  • the second low voltage VSS2 may be about -10V
  • the first low voltage VSS1 may be about -6V.
  • the second low voltage VSS2 of the discharged control node NQ is higher than the first low voltage VSS1 of the scan output node NSO from which the low-level scan signal SC[N] is output. Since it is as low as about -4V, a gate-source voltage of about -4V may be applied to the third transistor T3 while the scan signal SC[N] has a low level. Therefore, even if the scan clock signal SC_CK has a high level, leakage current through the third transistor T3 can be prevented.
  • the fifth transistor T5 may transmit the carry clock signal CR_CK to the carry output node NCO in response to the voltage of the control node NQ. While the control node NQ is charged, the fifth transistor T5 generates a carry signal CR[N] having a high level from the carry output node NCO in response to the carry clock signal CR_CK having a high level. can output
  • the fifth transistor T5 includes a gate electrically connected to the control node NQ, a first terminal receiving the carry clock signal CR_CK, and a second terminal electrically connected to the carry output node NCO. can include
  • the second capacitor C2 may be electrically connected between the control node NQ and the carry output node NCO. Similar to the first capacitor C1, the second capacitor C2 may also perform the bootstrap operation and may be referred to as a bootstrap capacitor. In one embodiment, the second capacitor C2 may include a first electrode electrically connected to the control node NQ and a second electrode electrically connected to the carry output node NCO.
  • the carry clock signal CR_CK may lag behind the scan clock signal SC_CK by a delay time.
  • the delay time may be about 0.5 ⁇ s, but is not limited thereto.
  • the second capacitor C2 is connected to the control node ( NQ) may not be discharged to a low level at the falling edge of the scan clock signal SC_CK or at the rising edge of the inverted scan clock signal SC_CKB. Accordingly, the active stage 200 may sharply drop the scan signal SC[N] at the falling edge of the scan clock signal SC_CK or at the rising edge of the inverted scan clock signal SC_CKB. have.
  • the sixth transistor T6 may electrically connect the control node NQ and the carry output node NCO in response to the carry clock signal CR_CK. While the carry signal CR[N] has a low level, the sixth transistor T6 transmits the control node NQ, that is, the fifth transistor T5 in response to the carry clock signal CR_CK having a high level.
  • the gate and the carry output node NCO, that is, the second terminal (eg, source) of the fifth transistor T5 may be electrically connected. Therefore, the fifth transistor T5 may function as a diode having the second terminal of the fifth transistor T5 as an anode and having the first terminal of the fifth transistor T5 as a cathode.
  • the diode may allow current to flow only in a direction from the carry output node NCO to the line of the carry clock signal CR_CK. Accordingly, even if the carry clock signal CR_CK has a high level while the carry signal CR[N] has a low level, the fifth transistor from the line of the carry clock signal CR_CK to the carry output node NCO Leakage current of (T5) can be prevented.
  • the sixth transistor T6 includes a gate receiving the carry clock signal CR_CK, a first terminal electrically connected to the control node NQ, and a second terminal electrically connected to the carry output node NCO. can include
  • the sixth transistor T6 may be implemented as a dual transistor including a first sub-transistor T6-1 and a second sub-transistor T6-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the carry output node NCO may be reduced.
  • the high voltage VH may be applied to a node between the first and second sub-transistors T6 - 1 and T6 - 2 through the eighth transistor T8 .
  • the voltage level of the high voltage VH may be higher than the high level of the carry clock signal CR_CK.
  • the high voltage VH may be about 28V
  • the high level of the carry clock signal CR_CK may be about 22V, but is not limited thereto.
  • a high voltage VH of about 28V is applied to a node between the first and second sub-transistors T6-1 and T6-2. is applied and the carry clock signal CR_CK of about 22V is applied to the gate of the second sub-transistor T6-2, so the second sub-transistor T6-2 is not turned on and the control node ( NQ) and the carry output node NCO may not be electrically connected to each other. That is, while the carry signal CR[N] having the high level is output, the sixth transistor T6 may not affect the fifth transistor T5. Further, in one embodiment, as shown in FIG.
  • the first sub-transistor T6-1 includes a back gate, and one terminal of the first sub-transistor T6-1 is connected to the back gate. can be electrically connected. Accordingly, the leakage current between the control node NQ and the carry output node NCO may be further reduced.
  • the seventh transistor T7 may transmit the second low voltage VSS2 to the control node NQ in response to the next carry signal CR[N+4].
  • the seventh transistor T7 is turned on in response to the next carry signal CR[N+4], and the turned-on seventh transistor T7 applies the second low voltage VSS2 to the control node NQ. By transmitting, the control node NQ can be reset or discharged.
  • the seventh transistor T7 has a gate for receiving the next carry signal CR[N+4], a first terminal electrically connected to the control node NQ, and a second low voltage VSS2. It may include a second terminal for receiving.
  • the seventh transistor T7 may be implemented as a dual transistor including a first sub-transistor T7-1 and a second sub-transistor T7-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the line of the second low voltage VSS2 may be reduced.
  • the second sub-transistor T7-2 includes a back gate, and one terminal of the second sub-transistor T7-2 is connected to the back gate. can be electrically connected. Accordingly, the leakage current between the control node NQ and the line of the second low voltage VSS2 may be further reduced.
  • the eighth transistor T8 is a first sub-transistor of each of the first, second, sixth, and seventh transistors T1, T2, T6, and T7 in response to the voltage of the control node NQ.
  • 1, T2-1, T6-1, T7-1) and the second sub-transistor (T1-2, T2-2, T6-2, T7-2) can transmit a high voltage (VH) to the node. have.
  • the first sub-transistors T1-1, T2-1, T6-1, and T7-1 and the second sub-transistor T1 Since the high voltage VH having a voltage level between the low level and the second high level is applied to the node between -2, T2-2, T6-2, and T7-2), the first, second, The drain-source voltage (or drain-source voltage stress) applied to each of the sixth and seventh transistors T1, T2, T6, and T7 is applied to the first sub-transistor T1-1, T2-1, T6-1. , T7-1) and the second sub-transistors T1-2, T2-2, T6-2 and T7-2.
  • the drain-source voltage stress applied to each of the first, second, sixth, and seventh transistors T1, T2, T6, and T7 may be alleviated.
  • the eighth transistor T8 has a gate electrically connected to the control node NQ, a first terminal receiving a high voltage VH, and first sub-transistors T1-1, T2-1, A second terminal electrically connected to the node between the T6-1 and T7-1 and the second sub-transistors T1-2, T2-2, T6-2 and T7-2 may be included.
  • the eighth transistor T8 may be implemented as a dual transistor including a first sub-transistor T8-1 and a second sub-transistor T8-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the high voltage VH line may be reduced.
  • the first to eighth transistors T1 to T8 are N-type Metal-Oxide-Semiconductor (NMOS) transistors, and the scan driver 100 of FIG. 1 including the active stage 200 is an NMOS transistor. It may be an Oxide Silicon Gate (OSG) driver including N-type Metal-Oxide-Semiconductor (N-type Metal-Oxide-Semiconductor) transistors. Meanwhile, each stage of the conventional OSG driver includes a large number of transistors (eg, 28 to 31 transistors), and the conventional OSG driver may have a large size.
  • OSG Oxide Silicon Gate
  • the conventional OSG driver is not integrated or formed in the display area of the display panel where the pixels are formed, but is formed in the peripheral area adjacent to the display area, that is, the dead space, and thus the dead space may have a large size.
  • the active stage 200 of the scan driver 100 includes 8 transistors T1 to T8, and the size of the scan driver 100 is the size of the conventional OSG driver. can be reduced compared to
  • the scan driver 100 or the active stages 122 to 158 of the scan driver 100 is a display panel on which pixels are formed. It can be formed in the display area of. Accordingly, the dead space of the display device including the scan driver 100 can be reduced compared to the dead space of the display device including the conventional OSG driver.
  • the active stage 200 may receive a periodically toggling scan clock signal SC_CK, an inverted scan clock signal SC_CKB, and a carry clock signal CR_CK.
  • the scan clock signal SC_CK, the inverted scan clock signal SC_CKB, and the carry clock signal CR_CK may have a duty ratio of about 50%, but is not limited thereto.
  • the scan clock signal SC_CK, the inverted scan clock signal SC_CKB, and the carry clock signal CR_CK may have a duty ratio of about 25% or about 12.5%.
  • the scan clock signal SC_CK, the inverted scan clock signal SC_CKB, and the carry clock signal CR_CK may have a high period corresponding to about 4 horizontal times, but are not limited thereto.
  • the inverted scan clock signal SC_CKB has a phase opposite to that of the scan clock signal SC_CK, and the carry clock signal CR_CK may lag behind the scan clock signal SC_CK by the delay time DT.
  • the second transistor T2 controls the control node NQ based on the previous carry signal CR[N-4] having a high level.
  • the control node NQ may be charged so that the voltage V_NQ has a first high level (H).
  • the third transistor T3 converts the scan clock signal SC_CK having a high level to the scan signal SC[N] at the scan output node NSO.
  • the voltage (V_NQ) of the control node (NQ) is boosted from the first high level (H) to the second high level (2H) higher than the first high level (H) by the first capacitor (C1).
  • the fifth transistor T5 transmits the carry clock signal CR_CK having a high level to the carry signal CR[N] at the carry output node NCO. can be output as Subsequently, when the scan clock signal SC_CK having a low level and the inverted scan clock signal SC_CKB having a high level are applied, the third transistor T3 outputs the scan clock signal having a low level at the scan output node NSO. (SC_CK) is output as a scan signal (SC[N]) having a low level, and the fourth transistor T4 transmits the first low voltage (VSS1) at the scan output node (NSO) to the scan signal (SC[N] having a low level).
  • SC_CK is output as a scan signal (SC[N]) having a low level
  • the fourth transistor T4 transmits the first low voltage (VSS1) at the scan output node (NSO) to the scan signal (SC[N] having a low level).
  • the low level of the scan clock signal SC_CK and the first low voltage VSS1 may have substantially the same voltage level, for example, about -6V, but is not limited thereto.
  • the scan signal SC[N] may fall sharply on the falling edge of the scan clock signal SC_CK or on the rising edge of the inverted scan clock signal SC_CKB.
  • the seventh transistor T7 responds to the next carry signal CR[N+4] having a high level and controls the control node ( By transmitting the second low voltage VSS2 to NQ, the control node NQ may be reset or discharged so that the voltage V_NQ of the control node NQ has a low level.
  • the fourth transistor T4 supplies a first low voltage to the scan output node NSO whenever the inverted scan clock signal SC_CKB has a high level. (VSS1) can be transmitted.
  • the voltage V_NQ of the control node NQ may be lower than the voltage of the scan output node NSO, that is, the first low voltage VSS1, and thus the scan clock signal ( Leakage current from the line of SC_CK to the scan output node NSO through the third transistor T3 may be prevented.
  • the sixth transistor T6 connects the control node NQ and the carry output node ( NCO) can be electrically connected.
  • the fifth transistor T5 serves as a diode having a current path having a direction from the carry output node NCO to the line of the carry clock signal CR_CK, and the carry output from the line of the carry clock signal CR_CK. Leakage current through the fifth transistor T5 to the node NCO may be prevented.
  • FIG. 7 is a circuit diagram showing each active stage of a scan driver according to another embodiment of the present invention.
  • the active stage 300 includes a first transistor T1, a second transistor T2, a third transistor T3, a fourth transistor T4, a fifth transistor T5, and a sixth transistor. (T6), a seventh transistor (T7), an eighth transistor (T8), a first capacitor (C1), a second capacitor (C2), and a sample and hold circuit (sample and hold circuit 320). have.
  • the active stage 300 of FIG. 7 may have a configuration similar to that of the active stage 200 of FIG. 5 and a similar operation, except that the active stage 300 further includes a sample and hold circuit 320 .
  • the sample and hold circuit 320 adjusts the voltage of the selection node NS in response to the first control signal CS1 applied while the carry signal CR[N] is output from the carry output nodes NCO and NCO'. It is changed to a high level, and the voltage of the selection node NS may be transmitted to the control node NQ in response to the second control signal CS2 applied in the blank period.
  • the sample and hold circuit 320 includes a ninth transistor T9, a tenth transistor T10, a third capacitor C3, an eleventh transistor T11, A twelfth transistor T12 and a thirteenth transistor T13 may be included.
  • the ninth transistor T9 may transmit the second low voltage VSS2 to the carry output nodes NCO and NCO′ in response to the frame start signal STV. Meanwhile, in FIG. 7 , the carry output node NCO′ to which the ninth transistor T9 is electrically connected and the carry output node NCO to which the fifth and sixth transistors T5 and T6 are electrically connected are spaced apart. However, the carry output node NCO' and the carry output node NCO may be the same carry output nodes NCO and NCO'. In one embodiment, the ninth transistor T9 receives a gate for receiving the frame start signal STV, a first terminal electrically connected to the carry output nodes NCO and NCO', and a second low voltage VSS2. It may include a second terminal to.
  • the tenth transistor T10 may electrically connect the carry output nodes NCO and NCO′ and the selection node NS in response to the first control signal CS1.
  • the third capacitor C3 may be electrically connected between the high voltage VH line and the selection node NS.
  • the first control signal CS1 may have a first pulse at the start of a frame period, and the frame start signal STV and the first pulse of the first control signal CS1 may have an active stage ( 300) may be applied. Therefore, the second low voltage VSS2 is applied to the selection node NS through the ninth and tenth transistors T9 and T10, and the third capacitor C3 applies the voltage of the selection node NS to the second It can be maintained at a low voltage (VSS2).
  • the first control signal CS1 may have a second pulse while the carry signal CR[N] for the pixels in one row on which the sensing operation is to be performed is output in the blank period. Accordingly, in the active stage 300 that outputs the carry signal CR[N] having a high level while the first control signal CS1 outputs the second pulse, the tenth transistor T10 outputs the high level. The carry signal CR[N] having N is transmitted to the selection node NS, and the third capacitor C3 maintains the voltage of the selection node NS at the high level.
  • the tenth transistor T10 has a gate receiving the first control signal CS1, a first terminal electrically connected to the carry output nodes NCO and NCO', and electrically connected to the selection node NS.
  • the third capacitor C3 may include a first electrode electrically connected to the high voltage VH line and a second electrode electrically connected to the selection node NS.
  • the tenth transistor T10 may be implemented as a dual transistor including a first sub-transistor T10-1 and a second sub-transistor T10-2 electrically connected in series. Accordingly, leakage current between the carry output nodes NCO and NCO′ and the selection node NS may be reduced.
  • the eleventh transistor T11 may be turned on in response to the voltage of the selection node NS.
  • the twelfth transistor T12 receives the high voltage VH through the turned-on 11th transistor T11 and receives the high voltage received at the control node NQ in response to the second control signal CS2. (VH) can be transmitted.
  • the second control signal CS2 may have a pulse at the start time of the blank period. Therefore, in the active stage 300 in which the voltage of the selection node NS has the high level at the start of the blank period, the eleventh and twelfth transistors T11 and T12 supply a high voltage to the control node NQ.
  • the active stage 300 may output a scan signal SC[N] having a high level based on the scan clock signal SC_CK having a high level in the blank period.
  • the eleventh transistor T11 has a gate electrically connected to the selection node NS, a first terminal receiving a high voltage VH, and a second terminal electrically connected to the twelfth transistor T12.
  • the twelfth transistor T12 includes a gate receiving the second control signal CS2, a first terminal electrically connected to the eleventh transistor T11, and a second terminal electrically connected to the control node NQ.
  • the twelfth transistor T12 may be implemented as a dual transistor including a first sub-transistor T12-1 and a second sub-transistor T12-2 electrically connected in series. Accordingly, leakage current from or to the control node NQ can be reduced. Also, in one embodiment, the high voltage VH may be applied to a node between the first and second sub-transistors T12-1 and T12-2 through the eighth transistor T8.
  • the thirteenth transistor T13 is a node between the first sub-transistor T10-1 and the second sub-transistor T10-2 of the tenth transistor T10 in response to the voltage of the selection node NS.
  • a high voltage (VH) can be transmitted to Accordingly, the leakage current between the carry output nodes NCO and NCO′ and the selection node NS may be further reduced.
  • the thirteenth transistor T13 has a gate electrically connected to the selection node NS, a first terminal receiving a high voltage VH, and a first sub-transistor T10 of the tenth transistor T10. -1) and a second terminal electrically connected to the node between the second sub-transistor T10-2.
  • the active stage 300 includes 13 transistors T1 to T13, and thus the size of the scan driver including the active stage 300 is reduced compared to the size of the conventional OSG driver. It can be. Also, the scan driver including the active stage 300 may be formed in a display area of a display panel in which pixels are formed. Accordingly, the dead space of the display device including the scan driver can be reduced compared to the dead space of the display device including the conventional OSG driver.
  • FIG. 8 is a circuit diagram showing each active stage of a scan driver according to another embodiment of the present invention.
  • the active stage 400 includes a first transistor T1 , a second transistor T2 , a third transistor T3 , a fourth transistor T4 , a fifth transistor T5 , and a sixth transistor. (T6), a seventh transistor T7, an eighth transistor T8, a first capacitor C1, a second capacitor C2, an inverter circuit 440, and a fourteenth transistor T14. .
  • active stage 400 may further include a sample and hold circuit 420 .
  • the active stage 400 of FIG. 8 is the active stage 200 of FIG. 5 or the active stage 400 of FIG. 7 except that the active stage 400 further includes an inverter circuit 440 and a fourteenth transistor T14. It may have a configuration similar to that of the stage 300 and a similar operation.
  • the inverter circuit 440 may output the voltage of the inverter node NINV having a high level while the carry clock signal CR_CK has a high level and the voltage of the control node NQ has a low level. .
  • the inverter circuit 440 may include a fifteenth transistor T15, a sixteenth transistor T16, a seventeenth transistor T17, and an eighteenth transistor T18. have.
  • the fifteenth transistor T15 transmits the carry clock signal CR_CK to the internal node NINT in response to the carry clock signal CR_CK
  • the sixteenth transistor T16 carries the carry clock signal CR_CK in response to the voltage of the internal node NINT.
  • the clock signal CR_CK is transmitted to the inverter node NINV
  • the seventeenth transistor T17 transmits the first low voltage VSS1 to the internal node NINT in response to the voltage of the control node NQ.
  • the transistor T18 may transmit the first low voltage VSS1 to the inverter node NINV in response to the voltage of the control node NQ.
  • the inverter circuit 440 including the fifteenth, sixteenth, seventeenth, and eighteenth transistors T15, T16, T17, and T18 has a low level while the voltage of the control node NQ has a high level.
  • Outputs the voltage of the inverter node NINV, outputs the voltage of the inverter node NINV having a high level while the voltage of the control node NQ has a low level and the carry clock signal CR_CK has a high level can do.
  • the fifteenth transistor T15 is electrically connected to a gate receiving the carry clock signal CR_CK, a first terminal electrically connected to the gate of the fifteenth transistor T15, and an internal node NINT.
  • the sixteenth transistor T16 includes a second terminal, and the sixteenth transistor T16 includes a gate electrically connected to the internal node NINT, a first terminal receiving the carry clock signal CR_CK, and a second electrically connected to the inverter node NINV.
  • the seventeenth transistor T17 includes a gate electrically connected to the control node NQ, a first terminal electrically connected to the internal node NINT, and a second terminal receiving the first low voltage VSS1.
  • the eighteenth transistor T18 has a gate electrically connected to the control node NQ, a first terminal electrically connected to the inverter node NINV, and a second terminal receiving the first low voltage VSS1.
  • the fourteenth transistor T14 may transmit the second low voltage VSS2 to the carry output node NCO in response to the voltage of the inverter node NINV.
  • the fourteenth transistor T14 transmits the second low voltage VSS2 to the carry output node NCO in response to the voltage of the inverter node NINV having a high level, so that the carry output node NCO and the carry signal CR [N]) can be stabilized at a low level.
  • the fourteenth transistor T14 has a gate electrically connected to the inverter node NINV, a first terminal electrically connected to the carry output node NCO, and a second terminal receiving the second low voltage VSS2. terminals may be included. Also, in one embodiment, as shown in FIG.
  • the fourteenth transistor T14 includes a back gate, and the second terminal of the fourteenth transistor T14 may be electrically connected to the back gate. Accordingly, leakage current between the carry output node NCO and the line of the second low voltage VSS2 may be reduced.
  • the active stage 400 includes 18 transistors T1 to T18, and thus the size of the scan driver including the active stage 400 is reduced compared to the size of the conventional OSG driver. It can be. Also, the scan driver including the active stage 400 may be formed in a display area of a display panel on which pixels are formed. Accordingly, the dead space of the display device including the scan driver can be reduced compared to the dead space of the display device including the conventional OSG driver.
  • FIG. 9 is a circuit diagram illustrating each subsequent dummy stage of a scan driver according to an embodiment of the present invention.
  • the subsequent dummy stage 500 includes a 19th transistor T19 , a 20th transistor T20 , a 21st transistor T21 , a 22nd transistor T22 , a 23rd transistor T23 , and a 24th transistor T24 .
  • the subsequent dummy stage 500 may further include a thirty-first transistor T31.
  • the subsequent dummy stage 500 may be any one of the first, second, third and fourth subsequent dummy stages 162 , 164 , 166 and 168 shown in FIG. 1 .
  • the 26 transistor T26, the 31st transistor T31, the fourth capacitor C4 and the sixth capacitor C6 are the first transistor T1, the second transistor T2, and the third transistor (shown in FIG. 7). T3), the fourth transistor T4, the fifth transistor T5, the sixth transistor T6, the seventh transistor T7, the ninth transistor T9, the eighth transistor T8, and the first capacitor C1. ) and the second capacitor C2, respectively.
  • the twenty-fifth transistor T25 can receive the second control signal CS2.
  • the 19th transistor T19 resets the control node NQ in response to the frame start signal STV, and the 20th transistor T20 transmits the first previous carry signal CR[N-4] to the control node NQ.
  • the 21st transistor T21 transmits the scan clock signal SC_CK to the dummy scan output node NDSO in response to the voltage of the control node NQ
  • the fourth capacitor C4 transmits the scan clock signal SC_CK to the control node ( NQ) and the dummy scan output node NDSO
  • the 22nd transistor T22 generates a first low voltage VSS1 to the dummy scan output node NDSO in response to the inverted scan clock signal SC_CKB.
  • the fifth capacitor C5 may be electrically connected between the dummy scan output node NDSO and the first low voltage VSS1 line.
  • the subsequent dummy stage 500 may not output a scan signal and may not be electrically connected to the scan line. Therefore, to perform an operation similar to that of the active stage electrically connected to the scan line, the subsequent dummy stage 500 includes a fifth capacitor C5 corresponding to the load of the scan line instead of being electrically connected to the scan line. can do.
  • the fifth capacitor C5 may include a first electrode electrically connected to the dummy scan output node NDSO and a second electrode electrically connected to the first low voltage VSS1 line.
  • the 23rd transistor T23 transmits the carry clock signal CR_CK to the carry output node NCO in response to the voltage of the control node NQ
  • the sixth capacitor C6 transmits the carry clock signal CR_CK to the control node NQ and the carry output node.
  • the 24th transistor T24 electrically connects the control node NQ and the carry output node NCO in response to the carry clock signal CR_CK
  • the 25th transistor ( T25 transmits the second low voltage VSS2 to the control node NQ in response to the second control signal CS2
  • the 26th transistor T26 transmits the carry output node (VSS2) in response to the frame start signal STV.
  • the second low voltage VSS2 may be transmitted to the NCO.
  • the 31st transistor T31 responds to the voltage of the control node NQ to the 19th, 20th, 24th, 25th, 29th, and 30th transistors T19, T20, T24, T25, T29, and T30, respectively.
  • the first sub-transistors T19-1, T20-1, T24-1, T25-1, T29-1, T30-1 and the second sub-transistors T19-2, T20-2, T24-2, A high voltage (VH) may be transmitted to a node between T25-2, T29-2, and T30-2.
  • the thirty-first transistor T31 may be implemented as a dual transistor including a first sub-transistor T31-1 and a second sub-transistor T31-2 electrically connected in series.
  • the 27th transistor T27 transmits the second low voltage VSS2 to the carry output node NCO in response to the second control signal CS2, and the 28th transistor T28 transmits the second previous carry signal CR[ N-8]), the second low voltage VSS2 may be transmitted to the carry output node NCO.
  • the twenty-seventh transistor T27 has a gate receiving the second control signal CS2, a first terminal electrically connected to the carry output node NCO, and a second low voltage receiving the second low voltage VSS2. It includes two terminals, and the 28th transistor T28 includes a gate receiving the second previous carry signal CR[N-8], a first terminal electrically connected to the carry output node NCO, and a second low voltage. It may include a second terminal for receiving (VSS2).
  • the twenty-ninth transistor T29 may transmit the second low voltage VSS2 to the control node NQ in response to the voltage of the carry output node NCO.
  • the twenty-ninth transistor T29 may cause the voltage of the control node NQ to gradually decrease. have.
  • the twenty-ninth transistor T29 receives a gate electrically connected to the carry output node NCO, a first terminal electrically connected to the control node NQ, and a second low voltage VSS2. A second terminal may be included.
  • the twenty-ninth transistor T29 may be implemented as a dual transistor including a first sub-transistor T29-1 and a second sub-transistor T29-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the line of the second low voltage VSS2 may be reduced. Also, a node between the first sub-transistor T29-1 and the second sub-transistor T29-2 may receive the high voltage VH through the 31st transistor T31.
  • the thirtieth transistor T30 may transmit the second low voltage VSS2 to the control node NQ in response to the third previous carry signal CR[N-12].
  • the thirtieth transistor T30 includes a gate receiving the third previous carry signal CR[N-12], a first terminal electrically connected to the control node NQ, and a second low voltage VSS2. ) may include a second terminal for receiving.
  • the thirtieth transistor T30 may be implemented as a dual transistor including a first sub-transistor T30-1 and a second sub-transistor T30-2 electrically connected in series. Accordingly, leakage current between the control node NQ and the line of the second low voltage VSS2 may be reduced.
  • a node between the first sub-transistor T30-1 and the second sub-transistor T30-2 may receive the high voltage VH through the 31st transistor T31.
  • the second sub-transistor T30 - 2 includes a back gate, and one terminal of the second sub-transistor T30 - 2 may be electrically connected to the back gate. Accordingly, leakage current between the control node NQ and the line of the second low voltage VSS2 may be further reduced.
  • FIG. 10 is a circuit diagram showing each previous dummy stage of a scan driver according to an embodiment of the present invention.
  • the previous dummy stage 600 includes the 32nd transistor T32 , the 33rd transistor T33 , the 34th transistor T34 , the 35th transistor T35 , the 36th transistor T36 , and the 37th transistor T34 .
  • a transistor T37, a thirty-eighth transistor T38, a seventh capacitor C7, an eighth capacitor C8, and a ninth capacitor C9 may be included.
  • the previous dummy stage 600 may further include a thirty-ninth transistor T39.
  • the previous dummy stage 600 may be any one of the first, second, third and fourth previous dummy stages 112 , 114 , 116 and 118 shown in FIG. 1 .
  • the transistor T39, the seventh capacitor C7, and the ninth capacitor C9 are the second transistor T2, the third transistor T3, the fourth transistor T4, and the fifth transistor (shown in FIG. 7).
  • the 32nd transistor T32 can receive the frame start signal STV.
  • the 32nd transistor T32 transmits the frame start signal STV to the control node NQ, and the 33rd transistor T33 outputs the dummy scan signal SC_CK in response to the voltage of the control node NQ.
  • node NDSO node NDSO
  • the seventh capacitor C7 is electrically connected between the control node NQ and the dummy scan output node NDSO
  • the 34th transistor T34 generates an inverted scan clock signal SC_CKB.
  • the first low voltage VSS1 is transmitted to the dummy scan output node NDSO
  • the eighth capacitor C8 is electrically connected between the dummy scan output node NDSO and the line of the first low voltage VSS1.
  • the previous dummy stage 600 may not output a scan signal and may not be electrically connected to the scan line. Therefore, to perform an operation similar to the active stage electrically connected to the scan line, the previous dummy stage 600 includes an eighth capacitor C8 corresponding to the load of the scan line instead of being electrically connected to the scan line. can do.
  • the eighth capacitor C8 may include a first electrode electrically connected to the dummy scan output node NDSO and a second electrode electrically connected to the first low voltage line VSS1.
  • the thirty-fifth transistor T35 transmits the carry clock signal CR_CK to the carry output node NCO in response to the voltage of the control node NQ
  • the ninth capacitor C9 transmits the carry clock signal CR_CK to the control node NQ and the carry output node.
  • the 36th transistor T36 electrically connects the control node NQ and the carry output node NCO in response to the carry clock signal CR_CK
  • the 37th transistor ( T37) transmits the second low voltage VSS2 to the control node NQ in response to the next carry signal CR[N+4]
  • the 38th transistor T38 responds to the frame start signal STV.
  • the second low voltage VSS2 may be transmitted to the carry output node NCO.
  • each of the 32nd, 36th, and 37th transistors T32, T36, and T37 is electrically connected in series with a first sub-transistor T32-1, T36-1, T37-1 and a second sub-transistor.
  • - Can be implemented as a dual transistor including transistors T32-2, T36-2, and T37-2.
  • the thirty-ninth transistor T39 is the first sub-transistor T32-1, T36-1, T36, T37 of the 32nd, 36th, and 37th transistors T32, T36, and T37 in response to the voltage of the control node NQ.
  • a high voltage VH may be transmitted to nodes between T37-1 and the second sub-transistors T32-2, T36-2, and T37-2.
  • the thirty-ninth transistor T39 may be implemented as a dual transistor including a first sub-transistor T39-1 and a second sub-transistor T39-2 electrically connected in series.
  • FIG. 11 is a block diagram illustrating a display device according to example embodiments
  • FIG. 12 is a circuit diagram illustrating an example of a pixel included in the display device of FIG. 11
  • FIG. 13 is a diagram illustrating first to fourth scan lines.
  • FIG. 14 is a diagram for explaining a connection relationship between active stages and clock signal lines. It is a drawing showing an example of a part of the display panel on which the scan driver of is formed.
  • a display device 700 includes a display panel 710 including pixels PX and data providing data voltages VDAT to the pixels PX.
  • a driver 720 a sensing circuit 730 receiving sensing voltages VSEN from the pixels PX, at least one scan driver 740 providing scan signals to the pixels PX, and a data driver ( 720), a sensing circuit 730, and a controller 750 that controls the scan driver 740.
  • the display panel 710 may have a display area DR and may include pixels PX formed in the display area DR.
  • each pixel PX may include a light emitting unit EMU and a pixel circuit PC driving the light emitting unit EMU.
  • the light emitting unit EMU may include light emitting devices LD as shown in FIG. 12 , but is not limited thereto.
  • the light emitting unit (EMU) may be an organic light emitting diode (OLED).
  • the pixel circuit PC may include a driving transistor TDR, a first switching transistor TSW1 , a second switching transistor TSW2 , and a storage capacitor CST.
  • the storage capacitor CST may include a first electrode electrically connected to the gate of the driving transistor TDR and a second electrode electrically connected to the source of the driving transistor TDR.
  • the first switching transistor TSW1 may electrically connect the data line DL to the first electrode of the storage capacitor CST in response to the scan signal SC
  • the second switching transistor TSW2 may electrically connect the data line DL to the first electrode of the storage capacitor CST.
  • the sensing line SL may be electrically connected to the second electrode of the storage capacitor CST.
  • the driving transistor TDR may generate a driving current based on the data voltage VDAT stored in the storage capacitor CST.
  • the light emitting unit EMU is electrically connected in series between a first power supply voltage VDD (eg, high power supply voltage) line and a second power supply voltage VSS (eg, low power supply voltage) line.
  • a first series end SET1 and a second series end SET2 may be included.
  • Each of the first series terminal SET1 and the second series terminal SET2 may include light emitting devices LD electrically connected in parallel.
  • the first and second series terminals SET1 and SET2 include electrodes (eg, EL1 and EL2) and intermediate electrodes CTE (eg, CTE1 and CTE2).
  • the first series terminal SET1 includes a first electrode EL1 and a first intermediate electrode CTE1, and at least electrically connected between the first electrode EL1 and the first intermediate electrode CTE1. It may include one first light emitting element LD1.
  • the first series terminal SET1 may include a reverse light emitting element LDr electrically connected in the opposite direction to the first light emitting element LD1 between the first electrode EL1 and the first intermediate electrode CTE1.
  • the second series terminal SET2 includes a second intermediate electrode CTE2 and a second electrode EL2, and at least one second electrically connected between the second intermediate electrode CTE2 and the second electrode EL2.
  • a light emitting element LD2 may be included.
  • the second series terminal SET2 may include a reverse light emitting element LDr electrically connected in the opposite direction to the second light emitting element LD2 between the second intermediate electrode CTE2 and the second electrode EL2.
  • the first electrode EL1 of the first series end SET1 may be an anode of the light emitting unit EMU of each pixel PX
  • the second electrode EL2 of the second series end SET2 may be It may be a cathode of the light emitting unit (EMU).
  • the light emitting unit EMU may emit light based on the driving current generated by the driving transistor TDR.
  • a reference voltage is applied to the first electrode of the storage capacitor CST through a data line DL to perform a sensing operation on the pixel PX, and the second electrode of the storage capacitor CST.
  • the electrode may be a voltage obtained by subtracting the threshold voltage of the driving transistor TDR from the reference voltage.
  • the voltage obtained by subtracting the threshold voltage from the reference voltage may be provided to the sensing circuit 730 as the sensing voltage VSEN through the second switching transistor TSW2 and the sensing line SL.
  • the data driver 720 may provide data voltages VDAT to the pixels PX based on the output image data ODAT and the data control signal DCTRL received from the controller 750 .
  • the data control signal DCTRL may include an output data enable signal, a horizontal start signal, and a load signal, but is not limited thereto.
  • data driver 720 and sensing circuit 730 may be implemented as one or more identical integrated circuits. An integrated circuit including the data driver 720 and the sensing circuit 730 may be referred to as a readout-source driver integrated circuit (RSIC).
  • RSIC readout-source driver integrated circuit
  • data driver 720 and controller 750 may be implemented as a single integrated circuit, and such integrated circuit may be referred to as a Timing Controller Embedded Data Driver (TED) IC.
  • data driver 720, sensing circuit 730 and controller 750 may be implemented as separate integrated circuits.
  • the sensing circuit 730 may perform a sensing operation on the pixels PX. In one embodiment, the sensing circuit 730 may perform a sensing operation for the pixels PX in at least one row during a blank period of each frame period. Also, in an embodiment, the sensing circuit 730 may perform a sensing operation on all pixels PX immediately before the display device 700 is powered off.
  • the scan driver 740 may provide the scan signals to the pixels PX based on the scan control signal SCTRL from the controller 750 .
  • the scan control signal SCTRL includes a frame start signal STV, scan clock signals SC_CK1 to SC_CK4, inverted scan clock signals SC_CKB1 to SC_CKB4, carry It may include clock signals CR_CK1 to CR_CK4 and inverted carry clock signals CR_CKB1 to CR_CKB4.
  • the scan control signal SCTRL may further include a first control signal CS1 and a second control signal CS2.
  • the scan driver 740 or the active stages of the scan driver 740 may be formed in the display area DR, as shown in FIG. 11 .
  • the scan driver 740 formed in the display area DR may be referred to as a driver in pixel (DIP). Accordingly, the dead space of the display panel 710 and the display device 700 can be reduced compared to a conventional display device in which the scan driver 740 is formed in the peripheral area of the display panel.
  • previous and subsequent dummy stages of the scan driver 740 may also be formed in the display area DR. In another embodiment, the previous and subsequent dummy stages may be formed in a peripheral area adjacent to the display area DR, that is, in the dead space.
  • the display device 700 may include one scan driver 740_1. In another embodiment, the display device 700 may include two scan drivers 740_1 and 740_M. In this case, since the two scan drivers 740_1 and 740_M apply scan signals at both ends of each scan line, delay or distortion of the scan signals can be reduced. In another embodiment, as shown in FIG. 11 , the display device 700 may include M scan drivers 740_1, 740_2, ..., 740_M (M is an integer greater than or equal to 1). For example, the display device 700 may include eight scan drivers 740_1, 740_2, ..., 740_M. In this case, delay or distortion of the scan signal may be further reduced.
  • the transistors and capacitors of each active stage of the scan driver 740 are distributed and disposed in a portion of the display area DR where 2*K (K is an integer greater than 1) pixels PX are formed. It can be.
  • the active stage may be distributed and disposed in a portion of the display area DR in which 2*34 pixels PX are formed, but is not limited thereto.
  • the display panel 710a includes first pixel circuits PC1 electrically connected to the first scan line SL1 and a second electrically connected to the second scan line SL2. 2 pixel circuits PC2, third pixel circuits PC3 electrically connected to the third scan line SL3, and fourth pixel circuits PC4 electrically connected to the fourth scan line SL4.
  • the first pixel circuits PC1 include a first pixel row PXR1 and odd-numbered pixel columns PXC1, PXCK-1, PXCK+1, PXC2K-1, PXC2K+1, and PXC3K among the pixel columns PXC1 to PXC4K.
  • each first pixel circuit PC1 and the corresponding second pixel circuit PC2 have a mirror structure and are disposed adjacent to each other, so that the transistors and capacitors of the active stage are disposed. An area within the display area DR may be maximized.
  • the third pixel circuits PC3 include the second pixel row PXR2 and odd-numbered pixel columns PXC1, PXCK-1, PXCK+1, PXC2K-1, PXC2K+1, PXC3K-1, and PXC3K+1. , PXC4K-1), and the fourth pixel circuits PC4 include the second pixel row PXR2 and even-numbered pixel columns PXC2, PXCK, PXCK+2, PXC2K, PXC2K+2, PXC3K, PXC3K+ 2, PXC4K).
  • each of the third pixel circuits PC3 and the corresponding fourth pixel circuit PC4 having a mirror structure are disposed adjacent to each other, so that the transistors and capacitors of the active stage are disposed. An area within the display area DR may be maximized.
  • the first active stage electrically connected to the first scan line SL1 includes the first pixel row PXR1 and the first to Kth pixel columns PXC1 to PXCK among the pixel columns PXC1 to PXC4K (K is 2 or more). integer) can be placed. That is, the transistors and capacitors of the first active stage are (first, second, and second) of the display area DR corresponding to the first pixel row PXR1 and the first to Kth pixel columns PXC1 to PXCK. It may be formed on the part 712a (except for regions where the third and fourth pixel circuits PC1 , PC2 , PC3 , and PC4 are formed).
  • the second active stage electrically connected to the second scan line SL2 includes the first pixel row PXR1 and the K+1 to 2K pixel columns PXCK+1 to PXC2K among the pixel columns PXC1 to PXC4K. ) can be placed. That is, the transistors and capacitors of the second active stage are (first, second, and second) of the display area DR corresponding to the first pixel row PXR1 and the K+1 to 2K pixel columns PXCK+1 to PXC2K. It may be formed on a portion 714a (excluding regions where the second, third, and fourth pixel circuits PC1 , PC2 , PC3 , and PC4 are formed).
  • the third active stage electrically connected to the third scan line SL3 includes the second pixel row PXR2 and the 2K+1 to 3K pixel columns PXC2K+1 to PXC3K among the pixel columns PXC1 to PXC4K. ) can be placed. That is, the transistors and capacitors of the third active stage are the (first, second, and third) of the display area DR corresponding to the second pixel row PXR2 and the 2K+1 to 3K pixel columns PXC2K+1 to PXC3K. It may be formed on a portion 716a (excluding regions where the second, third, and fourth pixel circuits PC1 , PC2 , PC3 , and PC4 are formed).
  • the fourth active stage electrically connected to the fourth scan line SL4 includes the second pixel row PXR2 and the 3K+1 to 4K pixel columns PXC3K+1 to PXC4K among the pixel columns PXC1 to PXC4K. ) can be placed. That is, the transistors and capacitors of the fourth active stage are (first, second, and second) of the display area DR corresponding to the second pixel row PXR2 and the 3K+1 to 4K pixel columns PXC3K+1 to PXC4K. It may be formed on a portion 718a (excluding regions where the second, third, and fourth pixel circuits PC1 , PC2 , PC3 , and PC4 are formed).
  • the 4L+1 active stages (L is an integer greater than or equal to 0) 822, 832, ..., 852 of the scan driver 740_1b of the display panel 710b generate a first scan clock.
  • the signal SC_CK1, the first inverted scan clock signal SC_CKB1, the first carry clock signal CR_CK1, and the first inverted carry clock signal CR_CKB1 are received, and the 4L+2 stages of the scan driver 740_1b ( 824, 834, ..., 854 receive a second scan clock signal (SC_CK2), a second inverted scan clock signal (SC_CKB2), a second carry clock signal (CR_CK2), and a second inverted carry clock signal (CR_CKB2),
  • the 4L+3 stages 826, 836, ..., 856 of the scan driver 740_1b generate a third scan clock signal SC_CK3, a third inverted scan clock signal SC_CKB3, a third carry clock signal CR_CK3, and
  • SC_CKB4 the fourth carry clock signal CR_CK4, and the fourth inverted carry clock signal CR_CKB4 may be received.
  • the 4L+1th active stages 822, 832, ..., 852 are disposed in the first to Kth pixel columns PXC1 to PXCK
  • the 4L+2th stages 824, 834, ..., 854 is disposed in the K+1 to 2K pixel columns PXCK+1 to PXC2K
  • the 4L+3 stages 826, 836, ..., 856 are the 2K+1 to 3K pixel columns PXC2K+1 to PXC3K
  • the 4L+4 stages 828, 838, ..., 858 may be disposed in 3K+1 to 4K pixel columns PXC3K+1 to PXC4K.
  • lines of the first, second, third, and fourth scan clock signals SC_CK1, SC_CK2, SC_CK3, and SC_CK4 are spaced apart from each other, and the first, second, third, and fourth inverted scan clock signals are disposed.
  • the lines of SC_CKB1, SC_CKB2, SC_CKB3, and SC_CKB4 are spaced apart from each other, and the lines of the first, second, third, and fourth carry clock signals CR_CK1, CR_CK2, CR_CK3, and CR_CK4 are spaced apart from each other.
  • lines of the first, second, third, and fourth inverted carry clock signals CR_CKB1 , CR_CKB2 , CR_CKB3 , and CR_CKB4 may be spaced apart from each other.
  • lines of the first, second, third, and fourth scan clock signals SC_CK1, SC_CK2, SC_CK3, and SC_CK4 and the first, second, third, and fourth inverted scan clock signals SC_CKB1 and SC_CKB2 , SC_CKB3, and SC_CKB4) are disposed adjacent to each other, so that the effect of each scan clock signal (eg, SC_CK1) on the pixel circuit (PC) is affected by the corresponding inverted scan clock signal (eg, SC_CKB1).
  • lines of the first, second, third, and fourth carry clock signals CR_CK1, CR_CK2, CR_CK3, and CR_CK4 and the first, second, third, and fourth inverted carry clock signals CR_CKB1 and CR_CKB2 , CR_CKB3, and CR_CKB4) are disposed adjacent to each other, so that the influence of each carry clock signal (eg, CR_CK1) on the pixel circuit (PC) is affected by the corresponding inverted carry clock signal (eg, CR_CKB1). can be compensated by
  • the controller 750 (eg, a timing controller (TCON)) is an external host processor (eg, an application processor (AP), a graphic processing unit (GPU), or a graphic card). etc.) may receive the input image data IDAT and the control signal CTRL.
  • the input image data IDAT may be RGB image data including red image data, green image data, and blue image data.
  • the control signal CTRL may include, but is not limited to, a vertical sync signal, a horizontal sync signal, an input data enable signal, and a master clock signal.
  • the controller 750 controls the operation of the data driver 720 by providing the output image data ODAT and the data control signal DCTRL to the data driver 720, and sends the scan control signal SCTRL to the scan driver 740. It is possible to control the operation of the scan driver 740 by providing.
  • 15 is a block diagram illustrating an example of a tiled display device including display devices according to example embodiments.
  • a tiled display device 900 may include display devices 920 , 940 , 960 , and 980 electrically connected to each other.
  • each of the display devices 920 , 940 , 960 , and 980 may be the display device 700 of FIG. 11 .
  • Each of the display devices 920, 940, 960, and 980 may include a scan driver formed within the display area of the display panel, and thus may have a small dead space. Accordingly, each of the display devices 920 , 940 , 960 , and 980 may be suitable for the tiled display device 900 .
  • 16 is a block diagram illustrating an electronic device including a display device according to example embodiments.
  • an electronic device 1100 may include a processor 1110, a memory device 1120, a storage device 1130, an input/output device 1140, a power supply 1150, and a display device 1160. have.
  • the electronic device 1100 may further include several ports capable of communicating with a video card, sound card, memory card, USB device, etc., or with other systems.
  • Processor 1110 may perform certain calculations or tasks. Depending on the embodiment, the processor 1110 may be a microprocessor, a central processing unit (CPU), or the like. The processor 1110 may be electrically connected to other components through an address bus, a control bus, and a data bus. According to embodiments, the processor 1110 may also be electrically connected to an expansion bus such as a Peripheral Component Interconnect (PCI) bus.
  • PCI Peripheral Component Interconnect
  • the memory device 1120 may store data necessary for the operation of the electronic device 1100 .
  • the memory device 1120 may include erasable programmable read-only memory (EPROM), electrically erasable programmable read-only memory (EEPROM), flash memory, phase change random access memory (PRAM), resistance Non-volatile memory devices such as Random Access Memory (NFGM), Nano Floating Gate Memory (NFGM), Polymer Random Access Memory (PoRAM), Magnetic Random Access Memory (MRAM), Ferroelectric Random Access Memory (FRAM) and/or Dynamic Random Access Memory (DRAM) memory), static random access memory (SRAM), and volatile memory devices such as mobile DRAM.
  • EPROM erasable programmable read-only memory
  • EEPROM electrically erasable programmable read-only memory
  • flash memory phase change random access memory
  • PRAM phase change random access memory
  • Non-volatile memory devices such as Random Access Memory (NFGM), Nano Floating Gate Memory (NFGM), Polymer Random Access Memory (PoRAM), Magnetic Random Access Memory (
  • the storage device 1130 may include a solid state drive (SSD), a hard disk drive (HDD), a CD-ROM, and the like.
  • the input/output device 1140 may include an input means such as a keyboard, a keypad, a touch pad, a touch screen, and a mouse, and an output means such as a speaker and a printer.
  • the power supply 1150 may supply power necessary for the operation of the electronic device 1100 .
  • the display device 1160 may be electrically connected to other components through the buses or other communication links.
  • each active stage may have an 8T2C structure shown in FIG. 5, a 13T3C structure shown in FIG. 7, a 18T3C structure shown in FIG. 8, or a similar structure. Accordingly, the active stage may include fewer transistors than the conventional scan driver stage, and the size of the scan driver according to embodiments of the present invention may be reduced compared to that of the conventional scan driver. have. Also, since the active stage includes fewer transistors, in one embodiment, the scan driver may be formed in a display area of a display panel. Accordingly, the dead space of the display device 1160 can be reduced compared to the dead space of the display device including the conventional scan driver.
  • the electronic device 1100 includes a mobile phone, a smart phone, a tablet computer, a television (TV), a digital TV, a 3D TV, a virtual reality (VR) device, Personal Computer (PC), home electronics, laptop computer, personal digital assistant (PDA), portable multimedia player (PMP), digital camera, music It may be any electronic device including the display device 1160 such as a music player, a portable game console, a navigation device, and the like.
  • the present invention can be applied to any display device and an electronic device including the display device.
  • the present invention is applicable to digital mobile phones, smart phones, tablet computers, TVs, 3D TVs, HMDs, VR devices, PCs, home electronic devices, notebook computers, PDAs, PMPs, digital cameras, music players, handheld game consoles, and navigation devices. etc. can be applied.

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Abstract

스캔 드라이버는 액티브 스테이지들을 포함한다. 각 액티브 스테이지는 제어 노드를 리셋하는 제1 트랜지스터, 이전 캐리 신호를 제어 노드에 전송하는 제2 트랜지스터, 스캔 클록 신호를 스캔 출력 노드에 전송하는 제3 트랜지스터, 제어 노드와 스캔 출력 노드의 사이에 전기적으로 연결된 제1 커패시터, 스캔 출력 노드에 제1 저 전압을 전송하는 제4 트랜지스터, 캐리 클록 신호를 캐리 출력 노드에 전송하는 제5 트랜지스터, 제어 노드와 캐리 출력 노드를 전기적으로 연결하는 제6 트랜지스터, 및 제어 노드에 제2 저 전압을 전송하는 제7 트랜지스터를 포함한다.

Description

스캔 드라이버 및 표시 장치
본 발명은 표시 장치에 관한 것으로서, 더욱 상세하게는 스캔 드라이버, 및 상기 스캔 드라이버를 포함하는 표시 장치에 관한 것이다.
표시 장치의 스캔 드라이버는 표시 패널의 화소 행들에 스캔 신호들을 출력하는 스테이지들을 포함한다. 일반적으로, 상기 스캔 드라이버는 표시 패널의 표시 영역에 인접한 주변 영역에 형성된다. 이에 따라, 상기 스캔 드라이버에 의해 상기 표시 패널의 상기 주변 영역의 사이즈, 즉 데드 스페이스의 사이즈가 증가될 수 있다. 특히, 상기 스캔 드라이버가 NMOS(N-type Metal-Oxide-Semiconductor) 트랜지스터들을 포함하는 OSG(Oxide Silicon Gate)로 구현되는 경우, 상기 스캔 드라이버의 각 스테이지가 다수의 트랜지스터들(예를 들어, 28개 내지 31개의 트랜지스터들)을 포함하고, 상기 스캔 드라이버의 사이즈가 증가되고, 상기 데드 스페이스의 사이즈가 더욱 증가될 수 있다.
본 발명의 일 목적은 감소된 사이즈를 가지는 스캔 드라이버를 제공하는 것이다.
본 발명의 다른 목적은 감소된 사이즈를 가지는 스캔 드라이버를 포함하는 표시 장치를 제공하는 것이다.
다만, 본 발명의 해결하고자 하는 과제는 상기 언급된 과제에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 스캔 드라이버는 액티브 스테이지들을 포함한다. 상기 액티브 스테이지들 각각은, 프레임 시작 신호에 응답하여 제어 노드를 리셋하는 제1 트랜지스터, 이전 캐리 신호를 상기 제어 노드에 전송하는 제2 트랜지스터, 상기 제어 노드의 전압에 응답하여 스캔 클록 신호를 스캔 출력 노드에 전송하는 제3 트랜지스터, 상기 제어 노드와 상기 스캔 출력 노드의 사이에 전기적으로 연결된 제1 커패시터, 반전 스캔 클록 신호에 응답하여 상기 스캔 출력 노드에 제1 저 전압을 전송하는 제4 트랜지스터, 상기 제어 노드의 상기 전압에 응답하여 캐리 클록 신호를 캐리 출력 노드에 전송하는 제5 트랜지스터, 상기 캐리 클록 신호에 응답하여 상기 제어 노드와 상기 캐리 출력 노드를 전기적으로 연결하는 제6 트랜지스터, 및 다음 캐리 신호에 응답하여 상기 제어 노드에 제2 저 전압을 전송하는 제7 트랜지스터를 포함한다.
일 실시예에서, 상기 액티브 스테이지들은 화소들을 포함하는 표시 패널의 표시 영역 내에 배치될 수 있다.
일 실시예에서, 상기 스캔 클록 신호, 상기 반전 스캔 클록 신호 및 상기 캐리 클록 신호 각각은 50%의 듀티 비를 가질 수 있다.
일 실시예에서, 상기 액티브 스테이지들 각각은, 상기 제어 노드와 상기 캐리 출력 노드의 사이에 전기적으로 연결된 제2 커패시터를 더 포함하고, 상기 캐리 클록 신호는 상기 스캔 클록 신호에 대하여 지연 시간만큼 뒤쳐질 수 있다.
일 실시예에서, 상기 제2 저 전압의 전압 레벨은 상기 제1 저 전압의 전압 레벨보다 낮을 수 있다.
일 실시예에서, 상기 제1 트랜지스터는 상기 프레임 시작 신호를 수신하는 게이트, 상기 제어 노드에 전기적으로 연결된 제1 단자, 및 상기 제2 저 전압을 수신하는 제2 단자를 포함하고, 상기 제2 트랜지스터는 상기 이전 캐리 신호를 수신하는 게이트, 상기 제2 트랜지스터의 상기 게이트에 전기적으로 연결된 제1 단자, 및 상기 제어 노드에 전기적으로 연결된 제2 단자를 포함하고, 상기 제3 트랜지스터는 상기 제어 노드에 전기적으로 연결된 게이트, 상기 스캔 클록 신호를 수신하는 제1 단자, 및 상기 스캔 출력 노드에 전기적으로 연결된 제2 단자를 포함하고, 상기 제4 트랜지스터는 상기 반전 스캔 클록 신호를 수신하는 게이트, 상기 스캔 출력 노드에 전기적으로 연결된 제1 단자, 및 상기 제1 저 전압을 수신하는 제2 단자를 포함하고, 상기 제5 트랜지스터는 상기 제어 노드에 전기적으로 연결된 게이트, 상기 캐리 클록 신호를 수신하는 제1 단자, 및 상기 캐리 출력 노드에 전기적으로 연결된 제2 단자를 포함하고, 상기 제6 트랜지스터는 상기 캐리 클록 신호를 수신하는 게이트, 상기 제어 노드에 전기적으로 연결된 제1 단자, 및 상기 캐리 출력 노드에 전기적으로 연결된 제2 단자를 포함하고, 상기 제7 트랜지스터는 상기 다음 캐리 신호를 수신하는 게이트, 상기 제어 노드에 전기적으로 연결된 제1 단자, 및 상기 제2 저 전압을 수신하는 제2 단자를 포함할 수 있다.
일 실시예에서, 상기 제1, 제2, 제6 및 제7 트랜지스터들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 듀얼 트랜지스터로 구현되고, 상기 액티브 스테이지들 각각은, 상기 제어 노드의 상기 전압에 응답하여 상기 제1, 제2, 제6 및 제7 트랜지스터들 각각의 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 하이 전압을 전송하는 제8 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 하이 전압의 전압 레벨은 상기 캐리 클록 신호의 하이 레벨보다 높을 수 있다.
일 실시예에서, 상기 제2, 제6 및 제7 트랜지스터들 각각의 상기 제1 및 제2 서브-트랜지스터들 중 적어도 하나는 백 게이트를 포함하고, 상기 제1 및 제2 서브-트랜지스터들 중 상기 적어도 하나의 일 단자는 상기 백 게이트에 전기적으로 연결될 수 있다.
일 실시예에서, 상기 액티브 스테이지들 각각은, 상기 캐리 출력 노드에서 캐리 신호가 출력되는 동안 인가되는 제1 제어 신호에 응답하여 선택 노드의 전압을 하이 레벨로 변경하고, 블랭크 구간에서 인가되는 제2 제어 신호에 응답하여 상기 선택 노드의 상기 전압을 상기 제어 노드에 전송하는 샘플 및 홀드 회로를 더 포함할 수 있다.
일 실시예에서, 상기 샘플 및 홀드 회로는, 상기 프레임 시작 신호에 응답하여 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제9 트랜지스터, 상기 제1 제어 신호에 응답하여 상기 캐리 출력 노드와 상기 선택 노드를 전기적으로 연결하고, 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 제10 트랜지스터, 하이 전압의 라인과 상기 선택 노드의 사이에 전기적으로 연결된 제3 커패시터, 상기 선택 노드의 상기 전압에 응답하여 턴-온되는 제11 트랜지스터, 상기 턴-온된 제11 트랜지스터를 통하여 상기 하이 전압을 수신하고, 상기 제2 제어 신호에 응답하여 상기 제어 노드에 상기 수신된 하이 전압을 전송하는 제12 트랜지스터, 및 상기 선택 노드의 상기 전압에 응답하여 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 상기 하이 전압을 전송하는 제13 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 액티브 스테이지들 각각은, 상기 캐리 클록 신호가 하이 레벨을 가지고, 상기 제어 노드의 상기 전압이 로우 레벨을 가지는 동안, 상기 하이 레벨을 가지는 인버터 노드의 전압을 출력하는 인버터 회로, 및 상기 인버터 노드의 상기 전압에 응답하여 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제14 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 인버터 회로는, 상기 캐리 클록 신호에 응답하여 내부 노드에 상기 캐리 클록 신호를 전송하는 제15 트랜지스터, 상기 내부 노드의 전압에 응답하여 상기 캐리 클록 신호를 상기 인버터 노드에 전송하는 제16 트랜지스터, 상기 제어 노드의 상기 전압에 응답하여 상기 내부 노드에 상기 제1 저 전압을 전송하는 제17 트랜지스터, 및 상기 제어 노드의 상기 전압에 응답하여 상기 인버터 노드에 상기 제1 저 전압을 전송하는 제18 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 스캔 드라이버는 상기 액티브 스테이지들의 이후에 배치된 적어도 하나의 후속 더미 스테이지를 더 포함하고, 상기 후속 더미 스테이지는, 상기 프레임 시작 신호에 응답하여 상기 후속 더미 스테이지의 제어 노드를 리셋하는 제19 트랜지스터, 제1 이전 캐리 신호를 상기 후속 더미 스테이지의 상기 제어 노드에 전송하는 제20 트랜지스터, 상기 후속 더미 스테이지의 상기 제어 노드의 전압에 응답하여 상기 스캔 클록 신호를 더미 스캔 출력 노드에 전송하는 제21 트랜지스터, 상기 후속 더미 스테이지의 상기 제어 노드와 상기 더미 스캔 출력 노드의 사이에 전기적으로 연결된 제4 커패시터, 상기 반전 스캔 클록 신호에 응답하여 상기 더미 스캔 출력 노드에 상기 제1 저 전압을 전송하는 제22 트랜지스터, 상기 더미 스캔 출력 노드와 상기 제1 저 전압의 라인의 사이에 전기적으로 연결된 제5 커패시터, 상기 후속 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 캐리 클록 신호를 상기 후속 더미 스테이지의 캐리 출력 노드에 전송하는 제23 트랜지스터, 상기 후속 더미 스테이지의 상기 제어 노드와 상기 후속 더미 스테이지의 상기 캐리 출력 노드의 사이에 전기적으로 연결된 제6 커패시터, 상기 캐리 클록 신호에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드와 상기 후속 더미 스테이지의 상기 캐리 출력 노드를 전기적으로 연결하는 제24 트랜지스터, 제2 제어 신호에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제25 트랜지스터, 상기 프레임 시작 신호에 응답하여 상기 후속 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제26 트랜지스터, 상기 제2 제어 신호에 응답하여 상기 후속 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제27 트랜지스터, 제2 이전 캐리 신호에 응답하여 상기 후속 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제28 트랜지스터, 상기 후속 더미 스테이지의 상기 캐리 출력 노드의 전압에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제29 트랜지스터, 및 제3 이전 캐리 신호에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제30 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제19, 제20, 제24, 제25, 제29 및 제30 트랜지스터들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 듀얼 트랜지스터로 구현되고, 상기 후속 더미 스테이지는, 상기 후속 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 제19, 제20, 제24, 제25, 제29 및 제30 트랜지스터들 각각의 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 하이 전압을 전송하는 제31 트랜지스터를 더 포함할 수 있다.
일 실시예에서, 상기 스캔 드라이버는 상기 액티브 스테이지들의 이전에 배치된 적어도 하나의 이전 더미 스테이지를 더 포함하고, 상기 이전 더미 스테이지는, 상기 프레임 시작 신호를 상기 이전 더미 스테이지의 제어 노드에 전송하는 제32 트랜지스터, 상기 이전 더미 스테이지의 상기 제어 노드의 전압에 응답하여 상기 스캔 클록 신호를 더미 스캔 출력 노드에 전송하는 제33 트랜지스터, 상기 이전 더미 스테이지의 상기 제어 노드와 상기 더미 스캔 출력 노드의 사이에 전기적으로 연결된 제7 커패시터, 상기 반전 스캔 클록 신호에 응답하여 상기 더미 스캔 출력 노드에 상기 제1 저 전압을 전송하는 제34 트랜지스터, 상기 더미 스캔 출력 노드와 상기 제1 저 전압의 라인의 사이에 전기적으로 연결된 제8 커패시터, 상기 이전 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 캐리 클록 신호를 상기 이전 더미 스테이지의 캐리 출력 노드에 전송하는 제35 트랜지스터, 상기 이전 더미 스테이지의 상기 제어 노드와 상기 이전 더미 스테이지의 상기 캐리 출력 노드의 사이에 전기적으로 연결된 제9 커패시터, 상기 캐리 클록 신호에 응답하여 상기 이전 더미 스테이지의 상기 제어 노드와 상기 이전 더미 스테이지의 상기 캐리 출력 노드를 전기적으로 연결하는 제36 트랜지스터, 제1 다음 캐리 신호에 응답하여 상기 이전 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제37 트랜지스터, 및 상기 프레임 시작 신호에 응답하여 상기 이전 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제38 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제32, 제36 및 제37 트랜지스터들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 듀얼 트랜지스터로 구현되고, 상기 이전 더미 스테이지는, 상기 이전 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 제32, 제36 및 제37 트랜지스터들 각각의 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 하이 전압을 전송하는 제39 트랜지스터를 더 포함할 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는, 표시 영역을 가지고, 상기 표시 영역에 형성된 화소들을 포함하는 표시 패널, 상기 화소들에 스캔 신호들을 제공하는 액티브 스테이지들을 포함하는 스캔 드라이버, 및 상기 스캔 드라이버에 스캔 클록 신호들, 반전 스캔 클록 신호들 및 캐리 클록 신호들을 제공하는 컨트롤러를 포함한다. 상기 액티브 스테이지들은 상기 표시 영역 내에 형성된다. 상기 액티브 스테이지들 각각은 프레임 시작 신호에 응답하여 제어 노드를 리셋하는 제1 트랜지스터, 이전 캐리 신호를 상기 제어 노드에 전송하는 제2 트랜지스터, 상기 제어 노드의 전압에 응답하여 스캔 클록 신호들 중 상응하는 스캔 클록 신호를 스캔 출력 노드에 전송하는 제3 트랜지스터, 상기 제어 노드와 상기 스캔 출력 노드의 사이에 전기적으로 연결된 제1 커패시터, 상기 반전 스캔 클록 신호들 중 상응하는 반전 스캔 클록 신호에 응답하여 상기 스캔 출력 노드에 제1 저 전압을 전송하는 제4 트랜지스터, 상기 제어 노드의 상기 전압에 응답하여 상기 캐리 클록 신호들 중 상응하는 캐리 클록 신호를 캐리 출력 노드에 전송하는 제5 트랜지스터, 상기 상응하는 캐리 클록 신호에 응답하여 상기 제어 노드와 상기 캐리 출력 노드를 전기적으로 연결하는 제6 트랜지스터, 및 다음 캐리 신호에 응답하여 상기 제어 노드에 제2 저 전압을 전송하는 제7 트랜지스터를 포함한다.
일 실시예에서, 상기 화소들은 제1 스캔 라인에 전기적으로 연결된 제1 화소 회로들, 제2 스캔 라인에 전기적으로 연결된 제2 화소 회로들, 제3 스캔 라인에 전기적으로 연결된 제3 화소 회로들, 및 제4 스캔 라인에 전기적으로 연결된 제4 화소 회로들을 포함하고, 상기 제1 화소 회로들은 제1 화소 행, 및 화소 열들 중 홀수 번째 화소 열들에 배치되고, 상기 제2 화소 회로들은 상기 제1 화소 행, 및 상기 화소 열들 중 짝수 번째 화소 열들에 배치되고, 상기 제3 화소 회로들은 제2 화소 행, 및 상기 화소 열들 중 상기 홀수 번째 화소 열들에 배치되고, 상기 제4 화소 회로들은 상기 제2 화소 행, 및 상기 화소 열들 중 상기 짝수 번째 화소 열들에 배치되고, 상기 액티브 스테이지들 중 상기 제1 스캔 라인에 전기적으로 연결된 제1 액티브 스테이지는 상기 제1 화소 행, 및 상기 화소 열들 중 제1 내지 제K 화소 열들(K는 2 이상의 정수)에 배치되고, 상기 액티브 스테이지들 중 상기 제2 스캔 라인에 전기적으로 연결된 제2 액티브 스테이지는 상기 제1 화소 행, 및 상기 화소 열들 중 제K+1 내지 제2K 화소 열들에 배치되고, 상기 액티브 스테이지들 중 상기 제3 스캔 라인에 전기적으로 연결된 제3 액티브 스테이지는 상기 제2 화소 행, 및 상기 화소 열들 중 제2K+1 내지 제3K 화소 열들에 배치되고, 상기 액티브 스테이지들 중 상기 제4 스캔 라인에 전기적으로 연결된 제4 액티브 스테이지는 상기 제2 화소 행, 및 상기 화소 열들 중 제3K+1 내지 제4K 화소 열들에 배치될 수 있다.
일 실시예에서, 상기 스캔 클록 신호들은 제1, 제2, 제3 및 제4 스캔 클록 신호들을 포함하고, 상기 반전 스캔 클록 신호들은 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들을 포함하고, 상기 캐리 클록 신호들은 제1, 제2, 제3 및 제4 캐리 클록 신호들을 포함하고, 상기 액티브 스테이지들 중 제4L+1 액티브 스테이지들(L은 0 이상의 정수)은 상기 제1 스캔 클록 신호, 상기 제1 반전 스캔 클록 신호 및 상기 제1 캐리 클록 신호를 수신하고, 화소 열들 중 제1 내지 제K 화소 열들(K는 2 이상의 정수)에 배치되고, 상기 액티브 스테이지들 중 제4L+2 액티브 스테이지들은 상기 제2 스캔 클록 신호, 상기 제2 반전 스캔 클록 신호 및 상기 제2 캐리 클록 신호를 수신하고, 상기 화소 열들 중 제K+1 내지 제2K 화소 열들에 배치되고, 상기 액티브 스테이지들 중 제4L+3 액티브 스테이지들은 상기 제3 스캔 클록 신호, 상기 제3 반전 스캔 클록 신호 및 상기 제3 캐리 클록 신호를 수신하고, 상기 화소 열들 중 제2K+1 내지 제3K 화소 열들에 배치되고, 상기 액티브 스테이지들 중 제4L+4 액티브 스테이지들은 상기 제4 스캔 클록 신호, 상기 제4 반전 스캔 클록 신호 및 상기 제4 캐리 클록 신호를 수신하고, 상기 화소 열들 중 제3K+1 내지 제4K 화소 열들에 배치될 수 있다.
본 발명의 실시예들에 따른 스캔 드라이버 및 표시 장치에서, 각 액티브 스테이지는 제1 내지 제7 트랜지스터들 및 제1 커패시터를 포함할 수 있다. 이에 따라, 상기 액티브 스테이지는 종래의 스캔 드라이버의 스테이지에 비하여 보다 적은 수의 트랜지스터들을 포함할 수 있고, 본 발명의 실시예들에 따른 스캔 드라이버의 사이즈는 종래의 스캔 드라이버의 사이즈에 비하여 감소될 수 있다. 또한, 상기 액티브 스테이지가 보다 적은 수의 트랜지스터들을 포함하므로, 일 실시예에서, 상기 스캔 드라이버는 표시 패널의 표시 영역 내에 형성될 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 스캔 드라이버를 나타내는 블록도이다.
도 2는 하나의 프레임 구간 동안의 도 1의 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 3은 하나의 프레임 구간 동안의 도 1의 스캔 드라이버의 동작의 다른 예를 설명하기 위한 타이밍도이다.
도 4는 표시 장치의 파워-오프 전에 수행되는 도 1의 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 5는 본 발명의 일 실시예에 따른 스캔 드라이버의 각 액티브 스테이지를 나타내는 회로도이다.
도 6은 도 5의 액티브 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 7은 본 발명의 다른 실시예에 따른 스캔 드라이버의 각 액티브 스테이지를 나타내는 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 액티브 스테이지를 나타내는 회로도이다.
도 9는 본 발명의 일 실시예에 따른 스캔 드라이버의 각 후속 더미 스테이지를 나타내는 회로도이다.
도 10은 본 발명의 일 실시예에 따른 스캔 드라이버의 각 이전 더미 스테이지를 나타내는 회로도이다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 12는 도 11의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이다.
도 13은 제1 내지 제4 스캔 라인들에 대한 제1 내지 제4 액티브 스테이지들이 형성되는 표시 영역의 일부를 설명하기 위한 표시 패널의 일부의 일 예를 나타내는 도면이다.
도 14는 액티브 스테이지들과 클록 신호 라인들의 연결 관계를 설명하기 위한 하나의 스캔 드라이버가 형성된 표시 패널의 일부의 일 예를 나타내는 도면이다.
도 15는 본 발명의 실시예들에 따른 표시 장치들을 포함하는 타일드 표시 장치의 일 예를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 스캔 드라이버를 나타내는 블록도이고, 도 2는 하나의 프레임 구간 동안의 도 1의 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이고, 도 3은 하나의 프레임 구간 동안의 도 1의 스캔 드라이버의 동작의 다른 예를 설명하기 위한 타이밍도이고, 도 4는 표시 장치의 파워-오프 전에 수행되는 도 1의 스캔 드라이버의 동작의 일 예를 설명하기 위한 타이밍도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 스캔 드라이버(100)는 스캔 신호들(SC[1] 내지 SC[4L+4])을 각각 출력하는 액티브 스테이지들(122, 124, 126, 128, 132, 134, 136, 138, …, 152, 154, 156 및 158)을 포함할 수 있다. 일 실시예에서, 스캔 드라이버(100)는 액티브 스테이지들(122 내지 158)의 이전에 배치된 적어도 하나의 이전 더미 스테이지(112, 114, 116, 118), 및/또는 액티브 스테이지들(122 내지 158)의 이후에 배치된 적어도 하나의 후속 더미 스테이지(162, 164, 166, 168)를 더 포함할 수 있다. 예를 들어, 스캔 드라이버(100)는 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118), 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)(L은 0 이상의 정수), 및 제1, 제2, 제3 및 제4 후속 더미 스테이지들(162, 164, 166, 168)을 포함할 수 있다.
적어도 하나의 이전 더미 스테이지(112, 114, 116, 118), 액티브 스테이지들(122 내지 158) 및 적어도 하나의 후속 더미 스테이지(162, 164, 166, 168)는 프레임 시작 신호(STV), 스캔 클록 신호들(SC_CK1 내지 SC_CK4), 반전 스캔 클록 신호들(SC_CKB1 내지 SC_CKB4), 캐리 클록 신호들(CR_CK1 내지 CR_CK4) 및 반전 캐리 클록 신호들(CR_CKB1 내지 CR_CKB4)을 수신할 수 있다. 일 실시예에서, 액티브 스테이지들(122 내지 158)은 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 더욱 수신하고, 적어도 하나의 후속 더미 스테이지(162, 164, 166, 168)는 제2 제어 신호(CS2)를 더욱 수신할 수 있다.
일 실시예에서, 도 1에 도시된 바와 같이, 제1 이전 더미 스테이지(112), 제1, 제5, …, 및 제4L+1 액티브 스테이지들(122, 132, …, 152), 및 제1 후속 더미 스테이지(162)는 제1 스캔 클록 신호(SC_CK1), 제1 반전 스캔 클록 신호(SC_CKB1), 제1 캐리 클록 신호(CR_CK1) 및 제1 반전 캐리 클록 신호(CR_CKB1)를 수신하고, 제2 이전 더미 스테이지(114), 제2, 제6, …, 및 제4L+2 액티브 스테이지들(124, 134, …, 154), 및 제2 후속 더미 스테이지(164)는 제2 스캔 클록 신호(SC_CK2), 제2 반전 스캔 클록 신호(SC_CKB2), 제2 캐리 클록 신호(CR_CK2) 및 제2 반전 캐리 클록 신호(CR_CKB2)를 수신하고, 제3 이전 더미 스테이지(116), 제3, 제7, …, 및 제4L+3 액티브 스테이지들(126, 136, …, 156), 및 제3 후속 더미 스테이지(166)는 제3 스캔 클록 신호(SC_CK3), 제3 반전 스캔 클록 신호(SC_CKB3), 제3 캐리 클록 신호(CR_CK3) 및 제3 반전 캐리 클록 신호(CR_CKB3)를 수신하고, 제4 이전 더미 스테이지(118), 제4, 제8, …, 및 제4L+4 액티브 스테이지들(128, 138, …, 158), 및 제4 후속 더미 스테이지(168)는 제4 스캔 클록 신호(SC_CK4), 제4 반전 스캔 클록 신호(SC_CKB4), 제4 캐리 클록 신호(CR_CK4) 및 제4 반전 캐리 클록 신호(CR_CKB4)를 수신할 수 있다.
각 액티브 스테이지(예를 들어, 122)는 프레임 시작 신호(STV)에 기초하여 상기 액티브 스테이지(예를 들어, 122)의 제어 노드를 리셋 또는 방전시키고, 이전 캐리 신호(예를 들어, CR[-3])에 기초하여 상기 제어 노드를 충전시키고, 상기 제어 노드가 충전된 동안 스캔 클록 신호(예를 들어, SC_CK1) 및 반전 스캔 클록 신호(예를 들어, SC_CKB1)에 기초하여 스캔 신호(예를 들어, SC[1])를 출력하고, 상기 제어 노드가 충전된 동안 캐리 클록 신호(예를 들어, CR_CK1)에 기초하여 캐리 신호(예를 들어, CR[1])를 출력할 수 있다. 또한, 각 액티브 스테이지(예를 들어, 122)는 다음 캐리 신호(예를 들어, CR[5])에 기초하여 상기 제어 노드를 방전시킬 수 있다.
예를 들어, 제1, 제5, …, 및 제4L+1 액티브 스테이지들(122, 132, …, 152) 중 일부의 액티브 스테이지들(122, …)은 상기 스캔 클록 신호로서 제1 스캔 클록 신호(SC_CK1)를 수신하고, 상기 반전 스캔 클록 신호로서 제1 반전 스캔 클록 신호(SC_CKB1)를 수신하고, 상기 캐리 클록 신호로서 제1 캐리 클록 신호(CR_CK1)를 수신할 수 있다. 또한, 제1, 제5, …, 및 제4L+1 액티브 스테이지들(122, 132, …, 152) 중 나머지 일부의 액티브 스테이지들(132, …, 152)은 상기 스캔 클록 신호로서 제1 반전 스캔 클록 신호(SC_CKB1)를 수신하고, 상기 반전 스캔 클록 신호로서 제1 스캔 클록 신호(SC_CK1)를 수신하고, 상기 캐리 클록 신호로서 제1 반전 캐리 클록 신호(CR_CKB1)를 수신할 수 있다. 또한, 제2, 제6, …, 및 제4L+2 액티브 스테이지들(124, 134, …, 154) 중 일부의 액티브 스테이지들(124, …)은 상기 스캔 클록 신호로서 제2 스캔 클록 신호(SC_CK2)를 수신하고, 상기 반전 스캔 클록 신호로서 제2 반전 스캔 클록 신호(SC_CKB2)를 수신하고, 상기 캐리 클록 신호로서 제2 캐리 클록 신호(CR_CK2)를 수신할 수 있다. 또한, 제2, 제6, …, 및 제4L+2 액티브 스테이지들(124, 134, …, 154) 중 나머지 일부의 액티브 스테이지들(134, …, 154)은 상기 스캔 클록 신호로서 제2 반전 스캔 클록 신호(SC_CKB2)를 수신하고, 상기 반전 스캔 클록 신호로서 제2 스캔 클록 신호(SC_CK2)를 수신하고, 상기 캐리 클록 신호로서 제2 반전 캐리 클록 신호(CR_CKB2)를 수신할 수 있다. 또한, 제3, 제7, …, 및 제4L+3 액티브 스테이지들(126, 136, …, 156) 중 일부의 액티브 스테이지들(126, …)은 상기 스캔 클록 신호로서 제3 스캔 클록 신호(SC_CK3)를 수신하고, 상기 반전 스캔 클록 제3 반전 스캔 클록 신호(SC_CKB3)를 수신하고, 상기 캐리 클록 신호로서 제3 캐리 클록 신호(CR_CK3)를 수신할 수 있다. 또한, 제3, 제7, …, 및 제4L+3 액티브 스테이지들(126, 136, …, 156) 중 나머지 일부의 액티브 스테이지들(136, …, 156)은 상기 스캔 클록 신호로서 제3 반전 스캔 클록 신호(SC_CKB3)를 수신하고, 상기 반전 스캔 클록 신호로서 제3 스캔 클록 신호(SC_CK3)를 수신하고, 상기 캐리 클록 신호로서 제3 반전 캐리 클록 신호(CR_CKB3)를 수신할 수 있다. 또한, 제4, 제8, …, 및 제4L+4 액티브 스테이지들(128, 138, …, 158) 중 일부의 액티브 스테이지들(128, …)은 상기 스캔 클록 신호로서 제4 스캔 클록 신호(SC_CK4)를 수신하고, 상기 반전 스캔 클록 신호로서 제4 반전 스캔 클록 신호(SC_CKB4)를 수신하고, 상기 캐리 클록 신호로서 제4 캐리 클록 신호(CR_CK4)를 수신할 수 있다. 또한, 제4, 제8, …, 및 제4L+4 액티브 스테이지들(128, 138, …, 158) 중 나머지 일부의 액티브 스테이지들(138, …, 158)은 상기 스캔 클록 신호로서 제4 반전 스캔 클록 신호(SC_CKB4)를 수신하고, 상기 반전 스캔 클록 신호로서 제4 스캔 클록 신호(SC_CK4)를 수신하고, 상기 캐리 클록 신호로서 제4 반전 캐리 클록 신호(CR_CKB4)를 수신할 수 있다.
또한, 예를 들어, 제1, 제2, 제3 및 제4 액티브 스테이지들(122, 124, 126, 128)은 상기 이전 캐리 신호로서 제(-3), 제(-2), 제(-1) 및 제0 캐리 신호들(CR[-3], CR[-2], CR[-1], CR[0])을 각각 수신하고, 상기 스캔 신호로서 제1, 제2, 제3 및 제4 스캔 신호들(SC[1], SC[2], SC[3], SC[4])을 각각 출력하고, 상기 캐리 신호로서 제1, 제2, 제3 및 제4 캐리 신호들(CR[1], CR[2], CR[3], CR[4])을 각각 출력하고, 상기 다음 캐리 신호로서 제5, 제6, 제7 및 제8 캐리 신호들(CR[5], CR[6], CR[7], CR[8])을 각각 수신할 수 있다. 또한, 제5, 제6, 제7 및 제8 액티브 스테이지들(132, 134, 136, 138)은 상기 이전 캐리 신호로서 제1, 제2, 제3 및 제4 캐리 신호들(CR[1], CR[2], CR[3], CR[4])을 각각 수신하고, 상기 스캔 신호로서 제5, 제6, 제7 및 제8 스캔 신호들(SC[5], SC[6], SC[7], SC[8])을 각각 출력하고, 상기 캐리 신호로서 제5, 제6, 제7 및 제8 캐리 신호들(CR[5], CR[6], CR[7], CR[8])을 각각 출력하고, 상기 다음 캐리 신호로서 제9, 제10, 제11 및 제12 캐리 신호들(CR[9], CR[10], CR[11], CR[12])을 각각 수신할 수 있다. 이러한 방식으로, 제4L+1, 제4L+2, 제4L+3 및 제4L+4 액티브 스테이지들(152, 154, 156, 158)은 상기 이전 캐리 신호로서 제4L-3, 제4L-2, 제4L-1 및 제4L 캐리 신호들(CR[4L-3], CR[4L-2], CR[4L-1], CR[4L])을 각각 수신하고, 상기 스캔 신호로서 제4L+1, 제4L+2, 제4L+3 및 제4L+4 스캔 신호들(SC[4L+1], SC[4L+2], SC[4L+3], SC[4L+4])을 각각 출력하고, 상기 캐리 신호로서 제4L+1, 제4L+2, 제4L+3 및 제4L+4 캐리 신호들(CR[4L+1], CR[4L+2], CR[4L+3], CR[4L+4])을 각각 출력하고, 상기 다음 캐리 신호로서 제4L+5, 제4L+6, 제4L+7 및 제4L+8 캐리 신호들(CR[4L+5], CR[4L+6], CR[4L+7], CR[4L+8])을 각각 수신할 수 있다.
일 실시예에서, 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118)은 제1, 제2, 제3 및 제4 액티브 스테이지들(122, 124, 126, 128)의 이전 캐리 신호들로서 제(-3), 제(-2), 제(-1) 및 제0 캐리 신호들(CR[-3], CR[-2], CR[-1], CR[0])을 생성하고, 제1, 제2, 제3 및 제4 후속 더미 스테이지들(162, 164, 166, 168)은 제4L+1, 제4L+2, 제4L+3 및 제4L+4 액티브 스테이지들(152, 154, 156, 158)의 다음 캐리 신호들로서 제4L+5, 제4L+6, 제4L+7 및 제4L+8 캐리 신호들(CR[4L+5], CR[4L+6], CR[4L+7], CR[4L+8])을 생성할 수 있다.
예를 들어, 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118)은 스캔 클록 신호로서 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)을 각각 수신하고, 반전 클록 신호로서 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4)을 각각 수신하고, 캐리 클록 신호로서 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)을 각각 수신하고, 상기 캐리 클록 신호에 기초하여 제(-3), 제(-2), 제(-1) 및 제0 캐리 신호들(CR[-3], CR[-2], CR[-1], CR[0])을 각각 출력할 수 있다. 또한, 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118)은 다음 캐리 클록 신호로서 제1, 제2, 제3 및 제4 캐리 신호들(CR[1], CR[2], CR[3], CR[4])을 각각 수신할 수 있다.
또한, 예를 들어, 제1, 제2, 제3 및 제4 후속 더미 스테이지들(162, 164, 166, 168)은 스캔 클록 신호로서 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4)을 각각 수신하고, 반전 클록 신호로서 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)을 각각 수신하고, 캐리 클록 신호로서 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4)을 각각 수신하고, 상기 캐리 클록 신호에 기초하여 제4L+5, 제4L+6, 제4L+7 및 제4L+8 캐리 신호들(CR[4L+5], CR[4L+6], CR[4L+7], CR[4L+8])을 각각 출력할 수 있다. 또한, 제1 후속 더미 스테이지(162)는 이전 캐리 신호들로서 제4L-7, 제4L-3 및 제4L+1 캐리 신호들(CR[4L-7], CR[4L-3], CR[4L+1])을 수신하고, 제2 후속 더미 스테이지(164)는 이전 캐리 신호들로서 제4L-6, 제4L-2 및 제4L+2 캐리 신호들(CR[4L-6], CR[4L-2], CR[4L+2])을 수신하고, 제3 후속 더미 스테이지(166)는 이전 캐리 신호들로서 제4L-5, 제4L-1 및 제4L+3 캐리 신호들(CR[4L-5], CR[4L-1], CR[4L+3])을 수신하고, 제4 후속 더미 스테이지(168)는 이전 캐리 신호들로서 제4L-4, 제4L 및 제4L+4 캐리 신호들(CR[4L-4], CR[4L], CR[4L+4])을 수신할 수 있다.
이하, 도 1 및 도 2를 참조하여 스캔 드라이버(100)의 일반 동작이 후술된다.
도 2에 도시된 바와 같이, 하나의 프레임 구간(FP)은 액티브 구간(AP) 및 블랭크 구간(BP)을 포함하고, 프레임 구간(FP)의 시작 시점에 프레임 시작 신호(STV)가 제공될 수 있다. 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118)은 프레임 시작 신호(STV)에 기초하여 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118)의 제어 노드들을 충전할 수 있다. 또한, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 및 제1, 제2, 제3 및 제4 후속 더미 스테이지들(162, 164, 166, 168)은 프레임 시작 신호(STV)에 기초하여 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 및 제1, 제2, 제3 및 제4 후속 더미 스테이지들(162, 164, 166, 168)의 제어 노드들을 리셋 또는 방전시킬 수 있다.
액티브 구간(AP)에서, 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4), 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4), 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4) 및 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)은 주기적으로 토글링할 수 있다. 일 실시예에서, 도 2에 도시된 바와 같이, 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4), 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4), 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4) 및 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4) 각각은 약 50%의 듀티 비를 가질 수 있으나, 이에 한정되지 않는다. 다른 예들에서, 각 클록 신호가 약 25%의 듀티 비를 가지거나, 약 12.5%의 듀티 비를 가질 수 있다. 또한, 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4), 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4), 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4) 및 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)은 약 4 수평 시간(4H)에 상응하는 하이 구간을 가지고, 약 1 수평 시간(1H)만큼 쉬프트될 수 있다. 따라서, 인접한 두 개의 클록 신호들(예를 들어, SC_CK1 및 SC_CK2)은 약 3 수평 시간(3H) 동안 중첩될 수 있다. 여기서, 상기 1 수평 시간(1H)은 하나의 스캔 라인 또는 하나의 행의 화소들에 할당된 시간으로서, 대략적으로 액티브 구간(AP)을 스캔 라인들의 개수 또는 화소 행들의 개수로 나누어 계산된 시간에 상응할 수 있다.
또한, 액티브 구간(AP)에서, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 중 일부의 액티브 스테이지들(122, 124, 126, 128, …)은 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4)에 응답하여 스캔 신호들(SC[1], SC[2], SC[3], SC[4], …)을 출력하고, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 중 나머지 일부의 액티브 스테이지들(132, 134, 136, 138, …, 152, 154, 156, 158)은 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)에 응답하여 스캔 신호들(SC[5], SC[6], SC[7], SC[8], …, SC[4L+1], SC[4L+2], SC[4L+3], SC[4L+4])을 출력할 수 있다. 또한, 제1, 제5, …, 및 제4L+1 액티브 스테이지들(122, 132, …, 152)은 제1 스캔 클록 신호(SC_CK1) 및 제1 반전 스캔 클록 신호(SC_CKB1)에 응답하여 스캔 신호들(SC[1], SC[5], …, SC[4L+1])을 출력하고, 제2, 제6, …, 및 제4L+2 액티브 스테이지들(124, 134, …, 154)은 제2 스캔 클록 신호(SC_CK2) 및 제2 반전 스캔 클록 신호(SC_CKB2)에 응답하여 스캔 신호들(SC[2], SC[6], …, SC[4L+2])을 출력하고, 제3, 제7, …, 및 제4L+3 액티브 스테이지들(126, 136, …, 156)은 제3 스캔 클록 신호(SC_CK3) 및 제3 반전 스캔 클록 신호(SC_CKB3)에 응답하여 스캔 신호들(SC[3], SC[7], …, SC[4L+3])을 출력하고, 제4, 제8, …, 및 제4L+4 액티브 스테이지들(128, 138, …, 158)은 제4 스캔 클록 신호(SC_CK4) 및 제4 반전 스캔 클록 신호(SC_CKB4)에 응답하여 스캔 신호들(SC[4], SC[8], …, SC[4L+4])을 출력할 수 있다. 따라서, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은, 약 4 수평 시간에 상응하는 하이 구간을 가지고, 1 수평 시간만큼 쉬프트되는 제1 내지 제4L+4 스캔 신호들(SC[1] 내지 SC[4L+4])을 순차적으로 출력할 수 있다.
또한, 액티브 구간(AP)에서, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 중 일부의 액티브 스테이지들(122, 124, 126, 128, …)은 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4)에 응답하여 캐리 신호들(CR[1], CR[2], CR[3], CR[4], …)을 출력하고, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 중 나머지 일부의 액티브 스테이지들(132, 134, 136, 138, …, 152, 154, 156, 158)은 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)에 응답하여 캐리 신호들(CR[5], CR[6], CR[7], CR[8], …, CR[4L+1], CR[4L+2], CR[4L+3], CR[4L+4])을 출력할 수 있다. 또한, 제1, 제5, …, 및 제4L+1 액티브 스테이지들(122, 132, …, 152)은 제1 캐리 클록 신호(CR_CK1) 및 제1 반전 캐리 클록 신호(CR_CKB1)에 응답하여 캐리 신호들(CR[1], CR[5], …, CR[4L+1])을 출력하고, 제2, 제6, …, 및 제4L+2 액티브 스테이지들(124, 134, …, 154)은 제2 캐리 클록 신호(CR_CK2) 및 제2 반전 캐리 클록 신호(CR_CKB2)에 응답하여 캐리 신호들(CR[2], CR[6], …, CR[4L+2])을 출력하고, 제3, 제7, …, 및 제4L+3 액티브 스테이지들(126, 136, …, 156)은 제3 캐리 클록 신호(CR_CK3) 및 제3 반전 캐리 클록 신호(CR_CKB3)에 응답하여 캐리 신호들(CR[3], CR[7], …, CR[4L+3])을 출력하고, 제4, 제8, …, 및 제4L+4 액티브 스테이지들(128, 138, …, 158)은 제4 캐리 클록 신호(CR_CK4) 및 제4 반전 캐리 클록 신호(CR_CKB4)에 응답하여 캐리 신호들(CR[4], CR[8], …, CR[4L+4])을 출력할 수 있다. 따라서, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은 1 수평 시간만큼 쉬프트되는 제1 내지 제4L+4 캐리 신호들(CR[1] 내지 CR[4L+4])을 순차적으로 출력할 수 있다.
일 실시예에서, 도 2에 도시된 바와 같이, 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4)은 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4)에 대하여 지연 시간(DT)만큼 각각 뒤쳐지고, 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)은 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)에 대하여 지연 시간(DT)만큼 각각 뒤쳐질 수 있다. 예를 들어, 지연 시간(DT)은 약 0.5μs일 수 있으나, 이에 한정되지 않는다. 한편, 각 캐리 클록 신호(예를 들어, CR_CK1)의 하강 에지가 상응하는 스캔 클록 신호(예를 들어, SC_CK1)의 하강 에지보다 지연 시간(DT)만큼 뒤쳐지므로, 각 액티브 스테이지(예를 들어, 122)에서 출력되는 스캔 신호(예를 들어, SC[1])가 급격하게(sharply) 하강할 수 있다.
일 실시예에서, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 더욱 수신하고, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)에 기초하여 블랭크 구간(BP)에서 하나의 행의 화소들의 센싱 동작을 위한 스캔 신호를 출력할 수 있다.
예를 들어, 도 3에 도시된 바와 같이, 제1 제어 신호(CS1)는 프레임 구간(FP)의 시작 시점에서 제1 펄스를 가질 수 있다. 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은 제1 제어 신호(CS1)의 상기 제1 펄스에 기초하여 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)의 선택 노드들의 전압들을 로우 레벨로 초기화할 수 있다. 또한, 제1 제어 신호(CS1)는 상기 센싱 동작이 수행될 하나의 행의 화소들에 대한 캐리 신호(예를 들어, CR[1])가 출력되는 동안 제2 펄스를 가질 수 있다. 제1 제어 신호(CS1)가 상기 제2 펄스를 가지는 동안 캐리 신호들(예를 들어, CR[1], CR[2], CR[3], CR[4])을 출력하는 액티브 스테이지들(예를 들어, 122, 124, 126, 128)은 제1 제어 신호(CS1)의 상기 제2 펄스에 응답하여 상기 선택 노드들의 전압들을 하이 레벨로 변경할 수 있다. 제2 제어 신호(CS2)는 블랭크 구간(BP)의 시작 시점에서 펄스를 가질 수 있다. 상기 하이 레벨의 전압들을 가지는 상기 선택 노드들을 포함하는 액티브 스테이지들(예를 들어, 122, 124, 126, 128)은 제2 제어 신호(CS2)의 상기 펄스 및 상응하는 스캔 클록 신호(예를 들어, SC_CK1)에 응답하여 상기 센싱 동작을 위한 스캔 신호(예를 들어, SC[1])를 출력할 수 있다. 한편, 블랭크 구간(BP)에서 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4) 및 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4) 중 제1 스캔 클록 신호(SC_CK1)만이 펄스를 가지므로, 상기 액티브 스테이지들(예를 들어, 122, 124, 126, 128) 중 제1 액티브 스테이지(122)만이 상기 센싱 동작을 위한 제1 스캔 신호(SC[1])를 출력할 수 있다. 따라서, 블랭크 구간(BP)에서 제1 스캔 클록 신호(SC_CK1)를 수신하는 제1 행의 화소들에 대한 상기 센싱 동작이 수행될 수 있다.
또한, 일 실시예에서, 스캔 드라이버(100)를 포함하는 표시 장치가 파워-오프될 때, 전체 행들의 화소들에 대한 센싱 동작이 수행될 수 있다. 따라서, 상기 표시 장치가 파워-오프되기 직전에, 스캔 드라이버(100)는 상기 센싱 동작을 수행하도록 제1 내지 제4L+4 스캔 신호들(SC[1] 내지 SC[4L+4])을 순차적으로 출력할 수 있다.
예를 들어, 도 4에 표시된 바와 같이, 상기 표시 장치는 상기 표시 장치가 파워-오프되는 오프 구간(OFFP) 전에 상기 센싱 동작이 수행되는 센싱 구간(SENP)을 가질 수 있다. 센싱 구간(SENP)의 시작 시점에서 프레임 시작 신호(STV)가 제공되고, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은 프레임 시작 신호(STV)에 기초하여 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)의 제어 노드들을 리셋 또는 방전시킬 수 있다. 또한, 센싱 구간(SENP)에서, 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4) 및 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)은 서로 중첩되지 않고, 약 30ms의 하이 구간을 가질 수 있으나, 이에 한정되지 않는다. 따라서, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은, 서로 중첩되지 않고, 약 30ms의 하이 구간을 가지는 제1 내지 제4L+4 스캔 신호들(SC[1] 내지 SC[4L+4])을 순차적으로 출력할 수 있다. 이에 따라, 센싱 구간(SENP)에서, 상기 전체 행들의 화소들에 대한 상기 센싱 동작이 순차적으로 출력되는 제1 내지 제4L+4 스캔 신호들(SC[1] 내지 SC[4L+4])에 기초하여 행 단위로 순차적으로 수행될 수 있다. 또한, 센싱 구간(SENP)에서, 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4) 및 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)은 약 4 수평 시간에 상응하는 하이 구간을 가지고, 제1 내지 제4L+4 액티브 스테이지들(122 내지 158)은 약 4 수평 시간에 상응하는 하이 구간을 가지는 제1 내지 제4L+4 캐리 신호들(CR[1] 내지 CR[4L+4])을 순차적으로 출력할 수 있다. 또한, 센싱 구간(SENP)에서, 제1 제어 신호(CS1)는 센싱 구간(SENP)의 시작 시점에서 펄스를 가지고, 제2 제어 신호(CS2)는 센싱 구간(SENP)의 종료 시점에서 펄스를 가질 수 있다.
도 5는 본 발명의 일 실시예에 따른 스캔 드라이버의 각 액티브 스테이지를 나타내는 회로도이고, 도 6은 도 5의 액티브 스테이지의 동작을 설명하기 위한 타이밍도이다.
도 5를 참조하면, 액티브 스테이지(200)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 제1 커패시터(C1)를 포함할 수 있다. 일 실시예에서, 액티브 스테이지(200)는 제2 커패시터(C2) 및/또는 제8 트랜지스터(T8)를 더 포함할 수 있다.
액티브 스테이지(200)는 도 1에 도시된 제1 내지 제4L+4 액티브 스테이지들(122 내지 158) 중 임의의 하나, 또는 제N 액티브 스테이지(N은 1 내지 4L+4의 임의의 정수)일 수 있다. 예를 들어, 액티브 스테이지(200)가 제1 액티브 스테이지(122)인 경우, 액티브 스테이지(200)는 스캔 클록 신호(SC_CK), 반전 스캔 클록 신호(SC_CKB) 및 캐리 클록 신호(CR_CK)로서 제1 스캔 클록 신호(SC_CK1), 제1 반전 스캔 클록 신호(SC_CKB1) 및 제1 캐리 클록 신호(CR_CK1)를 각각 수신할 수 있다. 다른 예에서, 액티브 스테이지(200)가 제4L+4 액티브 스테이지(158)인 경우, 액티브 스테이지(200)는 스캔 클록 신호(SC_CK), 반전 스캔 클록 신호(SC_CKB) 및 캐리 클록 신호(CR_CK)로서 제4 반전 스캔 클록 신호(SC_CKB4), 제4 스캔 클록 신호(SC_CK4) 및 제4 반전 캐리 클록 신호(CR_CKB4)를 각각 수신할 수 있다.
제1 트랜지스터(T1)는 프레임 시작 신호(STV)에 응답하여 제어 노드(NQ)를 리셋 또는 방전시킬 수 있다. 제1 트랜지스터(T1)는 프레임 시작 신호(STV)에 응답하여 턴-온되고, 턴-온된 제1 트랜지스터(T1)는 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송할 수 있다. 일 실시예에서, 제1 트랜지스터(T1)는 프레임 시작 신호(STV)를 수신하는 게이트, 제어 노드(NQ)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다.
일 실시예에서, 제1 트랜지스터(T1)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T1-1) 및 제2 서브-트랜지스터(T1-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 제2 저 전압(VSS2)의 라인 사이의 누설 전류가 감소될 수 있다.
제2 트랜지스터(T2)는 이전 캐리 신호(CR[N-4])를 제어 노드(NQ)에 전송할 수 있다. 제2 트랜지스터(T2)는 다이오드-전기적으로 연결되고, 다이오드-전기적으로 연결된 제2 트랜지스터(T2)는 하이 레벨을 가지는 이전 캐리 신호(CR[N-4])에 기초하여 제어 노드(NQ)를 충전시킬 수 있다. 일 실시예에서, 제2 트랜지스터(T2)는 이전 캐리 신호(CR[N-4])를 수신하는 게이트, 제2 트랜지스터(T2)의 상기 게이트에 전기적으로 연결된 제1 단자, 및 제어 노드(NQ)에 전기적으로 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 제2 트랜지스터(T2)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T2-1) 및 제2 서브-트랜지스터(T2-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 이전 캐리 신호(CR[N-4])의 라인 사이의 누설 전류가 감소될 수 있다. 또한, 일 실시예에서, 제1 및 제2 서브-트랜지스터들(T2-1, T2-2) 중 적어도 하나는 백 게이트를 포함하고, 제1 및 제2 서브-트랜지스터들(T2-1, T2-2) 중 상기 적어도 하나의 일 단자는 상기 백 게이트에 전기적으로 연결될 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 제1 서브-트랜지스터(T2-1)는 백 게이트를 포함하고, 제1 서브-트랜지스터(T2-1)의 일 단자가 상기 백 게이트에 전기적으로 연결될 수 있다. 이에 따라, 제어 노드(NQ)와 이전 캐리 신호(CR[N-4])의 라인 사이의 상기 누설 전류가 더욱 감소될 수 있다.
제3 트랜지스터(T3)는 제어 노드(NQ)의 전압에 응답하여 스캔 클록 신호(SC_CK)를 스캔 출력 노드(NSO)에 전송할 수 있다. 제어 노드(NQ)가 충전된 동안, 제3 트랜지스터(T3)는 하이 레벨을 가지는 스캔 클록 신호(SC_CK)에 응답하여 스캔 출력 노드(NSO)에서 상기 하이 레벨을 가지는 스캔 신호(SC[N])를 출력할 수 있다. 일 실시예에서, 제3 트랜지스터(T3)는 제어 노드(NQ)에 전기적으로 연결된 게이트, 스캔 클록 신호(SC_CK)를 수신하는 제1 단자, 및 스캔 출력 노드(NSO)에 전기적으로 연결된 제2 단자를 포함할 수 있다.
제1 커패시터(C1)는 제어 노드(NQ)와 스캔 출력 노드(NSO)의 사이에 전기적으로 연결될 수 있다. 제어 노드(NQ)의 전압이 제1 하이 레벨로 충전된 후, 제3 트랜지스터(T3)를 통하여 스캔 출력 노드(NSO)에 하이 레벨을 가지는 스캔 클록 신호(SC_CK)가 전송될 때, 제어 노드(NQ)의 전압이 제1 커패시터(C1)에 의해 상기 제1 하이 레벨보다 높은 제2 하이 레벨로 부스팅될 수 있다. 한편, 이러한 동작은 부트스트랩 동작이라 불릴 수 있고, 제1 커패시터(C1)는 부트스트랩 커패시터라 불릴 수 있다. 일 실시예에서, 제1 커패시터(C1)는 제어 노드(NQ)에 전기적으로 연결된 제1 전극, 및 스캔 출력 노드(NSO)에 전기적으로 연결된 제2 전극을 포함할 수 있다.
제4 트랜지스터(T4)는 반전 스캔 클록 신호(SC_CKB)에 응답하여 스캔 출력 노드(NSO)에 제1 저 전압(VSS1)을 전송할 수 있다. 제4 트랜지스터(T4)는 하이 레벨을 가지는 반전 스캔 클록 신호(SC_CKB)에 응답하여 스캔 출력 노드(NSO)에 제1 저 전압(VSS1)을 전송함으로써, 스캔 신호(SC[N])를 로우 레벨로 안정화시킬 수 있다. 일 실시예에서, 제4 트랜지스터(T4)는 반전 스캔 클록 신호(SC_CKB)를 수신하는 게이트, 스캔 출력 노드(NSO)에 전기적으로 연결된 제1 단자, 및 제1 저 전압(VSS1)을 수신하는 제2 단자를 포함할 수 있다.
일 실시예에서, 제2 저 전압(VSS2)의 전압 레벨은 제1 저 전압(VSS1)의 전압 레벨보다 낮을 수 있다. 예를 들어, 제2 저 전압(VSS2)은 약 -10V이고, 제1 저 전압(VSS1)은 약 -6V일 수 있다. 이 경우, 방전된 제어 노드(NQ)가 가지는 제2 저 전압(VSS2)이 로우 레벨의 스캔 신호(SC[N])가 출력되는 스캔 출력 노드(NSO)가 가지는 제1 저 전압(VSS1)보다 약 -4V만큼 낮으므로, 스캔 신호(SC[N])가 로우 레벨을 가지는 동안, 제3 트랜지스터(T3)에 약 -4V의 게이트-소스 전압이 인가될 수 있다. 따라서, 스캔 클록 신호(SC_CK)가 하이 레벨을 가지더라도, 제3 트랜지스터(T3)를 통한 누설 전류가 방지될 수 있다.
제5 트랜지스터(T5)는 제어 노드(NQ)의 상기 전압에 응답하여 캐리 클록 신호(CR_CK)를 캐리 출력 노드(NCO)에 전송할 수 있다. 제어 노드(NQ)가 충전된 동안, 제5 트랜지스터(T5)는 하이 레벨을 가지는 캐리 클록 신호(CR_CK)에 응답하여 캐리 출력 노드(NCO)에서 상기 하이 레벨을 가지는 캐리 신호(CR[N])를 출력할 수 있다. 일 실시예에서, 제5 트랜지스터(T5)는 제어 노드(NQ)에 전기적으로 연결된 게이트, 캐리 클록 신호(CR_CK)를 수신하는 제1 단자, 및 캐리 출력 노드(NCO)에 전기적으로 연결된 제2 단자를 포함할 수 있다.
제2 커패시터(C2)는 제어 노드(NQ)와 캐리 출력 노드(NCO)의 사이에 전기적으로 연결될 수 있다. 제1 커패시터(C1)과 유사하게, 제2 커패시터(C2) 또한 상기 부트스트랩 동작을 수행할 수 있고, 부트스트랩 커패시터라 불릴 수 있다. 일 실시예에서, 제2 커패시터(C2)는 제어 노드(NQ)에 전기적으로 연결된 제1 전극, 및 캐리 출력 노드(NCO)에 전기적으로 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 캐리 클록 신호(CR_CK)는 스캔 클록 신호(SC_CK)에 대하여 지연 시간만큼 뒤쳐질 수 있다. 예를 들어, 상기 지연 시간은 약 0.5μs일 수 있으나, 이에 한정되지 않는다. 한편, 캐리 클록 신호(CR_CK)의 하강 에지가 스캔 클록 신호(SC_CK)의 하강 에지 또는 반전 스캔 클록 신호(SC_CKB)의 상승 에지보다 상기 지연 시간만큼 뒤쳐지므로, 제2 커패시터(C2)은 제어 노드(NQ)의 상기 전압이 스캔 클록 신호(SC_CK)의 상기 하강 에지에서 또는 반전 스캔 클록 신호(SC_CKB)의 상기 상승 에지에서 로우 레벨로 방전되게 하지 않을 수 있다. 이에 따라, 액티브 스테이지(200)는 스캔 클록 신호(SC_CK)의 상기 하강 에지에서 또는 반전 스캔 클록 신호(SC_CKB)의 상기 상승 에지에서 스캔 신호(SC[N])를 급격하게(sharply) 하강시킬 수 있다.
제6 트랜지스터(T6)는 캐리 클록 신호(CR_CK)에 응답하여 제어 노드(NQ)와 캐리 출력 노드(NCO)를 전기적으로 연결할 수 있다. 캐리 신호(CR[N])가 로우 레벨을 가지는 동안, 제6 트랜지스터(T6)는 하이 레벨을 가지는 캐리 클록 신호(CR_CK)에 응답하여 제어 노드(NQ), 즉 제5 트랜지스터(T5)의 상기 게이트와, 캐리 출력 노드(NCO), 즉 제5 트랜지스터(T5)의 상기 제2 단자(예를 들어, 소스)를 전기적으로 연결시킬 수 있다. 따라서, 제5 트랜지스터(T5)는, 제5 트랜지스터(T5)의 상기 제2 단자를 애노드로 가지고, 제5 트랜지스터(T5)의 상기 제1 단자를 캐소드로 가지는 다이오드의 역할을 할 수 있고, 상기 다이오드는 캐리 출력 노드(NCO)로부터 캐리 클록 신호(CR_CK)의 라인으로의 방향으로만 전류를 흐르게 할 수 있다. 이에 따라, 캐리 신호(CR[N])가 로우 레벨을 가지는 동안, 캐리 클록 신호(CR_CK)가 하이 레벨을 가지더라도, 캐리 클록 신호(CR_CK)의 라인으로부터 캐리 출력 노드(NCO)로의 제5 트랜지스터(T5)의 누설 전류가 방지될 수 있다. 일 실시예에서, 제6 트랜지스터(T6)는 캐리 클록 신호(CR_CK)를 수신하는 게이트, 제어 노드(NQ)에 전기적으로 연결된 제1 단자, 및 캐리 출력 노드(NCO)에 전기적으로 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 제6 트랜지스터(T6)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T6-1) 및 제2 서브-트랜지스터(T6-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 캐리 출력 노드(NCO) 사이의 누설 전류가 감소될 수 있다. 일 실시예에서, 제1 및 제2 서브-트랜지스터들(T6-1, T6-2) 사이의 노드에 제8 트랜지스터(T8)를 통하여 하이 전압(VH)이 인가될 수 있다. 또한, 일 실시예에서, 하이 전압(VH)의 전압 레벨은 캐리 클록 신호(CR_CK)의 하이 레벨보다 높을 수 있다. 예를 들어, 하이 전압(VH)은 약 28V이고, 캐리 클록 신호(CR_CK)의 상기 하이 레벨은 약 22V일 수 있으나, 이에 한정되지 않는다. 이 경우, 하이 레벨을 가지는 캐리 신호(CR[N])가 출력되는 동안, 제1 및 제2 서브-트랜지스터들(T6-1, T6-2) 사이의 노드에 약 28V의 하이 전압(VH)이 인가되고, 제2 서브-트랜지스터(T6-2)의 게이트에 약 22V의 캐리 클록 신호(CR_CK)가 인가되므로, 제2 서브-트랜지스터(T6-2)가 턴-온되지 않고, 제어 노드(NQ)와 캐리 출력 노드(NCO)가 서로 전기적으로 연결되지 않을 수 있다. 즉, 상기 하이 레벨을 가지는 캐리 신호(CR[N])가 출력되는 동안, 제6 트랜지스터(T6)가 제5 트랜지스터(T5)에 영향을 미치지 않을 수 있다. 또한, 일 실시예에서, 도 5에 도시된 바와 같이, 제1 서브-트랜지스터(T6-1)는 백 게이트를 포함하고, 제1 서브-트랜지스터(T6-1)의 일 단자가 상기 백 게이트에 전기적으로 연결될 수 있다. 이에 따라, 제어 노드(NQ)와 캐리 출력 노드(NCO) 사이의 상기 누설 전류가 더욱 감소될 수 있다.
제7 트랜지스터(T7)는 다음 캐리 신호(CR[N+4])에 응답하여 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송할 수 있다. 제7 트랜지스터(T7)는 다음 캐리 신호(CR[N+4])에 응답하여 턴-온되고, 턴-온된 제7 트랜지스터(T7)는 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송함으로써 제어 노드(NQ)를 리셋 또는 방전시킬 수 있다. 일 실시예에서, 제7 트랜지스터(T7)는 다음 캐리 신호(CR[N+4])를 수신하는 게이트, 제어 노드(NQ)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다.
일 실시예에서, 제7 트랜지스터(T7)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T7-1) 및 제2 서브-트랜지스터(T7-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 제2 저 전압(VSS2)의 라인 사이의 누설 전류가 감소될 수 있다. 또한, 일 실시예에서, 도 5에 도시된 바와 같이, 제2 서브-트랜지스터(T7-2)는 백 게이트를 포함하고, 제2 서브-트랜지스터(T7-2)의 일 단자가 상기 백 게이트에 전기적으로 연결될 수 있다. 이에 따라, 제어 노드(NQ)와 제2 저 전압(VSS2)의 라인 사이의 상기 누설 전류가 더욱 감소될 수 있다.
제8 트랜지스터(T8)는 제어 노드(NQ)의 상기 전압에 응답하여 제1, 제2, 제6 및 제7 트랜지스터들(T1, T2, T6, T7) 각각의 제1 서브-트랜지스터(T1-1, T2-1, T6-1, T7-1)와 제2 서브-트랜지스터(T1-2, T2-2, T6-2, T7-2)의 사이의 노드에 하이 전압(VH)을 전송할 수 있다. 따라서, 제어 노드(NQ)의 상기 전압이 상기 제2 하이 레벨로 부스팅되더라도, 제1 서브-트랜지스터(T1-1, T2-1, T6-1, T7-1)와 제2 서브-트랜지스터(T1-2, T2-2, T6-2, T7-2)의 사이의 상기 노드에 로우 레벨과 상기 제2 하이 레벨 사이의 전압 레벨을 가지는 하이 전압(VH)이 인가되므로, 제1, 제2, 제6 및 제7 트랜지스터들(T1, T2, T6, T7) 각각에 인가되는 드레인-소스 전압(또는 드레인-소스 전압 스트레스)이 제1 서브-트랜지스터(T1-1, T2-1, T6-1, T7-1)와 제2 서브-트랜지스터(T1-2, T2-2, T6-2, T7-2)에 적절하게 분산될 수 있다. 이에 따라, 제1, 제2, 제6 및 제7 트랜지스터들(T1, T2, T6, T7) 각각에 인가되는 상기 드레인-소스 전압 스트레스가 완화될 수 있다. 일 실시예에서, 제8 트랜지스터(T8)는 제어 노드(NQ)에 전기적으로 연결된 게이트, 하이 전압(VH)을 수신하는 제1 단자, 및 제1 서브-트랜지스터(T1-1, T2-1, T6-1, T7-1)와 제2 서브-트랜지스터(T1-2, T2-2, T6-2, T7-2)의 사이의 상기 노드에 전기적으로 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 제8 트랜지스터(T8)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T8-1) 및 제2 서브-트랜지스터(T8-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 하이 전압(VH)의 라인 사이의 누설 전류가 감소될 수 있다.
일 실시예에서, 제1 내지 제8 트랜지스터들(T1 내지 T8)은 NMOS(N-type Metal-Oxide-Semiconductor) 트랜지스터들이고, 액티브 스테이지(200)를 포함하는 도 1의 스캔 드라이버(100)는 NMOS(N-type Metal-Oxide-Semiconductor) 트랜지스터들을 포함하는 OSG(Oxide Silicon Gate) 드라이버일 수 있다. 한편, 종래의 OSG 드라이버의 각 스테이지가 다수의 트랜지스터들(예를 들어, 28개 내지 31개의 트랜지스터들)을 포함하고, 상기 종래의 OSG 드라이버는 큰 사이즈를 가질 수 있다. 따라서, 상기 종래의 OSG 드라이버는 화소들이 형성된 표시 패널의 표시 영역 내에 집적 또는 형성되지 못하고, 상기 표시 영역에 인접한 주변 영역, 즉 데드 스페이스에 형성되며, 이에 따라 상기 데드 스페이스가 큰 사이즈를 가질 수 있다. 그러나, 본 발명의 실시예들에 따른 스캔 드라이버(100)의 액티브 스테이지(200)는 8개의 트랜지스터들(T1 내지 T8)을 포함하고, 스캔 드라이버(100)의 사이즈는 상기 종래의 OSG 드라이버의 사이즈에 비하여 감소될 수 있다. 또한, 액티브 스테이지(200)가 보다 적은 수의 트랜지스터들(T1 내지 T8)을 포함하므로, 스캔 드라이버(100), 또는 스캔 드라이버(100)의 액티브 스테이지들(122 내지 158)은 화소들이 형성된 표시 패널의 표시 영역 내에 형성될 수 있다. 이에 따라, 스캔 드라이버(100)를 포함하는 표시 장치의 데드 스페이스가 상기 종래의 OSG 드라이버를 포함하는 표시 장치의 데드 스페이스에 비하여 감소될 수 있다.
이하, 도 5 및 도 6를 참조하여 액티브 스테이지(200)의 동작의 일 예가 후술된다.
도 5 및 도 6에 도시된 바와 같이, 액티브 스테이지(200)는 주기적으로 토글링하는 스캔 클록 신호(SC_CK), 반전 스캔 클록 신호(SC_CKB) 및 캐리 클록 신호(CR_CK)를 수신할 수 있다. 일 실시예에서, 스캔 클록 신호(SC_CK), 반전 스캔 클록 신호(SC_CKB) 및 캐리 클록 신호(CR_CK)는 약 50%의 듀티 비를 가질 수 있으나, 이에 한정되지 않는다. 다른 예들에서, 스캔 클록 신호(SC_CK), 반전 스캔 클록 신호(SC_CKB) 및 캐리 클록 신호(CR_CK)는 약 25%의 듀티 비를 가지거나, 약 12.5%의 듀티 비를 가질 수 있다. 또한, 스캔 클록 신호(SC_CK), 반전 스캔 클록 신호(SC_CKB) 및 캐리 클록 신호(CR_CK)는 약 4 수평 시간에 상응하는 하이 구간을 가질 수 있으나, 이에 한정되지 않는다. 또한, 반전 스캔 클록 신호(SC_CKB)는 스캔 클록 신호(SC_CK)와 반대되는 위상을 가지고, 캐리 클록 신호(CR_CK)는 스캔 클록 신호(SC_CK)에 대하여 지연 시간(DT)만큼 뒤쳐질 수 있다.
하이 레벨을 가지는 이전 캐리 신호(CR[N-4])가 인가되면, 제2 트랜지스터(T2)는 하이 레벨을 가지는 이전 캐리 신호(CR[N-4])에 기초하여 제어 노드(NQ)의 전압(V_NQ)이 제1 하이 레벨(H)을 가지도록 제어 노드(NQ)를 충전시킬 수 있다. 이어서, 하이 레벨을 가지는 스캔 클록 신호(SC_CK)가 인가되면, 제3 트랜지스터(T3)는 스캔 출력 노드(NSO)에서 상기 하이 레벨을 가지는 스캔 클록 신호(SC_CK)를 스캔 신호(SC[N])로서 출력하고, 제어 노드(NQ)의 전압(V_NQ)이 제1 커패시터(C1)에 의해 제1 하이 레벨(H)로부터 제1 하이 레벨(H)보다 높은 제2 하이 레벨(2H)로 부스팅될 수 있다. 또한, 하이 레벨을 가지는 캐리 클록 신호(CR_CK)가 인가되면, 제5 트랜지스터(T5)는 캐리 출력 노드(NCO)에서 상기 하이 레벨을 가지는 캐리 클록 신호(CR_CK)를 캐리 신호(CR[N])로서 출력할 수 있다. 이어서, 로우 레벨을 가지는 스캔 클록 신호(SC_CK) 및 하이 레벨을 가지는 반전 스캔 클록 신호(SC_CKB)가 인가되면, 제3 트랜지스터(T3)는 스캔 출력 노드(NSO)에서 상기 로우 레벨을 가지는 스캔 클록 신호(SC_CK)를 로우 레벨을 가지는 스캔 신호(SC[N])로서 출력하고, 제4 트랜지스터(T4)는 스캔 출력 노드(NSO)에서 제1 저 전압(VSS1)을 상기 로우 레벨을 가지는 스캔 신호(SC[N])로서 출력할 수 있다. 일 실시예에서, 스캔 클록 신호(SC_CK)의 상기 로우 레벨 및 제1 저 전압(VSS1)은 실질적으로 동일한 전압 레벨, 예를 들어 약 -6V를 가질 수 있으나, 이에 한정되지 않는다. 한편, 캐리 클록 신호(CR_CK)의 하강 에지가 스캔 클록 신호(SC_CK)의 하강 에지 또는 반전 스캔 클록 신호(SC_CKB)의 상승 에지보다 지연 시간(DT)만큼 뒤쳐지므로, 스캔 신호(SC[N])는 스캔 클록 신호(SC_CK)의 상기 하강 에지에서 또는 반전 스캔 클록 신호(SC_CKB)의 상기 상승 에지에서 급격하게(sharply) 하강할 수 있다. 이어서, 하이 레벨을 가지는 다음 캐리 신호(CR[N+4])가 인가되면, 제7 트랜지스터(T7)는 상기 하이 레벨을 가지는 다음 캐리 신호(CR[N+4])에 응답하여 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송함으로써 제어 노드(NQ)의 전압(V_NQ)가 로우 레벨을 가지도록 제어 노드(NQ)를 리셋 또는 방전시킬 수 있다. 상기 하이 레벨을 가지는 스캔 신호(SC[N])가 출력된 후, 제4 트랜지스터(T4)는 반전 스캔 클록 신호(SC_CKB)가 하이 레벨을 가질 때마다 스캔 출력 노드(NSO)에 제1 저 전압(VSS1)을 전송할 수 있다. 한편, 제어 노드(NQ)의 전압(V_NQ), 즉 제2 저 전압(VSS2)이 스캔 출력 노드(NSO)의 전압, 즉 제1 저 전압(VSS1)보다 낮을 수 있고, 이에 따라 스캔 클록 신호(SC_CK)의 라인으로부터 스캔 출력 노드(NSO)로의 제3 트랜지스터(T3)를 통한 누설 전류가 방지될 수 있다. 또한, 상기 하이 레벨을 가지는 캐리 신호(CR[N])가 출력된 후, 제6 트랜지스터(T6)는 캐리 클록 신호(CR_CK)가 하이 레벨을 가질 때마다 제어 노드(NQ)와 캐리 출력 노드(NCO)를 전기적으로 연결시킬 수 있다. 따라서, 제5 트랜지스터(T5)는 캐리 출력 노드(NCO)로부터 캐리 클록 신호(CR_CK)의 라인으로의 방향을 가지는 전류 경로를 가지는 다이오드의 역할을 하고, 캐리 클록 신호(CR_CK)의 라인으로부터 캐리 출력 노드(NCO)로의 제5 트랜지스터(T5)를 통한 누설 전류가 방지될 수 있다.
도 7은 본 발명의 다른 실시예에 따른 스캔 드라이버의 각 액티브 스테이지를 나타내는 회로도이다.
도 7을 참조하면, 액티브 스테이지(300)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 제2 커패시터(C2), 및 샘플 및 홀드 회로(sample and hold circuit)(320)를 포함할 수 있다. 도 7의 액티브 스테이지(300)는, 액티브 스테이지(300)가 샘플 및 홀드 회로(320)를 더 포함하는 것을 제외하고, 도 5의 액티브 스테이지(200)와 유사한 구성 및 유사한 동작을 가질 수 있다.
샘플 및 홀드 회로(320)는 캐리 출력 노드(NCO, NCO')에서 캐리 신호(CR[N])가 출력되는 동안 인가되는 제1 제어 신호(CS1)에 응답하여 선택 노드(NS)의 전압을 하이 레벨로 변경하고, 블랭크 구간에서 인가되는 제2 제어 신호(CS2)에 응답하여 선택 노드(NS)의 상기 전압을 제어 노드(NQ)에 전송할 수 있다. 일 실시예에서, 도 7에 도시된 바와 같이, 샘플 및 홀드 회로(320)는 제9 트랜지스터(T9), 제10 트랜지스터(T10), 제3 커패시터(C3), 제11 트랜지스터(T11), 제12 트랜지스터(T12) 및 제13 트랜지스터(T13)를 포함할 수 있다.
제9 트랜지스터(T9)는 프레임 시작 신호(STV)에 응답하여 캐리 출력 노드(NCO, NCO')에 제2 저 전압(VSS2)을 전송할 수 있다. 한편, 도 7에는 제9 트랜지스터(T9)가 전기적으로 연결된 캐리 출력 노드(NCO')와 제5 및 제6 트랜지스터들(T5, T6)이 전기적으로 연결된 캐리 출력 노드(NCO)가 이격된 것으로 도시되어 있으나, 캐리 출력 노드(NCO')와 캐리 출력 노드(NCO)는 동일한 캐리 출력 노드(NCO, NCO')일 수 있다. 일 실시예에서, 제9 트랜지스터(T9)는 프레임 시작 신호(STV)를 수신하는 게이트, 캐리 출력 노드(NCO, NCO')에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다.
제10 트랜지스터(T10)는 제1 제어 신호(CS1)에 응답하여 캐리 출력 노드(NCO, NCO')와 선택 노드(NS)를 전기적으로 연결할 수 있다. 제3 커패시터(C3)는 하이 전압(VH)의 라인과 선택 노드(NS)의 사이에 전기적으로 연결될 수 있다. 제1 제어 신호(CS1)는 프레임 구간의 시작 시점에서 제1 펄스를 가질 수 있고, 프레임 시작 신호(STV)와 제1 제어 신호(CS1)의 상기 제1 펄스는 실질적으로 동일한 시간 동안 액티브 스테이지(300)에 인가될 수 있다. 따라서, 제2 저 전압(VSS2)이 제9 및 제10 트랜지스터들(T9, T10)을 통하여 선택 노드(NS)에 인가되고, 제3 커패시터(C3)는 선택 노드(NS)의 전압을 제2 저 전압(VSS2)으로 유지할 수 있다. 또한, 제1 제어 신호(CS1)는 블랭크 구간에서 센싱 동작이 수행될 하나의 행의 화소들에 대한 캐리 신호(CR[N])가 출력되는 동안 제2 펄스를 가질 수 있다. 따라서, 제1 제어 신호(CS1)가 상기 제2 펄스를 출력하는 동안 하이 레벨을 가지는 캐리 신호(CR[N])를 출력하는 액티브 스테이지(300)에서, 제10 트랜지스터(T10)는 상기 하이 레벨을 가지는 캐리 신호(CR[N])를 선택 노드(NS)에 전송하고, 제3 커패시터(C3)는 선택 노드(NS)의 전압을 상기 하이 레벨로 유지할 수 있다. 일 실시예에서, 제10 트랜지스터(T10)는 제1 제어 신호(CS1)를 수신하는 게이트, 캐리 출력 노드(NCO, NCO')에 전기적으로 연결된 제1 단자, 및 선택 노드(NS)에 전기적으로 연결된 제2 단자를 포함하고, 제3 커패시터(C3)는 하이 전압(VH)의 라인에 전기적으로 연결된 제1 전극, 및 선택 노드(NS)에 전기적으로 연결된 제2 전극을 포함할 수 있다.
일 실시예에서, 제10 트랜지스터(T10)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T10-1) 및 제2 서브-트랜지스터(T10-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 캐리 출력 노드(NCO, NCO')와 선택 노드(NS) 사이의 누설 전류가 감소될 수 있다.
제11 트랜지스터(T11)는 선택 노드(NS)의 상기 전압에 응답하여 턴-온될 수 있다. 또한, 제12 트랜지스터(T12)는 상기 턴-온된 제11 트랜지스터(T11)를 통하여 하이 전압(VH)을 수신하고, 제2 제어 신호(CS2)에 응답하여 제어 노드(NQ)에 수신된 하이 전압(VH)을 전송할 수 있다. 또한, 제2 제어 신호(CS2)는 블랭크 구간의 시작 시점에서 펄스를 가질 수 있다. 따라서, 선택 노드(NS)의 전압이 상기 블랭크 구간의 시작 시점에서 상기 하이 레벨을 가지는 액티브 스테이지(300)에서, 제11 및 제12 트랜지스터들(T11, T12)은 제어 노드(NQ)에 하이 전압(VH)을 전송하고, 액티브 스테이지(300)는 상기 블랭크 구간에서 하이 레벨을 가지는 스캔 클록 신호(SC_CK)에 기초하여 하이 레벨을 가지는 스캔 신호(SC[N])를 출력할 수 있다. 일 실시예에서, 제11 트랜지스터(T11)는 선택 노드(NS)에 전기적으로 연결된 게이트, 하이 전압(VH)을 수신하는 제1 단자, 및 제12 트랜지스터(T12)에 전기적으로 연결된 제2 단자를 포함하고, 제12 트랜지스터(T12)는 제2 제어 신호(CS2)를 수신하는 게이트, 제11 트랜지스터(T11)에 전기적으로 연결된 제1 단자, 및 제어 노드(NQ)에 전기적으로 연결된 제2 단자를 포함할 수 있다.
일 실시예에서, 제12 트랜지스터(T12)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T12-1) 및 제2 서브-트랜지스터(T12-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)로부터 또는 제어 노드(NQ)로의 누설 전류가 감소될 수 있다. 또한, 일 실시예에서, 제1 및 제2 서브-트랜지스터들(T12-1, T12-2) 사이의 노드에 제8 트랜지스터(T8)를 통하여 하이 전압(VH)이 인가될 수 있다.
제13 트랜지스터(T13)는 선택 노드(NS)의 상기 전압에 응답하여 제10 트랜지스터(T10)의 제1 서브-트랜지스터(T10-1)와 제2 서브-트랜지스터(T10-2)의 사이의 노드에 하이 전압(VH)을 전송할 수 있다. 따라서, 캐리 출력 노드(NCO, NCO')와 선택 노드(NS) 사이의 상기 누설 전류가 더욱 감소될 수 있다. 일 실시예에서, 제13 트랜지스터(T13)는 선택 노드(NS)에 전기적으로 연결된 게이트, 하이 전압(VH)을 수신하는 제1 단자, 및 제10 트랜지스터(T10)의 제1 서브-트랜지스터(T10-1)와 제2 서브-트랜지스터(T10-2)의 사이의 상기 노드에 전기적으로 연결된 제2 단자를 포함할 수 있다.
본 발명의 실시예들에 따른 액티브 스테이지(300)는 13개의 트랜지스터들(T1 내지 T13)을 포함하고, 따라서 액티브 스테이지(300)를 포함하는 스캔 드라이버의 사이즈는 종래의 OSG 드라이버의 사이즈에 비하여 감소될 수 있다. 또한, 액티브 스테이지(300)를 포함하는 상기 스캔 드라이버는 화소들이 형성된 표시 패널의 표시 영역 내에 형성될 수 있다. 이에 따라, 상기 스캔 드라이버를 포함하는 표시 장치의 데드 스페이스가 상기 종래의 OSG 드라이버를 포함하는 표시 장치의 데드 스페이스에 비하여 감소될 수 있다.
도 8은 본 발명의 또 다른 실시예에 따른 스캔 드라이버의 각 액티브 스테이지를 나타내는 회로도이다.
도 8을 참조하면, 액티브 스테이지(400)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(C1), 제2 커패시터(C2), 인버터 회로(440), 및 제14 트랜지스터(T14)를 포함할 수 있다. 일 실시예에서, 액티브 스테이지(400)는 샘플 및 홀드 회로(420)를 더 포함할 수 있다. 도 8의 액티브 스테이지(400)는, 액티브 스테이지(400)가 인버터 회로(440), 및 제14 트랜지스터(T14)를 더 포함하는 것을 제외하고, 도 5의 액티브 스테이지(200) 또는 도 7의 액티브 스테이지(300)와 유사한 구성 및 유사한 동작을 가질 수 있다.
인버터 회로(440)는, 캐리 클록 신호(CR_CK)가 하이 레벨을 가지고, 제어 노드(NQ)의 전압이 로우 레벨을 가지는 동안, 상기 하이 레벨을 가지는 인버터 노드(NINV)의 전압을 출력할 수 있다. 일 실시예에서, 도 8에 도시된 바와 같이, 인버터 회로(440)는 제15 트랜지스터(T15), 제16 트랜지스터(T16), 제17 트랜지스터(T17) 및 제18 트랜지스터(T18)를 포함할 수 있다.
제15 트랜지스터(T15)는 캐리 클록 신호(CR_CK)에 응답하여 내부 노드(NINT)에 캐리 클록 신호(CR_CK)를 전송하고, 제16 트랜지스터(T16)는 내부 노드(NINT)의 전압에 응답하여 캐리 클록 신호(CR_CK)를 인버터 노드(NINV)에 전송하며, 제17 트랜지스터(T17)는 제어 노드(NQ)의 전압에 응답하여 내부 노드(NINT)에 제1 저 전압(VSS1)을 전송하고, 제18 트랜지스터(T18)는 제어 노드(NQ)의 상기 전압에 응답하여 인버터 노드(NINV)에 제1 저 전압(VSS1)을 전송할 수 있다. 이러한 제15, 제16, 제17 및 제18 트랜지스터들(T15, T16, T17, T18)을 포함하는 인버터 회로(440)는 제어 노드(NQ)의 상기 전압이 하이 레벨을 가지는 동안 로우 레벨을 가지는 인버터 노드(NINV)의 전압을 출력하고, 제어 노드(NQ)의 상기 전압이 로우 레벨을 가지고, 캐리 클록 신호(CR_CK)가 하이 레벨을 가지는 동안 하이 레벨을 가지는 인버터 노드(NINV)의 전압을 출력할 수 있다. 일 실시예에서, 제15 트랜지스터(T15)는 캐리 클록 신호(CR_CK)를 수신하는 게이트, 제15 트랜지스터(T15)의 상기 게이트에 전기적으로 연결된 제1 단자, 및 내부 노드(NINT)에 전기적으로 연결된 제2 단자를 포함하고, 제16 트랜지스터(T16)는 내부 노드(NINT)에 전기적으로 연결된 게이트, 캐리 클록 신호(CR_CK)를 수신하는 제1 단자, 및 인버터 노드(NINV)에 전기적으로 연결된 제2 단자를 포함하고, 제17 트랜지스터(T17)는 제어 노드(NQ)에 전기적으로 연결된 게이트, 내부 노드(NINT)에 전기적으로 연결된 제1 단자, 및 제1 저 전압(VSS1)을 수신하는 제2 단자를 포함하고, 제18 트랜지스터(T18)는 제어 노드(NQ)에 전기적으로 연결된 게이트, 인버터 노드(NINV)에 전기적으로 연결된 제1 단자, 및 제1 저 전압(VSS1)을 수신하는 제2 단자를 포함할 수 있다.
제14 트랜지스터(T14)는 인버터 노드(NINV)의 상기 전압에 응답하여 캐리 출력 노드(NCO)에 제2 저 전압(VSS2)을 전송할 수 있다. 제14 트랜지스터(T14)는 하이 레벨을 가지는 인버터 노드(NINV)의 전압에 응답하여 캐리 출력 노드(NCO)에 제2 저 전압(VSS2)을 전송함으로써, 캐리 출력 노드(NCO) 및 캐리 신호(CR[N])를 로우 레벨로 안정화시킬 수 있다. 일 실시예에서, 제14 트랜지스터(T14)는 인버터 노드(NINV)에 전기적으로 연결된 게이트, 캐리 출력 노드(NCO)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다. 또한, 일 실시예에서, 도 8에 도시된 바와 같이, 제14 트랜지스터(T14)는 백 게이트를 포함하고, 제14 트랜지스터(T14)는 상기 제2 단자가 상기 백 게이트에 전기적으로 연결될 수 있다. 이에 따라, 캐리 출력 노드(NCO)와 제2 저 전압(VSS2)의 라인 사이의 누설 전류가 감소될 수 있다.
본 발명의 실시예들에 따른 액티브 스테이지(400)는 18개의 트랜지스터들(T1 내지 T18)을 포함하고, 따라서 액티브 스테이지(400)를 포함하는 스캔 드라이버의 사이즈는 종래의 OSG 드라이버의 사이즈에 비하여 감소될 수 있다. 또한, 액티브 스테이지(400)를 포함하는 상기 스캔 드라이버는 화소들이 형성된 표시 패널의 표시 영역 내에 형성될 수 있다. 이에 따라, 상기 스캔 드라이버를 포함하는 표시 장치의 데드 스페이스가 상기 종래의 OSG 드라이버를 포함하는 표시 장치의 데드 스페이스에 비하여 감소될 수 있다.
도 9는 본 발명의 일 실시예에 따른 스캔 드라이버의 각 후속 더미 스테이지를 나타내는 회로도이다.
도 9를 참조하면, 후속 더미 스테이지(500)는 제19 트랜지스터(T19), 제20 트랜지스터(T20), 제21 트랜지스터(T21), 제22 트랜지스터(T22), 제23 트랜지스터(T23), 제24 트랜지스터(T24), 제25 트랜지스터(T25), 제26 트랜지스터(T26), 제27 트랜지스터(T27), 제28 트랜지스터(T28), 제29 트랜지스터(T29), 제30 트랜지스터(T30), 제4 커패시터(C4), 제5 커패시터(C5) 및 제6 커패시터(C6)를 포함할 수 있다. 일 실시예에서, 후속 더미 스테이지(500)는 제31 트랜지스터(T31)를 더 포함할 수 있다. 후속 더미 스테이지(500)는 도 1에 도시된 제1, 제2, 제3 및 제4 후속 더미 스테이지들(162, 164, 166, 168) 중 임의의 하나일 수 있다.
제19 트랜지스터(T19), 제20 트랜지스터(T20), 제21 트랜지스터(T21), 제22 트랜지스터(T22), 제23 트랜지스터(T23), 제24 트랜지스터(T24), 제25 트랜지스터(T25), 제26 트랜지스터(T26), 제31 트랜지스터(T31), 제4 커패시터(C4) 및 제6 커패시터(C6)는 도 7에 도시된 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제9 트랜지스터(T9), 제8 트랜지스터(T8), 제1 커패시터(C1) 및 제2 커패시터(C2)에 각각 대응할 수 있다. 다만, 제25 트랜지스터(T25)는, 다음 캐리 신호(CR[N+4])를 수신하는 제7 트랜지스터(T7)와 달리, 제2 제어 신호(CS2)를 수신할 수 있다.
제19 트랜지스터(T19)는 프레임 시작 신호(STV)에 응답하여 제어 노드(NQ)를 리셋하고, 제20 트랜지스터(T20)는 제1 이전 캐리 신호(CR[N-4])를 제어 노드(NQ)에 전송하고, 제21 트랜지스터(T21)는 제어 노드(NQ)의 전압에 응답하여 스캔 클록 신호(SC_CK)를 더미 스캔 출력 노드(NDSO)에 전송하고, 제4 커패시터(C4)는 제어 노드(NQ)와 더미 스캔 출력 노드(NDSO)의 사이에 전기적으로 연결되고, 제22 트랜지스터(T22)는 반전 스캔 클록 신호(SC_CKB)에 응답하여 더미 스캔 출력 노드(NDSO)에 제1 저 전압(VSS1)을 전송하고, 제5 커패시터(C5)는 더미 스캔 출력 노드(NDSO)와 제1 저 전압(VSS1)의 라인의 사이에 전기적으로 연결될 수 있다. 후속 더미 스테이지(500)는 스캔 신호를 출력하지 않고, 스캔 라인에 전기적으로 연결되지 않을 수 있다. 따라서, 스캔 라인에 전기적으로 연결된 액티브 스테이지와 유사한 동작을 수행하도록, 후속 더미 스테이지(500)는 상기 스캔 라인에 전기적으로 연결된 것을 대신하여 상기 스캔 라인의 부하에 상응하는 제5 커패시터(C5)를 포함할 수 있다. 일 실시예에서, 제5 커패시터(C5)는 더미 스캔 출력 노드(NDSO)에 전기적으로 연결된 제1 전극, 및 제1 저 전압(VSS1)의 라인에 전기적으로 연결된 제2 전극을 포함할 수 있다.
제23 트랜지스터(T23)는 제어 노드(NQ)의 상기 전압에 응답하여 캐리 클록 신호(CR_CK)를 캐리 출력 노드(NCO)에 전송하고, 제6 커패시터(C6)는 제어 노드(NQ)와 캐리 출력 노드(NCO)의 사이에 전기적으로 연결되고, 제24 트랜지스터(T24)는 캐리 클록 신호(CR_CK)에 응답하여 제어 노드(NQ)와 캐리 출력 노드(NCO)를 전기적으로 연결하고, 제25 트랜지스터(T25)는 제2 제어 신호(CS2)에 응답하여 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송하고, 제26 트랜지스터(T26)는 프레임 시작 신호(STV)에 응답하여 캐리 출력 노드(NCO)에 제2 저 전압(VSS2)을 전송할 수 있다.
제31 트랜지스터(T31)는 제어 노드(NQ)의 전압에 응답하여 제19, 제20, 제24, 제25, 제29 및 제30 트랜지스터들(T19, T20, T24, T25, T29, T30) 각각의 제1 서브-트랜지스터(T19-1, T20-1, T24-1, T25-1, T29-1, T30-1)와 제2 서브-트랜지스터(T19-2, T20-2, T24-2, T25-2, T29-2, T30-2)의 사이의 노드에 하이 전압(VH)을 전송할 수 있다. 또한, 일 실시예에서, 제31 트랜지스터(T31)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T31-1) 및 제2 서브-트랜지스터(T31-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다.
제27 트랜지스터(T27)는 제2 제어 신호(CS2)에 응답하여 캐리 출력 노드(NCO)에 제2 저 전압(VSS2)을 전송하고, 제28 트랜지스터(T28)는 제2 이전 캐리 신호(CR[N-8])에 응답하여 캐리 출력 노드(NCO)에 제2 저 전압(VSS2)을 전송할 수 있다. 일 실시예에서, 제27 트랜지스터(T27)는 제2 제어 신호(CS2)를 수신하는 게이트, 캐리 출력 노드(NCO)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함하고, 제28 트랜지스터(T28)는 제2 이전 캐리 신호(CR[N-8])를 수신하는 게이트, 캐리 출력 노드(NCO)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다.
제29 트랜지스터(T29)는 캐리 출력 노드(NCO)의 전압에 응답하여 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송할 수 있다. 일 실시예에서, 캐리 출력 노드(NCO)에서 하이 레벨을 가지는 캐리 신호(CR[N])가 출력되는 동안, 제29 트랜지스터(T29)는 제어 노드(NQ)의 전압이 점진적으로 감소되게 할 수 있다. 또한, 일 실시예에서, 제29 트랜지스터(T29)는 캐리 출력 노드(NCO)에 전기적으로 연결된 게이트, 제어 노드(NQ)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다. 일 실시예에서, 제29 트랜지스터(T29)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T29-1) 및 제2 서브-트랜지스터(T29-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 제2 저 전압(VSS2)의 라인 사이의 누설 전류가 감소될 수 있다. 또한, 제1 서브-트랜지스터(T29-1)와 제2 서브-트랜지스터(T29-2)의 사이의 노드는 제31 트랜지스터(T31)를 통하여 하이 전압(VH)을 수신할 수 있다.
제30 트랜지스터(T30)는 제3 이전 캐리 신호(CR[N-12])에 응답하여 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송할 수 있다. 일 실시예에서, 제30 트랜지스터(T30)는 제3 이전 캐리 신호(CR[N-12])를 수신하는 게이트, 제어 노드(NQ)에 전기적으로 연결된 제1 단자, 및 제2 저 전압(VSS2)을 수신하는 제2 단자를 포함할 수 있다. 일 실시예에서, 제30 트랜지스터(T30)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T30-1) 및 제2 서브-트랜지스터(T30-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 따라서, 제어 노드(NQ)와 제2 저 전압(VSS2)의 라인 사이의 누설 전류가 감소될 수 있다. 또한, 제1 서브-트랜지스터(T30-1)와 제2 서브-트랜지스터(T30-2)의 사이의 노드는 제31 트랜지스터(T31)를 통하여 하이 전압(VH)을 수신할 수 있다. 또한, 일 실시예에서, 제2 서브-트랜지스터(T30-2)는 백 게이트를 포함하고, 제2 서브-트랜지스터(T30-2)의 일 단자가 상기 백 게이트에 전기적으로 연결될 수 있다. 이에 따라, 제어 노드(NQ)와 제2 저 전압(VSS2)의 라인 사이의 누설 전류가 더욱 감소될 수 있다.
도 10은 본 발명의 일 실시예에 따른 스캔 드라이버의 각 이전 더미 스테이지를 나타내는 회로도이다.
도 10을 참조하면, 이전 더미 스테이지(600)는 제32 트랜지스터(T32), 제33 트랜지스터(T33), 제34 트랜지스터(T34), 제35 트랜지스터(T35), 제36 트랜지스터(T36), 제37 트랜지스터(T37), 제38 트랜지스터(T38), 제7 커패시터(C7), 제8 커패시터(C8) 및 제9 커패시터(C9)를 포함할 수 있다. 일 실시예에서, 이전 더미 스테이지(600)는 제39 트랜지스터(T39)를 더 포함할 수 있다. 이전 더미 스테이지(600)는 도 1에 도시된 제1, 제2, 제3 및 제4 이전 더미 스테이지들(112, 114, 116, 118) 중 임의의 하나일 수 있다.
제32 트랜지스터(T32), 제33 트랜지스터(T33), 제34 트랜지스터(T34), 제35 트랜지스터(T35), 제36 트랜지스터(T36), 제37 트랜지스터(T37), 제38 트랜지스터(T38), 제39 트랜지스터(T39), 제7 커패시터(C7) 및 제9 커패시터(C9)는 도 7에 도시된 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제9 트랜지스터(T9), 제8 트랜지스터(T8), 제1 커패시터(C1) 및 제2 커패시터(C2)에 각각 대응할 수 있다. 다만, 제32 트랜지스터(T32)는, 이전 캐리 신호(CR[N-4])를 수신하는 제2 트랜지스터(T2)와 달리, 프레임 시작 신호(STV)를 수신할 수 있다.
제32 트랜지스터(T32)는 프레임 시작 신호(STV)를 제어 노드(NQ)에 전송하고, 제33 트랜지스터(T33)는 제어 노드(NQ)의 전압에 응답하여 스캔 클록 신호(SC_CK)를 더미 스캔 출력 노드(NDSO)에 전송하고, 제7 커패시터(C7)는 제어 노드(NQ)와 더미 스캔 출력 노드(NDSO)의 사이에 전기적으로 연결되고, 제34 트랜지스터(T34)는 반전 스캔 클록 신호(SC_CKB)에 응답하여 더미 스캔 출력 노드(NDSO)에 제1 저 전압(VSS1)을 전송하고, 제8 커패시터(C8)는 더미 스캔 출력 노드(NDSO)와 제1 저 전압(VSS1)의 라인의 사이에 전기적으로 연결될 수 있다. 이전 더미 스테이지(600)는 스캔 신호를 출력하지 않고, 스캔 라인에 전기적으로 연결되지 않을 수 있다. 따라서, 스캔 라인에 전기적으로 연결된 액티브 스테이지와 유사한 동작을 수행하도록, 이전 더미 스테이지(600)는 상기 스캔 라인에 전기적으로 연결된 것을 대신하여 상기 스캔 라인의 부하에 상응하는 제8 커패시터(C8)를 포함할 수 있다. 일 실시예에서, 제8 커패시터(C8)는 더미 스캔 출력 노드(NDSO)에 전기적으로 연결된 제1 전극, 및 제1 저 전압(VSS1)의 라인에 전기적으로 연결된 제2 전극을 포함할 수 있다.
제35 트랜지스터(T35)는 제어 노드(NQ)의 상기 전압에 응답하여 캐리 클록 신호(CR_CK)를 캐리 출력 노드(NCO)에 전송하고, 제9 커패시터(C9)는 제어 노드(NQ)와 캐리 출력 노드(NCO)의 사이에 전기적으로 연결되고, 제36 트랜지스터(T36)는 캐리 클록 신호(CR_CK)에 응답하여 제어 노드(NQ)와 캐리 출력 노드(NCO)를 전기적으로 연결하고, 제37 트랜지스터(T37)는 다음 캐리 신호(CR[N+4])에 응답하여 제어 노드(NQ)에 제2 저 전압(VSS2)을 전송하고, 제38 트랜지스터(T38)는 프레임 시작 신호(STV)에 응답하여 캐리 출력 노드(NCO)에 제2 저 전압(VSS2)을 전송할 수 있다.
일 실시예에서, 제32, 제36 및 제37 트랜지스터(T32, T36, T37)들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터(T32-1, T36-1, T37-1) 및 제2 서브-트랜지스터(T32-2, T36-2, T37-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다. 제39 트랜지스터(T39)는 제어 노드(NQ)의 전압에 응답하여 제32, 제36 및 제37 트랜지스터(T32, T36, T37)들 각각의 제1 서브-트랜지스터(T32-1, T36-1, T37-1)와 제2 서브-트랜지스터(T32-2, T36-2, T37-2)의 사이의 노드에 하이 전압(VH)을 전송할 수 있다. 또한, 일 실시예에서, 제39 트랜지스터(T39)는 직렬 전기적으로 연결된 제1 서브-트랜지스터(T39-1) 및 제2 서브-트랜지스터(T39-2)를 포함하는 듀얼 트랜지스터로 구현될 수 있다.
도 11은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이고, 도 12는 도 11의 표시 장치에 포함된 화소의 일 예를 나타내는 회로도이고, 도 13은 제1 내지 제4 스캔 라인들에 대한 제1 내지 제4 액티브 스테이지들이 형성되는 표시 영역의 일부를 설명하기 위한 표시 패널의 일부의 일 예를 나타내는 도면이고, 도 14는 액티브 스테이지들과 클록 신호 라인들의 연결 관계를 설명하기 위한 하나의 스캔 드라이버가 형성된 표시 패널의 일부의 일 예를 나타내는 도면이다.
도 11을 참조하면, 본 발명의 실시예들에 따른 표시 장치(700)는 화소들(PX)을 포함하는 표시 패널(710), 화소들(PX)에 데이터 전압들(VDAT)을 제공하는 데이터 드라이버(720), 화소들(PX)로부터 센싱 전압들(VSEN)을 수신하는 센싱 회로(730), 화소들(PX)에 스캔 신호들을 제공하는 적어도 하나의 스캔 드라이버(740), 및 데이터 드라이버(720), 센싱 회로(730) 및 스캔 드라이버(740)를 제어하는 컨트롤러(750)를 포함할 수 있다.
표시 패널(710)은 표시 영역(DR)을 가지고, 표시 영역(DR)에 형성된 화소들(PX)을 포함할 수 있다. 예를 들어, 도 12에 도시된 바와 같이, 각 화소(PX)는 발광 유닛(EMU) 및 발광 유닛(EMU)를 구동하는 화소 회로(PC)를 포함할 수 있다. 일 실시예에서, 발광 유닛(EMU)은 도 12에 도시된 바와 같이 발광 소자들(LD)을 포함할 수 있으나, 이에 한정되지 않는다. 예를 들어, 발광 유닛(EMU)은 유기 발광 다이오드(Organic Light Emitting Diode; OLED)일 수 있다.
화소 회로(PC)는 구동 트랜지스터(TDR), 제1 스위칭 트랜지스터(TSW1), 제2 스위칭 트랜지스터(TSW2) 및 저장 커패시터(CST)를 포함할 수 있다. 저장 커패시터(CST)는 구동 트랜지스터(TDR)의 게이트에 전기적으로 연결된 제1 전극, 및 구동 트랜지스터(TDR)의 소스에 전기적으로 연결된 제2 전극을 포함할 수 있다. 제1 스위칭 트랜지스터(TSW1)는 스캔 신호(SC)에 응답하여 데이터 라인(DL)을 저장 커패시터(CST)의 상기 제1 전극에 전기적으로 연결할 수 있고, 제2 스위칭 트랜지스터(TSW2)는 스캔 신호(SC)에 응답하여 센싱 라인(SL)을 저장 커패시터(CST)의 상기 제2 전극에 전기적으로 연결할 수 있다. 구동 트랜지스터(TDR)는 저장 커패시터(CST)에 저장된 데이터 전압(VDAT)에 기초하여 구동 전류를 생성할 수 있다.
발광 유닛(EMU)은 제1 전원 전압(VDD)(예를 들어, 고 전원 전압)의 라인과 제2 전원 전압(VSS)(예를 들어, 저 전원 전압)의 라인 사이에 직렬로 전기적으로 연결된 제1 직렬단(SET1) 및 제2 직렬단(SET2)을 포함할 수 있다. 제1 직렬단(SET1) 및 제2 직렬단(SET2)은 각각 병렬로 전기적으로 연결된 발광 소자(LD)들을 포함할 수 있다. 제1 및 제2 직렬단들(SET1, SET2)은 전극들(예를 들어, EL1 및 EL2) 및 중간 전극들(CTE)(예를 들어, CTE1 및 CTE2). 예를 들어, 제1 직렬단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에 전기적으로 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다. 제2 직렬단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에 전기적으로 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 전기적으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다. 제1 직렬단(SET1)의 제1 전극(EL1)은 각 화소(PX)의 발광 유닛(EMU)의 애노드(anode)일 수 있고, 제2 직렬단(SET2)의 제2 전극(EL2)은 발광 유닛(EMU)의 캐소드(cathode)일 수 있다. 발광 유닛(EMU)은 구동 트랜지스터(TDR)에 의해 생성된 상기 구동 전류에 기초하여 발광할 수 있다.
일 실시예에서, 화소(PX)에 대한 센싱 동작이 수행되도록, 데이터 라인(DL)을 통하여 저장 커패시터(CST)의 상기 제1 전극에 기준 전압이 인가되고, 저장 커패시터(CST)의 상기 제2 전극은 상기 기준 전압으로부터 구동 트랜지스터(TDR)의 문턱 전압이 감산된 전압이 될 수 있다. 상기 기준 전압으로부터 상기 문턱 전압이 감산된 전압은 센싱 회로(730)에 제2 스위칭 트랜지스터(TSW2) 및 센싱 라인(SL)을 통하여 센싱 전압(VSEN)으로서 제공될 수 있다.
데이터 드라이버(720)는 컨트롤러(750)로부터 수신된 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)에 기초하여 화소들(PX)에 데이터 전압들(VDAT)을 제공할 수 있다. 일 실시예에서, 데이터 제어 신호(DCTRL)는 출력 데이터 인에이블 신호, 수평 개시 신호 및 로드 신호를 포함할 수 있으나, 이에 한정되지 않는다. 일 실시예에서, 데이터 드라이버(720) 및 센싱 회로(730)는 하나 이상의 동일한 집적 회로들로 구현될 수 있다. 이러한 데이터 드라이버(720) 및 센싱 회로(730)를 포함하는 집적 회로는 독출-소스 드라이버 집적 회로(Readout-Source driver Integrated Circuit; RSIC)로 불릴 수 있다. 다른 실시예에서, 데이터 드라이버(720) 및 컨트롤러(750)는 단일한 집적 회로로 구현될 수 있고, 이러한 집적 회로는 타이밍 컨트롤러 임베디드 데이터 드라이버(Timing controller Embedded Data driver; TED) IC로 불릴 수 있다. 또 다른 실시예에서, 데이터 드라이버(720), 센싱 회로(730) 및 컨트롤러(750)는 별개의 집적 회로들로 구현될 수 있다.
센싱 회로(730)는 화소들(PX)에 대한 센싱 동작을 수행할 수 있다. 일 실시예에서, 센싱 회로(730)는 각 프레임 구간의 블랭크 구간 동안 적어도 하나의 행의 화소들(PX)에 대한 센싱 동작을 수행할 수 있다. 또한, 일 실시예에서, 센싱 회로(730)는, 표시 장치(700)가 파워-오프되기 직전에, 전체 화소들(PX)에 대한 센싱 동작을 수행할 수 있다.
스캔 드라이버(740)는 컨트롤러(750)로부터 스캔 제어 신호(SCTRL)에 기초하여 화소들(PX)에 상기 스캔 신호들을 제공할 수 있다. 일 실시예에서, 스캔 제어 신호(SCTRL)는, 도 1에 도시된 바와 같이, 프레임 시작 신호(STV), 스캔 클록 신호들(SC_CK1 내지 SC_CK4), 반전 스캔 클록 신호들(SC_CKB1 내지 SC_CKB4), 캐리 클록 신호들(CR_CK1 내지 CR_CK4) 및 반전 캐리 클록 신호들(CR_CKB1 내지 CR_CKB4)을 포함할 수 있다. 또한, 일 실시예에서, 스캔 제어 신호(SCTRL)는, 도 1에 도시된 바와 같이, 제1 제어 신호(CS1) 및 제2 제어 신호(CS2)를 더욱 포함할 수 있다. 일 실시예에서, 스캔 드라이버(740) 또는 스캔 드라이버(740)의 액티브 스테이지들은, 도 11에 도시된 바와 같이, 표시 영역(DR) 내에 형성될 수 있다. 예를 들어, 표시 영역(DR) 내에 형성된 스캔 드라이버(740)는 드라이버 인 픽셀(Driver In Pixel; DIP)로 불릴 수 있다. 이에 따라, 표시 패널(710) 및 표시 장치(700)의 데드 스페이스가, 스캔 드라이버(740)가 표시 패널의 주변 영역에 형성되는 종래의 표시 장치에 비하여, 감소될 수 있다. 또한, 일 실시예에서, 스캔 드라이버(740)의 이전 및 후속 더미 스테이지들 또한 표시 영역(DR) 내에 형성될 수 있다. 다른 실시예에서, 상기 이전 및 후속 더미 스테이지들은 표시 영역(DR)에 인접한 주변 영역, 즉 상기 데드 스페이스에 형성될 수 있다.
일 실시예에서, 표시 장치(700)는 1개의 스캔 드라이버(740_1)를 포함할 수 있다. 다른 실시예에서, 표시 장치(700)는 2개의 스캔 드라이버들(740_1, 740_M)를 포함할 수 있다. 이 경우, 2개의 스캔 드라이버들(740_1, 740_M)이 각 스캔 라인의 양 단에서 스캔 신호를 인가하므로, 상기 스캔 신호의 지연 또는 왜곡이 감소될 수 있다. 또 다른 실시예에서, 표시 장치(700)는, 도 11에 도시된 바와 같이, M개의 스캔 드라이버들(740_1, 740_2, …, 740_M)(M은 1 이상의 정수)을 포함할 수 있다. 예를 들어, 표시 장치(700)는 8개의 스캔 드라이버들(740_1, 740_2, …, 740_M)을 포함할 수 있다. 이 경우, 상기 스캔 신호의 지연 또는 왜곡이 더욱 감소될 수 있다.
일 실시예에서, 스캔 드라이버(740)의 각 액티브 스테이지의 트랜지스터들 및 커패시터들은 2*K개(K는 1 이상의 정수)의 화소들(PX)이 형성된 표시 영역(DR)의 일부에 분산되어 배치될 수 있다. 예를 들어, 상기 액티브 스테이지는 2*34개의 화소들(PX)이 형성된 표시 영역(DR)의 일부에 분산되어 배치될 수 있으나, 이에 한정되지 않는다.
예를 들어, 도 13에 도시된 바와 같이, 표시 패널(710a)은 제1 스캔 라인(SL1)에 전기적으로 연결된 제1 화소 회로들(PC1), 제2 스캔 라인(SL2)에 전기적으로 연결된 제2 화소 회로들(PC2), 제3 스캔 라인(SL3)에 전기적으로 연결된 제3 화소 회로들(PC3) 및 제4 스캔 라인(SL4)에 전기적으로 연결된 제4 화소 회로들(PC4)을 포함할 수 있다. 제1 화소 회로들(PC1)은 제1 화소 행(PXR1), 및 화소 열들(PXC1 내지 PXC4K) 중 홀수 번째 화소 열들(PXC1, PXCK-1, PXCK+1, PXC2K-1, PXC2K+1, PXC3K-1, PXC3K+1, PXC4K-1)에 배치되고, 제2 화소 회로들(PC2)은 제1 화소 행(PXR1), 및 화소 열들(PXC1 내지 PXC4K) 중 짝수 번째 화소 열들(PXC2, PXCK, PXCK+2, PXC2K, PXC2K+2, PXC3K, PXC3K+2, PXC4K)에 배치될 수 있다. 도 13에 도시된 바와 같이, 각 제1 화소 회로(PC1)와 이에 상응하는 제2 화소 회로(PC2)가 미러 구조를 가지면서 근접하여 배치됨으로써, 상기 액티브 스테이지의 상기 트랜지스터들 및 상기 커패시터들이 배치될 수 있는 표시 영역(DR) 내의 면적이 최대화될 수 있다. 또한, 제3 화소 회로들(PC3)은 제2 화소 행(PXR2), 및 홀수 번째 화소 열들(PXC1, PXCK-1, PXCK+1, PXC2K-1, PXC2K+1, PXC3K-1, PXC3K+1, PXC4K-1)에 배치되고, 제4 화소 회로들(PC4)은 제2 화소 행(PXR2), 및 짝수 번째 화소 열들(PXC2, PXCK, PXCK+2, PXC2K, PXC2K+2, PXC3K, PXC3K+2, PXC4K)에 배치될 수 있다. 도 13에 도시된 바와 같이, 각 제3 화소 회로(PC3)와 이에 상응하는 제4 화소 회로(PC4)가 미러 구조를 가지면서 근접하여 배치됨으로써, 상기 액티브 스테이지의 상기 트랜지스터들 및 상기 커패시터들이 배치될 수 있는 표시 영역(DR) 내의 면적이 최대화될 수 있다.
제1 스캔 라인(SL1)에 전기적으로 연결된 제1 액티브 스테이지는 제1 화소 행(PXR1), 및 화소 열들(PXC1 내지 PXC4K) 중 제1 내지 제K 화소 열들(PXC1 내지 PXCK)(K는 2 이상의 정수)에 배치될 수 있다. 즉, 상기 제1 액티브 스테이지의 트랜지스터들 및 커패시터들은 제1 화소 행(PXR1) 및 제1 내지 제K 화소 열들(PXC1 내지 PXCK)에 상응하는 표시 영역(DR)의 (제1, 제2, 제3 및 제4 화소 회로들(PC1, PC2, PC3, PC4)이 형성된 영역을 제외한) 일부(712a)에 형성될 수 있다. 또한, 제2 스캔 라인(SL2)에 전기적으로 연결된 제2 액티브 스테이지는 제1 화소 행(PXR1), 및 화소 열들(PXC1 내지 PXC4K) 중 제K+1 내지 제2K 화소 열들(PXCK+1 내지 PXC2K)에 배치될 수 있다. 즉, 상기 제2 액티브 스테이지의 트랜지스터들 및 커패시터들은 제1 화소 행(PXR1) 및 제K+1 내지 제2K 화소 열들(PXCK+1 내지 PXC2K)에 상응하는 표시 영역(DR)의 (제1, 제2, 제3 및 제4 화소 회로들(PC1, PC2, PC3, PC4)이 형성된 영역을 제외한) 일부(714a)에 형성될 수 있다. 또한, 제3 스캔 라인(SL3)에 전기적으로 연결된 제3 액티브 스테이지는 제2 화소 행(PXR2), 및 화소 열들(PXC1 내지 PXC4K) 중 제2K+1 내지 제3K 화소 열들(PXC2K+1 내지 PXC3K)에 배치될 수 있다. 즉, 상기 제3 액티브 스테이지의 트랜지스터들 및 커패시터들은 제2 화소 행(PXR2) 및 제2K+1 내지 제3K 화소 열들(PXC2K+1 내지 PXC3K)에 상응하는 표시 영역(DR)의 (제1, 제2, 제3 및 제4 화소 회로들(PC1, PC2, PC3, PC4)이 형성된 영역을 제외한) 일부(716a)에 형성될 수 있다. 또한, 제4 스캔 라인(SL4)에 전기적으로 연결된 제4 액티브 스테이지는 제2 화소 행(PXR2), 및 화소 열들(PXC1 내지 PXC4K) 중 제3K+1 내지 제4K 화소 열들(PXC3K+1 내지 PXC4K)에 배치될 수 있다. 즉, 상기 제4 액티브 스테이지의 트랜지스터들 및 커패시터들은 제2 화소 행(PXR2) 및 제3K+1 내지 제4K 화소 열들(PXC3K+1 내지 PXC4K)에 상응하는 표시 영역(DR)의 (제1, 제2, 제3 및 제4 화소 회로들(PC1, PC2, PC3, PC4)이 형성된 영역을 제외한) 일부(718a)에 형성될 수 있다.
또한, 도 14에 도시된 바와 같이, 표시 패널(710b)의 스캔 드라이버(740_1b)의 제4L+1 액티브 스테이지들(L은 0 이상의 정수)(822, 832, …, 852)은 제1 스캔 클록 신호(SC_CK1), 제1 반전 스캔 클록 신호(SC_CKB1), 제1 캐리 클록 신호(CR_CK1) 및 제1 반전 캐리 클록 신호(CR_CKB1)를 수신하고, 스캔 드라이버(740_1b)의 제4L+2 스테이지들(824, 834, …, 854)은 제2 스캔 클록 신호(SC_CK2), 제2 반전 스캔 클록 신호(SC_CKB2), 제2 캐리 클록 신호(CR_CK2) 및 제2 반전 캐리 클록 신호(CR_CKB2)를 수신하고, 스캔 드라이버(740_1b)의 제4L+3 스테이지들(826, 836, …, 856)은 제3 스캔 클록 신호(SC_CK3), 제3 반전 스캔 클록 신호(SC_CKB3), 제3 캐리 클록 신호(CR_CK3) 및 제3 반전 캐리 클록 신호(CR_CKB3)를 수신하고, 스캔 드라이버(740_1b)의 제4L+4 스테이지들(828, 838, …, 858)은 제4 스캔 클록 신호(SC_CK4), 제4 반전 스캔 클록 신호(SC_CKB4), 제4 캐리 클록 신호(CR_CK4) 및 제4 반전 캐리 클록 신호(CR_CKB4)를 수신할 수 있다. 또한, 제4L+1 액티브 스테이지들(822, 832, …, 852)은 제1 내지 제K 화소 열들(PXC1 내지 PXCK)에 배치되고, 제4L+2 스테이지들(824, 834, …, 854)은 제K+1 내지 제2K 화소 열들(PXCK+1 내지 PXC2K)에 배치되고, 제4L+3 스테이지들(826, 836, …, 856)은 제2K+1 내지 제3K 화소 열들(PXC2K+1 내지 PXC3K)에 배치되고, 제4L+4 스테이지들(828, 838, …, 858)은 제3K+1 내지 제4K 화소 열들(PXC3K+1 내지 PXC4K)에 배치될 수 있다. 따라서, 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4)의 라인들은 서로 이격되어 배치되고, 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)의 라인들은 서로 이격되어 배치되고, 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4)의 라인들이 서로 이격되어 배치되고, 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)의 라인들이 서로 이격되어 배치될 수 있다. 또한, 제1, 제2, 제3 및 제4 스캔 클록 신호들(SC_CK1, SC_CK2, SC_CK3, SC_CK4)의 라인들과 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들(SC_CKB1, SC_CKB2, SC_CKB3, SC_CKB4)의 라인들이 각각 인접하여 배치됨으로써, 각 스캔 클록 신호(예를 들어, SC_CK1)에 의한 화소 회로(PC)에 대한 영향이 상응하는 반전 스캔 클록 신호(예를 들어, SC_CKB1)에 의해 보상될 수 있다. 또한, 제1, 제2, 제3 및 제4 캐리 클록 신호들(CR_CK1, CR_CK2, CR_CK3, CR_CK4)의 라인들과 제1, 제2, 제3 및 제4 반전 캐리 클록 신호들(CR_CKB1, CR_CKB2, CR_CKB3, CR_CKB4)의 라인들이 각각 인접하여 배치됨으로써, 각 캐리 클록 신호(예를 들어, CR_CK1)에 의한 화소 회로(PC)에 대한 영향이 상응하는 반전 캐리 클록 신호(예를 들어, CR_CKB1)에 의해 보상될 수 있다.
컨트롤러(750)(예를 들어, 타이밍 컨트롤러(Timing Controller; TCON))는 외부의 호스트 프로세서(예를 들어, 어플리케이션 프로세서(Application Processor; AP), 그래픽 처리 유닛(Graphic Processing Unit; GPU) 또는 그래픽 카드 등)로부터 입력 영상 데이터(IDAT) 및 제어 신호(CTRL)를 제공받을 수 있다. 일 실시예에서, 입력 영상 데이터(IDAT)는 적색 영상 데이터, 녹색 영상 데이터 및 청색 영상 데이터를 포함하는 RGB 영상 데이터일 수 있다. 일 실시예에서, 제어 신호(CTRL)는 수직 동기 신호, 수평 동기 신호, 입력 데이터 인에이블 신호, 마스터 클록 신호 등을 포함할 수 있으나, 이에 한정되지 않는다. 컨트롤러(750)는 데이터 드라이버(720)에 출력 영상 데이터(ODAT) 및 데이터 제어 신호(DCTRL)를 제공하여 데이터 드라이버(720)의 동작을 제어하고, 스캔 드라이버(740)에 스캔 제어 신호(SCTRL)를 제공하여 스캔 드라이버(740)의 동작을 제어할 수 있다.
도 15는 본 발명의 실시예들에 따른 표시 장치들을 포함하는 타일드 표시 장치의 일 예를 나타내는 블록도이다.
도 15를 참조하면, 타일드 표시 장치(900)는 서로 전기적으로 연결된 표시 장치들(920, 940, 960, 980)을 포함할 수 있다. 일 실시예에서, 각 표시 장치(920, 940, 960, 980)는 도 11의 표시 장치(700)일 수 있다. 각 표시 장치(920, 940, 960, 980)는 표시 패널의 표시 영역 내에 형성된 스캔 드라이버를 포함할 수 있고, 따라서 작은 데드 스페이스를 가질 수 있다. 이에 따라, 각 표시 장치(920, 940, 960, 980)는 타일드 표시 장치(900)에 적합할 수 있다.
도 16은 본 발명의 실시예들에 따른 표시 장치를 포함하는 전자 기기를 나타내는 블록도이다.
도 16을 참조하면, 전자 기기(1100)는 프로세서(1110), 메모리 장치(1120), 저장 장치(1130), 입출력 장치(1140), 파워 서플라이(1150) 및 표시 장치(1160)를 포함할 수 있다. 전자 기기(1100)는 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 시스템들과 통신할 수 있는 여러 포트(port)들을 더 포함할 수 있다.
프로세서(1110)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1110)는 마이크로프로세서(microprocessor), 중앙 처리 장치(CPU) 등일 수 있다. 프로세서(1110)는 어드레스 버스(address bus), 제어 버스(control bus) 및 데이터 버스(data bus) 등을 통하여 다른 구성 요소들에 전기적으로 연결될 수 있다. 실시예에 따라서, 프로세서(1110)는 주변 구성요소 상호전기적으로 연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 전기적으로 연결될 수 있다.
메모리 장치(1120)는 전자 기기(1100)의 동작에 필요한 데이터들을 저장할 수 있다. 예를 들어, 메모리 장치(1120)는 EPROM(Erasable Programmable Read-Only Memory), EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리(Flash Memory), PRAM(Phase Change Random Access Memory), RRAM(Resistance Random Access Memory), NFGM(Nano Floating Gate Memory), PoRAM(Polymer Random Access Memory), MRAM(Magnetic Random Access Memory), FRAM(Ferroelectric Random Access Memory) 등과 같은 비휘발성 메모리 장치 및/또는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 모바일 DRAM 등과 같은 휘발성 메모리 장치를 포함할 수 있다.
저장 장치(1130)는 솔리드 스테이트 드라이브(Solid State Drive; SSD), 하드 디스크 드라이브(Hard Disk Drive; HDD), 씨디롬(CD-ROM) 등을 포함할 수 있다. 입출력 장치(1140)는 키보드, 키패드, 터치패드, 터치스크린, 마우스 등과 같은 입력 수단, 및 스피커, 프린터 등과 같은 출력 수단을 포함할 수 있다. 파워 서플라이(1150)는 전자 기기(1100)의 동작에 필요한 파워를 공급할 수 있다. 표시 장치(1160)는 상기 버스들 또는 다른 통신 링크를 통해서 다른 구성 요소들에 전기적으로 연결될 수 있다.
표시 장치(1160)에서, 각 액티브 스테이지는 도 5에 도시된 8T2C 구조, 도 7에 도시된 13T3C 구조, 도 8에 도시된 18T3C 구조 또는 이와 유사한 구조를 가질 수 있다. 이에 따라, 상기 액티브 스테이지는 종래의 스캔 드라이버의 스테이지에 비하여 보다 적은 수의 트랜지스터들을 포함할 수 있고, 본 발명의 실시예들에 따른 스캔 드라이버의 사이즈는 종래의 스캔 드라이버의 사이즈에 비하여 감소될 수 있다. 또한, 상기 액티브 스테이지가 보다 적은 수의 트랜지스터들을 포함하므로, 일 실시예에서, 상기 스캔 드라이버는 표시 패널의 표시 영역 내에 형성될 수 있다. 이에 따라, 표시 장치(1160)의 데드 스페이스는 상기 종래의 스캔 드라이버를 포함하는 표시 장치의 데드 스페이스에 비하여 감소될 수 있다.
실시예들에 따라, 전자 기기(1100)는 휴대폰(Mobile Phone), 스마트 폰(Smart Phone), 태블릿 컴퓨터(Tablet Computer), TV(Television), 디지털 TV, 3D TV, VR(Virtual Reality) 기기, 개인용 컴퓨터(Personal Computer; PC), 가정용 전자기기, 노트북 컴퓨터(Laptop Computer), 개인 정보 단말기(personal digital assistant; PDA), 휴대형 멀티미디어 플레이어(portable multimedia player; PMP), 디지털 카메라(Digital Camera), 음악 재생기(Music Player), 휴대용 게임 콘솔(portable game console), 내비게이션(Navigation) 등과 같은 표시 장치(1160)를 포함하는 임의의 전자 기기일 수 있다.
본 발명은 임의의 표시 장치 및 이를 포함하는 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 디지털 휴대폰, 스마트 폰, 태블릿 컴퓨터, TV, 3D TV, HMD, VR 기기, PC, 가정용 전자기기, 노트북 컴퓨터, PDA, PMP, 디지털 카메라, 음악 재생기, 휴대용 게임 콘솔, 내비게이션 등에 적용될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 액티브 스테이지들을 포함하는 스캔 드라이버에 있어서,
    상기 액티브 스테이지들 각각은,
    프레임 시작 신호에 응답하여 제어 노드를 리셋하는 제1 트랜지스터;
    이전 캐리 신호를 상기 제어 노드에 전송하는 제2 트랜지스터;
    상기 제어 노드의 전압에 응답하여 스캔 클록 신호를 스캔 출력 노드에 전송하는 제3 트랜지스터;
    상기 제어 노드와 상기 스캔 출력 노드의 사이에 전기적으로 연결된 제1 커패시터;
    반전 스캔 클록 신호에 응답하여 상기 스캔 출력 노드에 제1 저 전압을 전송하는 제4 트랜지스터;
    상기 제어 노드의 상기 전압에 응답하여 캐리 클록 신호를 캐리 출력 노드에 전송하는 제5 트랜지스터;
    상기 캐리 클록 신호에 응답하여 상기 제어 노드와 상기 캐리 출력 노드를 전기적으로 연결하는 제6 트랜지스터; 및
    다음 캐리 신호에 응답하여 상기 제어 노드에 제2 저 전압을 전송하는 제7 트랜지스터를 포함하는 스캔 드라이버.
  2. 제1 항에 있어서, 상기 액티브 스테이지들은 화소들을 포함하는 표시 패널의 표시 영역 내에 배치된 것을 특징으로 하는 스캔 드라이버.
  3. 제1 항에 있어서, 상기 스캔 클록 신호, 상기 반전 스캔 클록 신호 및 상기 캐리 클록 신호 각각은 50%의 듀티 비를 가지는 것을 특징으로 하는 스캔 드라이버.
  4. 제1 항에 있어서, 상기 액티브 스테이지들 각각은,
    상기 제어 노드와 상기 캐리 출력 노드의 사이에 전기적으로 연결된 제2 커패시터를 더 포함하고,
    상기 캐리 클록 신호는 상기 스캔 클록 신호에 대하여 지연 시간만큼 뒤쳐진 것을 특징으로 하는 스캔 드라이버.
  5. 제1 항에 있어서, 상기 제2 저 전압의 전압 레벨은 상기 제1 저 전압의 전압 레벨보다 낮은 것을 특징으로 하는 스캔 드라이버.
  6. 제1 항에 있어서, 상기 제1 트랜지스터는 상기 프레임 시작 신호를 수신하는 게이트, 상기 제어 노드에 전기적으로 연결된 제1 단자, 및 상기 제2 저 전압을 수신하는 제2 단자를 포함하고,
    상기 제2 트랜지스터는 상기 이전 캐리 신호를 수신하는 게이트, 상기 제2 트랜지스터의 상기 게이트에 전기적으로 연결된 제1 단자, 및 상기 제어 노드에 전기적으로 연결된 제2 단자를 포함하고,
    상기 제3 트랜지스터는 상기 제어 노드에 전기적으로 연결된 게이트, 상기 스캔 클록 신호를 수신하는 제1 단자, 및 상기 스캔 출력 노드에 전기적으로 연결된 제2 단자를 포함하고,
    상기 제4 트랜지스터는 상기 반전 스캔 클록 신호를 수신하는 게이트, 상기 스캔 출력 노드에 전기적으로 연결된 제1 단자, 및 상기 제1 저 전압을 수신하는 제2 단자를 포함하고,
    상기 제5 트랜지스터는 상기 제어 노드에 전기적으로 연결된 게이트, 상기 캐리 클록 신호를 수신하는 제1 단자, 및 상기 캐리 출력 노드에 전기적으로 연결된 제2 단자를 포함하고,
    상기 제6 트랜지스터는 상기 캐리 클록 신호를 수신하는 게이트, 상기 제어 노드에 전기적으로 연결된 제1 단자, 및 상기 캐리 출력 노드에 전기적으로 연결된 제2 단자를 포함하고,
    상기 제7 트랜지스터는 상기 다음 캐리 신호를 수신하는 게이트, 상기 제어 노드에 전기적으로 연결된 제1 단자, 및 상기 제2 저 전압을 수신하는 제2 단자를 포함하는 것을 특징으로 하는 스캔 드라이버.
  7. 제1 항에 있어서, 상기 제1, 제2, 제6 및 제7 트랜지스터들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 듀얼 트랜지스터로 구현되고,
    상기 액티브 스테이지들 각각은,
    상기 제어 노드의 상기 전압에 응답하여 상기 제1, 제2, 제6 및 제7 트랜지스터들 각각의 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 하이 전압을 전송하는 제8 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  8. 제7 항에 있어서, 상기 하이 전압의 전압 레벨은 상기 캐리 클록 신호의 하이 레벨보다 높은 것을 특징으로 하는 스캔 드라이버.
  9. 제7 항에 있어서, 상기 제2, 제6 및 제7 트랜지스터들 각각의 상기 제1 및 제2 서브-트랜지스터들 중 적어도 하나는 백 게이트를 포함하고, 상기 제1 및 제2 서브-트랜지스터들 중 상기 적어도 하나의 일 단자는 상기 백 게이트에 전기적으로 연결된 것을 특징으로 하는 스캔 드라이버.
  10. 제1 항에 있어서, 상기 액티브 스테이지들 각각은,
    상기 캐리 출력 노드에서 캐리 신호가 출력되는 동안 인가되는 제1 제어 신호에 응답하여 선택 노드의 전압을 하이 레벨로 변경하고, 블랭크 구간에서 인가되는 제2 제어 신호에 응답하여 상기 선택 노드의 상기 전압을 상기 제어 노드에 전송하는 샘플 및 홀드 회로를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  11. 제10 항에 있어서, 상기 샘플 및 홀드 회로는,
    상기 프레임 시작 신호에 응답하여 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제9 트랜지스터;
    상기 제1 제어 신호에 응답하여 상기 캐리 출력 노드와 상기 선택 노드를 전기적으로 연결하고, 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 제10 트랜지스터;
    하이 전압의 라인과 상기 선택 노드의 사이에 전기적으로 연결된 제3 커패시터;
    상기 선택 노드의 상기 전압에 응답하여 턴-온되는 제11 트랜지스터;
    상기 턴-온된 제11 트랜지스터를 통하여 상기 하이 전압을 수신하고, 상기 제2 제어 신호에 응답하여 상기 제어 노드에 상기 수신된 하이 전압을 전송하는 제12 트랜지스터; 및
    상기 선택 노드의 상기 전압에 응답하여 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 상기 하이 전압을 전송하는 제13 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  12. 제1 항에 있어서, 상기 액티브 스테이지들 각각은,
    상기 캐리 클록 신호가 하이 레벨을 가지고, 상기 제어 노드의 상기 전압이 로우 레벨을 가지는 동안, 상기 하이 레벨을 가지는 인버터 노드의 전압을 출력하는 인버터 회로; 및
    상기 인버터 노드의 상기 전압에 응답하여 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제14 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  13. 제12 항에 있어서, 상기 인버터 회로는,
    상기 캐리 클록 신호에 응답하여 내부 노드에 상기 캐리 클록 신호를 전송하는 제15 트랜지스터;
    상기 내부 노드의 전압에 응답하여 상기 캐리 클록 신호를 상기 인버터 노드에 전송하는 제16 트랜지스터;
    상기 제어 노드의 상기 전압에 응답하여 상기 내부 노드에 상기 제1 저 전압을 전송하는 제17 트랜지스터; 및
    상기 제어 노드의 상기 전압에 응답하여 상기 인버터 노드에 상기 제1 저 전압을 전송하는 제18 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  14. 제1 항에 있어서, 상기 스캔 드라이버는 상기 액티브 스테이지들의 이후에 배치된 적어도 하나의 후속 더미 스테이지를 더 포함하고, 상기 후속 더미 스테이지는,
    상기 프레임 시작 신호에 응답하여 상기 후속 더미 스테이지의 제어 노드를 리셋하는 제19 트랜지스터;
    제1 이전 캐리 신호를 상기 후속 더미 스테이지의 상기 제어 노드에 전송하는 제20 트랜지스터;
    상기 후속 더미 스테이지의 상기 제어 노드의 전압에 응답하여 상기 스캔 클록 신호를 더미 스캔 출력 노드에 전송하는 제21 트랜지스터;
    상기 후속 더미 스테이지의 상기 제어 노드와 상기 더미 스캔 출력 노드의 사이에 전기적으로 연결된 제4 커패시터;
    상기 반전 스캔 클록 신호에 응답하여 상기 더미 스캔 출력 노드에 상기 제1 저 전압을 전송하는 제22 트랜지스터;
    상기 더미 스캔 출력 노드와 상기 제1 저 전압의 라인의 사이에 전기적으로 연결된 제5 커패시터;
    상기 후속 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 캐리 클록 신호를 상기 후속 더미 스테이지의 캐리 출력 노드에 전송하는 제23 트랜지스터;
    상기 후속 더미 스테이지의 상기 제어 노드와 상기 후속 더미 스테이지의 상기 캐리 출력 노드의 사이에 전기적으로 연결된 제6 커패시터;
    상기 캐리 클록 신호에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드와 상기 후속 더미 스테이지의 상기 캐리 출력 노드를 전기적으로 연결하는 제24 트랜지스터;
    제2 제어 신호에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제25 트랜지스터;
    상기 프레임 시작 신호에 응답하여 상기 후속 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제26 트랜지스터;
    상기 제2 제어 신호에 응답하여 상기 후속 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제27 트랜지스터;
    제2 이전 캐리 신호에 응답하여 상기 후속 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제28 트랜지스터;
    상기 후속 더미 스테이지의 상기 캐리 출력 노드의 전압에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제29 트랜지스터; 및
    제3 이전 캐리 신호에 응답하여 상기 후속 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제30 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  15. 제14 항에 있어서, 상기 제19, 제20, 제24, 제25, 제29 및 제30 트랜지스터들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 듀얼 트랜지스터로 구현되고,
    상기 후속 더미 스테이지는,
    상기 후속 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 제19, 제20, 제24, 제25, 제29 및 제30 트랜지스터들 각각의 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 하이 전압을 전송하는 제31 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  16. 제1 항에 있어서, 상기 스캔 드라이버는 상기 액티브 스테이지들의 이전에 배치된 적어도 하나의 이전 더미 스테이지를 더 포함하고, 상기 이전 더미 스테이지는,
    상기 프레임 시작 신호를 상기 이전 더미 스테이지의 제어 노드에 전송하는 제32 트랜지스터;
    상기 이전 더미 스테이지의 상기 제어 노드의 전압에 응답하여 상기 스캔 클록 신호를 더미 스캔 출력 노드에 전송하는 제33 트랜지스터;
    상기 이전 더미 스테이지의 상기 제어 노드와 상기 더미 스캔 출력 노드의 사이에 전기적으로 연결된 제7 커패시터;
    상기 반전 스캔 클록 신호에 응답하여 상기 더미 스캔 출력 노드에 상기 제1 저 전압을 전송하는 제34 트랜지스터;
    상기 더미 스캔 출력 노드와 상기 제1 저 전압의 라인의 사이에 전기적으로 연결된 제8 커패시터;
    상기 이전 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 캐리 클록 신호를 상기 이전 더미 스테이지의 캐리 출력 노드에 전송하는 제35 트랜지스터;
    상기 이전 더미 스테이지의 상기 제어 노드와 상기 이전 더미 스테이지의 상기 캐리 출력 노드의 사이에 전기적으로 연결된 제9 커패시터;
    상기 캐리 클록 신호에 응답하여 상기 이전 더미 스테이지의 상기 제어 노드와 상기 이전 더미 스테이지의 상기 캐리 출력 노드를 전기적으로 연결하는 제36 트랜지스터;
    제1 다음 캐리 신호에 응답하여 상기 이전 더미 스테이지의 상기 제어 노드에 상기 제2 저 전압을 전송하는 제37 트랜지스터; 및
    상기 프레임 시작 신호에 응답하여 상기 이전 더미 스테이지의 상기 캐리 출력 노드에 상기 제2 저 전압을 전송하는 제38 트랜지스터를 포함하는 것을 특징으로 하는 스캔 드라이버.
  17. 제16 항에 있어서, 상기 제32, 제36 및 제37 트랜지스터들 각각은 직렬 전기적으로 연결된 제1 서브-트랜지스터 및 제2 서브-트랜지스터를 포함하는 듀얼 트랜지스터로 구현되고,
    상기 이전 더미 스테이지는,
    상기 이전 더미 스테이지의 상기 제어 노드의 상기 전압에 응답하여 상기 제32, 제36 및 제37 트랜지스터들 각각의 상기 제1 서브-트랜지스터와 상기 제2 서브-트랜지스터의 사이의 노드에 하이 전압을 전송하는 제39 트랜지스터를 더 포함하는 것을 특징으로 하는 스캔 드라이버.
  18. 표시 영역을 가지고, 상기 표시 영역에 형성된 화소들을 포함하는 표시 패널;
    상기 화소들에 스캔 신호들을 제공하는 액티브 스테이지들을 포함하는 스캔 드라이버; 및
    상기 스캔 드라이버에 스캔 클록 신호들, 반전 스캔 클록 신호들 및 캐리 클록 신호들을 제공하는 컨트롤러를 포함하고,
    상기 액티브 스테이지들은 상기 표시 영역 내에 형성되고,
    상기 액티브 스테이지들 각각은,
    프레임 시작 신호에 응답하여 제어 노드를 리셋하는 제1 트랜지스터;
    이전 캐리 신호를 상기 제어 노드에 전송하는 제2 트랜지스터;
    상기 제어 노드의 전압에 응답하여 스캔 클록 신호들 중 상응하는 스캔 클록 신호를 스캔 출력 노드에 전송하는 제3 트랜지스터;
    상기 제어 노드와 상기 스캔 출력 노드의 사이에 전기적으로 연결된 제1 커패시터;
    상기 반전 스캔 클록 신호들 중 상응하는 반전 스캔 클록 신호에 응답하여 상기 스캔 출력 노드에 제1 저 전압을 전송하는 제4 트랜지스터;
    상기 제어 노드의 상기 전압에 응답하여 상기 캐리 클록 신호들 중 상응하는 캐리 클록 신호를 캐리 출력 노드에 전송하는 제5 트랜지스터;
    상기 상응하는 캐리 클록 신호에 응답하여 상기 제어 노드와 상기 캐리 출력 노드를 전기적으로 연결하는 제6 트랜지스터; 및
    다음 캐리 신호에 응답하여 상기 제어 노드에 제2 저 전압을 전송하는 제7 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제18 항에 있어서, 상기 화소들은 제1 스캔 라인에 전기적으로 연결된 제1 화소 회로들, 제2 스캔 라인에 전기적으로 연결된 제2 화소 회로들, 제3 스캔 라인에 전기적으로 연결된 제3 화소 회로들, 및 제4 스캔 라인에 전기적으로 연결된 제4 화소 회로들을 포함하고,
    상기 제1 화소 회로들은 제1 화소 행, 및 화소 열들 중 홀수 번째 화소 열들에 배치되고,
    상기 제2 화소 회로들은 상기 제1 화소 행, 및 상기 화소 열들 중 짝수 번째 화소 열들에 배치되고,
    상기 제3 화소 회로들은 제2 화소 행, 및 상기 화소 열들 중 상기 홀수 번째 화소 열들에 배치되고,
    상기 제4 화소 회로들은 상기 제2 화소 행, 및 상기 화소 열들 중 상기 짝수 번째 화소 열들에 배치되고,
    상기 액티브 스테이지들 중 상기 제1 스캔 라인에 전기적으로 연결된 제1 액티브 스테이지는 상기 제1 화소 행, 및 상기 화소 열들 중 제1 내지 제K 화소 열들(K는 2 이상의 정수)에 배치되고,
    상기 액티브 스테이지들 중 상기 제2 스캔 라인에 전기적으로 연결된 제2 액티브 스테이지는 상기 제1 화소 행, 및 상기 화소 열들 중 제K+1 내지 제2K 화소 열들에 배치되고,
    상기 액티브 스테이지들 중 상기 제3 스캔 라인에 전기적으로 연결된 제3 액티브 스테이지는 상기 제2 화소 행, 및 상기 화소 열들 중 제2K+1 내지 제3K 화소 열들에 배치되고,
    상기 액티브 스테이지들 중 상기 제4 스캔 라인에 전기적으로 연결된 제4 액티브 스테이지는 상기 제2 화소 행, 및 상기 화소 열들 중 제3K+1 내지 제4K 화소 열들에 배치되는 것을 특징으로 하는 표시 장치.
  20. 제18 항에 있어서, 상기 스캔 클록 신호들은 제1, 제2, 제3 및 제4 스캔 클록 신호들을 포함하고,
    상기 반전 스캔 클록 신호들은 제1, 제2, 제3 및 제4 반전 스캔 클록 신호들을 포함하고,
    상기 캐리 클록 신호들은 제1, 제2, 제3 및 제4 캐리 클록 신호들을 포함하고,
    상기 액티브 스테이지들 중 제4L+1 액티브 스테이지들(L은 0 이상의 정수)은 상기 제1 스캔 클록 신호, 상기 제1 반전 스캔 클록 신호 및 상기 제1 캐리 클록 신호를 수신하고, 화소 열들 중 제1 내지 제K 화소 열들(K는 2 이상의 정수)에 배치되고,
    상기 액티브 스테이지들 중 제4L+2 액티브 스테이지들은 상기 제2 스캔 클록 신호, 상기 제2 반전 스캔 클록 신호 및 상기 제2 캐리 클록 신호를 수신하고, 상기 화소 열들 중 제K+1 내지 제2K 화소 열들에 배치되고,
    상기 액티브 스테이지들 중 제4L+3 액티브 스테이지들은 상기 제3 스캔 클록 신호, 상기 제3 반전 스캔 클록 신호 및 상기 제3 캐리 클록 신호를 수신하고, 상기 화소 열들 중 제2K+1 내지 제3K 화소 열들에 배치되고,
    상기 액티브 스테이지들 중 제4L+4 액티브 스테이지들은 상기 제4 스캔 클록 신호, 상기 제4 반전 스캔 클록 신호 및 상기 제4 캐리 클록 신호를 수신하고, 상기 화소 열들 중 제3K+1 내지 제4K 화소 열들에 배치되는 것을 특징으로 하는 표시 장치.
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