WO2022209231A1 - 受光素子及び電子機器 - Google Patents

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Definitions

  • the present disclosure relates to a light-receiving element and an electronic device provided with the light-receiving element.
  • CIS CMOS Image Sensor
  • CMOS Image Sensor which is an imaging device, tends to increase the number of pixels per unit area (pixel density) by increasing the density and miniaturization technology of semiconductor devices in order to acquire high-resolution images. be.
  • CMOS Image Sensor which is an imaging device
  • a technique is used in which even if the size of each pixel is reduced, the saturation capacitance of a photodiode is increased by completely separating pixels with a trench.
  • the CIS has a pixel array in which photodiodes forming each pixel are arranged in an array.
  • a pixel array is configured by vertically and horizontally arranging rectangular pixels in plan view.
  • Patent Document 1 a pixel array in which hexagonal pixels are arranged has also been proposed.
  • Patent Document 1 discloses hexagonal pixels, no consideration is given to forming a sufficient photodiode area.
  • the present disclosure has been made in view of such circumstances, and aims to provide a light-receiving element and an electronic device capable of suppressing reduction in the photodiode area of a pixel.
  • One aspect of the present disclosure includes a pixel array section in which a plurality of pixels capable of generating an electric signal in response to incident light from the outside are arranged in an array, and each of the plurality of pixels receives the incident light.
  • a first-conductivity-type photoelectric conversion region that performs photoelectric conversion
  • an inter-pixel separation section that defines an outer edge shape of the pixel and insulates and separates adjacent pixels; and the photoelectric conversion region and the inter-pixel separation section.
  • the light receiving elements are arranged in an array so as to form a honeycomb structure.
  • Another aspect of the present disclosure includes a pixel array section in which a plurality of pixels capable of generating an electric signal in response to incident light from the outside are arranged in an array, and each of the plurality of pixels is configured to receive the incident light.
  • a first-conductivity-type photoelectric conversion region that photoelectrically converts the pixel
  • an inter-pixel separation section that defines an outer edge shape of the pixel and insulates and separates the adjacent pixels
  • FIG. 1 is a schematic configuration diagram showing the entire solid-state imaging device according to a first embodiment of the present technology
  • FIG. 4 is a diagram showing an equivalent circuit of a pixel according to the first embodiment
  • FIG. FIG. 2 is a cross-sectional view of a pixel taken along a dashed-dotted line A-A' passing through the pixel in FIG. 1 in the vertical direction
  • FIG. 7 is a plan view showing an example of a pixel array section in a comparative example of the first embodiment
  • 4 is a plan view showing an example of pixel arrangement in a pixel array section according to the first embodiment
  • FIG. It is a figure which shows an example at the time of comparing the 1st Embodiment and a comparative example.
  • FIG. 4 is a diagram showing a process flow (part 1) for forming a pixel according to the first embodiment
  • FIG. 10 is a diagram showing a process flow (part 2) for forming pixels according to the first embodiment
  • FIG. 3 is a diagram showing a process flow (part 3) for forming pixels according to the first embodiment
  • FIG. 4 is a diagram showing a process flow (part 4) for forming pixels according to the first embodiment
  • FIG. 10 is a plan view showing an example of arranging an on-chip lens for each pixel in a comparative example of a modified example of the first embodiment
  • FIG. 11 is a plan view showing an example of arranging an on-chip lens for each pixel in a modification of the first embodiment
  • FIG. 10 is a plan view showing an example of pixels arranged in a pixel array section in a solid-state imaging device according to a second embodiment of the present technology
  • 2 is a cross-sectional view of a pixel taken along the dashed-dotted line A-A' in FIG. 1 in the vertical direction in the second embodiment
  • FIG. FIG. 11 is a plan view showing an example of pixels arranged in a pixel array section in a modification of the second embodiment
  • FIG. 11 is a plan view showing an example of pixels arranged in a pixel array section in a solid-state imaging device according to a third embodiment of the present technology
  • 2 is a cross-sectional view of a pixel taken along the dashed-dotted line A-A' in FIG.
  • FIG. 11 is a plan view showing an example of pixels arranged in a pixel array section in a first modification of the third embodiment
  • FIG. 11 is a plan view showing an example of pixels arranged in a pixel array section in a second modification of the third embodiment
  • FIG. 11 is a plan view showing an example of pixels arranged in a pixel array section in a third modification of the third embodiment
  • 1 is a block diagram showing a configuration example of an embodiment of an imaging device as an electronic device to which the present technology is applied;
  • first conductivity type is one of p-type or n-type
  • second conductivity type means one of p-type or n-type, which is different from “first conductivity type”.
  • first conductivity type is one of p-type or n-type
  • second conductivity type means one of p-type or n-type, which is different from “first conductivity type”.
  • +" and “-” attached to "n” and “p” refer to semiconductor regions having relatively high or low impurity densities, respectively, compared to semiconductor regions not marked with “+” and “-”. It means to be an area. However, even if the same "n” is attached to the semiconductor region, it does not mean that the impurity density of each semiconductor region is exactly the same.
  • each pixel is configured to have a regular hexagonal outer edge shape in plan view (or in a plane parallel to the aperture surface (principal surface) of the pixel).
  • the outer edge shape of the pixel is a regular hexagon will be described.
  • the term “outer edge shape” refers to the geometric shape of the outer edge of an object in plan view, and the term “plan view” is omitted when the meaning is clear in the context. may be
  • FIG. 1 is a schematic configuration diagram showing the entire solid-state imaging device 1 according to the first embodiment of the present technology.
  • the solid-state imaging device 1 in FIG. 1 is a back-illuminated CMOS (Complementary Metal Oxide Semiconductor) image sensor.
  • CMOS Complementary Metal Oxide Semiconductor
  • the solid-state imaging device 1 takes in image light from a subject through an optical lens, converts the amount of incident light formed on an imaging surface into an electric signal on a pixel-by-pixel basis, and outputs the electric signal as a pixel signal.
  • the solid-state imaging device 1 of the first embodiment includes a substrate 2, a pixel array section 3, a vertical drive circuit 4, a column signal processing circuit 5, a horizontal drive circuit 6, and an output circuit. 7 and a control circuit 8 .
  • the pixel array section 3 has a plurality of pixels 9 regularly arranged in a two-dimensional array on the substrate 2 .
  • Each pixel 9 in the pixel array section 3 has a regular hexagonal shape in plan view, and is arranged in an array to form a honeycomb structure.
  • the vertical drive circuit 4 is composed of, for example, a shift register, selects a desired pixel drive wiring 10, supplies a pulse for driving the pixels 9 to the selected pixel drive wiring 10, and drives each pixel 9 in units of rows. drive. That is, the vertical driving circuit 4 sequentially selectively scans the pixels 9 of the pixel array section 3 in the vertical direction row by row, and generates pixel signals based on signal charges generated by the photoelectric conversion sections of the pixels 9 according to the amount of received light. , to the column signal processing circuit 5 through the vertical signal line 11 .
  • the column signal processing circuit 5 is arranged, for example, for each column of the pixels 9, and performs signal processing such as noise removal on the signals output from the pixels 9 of one row for each pixel column.
  • the column signal processing circuit 5 performs signal processing such as CDS (Correlated Double Sampling) and AD (Analog Digital) conversion for removing pixel-specific fixed pattern noise.
  • the horizontal driving circuit 6 is composed of, for example, a shift register, sequentially outputs horizontal scanning pulses to the column signal processing circuits 5, selects each of the column signal processing circuits 5 in order, and from each of the column signal processing circuits 5, The pixel signal subjected to the signal processing is output to the horizontal signal line 12 .
  • the output circuit 7 performs signal processing on pixel signals sequentially supplied from each of the column signal processing circuits 5 through the horizontal signal line 12 and outputs the processed pixel signals.
  • signal processing for example, buffering, black level adjustment, column variation correction, and various digital signal processing can be used.
  • the control circuit 8 generates a clock signal and a control signal that serve as references for the operation of the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, etc. based on the vertical synchronization signal, the horizontal synchronization signal, and the master clock signal. Generate. The control circuit 8 then outputs the generated clock signal and control signal to the vertical drive circuit 4, the column signal processing circuit 5, the horizontal drive circuit 6, and the like.
  • FIG. 2 shows an equivalent circuit of the pixel 9.
  • the pixel 9 includes a photodiode (PD) 91a, a transfer transistor (TG) 91b, a floating diffusion (FD) portion 91c, a conversion efficiency adjustment transistor (FDG) 91d, an amplification transistor (AMP) 91e, a selection transistor ( SEL) 91f and a reset transistor (RST) 91g.
  • the transfer transistor 91b, the conversion efficiency adjustment transistor 91d, the amplification transistor 91e, the selection transistor 91f, and the reset transistor 91g are composed of MOS transistors, for example.
  • the photodiode 91a constitutes a photoelectric conversion section that photoelectrically converts incident light.
  • the anode of the photodiode 91a is grounded.
  • the source of the transfer transistor 91b is connected to the cathode of the photodiode 91a.
  • the drain of the transfer transistor 91b is connected to the FD section 91c.
  • the transfer transistor 91b transfers the signal charge from the photodiode 91a to the FD portion 91c based on the transfer signal applied to the gate.
  • the FD portion 91c accumulates signal charges transferred from the photodiode 91a via the transfer transistor 91b.
  • the potential of the FD portion 91c is modulated according to the signal charge amount accumulated in the FD portion 91c.
  • the source of the conversion efficiency adjustment transistor 91d is connected to the FD section 91c.
  • the drain of the conversion efficiency adjustment transistor 91d is connected to the source of the reset transistor 91g.
  • the conversion efficiency adjustment transistor 91d adjusts the conversion efficiency of the signal charges according to the conversion efficiency adjustment signal applied to the gate.
  • the gate of the amplification transistor 91e is connected to the FD section 91c.
  • the source of the selection transistor 91f is connected to the drain of the amplification transistor 91e.
  • a power supply potential (VDD) is applied to the source of the amplification transistor 91e.
  • the amplification transistor 91e amplifies the potential of the FD section 91c.
  • a power supply potential (VDD) is applied to the drain of the reset transistor 91g.
  • the reset transistor 91g initializes (resets) signal charges accumulated in the FD section 91c based on a reset signal applied to the gate.
  • a drain of the selection transistor 91f is connected to the vertical signal line 11 .
  • the selection transistor 91f selects the pixel 9 based on the selection signal applied to the gate. When the pixel 9 is selected, a pixel signal corresponding to the potential amplified by the amplification transistor 91 e is output through the vertical signal line 11 .
  • FIG. 3 shows a cross-sectional view of the pixel 9 taken along the dashed-dotted line AA' passing through the pixel 9 in FIG. 1 in the vertical direction.
  • the surface on the light incident surface side (lower side in FIG. 3) of each member of the solid-state imaging device 1 will be referred to as the “back surface”, and the side opposite to the light incident surface side of each member of the solid-state imaging device 1 (on the side in FIG. 3). upper side) is called the "surface”.
  • a photodiode 91 a is formed on the substrate 2 of the solid-state imaging device 1 .
  • the substrate 2 for example, a semiconductor substrate made of silicon (Si) can be used.
  • the photodiode 91 a has an n-type semiconductor region 91 a 1 and a p-type semiconductor region 91 a 2 formed on the surface side of the substrate 2 .
  • signal charges corresponding to the amount of incident light are generated, and the generated signal charges are accumulated in the n-type semiconductor region 91a1.
  • each pixel 9 is electrically isolated by the inter-pixel isolation section 31 .
  • the inter-pixel separation part 31 is formed in the depth direction from the back surface side of the substrate 2, as shown in FIG.
  • the inter-pixel separation portion 31 is formed in a lattice shape so as to surround each pixel 9, as will be described later.
  • an insulating film is embedded in the inter-pixel separation section 31 to improve the light shielding performance.
  • a pinning region 19 to be a p-type semiconductor region implanted with boron is formed between the side wall of the inter-pixel isolation portion 31 and the n-type semiconductor region 91a1. Electrons that cause dark current are absorbed by holes that are majority carriers in the pinning region 19, thereby suppressing the dark current.
  • the on-chip lens 18 converges the irradiation light and makes the condensed light efficiently enter the photodiode 91 a in the substrate 2 via the color filter 17 .
  • the on-chip lens 18 can be constructed of an insulating material that does not have light absorption properties. Silicon oxide, silicon nitride, silicon oxynitride, organic SOG, polyimide-based resin, fluorine-based resin, and the like are examples of insulating materials that do not have light absorption properties.
  • the color filter 17 transmits the wavelength of light to be received by each pixel 9 and causes the transmitted light to enter the photodiode 91 a in the substrate 2 .
  • the wiring layer 40 is formed on the surface side of the substrate 2, and includes a transfer transistor 91b as a pixel transistor, a floating diffusion portion 91c, a conversion efficiency adjustment transistor 91d, an amplification transistor 91e, a selection transistor 91f, a reset transistor 91g, and wiring. consists of In the example of FIG. 3, the transfer transistor 91b, the floating diffusion portion 91c, and the amplification transistor 91e are illustrated as representatives.
  • the solid-state imaging device 1 having the above configuration, light is irradiated from the back side of the substrate 2, the irradiated light is transmitted through the on-chip lens 18 and the color filter 17, and the transmitted light is photoelectrically converted by the photodiode 91a. Thus, signal charges are generated. Then, the generated signal charge is output as a pixel signal through the pixel transistor formed in the wiring layer 40 to the vertical signal line 11 shown in FIG.
  • FIG. 4 is a plan view showing an example of the pixel array section B3 in the comparative example.
  • a plurality of pixels B9 are arranged at equal pitches in the row and column directions.
  • the plurality of pixels B9 are electrically isolated by an inter-pixel isolation portion B31.
  • the inter-pixel separation portion B31 is formed in a lattice shape so as to surround each pixel B9.
  • an n-type semiconductor region B91a1 of a photodiode B91a is formed at the center position.
  • a pinning region B19 to be a p-type semiconductor region is formed between the pixel separation portion B31 and the n-type semiconductor region B91a1.
  • the corner portion B312 where the side B311 of the inter-pixel separation portion B31 intersects is a right angle. , the penetration of boron and the application of the electric field become rounded. Therefore, the n-type semiconductor region B91a1 of the photodiode B91a becomes smaller.
  • the outer edge shape of the pixel 9 is a regular hexagon so that the corner portion 312 where the side 311 of the inter-pixel separation portion 31 intersects has an obtuse angle (90 degrees or more). It has a rectangular shape.
  • the inter-pixel separation part 31 is formed in a lattice shape so as to surround each regular hexagonal pixel 9 .
  • FIG. 6 is a diagram showing an example of comparison between the first embodiment and a comparative example.
  • FIG. 6A shows a state in which a plurality of pixels B9 are arranged in the comparative example and a state in which a plurality of pixels 9 are arranged in the first embodiment.
  • one pixel B9 has a square outer edge shape, and is composed of four sides B311 and four corners B312 where the four sides B311 intersect.
  • one pixel 9 has a regular hexagonal outer edge and consists of six sides 311 and six corners 312 where the six sides 311 intersect.
  • FIG. 6C shows a cross section between sides B311-1 and B311-2 of pixel B9 in the comparative example, and a cross section between sides 311-1 and 311-2 of pixel 9 in the first embodiment. shows a cross-section between In FIG. 6C, the n-type semiconductor region B91a1 of the comparative example and the n-type semiconductor region 91a1 of the first embodiment are substantially equal.
  • FIG. 6D shows a cross section between the corner portions B312-1 and B312-2 of the pixel B9 in the comparative example, and the corner portions 312-1 and 312 of the pixel 9 in the first embodiment. -2.
  • the n-type semiconductor region B91a1 of the comparative example and the n-type semiconductor region 91a1 of the first embodiment are wider than the n-type semiconductor region B91a1 of the comparative example. Therefore, by forming the outer edge shape of the pixel 9 into a regular hexagonal shape, it is possible to reduce the overlap of the p-type semiconductor regions at the corner portions 312 and reduce the decrease in the n-type semiconductor regions 91a1.
  • FIG. 7A the inter-pixel isolation part 31 is formed along the outer edge shape of the pixel 9 .
  • FIG. 7B grooves are formed in the depth direction from the rear surface side of the substrate 2 between the adjacent pixels 9, and an insulating film is embedded in the grooves to form the inter-pixel isolation part 31.
  • a pinning region 19 is formed by implanting boron into the side wall of the inter-pixel isolation portion 31 .
  • the pinning region 19 is formed in the depth direction from the back side of the substrate 2, as shown in FIG. 8(b).
  • gate electrodes 21a and 21b are formed in each pixel 9.
  • the gate electrodes 21a and 21b are formed on the surface of the substrate 2, as shown in FIG. 9(b).
  • a contact 22 made of wiring is formed in each pixel 9.
  • the conversion efficiency adjustment transistor 91d, amplification transistor 91e, selection transistor 91f, and reset transistor 91g are shared by four pixels 9 arranged in two rows and two columns.
  • Contacts 22 are also formed on the upper surfaces of the gate electrodes 21a and 21b.
  • the contacts 22 are formed on the surface of the substrate 2, as shown in FIG. 10(b). These gate electrodes 21a and 21b and contact 22 form a transfer transistor 91b, an amplification transistor 91e, and a reset transistor 91g. A contact 22 between the transfer transistor 91b and the amplification transistor 91e forms an FD portion 91c. Further, the FD portion 91c is formed by the contact 22 between the transfer transistor 91b and the reset transistor 91g.
  • the pixel array section 3 can have a honeycomb structure, thereby increasing the density of the pixels 9 per unit area. is increased, and efficient light collection becomes possible. Further, by forming the outer edge of the pixel 9 into a regular hexagonal shape, the angle of the corner portion 312 formed by the adjacent sides 311 becomes an obtuse angle, thereby suppressing the reduction of the n-type semiconductor region 91a1 of the photodiode 91a. Since the reduction of the n-type semiconductor region 91a1 can be suppressed, an improvement in the amount of signal charge (Qs) can be expected particularly in the fine pixels 9.
  • Qs signal charge
  • a modification of the first embodiment describes the arrangement of the on-chip lens 18 .
  • FIG. 11 is a plan view showing an example of arranging an on-chip lens B18 for each pixel B9 in a comparative example. 11, the same parts as in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted. As shown in FIG. 11, a plurality of pixels B9 are arranged at equal pitches in the row and column directions. When the on-chip lens B18 is arranged for each pixel 9, an optically ineffective invalid area BA is formed between adjacent on-chip lenses B18.
  • the outer edge shape of the pixels 9 is a regular hexagon, and the pixels 9 are arranged to form a honeycomb structure, thereby forming an ineffective area of the on-chip lens 18 as shown in FIG. BA can be reduced.
  • a pixel 9A has a dual pixel structure in which an n-type semiconductor region 91a1 and a p-type semiconductor region 91a2 of a photodiode 91a are separated into two by an intra-pixel separating portion.
  • FIG. 13 is a plan view showing an example of pixels 9A arranged in the pixel array section 3A in the solid-state imaging device 1A according to the second embodiment. 13, the same parts as in FIG. 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a trench (FFTI) 51 is formed as an intra-pixel isolation section in the pixel 9A.
  • the trench 51 contains a metal film or an oxide film.
  • the trench 51 is positioned at the center of the pixel 9A and formed from the center of the pixel 9A toward the side 311 of the inter-pixel isolation portion 31. As shown in FIG.
  • FIG. 14 shows a cross-sectional view of the pixel 9A cut along the dashed-dotted line AA' in FIG. 1 in the vertical direction.
  • the trench 51 is formed from the front surface to the rear surface of the substrate 2 of the pixel 9A.
  • FIG. 15 is a plan view showing an example of pixels 9A arranged in the pixel array section 3A in the modification of the second embodiment. 15, the same parts as in FIG. 13 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a trench (FFTI) 52 is formed in the pixel 9A.
  • the trench 52 contains a metal film or an oxide film.
  • the trench 52 is positioned at the center of the pixel 9A and formed from the center of the pixel 9A toward the corner portion 312 of the inter-pixel isolation portion 31. As shown in FIG.
  • a pixel 9B has a dual pixel structure in which an n-type semiconductor region 91a1 and a p-type semiconductor region 91a2 of a photodiode 91a are separated into two by an intra-pixel separating portion.
  • FIG. 16 is a plan view showing an example of pixels 9B arranged in the pixel array section 3B in the solid-state imaging device 1B according to the third embodiment. 16, the same parts as in FIG. 13 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a trench (RDTI) 53 is formed as an intra-pixel isolation section in the pixel 9B.
  • the trench 53 contains a metal film or an oxide film.
  • the trench 53 is positioned at the center of the pixel 9B and formed from the center of the pixel 9B toward the side 311 of the inter-pixel isolation portion 31 .
  • FIG. 17 shows a cross-sectional view of the pixel 9B cut along the dashed-dotted line AA' in FIG. 1 in the vertical direction.
  • the trench 53 is formed from the back surface to the front surface of the substrate 2 of the pixel 9B.
  • the same effects as those of the first embodiment can be obtained, and the n-type semiconductor region 91a1 of the photodiode 91a can be reduced even if the same-color isolation is performed by the trench 53. can be suppressed.
  • FIG. 18 is a plan view showing an example of pixels 9B arranged in the pixel array section 3B in the first modification of the third embodiment. 18, the same parts as in FIG. 16 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • a trench (RDTI) 54 is formed in the pixel 9B.
  • the trench 54 contains a metal film or an oxide film.
  • the trench 54 is positioned at the center of the pixel 9B and formed from the center of the pixel 9B toward the corner portion 312 of the inter-pixel isolation portion 31 .
  • FIG. 19 is a plan view showing an example of pixels 9B arranged in the pixel array section 3B in the second modification of the third embodiment. 19, the same parts as in FIG. 16 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • Trench (RDTI) 551 and 552 are formed in the pixel 9B.
  • the trenches 551 and 552 contain metal films or oxide films.
  • the trench 551 is positioned on the side 311-1 of the inter-pixel isolation portion 31 of the pixel 9B and formed from the side 311-1 toward the center of the pixel 9B.
  • the trench 552 is located on the side 311-2 of the inter-pixel isolation portion 31 of the pixel 9B and formed from the side 311-2 toward the center of the pixel 9B.
  • FIG. 20 is a plan view showing an example of pixels 9B arranged in the pixel array section 3B in the third modification of the third embodiment. 20, the same parts as in FIG. 16 are denoted by the same reference numerals, and detailed description thereof will be omitted.
  • Trench (RDTI) 561 and 562 are formed in the pixel 9B.
  • the trenches 561 and 562 contain metal films or oxide films.
  • the trench 561 is positioned at the corner portion 312-1 of the inter-pixel isolation portion 31 of the pixel 9B and formed from the corner portion 312-1 toward the center of the pixel 9B.
  • the trench 562 is positioned at the corner portion 312-2 of the inter-pixel isolation portion 31 of the pixel 9B and formed from the corner portion 312-2 toward the center of the pixel 9B.
  • the present technology can be achieved by the first to third embodiments, the modified example of the first embodiment, the modified example of the second embodiment, and the first to third modified examples of the third embodiment.
  • the discussion and drawings forming part of this disclosure should not be understood as limiting the technology.
  • the gist of the technical contents disclosed by the first to third embodiments, the modified example of the first embodiment, the modified example of the second embodiment, and the first to third modified examples of the third embodiment it will be apparent to those skilled in the art that various alternative embodiments, implementations and operating techniques may be included in the present technology.
  • the configurations disclosed in the first to third embodiments, the modified example of the first embodiment, the modified example of the second embodiment, and the first to third modified examples of the third embodiment are They can be appropriately combined within a range that does not cause contradiction.
  • configurations disclosed by a plurality of different embodiments may be combined, or configurations disclosed by a plurality of different modifications of the same embodiment may be combined.
  • FIG. 21 is a block diagram showing a configuration example of an embodiment of an imaging device as an electronic device to which the present technology is applied.
  • An imaging device 1000 in FIG. 21 is a video camera, a digital still camera, or the like.
  • the imaging apparatus 1000 comprises a lens group 1001 , a solid-state imaging device 1002 , a DSP circuit 1003 , a frame memory 1004 , a display section 1005 , a recording section 1006 , an operation section 1007 and a power supply section 1008 .
  • DSP circuit 1003 , frame memory 1004 , display unit 1005 , recording unit 1006 , operation unit 1007 and power supply unit 1008 are interconnected via bus line 1009 .
  • a lens group 1001 captures incident light (image light) from a subject and forms an image on the imaging surface of the solid-state imaging device 1002 .
  • the solid-state image pickup device 1002 consists of the first to fourteenth embodiments of the solid-state image pickup device described above.
  • the solid-state imaging device 1002 converts the amount of incident light, which is imaged on the imaging surface by the lens group 1001, into an electric signal for each pixel and supplies the electric signal to the DSP circuit 1003 as a pixel signal.
  • the DSP circuit 1003 performs predetermined image processing on the pixel signals supplied from the solid-state imaging device 1002, and supplies the image signals after the image processing to the frame memory 1004 in units of frames for temporary storage.
  • the display unit 1005 is composed of a panel-type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays an image based on the frame-by-frame pixel signals temporarily stored in the frame memory 1004 .
  • a recording unit 1006 is composed of a DVD (Digital Versatile Disk), a flash memory, or the like, and reads and records pixel signals in frame units temporarily stored in the frame memory 1004 .
  • An operation unit 1007 issues operation commands for various functions of the imaging apparatus 1000 under user's operation.
  • the power supply unit 1008 appropriately supplies power to the DSP circuit 1003 , the frame memory 1004 , the display unit 1005 , the recording unit 1006 and the operation unit 1007 .
  • the electronic device to which the present technology is applied may be any device that uses a photodetector in its image capture unit (photoelectric conversion unit). There are copiers and the like that use devices.
  • a pixel array section in which a plurality of pixels capable of generating an electric signal in response to light incident from the outside are arranged in an array, each of the plurality of pixels, a first conductivity type photoelectric conversion region that photoelectrically converts the incident light; an inter-pixel separation section that defines an outer edge shape of the pixel and insulates and separates the adjacent pixels; a pinning region of a second conductivity type opposite to the first conductivity type formed between the photoelectric conversion region and a sidewall of the inter-pixel isolation portion;
  • the plurality of pixels are arranged in an array so as to form a honeycomb structure in which the corners where the plurality of sides intersect are obtuse angles in a plan view, Light receiving element.
  • the outer edge shape of the pixel is a regular hexagon, The light receiving element according to (1) above.
  • the intra-pixel isolation section is a first trench containing a metal film or an oxide film formed from a surface opposite to the incident side of the pixel toward the incident side.
  • the first trench is positioned at the center of the pixel and is formed from the center of the pixel toward at least one corner of the inter-pixel isolation section.
  • the intra-pixel isolation section is a second trench containing a metal film or an oxide film formed from a surface of the pixel on the incident side to a surface opposite to the incident side. element.
  • the second trench is positioned at the center of the pixel and is formed from the center of the pixel toward at least one corner of the inter-pixel isolation section.
  • the plurality of pixels includes light receiving elements arranged in an array so as to form a honeycomb structure in which corners where a plurality of sides intersect are obtuse angles in plan view, Electronics.
  • conversion efficiency adjustment transistor 91e... amplification transistor, 91f... selection transistor, 91g... reset transistor, 311, 311- 1,311-2...side 312,312-1,312-2...corner part 1000...imaging device 1001...lens group 1002...solid-state image sensor 1003...DSP circuit 1004...frame memory 1005...display Section 1006 Recording section 1007 Operation section 1008 Power supply section 1009 Bus line.

Landscapes

  • Solid State Image Pick-Up Elements (AREA)
  • Light Receiving Elements (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)

Abstract

画素のフォトダイオード領域の減少を抑えることができる受光素子を提供する。受光素子は、外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備える。複数の画素のそれぞれは、入射した光を光電変換する第１導電型の光電変換領域と、画素の外縁形状を規定し、隣接する画素間を絶縁して分離する画素間分離部と、光電変換領域と画素間分離部の側壁との間に形成される第２導電型のピニング領域とを備える。複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される。

Description

受光素子及び電子機器
　本開示は、受光素子、及び受光素子を備えた電子機器に関する。
　撮像素子であるＣＩＳ（CMOS Image Sensor）は、高解像度の画像の取得を実現するため、半導体素子の高密度化・微細化技術により、単位面積当たりの画素数（画素密度）を増加させる傾向がある。微細化を実現するための技術の１つとして、１画素当たりのサイズが小さくなっても、画素間をトレンチで完全分離することで、フォトダイオードの飽和容量を上げる技術が用いられている。ＣＩＳは、各画素を構成するフォトダイオードがアレイ状に配置された画素アレイを備える。
　一般に、画素アレイは、平面視で矩形形状の画素が縦横に配置されて構成される。一方で、特許文献１に開示されるように、六角形の画素が配置された画素アレイも提案されている。
特開２００６－２９８３９号公報
　ところで、画素間をトレンチで完全分離する方法であっても、トレンチ側面はピニングを取る必要があるため、ｐ型にする必要がある。一方で、画素が正方形であるために、コーナー部分が直角となり、分離部分からｐ型半導体領域を形成する際には、コーナー部分でホウ素（Ｂｏｒｏｎ）の侵入や電界のかかり方が丸くなる。特に、微細画素では、ホウ素（Ｂｏｒｏｎ）の侵入や電界のかかり方が丸くなることにより、フォトダイオード領域が小さくなる。特許文献１には、六角形の画素が開示されているが、十分なフォトダイオード領域の形成について、何ら考慮されていなかった。
　本開示はこのような事情に鑑みてなされたもので、画素のフォトダイオード領域の減少を抑えることができる受光素子及び電子機器を提供することを目的とする。
　本開示の一態様は、外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備え、前記複数の画素のそれぞれは、入射した前記光を光電変換する第１導電型の光電変換領域と、前記画素の外縁形状を規定し、隣接する前記画素の間を絶縁して分離する画素間分離部と、前記光電変換領域と前記画素間分離部の側壁との間に形成される、前記第１導電型とは逆の第２導電型のピニング領域とを備え、前記複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される、受光素子である。
　本開示の他の態様は、外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備え、前記複数の画素のそれぞれは、入射した前記光を光電変換する第１導電型の光電変換領域と、前記画素の外縁形状を規定し、隣接する前記画素の間を絶縁して分離する画素間分離部と、前記光電変換領域と前記画素間分離部の側壁との間に形成される、前記第１導電型とは逆の第２導電型のピニング領域とを備え、前記複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される、受光素子を備えた電子機器である。
本技術の第１の実施形態に係る固体撮像装置の全体を示す概略構成図である。 第１の実施形態に係る画素の等価回路を示す図である。 図１の画素を通る一点鎖線Ａ－Ａ’を垂直方向に切断した画素の断面図である。 第１の実施形態の比較例における画素アレイ部の一例を示す平面図である。 第１の実施形態における画素アレイ部に対する画素の配列の一例を示す平面図である。 本第１の実施形態と比較例とを比較した場合の一例を示す図である。 第１の実施形態に係る画素を形成するためのプロセスフロー（その１）を示す図である。 第１の実施形態に係る画素を形成するためのプロセスフロー（その２）を示す図である。 第１の実施形態に係る画素を形成するためのプロセスフロー（その３）を示す図である。 第１の実施形態に係る画素を形成するためのプロセスフロー（その４）を示す図である。 第１の実施形態の変形例の比較例における画素ごとにオンチップレンズを配置する一例を示す平面図である。 第１の実施形態の変形例における画素ごとにオンチップレンズを配置する一例を示す平面図である。 本技術の第２の実施形態に係る固体撮像装置において、画素アレイ部に配列した画素の一例を示す平面図である。 第２の実施形態において、図１の一点鎖線Ａ－Ａ’を垂直方向に切断した画素の断面図である。 第２の実施形態の変形例において、画素アレイ部に配列した画素の一例を示す平面図である。 本技術の第３の実施形態に係る固体撮像装置において、画素アレイ部に配列した画素の一例を示す平面図である。 第３の実施形態において、図１の一点鎖線Ａ－Ａ’を垂直方向に切断した画素の断面図である。 第３の実施形態の第１の変形例において、画素アレイ部に配列した画素の一例を示す平面図である。 第３の実施形態の第２の変形例において、画素アレイ部に配列した画素の一例を示す平面図である。 第３の実施形態の第３の変形例において、画素アレイ部に配列した画素の一例を示す平面図である。 本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
　以下において、図面を参照して本開示の実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付し、重複する説明を省略する。但し、図面は模式的なものであり、厚みと平面寸法との関係、各装置や各部材の厚みの比率等は現実のものと異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判定すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
　本明細書において、「第１導電型」はｐ型又はｎ型の一方であり、「第２導電型」はｐ型又はｎ型のうちの「第１導電型」とは異なる一方を意味する。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。但し、同じ「ｎ」と「ｎ」とが付された半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
　また、以下の説明における上下等の方向の定義は、単に説明の便宜上の定義であって、本開示の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。
　なお、本明細書中に記載される効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　＜第１の実施形態＞　
　本開示では、各画素が、平面視で（又は画素の開口面（主面）に平行な面において）、正六角形形状の外縁形状を有するように構成された、アレイ型の受光素子が説明される。とりわけ、本実施形態では、画素の外縁形状が正六角形形状である例が説明される。なお、本開示において、「外縁形状」とは、平面視での物体の外縁の幾何学的形状をいい、文脈上、その意味であることが明らかなときは、「平面視」といった語が省略されることがある。
　（固体撮像装置の全体構成）　
　本技術の第１の実施形態に係る受光素子としての固体撮像装置１について説明する。図１は、本技術の第１の実施形態に係る固体撮像装置１の全体を示す概略構成図である。
　図１の固体撮像装置１は、裏面照射型のＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサである。固体撮像装置１は、光学レンズを介して被写体からの像光を取り込み、撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　図１に示すように、第１の実施形態の固体撮像装置１は、基板２と、画素アレイ部３と、垂直駆動回路４と、カラム信号処理回路５と、水平駆動回路６と、出力回路７と、制御回路８とを備えている。
　画素アレイ部３は、基板２上に、２次元アレイ状に規則的に配列された複数の画素９を有している。画素アレイ部３における各画素９は、平面視で、正六角形形状を有し、ハニカム構造をなすようにアレイ状に配置される。
　垂直駆動回路４は、例えば、シフトレジスタによって構成され、所望の画素駆動配線１０を選択し、選択した画素駆動配線１０に画素９を駆動するためのパルスを供給し、各画素９を行単位で駆動する。即ち、垂直駆動回路４は、画素アレイ部３の各画素９を行単位で順次垂直方向に選択走査し、各画素９の光電変換部において受光量に応じて生成した信号電荷に基づく画素信号を、垂直信号線１１を通してカラム信号処理回路５に供給する。
　カラム信号処理回路５は、例えば、画素９の列毎に配置されており、１行分の画素９から出力される信号に対して画素列毎にノイズ除去等の信号処理を行う。例えばカラム信号処理回路５は画素固有の固定パターンノイズを除去するためのＣＤＳ(Correlated Double Sampling：相関２重サンプリング)及びＡＤ(Analog Digital)変換等の信号処理を行う。
　水平駆動回路６は、例えば、シフトレジスタによって構成され、水平走査パルスをカラム信号処理回路５に順次出して、カラム信号処理回路５の各々を順番に選択し、カラム信号処理回路５の各々から、信号処理が行われた画素信号を水平信号線１２に出力させる。
　出力回路７は、カラム信号処理回路５の各々から水平信号線１２を通して、順次に供給される画素信号に対し信号処理を行って出力する。信号処理としては、例えば、バファリング、黒レベル調整、列ばらつき補正、各種デジタル信号処理等を用いることができる。
　制御回路８は、垂直同期信号、水平同期信号、及びマスタクロック信号に基づいて、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等の動作の基準となるクロック信号や制御信号を生成する。そして、制御回路８は、生成したクロック信号や制御信号を、垂直駆動回路４、カラム信号処理回路５、及び水平駆動回路６等に出力する。
　（画素の等価回路）　
　図２は、画素９の等価回路を示す。　
　画素９は、フォトダイオード（ＰＤ）９１ａ、転送トランジスタ（ＴＧ）９１ｂ、浮遊拡散（フローティング・ディフュージョン（ＦＤ））部９１ｃ、変換効率調整トランジスタ（ＦＤＧ）９１ｄ、増幅トランジスタ（ＡＭＰ）９１ｅ、選択トランジスタ（ＳＥＬ）９１ｆ、リセットトランジスタ（ＲＳＴ）９１ｇを含む。転送トランジスタ９１ｂ、変換効率調整トランジスタ９１ｄ、増幅トランジスタ９１ｅ、選択トランジスタ９１ｆ、リセットトランジスタ９１ｇは、例えばＭＯＳトランジスタで構成されている。
　フォトダイオード９１ａは、入射光を光電変換する光電変換部を構成する。フォトダイオード９１ａのアノードは接地されている。フォトダイオード９１ａのカソードには、転送トランジスタ９１ｂのソースが接続されている。
　転送トランジスタ９１ｂのドレインは、ＦＤ部９１ｃに接続される。転送トランジスタ９１ｂは、ゲートに印加される転送信号に基づき、フォトダイオード９１ａからの信号電荷をＦＤ部９１ｃに転送する。
　ＦＤ部９１ｃは、フォトダイオード９１ａから転送トランジスタ９１ｂを介して転送された信号電荷を蓄積する。ＦＤ部９１ｃに蓄積された信号電荷量に応じて、ＦＤ部９１ｃの電位は変調される。
　ＦＤ部９１ｃには、変換効率調整トランジスタ９１ｄのソースが接続されている。変換効率調整トランジスタ９１ｄのドレインは、リセットトランジスタ９１ｇのソースに接続されている。変換効率調整トランジスタ９１ｄは、ゲートに印加される変換効率調整信号に応じて、信号電荷の変換効率を調整する。
　ＦＤ部９１ｃには、増幅トランジスタ９１ｅのゲートが接続されている。増幅トランジスタ９１ｅのドレインには、選択トランジスタ９１ｆのソースが接続されている。増幅トランジスタ９１ｅのソースには、電源電位（ＶＤＤ）が印加される。増幅トランジスタ９１ｅは、ＦＤ部９１ｃの電位を増幅する。
　リセットトランジスタ９１ｇのドレインには、電源電位（ＶＤＤ）が印加される。リセットトランジスタ９１ｇは、ゲートに印加されるリセット信号に基づき、ＦＤ部９１ｃに蓄積されていた信号電荷を初期化（リセット）する。
　選択トランジスタ９１ｆのドレインは、垂直信号線１１に接続されている。選択トランジスタ９１ｆは、ゲートに印加される選択信号に基づき、画素９を選択する。画素９が選択された場合、増幅トランジスタ９１ｅにより増幅された電位に応じた画素信号が垂直信号線１１を介して出力される。
　（画素の断面構造）　
　図３は、図１の画素９を通る一点鎖線Ａ－Ａ’を垂直方向に切断した画素９の断面図を示している。
　以下、固体撮像装置１の各部材の光入射面側（図３の下側）の面を「裏面」と呼び、固体撮像装置１の各部材の光入射面側とは反対側（図３の上側）の面を「表面」と呼ぶ。
　図３に示すように、基板２の裏面側に、カラーフィルタ１７及びオンチップレンズ１８がこの順に積層される。さらに、基板２の表面には、配線層４０が積層される。
　固体撮像装置１の基板２には、フォトダイオード９１ａが形成されている。基板２としては、例えば、シリコン（Ｓｉ）からなる半導体基板を使用できる。フォトダイオード９１ａは、ｎ型半導体領域９１ａ１と、基板２の表面側に形成されたｐ型半導体領域９１ａ２とを有している。フォトダイオード９１ａでは、入射された光の光量に応じた信号電荷が生成され、生成された信号電荷がｎ型半導体領域９１ａ１に蓄積される。
　また、各画素９は、画素間分離部３１によって電気的に分離されている。画素間分離部３１は、図３に示すように、基板２の裏面側から深さ方向に形成される。また、画素間分離部３１は、後述するが各画素９を取り囲むように格子状に形成されている。さらに、画素間分離部３１には、遮光性能を高くするための絶縁膜が埋め込まれる。
　画素間分離部３１の側壁とｎ型半導体領域９１ａ１との間には、ホウ素（Ｂｏｒｏｎ）を注入したｐ型半導体領域となるピニング領域１９が形成される。暗電流の原因となる電子は、ピニング領域１９の多数キャリアである正孔に吸収されることで、暗電流が抑制される。
　オンチップレンズ１８は、照射光を集光し、集光した光を、カラーフィルタ１７を介して基板２内のフォトダイオード９１ａに効率良く入射させる。オンチップレンズ１８は、光吸収特性を有していない絶縁材料で構成することができる。光吸収特性を有していない絶縁材料としては、酸化シリコン、窒化シリコン、酸窒化シリコン、有機ＳＯＧ、ポリイミド系樹脂、フッ素系樹脂等が挙げられる。
　カラーフィルタ１７は、各画素９に受光させたい光の波長を透過させ、透過させた光を基板２内のフォトダイオード９１ａに入射させる。
　配線層４０は、基板２の表面側に形成されており、画素トランジスタとしての転送トランジスタ９１ｂ、浮遊拡散部９１ｃ、変換効率調整トランジスタ９１ｄ、増幅トランジスタ９１ｅ、選択トランジスタ９１ｆ、リセットトランジスタ９１ｇ及び配線を含んで構成されている。なお、図３の例では、転送トランジスタ９１ｂ、浮遊拡散部９１ｃ、増幅トランジスタ９１ｅを代表して図示する。
　以上の構成を有する固体撮像装置１では、基板２の裏面側から光が照射され、照射された光がオンチップレンズ１８及びカラーフィルタ１７を透過し、透過した光がフォトダイオード９１ａで光電変換されることで、信号電荷が生成される。そして、生成された信号電荷が、配線層４０内に形成された画素トランジスタを介して、配線で形成された図１に示した垂直信号線１１で画素信号として出力される。
　＜実施形態の比較例＞　
　図４は、比較例における画素アレイ部Ｂ３の一例を示す平面図である。図４に示すように、複数の画素Ｂ９が行方向及び列方向に等ピッチで配列されている。複数の画素Ｂ９の間は、画素間分離部Ｂ３１により電気的に分離されている。画素間分離部Ｂ３１は、各画素Ｂ９を取り囲むように格子状に形成されている。
　画素Ｂ９には、中央位置にフォトダイオードＢ９１ａのｎ型半導体領域Ｂ９１ａ１が形成される。画素間分離部Ｂ３１とｎ型半導体領域Ｂ９１ａ１との間には、ｐ型半導体領域となるピニング領域Ｂ１９が形成される。
　比較例では、画素Ｂ９が正方形であるために、画素間分離部Ｂ３１の辺Ｂ３１１が交わるコーナー部Ｂ３１２が直角であり、画素間分離部Ｂ３１からピニング領域Ｂ１９を形成する際には、コーナー部Ｂ３１２でホウ素（Ｂｏｒｏｎ）の侵入や電界のかかり方が丸くなる。このため、フォトダイオードＢ９１ａのｎ型半導体領域Ｂ９１ａ１が小さくなる。
　＜第１の実施形態による対策＞　
　本技術の第１の実施形態では、図５に示すように、画素９の外縁形状を、画素間分離部３１の辺３１１が交わるコーナー部３１２が鈍角（９０度以上）になるように、正六角形形状としている。画素間分離部３１は、正六角形形状の各画素９を取り囲むように格子状に形成されている。
　図６は、本第１の実施形態と比較例とを比較した場合の一例を示す図である。図６（ａ）は、比較例における複数の画素Ｂ９が配列されている状態と、本第１の実施形態における複数の画素９が配列されている状態とを示す。
　１つの画素Ｂ９は、図６（ｂ）に示すように、その外縁形状が正方形で、４つの辺Ｂ３１１と、４つの辺Ｂ３１１それぞれが交わる４つのコーナー部Ｂ３１２とから成る。一方、１つの画素９は、図６（ｂ）に示すように、その外縁形状が正六角形で、６つの辺３１１と、６つの辺３１１それぞれが交わる６つのコーナー部３１２とから成る。
　図６（ｃ）は、比較例における画素Ｂ９の辺Ｂ３１１－１と辺Ｂ３１１－２との間の断面と、本第１の実施形態における画素９の辺３１１－１と辺３１１－２との間の断面とを示す。図６（ｃ）において、比較例のｎ型半導体領域Ｂ９１ａ１と、第１の実施形態のｎ型半導体領域９１ａ１とは、ほぼ等しい。
　図６（ｄ）は、比較例における画素Ｂ９のコーナー部Ｂ３１２－１とコーナー部Ｂ３１２－２との間の断面と、本第１の実施形態における画素９のコーナー部３１２－１とコーナー部３１２－２との間の断面とを示す。図６（ｄ）において、比較例のｎ型半導体領域Ｂ９１ａ１と、第１の実施形態のｎ型半導体領域９１ａ１は、比較例のｎ型半導体領域Ｂ９１ａ１より広くなっている。
　従って、画素９の外縁形状を正六角形形状にすることで、コーナー部３１２でのｐ型半導体領域の重なりを小さくでき、ｎ型半導体領域９１ａ１の減少を低減できる。
　（画素の製造方法）　
　図７乃至図１０は、第１の実施形態に係る画素９を形成するためのプロセスフローを示す。
　図７（ａ）に示すように、画素９の外縁形状に沿って、画素間分離部３１を形成する。この場合、図７（ｂ）に示すように、隣接する画素９の間に、基板２の裏面側から深さ方向に溝部を形成し、溝部に絶縁膜を埋め込むことにより、画素間分離部３１を形成する。
　次に、図８（ａ）に示すように、画素間分離部３１の側壁にホウ素（Ｂｏｒｏｎ）を注入してピニング領域１９を形成する。ピニング領域１９は、図８（ｂ）に示すように、基板２の裏面側から深さ方向に形成される。
　次に、図９（ａ）に示すように、各画素９にゲート電極２１ａ，２１ｂを形成する。ゲート電極２１ａ，２１ｂは、図９（ｂ）に示すように、基板２の表面に形成される。
　次に、図１０（ａ）に示すように、各画素９に配線から成るコンタクト２２を形成する。図１０（ａ）の例では、変換効率調整トランジスタ９１ｄ、増幅トランジスタ９１ｅ、選択トランジスタ９１ｆ、リセットトランジスタ９１ｇを、２行２列の４つの画素９により共有するものとする。また、ゲート電極２１ａ，２１ｂの上面にも、コンタクト２２が形成される。
　コンタクト２２は、図１０（ｂ）に示すように、基板２の表面に形成される。これらゲート電極２１ａ，２１ｂ及びコンタクト２２により、転送トランジスタ９１ｂ、増幅トランジスタ９１ｅ、リセットトランジスタ９１ｇが形成される。また、転送トランジスタ９１ｂと増幅トランジスタ９１ｅとの間のコンタクト２２により、ＦＤ部９１ｃが形成される。さらに、転送トランジスタ９１ｂとリセットトランジスタ９１ｇとの間のコンタクト２２により、ＦＤ部９１ｃが形成される。
　＜第１の実施形態による作用効果＞　
　以上のように第１の実施形態によれば、画素９の外縁形状が正六角形形状であるため、画素アレイ部３はハニカム構造を有することができ、これにより、単位面積当たりの画素９の密度を高め、効率的な集光ができるようになる。また、画素９の外縁形状を正六角形形状にすることで、隣接する辺３１１がなすコーナー部３１２の角度が鈍角となり、これによりフォトダイオード９１ａのｎ型半導体領域９１ａ１の減少を抑えることができる。ｎ型半導体領域９１ａ１の減少を抑えることができるため、特に微細の画素９において信号電荷量（Ｑｓ）の向上が期待できる。
　＜第１の実施形態の変形例＞　
　第１の実施形態の変形例は、上記オンチップレンズ１８の配置について説明する。
　＜第１の実施形態の変形例の比較例＞　
　図１１は、比較例における画素Ｂ９ごとにオンチップレンズＢ１８を配置する一例を示す平面図である。なお、図１１において、上記図４と同一部分については同一符号を付して詳細な説明を省略する。
　図１１に示すように、複数の画素Ｂ９が行方向及び列方向に等ピッチで配列されている。画素９ごとにオンチップレンズＢ１８を配置すると、隣接するオンチップレンズＢ１８の間は、光学的に無効となる無効領域ＢＡになる。
　＜第１の実施形態の変形例による作用効果＞　
　第１の実施形態の変形例では、画素９の外縁形状が正六角形形状であり、各画素９が配列してハニカム構造をなすことにより、図１２に示すように、オンチップレンズ１８の無効領域ＢＡを減らすことが可能となる。
　＜第２の実施形態＞　
　第２の実施形態は、画素９Ａにおいて、フォトダイオード９１ａのｎ型半導体領域９１ａ１及びｐ型半導体領域９１ａ２を画素内分離部により２つに分離するデュアルピクセル構造を有する場合について説明する。
　図１３は、第２の実施形態に係る固体撮像装置１Ａにおいて、画素アレイ部３Ａに配列した画素９Ａの一例を示す平面図である。なお、図１３において、上記図５と同一部分には同一符号を付して詳細な説明を省略する。
　画素９Ａには、画素内分離部としてトレンチ（ＦＦＴＩ）５１が形成されている。トレンチ５１は、金属膜または酸化膜を含むものである。トレンチ５１は、画素９Ａの中心に位置し、画素９Ａの中心から画素間分離部３１の辺３１１に向かって形成される。
　図１４は、図１の一点鎖線Ａ－Ａ’を垂直方向に切断した画素９Ａの断面図を示している。なお、図１４において、上記図３と同一部分には同一符号を付して詳細な説明を省略する。
　トレンチ５１は、画素９Ａの基板２の表面から裏面側へ形成される。
　＜第２の実施形態による作用効果＞　
　以上のように第２の実施形態によれば、上記第１の実施形態と同様の作用効果が得られ、トレンチ５１により同色間分離を行っても、フォトダイオード９１ａのｎ型半導体領域９１ａ１の減少を抑えることができる。
　＜第２の実施形態の変形例＞　
　図１５は、第２の実施形態の変形例において、画素アレイ部３Ａに配列した画素９Ａの一例を示す平面図である。なお、図１５において、上記図１３と同一部分には同一符号を付して詳細な説明を省略する。
　画素９Ａには、トレンチ（ＦＦＴＩ）５２が形成されている。トレンチ５２は、金属膜または酸化膜を含むものである。トレンチ５２は、画素９Ａの中心に位置し、画素９Ａの中心から画素間分離部３１のコーナー部３１２に向かって形成される。
　＜第３の実施形態＞　
　第３の実施形態は、画素９Ｂにおいて、フォトダイオード９１ａのｎ型半導体領域９１ａ１及びｐ型半導体領域９１ａ２を画素内分離部により２つに分離するデュアルピクセル構造を有する場合について説明する。
　図１６は、第３の実施形態に係る固体撮像装置１Ｂにおいて、画素アレイ部３Ｂに配列した画素９Ｂの一例を示す平面図である。なお、図１６において、上記図１３と同一部分には同一符号を付して詳細な説明を省略する。
　画素９Ｂには、画素内分離部としてトレンチ（ＲＤＴＩ）５３が形成されている。トレンチ５３は、金属膜または酸化膜を含むものである。トレンチ５３は、画素９Ｂの中心に位置し、画素９Ｂの中心から画素間分離部３１の辺３１１に向かって形成される。
　図１７は、図１の一点鎖線Ａ－Ａ’を垂直方向に切断した画素９Ｂの断面図を示している。なお、図１７において、上記図３と同一部分には同一符号を付して詳細な説明を省略する。
　トレンチ５３は、画素９Ｂの基板２の裏面から表面側へ形成される。
　＜第３の実施形態による作用効果＞　
　以上のように第３の実施形態によれば、上記第１の実施形態と同様の作用効果が得られ、トレンチ５３により同色間分離を行っても、フォトダイオード９１ａのｎ型半導体領域９１ａ１の減少を抑えることができる。
　＜第３の実施形態の第１の変形例＞　
　図１８は、第３の実施形態の第１の変形例において、画素アレイ部３Ｂに配列した画素９Ｂの一例を示す平面図である。なお、図１８において、上記図１６と同一部分には同一符号を付して詳細な説明を省略する。
　画素９Ｂには、トレンチ（ＲＤＴＩ）５４が形成されている。トレンチ５４は、金属膜または酸化膜を含むものである。トレンチ５４は、画素９Ｂの中心に位置し、画素９Ｂの中心から画素間分離部３１のコーナー部３１２に向かって形成される。
　＜第３の実施形態の第２の変形例＞　
　図１９は、第３の実施形態の第２の変形例において、画素アレイ部３Ｂに配列した画素９Ｂの一例を示す平面図である。なお、図１９において、上記図１６と同一部分には同一符号を付して詳細な説明を省略する。
　画素９Ｂには、トレンチ（ＲＤＴＩ）５５１，５５２が形成されている。トレンチ５５１，５５２は、金属膜または酸化膜を含むものである。トレンチ５５１は、画素９Ｂの画素間分離部３１の辺３１１－１に位置し、辺３１１－１から画素９Ｂの中心に向かって形成される。トレンチ５５２は、画素９Ｂの画素間分離部３１の辺３１１－２に位置し、辺３１１－２から画素９Ｂの中心に向かって形成される。
　＜第３の実施形態の第３の変形例＞　
　図２０は、第３の実施形態の第３の変形例において、画素アレイ部３Ｂに配列した画素９Ｂの一例を示す平面図である。なお、図２０において、上記図１６と同一部分には同一符号を付して詳細な説明を省略する。
　画素９Ｂには、トレンチ（ＲＤＴＩ）５６１，５６２が形成されている。トレンチ５６１，５６２は、金属膜または酸化膜を含むものである。トレンチ５６１は、画素９Ｂの画素間分離部３１のコーナー部３１２－１に位置し、コーナー部３１２－１から画素９Ｂの中心に向かって形成される。トレンチ５６２は、画素９Ｂの画素間分離部３１のコーナー部３１２－２に位置し、コーナー部３１２－２から画素９Ｂの中心に向かって形成される。
　＜その他の実施形態＞　
　上記のように、本技術は第１から第３の実施形態、第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１乃至第３の変形例によって記載したが、この開示の一部をなす論述及び図面は本技術を限定するものであると理解すべきではない。上記の第１から第３の実施形態、第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１乃至第３の変形例が開示する技術内容の趣旨を理解すれば、当業者には様々な代替実施形態、実施例及び運用技術が本技術に含まれ得ることが明らかとなろう。また、第１から第３の実施形態、第１の実施形態の変形例、第２の実施形態の変形例、第３の実施形態の第１乃至第３の変形例がそれぞれ開示する構成を、矛盾の生じない範囲で適宜組み合わせることができる。例えば、複数の異なる実施形態がそれぞれ開示する構成を組み合わせてもよく、同一の実施形態の複数の異なる変形例がそれぞれ開示する構成を組み合わせてもよい。
　＜電子機器への応用例＞　
　図２１は、本技術を適用した電子機器としての撮像装置の一実施形態の構成例を示すブロック図である。
　図２１の撮像装置１０００は、ビデオカメラやデジタルスチルカメラ等である。撮像装置１０００は、レンズ群１００１、固体撮像素子１００２、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８からなる。ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、操作部１００７、および電源部１００８は、バスライン１００９を介して相互に接続されている。
　レンズ群１００１は、被写体からの入射光（像光）を取り込んで固体撮像素子１００２の撮像面上に結像する。固体撮像素子１００２は、上述した固体撮像装置の第１乃至第１４の実施形態からなる。固体撮像素子１００２は、レンズ群１００１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号としてＤＳＰ回路１００３に供給する。
　ＤＳＰ回路１００３は、固体撮像素子１００２から供給される画素信号に対して所定の画像処理を行い、画像処理後の画像信号をフレーム単位でフレームメモリ１００４に供給し、一時的に記憶させる。
　表示部１００５は、例えば、液晶パネルや有機ＥＬ(Electro Luminescence)パネル等のパネル型表示装置からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号に基づいて、画像を表示する。
　記録部１００６は、ＤＶＤ(Digital Versatile Disk)、フラッシュメモリ等からなり、フレームメモリ１００４に一時的に記憶されたフレーム単位の画素信号を読み出し、記録する。
　操作部１００７は、ユーザによる操作の下に、撮像装置１０００が持つ様々な機能について操作指令を発する。電源部１００８は、電源を、ＤＳＰ回路１００３、フレームメモリ１００４、表示部１００５、記録部１００６、および操作部１００７に対して適宜供給する。
　本技術を適用する電子機器は、画像取込部（光電変換部）に光検出装置を用いる装置であればよく、撮像装置１０００のほか、撮像機能を有する携帯端末装置、画像読取部に光検出装置を用いる複写機などがある。
　なお、本開示は以下のような構成も取ることができる。　
（１）
　外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備え、
　前記複数の画素のそれぞれは、
　入射した前記光を光電変換する第１導電型の光電変換領域と、
　前記画素の外縁形状を規定し、隣接する前記画素間を絶縁して分離する画素間分離部と、
　前記光電変換領域と前記画素間分離部の側壁との間に形成される、前記第１導電型とは逆の第２導電型のピニング領域と
を備え、
　前記複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される、
受光素子。
（２）
　前記画素の外縁形状は、正六角形形状である、
上記（１）に記載の受光素子。
（３）
　前記複数の画素のそれぞれは、前記光電変換領域を画素内分離部により２つに分離するデュアルピクセル構造である
上記（１）に記載の受光素子。
（４）
　前記画素内分離部は、前記画素の入射側とは反対側の面から前記入射側へ形成される、金属膜または酸化膜を含む第１のトレンチである
上記（３）に記載の受光素子。
（５）
　前記第１のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくとも１つの角部に向かって形成される
上記（４）に記載の受光素子。
（６）
　前記第１のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくともの１つの辺に向かって形成される
上記（４）に記載の受光素子。
（７）
　前記画素内分離部は、前記画素の入射側の面から前記入射側とは反対側の面へ形成される、金属膜または酸化膜を含む第２のトレンチである
上記（３）に記載の受光素子。
（８）
　前記第２のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくとも１つの角部に向かって形成される
上記（７）に記載の受光素子。
（９）
　前記第２のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくとも１つの辺に向かって形成される
上記（７）に記載の受光素子。
（１０）
　前記第２のトレンチは、前記画素間分離部の少なくとも１つの角部に位置し、前記画素間分離部の角部から前記画素の中心に向かって形成される
上記（７）に記載の受光素子。
（１１）
　前記第２のトレンチは、前記画素間分離部の少なくとも１つの辺に位置し、前記画素間分離部の辺から前記画素の中心に向かって形成される
上記（７）に記載の受光素子。
（１２）
　前記画素アレイ部は、前記画素ごとに形成され、前記光が前記画素に集光するように形成されたオンチップレンズをさらに備える
上記（１）に記載の受光素子。
（１３）
　外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備え、
　前記複数の画素のそれぞれは、
　入射した前記光を光電変換する第１導電型の光電変換領域と、
　前記画素の外縁形状を規定し、隣接する前記画素間を絶縁して分離する画素間分離部と、
　前記光電変換領域と前記画素間分離部の側壁との間に形成される、前記第１導電型とは逆の第２導電型のピニング領域と
を備え、
　前記複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される、受光素子を備えた、
電子機器。
１，１Ａ，１Ｂ…固体撮像装置、２…基板、３，３Ａ，３Ｂ…画素アレイ部、４…垂直駆動回路、５…カラム信号処理回路、６…水平駆動回路、７…出力回路、８…制御回路、９，９Ａ，９Ｂ，Ｂ９…画素、１０…画素駆動配線、１１…垂直信号線、１２…水平信号線、１７…カラーフィルタ、１８…オンチップレンズ、１９…ピニング領域、２１ａ，２１ｂ…ゲート電極、２２…コンタクト、３１…画素間分離部、４０…配線層、５１，５２，５３，５４，５５１、５５２、５６１、５６２…トレンチ、９１ａ…フォトダイオード、９１ａ１…ｎ型半導体領域、９１ａ２…ｐ型半導体領域、９１ｂ…転送トランジスタ、９１ｃ…浮遊拡散（フローティング・ディフュージョンＦＤ）部、９１ｄ…変換効率調整トランジスタ、９１ｅ…増幅トランジスタ、９１ｆ…選択トランジスタ、９１ｇ…リセットトランジスタ、３１１，３１１－１，３１１－２…辺、３１２，３１２－１，３１２－２…コーナー部、１０００…撮像装置、１００１…レンズ群、１００２…固体撮像素子、１００３…ＤＳＰ回路、１００４…フレームメモリ、１００５…表示部、１００６…記録部、１００７…操作部、１００８…電源部、１００９…バスライン。

Claims (13)

  1. 　外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備え、
    　前記複数の画素のそれぞれは、
    　入射した前記光を光電変換する第１導電型の光電変換領域と、
    　前記画素の外縁形状を規定し、隣接する前記画素の間を絶縁して分離する画素間分離部と、
    　前記光電変換領域と前記画素間分離部の側壁との間に形成される、前記第１導電型とは逆の第２導電型のピニング領域と
    を備え、
    　前記複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される、
    受光素子。
  2. 　前記画素の外縁形状は、正六角形形状である、
    請求項１に記載の受光素子。
  3. 　前記複数の画素のそれぞれは、前記光電変換領域を画素内分離部により２つに分離するデュアルピクセル構造である
    請求項１に記載の受光素子。
  4. 　前記画素内分離部は、前記画素の入射側とは反対側の面から前記入射側へ形成される、金属膜または酸化膜を含む第１のトレンチである
    請求項３に記載の受光素子。
  5. 　前記第１のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくとも１つの角部に向かって形成される
    請求項４に記載の受光素子。
  6. 　前記第１のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくともの１つの辺に向かって形成される
    請求項４に記載の受光素子。
  7. 　前記画素内分離部は、前記画素の入射側の面から前記入射側とは反対側の面へ形成される、金属膜または酸化膜を含む第２のトレンチである
    請求項３に記載の受光素子。
  8. 　前記第２のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくとも１つの角部に向かって形成される
    請求項７に記載の受光素子。
  9. 　前記第２のトレンチは、前記画素の中心に位置し、前記画素の中心から前記画素間分離部の少なくとも１つの辺に向かって形成される
    請求項７に記載の受光素子。
  10. 　前記第２のトレンチは、前記画素間分離部の少なくとも１つの角部に位置し、前記画素間分離部の角部から前記画素の中心に向かって形成される
    請求項７に記載の受光素子。
  11. 　前記第２のトレンチは、前記画素間分離部の少なくとも１つの辺に位置し、前記画素間分離部の辺から前記画素の中心に向かって形成される
    請求項７に記載の受光素子。
  12. 　前記画素アレイ部は、前記画素ごとに形成され、前記光が前記画素に集光するように形成されたオンチップレンズをさらに備える
    請求項１に記載の受光素子。
  13. 　外部から入射した光に応じて電気信号を生成可能な複数の画素がアレイ状に配置された画素アレイ部を備え、
    　前記複数の画素のそれぞれは、
    　入射した前記光を光電変換する第１導電型の光電変換領域と、
    　前記画素の外縁形状を規定し、隣接する前記画素の間を絶縁して分離する画素間分離部と、
    　前記光電変換領域と前記画素間分離部の側壁との間に形成される、前記第１導電型とは逆の第２導電型のピニング領域と
    を備え、
    　前記複数の画素は、平面視において、複数の辺が交わる角部が鈍角となるハニカム構造をなすようにアレイ状に配置される、受光素子を備えた、
    電子機器。
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