WO2022201893A1 - 半導体装置 - Google Patents

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賢樹 長田
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Rohm Co Ltd
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Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor substrate, a trench, a gate electrode, and a field electrode.
  • a semiconductor substrate has a first surface.
  • a trench is formed in the first side of the semiconductor substrate.
  • a gate electrode is disposed within the trench.
  • a field electrode is positioned below the gate electrode within the trench.
  • One embodiment provides a semiconductor device with a suitable source resistance.
  • One embodiment includes a chip having a main surface, a groove formed in the main surface, a source electrode embedded in the bottom side of the groove and having one and the other projecting portion projecting to the opening side of the groove, and , a trench structure including a gate electrode embedded between the pair of protrusions on the opening side of the trench, and one and the other source via electrodes respectively connected to the one and the other protrusions above the trench structure. and a semiconductor device.
  • One embodiment includes a chip having a main surface, a first groove formed in the main surface, one of the first grooves embedded in the bottom side of the first groove and protruding toward the opening side of the first groove.
  • a first trench structure including a first source electrode having a protrusion, and a first gate electrode embedded between the pair of first protrusions on an opening side of the first trench; a second groove formed in the main surface in alignment with each other, a second source electrode embedded in the bottom side of the second groove and having one and the other second projections projecting toward the opening side of the second groove; a second trench structure including a second gate electrode embedded between the pair of second protrusions on the opening side of the second trench; and one of the first protrusions above the first trench structure.
  • FIG. 1 is a plan view showing the semiconductor device according to the first embodiment.
  • FIG. FIG. 2 is a plan view showing the structure of the first main surface of the chip.
  • 3 is an enlarged plan view of the main part of the structure shown in FIG. 2.
  • FIG. FIG. 4 is a further enlarged plan view of the main part of the structure shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 8 is a cross-sectional perspective view of the main part of the structure shown in FIG. 3.
  • FIG. 9 is an electrical circuit diagram showing a switching circuit.
  • FIG. 9 is an electrical circuit diagram showing a switching circuit.
  • FIG. 10 is a graph showing switching characteristics when the semiconductor device according to the reference example is applied to the switching circuit shown in FIG.
  • FIG. 11 is a graph showing switching characteristics when the semiconductor device shown in FIG. 1 is applied to the switching circuit shown in FIG.
  • FIG. 12 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface of the chip of the semiconductor device according to the second embodiment.
  • 13 is an enlarged plan view of the main part of the structure shown in FIG. 12.
  • FIG. FIG. 14 is a further enlarged plan view of the main part of the structure shown in FIG. 15 is a plan view corresponding to FIG. 14 and showing the structure of the first main surface of the chip of the semiconductor device according to the third embodiment.
  • FIG. 16 is a plan view corresponding to FIG.
  • FIG. 17 is a plan view corresponding to FIG. 3 and showing a modification of a plurality of trench connection structures.
  • FIG. 18 is a plan view corresponding to FIG. 4 and showing a modification of the plurality of first source via electrodes and the plurality of second source via electrodes.
  • FIG. 1 is a plan view showing a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is a plan view showing the structure of the first main surface 3 of the chip 2.
  • FIG. 3 is an enlarged plan view of the main part of the structure shown in FIG. 2.
  • FIG. 4 is a further enlarged plan view of the main part of the structure shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • FIG. 6 is a cross-sectional view taken along line VI-VI shown in FIG. 7 is a cross-sectional view taken along line VII-VII shown in FIG. 6.
  • FIG. 8 is a cross-sectional perspective view of the main part of the structure shown in FIG. 3.
  • FIG. 3 is an enlarged plan view of the main part of the structure shown in FIG. 2.
  • FIG. 4 is a further enlarged plan view of the main part of the structure shown in FIG.
  • FIG. 5 is a cross-sectional view taken along line V-V shown in FIG.
  • a semiconductor device 1A in this embodiment is a switching device having a trench insulated gate type MISFET (Metal Insulator Semiconductor Field Effect Transistor) as an example of a field effect transistor. be.
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • the semiconductor device 1A includes a silicon chip 2 (semiconductor chip) formed in a rectangular parallelepiped shape.
  • the chip 2 includes a first principal surface 3 on one side, a second principal surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first principal surface 3 and the second principal surface 4 together.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape (specifically, a rectangular shape) in plan view (hereinafter simply referred to as “plan view”) when viewed from the normal direction Z.
  • the first side surface 5A and the second side surface 5B extend in the first direction X along the first main surface 3 and face the second direction Y intersecting (specifically, perpendicular to) the first direction X.
  • the first side surface 5A and the second side surface 5B form long sides of the chip 2 .
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the third side surface 5 ⁇ /b>C and the fourth side surface 5 ⁇ /b>D form short sides of the chip 2 .
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in the surface layer portion of the second main surface 4 of the chip 2 .
  • the first semiconductor region 6 may be referred to as a "drain region".
  • the first semiconductor region 6 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the first semiconductor region 6 is formed of an n-type semiconductor substrate (Si substrate) in this embodiment.
  • the semiconductor device 1A includes an n-type second semiconductor region 7 formed in the surface layer portion of the first main surface 3 of the chip 2 .
  • the second semiconductor region 7 has an n-type impurity concentration lower than that of the first semiconductor region 6 .
  • the second semiconductor region 7 may be called a "drift region".
  • the second semiconductor region 7 is formed in a layer extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is electrically connected to the first semiconductor region 6 within the chip 2 .
  • the second semiconductor region 7 has a thickness less than the thickness of the first semiconductor region 6 .
  • the second semiconductor region 7 is formed of an n-type epitaxial layer (Si epitaxial layer) in this embodiment.
  • the semiconductor device 1A includes an outer region 8 set in the peripheral portion of the first main surface 3 .
  • the outer region 8 is a region where no MISFET is formed.
  • the outer region 8 includes an annular region 8a and a pad region 8b.
  • the annular region 8a extends annularly (specifically, in a square annular shape) along the periphery of the first main surface 3 so as to surround the inner portion of the first main surface 3 in plan view.
  • the pad region 8b is set so as to protrude from the annular region 8a toward the inner portion of the first main surface 3 in plan view. In this form, the pad region 8b projects in a quadrangular shape in plan view from a portion along the central portion of the third side surface 5C of the annular region 8a toward the inner portion (fourth side surface 5D side).
  • the semiconductor device 1A includes a device region 9 set in the inner part of the first main surface 3.
  • the device region 9 is a region in which MISFETs are formed.
  • the device region 9 includes a first device region 9A and a second device region 9B in this embodiment.
  • the first device region 9A is set in the region of the second side surface 5B with respect to a line crossing the central portion of the first main surface 3 in the first direction X in plan view.
  • the second device region 9B is set in a region on the first side surface 5A side with respect to a line crossing the central portion of the first main surface 3 in the first direction X in plan view.
  • the first device region 9A and the second device region 9B are each set in a polygonal shape along the inner edge of the outer region 8 in plan view.
  • the side of the first side surface 5A will be referred to as "one side”
  • the side of the second side surface 5B will be referred to as the "other side”.
  • the semiconductor device 1A includes a trench separation structure 10 that partitions the device region 9 in the inner part of the first main surface 3.
  • Trench isolation structure 10 may be referred to as "a groove separation structure.”
  • the trench isolation structure 10 in this embodiment includes a first trench isolation structure 10A that defines the first device region 9A and a second trench isolation structure 10B that defines the second device region 9B.
  • the first trench isolation structure 10A is formed in a region on the other side of a line crossing the central portion of the first main surface 3 in the first direction X in plan view.
  • the first trench isolation structure 10A is formed in an annular shape surrounding part of the first main surface 3 in plan view, and partitions part of the first main surface 3 as the first device region 9A.
  • the first trench isolation structure 10A has a first L-shaped path portion 11 bent in an L-shape along the pad region 8b at the end portion on the side of the third side surface 5C in plan view.
  • the second trench isolation structure 10B is formed on the first main surface 3 with a gap from the first trench isolation structure 10A.
  • the second trench isolation structure 10B is formed in a region on one side of a line crossing the central portion of the first main surface 3 in the first direction X in plan view.
  • the second trench isolation structure 10B is formed in an annular shape surrounding part of the first main surface 3 in plan view, and partitions part of the first main surface 3 as the second device region 9B.
  • the second trench isolation structure 10B has a second L-shaped path portion 12 bent in an L-shape along the pad region 8b at the end on the third side surface 5C side in plan view.
  • the second L-junction portion 12 faces the first L-junction portion 11 in the second direction Y with a portion of the first main surface 3 (that is, the pad region 8b) interposed therebetween.
  • a plurality of trench isolation structures 10 each have a single electrode structure including isolation trenches 21 , isolation insulating films 22 and isolation electrodes 23 .
  • Isolation trenches 21 are formed in first main surface 3 and define inner walls (bottom and sidewalls) of trench isolation structure 10 .
  • the isolation trench 21 is spaced from the bottom of the second semiconductor region 7 to the first main surface 3 side.
  • the isolation insulating film 22 covers the walls of the isolation trench 21 .
  • the isolation insulating film 22 is formed as a relatively thick field insulating film.
  • the isolation insulating film 22 may contain a silicon oxide film.
  • the isolation electrode 23 is embedded in the isolation trench 21 as an integral body with the isolation insulating film 22 interposed therebetween.
  • the isolation electrode 23 may contain conductive polysilicon. A source potential is applied to the separation electrode 23 .
  • the structure on the side of the first device region 9A will be described below, and the description of the structure on the side of the second device region 9B will be omitted.
  • the structure on the second device region 9B side is the same as the structure on the first device region 9A side except that it is formed on the first side surface 5A side.
  • the structure on the side of the second device region 9B is such that “the first device region 9A” is replaced with the “second device region 9B” and “one side (first side surface 5A side)” is replaced with the “other side (second side). 2 side surface 5B side)”, and “the other side (second side surface 5B side)” is replaced with “one side (first side surface 5A side)”.
  • the semiconductor device 1A includes a p-type (second conductivity type) body region 24 formed in the surface layer portion of the first main surface 3 in the first device region 9A.
  • the body region 24 is formed in the surface layer portion of the second semiconductor region 7 .
  • the body region 24 is formed in the surface layer portion of the first main surface 3 (second semiconductor region 7) spaced apart from the bottom wall of the first trench isolation structure 10A.
  • the body region 24 may be formed over the entire surface layer portion of the second semiconductor region 7 in the first device region 9A.
  • the semiconductor device 1A includes a plurality of trench structures 30 formed in the first main surface 3 in the first device region 9A.
  • the plurality of trench structures 30 are arranged in the first direction X at intervals and formed in strips extending in the second direction Y, respectively. That is, the plurality of trench structures 30 are formed in stripes extending in the second direction Y. As shown in FIG.
  • the plurality of trench structures 30 are preferably arranged in the first direction X at substantially equal intervals. Both ends of the plurality of trench structures 30 in the second direction Y are connected to the first trench isolation structure 10A.
  • the plurality of trench structures 30 includes a plurality of first trench structures 30A and a plurality of second trench structures 30B having a structure different from the plurality of first trench structures 30A.
  • the multiple first trench structures 30A are each formed in a band shape extending in the second direction Y.
  • the plurality of second trench structures 30B are spaced apart in the first direction X from the plurality of first trench structures 30A so as to face at least one first trench structure 30A.
  • the plurality of second trench structures 30B are each formed in a strip shape extending substantially parallel to the plurality of first trench structures 30A.
  • the plurality of second trench structures 30B each have a width in the first direction X substantially equal to the width of the first trench structures 30A.
  • Each of the plurality of second trench structures 30B has a length in the second direction Y substantially equal to the length of the first trench structures 30A adjacent in the first direction X. As shown in FIG.
  • each second trench structure 30B faces at least one first trench structure 30A in the first direction X
  • the number and arrangement of the first and second trench structures 30A and 30B are arbitrary.
  • the number and arrangement of the first and second trench structures 30A, 30B are adjusted according to the electrical characteristics to be achieved.
  • the number of second trench structures 30B may be greater than or equal to the number of first trench structures 30A, or may be less than the number of first trench structures 30A.
  • the plurality of trench structures 30 are, in this embodiment, a plurality of trench units 30C forming a periodic arrangement pattern of the plurality of first and second trench structures 30A, 30B on the first main surface 3 (first device region 9A). including.
  • the multiple trench units 30C each include a pair of first and second trench structures 30A and 30B adjacent in the first direction X as minimum units, and are arranged in the first direction X.
  • the plurality of trench units 30C may include at least one first trench structure 30A and two second trench structures 30B sandwiching the at least one first trench structure 30A from the first direction X, respectively.
  • the plurality of trench units 30C each include a plurality of (two in this embodiment) first trench structures 30A adjacent in the first direction X in this embodiment.
  • the plurality of trench units 30C may be configured by one first trench structure 30A in the first direction X and the other second trench structure 30B in the first direction X, respectively. That is, the plurality of second trench structures 30B may be arranged alternately with the plurality of first trench structures 30A in the first direction X in such a manner as to sandwich one first trench structure 30A.
  • a specific configuration of one first trench structure 30A and a specific configuration of one second trench structure 30B will be described below with reference to FIGS. 4 to 8.
  • the first trench structure 30A includes a first trench 31, a first insulating film 32, a first source electrode 33, a first gate electrode 34 and a first intermediate insulating film 35.
  • the first trench 31 is formed in the first main surface 3 and defines wall surfaces (side walls and bottom walls) of the first trench structure 30A.
  • the first trench 31 penetrates the body region 24 and is spaced from the bottom of the second semiconductor region 7 to the first main surface 3 side.
  • the first trenches 31 have approximately the same depth as the isolation trenches 21 .
  • the first trench 31 has both ends communicating with the trench isolation structure 10 (isolation trench 21).
  • the first insulating film 32 covers the opening sidewalls and bottom sidewalls of the first trench 31 .
  • the opening sidewall surface is a wall surface located on the opening side of the first trench 31 with respect to the bottom of the body region 24 .
  • the bottom wall surface is a wall surface located on the bottom wall side of first trench 31 with respect to the bottom of body region 24 .
  • the first insulating film 32 is connected to the isolation insulating film 22 at the communicating portion between the isolation trench 21 and the first trench 31 .
  • the first insulating film 32 in this embodiment, includes a first lower insulating film 32a and a first upper insulating film 32b having a thickness different from that of the first lower insulating film 32a.
  • the first lower insulating film 32 a covers the bottom side wall of the first trench 31 .
  • the first lower insulating film 32 a is in contact with the second semiconductor region 7 exposed from the wall surface of the first trench 31 .
  • the first lower insulating film 32 a covers the opening side wall surface and the bottom side wall surface of the first trench 31 at both ends of the first trench 31 and is connected to the isolation insulating film 22 of the trench isolation structure 10 .
  • the first lower insulating film 32a may contain silicon oxide.
  • the first lower insulating film 32a is formed as a relatively thick field insulating film.
  • the first upper insulating film 32b covers the side walls of the opening of the first trench 31 .
  • the first upper insulating film 32 b has a portion covering the second semiconductor region 7 and a portion covering the body region 24 .
  • the covering area of the first upper insulating film 32 b with respect to the body region 24 is larger than the covering area of the first upper insulating film 32 b with respect to the second semiconductor region 7 .
  • the first upper insulating film 32b may contain silicon oxide.
  • the first upper insulating film 32b is formed as a gate insulating film thinner than the first lower insulating film 32a.
  • the first source electrode 33 is buried on the bottom wall side of the first trench 31 with the first insulating film 32 (specifically, the first lower insulating film 32a) interposed therebetween.
  • the first source electrode 33 faces the second semiconductor region 7 with the first lower insulating film 32a interposed therebetween.
  • the first source electrode 33 is formed in a band shape extending in the second direction Y when viewed from above, and is formed in a columnar shape extending in the normal direction Z when viewed in cross section.
  • the first source electrode 33 is connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the first trench 31 .
  • the connecting portion of the separation electrode 23 and the first source electrode 33 may be regarded as part of the separation electrode 23 or may be regarded as part of the first source electrode 33 .
  • the first source electrode 33 is formed as a field electrode to which a source potential is applied.
  • the first source electrode 33 may contain conductive polysilicon.
  • the first source electrode 33 includes a plurality of first projections 36 projecting from the bottom wall side of the first trench 31 toward the opening side.
  • the plurality of first projecting portions 36 includes a first projecting portion 36A on one side (first side surface 5A side) and a first projecting portion 36A on one side (second side surface 5B) separated in the second direction Y from the first projecting portion 36A on one side. side) of the first projecting portion 36B.
  • the pair of first protrusions 36A and 36B are formed at both end portions of the first trench 31, respectively, and drawn out to the opening side of the first trench 31 with the first lower insulating film 32a interposed therebetween.
  • the pair of first projecting portions 36A and 36B extend in the second direction Y and are connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the first trench 31 .
  • the pair of first protrusions 36A and 36B partition the wall surface of the first trench 31 and the first recess 37 on the opening side of the first trench 31 .
  • the first recess 37 is partitioned into strips extending in the second direction Y in plan view.
  • the first protrusion 36A on one side has a first length L1
  • the first protrusion 36B on the other side has substantially the same length L1. It has a second length L2 (L1 ⁇ L2).
  • the first gate electrode 34 is embedded in the opening side of the first trench 31 with the first insulating film 32 (specifically, the first upper insulating film 32b) interposed therebetween. Specifically, the first gate electrode 34 is embedded in the first recess 37 between the pair of first protrusions 36A and 36B on the opening side of the first trench 31 . The first gate electrode 34 faces the body region 24 and the second semiconductor region 7 with the first upper insulating film 32b interposed therebetween.
  • the first gate electrode 34 is formed in a strip shape extending in the second direction Y in plan view.
  • the first gate electrode 34 has a thickness in the normal direction Z that is less than the thickness of the first source electrode 33 .
  • First gate electrode 34 has an upper end located on the bottom wall side of first trench 31 with respect to first main surface 3 .
  • the first gate electrode 34 may comprise conductive polysilicon.
  • the first intermediate insulating film 35 is interposed between the first source electrode 33 and the first gate electrode 34 in the first trench 31 to electrically insulate the first source electrode 33 and the first gate electrode 34 from each other. .
  • the first intermediate insulating film 35 continues to the first insulating film 32 (the first lower insulating film 32 a and the first upper insulating film 32 b ) within the first trench 31 .
  • the first intermediate insulating film 35 is preferably thicker than the first upper insulating film 32b.
  • the first intermediate insulating film 35 may contain silicon oxide.
  • the second trench structure 30B includes a second trench 41, a second insulating film 42, a second source electrode 43, a second gate electrode 44 and a second intermediate insulating film 45.
  • the second trench 41 is formed in the first main surface 3 spaced apart from the first trench 31 in the first direction X, and defines wall surfaces (side walls and bottom walls) of the second trench structure 30B.
  • the second trench 41 penetrates the body region 24 and is spaced from the bottom of the second semiconductor region 7 to the first main surface 3 side.
  • the second trench 41 has approximately the same depth as the first trench 31 .
  • the second trench 41 has both ends communicating with the trench isolation structure 10 (isolation trench 21).
  • the second insulating film 42 covers the opening sidewalls and bottom sidewalls of the second trenches 41 .
  • the opening side wall surface is a wall surface located on the opening side of the second trench 41 with respect to the bottom of the body region 24 .
  • the bottom wall surface is a wall surface located on the bottom wall side of second trench 41 with respect to the bottom of body region 24 .
  • the second insulating film 42 is connected to the isolation insulating film 22 at the communicating portion between the isolation trench 21 and the second trench 41 .
  • the second insulating film 42 in this embodiment includes a second lower insulating film 42a and a second upper insulating film 42b having a thickness different from that of the second lower insulating film 42a.
  • the second lower insulating film 42 a covers the bottom side wall of the second trench 41 .
  • the second lower insulating film 42 a is in contact with the second semiconductor region 7 exposed from the wall surface of the second trench 41 .
  • the second lower insulating film 42 a covers the opening side wall surface and the bottom side wall surface of the second trench 41 at both end portions of the second trench 41 and is connected to the isolation insulating film 22 of the trench isolation structure 10 .
  • the second lower insulating film 42a may contain silicon oxide.
  • the second lower insulating film 42a is formed as a relatively thick field insulating film like the first lower insulating film 32a.
  • the second upper insulating film 42b covers the side walls of the opening of the second trench 41 .
  • the second upper insulating film 42 b has a portion covering the second semiconductor region 7 and a portion covering the body region 24 .
  • the area covered by the second upper insulating film 42 b with respect to the body region 24 is larger than the area covered with the second upper insulating film 42 b with respect to the second semiconductor region 7 .
  • the second upper insulating film 42b may contain silicon oxide.
  • the second upper insulating film 42b is formed as a gate insulating film thinner than the second lower insulating film 42a.
  • the second source electrode 43 is buried on the bottom wall side of the second trench 41 with the second insulating film 42 (specifically, the second lower insulating film 42a) interposed therebetween.
  • the second source electrode 43 faces the second semiconductor region 7 with the second lower insulating film 42a interposed therebetween.
  • the second source electrode 43 is formed in a band shape extending in the second direction Y when viewed from above, and is formed in a columnar shape extending in the normal direction Z when viewed in cross section.
  • the second source electrode 43 is connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the second trench 41 .
  • a connection portion between the separation electrode 23 and the second source electrode 43 may be regarded as part of the separation electrode 23 or may be regarded as part of the second source electrode 43 .
  • the second source electrode 43 like the first source electrode 33, is formed as a field electrode to which a source potential is applied.
  • the second source electrode 43 may contain conductive polysilicon.
  • the second source electrode 43 includes a plurality of second protrusions 46 protruding from the bottom wall side of the second trench 41 toward the opening side.
  • the plurality of second protrusions 46 includes a second protrusion 46A on one side (first side surface 5A side) and a second protrusion 46A on the other side (second side surface 5B) separated in the second direction Y from the second protrusion 46A on one side. side) of the second protrusion 46B.
  • a pair of second protrusions 46A and 46B are formed at both end portions of the second trench 41, respectively, and drawn out to the opening side of the second trench 41 with the second lower insulating film 42a interposed therebetween.
  • a pair of second projecting portions 46A and 46B extend in the second direction Y and are connected to the isolation electrode 23 at the communicating portion between the isolation trench 21 and the second trench 41 .
  • the pair of second protrusions 46A and 46B have different lengths in the longitudinal direction of the second trench 41 (second direction Y).
  • the second projecting portion 46A on one side has a third length L3 (L1 ⁇ L3) that is substantially equal to the first length L1 of the first projecting portion 36A on one side in the second direction Y.
  • the second protrusion 46B on the other side has a fourth length L4 (L1 ⁇ L2 ⁇ L3 ⁇ L4) different from the third length L3 of the second protrusion 46A on the one side in the second direction Y. ing.
  • the fourth length L4 exceeds the third length L3 (L3 ⁇ L4). That is, the fourth length L4 of the second projecting portion 46B on the other side exceeds the first length L1 and the second length L2 (L1 ⁇ L2 ⁇ L4).
  • the second projecting portion 46A on one side faces the first projecting portion 36A on one side with a part of the chip 2 (specifically, the second semiconductor region 7 and the body region 24) interposed therebetween. not facing The second projecting portion 46B on the other side faces the first projecting portion 36B on the other side and the first gate electrode 34 with a part of the chip 2 (specifically, the second semiconductor region 7 and the body region 24) interposed therebetween. ing.
  • the pair of second protrusions 46A and 46B partition the wall surface of the second trench 41 and the second recess 47 on the opening side of the second trench 41 .
  • the second recess 47 is partitioned into strips extending in the second direction Y in plan view.
  • the second recess 47 has a length in the second direction Y that is less than the length of the first recess 37 .
  • the second gate electrode 44 is embedded in the opening side of the second trench 41 with the second insulating film 42 (specifically, the second upper insulating film 42b) interposed therebetween. Specifically, the second gate electrode 44 is embedded in the second recess 47 between the pair of second protrusions 46A and 46B on the opening side of the second trench 41 .
  • the second gate electrode 44 faces the body region 24 and the second semiconductor region 7 with the second upper insulating film 42b interposed therebetween.
  • the second gate electrode 44 is formed in a strip shape extending in the second direction Y in plan view. In this embodiment, the second gate electrode 44 faces the first gate electrodes 34 adjacent to each other in the first direction X and does not face the pair of first projections 36A and 36B.
  • the second gate electrode 44 has a length in the second direction Y shorter than that of the first gate electrode 34 .
  • the second gate electrode 44 has a thickness in the normal direction Z that is less than the thickness of the second source electrode 43 .
  • Second gate electrode 44 has an upper end located on the bottom wall side of second trench 41 with respect to first main surface 3 .
  • the second gate electrode 44 may comprise conductive polysilicon.
  • the second intermediate insulating film 45 is interposed between the second source electrode 43 and the second gate electrode 44 in the second trench 41 to electrically insulate the second source electrode 43 and the second gate electrode 44. .
  • the second intermediate insulating film 45 continues to the second insulating film 42 (the second lower insulating film 42 a and the second upper insulating film 42 b ) within the second trench 41 .
  • the second intermediate insulating film 45 is preferably thicker than the second upper insulating film 42b.
  • the second intermediate insulating film 45 may contain silicon oxide.
  • the semiconductor device 1A includes a trench connection structure 50 connected to the second trench structure 30B.
  • Trench connect structure 50 may be referred to as a "trench connect structure.”
  • the trench connection structure 50 is pulled out from the second trench structure 30B toward the first trench structure 30A and connected to the first trench structure 30A.
  • a plurality of trench connection structures 50 are drawn from a plurality of second trench structures 30B toward adjacent first trench structures 30A so as to be connected to adjacent first trench structures 30A.
  • the trench connection structure 50 is not formed in the region between the pair of adjacent first trench structures 30A and the region between the pair of adjacent second trench structures 30B.
  • the plurality of trench connection structures 50 each extend in a direction (specifically, a first direction X perpendicular to the second direction Y) intersecting the extending direction (second direction Y) of the second trench structure 30B.
  • the plurality of trench connection structures 50 are formed between the pair of first protrusions 36A, 36B of the first trench structure 30A adjacent from any region between the pair of second protrusions 46A, 46B of the second trench structure 30B. Each is pulled out toward an arbitrary area.
  • the plurality of trench connection structures 50 are arranged at positions close to the second protrusions 46B on the other side with respect to the second protrusions 46A on one side. That is, the plurality of trench connection structures 50 are arranged at positions where the distance from the second projecting portion 46B on the other side is less than the distance from the second projecting portion 46A on the one side.
  • a plurality of trench connection structures 50 are positioned on the same line extending in the second direction Y in this embodiment.
  • the trench connection structure 50 has a width in the second direction Y substantially equal to the width in the first direction X of the second trench structure 30B (first trench structure 30A).
  • the trench connection structure 50 includes connection trenches 51 , connection insulating films 52 , source connection electrodes 53 , gate connection electrodes 54 and intermediate connection insulating films 55 .
  • the connection trench 51 is formed in the first main surface 3 and forms the wall surfaces (side walls and bottom wall) of the trench connection structure 50 .
  • the connection trench 51 passes through the body region 24 and is spaced from the bottom of the second semiconductor region 7 to the first main surface 3 side.
  • connection trench 51 has a depth substantially equal to that of the second trench 41 (first trench 31). Connection trench 51 communicates with first trench 31 and second trench 41 . Specifically, the connection trench 51 communicates with the region between the pair of first protrusions 36A and 36B of the first trench 31 and the region between the pair of second protrusions 46A and 46B of the second trench 41. ing.
  • connection insulating film 52 covers the side walls of the opening and the bottom side wall of the connection trench 51 .
  • the opening sidewall surface is a wall surface located on the opening side of the connection trench 51 with respect to the bottom of the body region 24 .
  • the bottom wall surface is a wall surface located on the bottom wall side of connection trench 51 with respect to the bottom of body region 24 .
  • the connection insulating film 52 is connected to the second insulating film 42 at the communication portion between the second trench 41 and the connection trench 51 , and is connected to the first insulating film 32 at the communication portion between the first trench 31 and the connection trench 51 .
  • the connection insulating film 52 includes a lower connection insulating film 52a and an upper connection insulating film 52b having a thickness different from that of the lower connection insulating film 52a.
  • the lower connection insulating film 52 a covers the bottom side wall surface of the connection trench 51 .
  • the lower connection insulating film 52 a is in contact with the second semiconductor region 7 exposed from the wall surface of the connection trench 51 .
  • the lower connection insulating film 52a is connected to the second lower insulating film 42a at the communicating portion between the second trench 41 and the connection trench 51, and is connected to the first lower insulating film 32a at the communicating portion between the first trench 31 and the connection trench 51.
  • the lower connection insulating film 52a may contain silicon oxide.
  • the lower connection insulating film 52a is formed as a relatively thick field insulating film like the second lower insulating film 42a (first lower insulating film 32a).
  • the upper connection insulating film 52b covers the side walls of the opening of the connection trench 51 .
  • the upper connection insulating film 52 b has a portion covering the second semiconductor region 7 and a portion covering the body region 24 .
  • the area covered by the upper connection insulating film 52 b with respect to the body region 24 is larger than the area covered with the upper connection insulating film 52 b with respect to the second semiconductor region 7 .
  • the upper connection insulating film 52b is connected to the second upper insulating film 42b at the communicating portion of the second trench 41 and the connection trench 51, and is connected to the first upper insulating film 32b at the communicating portion of the first trench 31 and the connection trench 51. ing.
  • the upper connection insulating film 52b may contain silicon oxide.
  • the upper connection insulating film 52b is formed as a gate insulating film thinner than the lower connection insulating film 52a, like the second upper insulating film 42b (the first upper insulating film 32b).
  • the source connection electrode 53 is buried on the bottom wall side of the connection trench 51 with the connection insulating film 52 (specifically, the lower connection insulating film 52a) interposed therebetween.
  • the source connection electrode 53 faces the second semiconductor region 7 with the lower connection insulating film 52a interposed therebetween.
  • the source connection electrode 53 is formed in a strip shape extending in the first direction X in plan view, and in a columnar shape extending in the normal direction Z in cross section view.
  • the source connection electrode 53 is connected to the second source electrode 43 at the communicating portion of the second trench 41 and the connection trench 51 and is connected to the first source electrode 33 at the communicating portion of the first trench 31 and the connection trench 51 . That is, the source connection electrode 53 is electrically connected to the first source electrode 33 and the second source electrode 43 . Also, the source connection electrode 53 is electrically connected to the separation electrode 23 via the first source electrode 33 and the second source electrode 43 .
  • the source connection electrode 53 is formed as a field electrode to which a source potential is applied together with the first source electrode 33 and the second source electrode 43 .
  • the source connection electrode 53 may contain conductive polysilicon.
  • the gate connection electrode 54 is embedded in the opening side of the connection trench 51 with the connection insulating film 52 (specifically, the upper connection insulating film 52b) interposed therebetween.
  • the gate connection electrode 54 faces the body region 24 and the second semiconductor region 7 with the upper connection insulating film 52b interposed therebetween.
  • the gate connection electrode 54 is formed in a strip shape extending in the first direction X in plan view.
  • the gate connection electrode 54 overlaps the entire source connection electrode 53 in plan view, and does not expose the source connection electrode 53 .
  • the gate connection electrode 54 is connected to the second gate electrode 44 at the communicating portion of the second trench 41 and the connection trench 51 and is connected to the first gate electrode 34 at the communicating portion of the first trench 31 and the connection trench 51 .
  • the gate connection electrode 54 is electrically connected to the first gate electrode 34 and the second gate electrode 44 .
  • the gate connection electrode 54 in this form transmits the gate potential applied to the first gate electrode 34 to the second gate electrode 44 .
  • the gate connection electrode 54 has a thickness in the normal direction Z that is less than the thickness of the source connection electrode 53 .
  • Gate connection electrode 54 has an upper end located on the bottom wall side of connection trench 51 with respect to first main surface 3 .
  • Gate connection electrode 54 may include conductive polysilicon.
  • the intermediate connection insulating film 55 is interposed between the source connection electrode 53 and the gate connection electrode 54 within the connection trench 51 to electrically insulate the source connection electrode 53 and the gate connection electrode 54 .
  • the intermediate connection insulating film 55 continues to the lower connection insulating film 52 a and the upper connection insulating film 52 b in the connection trench 51 .
  • the intermediate connection insulating film 55 is connected to the second intermediate insulating film 45 at the communicating portion of the second trench 41 and the connection trench 51 and is connected to the first intermediate insulating film 35 at the communicating portion of the first trench 31 and the connection trench 51 . ing. Like the second intermediate insulating film 45 (first intermediate insulating film 35), the intermediate connection insulating film 55 is preferably thicker than the upper connection insulating film 52b. The intermediate connection insulating film 55 may contain silicon oxide.
  • the semiconductor device 1A includes a plurality of source regions 60 respectively formed in regions between the plurality of trench structures 30 in the surface layer portion of the body region 24 .
  • the plurality of source regions 60 each have a higher n-type impurity concentration than the second semiconductor region 7 and are formed spaced apart from the bottom of the body region 24 .
  • the plurality of source regions 60 are divided into regions between the first trench structures 30A and the second trench structures 30B adjacent to each other, regions between the first trench structures 30A adjacent to each other, and second trench structures 30B adjacent to each other. are formed in the regions between them.
  • a plurality of source regions 60 form channels with the second semiconductor region 7 controlled by the first trench structure 30A and the second trench structure 30B.
  • the plurality of source regions 60 are each formed in a strip shape extending in the second direction Y in the inner portion of the first main surface 3 from the plurality of trench connection structures 50 . More specifically, the plurality of source regions 60 are formed in regions on one side of the plurality of trench connection structures 50 on the side of the first and second protrusions 36A and 46A, and the first and second protrusions on the other side. It is not formed in the regions on the sides of the portions 36B and 46B. A plurality of source regions 60 are connected to the first and second trench structures 30A and 30B in the first direction X and spaced apart from the plurality of trench connection structures 50 in the second direction Y. As shown in FIG.
  • the semiconductor device 1A includes a plurality of contact holes 61 respectively formed in the first main surface 3 so as to penetrate the plurality of source regions 60 .
  • a plurality of contact holes 61 are formed spaced apart from the bottom of body region 24 .
  • a plurality of contact holes 61 are formed in regions between the plurality of trench structures 30 respectively.
  • the plurality of contact holes 61 are formed in regions between the first trench structures 30A and the second trench structures 30B adjacent to each other, regions between the first trench structures 30A adjacent to each other, and second trench structures 30A adjacent to each other. They are respectively formed in the regions between the two trench structures 30B.
  • the plurality of contact holes 61 are each formed in a strip shape extending in the second direction Y in the inner portion of the first main surface 3 from the plurality of trench connection structures 50 . More specifically, the plurality of contact holes 61 are formed in regions on one side of the plurality of trench connection structures 50 on the side of the first and second protrusions 36A and 46A, and the first and second protrusions on the other side. It is not formed in the regions on the sides of the portions 36B and 46B.
  • the plurality of contact holes 61 are formed in the first direction X at intervals from the first and second trench structures 30A and 30B, and are formed at intervals in the second direction Y from the plurality of trench connection structures 50. .
  • the arrangement pattern of the plurality of contact holes 61 is arbitrary.
  • the plurality of contact holes 61 may be formed at intervals in the second direction Y in regions between the plurality of trench structures 30 .
  • the semiconductor device 1A includes a plurality of p-type contact regions 62 respectively formed in regions along the plurality of contact holes 61 in the surface layer portion of the body region 24 .
  • the plurality of contact regions 62 each have a p-type impurity concentration higher than that of the body region 24 , and cover the bottom walls of the plurality of contact holes 61 at intervals from the bottom of the body region 24 .
  • the plurality of contact regions 62 may cover sidewalls of the plurality of contact holes 61 .
  • the semiconductor device 1A includes a main surface insulating film 70 (insulating film) covering the first main surface 3 .
  • the main surface insulating film 70 may be called an "interlayer insulating film".
  • the main surface insulating film 70 may have a laminated structure in which a plurality of insulating films are laminated, or may have a single-layer structure consisting of a single insulating film.
  • Main surface insulating film 70 may include at least one of a silicon oxide film, a silicon nitride film, and a silicon oxynitride film.
  • the main surface insulating film 70 covers the plurality of trench isolation structures 10 , the plurality of first trench structures 30 ⁇ /b>A, the plurality of second trench structures 30 ⁇ /b>B and the plurality of trench connection structures 50 on the first main surface 3 .
  • the main surface insulating film 70 may cover the entire first main surface 3 .
  • the semiconductor device 1A includes a plurality of first source via electrodes 71 respectively connected to the corresponding first source electrodes 33 on the plurality of first trench structures 30A.
  • a plurality of first source via electrodes 71 are connected to corresponding first protrusions 36A on one side through main surface insulating film 70, and are not connected to first protrusions 36B on the other side.
  • the plurality of first source via electrodes 71 are connected to the corresponding first protruding portions 36A on one side in a one-to-one correspondence.
  • the plurality of first source via electrodes 71 are arranged at intervals in the first direction X and face each other in the first direction X in plan view.
  • the plurality of first source via electrodes 71 may be connected to corresponding first projecting portions 36A on one side in a one-to-many correspondence relationship.
  • the plurality of first source via electrodes 71 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y with a shift from each other.
  • the semiconductor device 1A includes a plurality of second source via electrodes 72 respectively connected to the corresponding second source electrodes 43 on the plurality of second trench structures 30B.
  • a plurality of second source via electrodes 72 penetrate through the main surface insulating film 70 and are connected to the corresponding pair of second protrusions 46A and 46B, respectively.
  • the plurality of second source via electrodes 72 are composed of a second source via electrode 72A on one side connected to the second projecting portion 46A on one side, and a second source via electrode 72A on one side connected to the second projecting portion 46B on the other side. side second source via electrode 72B.
  • the plurality of second source via electrodes 72A on one side are connected to the corresponding second protrusions 46A on one side in a one-to-one correspondence relationship.
  • the plurality of second source via electrodes 72A on one side are arranged at intervals in the first direction X and face each other in the first direction X.
  • the plurality of second source via electrodes 72 ⁇ /b>A on one side are arranged at intervals in the first direction X from the plurality of first source via electrodes 71 and face the plurality of first source via electrodes 71 in the first direction X.
  • the plurality of second source via electrodes 72A on one side may be connected to the corresponding second protrusions 46A on one side in a one-to-many correspondence relationship.
  • the plurality of second source via electrodes 72A on one side do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y with a shift from each other.
  • the plurality of second source via electrodes 72 ⁇ /b>A on one side may be arranged shifted in the second direction Y with respect to the plurality of first source via electrodes 71 .
  • the plurality of second source via electrodes 72B on the other side are connected to the corresponding second protrusions 46B on the other side in a one-to-one correspondence.
  • the plurality of second source via electrodes 72B on the other side are arranged at intervals in the first direction X and face each other in the first direction X. As shown in FIG.
  • the plurality of second source via electrodes 72B on the other side may be connected to the corresponding second protrusions 46B on the other side in a one-to-many correspondence relationship.
  • the plurality of second source via electrodes 72B on the other side do not necessarily need to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y with a shift from each other.
  • the plurality of second source via electrodes 72B on the other side are connected to the corresponding second protruding portions 46B on the other side at positions closer to the second gate electrode 44 than the end portions of the corresponding second trench structures 30B in plan view. It is That is, the plurality of second source via electrodes 72B on the other side are arranged on the corresponding second protruding portions 46B on the other side such that the distance from the second gate electrode 44 is less than the distance from the end of the second trench structure 30B. connected to each other. In addition, the plurality of second source via electrodes 72B on the other side are closer to the second gate electrode 44 than the separation electrode 23 in plan view.
  • the plurality of second source via electrodes 72B on the other side face the first gate electrodes 34 adjacent to each other in the first direction X in plan view, and do not face the first projections 36B on the other side.
  • the second source via electrode on the other side is set. 72B is placed on the line.
  • the semiconductor device 1A includes multiple third source via electrodes 73 connected to multiple source regions 60 on the first main surface 3 .
  • a plurality of third source via electrodes 73 penetrate through the main surface insulating film 70 and are embedded in the plurality of contact holes 61 respectively.
  • a plurality of third source via electrodes 73 are electrically connected to source region 60 and contact region 62 in each contact hole 61 .
  • the plurality of third source via electrodes 73 are each formed in a strip shape extending in the second direction Y in the inner portion of the first main surface 3 from the plurality of trench connection structures 50, and are trench-connected in the first direction X. It does not face structure 50 .
  • the semiconductor device 1A includes a plurality of gate via electrodes 74 respectively connected to the corresponding first gate electrodes 34 on the plurality of first trench structures 30A.
  • a plurality of gate via electrodes 74 penetrate through the main surface insulating film 70 and are connected to the corresponding first gate electrodes 34 respectively.
  • the plurality of gate via electrodes 74 are connected to the first gate electrodes 34 in a one-to-one correspondence relationship, and are not connected to the second gate electrodes 44 . That is, the semiconductor device 1A does not include the gate via electrode 74 connected to the second gate electrode 44 above the second trench structure 30B.
  • a plurality of gate via electrodes 74 are electrically connected to the second gate electrode 44 through the first gate electrode 34 and the gate connection electrode 54 .
  • the plurality of gate via electrodes 74 are arranged at intervals in the first direction X and face each other in the first direction X.
  • the multiple gate via electrodes 74 face the multiple first source via electrodes 71 in the second direction Y.
  • the plurality of gate via electrodes 74 may be connected to each first gate electrode 34 in a one-to-many correspondence relationship.
  • the plurality of gate via electrodes 74 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y so as to be shifted from each other.
  • the plurality of gate via electrodes 74 are arranged at positions close to the first projecting portion 36B on the other side of the trench connection structure 50 in plan view. In other words, the plurality of gate via electrodes 74 are connected to the corresponding first gate electrodes 34 so that the distance from the first projecting portion 36B on the other side is less than the distance from the trench connection structure 50 . In this embodiment, when a line is set that crosses the second source via electrode 72B on the other side in the first direction X in plan view, the plurality of gate via electrodes 74 are closer to the first projecting portion 36B on the other side than the line. placed in position.
  • the plurality of gate via electrodes 74 face the second projecting portion 46B on the other side adjacent to each other in the first direction X in plan view, and do not face the second gate electrode 44 .
  • a line is set that crosses the first gate electrode 34 in the first direction X in a range between the first projecting portion 36B on the other side and the second gate electrode 44 (the second source via electrode 72B on the other side) in plan view. Then, the gate via electrode 74 is arranged on the line.
  • the semiconductor device 1A includes gate wiring electrodes 80 arranged on a plurality of gate via electrodes 74 and transmitting gate potentials. Specifically, the gate wiring electrode 80 is arranged on the main surface insulating film 70 . Gate wiring electrode 80 includes gate pad electrode 80a and gate finger electrode 80b. The gate pad electrode 80a is a terminal electrode externally connected to a conductive connection member (eg, bonding wire, conductive plate, etc.). The gate pad electrode 80a is formed in a square shape on a portion along the central portion of the third side surface 5C in plan view.
  • a conductive connection member eg, bonding wire, conductive plate, etc.
  • the gate pad electrode 80a overlaps the pad region 8b of the outer region 8 in plan view.
  • the gate pad electrode 80a is spaced from the first trench isolation structure 10A (first device region 9A) and the second trench isolation structure 10B (second device region 9B) on the pad region 8b side in plan view. .
  • the gate pad electrode 80a does not overlap the plurality of first and second trench structures 30A and 30B in plan view.
  • the gate finger electrodes 80b are drawn out onto the main insulating film 70 from the gate pad electrodes 80a.
  • the gate finger electrodes 80b extend in strips along the periphery of the first main surface 3 so as to partition the inner region including the first and second device regions 9A and 9b in a plan view from a plurality of directions.
  • the gate finger electrodes 80b extend in strips along the first to third side surfaces 5A to 5C so as to partition the inner region from three directions in plan view.
  • the gate finger electrodes 80b may extend in a band shape (preferably square ring shape) along the first to fourth side surfaces 5A to 5D so as to partition the inner region from four directions in plan view.
  • the gate finger electrodes 80b are arranged along the first and second trench isolation structures 10A and 10B so as to intersect (specifically, orthogonally) end portions of the plurality of first and second trench structures 30A and 30B in plan view. extended.
  • the gate finger electrodes 80b overlap the plurality of separation electrodes 23, the plurality of the other-side first protrusions 36B, the plurality of the first gate electrodes 34, and the plurality of the other-side second protrusions 46B in a plan view, forming a second gate. It does not overlap the electrode 44 .
  • the gate finger electrodes 80 b are connected to a plurality of gate via electrodes 74 .
  • a gate potential applied to gate pad electrode 80 a is transmitted to multiple first gate electrodes 34 via gate finger electrodes 80 b and multiple gate via electrodes 74 .
  • Gate potentials applied to the plurality of first gate electrodes 34 are transmitted to the plurality of second gate electrodes 44 via the plurality of trench connection structures 50 .
  • the semiconductor device 1A includes source wiring electrodes 81 arranged on the plurality of first to third source via electrodes 71 to 73 and transmitting source potentials.
  • the source wiring electrode 81 is spaced apart from the gate wiring electrode 80 in the same layer as the gate wiring electrode 80 and faces the gate wiring electrode 80 laterally along the first main surface 3 .
  • the source wiring electrode 81 is arranged on the main surface insulating film 70 .
  • the source wiring electrode 81 includes a source pad electrode 81a.
  • the source pad electrode 81a is a terminal electrode externally connected to a conductive connection member (eg, bonding wire, conductive plate, etc.).
  • the source pad electrode 81a is arranged in a region partitioned by the gate wiring electrode 80 in plan view, and overlaps the first and second device regions 9A and 9b in plan view.
  • the source pad electrode 81a has a polygonal shape having a recess recessed from the center of the side along the third side surface 5C toward the fourth side surface 5D so as to match the gate pad electrode 80a in plan view. formed.
  • the source pad electrode 81a includes a plurality of first trench isolation structures 10A, a plurality of second trench isolation structures 10B, a plurality of first trench structures 30A, a plurality of second trench structures 30B, and a plurality of trench connection structures in plan view. Overlaps 50.
  • the source pad electrode 81a includes a plurality of first protrusions 36A on one side, a plurality of pairs of second protrusions 46A and 46B, a plurality of first gate electrodes 34, and a plurality of second protrusions 36A and 46B in plan view. It overlaps the gate electrode 44 and does not overlap the plurality of first protrusions 36B on the other side.
  • the source pad electrode 81a is connected to a plurality of first to third source via electrodes 71-73.
  • the source potential applied to source pad electrode 81 a is transmitted to multiple separation electrodes 23 , multiple first source electrodes 33 , multiple second source electrodes 43 and multiple source regions 60 .
  • the semiconductor device 1A includes a drain electrode 82 covering the second main surface 4.
  • the drain electrode 82 covers the entire second main surface 4 so as to be continuous with the first to fourth side surfaces 5A to 5D, and is electrically connected to the first semiconductor region 6. As shown in FIG.
  • the semiconductor device 1A includes the chip 2, the second trench structure 30B (groove structure), and the plurality of second source via electrodes 72.
  • Chip 2 has a first main surface 3 .
  • the second trench structure 30B includes a second trench 41 (groove), a second source electrode 43 (source electrode), and a second gate electrode 44 (gate electrode).
  • the second trench 41 is formed in the first main surface 3.
  • the second source electrode 43 is buried on the bottom side of the second trench 41 .
  • the second source electrode 43 includes second projections 46A and 46B (projections) on one side (the first side surface 5A side in this embodiment) and the other side (the second side surface 5B side in this embodiment).
  • the second protrusions 46A and 46B on one side and the other side protrude from the bottom side of the second trench 41 toward the opening side of the second trench 41 .
  • the second gate electrode 44 is embedded between the pair of second protrusions 46A and 46B on the opening side of the second trench 41.
  • the multiple second source via electrodes 72 include second source via electrodes 72A and 72B (source via electrodes) on one side and the other side.
  • the second source via electrodes 72A, 72B on one side and the other side are respectively connected to the second protrusions 46A, 46B on the one side and the other side on the second trench structure 30B.
  • the source resistance Rs can be precisely adjusted by adjusting the spacing between the pair of second protrusions 46A and 46B and the spacing between the pair of second source via electrodes 72A and 72B. Therefore, it is possible to provide the semiconductor device 1A having an appropriate source resistance Rs.
  • the semiconductor device 1A preferably does not have the gate via electrode 74 connected to the second gate electrode 44 above the second trench structure 30B. According to this structure, the spacing between the pair of second protrusions 46A and 46B and the spacing between the pair of second source via electrodes 72A and 72B can be adjusted without being restricted by the design rule of the gate via electrode 74. FIG.
  • the semiconductor device 1A preferably includes a gate wiring electrode 80 (gate wiring) and a source wiring electrode 81 (source wiring).
  • the gate wiring electrode 80 is preferably arranged on the second trench structure 30B so as not to overlap the second gate electrode 44 in plan view.
  • the source wiring electrode 81 is arranged on the second trench structure 30B so as to overlap the pair of second protrusions 46A, 46B and the second gate electrode 44 in plan view, and is connected to the pair of second source via electrodes 72A, 72B. It is preferable that
  • the source wiring electrode 81 can be electrically connected to the pair of second source via electrodes 72A and 72B without being restricted by the design rule of the gate via electrode 74.
  • the source wiring electrode 81 preferably overlaps the entire second gate electrode 44 in plan view.
  • the gate wiring electrode 80 may overlap one or both of the pair of second protrusions 46A and 46B in plan view. In this form, the gate wiring electrode 80 overlaps the second projecting portion 46B on the other side and does not overlap the second projecting portion 46A on the one side in plan view.
  • the semiconductor device 1A preferably includes a trench connection structure 50 (groove connection structure) connected to the second trench structure 30B.
  • the trench connection structure 50 preferably includes a connection trench 51 (connection trench) and a gate connection electrode 54 .
  • Connection trench 51 is formed in first main surface 3 so as to communicate with second trench 41 .
  • a gate connection electrode 54 is embedded in the connection trench 51 so as to be connected to the second gate electrode 44 . According to this structure, a gate potential can be applied to the second gate electrode 44 via the gate connection electrode 54 .
  • the trench connection structure 50 preferably includes a source connection electrode 53 embedded in the bottom side of the connection trench 51 so as to be connected to the second source electrode 43 .
  • the gate connection electrode 54 is preferably embedded on the opening side of the connection trench 51 .
  • the gate connection electrode 54 may face the entire source connection electrode 53 in plan view.
  • the semiconductor device 1A may have a second protrusion 46B on the other side that is longer than the second protrusion 46A on the one side.
  • the source resistance Rs can be precisely adjusted by adjusting the length of the second projecting portion 46B on the other side.
  • the second source via electrode 72B on the other side may be connected to the second protrusion 46B on the other side at a position close to the second gate electrode 44 . In this case, the distance between the pair of second source via electrodes 72A and 72B can be adjusted using the relatively long second projecting portion 46B on the other side.
  • the semiconductor device 1A includes a chip 2, a first trench structure 30A (first groove structure), a second trench structure 30B (second groove structure), a first source via electrode 71, a plurality of second source via electrodes 72, and gate via electrodes. 74 may have a combination structure.
  • Chip 2 has a first main surface 3 .
  • the first trench structure 30A includes a first trench 31 (first groove), a first source electrode 33 and a first gate electrode 34. As shown in FIG.
  • the first trench 31 is formed in the first main surface 3 .
  • the first source electrode 33 is buried on the bottom side of the first trench 31 .
  • the first source electrode 33 includes first protrusions 36A and 36B on one side (the first side surface 5A side in this embodiment) and the other side (the second side surface 5B side in this embodiment).
  • the first protrusions 36A and 36B on one side and the other side protrude from the bottom side of the first trench 31 toward the opening side.
  • the first gate electrode 34 is embedded between the pair of first protrusions 36A and 36B on the opening side of the first trench 31 .
  • the second trench structure 30B includes a second trench 41 (second groove), a second source electrode 43, and a second gate electrode 44.
  • the second trench 41 is formed in the first main surface 3 adjacent to the first trench 31 .
  • the second source electrode 43 is buried on the bottom side of the second trench 41 .
  • the second source electrode 43 includes second protrusions 46A and 46B on one side and the other side.
  • the second protrusions 46A and 46B on one side and the other side protrude from the bottom side of the second trench 41 toward the opening side.
  • the second gate electrode 44 is embedded between the pair of second protrusions 46A and 46B on the opening side of the second trench 41 .
  • the first source via electrode 71 is connected to the first projecting portion 36A on one side above the first trench structure 30A.
  • the plurality of second source via electrodes 72 includes second source via electrodes 72A and 72B on one side and the other side.
  • the second source via electrodes 72A, 72B on one side and the other side are respectively connected to the second protrusions 46A, 46B on the one side and the other side on the second trench structure 30B.
  • a gate via electrode 74 is connected to the first gate electrode 34 over the first trench structure 30A.
  • the spacing between the pair of second protrusions 46A and 46B and the spacing between the pair of second source via electrodes 72A and 72B can be adjusted. allows the source resistance Rs to be precisely adjusted. Therefore, it is possible to provide the semiconductor device 1A having an appropriate source resistance Rs.
  • the second trench structure 30B can have a second source electrode 43 with a shortened current path compared to the first trench structure 30A. That is, the first trench structure 30A may have a first source resistance component Rs1, while the second trench structure 30B may have a second source resistance component Rs2 less than the first source resistance component Rs1 (Rs2 ⁇ Rs1).
  • the first source resistance component Rs1 and the second source resistance component Rs2 are each one element of the source resistance Rs. Thereby, the source resistance Rs can be reduced.
  • FIG. 9 is an electrical circuit diagram showing the switching circuit 90.
  • the switching circuit 90 includes a high-side first transistor Tr1, a low-side second transistor Tr2 connected in series with the first transistor Tr1, and an output wiring Wout connected to a connection portion between the first transistor Tr1 and the second transistor Tr2. including.
  • the semiconductor device 1A according to the first embodiment is applied to each of the first transistor Tr1 and the second transistor Tr2.
  • the first transistor Tr1 includes a first gate G1 (gate wiring electrode 80), a first source S1 (source wiring electrode 81), and a first drain D1 (drain electrode 82).
  • the first drain D1 is electrically connected to a high potential (eg power supply voltage BV).
  • the first gate G1 forms with the first source S1 a first gate-source voltage VgsH and the first drain D1 forms with the first source S1 a first drain-source voltage VdsH.
  • the second transistor Tr2 includes a second gate G1 (gate wiring electrode 80), a second source G2 (source wiring electrode 81), and a second drain D2 (drain electrode 82).
  • the second drain D2 is electrically connected to the first source S1 to form a drain-source node Nds.
  • the second source S2 is electrically connected to a low potential (eg, ground).
  • the second gate G2 forms with the second source S2 a second gate-source voltage VgsL
  • the second drain D2 forms with the second source S2 a second drain-source voltage VdsL.
  • the output wiring Wout is connected to the drain/source node Nds.
  • the second transistor Tr2 When the first transistor Tr1 is controlled to be on, the second transistor Tr2 is controlled to be off.
  • the first transistor Tr1 is controlled to be turned off, the second transistor Tr2 is controlled to be turned on.
  • a current generated by on/off control of the first transistor Tr1 and the second transistor Tr2 is flowed from the first transistor Tr1 to the output wiring Wout, or flowed from the output wiring Wout to the second transistor Tr2.
  • FIG. 10 is a graph showing switching characteristics when the semiconductor device according to the reference example is applied to the switching circuit 90 shown in FIG.
  • the vertical axis indicates voltage [V] and the horizontal axis indicates time [sec].
  • the semiconductor device according to the reference example is similar to the semiconductor according to the first embodiment, except that the plurality of trench structures 30 includes only the plurality of first trench structures 30A and does not include the second trench structures 30B and the trench connection structures 50. It has the same structure as the device 1A. That is, in the semiconductor device according to the reference example, the source resistance Rs is relatively high due to the absence of the second trench structure 30B. Other specific descriptions of the semiconductor device according to the reference example are omitted.
  • FIG. 10 shows the waveform of the first drain-source voltage VdsH and the waveform of the first gate-source voltage VgsH of the first high-side transistor Tr1.
  • FIG. 10 also shows the waveform of the second drain-source voltage VdsL and the waveform of the second gate-source voltage VgsL of the second transistor Tr2 on the low side.
  • FIG. 10 shows the waveform of the third drain-source voltage VbsL between the second semiconductor region 7 of the low-side second transistor Tr2 and the plurality of trench structures 30 (specifically, the first source electrode 33). It is
  • the second drain-source voltage VdsL and the third drain-source voltage of the second transistor Tr2 on the low side VbsL rises.
  • the third drain-source voltage VbsL rises to a value exceeding 1/2 of the power supply voltage BV. Both the peak portions of the second drain-source voltage VdsL and the third drain-source voltage VbsL are clamped.
  • the third drain-source voltage VbsL shows a steep rising characteristic due to the relatively high source resistance Rs, so that the depletion layer extending from the plurality of trench structures 30 (first trench structures 30A) width is insufficient. Therefore, voltage (electric field) is concentrated in the vicinity of the plurality of trench structures 30 in the second semiconductor region 7, resulting in a decrease in breakdown voltage VB and an increase in leakage current. As a result, the peak portion of the second drain-source voltage VdsL is clamped.
  • FIG. 11 is a graph showing switching characteristics when the semiconductor device 1A shown in FIG. 1 is applied to the switching circuit 90 shown in FIG.
  • the vertical axis indicates voltage [V] and the horizontal axis indicates time [sec].
  • FIG. 11 shows the waveform of the first drain-source voltage VdsH, the waveform of the first gate-source voltage VgsH, the waveform of the second drain-source voltage VdsL, the waveform of the second gate-source voltage VgsL. , and the waveform of the third drain-source voltage VbsL.
  • the semiconductor device 1A unlike the semiconductor device according to the reference example, clamping of the peak portion of the second drain-source voltage VdsL and clamping of the peak portion of the third drain-source voltage VbsL are suppressed. Further, in the semiconductor device 1A, a rapid rise in the third drain-source voltage VbsL is suppressed. The third drain-source voltage VbsL is suppressed to less than half the power supply voltage BV.
  • the second trench structure 30B has a second source electrode 43 with a shorter current path than the first trench structure 30A. That is, the first trench structure 30A has a first source resistance component Rs1, and the second trench structure 30B has a second source resistance component Rs2 less than the first source resistance component Rs1 (Rs2 ⁇ Rs1).
  • the depletion layer extending from the plurality of first trench structures 30A and the plurality of second trench structures 30B is reduced compared to the semiconductor device according to the reference example. Width can be extended. Thereby, in the second semiconductor region 7, voltage (electric field) concentration in the vicinity of the plurality of first trench structures 30A and the plurality of second trench structures 30B can be suppressed. As a result, a decrease in breakdown voltage VB can be suppressed, and leakage current can be reduced. Also, clamping of the second drain-source voltage VdsL can be suppressed.
  • the semiconductor device 1A preferably does not have the gate via electrode 74 connected to the second gate electrode 44 above the second trench structure 30B. According to this structure, the spacing between the pair of second protrusions 46A and 46B and the spacing between the pair of second source via electrodes 72A and 72B can be adjusted without being restricted by the design rule of the gate via electrode 74. FIG.
  • the semiconductor device 1A includes a source wiring electrode 81 (source wiring) connected to a first source via electrode 71 and a pair of second source via electrodes 72A and 72B, and a gate wiring electrode 80 (gate wiring) connected to a gate via electrode 74.
  • source wiring electrode 81 is arranged on the first trench structure 30A and the second trench structure 30B so as to overlap the first protrusion 36A on one side and the pair of second protrusions 46A and 46B in plan view. is preferred.
  • the gate via electrode 74 is preferably arranged on the first trench structure 30A so as to overlap the first gate electrode 34 in plan view.
  • the source wiring electrode 81 preferably overlaps the first gate electrode 34 and the second gate electrode 44 in plan view. It is preferable that the source wiring electrode 81 overlaps the entire second gate electrode 44 in plan view, and the gate wiring electrode 80 does not overlap the second gate electrode 44 in plan view.
  • the semiconductor device 1A preferably includes a trench connection structure 50 (groove connection structure) connected to the first trench structure 30A and the second trench structure 30B.
  • the trench connection structure 50 includes connection trenches 51 (connection grooves) and gate connection electrodes 54 .
  • Connection trench 51 is formed in first main surface 3 so as to communicate with first trench 31 and second trench 41 .
  • a gate connection electrode 54 is embedded in the connection trench 51 so as to be connected to the first gate electrode 34 and the second gate electrode 44 . According to this structure, a gate potential can be applied from the first gate electrode 34 to the second gate electrode 44 via the gate connection electrode 54 .
  • the trench connection structure 50 preferably includes a source connection electrode 53 embedded in the bottom side of the connection trench 51 so as to be connected to the first source electrode 33 and the second source electrode 43 .
  • the gate connection electrode 54 is preferably embedded on the opening side of the connection trench 51 .
  • the gate connection electrode 54 may face the entire source connection electrode 53 in plan view.
  • the second protrusion 46B on the other side is preferably formed longer than the second protrusion 46A on the one side.
  • the source resistance Rs can be precisely adjusted by adjusting the length of the second projecting portion 46B on the other side.
  • the second projecting portion 46A on one side faces the first projecting portion 36A on one side with the chip 2 interposed therebetween
  • the second projecting portion 46B on the other side faces the first projecting portion 46B on the other side with the chip 2 interposed therebetween.
  • 36B and the first gate electrode 34 are preferably opposed.
  • the second source via electrode 72B on the other side may be connected to the second projecting portion 46B on the other side at a position close to the second gate electrode 44 .
  • the distance between the pair of second source via electrodes 72A and 72B can be adjusted using the relatively long second projecting portion 46B on the other side.
  • FIG. 12 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1B according to the second embodiment.
  • 13 is an enlarged plan view of the main part of the structure shown in FIG. 12.
  • FIG. 14 is a further enlarged plan view of the main part of the structure shown in FIG.
  • the semiconductor device 1B includes a chip 2, a first semiconductor region 6, a second semiconductor region 7, a first trench isolation structure 10A, a second trench isolation structure 10B, and a plurality of first trench structures.
  • the plurality of second trench structures 30B includes second trenches 41, second insulating films 42, second source electrodes 43, second gate electrodes 44 and second intermediate insulating films 45 in this embodiment.
  • Second source electrode 43 includes a plurality of second protrusions 46 protruding from the bottom wall side of second trench 41 toward the opening side.
  • the plurality of second protrusions 46 includes a second protrusion 46A on one side (first side surface 5A side), a second protrusion 46B on the other side (second side surface 5B side), and a second protrusion on one side. 46A and a second protrusion 46C on the inner side located between the second protrusion 46B on the other side.
  • the second projecting portion 46C on the inner side is located on the other side (second side surface 5B side) with respect to the second projecting portion 46A on one side, and is positioned on one side with respect to the second projecting portion 46B on the other side. (Second side 5A side).
  • the second protrusions 46A and 46B on one side and the other side are formed at both ends of the second trench 41, respectively, and drawn out to the opening side of the second trench 41 with the second lower insulating film 42a interposed therebetween.
  • the second projecting portions 46A and 46B on one side and the other side extend in the second direction Y and are connected to the isolation electrode 23 at the communicating portion of the isolation trench 21 and the second trench 41, respectively.
  • the second protruding portions 46A, 46B on one side and the other side face the first protruding portions 36A, 36B on the one side and the other side with a part of the chip 2 interposed therebetween. 34 is not facing.
  • the second protruding portion 46C on the inner side is formed in the middle portion of the second trench 41 and is drawn out to the opening side of the second trench 41 with the second lower insulating film 42a interposed therebetween.
  • the second projecting portion 46C on the inner side faces the first gate electrode 34 of the first trench structure 30A with a portion of the chip 2 interposed therebetween, and faces the first projecting portions 36A and 36B on one side and the other side. not
  • the multiple second protrusions 46A to 46C partition the wall surface of the second trench 41 and the multiple second recesses 47 on the opening side of the second trench 41 .
  • the second projecting portion 46C on the inner side partitions the wall surface of the second projecting portion 46A on one side and the second trench 41 and the second recess 47 on one side.
  • the inner second projecting portion 46C separates the second projecting portion 46B on the other side and the wall surface of the second trench 41 from the second recess 47 on the other side.
  • the plurality of second recesses 47 are each partitioned into strips extending in the second direction Y in plan view.
  • the plurality of second recesses 47 each have a length in the second direction Y that is less than the length of the first recesses 37 .
  • the inner second projecting portion 46C has a length different from that of the second projecting portions 46A and 46B on the one side and the other side with respect to the longitudinal direction (second direction Y) of the second trench 41. ing.
  • the second protrusions 46A and 46B on one side and the other side have a third length L3 and a fourth length L4 (in the second direction Y) substantially equal to the first length L1 of the first protrusion 36A on one side ( L1 ⁇ L2 ⁇ L3 ⁇ L4) respectively.
  • the inward second projecting portion 46C has a fifth length L5 (L3 ⁇ L4 ⁇ L5) in the second direction Y that exceeds the third length L3 (fourth length L4).
  • the fifth length L5 is arbitrary, and may be less than or equal to the third length L3 (fourth length L4) (L5 ⁇ L3 ⁇ L4).
  • a plurality of second gate electrodes 44 are embedded on the opening side of the second trench 41 with the second insulating film 42 (specifically, the second upper insulating film 42b) interposed therebetween. Specifically, the second gate electrode 44 is embedded in a plurality of second recesses 47 between the plurality of second protrusions 46A to 46C on the opening side of the second trench 41 respectively. The plurality of second gate electrodes 44 face the body region 24 and the second semiconductor region 7 with the second upper insulating film 42b interposed therebetween.
  • the plurality of second gate electrodes 44 are each formed in a strip shape extending in the second direction Y in plan view.
  • the multiple second gate electrodes 44 face the first gate electrodes 34 adjacent in the first direction X, but do not face the pair of first projections 36A and 36B.
  • the multiple second gate electrodes 44 are shorter in the second direction Y than the first gate electrodes 34 .
  • the plurality of second intermediate insulating films 45 are interposed between the second source electrodes 43 and the plurality of second gate electrodes 44 in the second trenches 41 to separate the second source electrodes 43 and the plurality of second gate electrodes 44 from each other. electrically insulated.
  • a plurality of second intermediate insulating films 45 are connected to the second insulating film 42 (the second lower insulating film 42 a and the second upper insulating film 42 b ) within the second trench 41 .
  • the plurality of trench connection structures 50 are pulled out from the plurality of second trench structures 30B toward the adjacent first trench structures 30A, respectively, and are connected to the adjacent first trench structures 30A.
  • the multiple trench connection structures 50 are not formed in the region between the pair of adjacent first trench structures 30A and the region between the pair of adjacent second trench structures 30B.
  • the plurality of trench connection structures 50 are pulled out toward the first trench structure 30A from arbitrary regions between the second projecting portions 46A and 46C on one side and inward.
  • the plurality of trench connection structures 50 electrically connect the second gate electrodes 44 on one side to the first gate electrodes 34 adjacent in the first direction X.
  • the plurality of trench connection structures 50 are arranged at positions close to the second projecting portion 46C on the inner side with respect to the second projecting portion 46B on one side.
  • a plurality of trench connection structures 50 are arranged on the same line extending in the second direction Y in this embodiment.
  • the plurality of source regions 60 are the regions on one side (first and second projecting portions 36A, 46A) and the other side (first and second projecting portions) with respect to the plurality of trench connection structures 50. 36B, 46B side).
  • a plurality of source regions 60 are connected to the first and second trench structures 30A and 30B in the first direction X and spaced apart from the plurality of trench connection structures 50 in the second direction Y. As shown in FIG.
  • the plurality of contact holes 61 are formed in regions on one side (first and second projecting portions 36A, 46A) of the plurality of trench connection structures 50 and on the other side (first and second projecting portions 36A and 46A). 36B, 46B side).
  • the plurality of contact holes 61 are formed in the first direction X at intervals from the first and second trench structures 30A and 30B, and are formed at intervals in the second direction Y from the plurality of trench connection structures 50. .
  • the plurality of second source via electrodes 72 include one side and inner side second source via electrodes 72A and 72C respectively connected to one side and inner side second protrusions 46A and 46C.
  • the multiple second source via electrodes 72 do not include the second source via electrode 72B on the other side that is connected to the second projecting portion 46B on the other side.
  • the plurality of inner second source via electrodes 72C are connected to the corresponding inner second protrusions 46C in a one-to-one correspondence.
  • the plurality of inner second source via electrodes 72C are arranged at intervals in the first direction X and face each other in the first direction X. As shown in FIG.
  • the plurality of inner second source via electrodes 72C may be connected to the corresponding inner second protrusions 46C in a one-to-many correspondence relationship.
  • the plurality of inner second source via electrodes 72C do not necessarily need to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y with a shift from each other.
  • the plurality of inner second source via electrodes 72C face the first gate electrodes 34 adjacent to each other in the first direction X in plan view, and do not face the pair of first protrusions 36A and 36B.
  • the plurality of gate via electrodes 74 are connected to the first gate electrode 34 and the second gate electrode 44 on the other side, respectively, and are not connected to the second gate electrode 44 on the one side.
  • a plurality of gate via electrodes 74 are electrically connected to the second gate electrode 44 on one side through the first gate electrode 34 and the gate connection electrode 54 .
  • the plurality of gate via electrodes 74 are arranged at intervals in the first direction X and face each other in the first direction X.
  • the plurality of gate via electrodes 74 may be connected to each first gate electrode 34 and each second gate electrode 44 in a one-to-many correspondence relationship.
  • the plurality of gate via electrodes 74 do not necessarily have to be arranged on the same line extending in the first direction X in plan view, and may be arranged in the second direction Y so as to be shifted from each other.
  • the plurality of gate via electrodes 74 are arranged at positions close to the first and second protrusions 36B and 46B on the other side of the trench connection structure 50 in plan view. That is, the plurality of gate via electrodes 74 are arranged such that the distance between the first and second protrusions 36B and 46B on the other side is less than the distance between the trench connection structure 50 and the second gate electrode 34 on the other side. Each is connected to an electrode 44 .
  • the plurality of gate via electrodes 74 face the first gate electrode 34 and the second gate electrode 44 on the other side in the first direction X, and do not face the first and second protrusions 36B and 46B on the other side.
  • the gate finger electrodes 80b of the gate wiring electrode 80 are composed of the plurality of separation electrodes 23, the plurality of first gate electrodes 34, the plurality of first projections 36B on the other side, and the plurality of second protrusions 36B on the other side in plan view. It overlaps with the gate electrode 44 and the plurality of second protrusions 46B on the other side.
  • the gate finger electrodes 80 b are connected to a plurality of gate via electrodes 74 .
  • a gate potential applied to gate pad electrode 80 a is transmitted to a plurality of first gate electrodes 34 and a plurality of second gate electrodes 44 via gate finger electrodes 80 b and gate via electrodes 74 .
  • Gate potentials applied to the plurality of first gate electrodes 34 are transmitted to the plurality of second gate electrodes 44 via the plurality of trench connection structures 50 .
  • the source pad electrode 81a of the source wiring electrode 81 includes a plurality of first gate electrodes 34, a plurality of one-side first projecting portions 36A, a plurality of second gate electrodes 44, and a plurality of one-side first protrusions 36A in plan view. It overlaps the second protrusions 46A on the other side, and does not overlap the plurality of first protrusions 36B on the other side and the plurality of second protrusions 46B on the other side.
  • the source pad electrode 81a is connected to a plurality of first to third source via electrodes 71-73.
  • the source potential applied to the source pad electrode 81a is applied to the plurality of separation electrodes 23, the plurality of first source electrodes 33, the plurality of second source electrodes 43 and the plurality of source via electrodes 71-73 through the plurality of first to third source via electrodes 71-73. is transmitted to the source region 60 of the
  • the semiconductor device 1B As described above, according to the semiconductor device 1B, the relationship between the second protruding portion 46A on one side and the second protruding portion 46C on the inner side (the other side) and the second protruding portion 46C on the one side and the inner side (the other side) In the relationship between the two source via electrodes 72A and 72C, the same effects as those described for the semiconductor device 1A are exhibited.
  • FIG. 15 corresponds to FIG. 14 and is a plan view showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1C according to the third embodiment.
  • the second trench structure 30B includes a second protrusion 46B on the other side that faces the first protrusion 36B on the other side and does not face the first gate electrode 34.
  • the second trench structure 30B has the first projecting portion 36B on the other side and the other side facing the first gate electrode 34 as in the case of the first embodiment. side second protrusion 46B.
  • the plurality of trench connection structures 50 are adjacent from any region between the pair of second protrusions 46A, 46C and any region between the pair of second protrusions 46B, 46C of the second trench structure 30B. They are respectively pulled out toward arbitrary regions between the pair of first projections 36A and 36B of the first trench structure 30A.
  • the plurality of trench connection structures 50 electrically connect the second gate electrodes 44 on one side and the other side to the first gate electrodes 34 adjacent in the first direction X, respectively.
  • the plurality of trench connection structures 50 are arranged at positions close to the second protrusions 46C on the inner side with respect to the second protrusions 46A and 46B on the one side and the other side.
  • the plurality of trench connection structures 50 are positioned on the same line extending in the second direction Y in plan view.
  • the plurality of second source via electrodes 72 include a plurality of second source via electrodes 72A-72C on one side, the other side, and the inner side that are connected to the plurality of second projections 46A-46C, respectively.
  • the plurality of gate via electrodes 74 are not connected to the second gate electrodes 44 on one side and the other side in this form.
  • the gate finger electrodes 80 b of the gate wiring electrode 80 are connected to the first gate electrode 34 through a plurality of gate via electrodes 74 .
  • a gate potential applied to the gate pad electrode 80 a is transmitted to the plurality of first gate electrodes 34 via the gate finger electrodes 80 b and the plurality of gate via electrodes 74 .
  • Gate potentials applied to the plurality of first gate electrodes 34 are transmitted to the second gate electrodes 44 on one side and the other side via the plurality of trench connection structures 50 .
  • a source pad electrode 81a of the source wiring electrode 81 is electrically connected to the plurality of second protrusions 46A-46C through the plurality of second source via electrodes 72A-72C.
  • the effects described for the semiconductor device 1A in the relationship between the plurality of second protrusions 46A to 46C and the relationship between the plurality of second source via electrodes 72A to 72C The same effect as is exhibited.
  • FIG. 16 is a plan view corresponding to FIG. 2 and showing the structure of the first main surface 3 of the chip 2 of the semiconductor device 1D according to the fourth embodiment.
  • a semiconductor device 1D according to the fourth embodiment has a second trench formed integrally with a first trench isolation structure 10A in a region between a first device region 9A and a second device region 9B. Includes isolation structure 10B.
  • the isolation electrode 23 positioned at the connection portion of the first and second trench isolation structures 10A and 10B is connected to the plurality of trench structures 30 adjacent to each other with the inner second projecting portion 46C according to the second and third embodiments. corresponds to the structure
  • the plurality of first trench structures 30A on the side of the second device region 9B are connected to the plurality of first trench structures 30A on the side of the first device region 9A through connection portions of the first and second trench isolation structures 10A and 10B. It is That is, each first trench structure 30A on the side of the second device region 9B forms an integrated first trench structure 30A with each first trench structure 30A on the side of the first device region 9A.
  • the first projecting portion 36A on one side (first side surface 5A side) of the integrated first trench structure 30A corresponds to the first projecting portion 36A on one side of the first trench structure 30A on the second device region 9B side.
  • the first projecting portion 36B on the other side (second side surface 5B side) of the integrated first trench structure 30A corresponds to the first projecting portion 36B on the other side of the first trench structure 30A on the first device region 9A side. ing.
  • the plurality of second trench structures 30B on the side of the second device region 9B are respectively connected to the plurality of second trench structures 30B on the side of the first device region 9A through the connecting portions of the first and second trench isolation structures 10A and 10B. It is That is, each second trench structure 30B on the side of the second device region 9B forms a second trench structure 30B integrated with each second trench structure 30B on the side of the first device region 9A.
  • the second projecting portion 46A on one side (first side surface 5A side) of the integrated second trench structure 30B corresponds to the second projecting portion 46B on one side of the second trench structure 30B on the second device region 9B side. ing.
  • the second projecting portion 46B on the other side (second side surface 5B side) of the integrated second trench structure 30B is the second projecting portion 46B on the other side of the second trench structure 30B on the first device region 9A side.
  • the gate wiring electrode 80 overlaps both the first protrusions 36A and 36B on one side and the other side of the integrated first trench structure 30A in plan view. In addition, the gate wiring electrode 80 overlaps both the second projections 46A and 46B on one side and the other side of the integrated second trench structure 30B in plan view.
  • the semiconductor device 1D has the same effects as those described for the semiconductor device 1A.
  • FIG. 17 is a plan view showing a modification of a plurality of trench connection structures 50, corresponding to FIG. A plurality of trench connection structures 50 according to modifications are applied to any one of the first to fourth embodiments.
  • multiple trench connection structures 50 may connect multiple adjacent trench structures 30 .
  • it is preferable that the plurality of trench connection structures 50 are shifted in the second direction Y so as not to be positioned on the same line extending in the first direction X. As shown in FIG.
  • the plurality of trench connection structures 50 form a T-junction with the corresponding first trench structure 30A in plan view, and are connected to the corresponding first trench structure 30A so as not to form a cross-section.
  • the plurality of trench connection structures 50 form a T-junction with the corresponding second trench structure 30B in plan view, and are connected to the corresponding second trench structure 30B so as not to form a cross-section. preferable.
  • the embedding properties of the first gate electrode 34, the second gate electrode 44 and the gate connection electrode 54 can be improved.
  • a plurality of trench connection structures 50 may be connected to the first trench structure 30A and/or the second trench structure 30B to form a crossover.
  • connection mode of the plurality of trench connection structures 50 differs depending on the arrangement pattern of the plurality of first trench structures 30A and the plurality of second trench structures 30B.
  • a plurality of trench connection structures 50 connect adjacent first trench structures 30A and second trench structures 30B in this embodiment.
  • the plurality of trench connection structures 50 connect a pair of adjacent first trench structures 30A.
  • the plurality of trench connection structures 50 connect a pair of adjacent second trench structures 30B.
  • connection trenches 51, the connection insulating films 52, the source connection electrodes 53, the gate connection electrodes 54, and the intermediate connection insulating films 55 of the plurality of trench connection structures 50 are formed in the first trench structure 30A in the same manner as in the above-described embodiments. It is connected to the first trench 31 , the first insulating film 32 , the first source electrode 33 , the first gate electrode 34 and the first intermediate insulating film 35 .
  • the connection trenches 51, the connection insulating films 52, the source connection electrodes 53, the gate connection electrodes 54, and the intermediate connection insulating films 55 of the plurality of trench connection structures 50 are formed in the second trench structure in the same manner as in the above-described embodiments. It is connected to the second trench 41, the second insulating film 42, the second source electrode 43, the second gate electrode 44 and the second intermediate insulating film 45 of 30B.
  • FIG. 18 is a plan view corresponding to FIG. 4 and showing a modification of the plurality of first source via electrodes 71 and the plurality of second source via electrodes 72.
  • FIG. The plurality of first source via electrodes 71 and the plurality of second source via electrodes 72 according to the modification are applied to any one of the first to fourth embodiments.
  • the plurality of second source via electrodes 72 may be formed integrally with the plurality of first source via electrodes 71 .
  • first source via electrode 71 and the second source via electrode 72 may form an integrated source via electrode 75 that is electrically connected to both the first and second protrusions 36A and 46A on one side.
  • the integrated source via electrode 75 may be formed in a strip shape extending along the separation electrode 23 .
  • each of the above-described embodiments can be implemented in other forms.
  • configuration examples including the trench isolation structure 10 first and second trench isolation structures 10A and 10B were shown.
  • the trench isolation structure 10 is not necessary and may be removed.
  • a configuration example including a plurality of source regions 60 formed at intervals in the second direction Y from a plurality of trench connection structures 50 was shown.
  • the plurality of source regions 60 may be connected in the second direction Y to the plurality of trench connection structures 50 . That is, the plurality of source regions 60 may form channels controlled by the plurality of trench connection structures 50 with the second semiconductor region 7 .
  • the gate wiring electrode 80 formed separately from the plurality of gate via electrodes 74 was shown.
  • part of the gate wiring electrode 80 may be formed as a plurality of gate via electrodes 74 . That is, the gate wiring electrode 80 may include a plurality of gate via electrodes 74 penetrating the main surface insulating film 70 .
  • the source wiring electrode 81 formed separately from the plurality of first to third source via electrodes 71 to 73 were shown.
  • part of the source line electrode 81 may be formed as a plurality of first to third source via electrodes 71 to 73 penetrating the main surface insulating film 70 . That is, the source wiring electrode 81 may include a plurality of first to third source via electrodes 71 to 73 penetrating the main surface insulating film 70 .
  • the features of the first to fourth embodiments described above can be combined in any manner among them, and the semiconductor devices 1A to 1A having at least two of the features of the first to fourth embodiments at the same time. 1D may be employed. That is, the features of the second embodiment may be combined with the features of the first embodiment. Also, the features of the third embodiment may be combined with any one of the features of the first and second embodiments. Also, the features of the fourth embodiment may be combined with any one of the features of the first to third embodiments.
  • a chip having a main surface, a trench formed in the main surface, a source electrode embedded in the bottom side of the trench and having one and the other protruding portions protruding to the opening side of the trench, and a trench structure including a gate electrode embedded between the pair of protrusions on the opening side of the trench; one and the other source via electrodes respectively connected to one and the other of the protrusions above the trench structure;
  • a semiconductor device including
  • A3 a gate wiring electrode arranged on the trench structure so as not to overlap the gate electrode in plan view;
  • [A6] further comprising a trench connection structure including a connection trench formed in the main surface so as to communicate with the trench, and a gate connection electrode embedded in the connection trench so as to be connected to the gate electrode;
  • a trench connection structure including a connection trench formed in the main surface so as to communicate with the trench, and a gate connection electrode embedded in the connection trench so as to be connected to the gate electrode;
  • A6 or A7 further including a source connection electrode embedded in the bottom side of the connection trench so as to be connected to the source electrode, and the gate connection electrode is embedded in the opening side of the connection trench;
  • a chip having a main surface, a first trench formed in the main surface, and first protrusions embedded in the bottom side of the first trench and protruding toward the opening side of the first trench and a first gate electrode embedded between the pair of first protrusions on the opening side of the first trench; a second trench formed in the main surface, a second source electrode embedded in the bottom side of the second trench and having one and the other second protrusions protruding toward the opening side of the second trench; a second trench structure including a second gate electrode embedded between the pair of second protrusions on the opening side of the second trench; one and the other second source via electrodes respectively connected to one and the other of the second protrusions on the second trench structure; and the first source via electrode on the first trench structure. and a gate via electrode connected to the gate electrode.
  • the gate wiring electrode does not overlap the second gate electrode in plan view, and the source wiring electrode overlaps the first gate electrode and the second gate electrode in plan view.
  • connection trench formed in the main surface so as to communicate with the first trench and the second trench;
  • [A18] further comprising a source connection electrode embedded in the bottom side of the connection trench so as to be connected to the first source electrode and the second source electrode, wherein the gate connection electrode is located on the opening side of the connection trench;
  • One of the second protrusions faces the one of the first protrusions with a part of the chip sandwiched therebetween, and the other of the second protrusions faces the other of the chips with a part of the chip sandwiched therebetween.

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Abstract

半導体装置は、主面を有するチップと、前記主面に形成された溝、前記溝の底側に埋設され、前記溝の開口側に突出した一方および他方の突出部を有するソース電極、ならびに、前記溝の開口側で一対の前記突出部の間に埋設されたゲート電極を含む溝構造と、前記溝構造の上で一方および他方の前記突出部にそれぞれ接続された一方および他方のソースビア電極と、を含む。

Description

半導体装置
　この出願は、２０２１年３月２６日に日本国特許庁に提出された特願２０２１－０５３７５１号に対応しており、この出願の全開示はここに引用により組み込まれる。本発明は、半導体装置に関する。
　特許文献１は、半導体基材、トレンチ、ゲート電極、フィールド電極を含む半導体装置を開示している。半導体基材は、第１の面を有している。トレンチは、半導体基材の第１の面に形成されている。ゲート電極は、トレンチ内に配置されている。フィールド電極は、トレンチ内においてゲート電極の下に配置されている。
米国特許出願公開第２００８／００４２１７２号明細書
　一実施形態は、適切なソース抵抗を有する半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面に形成された溝、前記溝の底側に埋設され、前記溝の開口側に突出した一方および他方の突出部を有するソース電極、ならびに、前記溝の開口側で一対の前記突出部の間に埋設されたゲート電極を含む溝構造と、前記溝構造の上で一方および他方の前記突出部にそれぞれ接続された一方および他方のソースビア電極と、を含む、半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面に形成された第１溝、前記第１溝の底側に埋設され、前記第１溝の開口側に突出した一方および他方の第１突出部を有する第１ソース電極、ならびに、前記第１溝の開口側で一対の前記第１突出部の間に埋設された第１ゲート電極を含む第１溝構造と、前記第１溝に隣り合って前記主面に形成された第２溝、前記第２溝の底側に埋設され、前記第２溝の開口側に突出した一方および他方の第２突出部を有する第２ソース電極、ならびに、前記第２溝の開口側で一対の前記第２突出部の間に埋設された第２ゲート電極を含む第２溝構造と、前記第１溝構造の上で一方の前記第１突出部に接続された第１ソースビア電極と、前記第２溝構造の上で一方および他方の前記第２突出部にそれぞれ接続された一方および他方の第２ソースビア電極と、前記第１溝構造の上で前記第１ゲート電極に接続されたゲートビア電極と、を含む、半導体装置を提供する。
　上述の、またはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置を示す平面図である。 図２は、チップの第１主面の構造を示す平面図である。 図３は、図２に示す構造の要部を拡大した平面図である。 図４は、図３に示す構造の要部をさらに拡大した平面図である。 図５は、図４に示すV-V線に沿う断面図である。 図６は、図５に示すVI-VI線に沿う断面図である。 図７は、図６に示すVII-VII線に沿う断面図である。 図８は、図３に示す構造の要部の断面斜視図である。 図９は、スイッチング回路を示す電気回路図である。 図１０は、図９に示すスイッチング回路に参考例に係る半導体装置が適用された場合のスイッチング特性を示すグラフである。 図１１は、図９に示すスイッチング回路に図１に示す半導体装置が適用された場合のスイッチング特性を示すグラフである。 図１２は、図２に対応し、第２実施形態に係る半導体装置のチップの第１主面の構造を示す平面図である。 図１３は、図１２に示す構造の要部を拡大した平面図である。 図１４は、図１３に示す構造の要部をさらに拡大した平面図である。 図１５は、図１４に対応し、第３実施形態に係る半導体装置のチップの第１主面の構造を示す平面図である。 図１６は、図２に対応し、第４実施形態に係る半導体装置のチップの第１主面の構造を示す平面図である。 図１７は、図３に対応し、複数のトレンチ接続構造の変形例を示す平面図である。 図１８は、図４に対応し、複数の第１ソースビア電極および複数の第２ソースビア電極の変形例を示す平面図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、厳密に図示されたものではなく、模式図であり、縮尺等は必ずしも一致しない。添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａを示す平面図である。図２は、チップ２の第１主面３の構造を示す平面図である。図３は、図２に示す構造の要部を拡大した平面図である。図４は、図３に示す構造の要部をさらに拡大した平面図である。図５は、図４に示すV-V線に沿う断面図である。図６は、図５に示すVI-VI線に沿う断面図である。図７は、図６に示すVII-VII線に沿う断面図である。図８は、図３に示す構造の要部の断面斜視図である。
　図１～図８を参照して、半導体装置１Ａは、この形態（this embodiment）では、電界効果トランジスタの一例としてのトレンチ絶縁ゲート型のＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）を備えたスイッチングデバイスである。
　半導体装置１Ａは、直方体形状に形成されたシリコン製のチップ２（半導体チップ）を含む。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを含む。第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状（具体的には長方形状）に形成されている。
　第１側面５Ａおよび第２側面５Ｂは、第１主面３に沿う第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第１側面５Ａおよび第２側面５Ｂは、チップ２の長辺を形成している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。第３側面５Ｃおよび第４側面５Ｄは、チップ２の短辺を形成している。
　半導体装置１Ａは、チップ２の第２主面４の表層部に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、「ドレイン領域」と称されてもよい。第１半導体領域６は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６は、この形態では、ｎ型の半導体基板（Ｓｉ基板）によって形成されている。
　半導体装置１Ａは、チップ２の第１主面３の表層部に形成されたｎ型の第２半導体領域７を含む。第２半導体領域７は、第１半導体領域６よりも低いｎ型不純物濃度を有している。第２半導体領域７は、「ドリフト領域」と称されてもよい。第２半導体領域７は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第２半導体領域７は、チップ２内において第１半導体領域６に電気的に接続されている。第２半導体領域７は、第１半導体領域６の厚さ未満の厚さを有している。第２半導体領域７は、この形態では、ｎ型のエピタキシャル層（Ｓｉエピタキシャル層）によって形成されている。
　半導体装置１Ａは、第１主面３の周縁部に設定された外側領域８を含む。外側領域８は、ＭＩＳＦＥＴが形成されない領域である。外側領域８は、環状領域８ａおよびパッド領域８ｂを含む。環状領域８ａは、平面視において第１主面３の内方部を取り囲むように第１主面３の周縁に沿って環状（具体的には四角環状）に延びている。パッド領域８ｂは、平面視において環状領域８ａから第１主面３の内方部に向けて突出するように設定されている。パッド領域８ｂは、この形態では、平面視において環状領域８ａの第３側面５Ｃの中央部に沿う部分から内方部（第４側面５Ｄ側）に向けて四角形状に突出している。
　半導体装置１Ａは、第１主面３の内方部に設定されたデバイス領域９を含む。デバイス領域９は、ＭＩＳＦＥＴが形成される領域である。デバイス領域９は、この形態では、第１デバイス領域９Ａおよび第２デバイス領域９Ｂを含む。第１デバイス領域９Ａは、平面視において第１主面３の中央部を第１方向Ｘに横切るラインに対して第２側面５Ｂの領域に設定されている。
　第２デバイス領域９Ｂは、平面視において第１主面３の中央部を第１方向Ｘに横切るラインに対して第１側面５Ａ側の領域に設定されている。第１デバイス領域９Ａおよび第２デバイス領域９Ｂは、平面視において外側領域８の内縁に沿う多角形状にそれぞれ設定されている。以下、第１側面５Ａ側を「一方側」といい、第２側面５Ｂ側を「他方側」という。
　半導体装置１Ａは、第１主面３の内方部においてデバイス領域９を区画するトレンチ分離構造１０（a trench separation structure）を含む。トレンチ分離構造１０は、「溝分離構造（a groove separation structure）」と称されてもよい。トレンチ分離構造１０は、この形態では、第１デバイス領域９Ａを区画する第１トレンチ分離構造１０Ａ、および、第２デバイス領域９Ｂを区画する第２トレンチ分離構造１０Ｂを含む。
　第１トレンチ分離構造１０Ａは、平面視において第１主面３の中央部を第１方向Ｘに横切るラインに対して他方側の領域に形成されている。第１トレンチ分離構造１０Ａは、平面視において第１主面３の一部を取り囲む環状に形成され、第１主面３の一部を第１デバイス領域９Ａとして区画している。第１トレンチ分離構造１０Ａは、平面視において第３側面５Ｃ側の端部にパッド領域８ｂに沿ってＬ字状に屈曲した第１Ｌ字路部１１を有している。
　第２トレンチ分離構造１０Ｂは、第１トレンチ分離構造１０Ａから間隔を空けて第１主面３に形成されている。第２トレンチ分離構造１０Ｂは、この形態では、平面視において第１主面３の中央部を第１方向Ｘに横切るラインに対して一方側の領域に形成されている。第２トレンチ分離構造１０Ｂは、平面視において第１主面３の一部を取り囲む環状に形成され、第１主面３の一部を第２デバイス領域９Ｂとして区画している。第２トレンチ分離構造１０Ｂは、平面視において第３側面５Ｃ側の端部にパッド領域８ｂに沿ってＬ字状に屈曲した第２Ｌ字路部１２を有している。第２Ｌ字路部１２は、第２方向Ｙに第１主面３の一部（つまりパッド領域８ｂ）を挟んで第１Ｌ字路部１１に対向している。
　複数のトレンチ分離構造１０は、分離トレンチ２１、分離絶縁膜２２および分離電極２３を含むシングル電極構造をそれぞれ有している。分離トレンチ２１は、第１主面３に形成され、トレンチ分離構造１０の内壁（底壁および側壁）を区画している。分離トレンチ２１は、第２半導体領域７の底部から第１主面３側に間隔を空けている。分離絶縁膜２２は、分離トレンチ２１の壁面を被覆している。
　分離絶縁膜２２は、比較的厚いフィールド絶縁膜として形成されている。分離絶縁膜２２は、酸化シリコン膜を含んでいてもよい。分離電極２３は、分離絶縁膜２２を挟んで分離トレンチ２１に一体物として埋設されている。分離電極２３は、導電性ポリシリコンを含んでいてもよい。分離電極２３には、ソース電位が印加される。
　以下、第１デバイス領域９Ａ側の構造が説明され、第２デバイス領域９Ｂ側の構造の説明は省略される。第２デバイス領域９Ｂ側の構造は、第１側面５Ａ側に形成されている点を除き、第１デバイス領域９Ａ側の構造と同様である。第２デバイス領域９Ｂ側の構造は、以下の説明において、「第１デバイス領域９Ａ」を「第２デバイス領域９Ｂ」に置き換え、「一方側（第１側面５Ａ側）」を「他方側（第２側面５Ｂ側）」に置き換え、「他方側（第２側面５Ｂ側）」を「一方側（第１側面５Ａ側）」に置き換えることにより得られる。
　半導体装置１Ａは、第１デバイス領域９Ａにおいて第１主面３の表層部に形成されたｐ型（第２導電型）のボディ領域２４を含む。ボディ領域２４は、第２半導体領域７の表層部に形成されている。ボディ領域２４は、具体的には、第１トレンチ分離構造１０Ａの底壁から間隔を空けて第１主面３（第２半導体領域７）の表層部に形成されている。ボディ領域２４は、第１デバイス領域９Ａにおいて第２半導体領域７の表層部の全域に形成されていてもよい。
　半導体装置１Ａは、第１デバイス領域９Ａにおいて第１主面３に形成された複数のトレンチ構造３０を含む。複数のトレンチ構造３０は、第１方向Ｘに間隔を空けて配置され、第２方向Ｙに延びる帯状にそれぞれ形成されている。つまり、複数のトレンチ構造３０は、第２方向Ｙに延びるストライプ状に形成されている。複数のトレンチ構造３０は、第１方向Ｘにほぼ等間隔に配列されていることが好ましい。複数のトレンチ構造３０の第２方向Ｙの両端部は、第１トレンチ分離構造１０Ａに接続されている。
　図３および図４を参照して、複数のトレンチ構造３０は、複数の第１トレンチ構造３０Ａ、および、複数の第１トレンチ構造３０Ａとは異なる構造を有する複数の第２トレンチ構造３０Ｂを含む。複数の第１トレンチ構造３０Ａは、第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第２トレンチ構造３０Ｂは、少なくとも１つの第１トレンチ構造３０Ａに対向するように複数の第１トレンチ構造３０Ａから第１方向Ｘに間隔を空けて配置されている。
　複数の第２トレンチ構造３０Ｂは、複数の第１トレンチ構造３０Ａに対してほぼ平行に延びる帯状にそれぞれ形成されている。複数の第２トレンチ構造３０Ｂは、第１方向Ｘに関して第１トレンチ構造３０Ａの幅とほぼ等しい幅をそれぞれ有している。複数の第２トレンチ構造３０Ｂは、第２方向Ｙに関して、第１方向Ｘに隣り合う第１トレンチ構造３０Ａの長さとほぼ等しい長さをそれぞれ有している。
　各第２トレンチ構造３０Ｂが第１方向Ｘに少なくとも１つの第１トレンチ構造３０Ａに対向する限り、第１～第２トレンチ構造３０Ａ、３０Ｂの個数および配列は任意である。第１～第２トレンチ構造３０Ａ、３０Ｂの個数および配列は、達成すべき電気的特性に応じて調整される。第２トレンチ構造３０Ｂの個数は、第１トレンチ構造３０Ａの個数以上であってもよいし、第１トレンチ構造３０Ａの個数未満であってもよい。
　複数のトレンチ構造３０は、この形態では、複数の第１～第２トレンチ構造３０Ａ、３０Ｂの周期的な配列パターンを第１主面３（第１デバイス領域９Ａ）に形成する複数のトレンチユニット３０Ｃを含む。複数のトレンチユニット３０Ｃは、第１方向Ｘに隣り合う一対の第１～第２トレンチ構造３０Ａ、３０Ｂを最小単位としてそれぞれ含み、第１方向Ｘに配列されている。複数のトレンチユニット３０Ｃは、少なくとも１つの第１トレンチ構造３０Ａ、および、少なくとも１つの第１トレンチ構造３０Ａを第１方向Ｘから挟み込む２つの第２トレンチ構造３０Ｂをそれぞれ含んでいてもよい。
　複数のトレンチユニット３０Ｃは、この形態では、第１方向Ｘに隣り合う複数（この形態では２つ）の第１トレンチ構造３０Ａをそれぞれ含む。むろん、複数のトレンチユニット３０Ｃは、第１方向Ｘの一方の第１トレンチ構造３０Ａ、および、第１方向Ｘの他方の第２トレンチ構造３０Ｂによってそれぞれ構成されていてもよい。つまり、複数の第２トレンチ構造３０Ｂは、１つの第１トレンチ構造３０Ａを挟み込む態様で、第１方向Ｘに複数の第１トレンチ構造３０Ａと交互に配列されていてもよい。以下、図４～図８を参照して、１つの第１トレンチ構造３０Ａの具体的な構成、および、１つの第２トレンチ構造３０Ｂの具体的な構成が説明される。
　第１トレンチ構造３０Ａは、第１トレンチ３１、第１絶縁膜３２、第１ソース電極３３、第１ゲート電極３４および第１中間絶縁膜３５を含む。第１トレンチ３１は、第１主面３に形成され、第１トレンチ構造３０Ａの壁面（側壁および底壁）を区画している。第１トレンチ３１は、ボディ領域２４を貫通し、第２半導体領域７の底部から第１主面３側に間隔を空けている。第１トレンチ３１は、分離トレンチ２１とほぼ等しい深さを有している。第１トレンチ３１は、トレンチ分離構造１０（分離トレンチ２１）に連通した両端部を有している。
　第１絶縁膜３２は、第１トレンチ３１の開口側壁面および底側壁面を被覆している。開口側壁面は、ボディ領域２４の底部に対して第１トレンチ３１の開口側に位置する壁面である。底側壁面は、ボディ領域２４の底部に対して第１トレンチ３１の底壁側に位置する壁面である。第１絶縁膜３２は、分離トレンチ２１および第１トレンチ３１の連通部において分離絶縁膜２２に接続されている。第１絶縁膜３２は、この形態では、第１下絶縁膜３２ａ、および、第１下絶縁膜３２ａとは異なる厚さの第１上絶縁膜３２ｂを含む。
　第１下絶縁膜３２ａは、第１トレンチ３１の底側壁面を被覆している。第１下絶縁膜３２ａは、第１トレンチ３１の壁面から露出する第２半導体領域７に接している。第１下絶縁膜３２ａは、第１トレンチ３１の両端部において第１トレンチ３１の開口側壁面および底側壁面を被覆し、トレンチ分離構造１０の分離絶縁膜２２に接続されている。第１下絶縁膜３２ａは、酸化シリコンを含んでいてもよい。第１下絶縁膜３２ａは、分離絶縁膜２２と同様、比較的厚いフィールド絶縁膜として形成されている。
　第１上絶縁膜３２ｂは、第１トレンチ３１の開口側壁面を被覆している。第１上絶縁膜３２ｂは、第２半導体領域７を被覆する部分、および、ボディ領域２４を被覆する部分を有している。ボディ領域２４に対する第１上絶縁膜３２ｂの被覆面積は、第２半導体領域７に対する第１上絶縁膜３２ｂの被覆面積よりも大きい。第１上絶縁膜３２ｂは、酸化シリコンを含んでいてもよい。第１上絶縁膜３２ｂは、第１下絶縁膜３２ａよりも薄いゲート絶縁膜として形成されている。
　第１ソース電極３３は、第１絶縁膜３２（具体的には第１下絶縁膜３２ａ）を挟んで第１トレンチ３１の底壁側に埋設されている。第１ソース電極３３は、第１下絶縁膜３２ａを挟んで第２半導体領域７に対向している。第１ソース電極３３は、平面視において第２方向Ｙに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。
　第１ソース電極３３は、分離トレンチ２１および第１トレンチ３１の連通部において分離電極２３に接続されている。分離電極２３および第１ソース電極３３の接続部は、分離電極２３の一部とみなされてもよいし、第１ソース電極３３の一部とみなされてもよい。第１ソース電極３３は、ソース電位が印加されるフィールド電極として形成されている。第１ソース電極３３は、導電性ポリシリコンを含んでいてもよい。
　第１ソース電極３３は、第１トレンチ３１の底壁側から開口側に突出した複数の第１突出部３６を含む。複数の第１突出部３６は、一方側（第１側面５Ａ側）の第１突出部３６Ａ、および、一方側の第１突出部３６Ａから第２方向Ｙに離間した他方側（第２側面５Ｂ側）の第１突出部３６Ｂを含む。一対の第１突出部３６Ａ、３６Ｂは、この形態では、第１トレンチ３１の両端部にそれぞれ形成され、第１下絶縁膜３２ａを挟んで第１トレンチ３１の開口側に引き出されている。
　一対の第１突出部３６Ａ、３６Ｂは、第２方向Ｙに延び、分離トレンチ２１および第１トレンチ３１の連通部において分離電極２３に接続されている。一対の第１突出部３６Ａ、３６Ｂは、第１トレンチ３１の開口側において第１トレンチ３１の壁面と第１リセス３７を区画している。第１リセス３７は、平面視において第２方向Ｙに延びる帯状に区画されている。第１トレンチ３１の長手方向（第２方向Ｙ）に関して、一方側の第１突出部３６Ａは第１長さＬ１を有し、他方側の第１突出部３６Ｂは第１長さＬ１とほぼ等しい第２長さＬ２（Ｌ１≒Ｌ２）を有している。
　第１ゲート電極３４は、第１絶縁膜３２（具体的には第１上絶縁膜３２ｂ）を挟んで第１トレンチ３１内の開口側に埋設されている。第１ゲート電極３４は、具体的には、第１トレンチ３１の開口側において一対の第１突出部３６Ａ、３６Ｂの間の第１リセス３７に埋設されている。第１ゲート電極３４は、第１上絶縁膜３２ｂを挟んでボディ領域２４および第２半導体領域７に対向している。
　第１ゲート電極３４は、平面視において第２方向Ｙに延びる帯状に形成されている。第１ゲート電極３４は、法線方向Ｚに関して第１ソース電極３３の厚さ未満の厚さを有している。第１ゲート電極３４は、第１主面３に対して第１トレンチ３１の底壁側に位置する上端部を有している。第１ゲート電極３４は、導電性ポリシリコンを含んでいてもよい。
　第１中間絶縁膜３５は、第１トレンチ３１内において第１ソース電極３３および第１ゲート電極３４の間に介在され、第１ソース電極３３および第１ゲート電極３４を電気的に絶縁させている。第１中間絶縁膜３５は、第１トレンチ３１内において第１絶縁膜３２（第１下絶縁膜３２ａおよび第１上絶縁膜３２ｂ）に連なっている。第１中間絶縁膜３５は、第１上絶縁膜３２ｂよりも厚いことが好ましい。第１中間絶縁膜３５は、酸化シリコンを含んでいてもよい。
　第２トレンチ構造３０Ｂは、第２トレンチ４１、第２絶縁膜４２、第２ソース電極４３、第２ゲート電極４４および第２中間絶縁膜４５を含む。第２トレンチ４１は、第１トレンチ３１から第１方向Ｘに間隔を空けて第１主面３に形成され、第２トレンチ構造３０Ｂの壁面（側壁および底壁）を区画している。第２トレンチ４１は、ボディ領域２４を貫通し、第２半導体領域７の底部から第１主面３側に間隔を空けている。第２トレンチ４１は、第１トレンチ３１とほぼ等しい深さを有している。第２トレンチ４１は、トレンチ分離構造１０（分離トレンチ２１）に連通した両端部を有している。
　第２絶縁膜４２は、第２トレンチ４１の開口側壁面および底側壁面を被覆している。開口側壁面は、ボディ領域２４の底部に対して第２トレンチ４１の開口側に位置する壁面である。底側壁面は、ボディ領域２４の底部に対して第２トレンチ４１の底壁側に位置する壁面である。第２絶縁膜４２は、分離トレンチ２１および第２トレンチ４１の連通部において分離絶縁膜２２に接続されている。第２絶縁膜４２は、この形態では、第２下絶縁膜４２ａ、および、第２下絶縁膜４２ａとは異なる厚さの第２上絶縁膜４２ｂを含む。
　第２下絶縁膜４２ａは、第２トレンチ４１の底側壁面を被覆している。第２下絶縁膜４２ａは、第２トレンチ４１の壁面から露出する第２半導体領域７に接している。第２下絶縁膜４２ａは、第２トレンチ４１の両端部において第２トレンチ４１の開口側壁面および底側壁面を被覆し、トレンチ分離構造１０の分離絶縁膜２２に接続されている。第２下絶縁膜４２ａは、酸化シリコンを含んでいてもよい。第２下絶縁膜４２ａは、第１下絶縁膜３２ａと同様、比較的厚いフィールド絶縁膜として形成されている。
　第２上絶縁膜４２ｂは、第２トレンチ４１の開口側壁面を被覆している。第２上絶縁膜４２ｂは、第２半導体領域７を被覆する部分、および、ボディ領域２４を被覆する部分を有している。ボディ領域２４に対する第２上絶縁膜４２ｂの被覆面積は、第２半導体領域７に対する第２上絶縁膜４２ｂの被覆面積よりも大きい。第２上絶縁膜４２ｂは、酸化シリコンを含んでいてもよい。第２上絶縁膜４２ｂは、第１上絶縁膜３２ｂと同様、第２下絶縁膜４２ａよりも薄いゲート絶縁膜として形成されている。
　第２ソース電極４３は、第２絶縁膜４２（具体的には第２下絶縁膜４２ａ）を挟んで第２トレンチ４１の底壁側に埋設されている。第２ソース電極４３は、第２下絶縁膜４２ａを挟んで第２半導体領域７に対向している。第２ソース電極４３は、平面視において第２方向Ｙに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。
　第２ソース電極４３は、分離トレンチ２１および第２トレンチ４１の連通部において分離電極２３に接続されている。分離電極２３および第２ソース電極４３の接続部は、分離電極２３の一部とみなされてもよいし、第２ソース電極４３の一部とみなされてもよい。第２ソース電極４３は、第１ソース電極３３と同様、ソース電位が印加されるフィールド電極として形成されている。第２ソース電極４３は、導電性ポリシリコンを含んでいてもよい。
　第２ソース電極４３は、第２トレンチ４１の底壁側から開口側に突出した複数の第２突出部４６を含む。複数の第２突出部４６は、一方側（第１側面５Ａ側）の第２突出部４６Ａ、および、一方側の第２突出部４６Ａから第２方向Ｙに離間した他方側（第２側面５Ｂ側）の第２突出部４６Ｂを含む。一対の第２突出部４６Ａ、４６Ｂは、第２トレンチ４１の両端部にそれぞれ形成され、第２下絶縁膜４２ａを挟んで第２トレンチ４１の開口側に引き出されている。一対の第２突出部４６Ａ、４６Ｂは、第２方向Ｙに延び、分離トレンチ２１および第２トレンチ４１の連通部において分離電極２３に接続されている。
　一対の第２突出部４６Ａ、４６Ｂは、第２トレンチ４１の長手方向（第２方向Ｙ）に互いに異なる長さをそれぞれ有している。一方側の第２突出部４６Ａは、第２方向Ｙに関して一方側の第１突出部３６Ａの第１長さＬ１とほぼ等しい第３長さＬ３（Ｌ１≒Ｌ３）を有している。他方側の第２突出部４６Ｂは、第２方向Ｙに関して、一方側の第２突出部４６Ａの第３長さＬ３とは異なる第４長さＬ４（Ｌ１≒Ｌ２≒Ｌ３≠Ｌ４）を有している。第４長さＬ４は、具体的には、第３長さＬ３を超えている（Ｌ３＜Ｌ４）。つまり、他方側の第２突出部４６Ｂの第４長さＬ４は、第１長さＬ１および第２長さＬ２を超えている（Ｌ１≒Ｌ２＜Ｌ４）。
　一方側の第２突出部４６Ａは、チップ２の一部（具体的には第２半導体領域７およびボディ領域２４）を挟んで一方側の第１突出部３６Ａに対向し、第１ゲート電極３４に対向していない。他方側の第２突出部４６Ｂは、チップ２の一部（具体的には第２半導体領域７およびボディ領域２４）を挟んで他方側の第１突出部３６Ｂおよび第１ゲート電極３４に対向している。
　一対の第２突出部４６Ａ、４６Ｂは、第２トレンチ４１の開口側において第２トレンチ４１の壁面と第２リセス４７を区画している。第２リセス４７は、平面視において第２方向Ｙに延びる帯状に区画されている。第２リセス４７は、第２方向Ｙに関して第１リセス３７の長さ未満の長さを有している。
　第２ゲート電極４４は、第２絶縁膜４２（具体的には第２上絶縁膜４２ｂ）を挟んで第２トレンチ４１内の開口側に埋設されている。第２ゲート電極４４は、具体的には、第２トレンチ４１の開口側において一対の第２突出部４６Ａ、４６Ｂの間の第２リセス４７に埋設されている。第２ゲート電極４４は、第２上絶縁膜４２ｂを挟んでボディ領域２４および第２半導体領域７に対向している。第２ゲート電極４４は、平面視において第２方向Ｙに延びる帯状に形成されている。第２ゲート電極４４は、この形態では、第１方向Ｘに隣り合う第１ゲート電極３４に対向し、一対の第１突出部３６Ａ、３６Ｂには対向していない。
　第２ゲート電極４４は、第２方向Ｙに関して第１ゲート電極３４よりも短い長さを有している。第２ゲート電極４４は、法線方向Ｚに関して、第２ソース電極４３の厚さ未満の厚さを有している。第２ゲート電極４４は、第１主面３に対して第２トレンチ４１の底壁側に位置する上端部を有している。第２ゲート電極４４は、導電性ポリシリコンを含んでいてもよい。
　第２中間絶縁膜４５は、第２トレンチ４１内において第２ソース電極４３および第２ゲート電極４４の間に介在され、第２ソース電極４３および第２ゲート電極４４を電気的に絶縁させている。第２中間絶縁膜４５は、第２トレンチ４１内において第２絶縁膜４２（第２下絶縁膜４２ａおよび第２上絶縁膜４２ｂ）に連なっている。第２中間絶縁膜４５は、第１中間絶縁膜３５と同様、第２上絶縁膜４２ｂよりも厚いことが好ましい。第２中間絶縁膜４５は、酸化シリコンを含んでいてもよい。
　半導体装置１Ａは、第２トレンチ構造３０Ｂに接続されたトレンチ接続構造５０を含む。トレンチ接続構造５０は、「溝接続構造」と称されてもよい。トレンチ接続構造５０は、第２トレンチ構造３０Ｂから第１トレンチ構造３０Ａに向けて引き出され、第１トレンチ構造３０Ａに接続されている。この形態では、複数のトレンチ接続構造５０が、隣り合う第１トレンチ構造３０Ａに接続されるように複数の第２トレンチ構造３０Ｂから隣り合う第１トレンチ構造３０Ａに向けてそれぞれ引き出されている。トレンチ接続構造５０は、この形態では、隣り合う一対の第１トレンチ構造３０Ａの間の領域、および、隣り合う一対の第２トレンチ構造３０Ｂの間の領域には形成されていない。
　複数のトレンチ接続構造５０は、第２トレンチ構造３０Ｂが延びる方向（第２方向Ｙ）に交差する方向（具体的には第２方向Ｙに直交する第１方向Ｘ）にそれぞれ延びている。複数のトレンチ接続構造５０は、第２トレンチ構造３０Ｂの一対の第２突出部４６Ａ、４６Ｂの間の任意の領域から近接する第１トレンチ構造３０Ａの一対の第１突出部３６Ａ、３６Ｂの間の任意の領域に向けてそれぞれ引き出されている。
　複数のトレンチ接続構造５０は、この形態では、一方側の第２突出部４６Ａに対して他方側の第２突出部４６Ｂに近接した位置にそれぞれ配置されている。つまり、複数のトレンチ接続構造５０は、他方側の第２突出部４６Ｂからの距離が一方側の第２突出部４６Ａからの距離未満になる位置にそれぞれ配置されている。複数のトレンチ接続構造５０は、この形態では、第２方向Ｙに延びる同一ライン上にそれぞれ位置している。トレンチ接続構造５０は、第２方向Ｙに関して第２トレンチ構造３０Ｂ（第１トレンチ構造３０Ａ）の第１方向Ｘの幅とほぼ等しい幅を有している。以下、図４および図８を参照して、１つのトレンチ接続構造５０の具体的な構成が説明される。
　トレンチ接続構造５０は、接続トレンチ５１、接続絶縁膜５２、ソース接続電極５３、ゲート接続電極５４および中間接続絶縁膜５５を含む。接続トレンチ５１は、第１主面３に形成され、トレンチ接続構造５０の壁面（側壁および底壁）を形成している。接続トレンチ５１は、ボディ領域２４を貫通し、第２半導体領域７の底部から第１主面３側に間隔を空けている。
　接続トレンチ５１は、第２トレンチ４１（第１トレンチ３１）とほぼ等しい深さを有している。接続トレンチ５１は、第１トレンチ３１および第２トレンチ４１に連通している。接続トレンチ５１は、具体的には、第１トレンチ３１の一対の第１突出部３６Ａ、３６Ｂの間の領域および第２トレンチ４１の一対の第２突出部４６Ａ、４６Ｂの間の領域に連通している。
　接続絶縁膜５２は、接続トレンチ５１の開口側壁面および底側壁面を被覆している。開口側壁面は、ボディ領域２４の底部に対して接続トレンチ５１の開口側に位置する壁面である。底側壁面は、ボディ領域２４の底部に対して接続トレンチ５１の底壁側に位置する壁面である。接続絶縁膜５２は、第２トレンチ４１および接続トレンチ５１の連通部において第２絶縁膜４２に接続され、第１トレンチ３１および接続トレンチ５１の連通部において第１絶縁膜３２に接続されている。接続絶縁膜５２は、この形態では、下接続絶縁膜５２ａ、および、下接続絶縁膜５２ａとは異なる厚さの上接続絶縁膜５２ｂを含む。
　下接続絶縁膜５２ａは、接続トレンチ５１の底側壁面を被覆している。下接続絶縁膜５２ａは、接続トレンチ５１の壁面から露出する第２半導体領域７に接している。下接続絶縁膜５２ａは、第２トレンチ４１および接続トレンチ５１の連通部において第２下絶縁膜４２ａに接続され、第１トレンチ３１および接続トレンチ５１の連通部において第１下絶縁膜３２ａに接続されている。下接続絶縁膜５２ａは、酸化シリコンを含んでいてもよい。下接続絶縁膜５２ａは、第２下絶縁膜４２ａ（第１下絶縁膜３２ａ）と同様、比較的厚いフィールド絶縁膜として形成されている。
　上接続絶縁膜５２ｂは、接続トレンチ５１の開口側壁面を被覆している。上接続絶縁膜５２ｂは、第２半導体領域７を被覆する部分、および、ボディ領域２４を被覆する部分を有している。ボディ領域２４に対する上接続絶縁膜５２ｂの被覆面積は、第２半導体領域７に対する上接続絶縁膜５２ｂの被覆面積よりも大きい。
　上接続絶縁膜５２ｂは、第２トレンチ４１および接続トレンチ５１の連通部において第２上絶縁膜４２ｂに接続され、第１トレンチ３１および接続トレンチ５１の連通部において第１上絶縁膜３２ｂに接続されている。上接続絶縁膜５２ｂは、酸化シリコンを含んでいてもよい。上接続絶縁膜５２ｂは、第２上絶縁膜４２ｂ（第１上絶縁膜３２ｂ）と同様、下接続絶縁膜５２ａよりも薄いゲート絶縁膜として形成されている。
　ソース接続電極５３は、接続絶縁膜５２（具体的には下接続絶縁膜５２ａ）を挟んで接続トレンチ５１の底壁側に埋設されている。ソース接続電極５３は、下接続絶縁膜５２ａを挟んで第２半導体領域７に対向している。ソース接続電極５３は、平面視において第１方向Ｘに延びる帯状に形成され、断面視において法線方向Ｚに延びる柱状に形成されている。
　ソース接続電極５３は、第２トレンチ４１および接続トレンチ５１の連通部において第２ソース電極４３に接続され、第１トレンチ３１および接続トレンチ５１の連通部において第１ソース電極３３に接続されている。つまり、ソース接続電極５３は、第１ソース電極３３および第２ソース電極４３に電気的に接続されている。また、ソース接続電極５３は、第１ソース電極３３および第２ソース電極４３を介して分離電極２３に電気的に接続されている。ソース接続電極５３は、第１ソース電極３３および第２ソース電極４３と共にソース電位が印加されるフィールド電極として形成されている。ソース接続電極５３は、導電性ポリシリコンを含んでいてもよい。
　ゲート接続電極５４は、接続絶縁膜５２（具体的には上接続絶縁膜５２ｂ）を挟んで接続トレンチ５１内の開口側に埋設されている。ゲート接続電極５４は、上接続絶縁膜５２ｂを挟んでボディ領域２４および第２半導体領域７に対向している。ゲート接続電極５４は、平面視において第１方向Ｘに延びる帯状に形成されている。ゲート接続電極５４は、平面視においてソース接続電極５３の全域に重なっており、ソース接続電極５３を露出させていない。ゲート接続電極５４は、第２トレンチ４１および接続トレンチ５１の連通部において第２ゲート電極４４に接続され、第１トレンチ３１および接続トレンチ５１の連通部において第１ゲート電極３４に接続されている。
　つまり、ゲート接続電極５４は、第１ゲート電極３４および第２ゲート電極４４に電気的に接続されている。ゲート接続電極５４は、この形態では、第１ゲート電極３４に印加されたゲート電位を第２ゲート電極４４に伝達する。ゲート接続電極５４は、法線方向Ｚに関して、ソース接続電極５３の厚さ未満の厚さを有している。ゲート接続電極５４は、第１主面３に対して接続トレンチ５１の底壁側に位置する上端部を有している。ゲート接続電極５４は、導電性ポリシリコンを含んでいてもよい。
　中間接続絶縁膜５５は、接続トレンチ５１内においてソース接続電極５３およびゲート接続電極５４の間に介在され、ソース接続電極５３およびゲート接続電極５４を電気的に絶縁させている。中間接続絶縁膜５５は、接続トレンチ５１内において下接続絶縁膜５２ａおよび上接続絶縁膜５２ｂに連なっている。
　中間接続絶縁膜５５は、第２トレンチ４１および接続トレンチ５１の連通部において第２中間絶縁膜４５に接続され、第１トレンチ３１および接続トレンチ５１の連通部において第１中間絶縁膜３５に接続されている。中間接続絶縁膜５５は、第２中間絶縁膜４５（第１中間絶縁膜３５）と同様、上接続絶縁膜５２ｂよりも厚いことが好ましい。中間接続絶縁膜５５は、酸化シリコンを含んでいてもよい。
　半導体装置１Ａは、ボディ領域２４の表層部において複数のトレンチ構造３０の間の領域にそれぞれ形成された複数のソース領域６０を含む。複数のソース領域６０は、第２半導体領域７よりも高いｎ型不純物濃度をそれぞれ有し、ボディ領域２４の底部から間隔を空けてそれぞれ形成されている。
　複数のソース領域６０は、互いに隣り合う第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂの間の領域、互いに隣り合う第１トレンチ構造３０Ａの間の領域、ならびに、互いに隣り合う第２トレンチ構造３０Ｂの間の領域にそれぞれ形成されている。複数のソース領域６０は、第２半導体領域７との間において第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂによって制御されるチャネルを形成する。
　複数のソース領域６０は、この形態では、複数のトレンチ接続構造５０よりも第１主面３の内方部において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のソース領域６０は、具体的には、複数のトレンチ接続構造５０に対して一方側の第１～第２突出部３６Ａ、４６Ａ側の領域に形成され、他方側の第１～第２突出部３６Ｂ、４６Ｂ側の領域には形成されていない。複数のソース領域６０は、第１方向Ｘに第１～第２トレンチ構造３０Ａ、３０Ｂに接続され、第２方向Ｙに複数のトレンチ接続構造５０から間隔を空けて形成されている。
　半導体装置１Ａは、複数のソース領域６０を貫通するように第１主面３にそれぞれ形成された複数のコンタクト孔６１を含む。複数のコンタクト孔６１は、ボディ領域２４の底部から間隔を空けてそれぞれ形成されている。複数のコンタクト孔６１は、複数のトレンチ構造３０の間の領域にそれぞれ形成されている。複数のコンタクト孔６１は、具体的には、互いに隣り合う第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂの間の領域、互いに隣り合う第１トレンチ構造３０Ａの間の領域、ならびに、互いに隣り合う第２トレンチ構造３０Ｂの間の領域にそれぞれ形成されている。
　複数のコンタクト孔６１は、この形態では、複数のトレンチ接続構造５０よりも第１主面３の内方部において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数のコンタクト孔６１は、具体的には、複数のトレンチ接続構造５０に対して一方側の第１～第２突出部３６Ａ、４６Ａ側の領域に形成され、他方側の第１～第２突出部３６Ｂ、４６Ｂ側の領域には形成されていない。
　複数のコンタクト孔６１は、第１方向Ｘに第１～第２トレンチ構造３０Ａ、３０Ｂから間隔を空けて形成され、第２方向Ｙに複数のトレンチ接続構造５０から間隔を空けて形成されている。複数のコンタクト孔６１の配列パターンは任意である。複数のコンタクト孔６１は、複数のトレンチ構造３０の間の領域において第２方向Ｙに間隔を空けて形成されていてもよい。
　半導体装置１Ａは、ボディ領域２４の表層部において複数のコンタクト孔６１に沿う領域にそれぞれ形成された複数のｐ型のコンタクト領域６２を含む。複数のコンタクト領域６２は、ボディ領域２４よりも高いｐ型不純物濃度をそれぞれ有し、ボディ領域２４の底部から間隔を空けて複数のコンタクト孔６１の底壁をそれぞれ被覆している。複数のコンタクト領域６２は、複数のコンタクト孔６１の側壁を被覆していてもよい。
　半導体装置１Ａは、第１主面３を被覆する主面絶縁膜７０（絶縁膜）を含む。主面絶縁膜７０は、「層間絶縁膜」と称されてもよい。主面絶縁膜７０は、複数の絶縁膜が積層された積層構造を有していてもよいし、単一の絶縁膜からなる単層構造を有していてもよい。主面絶縁膜７０は、酸化シリコン膜、窒化シリコン膜および酸窒化シリコン膜のうちの少なくとも１つを含んでいてもよい。主面絶縁膜７０は、第１主面３の上で複数のトレンチ分離構造１０、複数の第１トレンチ構造３０Ａ、複数の第２トレンチ構造３０Ｂおよび複数のトレンチ接続構造５０を被覆している。主面絶縁膜７０は、第１主面３の全域を被覆していてもよい。
　半導体装置１Ａは、複数の第１トレンチ構造３０Ａの上で対応する第１ソース電極３３にそれぞれ接続された複数の第１ソースビア電極７１を含む。複数の第１ソースビア電極７１は、主面絶縁膜７０を貫通して対応する一方側の第１突出部３６Ａにそれぞれ接続され、他方側の第１突出部３６Ｂには接続されていない。複数の第１ソースビア電極７１は、この形態では、一対一の対応関係で対応する一方側の第１突出部３６Ａにそれぞれ接続されている。
　複数の第１ソースビア電極７１は、平面視において第１方向Ｘに間隔を空けて配列され、第１方向Ｘに互いに対向している。複数の第１ソースビア電極７１は、一対多の対応関係で対応する一方側の第１突出部３６Ａにそれぞれ接続されていてもよい。複数の第１ソースビア電極７１は、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。
　半導体装置１Ａは、複数の第２トレンチ構造３０Ｂの上で対応する第２ソース電極４３にそれぞれ接続された複数の第２ソースビア電極７２を含む。複数の第２ソースビア電極７２は、主面絶縁膜７０を貫通して対応する一対の第２突出部４６Ａ、４６Ｂにそれぞれ接続されている。複数の第２ソースビア電極７２は、具体的には、一方側の第２突出部４６Ａに接続された一方側の第２ソースビア電極７２Ａ、および、他方側の第２突出部４６Ｂに接続された他方側の第２ソースビア電極７２Ｂを含む。
　複数の一方側の第２ソースビア電極７２Ａは、この形態では、一対一の対応関係で対応する一方側の第２突出部４６Ａにそれぞれ接続されている。複数の一方側の第２ソースビア電極７２Ａは、第１方向Ｘに間隔を空けて配列され、第１方向Ｘに互いに対向している。複数の一方側の第２ソースビア電極７２Ａは、複数の第１ソースビア電極７１から第１方向Ｘに間隔を空けて配列され、第１方向Ｘに複数の第１ソースビア電極７１に対向している。
　複数の一方側の第２ソースビア電極７２Ａは、一対多の対応関係で対応する一方側の第２突出部４６Ａにそれぞれ接続されていてもよい。複数の一方側の第２ソースビア電極７２Ａは、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。また、複数の一方側の第２ソースビア電極７２Ａは、複数の第１ソースビア電極７１に対して第２方向Ｙにずれて配列されていてもよい。
　複数の他方側の第２ソースビア電極７２Ｂは、この形態では、一対一の対応関係で対応する他方側の第２突出部４６Ｂにそれぞれ接続されている。複数の他方側の第２ソースビア電極７２Ｂは、第１方向Ｘに間隔を空けて配列され、第１方向Ｘに互いに対向している。複数の他方側の第２ソースビア電極７２Ｂは、一対多の対応関係で対応する他方側の第２突出部４６Ｂにそれぞれ接続されていてもよい。複数の他方側の第２ソースビア電極７２Ｂは、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。
　複数の他方側の第２ソースビア電極７２Ｂは、平面視において対応する第２トレンチ構造３０Ｂの端部よりも第２ゲート電極４４に近接した位置で対応する他方側の第２突出部４６Ｂにそれぞれ接続されている。つまり、複数の他方側の第２ソースビア電極７２Ｂは、第２ゲート電極４４との間隔が第２トレンチ構造３０Ｂの端部との間隔未満となるように対応する他方側の第２突出部４６Ｂにそれぞれ接続されている。また、複数の他方側の第２ソースビア電極７２Ｂは、平面視において分離電極２３よりも第２ゲート電極４４に近接している。
　複数の他方側の第２ソースビア電極７２Ｂは、平面視において第１方向Ｘに隣り合う第１ゲート電極３４に対向し、他方側の第１突出部３６Ｂには対向していない。換言すると、平面視において他方側の第１突出部３６Ｂおよび第２ゲート電極４４の間の範囲で第１ゲート電極３４を第１方向Ｘに横切るラインを設定したとき、他方側の第２ソースビア電極７２Ｂは当該ライン上に配置されている。
　半導体装置１Ａは、第１主面３の上で複数のソース領域６０に接続された複数の第３ソースビア電極７３を含む。複数の第３ソースビア電極７３は、主面絶縁膜７０を貫通して複数のコンタクト孔６１内にそれぞれ埋設されている。複数の第３ソースビア電極７３は、各コンタクト孔６１内においてソース領域６０およびコンタクト領域６２にそれぞれ電気的に接続されている。複数の第３ソースビア電極７３は、この形態では、複数のトレンチ接続構造５０よりも第１主面３の内方部において第２方向Ｙに延びる帯状にそれぞれ形成され、第１方向Ｘにトレンチ接続構造５０に対向していない。
　半導体装置１Ａは、複数の第１トレンチ構造３０Ａの上で対応する第１ゲート電極３４にそれぞれ接続された複数のゲートビア電極７４を含む。複数のゲートビア電極７４は、主面絶縁膜７０を貫通して対応する第１ゲート電極３４にそれぞれ接続されている。複数のゲートビア電極７４は、一対一の対応関係で第１ゲート電極３４にそれぞれ接続され、第２ゲート電極４４には接続されていない。つまり、半導体装置１Ａは、第２トレンチ構造３０Ｂの上で第２ゲート電極４４に接続されるゲートビア電極７４を含まない。複数のゲートビア電極７４は、第１ゲート電極３４およびゲート接続電極５４を介して第２ゲート電極４４に電気的に接続されている。
　複数のゲートビア電極７４は、第１方向Ｘに間隔を空けて配列され、第１方向Ｘに互いに対向している。複数のゲートビア電極７４は、第２方向Ｙに複数の第１ソースビア電極７１に対向している。複数のゲートビア電極７４は、一対多の対応関係で各第１ゲート電極３４にそれぞれ接続されていてもよい。複数のゲートビア電極７４は、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。
　複数のゲートビア電極７４は、平面視においてトレンチ接続構造５０よりも他方側の第１突出部３６Ｂに近接した位置に配置している。つまり、複数のゲートビア電極７４は、他方側の第１突出部３６Ｂとの間隔がトレンチ接続構造５０との間隔未満となるように対応する第１ゲート電極３４にそれぞれ接続されている。複数のゲートビア電極７４は、この形態では、平面視において他方側の第２ソースビア電極７２Ｂを第１方向Ｘに横切るラインを設定した場合、当該ラインよりも他方側の第１突出部３６Ｂに近接した位置に配置している。
　複数のゲートビア電極７４は、平面視において第１方向Ｘに隣り合う他方側の第２突出部４６Ｂに対向し、第２ゲート電極４４には対向していない。換言すると、平面視において他方側の第１突出部３６Ｂおよび第２ゲート電極４４（他方側の第２ソースビア電極７２Ｂ）の間の範囲で第１ゲート電極３４を第１方向Ｘに横切るラインを設定したとき、ゲートビア電極７４は当該ライン上に配置されている。
　半導体装置１Ａは、複数のゲートビア電極７４の上に配置され、ゲート電位を伝達するゲート配線電極８０を含む。ゲート配線電極８０は、具体的には、主面絶縁膜７０の上に配置されている。ゲート配線電極８０は、ゲートパッド電極８０ａおよびゲートフィンガー電極８０ｂを含む。ゲートパッド電極８０ａは、導電接続部材（たとえばボンディングワイヤや導電板等）に外部接続される端子電極である。ゲートパッド電極８０ａは、平面視において第３側面５Ｃの中央部に沿う部分の上に四角形状に形成されている。
　ゲートパッド電極８０ａは、平面視において外側領域８のパッド領域８ｂに重なっている。ゲートパッド電極８０ａは、平面視において第１トレンチ分離構造１０Ａ（第１デバイス領域９Ａ）および第２トレンチ分離構造１０Ｂ（第２デバイス領域９Ｂ）からパッド領域８ｂ側に間隔を空けて配置されている。ゲートパッド電極８０ａは、平面視において複数の第１～第２トレンチ構造３０Ａ、３０Ｂに重なっていない。
　ゲートフィンガー電極８０ｂは、ゲートパッド電極８０ａから主面絶縁膜７０の上に引き出されている。ゲートフィンガー電極８０ｂは、平面視において第１～第２デバイス領域９Ａ、９ｂを含む内方領域を複数方向から区画するように第１主面３の周縁に沿って帯状に延びている。ゲートフィンガー電極８０ｂは、この形態では、平面視において内方領域を３方向から区画するように、第１～第３側面５Ａ～５Ｃに沿って帯状に延びている。ゲートフィンガー電極８０ｂは、平面視において内方領域を４方向から区画するように、第１～第４側面５Ａ～５Ｄに沿って帯状（好ましくは四角環状）に延びていてもよい。
　ゲートフィンガー電極８０ｂは、平面視において複数の第１～第２トレンチ構造３０Ａ、３０Ｂの端部に交差（具体的には直交）するように第１～第２トレンチ分離構造１０Ａ、１０Ｂに沿って延びている。ゲートフィンガー電極８０ｂは、平面視において複数の分離電極２３、複数の他方側の第１突出部３６Ｂ、複数の第１ゲート電極３４および複数の他方側の第２突出部４６Ｂに重なり、第２ゲート電極４４には重なっていない。
　ゲートフィンガー電極８０ｂは、複数のゲートビア電極７４に接続されている。ゲートパッド電極８０ａに印加されたゲート電位は、ゲートフィンガー電極８０ｂおよび複数のゲートビア電極７４を介して複数の第１ゲート電極３４に伝達される。複数の第１ゲート電極３４に印加されたゲート電位は、複数のトレンチ接続構造５０を介して複数の第２ゲート電極４４に伝達される。
　半導体装置１Ａは、複数の第１～第３ソースビア電極７１～７３の上に配置され、ソース電位を伝達するソース配線電極８１を含む。ソース配線電極８１は、ゲート配線電極８０から間隔を空けてゲート配線電極８０と同一レイヤに配置され、第１主面３に沿う横方向にゲート配線電極８０に対向している。ソース配線電極８１は、具体的には、主面絶縁膜７０の上に配置されている。ソース配線電極８１は、ソースパッド電極８１ａを含む。ソースパッド電極８１ａは、導電接続部材（たとえばボンディングワイヤや導電板等）に外部接続される端子電極である。
　ソースパッド電極８１ａは、平面視においてゲート配線電極８０によって区画された領域に配置され、平面視において第１～第２デバイス領域９Ａ、９ｂに重なっている。ソースパッド電極８１ａは、この形態では、平面視において、ゲートパッド電極８０ａに整合するように第３側面５Ｃに沿う辺の中央部から第４側面５Ｄ側に向けて窪んだ凹部を有する多角形状に形成されている。
　ソースパッド電極８１ａは、平面視において複数の第１トレンチ分離構造１０Ａ、複数の第２トレンチ分離構造１０Ｂ、複数の第１トレンチ構造３０Ａ、複数の第２トレンチ構造３０Ｂ、および、複数のトレンチ接続構造５０に重なっている。ソースパッド電極８１ａは、具体的には、平面視において複数の一方側の第１突出部３６Ａ、複数対の第２突出部４６Ａ、４６Ｂ、複数の第１ゲート電極３４、および、複数の第２ゲート電極４４に重なり、複数の他方側の第１突出部３６Ｂには重なっていない。
　ソースパッド電極８１ａは、複数の第１～第３ソースビア電極７１～７３に接続されている。ソースパッド電極８１ａに印加されたソース電位は、複数の分離電極２３、複数の第１ソース電極３３、複数の第２ソース電極４３および複数のソース領域６０に伝達される。
　半導体装置１Ａは、第２主面４を被覆するドレイン電極８２を含む。ドレイン電極８２は、この形態では、第１～第４側面５Ａ～５Ｄに連なるように第２主面４の全域を被覆し、第１半導体領域６に電気的に接続されている。
　以上、半導体装置１Ａは、チップ２、第２トレンチ構造３０Ｂ（溝構造）、および、複数の第２ソースビア電極７２を含む。チップ２は、第１主面３を有している。第２トレンチ構造３０Ｂは、第２トレンチ４１（溝）、第２ソース電極４３（ソース電極）、および、第２ゲート電極４４（ゲート電極）を含む。
　第２トレンチ４１は、第１主面３に形成されている。第２ソース電極４３は、第２トレンチ４１の底側に埋設されている。第２ソース電極４３は、一方側（この形態では第１側面５Ａ側）および他方側（この形態では第２側面５Ｂ側）の第２突出部４６Ａ、４６Ｂ（突出部）を含む。一方側および他方側の第２突出部４６Ａ、４６Ｂは、第２トレンチ４１の底側から第２トレンチ４１の開口側に向けて突出している。
　第２ゲート電極４４は、第２トレンチ４１の開口側において一対の第２突出部４６Ａ、４６Ｂの間に埋設されている。複数の第２ソースビア電極７２は、一方側および他方側の第２ソースビア電極７２Ａ、７２Ｂ（ソースビア電極）を含む。一方側および他方側の第２ソースビア電極７２Ａ、７２Ｂは、第２トレンチ構造３０Ｂの上で一方側および他方側の第２突出部４６Ａ、４６Ｂにそれぞれ接続されている。
　この構造によれば、一対の第２突出部４６Ａ、４６Ｂの間隔や、一対の第２ソースビア電極７２Ａ、７２Ｂの間隔を調節することによってソース抵抗Ｒｓを精確に調整できる。よって、適切なソース抵抗Ｒｓを有する半導体装置１Ａを提供できる。
　半導体装置１Ａは、第２トレンチ構造３０Ｂの上で第２ゲート電極４４に接続されるゲートビア電極７４を有さないことが好ましい。この構造によれば、一対の第２突出部４６Ａ、４６Ｂの間隔や、一対の第２ソースビア電極７２Ａ、７２Ｂの間隔を、ゲートビア電極７４のデザインルールの制限を受けずに調節できる。
　半導体装置１Ａは、ゲート配線電極８０（ゲート配線）およびソース配線電極８１（ソース配線）を含むことが好ましい。ゲート配線電極８０は、平面視において第２ゲート電極４４に重ならないように第２トレンチ構造３０Ｂの上に配置されていることが好ましい。ソース配線電極８１は、平面視において一対の第２突出部４６Ａ、４６Ｂおよび第２ゲート電極４４に重なるように第２トレンチ構造３０Ｂの上に配置され、一対の第２ソースビア電極７２Ａ、７２Ｂに接続されていることが好ましい。
　この構造によれば、ゲートビア電極７４のデザインルールの制限を受けずにソース配線電極８１を一対の第２ソースビア電極７２Ａ、７２Ｂに電気的に接続させることができる。ソース配線電極８１は、平面視において第２ゲート電極４４の全域に重なっていることが好ましい。ゲート配線電極８０は、平面視において一対の第２突出部４６Ａ、４６Ｂのいずれか一方または双方に重なっていてもよい。ゲート配線電極８０は、この形態では、平面視において他方側の第２突出部４６Ｂに重なり、一方側の第２突出部４６Ａには重なっていない。
　半導体装置１Ａは、第２トレンチ構造３０Ｂに接続されたトレンチ接続構造５０（溝接続構造）を含むことが好ましい。トレンチ接続構造５０は、接続トレンチ５１（接続溝）およびゲート接続電極５４を含むことが好ましい。接続トレンチ５１は、第２トレンチ４１に連通するように第１主面３に形成されている。ゲート接続電極５４は、第２ゲート電極４４に接続されるように接続トレンチ５１に埋設されている。この構造によれば、ゲート接続電極５４を介してゲート電位を第２ゲート電極４４に付与できる。
　トレンチ接続構造５０は、第２ソース電極４３に接続されるように接続トレンチ５１の底側に埋設されたソース接続電極５３を含むことが好ましい。この場合、ゲート接続電極５４は、接続トレンチ５１の開口側に埋設されていることが好ましい。この構造において、ゲート接続電極５４は、平面視においてソース接続電極５３の全域に対向していてもよい。
　半導体装置１Ａは、一方側の第２突出部４６Ａよりも長い他方側の第２突出部４６Ｂを有していてもよい。この構造によれば、他方側の第２突出部４６Ｂの長さを調節することによって、ソース抵抗Ｒｓを精確に調整できる。この構造において、他方側の第２ソースビア電極７２Ｂは、第２ゲート電極４４に近接した位置で他方側の第２突出部４６Ｂに接続されていてもよい。この場合、比較的長い他方側の第２突出部４６Ｂを利用して、一対の第２ソースビア電極７２Ａ、７２Ｂの間隔を調節できる。
　半導体装置１Ａは、チップ２、第１トレンチ構造３０Ａ（第１溝構造）、第２トレンチ構造３０Ｂ（第２溝構造）、第１ソースビア電極７１、複数の第２ソースビア電極７２、および、ゲートビア電極７４を含むコンビネーション構造を有していてもよい。チップ２は、第１主面３を有している。第１トレンチ構造３０Ａは、第１トレンチ３１（第１溝）、第１ソース電極３３、および、第１ゲート電極３４を含む。
　第１トレンチ３１は、第１主面３に形成されている。第１ソース電極３３は、第１トレンチ３１の底側に埋設されている。第１ソース電極３３は、一方側（この形態では第１側面５Ａ側）および他方側（この形態では第２側面５Ｂ側）の第１突出部３６Ａ、３６Ｂを含む。一方側および他方側の第１突出部３６Ａ、３６Ｂは、第１トレンチ３１の底側から開口側に向けて突出している。第１ゲート電極３４は、第１トレンチ３１の開口側において一対の第１突出部３６Ａ、３６Ｂの間に埋設されている。
　第２トレンチ構造３０Ｂは、第２トレンチ４１（第２溝）、第２ソース電極４３、および、第２ゲート電極４４を含む。第２トレンチ４１は、第１トレンチ３１に隣り合って第１主面３に形成されている。第２ソース電極４３は、第２トレンチ４１の底側に埋設されている。第２ソース電極４３は、一方側および他方側の第２突出部４６Ａ、４６Ｂを含む。一方側および他方側の第２突出部４６Ａ、４６Ｂは、第２トレンチ４１の底側から開口側に向けて突出している。第２ゲート電極４４は、第２トレンチ４１の開口側において一対の第２突出部４６Ａ、４６Ｂの間に埋設されている。
　第１ソースビア電極７１は、第１トレンチ構造３０Ａの上で一方側の第１突出部３６Ａに接続されている。複数の第２ソースビア電極７２は、一方側および他方側の第２ソースビア電極７２Ａ、７２Ｂを含む。一方側および他方側の第２ソースビア電極７２Ａ、７２Ｂは、第２トレンチ構造３０Ｂの上で一方側および他方側の第２突出部４６Ａ、４６Ｂにそれぞれ接続されている。ゲートビア電極７４は、第１トレンチ構造３０Ａの上で第１ゲート電極３４に接続されている。
　この構造によれば、第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂを含む形態において、一対の第２突出部４６Ａ、４６Ｂの間隔や、一対の第２ソースビア電極７２Ａ、７２Ｂの間隔を調節することによってソース抵抗Ｒｓを精確に調整できる。よって、適切なソース抵抗Ｒｓを有する半導体装置１Ａを提供できる。
　また、この構造によれば、第２トレンチ構造３０Ｂは、第１トレンチ構造３０Ａと比較して電流経路が短縮された第２ソース電極４３を有することができる。つまり、第１トレンチ構造３０Ａが第１ソース抵抗成分Ｒｓ１を有する一方、第２トレンチ構造３０Ｂは第１ソース抵抗成分Ｒｓ１未満の第２ソース抵抗成分Ｒｓ２（Ｒｓ２＜Ｒｓ１）を有することができる。第１ソース抵抗成分Ｒｓ１および第２ソース抵抗成分Ｒｓ２は、それぞれソース抵抗Ｒｓの一要素である。これにより、ソース抵抗Ｒｓの低減できる。
　さらに、この構造によれば、以下の図９～図１１を用いて説明される効果が奏されることもできる。図９は、スイッチング回路９０を示す電気回路図である。スイッチング回路９０は、ハイサイドの第１トランジスタＴｒ１、第１トランジスタＴｒ１に直列接続されたローサイドの第２トランジスタＴｒ２、ならびに、第１トランジスタＴｒ１および第２トランジスタＴｒ２の接続部に接続された出力配線Ｗｏｕｔを含む。第１トランジスタＴｒ１および第２トランジスタＴｒ２には、第１実施形態に係る半導体装置１Ａがそれぞれ適用される。
　第１トランジスタＴｒ１は、第１ゲートＧ１（ゲート配線電極８０）、第１ソースＳ１（ソース配線電極８１）、および、第１ドレインＤ１（ドレイン電極８２）を含む。第１ドレインＤ１は、高電位（たとえば電源電圧ＢＶ）に電気的に接続される。第１ゲートＧ１は第１ソースＳ１と第１ゲート・ソース電圧ＶｇｓＨを形成し、第１ドレインＤ１は第１ソースＳ１と第１ドレイン・ソース電圧ＶｄｓＨを形成する。
　第２トランジスタＴｒ２は、第２ゲートＧ１（ゲート配線電極８０）、第２ソースＧ２（ソース配線電極８１）、および、第２ドレインＤ２（ドレイン電極８２）を含む。第２ドレインＤ２は、第１ソースＳ１に電気的に接続され、ドレイン・ソースノードＮｄｓを形成している。第２ソースＳ２は、低電位（たとえばグランド）に電気的に接続される。第２ゲートＧ２は第２ソースＳ２と第２ゲート・ソース電圧ＶｇｓＬを形成し、第２ドレインＤ２は第２ソースＳ２と第２ドレイン・ソース電圧ＶｄｓＬを形成する。
　出力配線Ｗｏｕｔは、ドレイン・ソースノードＮｄｓに接続されている。第１トランジスタＴｒ１がオン状態に制御される場合、第２トランジスタＴｒ２はオフ状態に制御される。第１トランジスタＴｒ１がオフ状態に制御される場合、第２トランジスタＴｒ２はオン状態に制御される。第１トランジスタＴｒ１および第２トランジスタＴｒ２のオンオフ制御によって生成される電流は、第１トランジスタＴｒ１から出力配線Ｗｏｕｔに流し込まれ、または、出力配線Ｗｏｕｔから第２トランジスタＴｒ２に流し込まれる。
　図１０は、図９に示すスイッチング回路９０に参考例に係る半導体装置が適用された場合のスイッチング特性を示すグラフである。図１０において、縦軸は電圧［Ｖ］を示し、横軸は時間［ｓｅｃ］を示している。参考例に係る半導体装置は、複数のトレンチ構造３０が複数の第１トレンチ構造３０Ａのみを含み、第２トレンチ構造３０Ｂおよびトレンチ接続構造５０を含まない点を除いて、第１実施形態に係る半導体装置１Ａと同様の構造を有している。つまり、参考例に係る半導体装置では、第２トレンチ構造３０Ｂが存在しない分、ソース抵抗Ｒｓが比較的高くなっている。参考例に係る半導体装置の他の具体的な説明は省略される。
　図１０には、ハイサイドの第１トランジスタＴｒ１の第１ドレイン・ソース電圧ＶｄｓＨの波形および第１ゲート・ソース電圧ＶｇｓＨの波形が示されている。また、図１０には、ローサイドの第２トランジスタＴｒ２の第２ドレイン・ソース電圧ＶｄｓＬの波形および第２ゲート・ソース電圧ＶｇｓＬの波形が示されている。さらに、図１０には、ローサイドの第２トランジスタＴｒ２の第２半導体領域７および複数のトレンチ構造３０（具体的には第１ソース電極３３）の間の第３ドレイン・ソース電圧ＶｂｓＬの波形が示されている。
　ハイサイドの第１トランジスタＴｒ１がオフ状態からオン状態に制御され、第１ドレイン・ソース電圧ＶｄｓＨが立ち下がると、ローサイドの第２トランジスタＴｒ２の第２ドレイン・ソース電圧ＶｄｓＬおよび第３ドレイン・ソース電圧ＶｂｓＬが立ち上がる。第３ドレイン・ソース電圧ＶｂｓＬは、電源電圧ＢＶの１／２を超える値まで上昇している。第２ドレイン・ソース電圧ＶｄｓＬおよび第３ドレイン・ソース電圧ＶｂｓＬのピーク部は、いずれもクランプされている。
　参考例に係る半導体装置では、比較的高いソース抵抗Ｒｓに起因して第３ドレイン・ソース電圧ＶｂｓＬが急峻な立ち上がり特性を示すため、複数のトレンチ構造３０（第１トレンチ構造３０Ａ）から拡がる空乏層の幅が不十分になる。そのため、第２半導体領域７において複数のトレンチ構造３０の近傍に電圧（電界）が集中する結果、ブレークダウン電圧ＶＢが低下し、リーク電流が増加する。その結果、第２ドレイン・ソース電圧ＶｄｓＬのピーク部がクランプされる。
　図１１は、図９に示すスイッチング回路９０に図１に示す半導体装置１Ａが適用された場合のスイッチング特性を示すグラフである。図１１において、縦軸は電圧［Ｖ］を示し、横軸は時間［ｓｅｃ］を示している。図１１には、図１０と同様に、第１ドレイン・ソース電圧ＶｄｓＨの波形、第１ゲート・ソース電圧ＶｇｓＨの波形、第２ドレイン・ソース電圧ＶｄｓＬの波形、第２ゲート・ソース電圧ＶｇｓＬの波形、および、第３ドレイン・ソース電圧ＶｂｓＬの波形が示されている。
　ハイサイドの第１トランジスタＴｒ１がオフ状態からオン状態に制御され、第１ドレイン・ソース電圧ＶｄｓＨが立ち下がると、ローサイドの第２トランジスタＴｒ２の第２ドレイン・ソース電圧ＶｄｓＬおよび第３ドレイン・ソース電圧ＶｂｓＬが立ち上がる。
　半導体装置１Ａでは、参考例に係る半導体装置の場合と異なり、第２ドレイン・ソース電圧ＶｄｓＬのピーク部のクランプおよび第３ドレイン・ソース電圧ＶｂｓＬのピーク部のクランプが抑制されている。また、半導体装置１Ａでは、第３ドレイン・ソース電圧ＶｂｓＬの急激な上昇が抑制されている。第３ドレイン・ソース電圧ＶｂｓＬは、電源電圧ＢＶの１／２未満に抑えられている。
　半導体装置１Ａでは、第２トレンチ構造３０Ｂが第１トレンチ構造３０Ａと比較して電流経路が短縮された第２ソース電極４３を有している。つまり、第１トレンチ構造３０Ａは第１ソース抵抗成分Ｒｓ１を有し、第２トレンチ構造３０Ｂは第１ソース抵抗成分Ｒｓ１未満の第２ソース抵抗成分Ｒｓ２（Ｒｓ２＜Ｒｓ１）を有している。
　半導体装置１Ａでは、このような形態によってソース抵抗Ｒｓが低減されるため、参考例に係る半導体装置と比較して、複数の第１トレンチ構造３０Ａおよび複数の第２トレンチ構造３０Ｂから拡がる空乏層の幅を拡張できる。これにより、第２半導体領域７において、複数の第１トレンチ構造３０Ａおよび複数の第２トレンチ構造３０Ｂの近傍の電圧（電界）集中を抑制できる。その結果、ブレークダウン電圧ＶＢの低下を抑制でき、リーク電流を低減できる。また、第２ドレイン・ソース電圧ＶｄｓＬのクランプを抑制できる。
　半導体装置１Ａは、第２トレンチ構造３０Ｂの上で第２ゲート電極４４に接続されるゲートビア電極７４を有さないことが好ましい。この構造によれば、一対の第２突出部４６Ａ、４６Ｂの間隔や、一対の第２ソースビア電極７２Ａ、７２Ｂの間隔を、ゲートビア電極７４のデザインルールの制限を受けずに調節できる。
　半導体装置１Ａは、第１ソースビア電極７１および一対の第２ソースビア電極７２Ａ、７２Ｂに接続されたソース配線電極８１（ソース配線）、および、ゲートビア電極７４に接続されたゲート配線電極８０（ゲート配線）を含むことが好ましい。ソース配線電極８１は、平面視において一方側の第１突出部３６Ａおよび一対の第２突出部４６Ａ、４６Ｂに重なるように第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂの上に配置されていることが好ましい。ゲートビア電極７４は、平面視において第１ゲート電極３４に重なるように第１トレンチ構造３０Ａの上に配置されていることが好ましい。
　この構造において、ソース配線電極８１は、平面視において第１ゲート電極３４および第２ゲート電極４４に重なっていることが好ましい。ソース配線電極８１は平面視において第２ゲート電極４４の全域に重なり、ゲート配線電極８０は平面視において第２ゲート電極４４に重なっていないことが好ましい。
　半導体装置１Ａは、第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂに接続されたトレンチ接続構造５０（溝接続構造）を含むことが好ましい。トレンチ接続構造５０は、接続トレンチ５１（接続溝）およびゲート接続電極５４を含む。接続トレンチ５１は、第１トレンチ３１および第２トレンチ４１に連通するように第１主面３に形成されている。ゲート接続電極５４は、第１ゲート電極３４および第２ゲート電極４４に接続されるように接続トレンチ５１に埋設されている。この構造によれば、ゲート接続電極５４を介して第１ゲート電極３４から第２ゲート電極４４にゲート電位を付与できる。
　この構造において、トレンチ接続構造５０は、第１ソース電極３３および第２ソース電極４３に接続されるように接続トレンチ５１の底側に埋設されたソース接続電極５３を含むことが好ましい。この場合、ゲート接続電極５４は、接続トレンチ５１の開口側に埋設されていることが好ましい。この構造において、ゲート接続電極５４は、平面視においてソース接続電極５３の全域に対向していてもよい。
　半導体装置１Ａにおいて、他方側の第２突出部４６Ｂは、一方側の第２突出部４６Ａよりも長く形成されていることが好ましい。この構造によれば、他方側の第２突出部４６Ｂの長さを調節することによって、ソース抵抗Ｒｓを精確に調整できる。この場合、一方側の第２突出部４６Ａはチップ２を挟んで一方側の第１突出部３６Ａに対向し、他方側の第２突出部４６Ｂはチップ２を挟んで他方側の第１突出部３６Ｂおよび第１ゲート電極３４に対向していることが好ましい。
　これらの構造において、他方側の第２ソースビア電極７２Ｂは、第２ゲート電極４４に近接した位置で他方側の第２突出部４６Ｂに接続されていてもよい。この場合、比較的長い他方側の第２突出部４６Ｂを利用して、一対の第２ソースビア電極７２Ａ、７２Ｂの間隔を調節できる。
　図１２は、図２に対応し、第２実施形態に係る半導体装置１Ｂのチップ２の第１主面３の構造を示す平面図である。図１３は、図１２に示す構造の要部を拡大した平面図である。図１４は、図１３に示す構造の要部をさらに拡大した平面図である。
　半導体装置１Ｂは、第１実施形態の場合と同様に、チップ２、第１半導体領域６、第２半導体領域７、第１トレンチ分離構造１０Ａ、第２トレンチ分離構造１０Ｂ、複数の第１トレンチ構造３０Ａ、複数の第２トレンチ構造３０Ｂ、複数のトレンチ接続構造５０、複数のソース領域６０、複数のコンタクト孔６１、複数のコンタクト領域６２、主面絶縁膜７０、複数の第１ソースビア電極７１、複数の第２ソースビア電極７２、複数の第３ソースビア電極７３、複数のゲートビア電極７４、ゲート配線電極８０、ソース配線電極８１およびドレイン電極８２を含む。
　複数の第２トレンチ構造３０Ｂは、この形態では、第２トレンチ４１、第２絶縁膜４２、第２ソース電極４３、複数の第２ゲート電極４４および複数の第２中間絶縁膜４５を含む。第２ソース電極４３は、第２トレンチ４１の底壁側から開口側に突出した複数の第２突出部４６を含む。
　複数の第２突出部４６は、一方側（第１側面５Ａ側）の第２突出部４６Ａ、他方側（第２側面５Ｂ側）の第２突出部４６Ｂ、ならびに、一方側の第２突出部４６Ａおよび他方側の第２突出部４６Ｂの間に位置する内方側の第２突出部４６Ｃを含む。つまり、内方側の第２突出部４６Ｃは、一方側の第２突出部４６Ａに対して他方側（第２側面５Ｂ側）に位置し、他方側の第２突出部４６Ｂに対して一方側（第２側面５Ａ側）に位置している。
　一方側および他方側の第２突出部４６Ａ、４６Ｂは、第２トレンチ４１の両端部にそれぞれ形成され、第２下絶縁膜４２ａを挟んで第２トレンチ４１の開口側に引き出されている。一方側および他方側の第２突出部４６Ａ、４６Ｂは、第２方向Ｙに延び、分離トレンチ２１および第２トレンチ４１の連通部において分離電極２３にそれぞれ接続されている。一方側および他方側の第２突出部４６Ａ、４６Ｂは、チップ２の一部を挟んで一方側および他方側の第１突出部３６Ａ、３６Ｂに対向し、第１トレンチ構造３０Ａの第１ゲート電極３４に対向していない。
　内方側の第２突出部４６Ｃは、第２トレンチ４１の中間部に形成され、第２下絶縁膜４２ａを挟んで第２トレンチ４１の開口側に引き出されている。内方側の第２突出部４６Ｃは、チップ２の一部を挟んで第１トレンチ構造３０Ａの第１ゲート電極３４に対向し、一方側および他方側の第１突出部３６Ａ、３６Ｂに対向していない。複数の第２突出部４６Ａ～４６Ｃは、第２トレンチ４１の開口側において第２トレンチ４１の壁面と複数の第２リセス４７を区画している。
　内方側の第２突出部４６Ｃは、一方側の第２突出部４６Ａおよび第２トレンチ４１の壁面と一方側の第２リセス４７を区画している。内方側の第２突出部４６Ｃは、他方側の第２突出部４６Ｂおよび第２トレンチ４１の壁面と他方側の第２リセス４７を区画している。複数の第２リセス４７は、平面視において第２方向Ｙに延びる帯状にそれぞれ区画されている。複数の第２リセス４７は、第２方向Ｙに関して、第１リセス３７の長さ未満の長さをそれぞれ有している。
　内方側の第２突出部４６Ｃは、この形態では、第２トレンチ４１の長手方向（第２方向Ｙ）に関して一方側および他方側の第２突出部４６Ａ、４６Ｂとは異なる長さを有している。一方側および他方側の第２突出部４６Ａ、４６Ｂは、第２方向Ｙに関して、一方側の第１突出部３６Ａの第１長さＬ１とほぼ等しい第３長さＬ３および第４長さＬ４（Ｌ１≒Ｌ２≒Ｌ３≒Ｌ４）をそれぞれ有している。内方側の第２突出部４６Ｃは、第２方向Ｙに関して、第３長さＬ３（第４長さＬ４）を超える第５長さＬ５（Ｌ３≒Ｌ４＜Ｌ５）を有している。むろん、第５長さＬ５は任意であり、第３長さＬ３（第４長さＬ４）以下（Ｌ５≦Ｌ３≒Ｌ４）であってもよい。
　複数の第２ゲート電極４４は、第２絶縁膜４２（具体的には第２上絶縁膜４２ｂ）を挟んで第２トレンチ４１内の開口側にそれぞれ埋設されている。第２ゲート電極４４は、具体的には、第２トレンチ４１の開口側において複数の第２突出部４６Ａ～４６Ｃの間の複数の第２リセス４７にそれぞれ埋設されている。複数の第２ゲート電極４４は、第２上絶縁膜４２ｂを挟んでボディ領域２４および第２半導体領域７にそれぞれ対向している。
　複数の第２ゲート電極４４は、平面視において第２方向Ｙに延びる帯状にそれぞれ形成されている。複数の第２ゲート電極４４は、この形態では、第１方向Ｘに隣り合う第１ゲート電極３４にそれぞれ対向し、一対の第１突出部３６Ａ、３６Ｂには対向していない。複数の第２ゲート電極４４は、第２方向Ｙに関して第１ゲート電極３４よりも短い。
　複数の第２中間絶縁膜４５は、第２トレンチ４１内において第２ソース電極４３および複数の第２ゲート電極４４の間にそれぞれ介在され、第２ソース電極４３および複数の第２ゲート電極４４を電気的に絶縁させている。複数の第２中間絶縁膜４５は、第２トレンチ４１内において第２絶縁膜４２（第２下絶縁膜４２ａおよび第２上絶縁膜４２ｂ）に連なっている。
　複数のトレンチ接続構造５０は、複数の第２トレンチ構造３０Ｂから隣り合う第１トレンチ構造３０Ａに向けてそれぞれ引き出され、隣り合う第１トレンチ構造３０Ａにそれぞれ接続されている。複数のトレンチ接続構造５０は、この形態では、隣り合う一対の第１トレンチ構造３０Ａの間の領域、および、隣り合う一対の第２トレンチ構造３０Ｂの間の領域には形成されていない。複数のトレンチ接続構造５０は、この形態では、一方側および内方側の第２突出部４６Ａ、４６Ｃの間の任意の領域から第１トレンチ構造３０Ａに向けてそれぞれ引き出されている。
　つまり、複数のトレンチ接続構造５０は、一方側の第２ゲート電極４４を第１方向Ｘに隣り合う第１ゲート電極３４に電気的に接続させている。複数のトレンチ接続構造５０は、この形態では、一方側の第２突出部４６Ｂに対して内方側の第２突出部４６Ｃに近接した位置にそれぞれ配置されている。複数のトレンチ接続構造５０は、この形態では、第２方向Ｙに延びる同一ライン上にそれぞれ配置されている。
　複数のソース領域６０は、この形態では、複数のトレンチ接続構造５０に対して一方側（第１～第２突出部３６Ａ、４６Ａ側）の領域、ならびに、他方側（第１～第２突出部３６Ｂ、４６Ｂ側）の領域にそれぞれ形成されている。複数のソース領域６０は、第１方向Ｘに第１～第２トレンチ構造３０Ａ、３０Ｂに接続され、第２方向Ｙに複数のトレンチ接続構造５０から間隔を空けて形成されている。
　複数のコンタクト孔６１は、この形態では、複数のトレンチ接続構造５０に対して一方側（第１～第２突出部３６Ａ、４６Ａ側）の領域、ならびに、他方側（第１～第２突出部３６Ｂ、４６Ｂ側）の領域にそれぞれ形成されている。複数のコンタクト孔６１は、第１方向Ｘに第１～第２トレンチ構造３０Ａ、３０Ｂから間隔を空けて形成され、第２方向Ｙに複数のトレンチ接続構造５０から間隔を空けて形成されている。
　複数の第２ソースビア電極７２は、一方側および内方側の第２突出部４６Ａ、４６Ｃにそれぞれ接続された一方側および内方側の第２ソースビア電極７２Ａ、７２Ｃを含む。複数の第２ソースビア電極７２は、この形態では、他方側の第２突出部４６Ｂに接続される他方側の第２ソースビア電極７２Ｂを含まない。複数の内方側の第２ソースビア電極７２Ｃは、一対一の対応関係で対応する内方側の第２突出部４６Ｃにそれぞれ接続されている。複数の内方側の第２ソースビア電極７２Ｃは、第１方向Ｘに間隔を空けて配列され、第１方向Ｘに互いに対向している。
　複数の内方側の第２ソースビア電極７２Ｃは、一対多の対応関係で対応する内方側の第２突出部４６Ｃにそれぞれ接続されていてもよい。複数の内方側の第２ソースビア電極７２Ｃは、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。複数の内方側の第２ソースビア電極７２Ｃは、平面視において第１方向Ｘに隣り合う第１ゲート電極３４に対向し、一対の第１突出部３６Ａ、３６Ｂには対向していない。
　複数のゲートビア電極７４は、この形態では、第１ゲート電極３４および他方側の第２ゲート電極４４にそれぞれ接続され、一方側の第２ゲート電極４４には接続されていない。複数のゲートビア電極７４は、第１ゲート電極３４およびゲート接続電極５４を介して一方側の第２ゲート電極４４に電気的に接続されている。
　複数のゲートビア電極７４は、第１方向Ｘに間隔を空けて配列され、第１方向Ｘに互いに対向している。複数のゲートビア電極７４は、一対多の対応関係で各第１ゲート電極３４および各第２ゲート電極４４にそれぞれ接続されていてもよい。複数のゲートビア電極７４は、必ずしも平面視において第１方向Ｘに延びる同一ライン上に配列されている必要はなく、第２方向Ｙに互いにずれて配列されていてもよい。
　複数のゲートビア電極７４は、平面視においてトレンチ接続構造５０に対して他方側の第１～第２突出部３６Ｂ、４６Ｂに近接した位置に配置している。つまり、複数のゲートビア電極７４は、他方側の第１～第２突出部３６Ｂ、４６Ｂとの間隔がトレンチ接続構造５０との間隔未満となるように第１ゲート電極３４および他方側の第２ゲート電極４４にそれぞれ接続されている。複数のゲートビア電極７４は、第１方向Ｘに第１ゲート電極３４および他方側の第２ゲート電極４４に対向し、他方側の第１～第２突出部３６Ｂ、４６Ｂには対向していない。
　ゲート配線電極８０のゲートフィンガー電極８０ｂは、この形態では、平面視において複数の分離電極２３、複数の第１ゲート電極３４、複数の他方側の第１突出部３６Ｂ、複数の他方側の第２ゲート電極４４、および、複数の他方側の第２突出部４６Ｂに重なっている。
　ゲートフィンガー電極８０ｂは、複数のゲートビア電極７４に接続されている。ゲートパッド電極８０ａに印加されたゲート電位は、ゲートフィンガー電極８０ｂおよび複数のゲートビア電極７４を介して複数の第１ゲート電極３４および複数の他方側の第２ゲート電極４４に伝達される。複数の第１ゲート電極３４に印加されたゲート電位は、複数のトレンチ接続構造５０を介して複数の一方側の第２ゲート電極４４に伝達される。
　ソース配線電極８１のソースパッド電極８１ａは、この形態では、平面視において複数の第１ゲート電極３４、複数の一方側の第１突出部３６Ａ、複数の第２ゲート電極４４、および、複数の一方側の第２突出部４６Ａに重なり、複数の他方側の第１突出部３６Ｂおよび複数の他方側の第２突出部４６Ｂには重なっていない。ソースパッド電極８１ａは、複数の第１～第３ソースビア電極７１～７３に接続されている。ソースパッド電極８１ａに印加されたソース電位は、複数の第１～第３ソースビア電極７１～７３を介して複数の分離電極２３、複数の第１ソース電極３３、複数の第２ソース電極４３および複数のソース領域６０に伝達される。
　以上、半導体装置１Ｂによれば、一方側の第２突出部４６Ａおよび内方側（他方側）の第２突出部４６Ｃの間の関係、ならびに、一方側および内方側（他方側）の第２ソースビア電極７２Ａ、７２Ｃの間の関係において、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
　図１５は、図１４に対応し、第３実施形態に係る半導体装置１Ｃのチップ２の第１主面３の構造を示す平面図である。第２実施形態に係る半導体装置１Ｂでは、第２トレンチ構造３０Ｂが、他方側の第１突出部３６Ｂに対向し、第１ゲート電極３４に対向していない他方側の第２突出部４６Ｂを含む。これに対して、第３実施形態に係る半導体装置１Ｃでは、第２トレンチ構造３０Ｂが、第１実施形態の場合と同様に他方側の第１突出部３６Ｂおよび第１ゲート電極３４に対向する他方側の第２突出部４６Ｂを含む。
　複数のトレンチ接続構造５０は、第２トレンチ構造３０Ｂの一対の第２突出部４６Ａ、４６Ｃの間の任意の領域、および、一対の第２突出部４６Ｂ、４６Ｃの間の任意の領域から近接する第１トレンチ構造３０Ａの一対の第１突出部３６Ａ、３６Ｂの間の任意の領域に向けてそれぞれ引き出される。
　つまり、複数のトレンチ接続構造５０は、一方側および他方側の第２ゲート電極４４を第１方向Ｘに隣り合う第１ゲート電極３４にそれぞれ電気的に接続させている。複数のトレンチ接続構造５０は、この形態では、一方側および他方側の第２突出部４６Ａ、４６Ｂに対して内方側の第２突出部４６Ｃに近接した位置にそれぞれ配置されている。複数のトレンチ接続構造５０は、この形態では、平面視において第２方向Ｙに延びる同一ライン上にそれぞれ位置している。
　複数の第２ソースビア電極７２は、この形態では、複数の第２突出部４６Ａ～４６Ｃにそれぞれ接続された一方側、他方側および内方側の複数の第２ソースビア電極７２Ａ～７２Ｃを含む。複数のゲートビア電極７４は、この形態では、一方側および他方側の第２ゲート電極４４に接続されていない。ゲート配線電極８０のゲートフィンガー電極８０ｂは、複数のゲートビア電極７４を介して第１ゲート電極３４に接続されている。
　ゲートパッド電極８０ａに印加されたゲート電位は、ゲートフィンガー電極８０ｂおよび複数のゲートビア電極７４を介して複数の第１ゲート電極３４に伝達される。複数の第１ゲート電極３４に印加されたゲート電位は、複数のトレンチ接続構造５０を介して一方側および他方側の第２ゲート電極４４に伝達される。ソース配線電極８１のソースパッド電極８１ａは、複数の第２ソースビア電極７２Ａ～７２Ｃを介して複数の第２突出部４６Ａ～４６Ｃに電気的に接続されている。
　以上、半導体装置１Ｃによれば、複数の第２突出部４６Ａ～４６Ｃの間の関係、ならびに、複数の第２ソースビア電極７２Ａ～７２Ｃの間の関係において、半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
　図１６は、図２に対応し、第４実施形態に係る半導体装置１Ｄのチップ２の第１主面３の構造を示す平面図である。図１６を参照して、第４実施形態に係る半導体装置１Ｄは、第１デバイス領域９Ａおよび第２デバイス領域９Ｂの間の領域において第１トレンチ分離構造１０Ａと一体的に形成された第２トレンチ分離構造１０Ｂを含む。第１～第２トレンチ分離構造１０Ａ、１０Ｂの接続部に位置する分離電極２３は、第２～第３実施形態に係る内方側の第２突出部４６Ｃが隣り合う複数のトレンチ構造３０に接続された構造に相当する。
　第２デバイス領域９Ｂ側の複数の第１トレンチ構造３０Ａは、第１～第２トレンチ分離構造１０Ａ、１０Ｂの接続部を介して第１デバイス領域９Ａ側の複数の第１トレンチ構造３０Ａにそれぞれ接続されている。つまり、第２デバイス領域９Ｂ側の各第１トレンチ構造３０Ａは、第１デバイス領域９Ａ側の各第１トレンチ構造３０Ａと一体型の第１トレンチ構造３０Ａを形成している。
　一体型の第１トレンチ構造３０Ａの一方側（第１側面５Ａ側）の第１突出部３６Ａは、第２デバイス領域９Ｂ側の第１トレンチ構造３０Ａの一方側の第１突出部３６Ａに対応している。一体型の第１トレンチ構造３０Ａの他方側（第２側面５Ｂ側）の第１突出部３６Ｂは、第１デバイス領域９Ａ側の第１トレンチ構造３０Ａの他方側の第１突出部３６Ｂに対応している。
　第２デバイス領域９Ｂ側の複数の第２トレンチ構造３０Ｂは、第１～第２トレンチ分離構造１０Ａ、１０Ｂの接続部を介して第１デバイス領域９Ａ側の複数の第２トレンチ構造３０Ｂにそれぞれ接続されている。つまり、第２デバイス領域９Ｂ側の各第２トレンチ構造３０Ｂは、第１デバイス領域９Ａ側の各第２トレンチ構造３０Ｂと一体型の第２トレンチ構造３０Ｂを形成している。
　一体型の第２トレンチ構造３０Ｂの一方側（第１側面５Ａ側）の第２突出部４６Ａは、第２デバイス領域９Ｂ側の第２トレンチ構造３０Ｂの一方側の第２突出部４６Ｂに対応している。一体型の第２トレンチ構造３０Ｂの他方側（第２側面５Ｂ側）の第２突出部４６Ｂは、第１デバイス領域９Ａ側の第２トレンチ構造３０Ｂの他方側の第２突出部４６Ｂである。
　ゲート配線電極８０は、平面視において一体型の第１トレンチ構造３０Ａの一方側および他方側の第１突出部３６Ａ、３６Ｂの双方に重なっている。また、ゲート配線電極８０は、平面視において一体型の第２トレンチ構造３０Ｂの一方側および他方側の第２突出部４６Ａ、４６Ｂの双方に重なっている。
　以上、半導体装置１Ｄによっても半導体装置１Ａに対して述べられた効果と同様の効果が奏される。
　図１７は、図３に対応し、複数のトレンチ接続構造５０の変形例を示す平面図である。変形例に係る複数のトレンチ接続構造５０は、第１～第４実施形態のいずれかに適用される。図１７を参照して、複数のトレンチ接続構造５０は、隣り合う複数のトレンチ構造３０をそれぞれ接続していてもよい。この場合、複数のトレンチ接続構造５０は、第１方向Ｘに延びる同一ライン上に位置しないように第２方向Ｙに互いにずれて形成されていることが好ましい。
　つまり、複数のトレンチ接続構造５０は、平面視において対応する第１トレンチ構造３０ＡとＴ字路部を形成し、十字路部を形成しないように対応する第１トレンチ構造３０Ａに接続されていることが好ましい。また、複数のトレンチ接続構造５０は、平面視において対応する第２トレンチ構造３０ＢとＴ字路部を形成し、十字路部を形成しないように対応する第２トレンチ構造３０Ｂに接続されていることが好ましい。
　Ｔ字路部を形成するトレンチ接続構造５０によれば、第１ゲート電極３４、第２ゲート電極４４およびゲート接続電極５４の埋め込み性を向上できる。むろん、複数のトレンチ接続構造５０は、十字路部を形成するように第１トレンチ構造３０Ａおよび／または第２トレンチ構造３０Ｂに接続されていてもよい。
　複数のトレンチ接続構造５０の接続態様は、複数の第１トレンチ構造３０Ａおよび複数の第２トレンチ構造３０Ｂの配列パターンによって異なる。複数のトレンチ接続構造５０は、この形態では、隣り合う第１トレンチ構造３０Ａおよび第２トレンチ構造３０Ｂを接続している。また、複数のトレンチ接続構造５０は、隣り合う一対の第１トレンチ構造３０Ａを接続している。また、複数のトレンチ接続構造５０は、隣り合う一対の第２トレンチ構造３０Ｂを接続している。
　複数のトレンチ接続構造５０の接続トレンチ５１、接続絶縁膜５２、ソース接続電極５３、ゲート接続電極５４および中間接続絶縁膜５５は、前述の各実施形態の場合と同様に、第１トレンチ構造３０Ａの第１トレンチ３１、第１絶縁膜３２、第１ソース電極３３、第１ゲート電極３４および第１中間絶縁膜３５に接続される。また、複数のトレンチ接続構造５０の接続トレンチ５１、接続絶縁膜５２、ソース接続電極５３、ゲート接続電極５４および中間接続絶縁膜５５は、前述の各実施形態の場合と同様に、第２トレンチ構造３０Ｂの第２トレンチ４１、第２絶縁膜４２、第２ソース電極４３、第２ゲート電極４４および第２中間絶縁膜４５に接続される。
　図１８は、図４に対応し、複数の第１ソースビア電極７１および複数の第２ソースビア電極７２の変形例を示す平面図である。変形例に係る複数の第１ソースビア電極７１および複数の第２ソースビア電極７２は、第１～第４実施形態のいずれかに適用される。図１８を参照して、複数の第２ソースビア電極７２は、複数の第１ソースビア電極７１と一体的に形成されていてもよい。
　つまり、第１ソースビア電極７１および第２ソースビア電極７２は、一方側の第１～第２突出部３６Ａ、４６Ａの双方に電気的に接続される一体型のソースビア電極７５を形成していてもよい。一体型のソースビア電極７５は、分離電極２３に沿って延びる帯状に形成されていてもよい。
　前述の各実施形態は、さらに他の形態で実施できる。前述の各実施形態では、トレンチ分離構造１０（第１～第２トレンチ分離構造１０Ａ、１０Ｂ）を含む構成例が示された。しかし、トレンチ分離構造１０は、必ずしも必要ではなく取り除かれていてもよい。
　前述の各実施形態では、複数のトレンチ接続構造５０から第２方向Ｙに間隔を空けて形成された複数のソース領域６０を含む構成例が示された。しかし、複数のソース領域６０は、第２方向Ｙに複数のトレンチ接続構造５０に接続されていてもよい。つまり、複数のソース領域６０は、第２半導体領域７との間において複数のトレンチ接続構造５０によって制御されるチャネルを形成してもよい。
　前述の各実施形態では、複数のゲートビア電極７４とは別体からなるゲート配線電極８０を含む構成例が示された。しかし、ゲート配線電極８０の一部が複数のゲートビア電極７４として形成されていてもよい。つまり、ゲート配線電極８０は、主面絶縁膜７０を貫通する複数のゲートビア電極７４を含んでいてもよい。
　前述の各実施形態では、複数の第１～第３ソースビア電極７１～７３とは別体からなるソース配線電極８１を含む構成例が示された。しかし、ソース配線電極８１の一部が主面絶縁膜７０を貫通する複数の第１～第３ソースビア電極７１～７３として形成されていてもよい。つまり、ソース配線電極８１は、主面絶縁膜７０を貫通する複数の第１～第３ソースビア電極７１～７３を含んでいてもよい。
　前述の各実施形態では、「第１導電型」が「ｎ型」であり、「第２導電型」が「ｐ型」である構成例が示された。しかし、「第１導電型」が「ｐ型」であり、「第２導電型」が「ｎ型」であってもよい。この場合の具体的な構成は、前述の説明および添付図面において「ｎ型領域」を「ｐ型領域」に置き換え、「ｎ型領域」を「ｐ型領域」に置き換えることによって得られる。
　前述の第１～第４実施形態の特徴はそれらの間で任意の態様で組み合わせられることができ、第１～第４実施形態の特徴のうちの少なくとも２つの特徴を同時に備えた半導体装置１Ａ～１Ｄが採用されてもよい。つまり、第２実施形態の特徴が第１実施形態の特徴に組み合わせられてもよい。また、第３実施形態の特徴が第１～第２実施形態の特徴のいずれか一つに組み合わせられてもよい。また、第４実施形態の特徴が第１～第３実施形態の特徴のいずれか一つに組み合わせられてもよい。
　以下、この明細書および図面から抽出される特徴例が示される。以下の［Ａ１］～［Ａ２０］は、適切なソース抵抗を有する半導体装置を提供する。
　［Ａ１］主面を有するチップと、前記主面に形成されたトレンチ、前記トレンチの底側に埋設され、前記トレンチの開口側に突出した一方および他方の突出部を有するソース電極、ならびに、前記トレンチの開口側で一対の前記突出部の間に埋設されたゲート電極を含むトレンチ構造と、前記トレンチ構造の上で一方および他方の前記突出部にそれぞれ接続された一方および他方のソースビア電極と、を含む、半導体装置。
　［Ａ２］前記トレンチ構造の上で前記ゲート電極に接続されるゲートビア電極を有さない、Ａ１に記載の半導体装置。
　［Ａ３］平面視において前記ゲート電極に重ならないように前記トレンチ構造の上に配置されたゲート配線電極と、平面視において一対の前記突出部および前記ゲート電極に重なるように前記トレンチ構造の上に配置され、一対の前記ソースビア電極に接続されたソース配線電極と、をさらに含む、Ａ１またはＡ２に記載の半導体装置。
　［Ａ４］前記ソース配線電極は、平面視において前記ゲート電極の全域に重なっている、Ａ３に記載の半導体装置。
　［Ａ５］前記ゲート配線電極は、平面視において一対の前記突出部のいずれか一方または双方に重なっている、Ａ３またはＡ４に記載の半導体装置。
　［Ａ６］前記トレンチに連通するように前記主面に形成された接続トレンチ、および、前記ゲート電極に接続されるように前記接続トレンチに埋設されたゲート接続電極を含むトレンチ接続構造をさらに含む、Ａ１～Ａ５のいずれか一つに記載の半導体装置。
　［Ａ７］前記ゲート接続電極は、前記ゲート電極にゲート電位を付与する、Ａ６に記載の半導体装置。
　［Ａ８］前記ソース電極に接続されるように前記接続トレンチの底側に埋設されたソース接続電極をさらに含み、前記ゲート接続電極は、前記接続トレンチの開口側に埋設されている、Ａ６またはＡ７に記載の半導体装置。
　［Ａ９］前記ゲート接続電極は、平面視において前記ソース接続電極の全域に対向している、Ａ８に記載の半導体装置。
　［Ａ１０］他方の前記突出部は、一方の前記突出部よりも長い、Ａ１～Ａ９のいずれか一つに記載の半導体装置。
　［Ａ１１］他方の前記ソースビア電極は、前記ゲート電極に近接した位置で他方の前記突出部に接続されている、Ａ１０に記載の半導体装置。
　［Ａ１２］主面を有するチップと、前記主面に形成された第１トレンチ、前記第１トレンチの底側に埋設され、前記第１トレンチの開口側に突出した一方および他方の第１突出部を有する第１ソース電極、ならびに、前記第１トレンチの開口側で一対の前記第１突出部の間に埋設された第１ゲート電極を含む第１トレンチ構造と、前記第１トレンチに隣り合って前記主面に形成された第２トレンチ、前記第２トレンチの底側に埋設され、前記第２トレンチの開口側に突出した一方および他方の第２突出部を有する第２ソース電極、ならびに、前記第２トレンチの開口側で一対の前記第２突出部の間に埋設された第２ゲート電極を含む第２トレンチ構造と、前記第１トレンチ構造の上で一方の前記第１突出部に接続された第１ソースビア電極と、前記第２トレンチ構造の上で一方および他方の前記第２突出部にそれぞれ接続された一方および他方の第２ソースビア電極と、前記第１トレンチ構造の上で前記第１ゲート電極に接続されたゲートビア電極と、を含む、半導体装置。
　［Ａ１３］前記第２トレンチ構造の上で前記第２ゲート電極に接続されるゲートビア電極を有さない、Ａ１２に記載の半導体装置。
　［Ａ１４］平面視において前記第１ゲート電極に重なるように前記第１トレンチ構造の上に配置され、前記ゲートビア電極に接続されたゲート配線電極と、平面視において一方の前記第１突出部および一対の前記第２突出部に重なるように前記第１トレンチ構造および前記第２トレンチ構造の上に配置され、前記第１ソースビア電極および一対の前記第２ソースビア電極に接続されたソース配線電極と、をさらに含む、Ａ１２またはＡ１３に記載の半導体装置。
　［Ａ１５］前記ゲート配線電極は、平面視において前記第２ゲート電極に重なっておらず、前記ソース配線電極は、平面視において前記第１ゲート電極および前記第２ゲート電極に重なっている、Ａ１４に記載の半導体装置。
　［Ａ１６］前記ソース配線電極は、平面視において前記第２ゲート電極の全域に重なっている、Ａ１４またはＡ１５に記載の半導体装置。
　［Ａ１７］前記第１トレンチおよび前記第２トレンチに連通するように前記主面に形成された接続トレンチ、ならびに、前記第１ゲート電極および前記第２ゲート電極に接続されるように前記接続トレンチに埋設されたゲート接続電極を含むトレンチ接続構造をさらに含む、Ａ１２～Ａ１６のいずれか一つに記載の半導体装置。
　［Ａ１８］前記第１ソース電極および前記第２ソース電極に接続されるように前記接続トレンチの底側に埋設されたソース接続電極をさらに含み、前記ゲート接続電極は、前記接続トレンチの開口側に埋設されている、Ａ１７に記載の半導体装置。
　［Ａ１９］一方の前記第２突出部は、前記チップの一部を挟んで一方の前記第１突出部に対向し、他方の前記第２突出部は、前記チップの一部を挟んで他方の前記第１突出部および前記第１ゲート電極に対向している、Ａ１２～１８のいずれか一つに記載の半導体装置。
　［Ａ２０］他方の前記第２ソースビア電極は、前記第２ゲート電極に近接した位置で他方の前記第２突出部に接続されている、Ａ１９に記載の半導体装置。
　実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　　半導体装置
１Ｂ　　半導体装置
１Ｃ　　半導体装置
１Ｄ　　半導体装置
２　　　チップ
３　　　第１主面
３０　　トレンチ構造
３０Ａ　第１トレンチ構造
３０Ｂ　第２トレンチ構造
３１　　第１トレンチ
３３　　第１ソース電極
３４　　第１ゲート電極
３６　　第１突出部
３６Ａ　第１突出部
３６Ｂ　第１突出部
４１　　第２トレンチ
４３　　第２ソース電極
４４　　第２ゲート電極
４６　　第２突出部
４６Ａ　第２突出部
４６Ｂ　第２突出部
４６Ｃ　第２突出部
５０　　トレンチ接続構造
５１　　接続トレンチ
５３　　ソース接続電極
５４　　ゲート接続電極
７１　　第１ソースビア電極
７２　　第２ソースビア電極
７２Ａ　第２ソースビア電極
７２Ｂ　第２ソースビア電極
７２Ｃ　第２ソースビア電極
７４　　ゲートビア電極
８０　　ゲート配線電極
８１　　ソース配線電極

Claims (20)

  1. 　主面を有するチップと、
    　前記主面に形成された溝、前記溝の底側に埋設され、前記溝の開口側に突出した一方および他方の突出部を有するソース電極、ならびに、前記溝の開口側で一対の前記突出部の間に埋設されたゲート電極を含む溝構造と、
    　前記溝構造の上で一方および他方の前記突出部にそれぞれ接続された一方および他方のソースビア電極と、を含む、半導体装置。
  2. 　前記溝構造の上で前記ゲート電極に接続されるゲートビア電極を有さない、請求項１に記載の半導体装置。
  3. 　平面視において前記ゲート電極に重ならないように前記溝構造の上に配置されたゲート配線と、
    　平面視において一対の前記突出部および前記ゲート電極に重なるように前記溝構造の上に配置され、一対の前記ソースビア電極に接続されたソース配線と、をさらに含む、請求項１または２に記載の半導体装置。
  4. 　前記ソース配線は、平面視において前記ゲート電極の全域に重なっている、請求項３に記載の半導体装置。
  5. 　前記ゲート配線は、平面視において一対の前記突出部のいずれか一方または双方に重なっている、請求項３または４に記載の半導体装置。
  6. 　前記溝に連通するように前記主面に形成された接続溝、および、前記ゲート電極に接続されるように前記接続溝に埋設されたゲート接続電極を含む溝接続構造をさらに含む、請求項１～５のいずれか一項に記載の半導体装置。
  7. 　前記ゲート接続電極は、前記ゲート電極にゲート電位を付与する、請求項６に記載の半導体装置。
  8. 　前記ソース電極に接続されるように前記接続溝の底側に埋設されたソース接続電極をさらに含み、
    　前記ゲート接続電極は、前記接続溝の開口側に埋設されている、請求項６または７に記載の半導体装置。
  9. 　前記ゲート接続電極は、平面視において前記ソース接続電極の全域に対向している、請求項８に記載の半導体装置。
  10. 　他方の前記突出部は、一方の前記突出部よりも長い、請求項１～９のいずれか一項に記載の半導体装置。
  11. 　他方の前記ソースビア電極は、前記ゲート電極に近接した位置で他方の前記突出部に接続されている、請求項１０に記載の半導体装置。
  12. 　主面を有するチップと、
    　前記主面に形成された第１溝、前記第１溝の底側に埋設され、前記第１溝の開口側に突出した一方および他方の第１突出部を有する第１ソース電極、ならびに、前記第１溝の開口側で一対の前記第１突出部の間に埋設された第１ゲート電極を含む第１溝構造と、
    　前記第１溝に隣り合って前記主面に形成された第２溝、前記第２溝の底側に埋設され、前記第２溝の開口側に突出した一方および他方の第２突出部を有する第２ソース電極、ならびに、前記第２溝の開口側で一対の前記第２突出部の間に埋設された第２ゲート電極を含む第２溝構造と、
    　前記第１溝構造の上で一方の前記第１突出部に接続された第１ソースビア電極と、
    　前記第２溝構造の上で一方および他方の前記第２突出部にそれぞれ接続された一方および他方の第２ソースビア電極と、
    　前記第１溝構造の上で前記第１ゲート電極に接続されたゲートビア電極と、を含む、半導体装置。
  13. 　前記第２溝構造の上で前記第２ゲート電極に接続されるゲートビア電極を有さない、請求項１２に記載の半導体装置。
  14. 　平面視において前記第１ゲート電極に重なるように前記第１溝構造の上に配置され、前記ゲートビア電極に接続されたゲート配線と、
    　平面視において一方の前記第１突出部および一対の前記第２突出部に重なるように前記第１溝構造および前記第２溝構造の上に配置され、前記第１ソースビア電極および一対の前記第２ソースビア電極に接続されたソース配線と、をさらに含む、請求項１２または１３に記載の半導体装置。
  15. 　前記ゲート配線は、平面視において前記第２ゲート電極に重なっておらず、
    　前記ソース配線は、平面視において前記第１ゲート電極および前記第２ゲート電極に重なっている、請求項１４に記載の半導体装置。
  16. 　前記ソース配線は、平面視において前記第２ゲート電極の全域に重なっている、請求項１４または１５に記載の半導体装置。
  17. 　前記第１溝および前記第２溝に連通するように前記主面に形成された接続溝、ならびに、前記第１ゲート電極および前記第２ゲート電極に接続されるように前記接続溝に埋設されたゲート接続電極を含む溝接続構造をさらに含む、請求項１２～１６のいずれか一項に記載の半導体装置。
  18. 　前記第１ソース電極および前記第２ソース電極に接続されるように前記接続溝の底側に埋設されたソース接続電極をさらに含み、
    　前記ゲート接続電極は、前記接続溝の開口側に埋設されている、請求項１７に記載の半導体装置。
  19. 　一方の前記第２突出部は、前記チップの一部を挟んで一方の前記第１突出部に対向し、
    　他方の前記第２突出部は、前記チップの一部を挟んで他方の前記第１突出部および前記第１ゲート電極に対向している、請求項１２～１８のいずれか一項に記載の半導体装置。
  20. 　他方の前記第２ソースビア電極は、前記第２ゲート電極に近接した位置で他方の前記第２突出部に接続されている、請求項１９に記載の半導体装置。
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