WO2023037847A1 - 半導体装置 - Google Patents

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WO2023037847A1
WO2023037847A1 PCT/JP2022/031398 JP2022031398W WO2023037847A1 WO 2023037847 A1 WO2023037847 A1 WO 2023037847A1 JP 2022031398 W JP2022031398 W JP 2022031398W WO 2023037847 A1 WO2023037847 A1 WO 2023037847A1
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drain
back gate
semiconductor device
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力 寺田
周作 藤江
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ローム株式会社
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors

Definitions

  • Patent Document 1 discloses a semiconductor device including a semiconductor layer, a first electrode, a second electrode, a lateral element, and a LOCOS oxide film resistive field plate.
  • the first electrode is formed on the surface of the semiconductor layer.
  • a second electrode is formed on the surface of the semiconductor layer spaced apart from the first electrode.
  • the horizontal element is formed in a region between the first electrode and the second electrode in the surface layer portion of the surface of the semiconductor layer, and is electrically connected to the first electrode and the second electrode.
  • the LOCOS oxide film separates the parts forming the lateral element on the surface of the semiconductor layer.
  • a resistive field plate is formed over the LOCOS oxide.
  • One embodiment provides a semiconductor device having a novel configuration.
  • a chip having a main surface, a drain region of a first conductivity type formed in a surface layer portion of the main surface, and a first conductivity type drain region formed in a region different from the drain region in the surface layer portion of the main surface.
  • a source region of one conductivity type and a second conductivity type formed in a region different from the drain region and the source region in a surface layer portion of the main surface so as to be electrically separated from the drain region and the source region; a back gate region, a gate insulating film covering the source region on the main surface, and a gate electrode formed on the gate insulating film.
  • One embodiment has a semiconductor chip, a drain, a source, a gate, and a back gate, and a source potential is individually applied to the sources and a back gate potential is individually applied to the back gates.
  • a transistor structure formed on the semiconductor chip in and a resistor disposed on the semiconductor chip so as to be electrically disconnected from the source and electrically connected to the drain and the backgate. provides a semiconductor device.
  • FIG. 1 is a plan view showing a chip of a semiconductor device according to a first embodiment
  • FIG. 2 is an enlarged plan view of region II shown in FIG.
  • FIG. 3 is a cross-sectional perspective view of region III shown in FIG.
  • FIG. 4 is a cross-sectional view of region III shown in FIG.
  • FIG. 5 is a circuit diagram showing the electrical structure within the transistor region.
  • FIG. 6 is an enlarged plan view showing the essential parts of the semiconductor device according to the second embodiment.
  • FIG. 7 is a cross-sectional perspective view of area VII shown in FIG.
  • FIG. 1 is a plan view showing a chip 2 of a semiconductor device 1A according to the first embodiment.
  • FIG. 2 is an enlarged view of area II shown in FIG.
  • FIG. 3 is a cross-sectional perspective view of region III shown in FIG.
  • FIG. 4 is a cross-sectional view of region III shown in FIG. 1 to 4,
  • a semiconductor device 1A includes a silicon chip 2 (semiconductor chip) formed in a rectangular parallelepiped shape.
  • the chip 2 has a first main surface 3 on one side, a second main surface 4 on the other side, and first to fourth side surfaces 5A to 5D connecting the first main surface 3 and the second main surface 4. ing.
  • the first main surface 3 and the second main surface 4 are formed in a quadrangular shape when viewed from the normal direction Z (hereinafter simply referred to as "plan view").
  • the normal direction Z is also the thickness direction of the chip 2 .
  • the first side surface 5A and the second side surface 5B extend in the first direction X and face the second direction Y that intersects (specifically, is perpendicular to) the first direction X.
  • the third side surface 5C and the fourth side surface 5D extend in the second direction Y and face the first direction X. As shown in FIG.
  • the semiconductor device 1A includes an n-type (first conductivity type) first semiconductor region 6 formed in a region on the first main surface 3 side within the chip 2 .
  • the first semiconductor region 6 is formed in a layer extending along the first main surface 3 and exposed from the first main surface 3 and the first to fourth side surfaces 5A to 5D.
  • the thickness of the first semiconductor region 6 may be 5 ⁇ m or more and 20 ⁇ m or less.
  • the first semiconductor region 6 is formed in this embodiment by an n-type epitaxial layer.
  • the semiconductor device 1A includes a p-type (second conductivity type) second semiconductor region 7 formed in a region on the second main surface 4 side within the chip 2 .
  • the second semiconductor region 7 is fixed at the back gate potential.
  • the back gate potential may be a reference potential that serves as a reference for circuit operation, a ground potential, or a potential other than these.
  • the second semiconductor region 7 is formed in a layer extending along the second main surface 4 and exposed from the second main surface 4 and the first to fourth side surfaces 5A to 5D.
  • the second semiconductor region 7 is connected to the first semiconductor region 6 inside the chip 2 .
  • the thickness of the second semiconductor region 7 may be 50 ⁇ m or more and 400 ⁇ m or less.
  • the second semiconductor region 7 is formed of a p-type semiconductor substrate in this embodiment. That is, the chip 2 has a laminated structure including a semiconductor substrate and an epitaxial layer, and includes a first semiconductor region 6 formed on the epitaxial layer and a second semiconductor region 7 formed on the semiconductor substrate.
  • a semiconductor device 1A includes a plurality of device regions 8 partitioned on the first main surface 3 .
  • the number and arrangement of the plurality of device regions 8 are arbitrary.
  • the plurality of device regions 8 each include functional devices formed using regions inside and outside the chip 2 .
  • Functional devices may include at least one of semiconductor switching devices, semiconductor rectifying devices and passive devices.
  • a functional device may include a network of combined at least two of a semiconductor switching device, a semiconductor rectifying device and a passive device.
  • the semiconductor switching device may include at least one of MISFET (Metal Insulator Semiconductor Field Effect Transistor), BJT (Bipolar Junction Transistor), IGBT (Insulated Gate Bipolar Junction Transistor) and JFET (Junction Field Effect Transistor) .
  • MISFET Metal Insulator Semiconductor Field Effect Transistor
  • BJT Bipolar Junction Transistor
  • IGBT Insulated Gate Bipolar Junction Transistor
  • JFET Joint Field Effect Transistor
  • the semiconductor rectifier device may include at least one of a pn junction diode, a pin junction diode, a Zener diode, a Schottky barrier diode and a fast recovery diode.
  • Passive devices may include at least one of resistors, capacitors, inductors and fuses.
  • the plurality of device regions 8 includes at least one (one in this embodiment) transistor region 9 (see region II in FIG. 1).
  • Transistor region 9 includes FET structures 10 (transistor structures).
  • the FET structure 10 in this form has a so-called LDMISFET (Lateral Double diffused MISFET) structure.
  • the FET structure 10, in this embodiment consists of a high voltage device capable of applying a drain voltage of 800 V or higher in the off state.
  • the structure of the transistor region 9 side will be specifically described below.
  • semiconductor device 1A includes p-type separation region 11 as an example of a region separation structure that partitions transistor region 9 on first main surface 3. )including.
  • the isolation region 11 is formed in an annular shape surrounding part of the first main surface 3 in plan view, and partitions the transistor region 9 having a predetermined shape.
  • the isolation region 11 electrically isolates the transistor region 9 from other regions (the device region 8).
  • the isolation region 11 is formed in a quadrangular ring shape (specifically, a rectangular ring shape extending in the second direction Y) in plan view, and is formed in a square shape (specifically, a rectangular shape extending in the second direction Y) by the inner edge. partitions the transistor region 9 of .
  • the planar shape of the isolation region 11 (the planar shape of the transistor region 9) is arbitrary.
  • the isolation region 11 extends like a wall from the first main surface 3 toward the second semiconductor region 7 across the first semiconductor region 6 and is electrically connected to the second semiconductor region 7 . That is, the isolation region 11 is fixed at the backgate potential.
  • the isolation region 11 includes a first isolation region 12, a second isolation region 13 and a third isolation region 14 in this form.
  • the first isolation region 12 is formed at the boundary between the first semiconductor region 6 and the second semiconductor region 7 .
  • the first separation region 12 is spaced apart from the first main surface 3 and the second main surface 4 in the normal direction Z, and is electrically connected to the second semiconductor region 7 .
  • the first isolation region 12 has a p-type impurity concentration higher than that of the second semiconductor region 7 .
  • the second isolation region 13 is formed in a region between the first main surface 3 and the first isolation region 12 in the first semiconductor region 6 and electrically connected to the first isolation region 12 .
  • the second isolation region 13 may have a p-type impurity concentration lower than that of the first isolation region 12 .
  • the third isolation region 14 is formed in the surface layer portion of the second isolation region 13 and exposed from the first main surface 3 .
  • the third isolation region 14 may have a p-type impurity concentration higher than that of the second isolation region 13 .
  • the semiconductor device 1A includes an n-type impurity region 15 formed in the surface layer portion of the first main surface 3 in the transistor region 9. As shown in FIG. Impurity region 15 is formed using a portion of first semiconductor region 6 partitioned by isolation region 11 in this embodiment. Therefore, the impurity region 15 has an n-type impurity concentration equal to the n-type impurity concentration of the first semiconductor region 6 .
  • the semiconductor device 1A includes an n-type well region 16 formed in the surface layer portion of the impurity region 15 .
  • Well region 16 is fixed at the drain potential.
  • Well region 16 is formed inside impurity region 15 .
  • Well region 16 has a higher n-type impurity concentration than impurity region 15 .
  • well region 16 is formed in an oval shape extending along impurity region 15 in plan view.
  • Well region 16 may be circular, elliptical, or polygonal (for example, square) in plan view.
  • the semiconductor device 1A includes an n-type drain region 17 formed in the surface layer portion of the well region 16 .
  • the drain region 17 is fixed at the drain potential. Drain region 17 has a higher n-type impurity concentration than well region 16 .
  • the drain region 17 is formed inside the well region 16 apart from the periphery of the well region 16 . Drain region 17 is formed in an oval shape extending along well region 16 in plan view. Drain region 17 may be circular, elliptical, or polygonal (for example, square) in plan view.
  • the semiconductor device 1A includes an n-type buried region 18 formed inside the chip 2 so as to cross the bottom of the impurity region 15 .
  • the embedded region 18 is formed at the boundary between the second semiconductor region 7 and the impurity region 15 below the well region 16 .
  • Buried region 18 has a higher n-type impurity concentration than impurity region 15 .
  • Buried region 18 preferably has a higher n-type impurity concentration than well region 16 .
  • the buried region 18 is spaced apart from the bottom of the well region 16 in the normal direction Z, and faces the well region 16 with a part of the impurity region 15 interposed therebetween. It is preferable that the buried region 18 is formed spaced inwardly from the periphery of the well region 16 in plan view.
  • the embedded region 18 preferably has an area smaller than that of the well region 16 in plan view.
  • the semiconductor device 1A includes a p-type body region 19 formed in the surface layer portion of the first main surface 3 apart from the well region 16 in the transistor region 9 .
  • body region 19 extends like a wall from first main surface 3 toward second semiconductor region 7 across impurity region 15 and is electrically connected to second semiconductor region 7 . That is, body region 19 is fixed at the back gate potential.
  • the body region 19 includes a first body region 20 and a second body region 21 in this form.
  • the first body region 20 is formed at the boundary between the second semiconductor region 7 and the impurity region 15 .
  • the first body region 20 is spaced apart from the first main surface 3 and the second main surface 4 with respect to the normal direction Z, and is electrically connected to the second semiconductor region 7 .
  • the first body region 20 has a p-type impurity concentration higher than that of the second semiconductor region 7 .
  • the second body region 21 is formed in a region between the first main surface 3 and the first body region 20 and electrically connected to the first body region 20 . Second body region 21 is exposed from first main surface 3 . Second body region 21 has a lower p-type impurity concentration than first body region 20 .
  • the body region 19 is formed in an annular shape (elliptic ring in this embodiment) surrounding the drain region 17 (well region 16) in plan view, and has a portion extending in the first direction X and a portion extending in the second direction Y. have.
  • body region 19 includes a first region 19A, a second region 19B, a third region 19C and a fourth region 19D in plan view.
  • First to fourth regions 19A to 19D of body region 19 are formed by first body region 20 and second body region 21 .
  • the first region 19A is a portion extending in a strip shape in the second direction Y away from the drain region 17 (well region 16) to one side in the first direction X in plan view.
  • the second region 19B is a portion extending in the second direction Y in a strip shape away from the drain region 17 (well region 16) to the other side in the first direction X in plan view.
  • the second region 19B extends parallel to the first region 19A in plan view, and faces the first region 19A in the first direction X with the drain region 17 (well region 16) interposed therebetween.
  • the lengths of the first region 19A and the second region 19B are preferably equal to or shorter than the length of the drain region 17 .
  • the third region 19C is a portion extending in the first direction X in a band shape so as to connect one end of the first region 19A and one end of the second region 19B in plan view.
  • the third region 19C extends in an arc band shape between one end of the first region 19A and one end of the second region 19B in plan view.
  • the third region 19C may be formed in the shape of a straight strip extending in the first direction X.
  • the fourth region 19D is a portion extending in the first direction X in a strip shape so as to connect the other end of the first region 19A and the other end of the second region 19B in plan view.
  • the fourth region 19D extends in an arc band shape between the other end of the first region 19A and the other end of the second region 19B in plan view.
  • the fourth region 19D may be formed in the shape of a straight belt extending in the first direction X.
  • the semiconductor device 1A includes at least one (in this embodiment, a plurality) n-type source regions 22 formed on the surface layer of the first main surface 3 apart from the drain region 17 .
  • the plurality of source regions 22 are fixed at source potential.
  • each of the plurality of source regions 22 is formed so as to be fixed at the source potential when the source potential is individually applied from the outside of the chip 2 .
  • the source potential is applied to the multiple source regions 22 independently of the back gate potential.
  • the source potential may be a reference potential, a ground potential, or any other potential.
  • Source region 22 has a higher n-type impurity concentration than well region 16 .
  • the n-type impurity concentration of the source region 22 is preferably equal to the n-type impurity concentration of the drain region 17 .
  • the plurality of source regions 22 are formed in the surface layer portion of the body region 19 while being spaced inwardly from the periphery of the body region 19 .
  • the plurality of source regions 22 are each formed in a strip shape with ends in a partial region of the body region 19 in plan view.
  • the plurality of source regions 22 are formed in the surface layer portion of the first region 19A and the surface layer portion of the second region 19B, respectively, and are not formed in the third region 19C and the fourth region 19D.
  • the plurality of source regions 22 each extend in an edged band shape along the first region 19A and the second region 19B in plan view.
  • the plurality of source regions 22 face the drain region 17 in the first direction X.
  • the length of each source region 22 is preferably less than or equal to the length of the drain region 17 .
  • a single annular (specifically, oval annular) source region 22 may be formed surrounding the impurity region 15 .
  • one or more source regions 22 may be formed in at least one of the first region 19A, the second region 19B, the third region 19C and the fourth region 19D of the body region 19. FIG.
  • the semiconductor device 1A includes an n-type drift region 23 formed in a region on the drain region 17 side between the drain region 17 and the source region 22 in the surface layer portion of the first main surface 3 .
  • drift region 23 is formed in a region between drain region 17 and body region 19 in the surface layer portion of impurity region 15 and forms a current path connecting drain region 17 and source region 22 .
  • the drift region 23 is formed in an annular shape (elliptic annular shape in this embodiment) surrounding the drain region 17 .
  • the drift region 23 includes a first portion (straight portion) linearly partitioned extending in the second direction Y by the first region 19A (second region 19B) of the body region 19, and a It has a second portion (arc portion) partitioned in an arc shape by the third region 19C (fourth region 19D).
  • Drift region 23 forms a current path in a portion of body region 19 along first region 19A (second region 19B), and forms a current path in a portion of body region 19 along third region 19C (fourth region 19D). do not form
  • the width of the drift region 23 may be 50 ⁇ m or more and 200 ⁇ m or less.
  • the width of drift region 23 is the distance between drain region 17 and body region 19 .
  • the width of the drift region 23 may be formed with a substantially constant width along the ring (elliptical ring in this form).
  • the width of the arc portion of the drift region 23 may gradually increase from the straight portion toward the arc central portion. In this case, the linear portion of the drift region 23 may be formed with a substantially constant width.
  • the semiconductor device 1A includes a p-type channel region 24 formed in a region on the source region 22 side between the drain region 17 and the source region 22 in the surface layer portion of the first main surface 3 .
  • channel region 24 is formed in a region between source region 22 and drift region 23 in the surface layer portion of body region 19 .
  • Channel region 24 controls conduction and non-conduction of the current path between drain region 17 and source region 22 .
  • the semiconductor device 1A includes at least one (in this embodiment, multiple) p-type back gate region 25 formed in a region different from the drain region 17 and the source region 22 in the surface layer portion of the first main surface 3 .
  • a plurality of back gate regions 25 are fixed to the back gate potential.
  • each of the plurality of back gate regions 25 is formed so as to be fixed to the back gate potential by individually applying the back gate potential from the outside of the chip 2 . That is, the back gate potential is applied to the plurality of back gate regions 25 independently of the source potential.
  • the plurality of back gate regions 25 are formed in regions different from the source region 22 in the surface layer portion of the body region 19 . More specifically, the plurality of back gate regions 25 are formed in regions of the surface layer of the body region 19 on the opposite side of the source region 22 to the drain region 17 . A plurality of back gate regions 25 are formed spaced inwardly from the periphery of body region 19 .
  • First back gate region 61 has a higher p-type impurity concentration than body region 19 .
  • the plurality of back gate regions 25 are each formed in a strip shape with ends in a partial region of the body region 19 in plan view. Specifically, the plurality of back gate regions 25 are formed in the surface layer portion of the first region 19A and the surface layer portion of the second region 19B, respectively, and are not formed in the third region 19C and the fourth region 19D. The plurality of back gate regions 25 each extend in an edged band shape along the first region 19A and the second region 19B in plan view.
  • the plurality of back gate regions 25 are each connected to the source region 22 in the first direction X in this form. That is, in this embodiment, the source region 22 to which the source potential is individually applied and the back gate region 25 to which the back gate potential is individually applied coexist on the surface layer of the body region 19 .
  • each back gate region 25 is preferably equal to or less than the length of the drain region 17 .
  • a single annular (specifically, oval annular) back gate region 25 may be formed surrounding the impurity region 15 .
  • one or more back gate regions 25 may be formed in at least one of the first region 19A, the second region 19B, the third region 19C and the fourth region 19D of the body region 19. .
  • the semiconductor device 1A includes a field insulating film 30 selectively covering the first main surface 3 in the transistor region 9.
  • FIG. Field insulating film 30 contains silicon oxide.
  • the field insulating film 30 is made of a LOCOS film (local oxidation of silicon film) formed by selective oxidation of the first main surface 3 in this embodiment.
  • Field insulating film 30 may have a thickness of 0.1 ⁇ m or more and 2 ⁇ m or less.
  • Field insulating film 30 selectively covers first main surface 3 so as to expose isolation region 11 , drain region 17 , source region 22 and back gate region 25 .
  • the field insulating film 30 has a portion covering the region between the drain region 17 and the source region 22 on the first main surface 3 .
  • the field insulating film 30 is formed in an annular shape (in this form, an oval annular shape) surrounding the drain region 17 so as to expose the drain region 17 and the body region 19 in plan view. That is, the field insulating film 30 covers the drift region 23 so as to expose the channel region 24 .
  • the field insulating film 30 has a portion covering the region between the isolation region 11 and the source region 22 on the first main surface 3 .
  • field insulating film 30 is formed in a ring shape surrounding body region 19 between isolation region 11 and body region 19 so as to expose isolation region 11 , source region 22 and back gate region 25 . ing. Further, the field insulating film 30 covers the region outside the transistor region 9 so as to expose the isolation region 11 on the first main surface 3 .
  • semiconductor device 1A includes field electrode 31 arranged on field insulating film 30 in transistor region 9 .
  • Field electrode 31 may include conductive polysilicon (n-type or p-type polysilicon).
  • the field electrode 31 consists of a field resistance film electrically connected to the drain region 17 and the back gate region 25 in this form.
  • Field electrode 31 is electrically isolated from source region 22 .
  • the field electrode 31 forms a potential gradient from the drain region 17 toward the back gate region 25 and suppresses uneven distribution of the electric field in the drift region 23 .
  • the field electrode 31 is drawn in a line on the field insulating film 30 .
  • the field electrode 31 extends in a line shape so as to cross the straight line multiple times.
  • the field electrode 31 concentrically surrounds the drain region 17 multiple times in plan view. More specifically, the field electrode 31 is spirally routed around the drain region 17 in plan view.
  • the field electrode 31 has a first end portion 32 (first portion) on the drain region 17 side, a second end portion 33 (second portion) on the back gate region 25 (body region 19) side, and the first end portion 32 and a spiral portion 34 extending between the second end 33 .
  • the first end portion 32 is a connection portion (electrical application end) electrically connected to the drain region 17 (drain potential), and the second end portion 33 is electrically connected to the back gate region 25 (back gate potential). is the connection part (electrical application end) connected to the . That is, the field electrode 31 is electrically separated from the source region 22 (source potential).
  • the arrangement of the first end portion 32 and the second end portion 33 is arbitrary.
  • the first end portion 32 is arranged at a position facing the drain region 17 in the first direction X in this embodiment.
  • the first end portion 32 may face the well region 16 with the field insulating film 30 interposed therebetween.
  • the second end 33 is arranged at a position facing the source region 22 in the first direction X in this embodiment.
  • the second end 33 may face the impurity region 15 with the field insulating film 30 interposed therebetween.
  • the spiral portion 34 is wound in an oval spiral shape from the first end portion 32 toward the second end portion 33 so as to surround the drain region 17 in plan view.
  • the spiral portion 34 faces the drift region 23 with the field insulating film 30 interposed therebetween.
  • the field electrode 31 forms a potential gradient in the spiral direction from the first end 32 to the second end 33 . Further, the field electrode 31 forms a potential gradient that gradually decreases from the drain region 17 toward the back gate region 25 (body region 19) according to the winding pitch of the spiral portion 34 in the direction orthogonal to the spiral direction. The field electrode 31 thins out the electric field in the drift region 23 and suppresses the uneven distribution of the electric field in the drift region 23 .
  • the field electrode 31 may have a line width of 1 ⁇ m or more and 5 ⁇ m or less.
  • the line width is defined by the width in the direction perpendicular to the direction in which the field electrodes 31 extend (that is, the spiral direction).
  • the line width is preferably 3 ⁇ m or less.
  • Field electrode 31 may have a resistance value of 10 M ⁇ or more and 100 M ⁇ or less.
  • the field electrode 31 may be formed with a substantially constant line width in the linear portion and arc portion. Further, for example, when the width of the drift region 23 gradually increases toward the center of the arc, the line width of the field electrode 31 may gradually increase from the straight portion toward the center of the arc.
  • the pitch of the field electrodes 31 may be 1 ⁇ m or more and 10 ⁇ m or less.
  • the pitch of the field electrodes 31 is preferably 2 ⁇ m or more.
  • the pitch of the field electrodes 31 is defined by the distance between adjacent line portions (that is, the winding pitch of the spiral portion 34).
  • the number of turns of the field electrode 31 may be 5 or more and 100 or less (preferably 25 or more and 75 or less).
  • the semiconductor device 1A includes an inner field electrode 35 arranged on the field insulating film 30 in a region closer to the drain region 17 than the field electrode 31 is.
  • the inner field electrode 35 is arranged in a region surrounded by the field electrode 31 and fixed at the same potential as the drain region 17 (drain region 17).
  • Inner field electrode 35 has approximately the same thickness as field electrode 31 and comprises the same material as field electrode 31 (ie, conductive polysilicon).
  • the inner field electrode 35 is arranged in a region between the drain region 17 and the field electrode 31 with a gap from the drain region 17 and the field electrode 31 in plan view.
  • the inner field electrode 35 is formed in an annular shape (specifically, an oval annular shape) surrounding the drain region 17 .
  • the inner field electrode 35 may face the well region 16 with the field insulating film 30 interposed therebetween.
  • the inner field electrode 35 includes an inner edge portion 35a and an outer edge portion 35b. It is preferable that the inner edge portion 35a be spaced apart from the drain region 17 by a substantially constant distance. It is preferable that the outer edge portion 35b be spaced from the field electrode 31 at a substantially constant interval. The distance between the inner field electrodes 35 and the field electrodes 31 is preferably equal to the pitch of the field electrodes 31 .
  • the inner field electrode 35 is formed with a non-uniform width along the circumferential direction in this form. Specifically, the inner field electrode 35 has a field projecting portion 35c at the outer edge portion 35b. The field projecting portion 35 c projects toward the field electrode 31 so as to be close to the tip of the first end portion 32 of the field electrode 31 . The field projecting portion 35 c keeps the distance between the inner field electrode 35 and the field electrode 31 substantially constant, and suppresses the bias of the electric field caused by the first end portion 32 of the field electrode 31 .
  • the field projecting portion 35c is connected to the first end portion 32 of the field electrode 31 and fixed to the same potential as the first end portion 32 in this embodiment.
  • the inner field electrode 35 does not necessarily need to be connected to the first end 32 as long as it is fixed to the same potential as the first end 32 . Therefore, the field projecting portion 35 c may face the tip of the first end portion 32 in the spiral direction of the field electrode 31 .
  • the presence or absence of the inner field electrode 35 is optional, and may be removed as necessary.
  • the width of the inner field electrode 35 may be 1 ⁇ m or more and 15 ⁇ m or less.
  • the inner field electrode 35 is preferably formed wider than the field electrode 31 .
  • the width of the inner field electrode 35 is preferably 1.5 to 5 times the width of the field electrode 31 .
  • the inner field electrode 35 having a width equal to or less than the line width of the field electrode 31 may be formed.
  • the semiconductor device 1A includes a gate insulating film 36 that covers the channel region 24 on the first main surface 3 .
  • Gate insulating film 36 has a thickness less than the thickness of field insulating film 30 and is connected to field insulating film 30 .
  • the thickness of the gate insulating film 36 may be 10 nm or more and 200 nm or less.
  • the gate insulating film 36 may contain a silicon oxide film.
  • the gate insulating film 36 is formed in a strip shape extending along the channel region 24 in plan view.
  • the gate insulating film 36 is formed in a ring shape (specifically, an oval ring shape) surrounding the field insulating film 30 in plan view, and covers the drift region 23 , the body region 19 and the source region 22 .
  • the semiconductor device 1A includes a gate electrode 37 arranged on the gate insulating film 36 .
  • Gate electrode 37 has approximately the same thickness as field electrode 31 and may comprise the same material as field electrode 31 (ie, conductive polysilicon).
  • Gate electrode 37 may include either or both n-type and p-type regions in conductive polysilicon.
  • Gate electrode 37 faces drift region 23 and channel region 24 with gate insulating film 36 interposed therebetween.
  • the gate electrode 37 is formed in a strip shape extending along the channel region 24 in plan view.
  • the gate electrode 37 is formed in a ring shape (specifically, an oval ring shape) surrounding the field insulating film 30 in plan view.
  • the gate electrode 37 has a lead portion 38 that extends from above the gate insulating film 36 onto the field insulating film 30 .
  • the lead portion 38 is formed in an annular shape (specifically, an oval annular shape) surrounding the field electrode 31 with a space therebetween.
  • the lead-out portion 38 faces the drift region 23 with the field insulating film 30 interposed therebetween. It is preferable that the lead portion 38 be spaced from the field electrode 31 by a substantially constant distance. The distance between the lead-out portion 38 and the field electrodes 31 is preferably equal to the pitch of the field electrodes 31 .
  • the gate electrode 37 includes an inner edge portion 37a and an outer edge portion 37b.
  • the inner edge portion 37 a is formed by the lead portion 38 .
  • the outer edge portion 37b is formed in a region overlapping the body region 19 in plan view. It is preferable that the outer edge portion 37b be spaced from the outer edge portion 35b of the field insulating film 30 at a substantially constant interval.
  • the gate electrode 37 is formed with a non-uniform width along the circumferential direction in this embodiment. Specifically, the gate electrode 37 has a gate projecting portion 37c projecting toward the drain region 17 at the outer edge portion 37b (leading portion 38). The gate projecting portion 37 c projects toward the field electrode 31 so as to be close to the tip of the second end portion 33 in the spiral direction of the field electrode 31 .
  • the gate projecting portion 37 c faces the tip of the second end portion 33 in the spiral direction of the field electrode 31 .
  • the gate projecting portion 37 c keeps the distance between the gate electrode 37 and the field electrode 31 substantially constant, and suppresses the bias of the electric field caused by the second end portion 33 of the field electrode 31 .
  • semiconductor device 1A includes an insulating layer 40 covering a plurality of device regions 8 on first main surface 3 .
  • the insulating layer 40 has a laminated structure in which a plurality of interlayer insulating films 41 are laminated.
  • the number of laminated interlayer insulating films 41 is arbitrary, and is not limited to a specific numerical value.
  • the insulating layer 40 may include interlayer insulating films 41 of three or more layers. In FIG. 4, the first interlayer insulating film 41A and the second interlayer insulating film 41B among the plurality of interlayer insulating films 41 are shown.
  • the first interlayer insulating film 41A covers the first main surface 3, and the second interlayer insulating film 41B covers the first interlayer insulating film 41A.
  • Each interlayer insulating film 41 includes at least one of a silicon oxide film and a silicon nitride film.
  • Each interlayer insulating film 41 may have a single-layer structure made of a silicon oxide film or a silicon nitride film.
  • Each interlayer insulating film 41 may have a laminated structure in which at least one silicon oxide film and at least one silicon nitride film are laminated in any order.
  • the semiconductor device 1A includes a drain wiring 42 selectively routed within the insulating layer 40 so as to be electrically connected to the drain region 17 and the first end 32 of the field electrode 31 .
  • the drain wiring 42 applies a drain potential to the drain region 17 and the first end 32 of the field electrode 31 .
  • the drain wiring 42 forms a multilayer wiring within the insulating layer 40 .
  • the drain wiring 42 includes a first drain wiring 43, a second drain wiring 44, a first drain via electrode 45 and a second drain via electrode 46 in this form.
  • the first drain wiring 43 integrally includes a first drain wiring 43A on the drain region 17 side and a first drain wiring 43B on the first end 32 side of the field electrode 31 .
  • the first drain wiring 43A and the first drain wiring 43B may be spaced apart from each other as long as they are fixed at the same potential.
  • the first drain wiring 43 is arranged on the first interlayer insulating film 41A so as to face the drain region 17, the first end portion 32 of the field electrode 31 and the inner field electrode 35 in a cross-sectional view.
  • the first drain wiring 43 preferably faces the entire drain region 17 , the first end portion 32 , and the inner field electrode 35 in a cross-sectional view.
  • the second drain wiring 44 is arranged on the second interlayer insulating film 41B so as to face the first drain wiring 43 in a cross-sectional view.
  • the second drain wiring 44 is preferably drawn out to a position facing the inner field electrode 35 in a cross-sectional view.
  • the second drain wiring 44 is preferably drawn out to a position facing the first end 32 of the field electrode 31 in a cross-sectional view. It is particularly preferable that the second drain wiring 44 is drawn out to a position facing the spiral portion 34 of the field electrode 31 in a cross-sectional view.
  • the second drain wiring 44 may have a thickness exceeding the thickness of the first drain wiring 43 .
  • the first drain via electrode 45 is interposed in the region between the drain region 17 and the first drain wiring 43 and electrically connects the drain region 17 to the first drain wiring 43 . Also, the first drain via electrode 45 is interposed in a region between the first end 32 of the field electrode 31 and the first drain wiring 43 to electrically connect the first end 32 to the first drain wiring 43 .
  • first drain via electrode 45 may be interposed in the region of the inner field electrode 35 and the first drain wiring 43 to electrically connect the inner field electrode 35 to the first drain wiring 43 .
  • the second drain via electrode 46 is interposed in a region between the first drain wiring 43 and the second drain wiring 44 and electrically connects the first drain wiring 43 to the second drain wiring 44 .
  • the semiconductor device 1A includes a source wiring 47 selectively routed within the insulating layer 40 apart from the drain wiring 42 so as to be electrically connected to the source region 22 .
  • the source wiring 47 applies a source potential to the source region 22 .
  • Source wiring 47 is electrically isolated from back gate region 25 . Also, the source wiring 47 is electrically separated from the isolation region 11 .
  • the source wiring 47 forms a multilayer wiring within the insulating layer 40 .
  • the source wiring 47 includes a first source wiring 48 , a second source wiring 49 , a first source via electrode 50 and a second source via electrode 51 .
  • the first source wiring 48 is arranged on the first interlayer insulating film 41A so as to face the source region 22 in a cross-sectional view.
  • the first source wiring 48 preferably faces the entire source region 22 in a cross-sectional view. It is preferable that the first source wiring 48 does not face the back gate region 25 in a cross-sectional view.
  • the second source wiring 49 is arranged on the second interlayer insulating film 41B so as to face the first source wiring 48 in a cross-sectional view.
  • the second source wiring 49 preferably covers the entire source region 22 in a cross-sectional view.
  • the second source wiring 49 is preferably drawn across the gate electrode 37 to a position facing the second end 33 of the inner field electrode 35 in a cross-sectional view. It is particularly preferable that the second source wiring 49 is drawn out to a position facing the spiral portion 34 of the inner field electrode 35 in a cross-sectional view.
  • the second source wiring 49 may have a thickness exceeding the thickness of the first source wiring 48 .
  • the first source via electrode 50 is interposed in the region between the source region 22 and the first source wiring 48 and electrically connects the source region 22 to the first source wiring 48 .
  • the second source via electrode 51 is interposed in a region between the first source wiring 48 and the second source wiring 49 and electrically connects the first source wiring 48 to the second source wiring 49 .
  • Semiconductor device 1A is selectively routed in insulating layer 40 away from drain wiring 42 and source wiring 47 so as to be electrically connected to back gate region 25 and second end portion 33 of field electrode 31 . and a back gate wiring 52 .
  • the back gate wiring 52 is also electrically connected to the isolation region 11 in this form.
  • the back gate wiring 52 is electrically separated from the source region 22 .
  • the back gate wiring 52 forms a multilayer wiring within the insulating layer 40 .
  • the back gate wiring 52 includes a first back gate wiring 53 , a second back gate wiring 54 , a first back gate via electrode 55 and a second back gate via electrode 56 .
  • the first back gate wiring 53 includes a first back gate wiring 53A on the back gate region 25 side, a first back gate wiring 53B on the second end portion 33 side of the field electrode 31, and a first back gate wiring 53B on the isolation region 11 side. It integrally includes wiring 53C.
  • the first back gate wiring 53A, the first back gate wiring 53B, and the first back gate wiring 53C may be spaced apart from each other as long as they are fixed at the same potential.
  • the first back gate wiring 53 is formed on the first interlayer insulating film 41A with a space from the source region 22 .
  • the first back gate wiring 53 faces the back gate region 25, the second end portion 33 of the field electrode 31 and the isolation region 11 in a cross-sectional view.
  • the first back gate wiring 53 preferably faces the entire back gate region 25 in a cross-sectional view.
  • the first back gate wiring 53 may face the spiral portion 34 of the field electrode 31 .
  • the first back gate wiring 53 may be drawn out to a region outside the transistor region 9 in plan view.
  • the second back gate wiring 54 is arranged on the second interlayer insulating film 41B so as to face the first back gate wiring 53 in a region outside the transistor region 9 in plan view.
  • the second back gate wiring 54 may be arranged so as to face the first back gate wiring 53 in the transistor region 9 in plan view.
  • the second back gate wiring 54 may have a thickness exceeding the thickness of the first back gate wiring 53 .
  • the first back gate via electrode 55 is interposed in a region between the back gate region 25 and the first back gate wiring 53 and electrically connects the back gate region 25 to the first back gate wiring 53 . Also, the first back gate via electrode 55 is interposed in a region between the second end 33 of the field electrode 31 and the first back gate wiring 53 to connect the second end 33 of the field electrode 31 to the first back gate wiring. 53 is electrically connected.
  • first back gate via electrode 55 is interposed in the region between the isolation region 11 and the first back gate wiring 53 and electrically connects the isolation region 11 to the first back gate wiring 53 .
  • the second back gate via electrode 56 is interposed in a region between the first back gate wiring 53 and the second back gate wiring 54 to electrically connect the first back gate wiring 53 to the second back gate wiring 54.
  • Semiconductor device 1 ⁇ /b>A includes gate wiring 57 selectively routed within insulating layer 40 away from drain wiring 42 , source wiring 47 and back gate wiring 52 so as to be electrically connected to gate electrode 37 . .
  • the gate wiring 57 applies a gate potential to the gate electrode 37 .
  • the gate wiring 57 forms a multilayer wiring within the insulating layer 40 .
  • the gate wiring 57 includes a first gate wiring 58, a second gate wiring (not shown), a first gate via electrode 59 and a second gate via electrode (not shown).
  • the first gate wiring 58 is arranged on the first interlayer insulating film 41A so as to face the gate electrode 37 in a cross-sectional view.
  • the first gate wiring 58 is drawn out to a region outside the transistor region 9 in plan view.
  • the second gate wiring (not shown) is arranged on the second interlayer insulating film 41B so as to face the first gate wiring 58 in a region outside the transistor region 9 in plan view.
  • the second gate wiring may have a thickness exceeding the thickness of the first gate wiring 58 .
  • the first gate via electrode 59 is interposed in a region between the gate electrode 37 and the first gate wiring 58 and electrically connects the gate electrode 37 to the first gate wiring 58 .
  • a second gate via electrode (not shown) is interposed in a region between the first gate line 58 and the second gate line, electrically connecting the first gate line 58 to the second gate line.
  • FIG. 5 is a circuit diagram showing the electrical structure (FET structure 10 and field electrode 31) within transistor region 9.
  • semiconductor device 1A includes FET structure 10 and resistor R in transistor region 9 .
  • FET structure 10 includes drain D (drain region 17), source S (source region 22), back gate BG (back gate region 25) and gate G (gate insulating film 36 and gate electrode 37).
  • the resistor R consists of the field electrode 31 and is electrically connected to the drain D and the back gate BG. Resistor R is not connected to drain D and source S. Resistor R is not connected to drain D and gate G; Resistor R is not connected to source S and gate G of FET structure 10 .
  • transistor region 9 only the FET structure 10 and the resistor R are formed within the transistor region 9 . That is, no other functional device connected between drain D and source S is formed in transistor region 9 . Also, no other functional device connected between drain D and gate G is formed in transistor region 9 . Also, no other functional device connected between source S and gate G is formed within transistor region 9 .
  • the drain potential, the source potential, the backgate potential and the gate potential are applied to the drain D (drain region 17), the source S (source region) from the region outside the transistor region 9 (including the region outside the semiconductor device 1A). 22), back gate BG (back gate region 25) and gate G (gate electrode 37), respectively. That is, the FET structure 10 is configured such that a source potential is individually applied to the source S (source region 22) and a back gate potential is individually applied to the back gate BG (back gate region 25). .
  • the drain potential may be the power supply potential.
  • the source potential is less than or equal to the drain potential.
  • the source potential may be a reference potential, a ground potential, or any other potential.
  • the back gate potential is lower than the drain potential.
  • the back gate potential may be a reference potential, a ground potential, or a potential other than these. It is not prevented that the back gate potential becomes the same potential as the source potential. That is, while the back gate region 25 is electrically isolated from the source region 22 inside the chip 2, the back gate region 25 may be fixed at the same potential as the source region 22 by external potential control.
  • the semiconductor device 1A includes the chip 2 , the n-type drain region 17 , the n-type source region 22 , the p-type back gate region 25 , the gate insulating film 36 and the gate electrode 37 .
  • Chip 2 has a first main surface 3 .
  • the drain region 17 is formed in the surface layer portion of the first main surface 3 .
  • the source region 22 is formed in a region different from the drain region 17 in the surface layer portion of the first main surface 3 .
  • the back gate region 25 is formed in a region different from the drain region 17 and the source region 22 in the surface layer portion of the first main surface 3 .
  • Back gate region 25 is electrically isolated from drain region 17 and source region 22 .
  • a gate insulating film 36 covers the source region 22 .
  • the gate electrode 37 faces the source region 22 with the gate insulating film 36 interposed therebetween.
  • a source potential electrically independent from the back gate region 25 can be applied to the source region 22 , and at the same time, a back gate potential electrically independent from the source region 22 can be applied to the back gate region 25 . Accordingly, it is possible to provide the semiconductor device 1A having a novel configuration in which the gate threshold voltage Vth can be finely adjusted by finely adjusting the source potential.
  • semiconductor device 1A preferably includes field insulating film 30 and field electrode 31 .
  • Field insulating film 30 covers the region between drain region 17 and source region 22 on first main surface 3 .
  • a field electrode 31 is arranged on the field insulating film 30 . According to this structure, the gate threshold voltage Vth can be finely adjusted in the structure including the field insulating film 30 and the field electrode 31 .
  • the field electrode 31 is preferably electrically separated from the source region 22. According to this structure, a source potential electrically independent of the field electrode 31 can be applied to the source region 22 . This can suppress the potential of the field electrode 31 from acting on the source region 22 .
  • field electrode 31 is preferably electrically connected to drain region 17 and back gate region 25 . According to this structure, a potential difference between the potential of the drain region 17 and the potential of the back gate region 25 is generated in the field electrode 31 . Thereby, the field electrode 31 can adjust the electric field distribution between the drain region 17 and the back gate region 25 while maintaining the independence of the source potential applied to the source region 22 .
  • FIG. 6 is an enlarged plan view showing a semiconductor device 1B according to the second embodiment, corresponding to FIG.
  • FIG. 7 is a cross-sectional perspective view of area VII shown in FIG. 6 and 7, semiconductor device 1B has a modified form of semiconductor device 1A.
  • the semiconductor device 1B does not include the back gate region 25 in the surface layer portion of the body region 19 and includes only the plurality of source regions 22 .
  • a plurality of source regions 22 are formed in the same form as in the first embodiment.
  • the semiconductor device 1B includes a p-type back gate region 25 formed in the surface layer portion of the first main surface 3 apart from the drain region 17 and the source region 22 in the transistor region 9 .
  • back gate region 25 is formed in a region between isolation region 11 and body region 19 while being spaced apart from isolation region 11 and body region 19 .
  • back gate region 25 extends like a wall from first main surface 3 toward second semiconductor region 7 across impurity region 15 and is electrically connected to second semiconductor region 7 .
  • the back gate region 25 includes a first back gate region 61, a second back gate region 62 and a third back gate region 63 in this form.
  • a first back gate region 61 is formed at the boundary between the second semiconductor region 7 and the impurity region 15 .
  • the first back gate region 61 is spaced apart from the first main surface 3 and the second main surface 4 in the normal direction Z, and is electrically connected to the second semiconductor region 7 .
  • the first back gate region 61 has a p-type impurity concentration higher than that of the second semiconductor region 7 .
  • the second back gate region 62 is formed in the impurity region 15 between the first main surface 3 and the first back gate region 61 and electrically connected to the first back gate region 61 .
  • the second back gate region 62 may have a p-type impurity concentration lower than that of the first back gate region 61 .
  • the third back gate region 63 is formed in the surface layer portion of the second back gate region 62 and exposed from the first main surface 3 .
  • the third back gate region 63 may have a p-type impurity concentration higher than that of the second back gate region 62 .
  • the back gate region 25 is formed in an annular shape surrounding the body region 19 in plan view, and has a portion extending in the first direction X and a portion extending in the second direction Y. As shown in FIG. In this embodiment, the back gate region 25 is formed in a square annular shape (specifically, a rectangular annular shape extending in the second direction Y) in plan view. That is, in this embodiment, the back gate region 25 has a planar shape that matches the planar shape of the separation region 11 in plan view, but has a planar shape that does not match the planar shape of the body region 19 .
  • the back gate region 25 includes a first region 25A, a second region 25B, a third region 25C and a fourth region 25D in plan view.
  • the first to fourth regions 25A to 25D of the back gate region 25 are formed by a first back gate region 61, a second back gate region 62 and a third back gate region 63. As shown in FIG.
  • the first region 25A is a portion extending in a strip shape in the second direction Y away from the first region 19A of the body region 19 to one side in the first direction X in plan view.
  • the second region 25B is a portion extending in the second direction Y in a strip shape away from the second region 19B of the body region 19 to the other side in the first direction X in plan view.
  • the second region 25B extends parallel to the first region 25A in plan view, and faces the first region 25A in the first direction X with the drain region 17 (well region 16) interposed therebetween. With respect to the second direction Y, the lengths of the first region 25A and the second region 25B may exceed the length of the drain region 17 .
  • the third region 25C is a portion extending in the first direction X in a linear belt shape so as to connect one end of the first region 25A and one end of the second region 25B in plan view.
  • the fourth region 25D is a portion extending linearly in the first direction X so as to connect the other end of the first region 25A and the other end of the second region 25B in plan view.
  • the back gate region 25 may have a planar shape that matches the planar shape of the body region 19 . That is, the third region 25C of the back gate region 25 may extend in an arc band shape along the third region 19C of the body region 19 in plan view. Further, the fourth region 25D of the back gate region 25 may extend in an arc band shape along the fourth region 19D of the body region 19 in plan view.
  • the semiconductor device 1B includes a p-type surface layer region 64 (surficial region) formed in a region between the body region 19 and the back gate region 25 in the surface layer portion of the first main surface 3 .
  • the surface region 64 is formed spaced from the bottom of the impurity region 15 toward the first main surface 3 side. That is, the surface layer region 64 is formed shallower than the body region 19 and the back gate region 25 and is not connected to the second semiconductor region 7 .
  • the surface region 64 may be formed shallower than the second body region 21 and the second back gate region 62 .
  • the surface layer region 64 may be connected to either or both of the body region 19 and the back gate region 25 .
  • Surface layer region 64 is formed in the entire region between body region 19 and back gate region 25 in this embodiment, and is connected to both body region 19 and back gate region 25 .
  • the surface layer region 64 is connected to the source region 22 and the back gate region 25 in this form.
  • Surface layer region 64 suppresses channel inversion in the region between body region 19 and back gate region 25 .
  • the surface region 64 includes a first surface region 65 and a second surface region 66 in this form.
  • the first surface layer region 65 has a p-type impurity concentration higher than that of the second body region 21 and is formed in the surface layer portion of the first main surface 3 .
  • the first surface layer region 65 may have a p-type impurity concentration higher than that of the second back gate region 62 .
  • the first surface layer region 65 is connected to the second body region 21 and the second back gate region 62 .
  • the first surface layer region 65 is connected to the source region 22 within the second body region 21 (body region 19 ) and is connected to the third back gate region 63 within the second back gate region 62 .
  • the second surface layer region 66 has a p-type impurity concentration lower than that of the first surface layer region 65, and is formed in a region between the first surface layer region 65 and the bottom side (second main surface 4 side) of the first semiconductor region 6. It is The second surface layer region 66 is connected to the second body region 21 and the second back gate region 62 .
  • the second surface region 66 may have substantially the same p-type impurity concentration as the second body region 21 and/or the third back gate region 63 .
  • the second surface region 66 may be formed using part of the second body region 21 and/or part of the third back gate region 63 . That is, the second surface layer region 66 may be formed integrally with one or both of the second body region 21 and the third back gate region 63 .
  • the field insulating film 30 described above has a portion covering the region between the source region 22 and the back gate region 25 on the first main surface 3 in this form. Specifically, the field insulating film 30 is formed in a ring shape that covers the entire surface layer region 64 in plan view and surrounds the source region 22 (body region 19) so as to expose the source region 22 and the back gate region 25. ing.
  • the field insulating film 30 has a portion covering the region between the isolation region 11 and the back gate region 25 on the first main surface 3 .
  • field insulating film 30 is formed in a ring shape surrounding back gate region 25 so as to expose isolation region 11 and back gate region 25 .
  • the drain wiring 42 described above has the same form as in the first embodiment, and is electrically connected to the drain region 17 and the first end 32 of the field electrode 31 .
  • the aforementioned source wiring 47 has the same form as in the first embodiment and is electrically connected to the source region 22 .
  • the back gate wiring 52 described above has the same form as in the first embodiment, and is electrically connected to the isolation region 11 , the back gate region 25 and the second end 33 of the field electrode 31 .
  • the gate wiring 57 described above has the same form as in the first embodiment and is electrically connected to the gate electrode 37 .
  • the semiconductor device 1B also has the same effect as described for the semiconductor device 1A.
  • back gate region 25 is formed spaced apart from source region 22 (body region 19). Therefore, according to this structure, the action of the source potential on the back gate region 25 can be suppressed, and the action of the back gate potential on the source region 22 can be suppressed. Therefore, a source potential can be stably applied to the source region 22 and a back gate potential can be stably applied to the back gate region 25 .
  • field electrode 31 made of a field resistive film was shown.
  • a field electrode 31 that is electrically isolated from the drain region 17, the source region 22 and the back gate region 25 and does not function as a field resistance film may be employed.
  • field electrode 31 may be formed in an electrically floating state.
  • the well region 16 extending in the second direction Y in a strip shape was formed in plan view.
  • the well region 16 may be formed in an annular shape (for example, an oval shape extending in the second direction Y) in plan view.
  • the drain region 17 may be formed in an annular shape (oval annular shape) extending along the well region 16 in plan view.
  • the first conductivity type was the n-type and the second conductivity type was the p-type.
  • the first conductivity type may be p-type and the second conductivity type may be n-type.
  • a specific configuration in this case is obtained by replacing n-type regions with p-type regions and p-type regions with n-type regions in the above description and accompanying drawings.
  • a chip (2) having a main surface (3), a first conductivity type (n-type) drain region (17) formed in a surface layer portion of the main surface (3), and the main surface (3) ), a source region (22) of a first conductivity type (n-type) formed in a region different from the drain region (17) in the surface layer portion of the device, and an electric current from the drain region (17) and the source region (22).
  • a semiconductor device (1A, 1B) comprising:
  • the gate insulating film (36) is connected to the field insulating film (30), and the gate electrode (37) extends from above the gate insulating film (36) to above the field insulating film (30).
  • the semiconductor device (1A, 1B) according to any one of A2 to A6, having a lead-out portion (38) led out to the outside.
  • the semiconductor device (1A, 1B) according to any one of A1 to A11, further comprising:
  • the back gate wiring (52) is spaced apart from the drain wiring (42) and the source wiring (47) and is electrically connected to the drain wiring (42) and the source region (22).
  • the semiconductor device (1A, 1B) of A12 which is separated.
  • the drain wiring (42) faces the drain region (17) when viewed in cross section
  • the source wiring (47) faces the source region (22) when viewed in cross section
  • the back gate wiring (47) faces the source region (22) when viewed in cross section.
  • 52) is the semiconductor device (1A, 1B) according to A12 or A13, facing the back gate region (25) and not facing the source region (22) in a cross-sectional view.
  • the drain region (17) is formed in a strip shape or ring shape extending in one direction when viewed in plan
  • the source region (22) is formed in a strip shape extending in the one direction in plan view
  • the back gate region (25) is the semiconductor device (1A, 1B) according to any one of A1 to A14, which is formed in a band shape extending in the one direction in plan view.
  • [A16] further includes a first conductivity type (n-type) well region (16) formed in the surface layer of the main surface (3), wherein the drain region (17) is located within the well region (16)
  • A17 Any one of A1 to A16, further including a buried region (18) of a first conductivity type (n-type) formed apart from the drain region (17) in the thickness direction of the chip (2) 1.
  • the source region (22) further includes a body region (19) of a second conductivity type (p-type) formed in a surface layer portion of the main surface (3) at a distance from the drain region (17). ) is formed in the body region (19), and the back gate region (25) is formed in a region different from the source region (22) in the body region (19).
  • the semiconductor device (1A, 1B) according to any one of
  • p-type second conductivity type
  • [B1] has a semiconductor chip (2), a drain (D, 17), a source (S, 22), a gate (G, 36, 37) and a back gate (BG, 25), the source (S, 22) ) is individually applied with a source potential and the back gate (BG, 25) is individually provided with a back gate potential, and a transistor structure (10) formed on the semiconductor chip (2); , on the semiconductor chip (2) so as to be electrically disconnected from the source (S, 22) and electrically connected to the drain (D, 17) and the back gate (BG, 25). and a resistor (R, 31).
  • [B2] further comprising device regions (8, 9) provided in the semiconductor chip (2), wherein the transistor structure (10) is formed in the device regions (8, 9) and the resistor (R, 31)

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Abstract

半導体装置（1A）は、主面（3）を有するチップ（2）と、前記主面の表層部に形成された第１導電型のドレイン領域（17）と、前記主面の表層部において前記ドレイン領域とは異なる領域に形成された第１導電型のソース領域（22）と、前記ドレイン領域および前記ソース領域から電気的に切り離されるように、前記主面の表層部において前記ドレイン領域および前記ソース領域とは異なる領域に形成された第２導電型のバックゲート領域（25）と、前記主面の上で前記ソース領域を被覆するゲート絶縁膜（36）と、前記ゲート絶縁膜の上に形成されたゲート電極（37）と、を含む。

Description

半導体装置
　この出願は、２０２１年９月８日に日本国特許庁に提出された特願２０２１－１４６１３７号に対応しており、この出願の全開示はここに引用により組み込まれる。本開示は、半導体装置に関する。
　特許文献１は、半導体層、第１電極、第２電極、横型素子、ＬＯＣＯＳ酸化膜抵抗性フィールドプレートを含む半導体装置を開示している。第１電極は、半導体層の表面の上に形成されている。第２電極は、第１電極から間隔を空けて半導体層の表面の上に形成されている。横型素子は、半導体層の表面の表層部において第１電極および第２電極の間の領域に形成され、第１電極および第２電極に電気的に接続されている。ＬＯＣＯＳ酸化膜は、半導体層の表面において横型素子を構成する各部を分離している。抵抗性フィールドプレートは、ＬＯＣＯＳ酸化膜の上に形成されている。
米国特許出願公開第２０１３／０７５８７７号明細書
　一実施形態は、新規な構成を有する半導体装置を提供する。
　一実施形態は、主面を有するチップと、前記主面の表層部に形成された第１導電型のドレイン領域と、前記主面の表層部において前記ドレイン領域とは異なる領域に形成された第１導電型のソース領域と、前記ドレイン領域および前記ソース領域から電気的に切り離されるように、前記主面の表層部において前記ドレイン領域および前記ソース領域とは異なる領域に形成された第２導電型のバックゲート領域と、前記主面の上で前記ソース領域を被覆するゲート絶縁膜と、前記ゲート絶縁膜の上に形成されたゲート電極と、を含む、半導体装置を提供する。
　一実施形態は、半導体チップと、ドレイン、ソース、ゲートおよびバックゲートを有し、前記ソースにソース電位が個別的に付与され、かつ、前記バックゲートにバックゲート電位が個別的に付与されるように前記半導体チップに形成されたトランジスタ構造と、前記ソースから電気的に切り離され、前記ドレインおよび前記バックゲートに電気的に接続されるように前記半導体チップの上に配置された抵抗と、を含む、半導体装置を提供する。
　上述のまたはさらに他の目的、特徴および効果は、添付図面の参照によって説明される実施形態により明らかにされる。
図１は、第１実施形態に係る半導体装置のチップを示す平面図である。 図２は、図１に示す領域IIの拡大平面図である。 図３は、図２に示す領域IIIの断面斜視図である。 図４は、図２に示す領域IIIの断面図である。 図５は、トランジスタ領域内の電気構造を示す回路図である。 図６は、第２実施形態に係る半導体装置の要部を示す拡大平面図である。 図７は、図６に示す領域VIIの断面斜視図である。
　以下、添付図面を参照して、実施形態が詳細に説明される。添付図面は、模式図であり、厳密に図示されたものではなく、縮尺等は必ずしも一致しない。また、添付図面の間で対応する構造には同一の参照符号が付され、重複する説明は省略または簡略化される。説明が省略または簡略化された構造については、省略または簡略化される前になされた説明が適用される。
　図１は、第１実施形態に係る半導体装置１Ａのチップ２を示す平面図である。図２は、図１に示す領域IIの拡大図である。図３は、図２に示す領域IIIの断面斜視図である。図４は、図２に示す領域IIIの断面図である。図１～図４を参照して、半導体装置１Ａは、直方体形状に形成されたシリコン製のチップ２（半導体チップ）を含む。チップ２は、一方側の第１主面３、他方側の第２主面４、ならびに、第１主面３および第２主面４を接続する第１～第４側面５Ａ～５Ｄを有している。
　第１主面３および第２主面４は、それらの法線方向Ｚから見た平面視（以下、単に「平面視」という。）において四角形状に形成されている。法線方向Ｚは、チップ２の厚さ方向でもある。第１側面５Ａおよび第２側面５Ｂは、第１方向Ｘに延び、第１方向Ｘに交差（具体的には直交）する第２方向Ｙに対向している。第３側面５Ｃおよび第４側面５Ｄは、第２方向Ｙに延び、第１方向Ｘに対向している。
　半導体装置１Ａは、チップ２内で第１主面３側の領域に形成されたｎ型（第１導電型）の第１半導体領域６を含む。第１半導体領域６は、第１主面３に沿って延びる層状に形成され、第１主面３および第１～第４側面５Ａ～５Ｄから露出している。第１半導体領域６の厚さは、５μｍ以上２０μｍ以下であってもよい。第１半導体領域６は、この形態（this embodiment）では、ｎ型のエピタキシャル層によって形成されている。
　半導体装置１Ａは、チップ２内で第２主面４側の領域に形成されたｐ型（第２導電型）の第２半導体領域７を含む。第２半導体領域７は、バックゲート電位に固定される。バックゲート電位は、回路動作の基準となる基準電位、グランド電位、または、これら以外の電位であってもよい。第２半導体領域７は、第２主面４に沿って延びる層状に形成され、第２主面４および第１～第４側面５Ａ～５Ｄから露出している。
　第２半導体領域７は、チップ２の内部において第１半導体領域６に接続されている。第２半導体領域７の厚さは、５０μｍ以上４００μｍ以下であってもよい。第２半導体領域７は、この形態では、ｐ型の半導体基板によって形成されている。つまり、チップ２は、半導体基板およびエピタキシャル層を含む積層構造を有し、エピタキシャル層に形成された第１半導体領域６、および、半導体基板に形成された第２半導体領域７を含む。
　半導体装置１Ａは、第１主面３に区画された複数のデバイス領域８を含む。複数のデバイス領域８の個数および配置は任意である。複数のデバイス領域８は、チップ２の内外の領域を利用して形成された機能デバイスをそれぞれ含む。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも１つを含んでいてもよい。機能デバイスは、半導体スイッチングデバイス、半導体整流デバイスおよび受動デバイスのうちの少なくとも２つが組み合わされた回路網を含んでいてもよい。
　半導体スイッチングデバイスは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ＢＪＴ（Bipolar Junction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Junction Transistor）およびＪＦＥＴ（Junction Field Effect Transistor）のうちの少なくとも１つを含んでいてもよい。
　半導体整流デバイスは、ｐｎ接合ダイオード、ｐｉｎ接合ダイオード、ツェナダイオード、ショットキーバリアダイオードおよびファストリカバリーダイオードのうちの少なくとも１つを含んでいてもよい。受動デバイスは、抵抗、コンデンサ、インダクタおよびヒューズのうちの少なくとも１つを含んでいてもよい。
　複数のデバイス領域８は、少なくとも１つ（この形態では１つ）のトランジスタ領域９を含む（図１の領域II参照）。トランジスタ領域９は、ＦＥＴ構造１０（トランジスタ構造）を含む。ＦＥＴ構造１０は、この形態では、いわゆるＬＤＭＩＳＦＥＴ（Lateral Double diffused MISFET）構造を有している。ＦＥＴ構造１０は、この形態では、オフ状態において８００Ｖ以上のドレイン電圧が印加可能な高耐圧デバイスからなる。以下、トランジスタ領域９側の構造が具体的に説明される。
　図２～図４を参照して、半導体装置１Ａは、第１主面３においてトランジスタ領域９を区画する領域分離構造（a region separation structure）の一例としてのｐ型の分離領域１１（a separation region）を含む。分離領域１１は、平面視において第１主面３の一部を取り囲む環状に形成され、所定形状のトランジスタ領域９を区画している。分離領域１１は、トランジスタ領域９を他の領域（デバイス領域８）から電気的に分離している。
　分離領域１１は、この形態では、平面視において四角環状（具体的には第２方向Ｙに延びる長方形環状）に形成され、内縁によって四角形状（具体的には第２方向Ｙに延びる長方形状）のトランジスタ領域９を区画している。分離領域１１の平面形状（トランジスタ領域９の平面形状）は、任意である。分離領域１１は、第１半導体領域６を横切るように第１主面３から第２半導体領域７に向けて壁状に延び、第２半導体領域７に電気的に接続されている。つまり、分離領域１１は、バックゲート電位に固定される。
　分離領域１１は、この形態では、第１分離領域１２、第２分離領域１３および第３分離領域１４を含む。第１分離領域１２は、第１半導体領域６および第２半導体領域７の間の境界部に形成されている。第１分離領域１２は、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第２半導体領域７に電気的に接続されている。第１分離領域１２は、第２半導体領域７よりも高いｐ型不純物濃度を有している。
　第２分離領域１３は、第１半導体領域６において第１主面３および第１分離領域１２の間の領域に形成され、第１分離領域１２に電気的に接続されている。第２分離領域１３は、第１分離領域１２よりも低いｐ型不純物濃度を有していてもよい。第３分離領域１４は、第２分離領域１３の表層部に形成され、第１主面３から露出している。第３分離領域１４は、第２分離領域１３よりも高いｐ型不純物濃度を有していてもよい。
　図２～図４を参照して、半導体装置１Ａは、トランジスタ領域９において第１主面３の表層部に形成されたｎ型の不純物領域１５を含む。不純物領域１５は、この形態では、第１半導体領域６のうち分離領域１１によって区画された部分を利用して形成されている。したがって、不純物領域１５は、第１半導体領域６のｎ型不純物濃度と等しいｎ型不純物濃度を有している。
　半導体装置１Ａは、不純物領域１５の表層部に形成されたｎ型のウェル領域１６を含む。ウェル領域１６は、ドレイン電位に固定される。ウェル領域１６は、不純物領域１５の内方部に形成されている。ウェル領域１６は、不純物領域１５よりも高いｎ型不純物濃度を有している。ウェル領域１６は、この形態では、平面視において不純物領域１５に沿って延びる長円形状に形成されている。ウェル領域１６は、平面視において円形状、楕円形状または多角形状（たとえば四角形状）に形成されていてもよい。
　半導体装置１Ａは、ウェル領域１６の表層部に形成されたｎ型のドレイン領域１７を含む。ドレイン領域１７は、ドレイン電位に固定される。ドレイン領域１７は、ウェル領域１６よりも高いｎ型不純物濃度を有している。ドレイン領域１７は、ウェル領域１６の周縁から離間してウェル領域１６の内方部に形成されている。ドレイン領域１７は、この形態では、平面視においてウェル領域１６に沿って延びる長円形状に形成されている。ドレイン領域１７は、平面視において円形状、楕円形状または多角形状（たとえば四角形状）に形成されていてもよい。
　半導体装置１Ａは、不純物領域１５の底部を横切るようにチップ２の内部に形成されたｎ型の埋設領域１８を含む。具体的には、埋設領域１８は、ウェル領域１６の下方において第２半導体領域７および不純物領域１５の境界部に形成されている。埋設領域１８は、不純物領域１５よりも高いｎ型不純物濃度を有している。埋設領域１８は、ウェル領域１６よりも高いｎ型不純物濃度を有していることが好ましい。
　埋設領域１８は、法線方向Ｚに関してウェル領域１６の底部から間隔を空けて形成され、不純物領域１５の一部を挟んでウェル領域１６に対向している。埋設領域１８は、平面視においてウェル領域１６の周縁から内方に間隔を空けて形成されていることが好ましい。埋設領域１８は、平面視においてウェル領域１６の面積未満の面積を有していることが好ましい。
　半導体装置１Ａは、トランジスタ領域９においてウェル領域１６から離間して第１主面３の表層部に形成されたｐ型のボディ領域１９を含む。ボディ領域１９は、この形態では、不純物領域１５を横切るように第１主面３から第２半導体領域７に向けて壁状に延び、第２半導体領域７に電気的に接続されている。つまり、ボディ領域１９は、バックゲート電位に固定される。
　ボディ領域１９は、この形態では、第１ボディ領域２０および第２ボディ領域２１を含む。第１ボディ領域２０は、第２半導体領域７および不純物領域１５の境界部に形成されている。第１ボディ領域２０は、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第２半導体領域７に電気的に接続されている。第１ボディ領域２０は、第２半導体領域７よりも高いｐ型不純物濃度を有している。
　第２ボディ領域２１は、第１主面３および第１ボディ領域２０の間の領域に形成され、第１ボディ領域２０に電気的に接続されている。第２ボディ領域２１は、第１主面３から露出している。第２ボディ領域２１は、第１ボディ領域２０よりも低いｐ型不純物濃度を有していている。
　ボディ領域１９は、この形態では、平面視においてドレイン領域１７（ウェル領域１６）を取り囲む環状（この形態では長円環状）に形成され、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有している。具体的には、ボディ領域１９は、平面視において第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄを含む。ボディ領域１９の第１～第４領域１９Ａ～１９Ｄは、第１ボディ領域２０および第２ボディ領域２１によって形成されている。
　第１領域１９Ａは、平面視においてドレイン領域１７（ウェル領域１６）から第１方向Ｘの一方側に離間して第２方向Ｙに帯状に延びる部分である。第２領域１９Ｂは、平面視においてドレイン領域１７（ウェル領域１６）から第１方向Ｘの他方側に離間して第２方向Ｙに帯状に延びる部分である。第２領域１９Ｂは、平面視において第１領域１９Ａに対して平行に延び、第１方向Ｘにドレイン領域１７（ウェル領域１６）を挟んで第１領域１９Ａに対向している。第２方向Ｙに関して、第１領域１９Ａおよび第２領域１９Ｂの長さは、ドレイン領域１７の長さ以下であることが好ましい。
　第３領域１９Ｃは、平面視において第１領域１９Ａの一端部および第２領域１９Ｂの一端部を接続するように第１方向Ｘに帯状に延びる部分である。第３領域１９Ｃは、この形態では、平面視において第１領域１９Ａの一端部および第２領域１９Ｂの一端部の間を円弧帯状に延びている。むろん、第３領域１９Ｃは、第１方向Ｘに延びる直線帯状に形成されていてもよい。
　第４領域１９Ｄは、平面視において第１領域１９Ａの他端部および第２領域１９Ｂの他端部を接続するように第１方向Ｘに帯状に延びる部分である。第４領域１９Ｄは、この形態では、平面視において第１領域１９Ａの他端部および第２領域１９Ｂの他端部の間を円弧帯状に延びている。むろん、第４領域１９Ｄは、第１方向Ｘに延びる直線帯状に形成されていてもよい。
　半導体装置１Ａは、ドレイン領域１７から離間して第１主面３の表層部に形成された少なくとも１つ（この形態では複数）のｎ型のソース領域２２を含む。複数のソース領域２２は、ソース電位に固定される。具体的には、複数のソース領域２２は、チップ２の外部からソース電位が個別的に印加されることによって当該ソース電位に固定されるようにそれぞれ形成されている。
　つまり、ソース電位は、バックゲート電位から独立して複数のソース領域２２に付与される。ソース電位は、基準電位、グランド電位、または、これら以外の電位であってもよい。ソース領域２２は、ウェル領域１６よりも高いｎ型不純物濃度を有している。ソース領域２２のｎ型不純物濃度は、ドレイン領域１７のｎ型不純物濃度と等しいことが好ましい。
　具体的には、複数のソース領域２２は、ボディ領域１９の周縁から内方に間隔を空けてボディ領域１９の表層部にそれぞれ形成されている。複数のソース領域２２は、この形態では、平面視においてボディ領域１９の一部の領域に有端帯状にそれぞれ形成されている。具体的には、複数のソース領域２２は、第１領域１９Ａの表層部および第２領域１９Ｂの表層部にそれぞれ形成され、第３領域１９Ｃおよび第４領域１９Ｄには形成されていない。複数のソース領域２２は、平面視において第１領域１９Ａおよび第２領域１９Ｂに沿って有端帯状にそれぞれ延びている。
　複数のソース領域２２は、第１方向Ｘにドレイン領域１７に対向している。第２方向Ｙに関して、各ソース領域２２の長さはドレイン領域１７の長さ以下であることが好ましい。むろん、不純物領域１５を取り囲む環状（具体的には長円環状）の単一のソース領域２２が形成されていてもよい。また、１つまたは複数のソース領域２２が、ボディ領域１９の第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄのうちの少なくとも１つの領域に形成されていてもよい。
　半導体装置１Ａは、第１主面３の表層部におけるドレイン領域１７およびソース領域２２の間においてドレイン領域１７側の領域に形成されるｎ型のドリフト領域２３を含む。具体的には、ドリフト領域２３は、不純物領域１５の表層部においてドレイン領域１７およびボディ領域１９の間の領域に形成され、ドレイン領域１７およびソース領域２２を結ぶ電流経路を形成する。ドリフト領域２３は、ドレイン領域１７を取り囲む環状（この形態では長円環状）に形成されている。
　ドリフト領域２３は、この形態では、ボディ領域１９の第１領域１９Ａ（第２領域１９Ｂ）によって第２方向Ｙに延びる直線状に区画された第１部分（直線部）、および、ボディ領域１９の第３領域１９Ｃ（第４領域１９Ｄ）によって円弧状に区画された第２部分（円弧部）を有している。ドリフト領域２３は、ボディ領域１９の第１領域１９Ａ（第２領域１９Ｂ）に沿う部分において電流経路を形成し、ボディ領域１９の第３領域１９Ｃ（第４領域１９Ｄ）に沿う部分において電流経路を形成しない。
　ドリフト領域２３の幅は、５０μｍ以上２００μｍ以下であってもよい。ドリフト領域２３の幅は、ドレイン領域１７およびボディ領域１９の間の距離である。ドリフト領域２３の幅は、環状（この形態では長円環状）に沿って略一定の幅で形成されていてもよい。ドリフト領域２３の円弧部の幅は、直線部から円弧中央部に向けて漸増していてもよい。この場合、ドリフト領域２３の直線部は、略一定の幅で形成されていてもよい。
　半導体装置１Ａは、第１主面３の表層部におけるドレイン領域１７およびソース領域２２の間においてソース領域２２側の領域に形成されるｐ型のチャネル領域２４を含む。具体的には、チャネル領域２４は、ボディ領域１９の表層部においてソース領域２２およびドリフト領域２３の間の領域に形成される。チャネル領域２４では、ドレイン領域１７およびソース領域２２の間の電流経路の導通および非導通が制御される。
　半導体装置１Ａは、第１主面３の表層部においてドレイン領域１７およびソース領域２２とは異なる領域に形成された少なくとも１つ（この形態では複数）のｐ型のバックゲート領域２５を含む。複数のバックゲート領域２５は、バックゲート電位に固定される。具体的には、複数のバックゲート領域２５は、チップ２の外部からバックゲート電位が個別的に印加されることによって当該バックゲート電位に固定されるようにそれぞれ形成されている。つまり、バックゲート電位は、ソース電位から独立して複数のバックゲート領域２５に付与される。
　具体的には、複数のバックゲート領域２５は、ボディ領域１９の表層部においてソース領域２２とは異なる領域にそれぞれ形成されている。より具体的には、複数のバックゲート領域２５は、ボディ領域１９の表層部においてソース領域２２に対してドレイン領域１７とは反対側の領域にそれぞれ形成されている。複数のバックゲート領域２５は、ボディ領域１９の周縁から内方に間隔を空けてそれぞれ形成されている。第１バックゲート領域６１は、ボディ領域１９よりも高いｐ型不純物濃度を有している。
　複数のバックゲート領域２５は、この形態では、平面視においてボディ領域１９の一部の領域に有端帯状にそれぞれ形成されている。具体的には、複数のバックゲート領域２５は、第１領域１９Ａの表層部および第２領域１９Ｂの表層部にそれぞれ形成され、第３領域１９Ｃおよび第４領域１９Ｄには形成されていない。複数のバックゲート領域２５は、平面視において第１領域１９Ａおよび第２領域１９Ｂに沿って有端帯状にそれぞれ延びている。
　複数のバックゲート領域２５は、この形態では、第１方向Ｘにソース領域２２にそれぞれ接続されている。つまり、ボディ領域１９の表層部には、この形態では、ソース電位が個別的に付与されるソース領域２２およびバックゲート電位が個別的に付与されるバックゲート領域２５が併存している。
　第２方向Ｙに関して、各バックゲート領域２５の長さはドレイン領域１７の長さ以下であることが好ましい。むろん、不純物領域１５を取り囲む環状（具体的には長円環状）の単一のバックゲート領域２５が形成されていてもよい。また、１つまたは複数のバックゲート領域２５が、ボディ領域１９の第１領域１９Ａ、第２領域１９Ｂ、第３領域１９Ｃおよび第４領域１９Ｄのうちの少なくとも１つの領域に形成されていてもよい。
　半導体装置１Ａは、トランジスタ領域９において第１主面３を選択的に被覆するフィールド絶縁膜３０を含む。フィールド絶縁膜３０は、酸化シリコンを含む。フィールド絶縁膜３０は、この形態では、第１主面３の選択酸化によって形成されたＬＯＣＯＳ膜(Local oxidation of silicon film)からなる。フィールド絶縁膜３０は、０．１μｍ以上２μｍ以下の厚さを有していてもよい。フィールド絶縁膜３０は、分離領域１１、ドレイン領域１７、ソース領域２２およびバックゲート領域２５を露出させるように第１主面３を選択的に被覆している。
　フィールド絶縁膜３０は、第１主面３においてドレイン領域１７およびソース領域２２の間の領域を被覆する部分を有している。具体的には、フィールド絶縁膜３０は、平面視においてドレイン領域１７およびボディ領域１９を露出させるようにドレイン領域１７を取り囲む環状（この形態では長円環状）に形成されている。つまり、フィールド絶縁膜３０は、チャネル領域２４を露出させるようにドリフト領域２３を被覆している。
　また、フィールド絶縁膜３０は、第１主面３において分離領域１１およびソース領域２２の間の領域を被覆する部分を有している。具体的には、フィールド絶縁膜３０は、分離領域１１およびボディ領域１９の間の領域において、分離領域１１、ソース領域２２およびバックゲート領域２５を露出させるようにボディ領域１９を取り囲む環状に形成されている。また、フィールド絶縁膜３０は、第１主面３において分離領域１１を露出させるようにトランジスタ領域９外の領域を被覆している。
　図２～図４を参照して、半導体装置１Ａは、トランジスタ領域９においてフィールド絶縁膜３０の上に配置されたフィールド電極３１を含む。フィールド電極３１は、導電性ポリシリコン（ｎ型またはｐ型のポリシリコン）を含んでいてもよい。フィールド電極３１は、この形態では、ドレイン領域１７およびバックゲート領域２５に電気的に接続されたフィールド抵抗膜からなる。フィールド電極３１は、ソース領域２２から電気的に切り離されている。フィールド電極３１は、ドレイン領域１７からバックゲート領域２５に向かう電位勾配を形成し、ドリフト領域２３における電界分布の偏りを抑制する。
　フィールド電極３１は、フィールド絶縁膜３０の上にライン状に引き回されている。フィールド電極３１は、平面視においてドレイン領域１７およびバックゲート領域２５を結ぶ１つの直線を設定したとき、当該直線を複数回横切るようにライン状に延びている。具体的には、フィールド電極３１は、平面視においてドレイン領域１７を同心円状に複数回取り囲んでいる。より具体的には、フィールド電極３１は、平面視においてドレイン領域１７を取り囲む螺旋状に引き回されている。
　フィールド電極３１は、ドレイン領域１７側の第１端部３２（第１部分）、バックゲート領域２５（ボディ領域１９）側の第２端部３３（第２部分）、ならびに、第１端部３２および第２端部３３の間を延びる螺旋部３４を有している。第１端部３２はドレイン領域１７（ドレイン電位）に電気的に接続される接続部（電気的な印加端）であり、第２端部３３はバックゲート領域２５（バックゲート電位）に電気的に接続される接続部（電気的な印加端）である。つまり、フィールド電極３１は、ソース領域２２（ソース電位）から電気的に切り離されている。
　第１端部３２および第２端部３３の配置は任意である。第１端部３２は、この形態では、第１方向Ｘにドレイン領域１７に対向する位置に配置されている。第１端部３２は、フィールド絶縁膜３０を挟んでウェル領域１６に対向していてもよい。第２端部３３は、この形態では、第１方向Ｘにソース領域２２に対向する位置に配置されている。
　第２端部３３は、フィールド絶縁膜３０を挟んで不純物領域１５に対向していてもよい。螺旋部３４は、平面視においてドレイン領域１７を取り囲むように第１端部３２から第２端部３３に向けて長円螺旋状に巻回されている。螺旋部３４は、フィールド絶縁膜３０を挟んでドリフト領域２３に対向している。
　フィールド電極３１は、第１端部３２から第２端部３３に向かう螺旋方向に電位勾配を形成する。また、フィールド電極３１は、螺旋方向に直交する方向に関してドレイン領域１７からバックゲート領域２５（ボディ領域１９）に向かって螺旋部３４の巻回ピッチに応じて漸減する電位勾配を形成する。フィールド電極３１は、ドリフト領域２３内の電界を間引き、ドリフト領域２３における電界分布の偏りを抑制する。
　フィールド電極３１は、１μｍ以上５μｍ以下のライン幅を有していてもよい。ライン幅は、フィールド電極３１の延在方向（つまり、螺旋方向）に直交する方向の幅によって定義される。ライン幅は、３μｍ以下であることが好ましい。フィールド電極３１は、１０ＭΩ以上１００ＭΩ以下の抵抗値を有していてもよい。フィールド電極３１は、直線部および円弧部において略一定のライン幅で形成されていてもよい。また、たとえば、円弧中央部に向けてドリフト領域２３の幅が漸増している場合、フィールド電極３１のライン幅は、直線部から円弧中央部に向けて漸増していてもよい。
　フィールド電極３１のピッチは、１μｍ以上１０μｍ以下であってもよい。フィールド電極３１のピッチは、２μｍ以上であることが好ましい。フィールド電極３１のピッチは、互いに隣り合うライン部の間の距離（つまり、螺旋部３４の巻回ピッチ）によって定義される。フィールド電極３１の巻回数は、５以上１００以下（好ましくは、２５以上７５以下）であってもよい。
　半導体装置１Ａは、フィールド絶縁膜３０の上においてフィールド電極３１よりもドレイン領域１７側の領域に配置されたインナーフィールド電極３５を含む。インナーフィールド電極３５は、この形態では、フィールド電極３１によって取り囲まれた領域に配置され、ドレイン領域１７（ドレイン領域１７）と同電位に固定される。インナーフィールド電極３５は、フィールド電極３１とほぼ等しい厚さを有し、フィールド電極３１と同一の材料（つまり、導電性ポリシリコン）を含む。
　インナーフィールド電極３５は、平面視においてドレイン領域１７およびフィールド電極３１から間隔を空けてドレイン領域１７およびフィールド電極３１の間の領域に配置されている。インナーフィールド電極３５は、この形態では、ドレイン領域１７を取り囲む環状（具体的には長円環状）に形成されている。インナーフィールド電極３５は、フィールド絶縁膜３０を挟んでウェル領域１６に対向していてもよい。
　インナーフィールド電極３５は、内縁部３５ａおよび外縁部３５ｂを含む。内縁部３５ａは、ドレイン領域１７から略一定の間隔を空けて形成されていることが好ましい。外縁部３５ｂは、フィールド電極３１から略一定の間隔を空けて形成されていることが好ましい。インナーフィールド電極３５およびフィールド電極３１の間の距離は、フィールド電極３１のピッチと等しいことが好ましい。
　インナーフィールド電極３５は、この形態では、周方向に沿って不均一な幅で形成されている。具体的には、インナーフィールド電極３５は、外縁部３５ｂにおいてフィールド張り出し部３５ｃを有している。フィールド張り出し部３５ｃは、フィールド電極３１の第１端部３２の先端に近接するようにフィールド電極３１に向けて張り出している。フィールド張り出し部３５ｃは、インナーフィールド電極３５およびフィールド電極３１の間の距離を略一定に保持し、フィールド電極３１の第１端部３２に起因する電界の偏りを抑制する。
　フィールド張り出し部３５ｃは、この形態では、フィールド電極３１の第１端部３２に接続され、当該第１端部３２と同電位に固定されている。インナーフィールド電極３５は、第１端部３２と同電位に固定される限り、必ずしも第１端部３２に接続されている必要はない。したがって、フィールド張り出し部３５ｃは、フィールド電極３１の螺旋方向に第１端部３２の先端に対向していてもよい。また、インナーフィールド電極３５の有無は任意であり、必要に応じて取り除かれてもよい。
　インナーフィールド電極３５の幅は、１μｍ以上１５μｍ以下であってもよい。インナーフィールド電極３５は、フィールド電極３１よりも幅広に形成されていることが好ましい。インナーフィールド電極３５の幅は、フィールド電極３１の幅の１．５倍以上５倍以下であることが好ましい。むろん、フィールド電極３１のライン幅以下の幅を有するインナーフィールド電極３５が形成されてもよい。
　半導体装置１Ａは、第１主面３の上においてチャネル領域２４を被覆するゲート絶縁膜３６を含む。ゲート絶縁膜３６は、フィールド絶縁膜３０の厚さ未満の厚さを有し、フィールド絶縁膜３０に接続されている。ゲート絶縁膜３６の厚さは、１０ｎｍ以上２００ｎｍ以下であってもよい。
　ゲート絶縁膜３６は、酸化シリコン膜を含んでいてもよい。ゲート絶縁膜３６は、平面視においてチャネル領域２４に沿って延びる帯状に形成されている。ゲート絶縁膜３６は、この形態では、平面視においてフィールド絶縁膜３０を取り囲む環状（具体的には長円環状）に形成され、ドリフト領域２３、ボディ領域１９およびソース領域２２を被覆している。
　半導体装置１Ａは、ゲート絶縁膜３６の上に配置されたゲート電極３７を含む。ゲート電極３７は、フィールド電極３１とほぼ等しい厚さを有し、フィールド電極３１と同一の材料（つまり、導電性ポリシリコン）を含んでいてもよい。ゲート電極３７は、導電性ポリシリコン内においてｎ型領域およびｐ型領域のいずれか一方または双方を含んでいてもよい。ゲート電極３７は、ゲート絶縁膜３６を挟んでドリフト領域２３およびチャネル領域２４に対向している。
　ゲート電極３７は、平面視においてチャネル領域２４に沿って延びる帯状に形成されている。ゲート電極３７は、この形態では、平面視においてフィールド絶縁膜３０を取り囲む環状（具体的には長円環状）に形成されている。ゲート電極３７は、ゲート絶縁膜３６の上からフィールド絶縁膜３０の上に引き出された引き出し部３８を有している。引き出し部３８は、フィールド電極３１から間隔を空けてフィールド電極３１を取り囲む環状（具体的には長円環状）に形成されている。
　引き出し部３８は、フィールド絶縁膜３０を挟んでドリフト領域２３に対向している。引き出し部３８は、フィールド電極３１から略一定の間隔を空けて形成されていることが好ましい。引き出し部３８およびフィールド電極３１の間の距離は、フィールド電極３１のピッチと等しいことが好ましい。
　ゲート電極３７は、内縁部３７ａおよび外縁部３７ｂを含む。内縁部３７ａは、引き出し部３８によって形成されている。外縁部３７ｂは、平面視においてボディ領域１９に重なる領域に形成されている。外縁部３７ｂは、フィールド絶縁膜３０の外縁部３５ｂから略一定の間隔を空けて形成されていることが好ましい。
　ゲート電極３７は、この形態では、周方向に沿って不均一な幅で形成されている。具体的には、ゲート電極３７は、外縁部３７ｂ（引き出し部３８）においてドレイン領域１７側に張り出したゲート張り出し部３７ｃを有している。ゲート張り出し部３７ｃは、フィールド電極３１の螺旋方向に第２端部３３の先端に近接するようにフィールド電極３１に向けて張り出している。
　ゲート張り出し部３７ｃは、フィールド電極３１の螺旋方向に第２端部３３の先端に対向している。ゲート張り出し部３７ｃは、ゲート電極３７およびフィールド電極３１の間の距離を略一定に保持し、フィールド電極３１の第２端部３３に起因する電界の偏りを抑制する。
　図４を参照して、半導体装置１Ａは、第１主面３の上で複数のデバイス領域８を被覆する絶縁層４０を含む。絶縁層４０は、複数の層間絶縁膜４１が積層された積層構造を有している。複数の層間絶縁膜４１の積層数は任意であり、特定の数値に限定されない。絶縁層４０は、３層以上の層間絶縁膜４１を含んでいてもよい。図４では、複数の層間絶縁膜４１のうちの第１層間絶縁膜４１Ａおよび第２層間絶縁膜４１Ｂが示されている。
　第１層間絶縁膜４１Ａは第１主面３を被覆し、第２層間絶縁膜４１Ｂは第１層間絶縁膜４１Ａを被覆している。各層間絶縁膜４１は、酸化シリコン膜および窒化シリコン膜のうちの少なくとも１つを含む。各層間絶縁膜４１は、酸化シリコン膜または窒化シリコン膜からなる単層構造を有していてもよい。各層間絶縁膜４１は、少なくとも１つの酸化シリコン膜および少なくとも１つの窒化シリコン膜が任意の順序で積層された積層構造を有していてもよい。
　半導体装置１Ａは、ドレイン領域１７およびフィールド電極３１の第１端部３２に電気的に接続されるように絶縁層４０内に選択的に引き回されたドレイン配線４２を含む。ドレイン配線４２は、ドレイン領域１７およびフィールド電極３１の第１端部３２にドレイン電位を付与する。ドレイン配線４２は、絶縁層４０内において多層配線を形成している。
　ドレイン配線４２は、この形態では、第１ドレイン配線４３、第２ドレイン配線４４、第１ドレインビア電極４５および第２ドレインビア電極４６を含む。第１ドレイン配線４３は、ドレイン領域１７側の第１ドレイン配線４３Ａ、および、フィールド電極３１の第１端部３２側の第１ドレイン配線４３Ｂを一体的に含む。むろん、第１ドレイン配線４３Ａおよび第１ドレイン配線４３Ｂは、同電位に固定される限り、互いに間隔を空けて配置されていてもよい。
　第１ドレイン配線４３は、断面視においてドレイン領域１７、フィールド電極３１の第１端部３２およびインナーフィールド電極３５に対向するように第１層間絶縁膜４１Ａの上に配置されている。第１ドレイン配線４３は、断面視においてドレイン領域１７の全域、第１端部３２の全域およびインナーフィールド電極３５の全域に対向していることが好ましい。
　第２ドレイン配線４４は、断面視において第１ドレイン配線４３に対向するように第２層間絶縁膜４１Ｂの上に配置されている。第２ドレイン配線４４は、断面視においてインナーフィールド電極３５に対向する位置まで引き出されていることが好ましい。第２ドレイン配線４４は、断面視においてフィールド電極３１の第１端部３２に対向する位置まで引き出されていることが好ましい。第２ドレイン配線４４は、断面視においてフィールド電極３１の螺旋部３４に対向する位置まで引き出されていることが特に好ましい。第２ドレイン配線４４は、第１ドレイン配線４３の厚さを超える厚さを有していてもよい。
　第１ドレインビア電極４５は、ドレイン領域１７および第１ドレイン配線４３の間の領域に介在され、ドレイン領域１７を第１ドレイン配線４３に電気的に接続させている。また、第１ドレインビア電極４５は、フィールド電極３１の第１端部３２および第１ドレイン配線４３の間の領域に介在され、第１端部３２を第１ドレイン配線４３に電気的に接続させている。
　むろん、第１ドレインビア電極４５は、インナーフィールド電極３５および第１ドレイン配線４３の領域に介在され、インナーフィールド電極３５を第１ドレイン配線４３に電気的に接続させていてもよい。第２ドレインビア電極４６は、第１ドレイン配線４３および第２ドレイン配線４４の間の領域に介在され、第１ドレイン配線４３を第２ドレイン配線４４に電気的に接続させている。
　半導体装置１Ａは、ソース領域２２に電気的に接続されるようにドレイン配線４２から離間して絶縁層４０内に選択的に引き回されたソース配線４７を含む。ソース配線４７は、ソース領域２２にソース電位を付与する。ソース配線４７は、バックゲート領域２５から電気的に切り離されている。また、ソース配線４７は、分離領域１１から電気的に切り離されている。ソース配線４７は、絶縁層４０内において多層配線を形成している。
　具体的には、ソース配線４７は、第１ソース配線４８、第２ソース配線４９、第１ソースビア電極５０および第２ソースビア電極５１を含む。第１ソース配線４８は、断面視においてソース領域２２に対向するように第１層間絶縁膜４１Ａの上に配置されている。第１ソース配線４８は、断面視においてソース領域２２の全域に対向していることが好ましい。第１ソース配線４８は、断面視においてバックゲート領域２５に対向していないことが好ましい。
　第２ソース配線４９は、断面視において第１ソース配線４８に対向するように第２層間絶縁膜４１Ｂの上に配置されている。第２ソース配線４９は、断面視においてソース領域２２の全域を被覆していることが好ましい。第２ソース配線４９は、断面視においてゲート電極３７を横切ってインナーフィールド電極３５の第２端部３３に対向する位置まで引き出されていることが好ましい。第２ソース配線４９は、断面視においてインナーフィールド電極３５の螺旋部３４に対向する位置まで引き出されていることが特に好ましい。第２ソース配線４９は、第１ソース配線４８の厚さを超える厚さを有していてもよい。
　第１ソースビア電極５０は、ソース領域２２および第１ソース配線４８の間の領域に介在され、ソース領域２２を第１ソース配線４８に電気的に接続させている。第２ソースビア電極５１は、第１ソース配線４８および第２ソース配線４９の間の領域に介在され、第１ソース配線４８を第２ソース配線４９に電気的に接続させている。
　半導体装置１Ａは、バックゲート領域２５およびフィールド電極３１の第２端部３３に電気的に接続されるようにドレイン配線４２およびソース配線４７から離間して絶縁層４０内に選択的に引き回されたバックゲート配線５２を含む。バックゲート配線５２は、この形態では、分離領域１１にも電気的に接続されている。バックゲート配線５２は、ソース領域２２から電気的に切り離されている。バックゲート配線５２は、絶縁層４０内において多層配線を形成している。
　具体的には、バックゲート配線５２は、第１バックゲート配線５３、第２バックゲート配線５４、第１バックゲートビア電極５５および第２バックゲートビア電極５６を含む。第１バックゲート配線５３は、バックゲート領域２５側の第１バックゲート配線５３Ａ、フィールド電極３１の第２端部３３側の第１バックゲート配線５３Ｂ、および、分離領域１１側の第１バックゲート配線５３Ｃを一体的に含む。むろん、第１バックゲート配線５３Ａ、第１バックゲート配線５３Ｂおよび第１バックゲート配線５３Ｃは、同電位に固定される限り、互いに間隔を空けて配置されていてもよい。
　第１バックゲート配線５３は、ソース領域２２から間隔を空けて第１層間絶縁膜４１Ａの上に形成されている。第１バックゲート配線５３は、断面視においてバックゲート領域２５、フィールド電極３１の第２端部３３および分離領域１１に対向している。第１バックゲート配線５３は、断面視においてバックゲート領域２５の全域に対向していることが好ましい。第１バックゲート配線５３は、フィールド電極３１の螺旋部３４に対向していてもよい。第１バックゲート配線５３は、平面視においてトランジスタ領域９外の領域に引き出されていてもよい。
　第２バックゲート配線５４は、この形態では、平面視においてトランジスタ領域９外の領域で第１バックゲート配線５３に対向するように第２層間絶縁膜４１Ｂの上に配置されている。むろん、第２バックゲート配線５４は、平面視においてトランジスタ領域９で第１バックゲート配線５３に対向するように配置されていてもよい。第２バックゲート配線５４は、第１バックゲート配線５３の厚さを超える厚さを有していてもよい。
　第１バックゲートビア電極５５は、バックゲート領域２５および第１バックゲート配線５３の間の領域に介在され、バックゲート領域２５を第１バックゲート配線５３に電気的に接続させている。また、第１バックゲートビア電極５５は、フィールド電極３１の第２端部３３および第１バックゲート配線５３の間の領域に介在され、フィールド電極３１の第２端部３３を第１バックゲート配線５３に電気的に接続させている。
　また、第１バックゲートビア電極５５は、分離領域１１および第１バックゲート配線５３の間の領域に介在され、分離領域１１を第１バックゲート配線５３に電気的に接続させている。第２バックゲートビア電極５６は、第１バックゲート配線５３および第２バックゲート配線５４の間の領域に介在され、第１バックゲート配線５３を第２バックゲート配線５４に電気的に接続させている。
　半導体装置１Ａは、ゲート電極３７に電気的に接続されるようにドレイン配線４２、ソース配線４７およびバックゲート配線５２から離間して絶縁層４０内に選択的に引き回されたゲート配線５７を含む。ゲート配線５７は、ゲート電極３７にゲート電位を付与する。ゲート配線５７は、絶縁層４０内において多層配線を形成している。
　具体的には、ゲート配線５７は、第１ゲート配線５８、第２ゲート配線（図示せず）、第１ゲートビア電極５９および第２ゲートビア電極（図示せず）を含む。第１ゲート配線５８は、断面視においてゲート電極３７に対向するように第１層間絶縁膜４１Ａの上に配置されている。
　第１ゲート配線５８は、平面視においてトランジスタ領域９外の領域に引き出されている。第２ゲート配線（図示せず）は、この形態では、平面視においてトランジスタ領域９外の領域で第１ゲート配線５８に対向するように第２層間絶縁膜４１Ｂの上に配置されている。第２ゲート配線は、第１ゲート配線５８の厚さを超える厚さを有していてもよい。
　第１ゲートビア電極５９は、ゲート電極３７および第１ゲート配線５８の間の領域に介在され、ゲート電極３７を第１ゲート配線５８に電気的に接続させている。第２ゲートビア電極（図示せず）は、第１ゲート配線５８および第２ゲート配線の間の領域に介在され、第１ゲート配線５８を第２ゲート配線に電気的に接続させている。
　図５は、トランジスタ領域９内の電気構造（ＦＥＴ構造１０およびフィールド電極３１）を示す回路図である。図５を参照して、半導体装置１Ａは、トランジスタ領域９においてＦＥＴ構造１０および抵抗Ｒを含む。ＦＥＴ構造１０は、ドレインＤ（ドレイン領域１７）、ソースＳ（ソース領域２２）、バックゲートＢＧ（バックゲート領域２５）およびゲートＧ（ゲート絶縁膜３６およびゲート電極３７）を含む。
　抵抗Ｒは、フィールド電極３１からなり、ドレインＤおよびバックゲートＢＧに電気的に接続されている。抵抗Ｒは、ドレインＤおよびソースＳに接続されていない。抵抗Ｒは、ドレインＤおよびゲートＧに接続されていない。抵抗Ｒは、ＦＥＴ構造１０のソースＳおよびゲートＧに接続されていない。
　この形態では、トランジスタ領域９内には、ＦＥＴ構造１０および抵抗Ｒのみが形成されている。つまり、トランジスタ領域９内には、ドレインＤおよびソースＳの間に接続される他の機能デバイスは形成されていない。また、トランジスタ領域９内には、ドレインＤおよびゲートＧの間に接続される他の機能デバイスは形成されていない。また、トランジスタ領域９内には、ソースＳおよびゲートＧの間に接続される他の機能デバイスは形成されていない。
　ＦＥＴ構造１０では、トランジスタ領域９外の領域（半導体装置１Ａ外の領域を含む）から、ドレイン電位、ソース電位、バックゲート電位およびゲート電位が、ドレインＤ（ドレイン領域１７）、ソースＳ（ソース領域２２）、バックゲートＢＧ（バックゲート領域２５）およびゲートＧ（ゲート電極３７）にそれぞれ付与される。つまり、ＦＥＴ構造１０は、ソースＳ（ソース領域２２）にソース電位が個別的に付与され、バックゲートＢＧ（バックゲート領域２５）にバックゲート電位が個別的に付与されるように構成されている。
　ドレイン電位は、電源電位であってもよい。ソース電位は、ドレイン電位以下である。ソース電位は、基準電位、グランド電位、または、これら以外の電位であってもよい。バックゲート電位は、ドレイン電位以下である。バックゲート電位は、基準電位、グランド電位、または、これら以外の電位であってもよい。バックゲート電位がソース電位と同電位になることは妨げられない。つまり、チップ２の内部においてバックゲート領域２５がソース領域２２から電気的に分離されている一方で、外部からの電位制御によってバックゲート領域２５がソース領域２２と同電位に固定されてもよい。
　以上、半導体装置１Ａは、チップ２、ｎ型のドレイン領域１７、ｎ型のソース領域２２、ｐ型のバックゲート領域２５、ゲート絶縁膜３６およびゲート電極３７を含む。チップ２は、第１主面３を有している。ドレイン領域１７は、第１主面３の表層部に形成されている。ソース領域２２は、第１主面３の表層部においてドレイン領域１７とは異なる領域に形成されている。
　バックゲート領域２５は、第１主面３の表層部においてドレイン領域１７およびソース領域２２とは異なる領域に形成されている。バックゲート領域２５は、ドレイン領域１７およびソース領域２２から電気的に切り離されている。ゲート絶縁膜３６は、ソース領域２２を被覆している。ゲート電極３７は、ゲート絶縁膜３６を挟んでソース領域２２に対向している。
　この構造によれば、バックゲート領域２５から電気的に独立したソース電位をソース領域２２に付与できると同時に、ソース領域２２から電気的に独立したバックゲート電位をバックゲート領域２５に付与できる。これにより、ソース電位の微調整によってゲート閾値電圧Ｖｔｈを微調整できる新規な構成を有する半導体装置１Ａを提供できる。
　このような構造において、半導体装置１Ａは、フィールド絶縁膜３０およびフィールド電極３１を含むことが好ましい。フィールド絶縁膜３０は、第１主面３の上でドレイン領域１７およびソース領域２２の間の領域を被覆している。フィールド電極３１は、フィールド絶縁膜３０の上に配置されている。この構造によれば、フィールド絶縁膜３０およびフィールド電極３１を含む構造においてゲート閾値電圧Ｖｔｈを微調整できる。
　この場合、フィールド電極３１は、ソース領域２２から電気的に切り離されていることが好ましい。この構造によれば、フィールド電極３１から電気的に独立したソース電位をソース領域２２に付与できる。これにより、フィールド電極３１の電位がソース領域２２に作用することを抑制できる。
　この場合、フィールド電極３１は、ドレイン領域１７およびバックゲート領域２５に電気的に接続されていることが好ましい。この構造によれば、ドレイン領域１７の電位およびバックゲート領域２５の電位の間の電位差がフィールド電極３１に生じる。これにより、ソース領域２２に付与されるソース電位の独立性を保ちながら、フィールド電極３１によってドレイン領域１７およびバックゲート領域２５の間の電界分布を調節できる。
　図６は、図２に対応し、第２実施形態に係る半導体装置１Ｂを示す拡大平面図である。図７は、図６に示す領域VIIの断面斜視図である。図６および図７を参照して、半導体装置１Ｂは、半導体装置１Ａを変形させた形態を有している。
　具体的には、半導体装置１Ｂは、ボディ領域１９の表層部においてバックゲート領域２５を含まず、複数のソース領域２２のみを含む。複数のソース領域２２は、第１実施形態の場合と同様の形態で形成されている。
　半導体装置１Ｂは、トランジスタ領域９においてドレイン領域１７およびソース領域２２から離間して第１主面３の表層部に形成されたｐ型のバックゲート領域２５を含む。具体的には、バックゲート領域２５は、分離領域１１およびボディ領域１９から間隔を空けて分離領域１１およびボディ領域１９の間の領域に形成されている。バックゲート領域２５は、この形態では、不純物領域１５を横切るように第１主面３から第２半導体領域７に向けて壁状に延び、第２半導体領域７に電気的に接続されている。
　バックゲート領域２５は、この形態では、第１バックゲート領域６１、第２バックゲート領域６２および第３バックゲート領域６３を含む。第１バックゲート領域６１は、第２半導体領域７および不純物領域１５の間の境界部に形成されている。第１バックゲート領域６１は、法線方向Ｚに関して第１主面３および第２主面４から間隔を空けて形成され、第２半導体領域７に電気的に接続されている。第１バックゲート領域６１は、第２半導体領域７よりも高いｐ型不純物濃度を有している。
　第２バックゲート領域６２は、不純物領域１５において第１主面３および第１バックゲート領域６１の間の領域に形成され、第１バックゲート領域６１に電気的に接続されている。第２バックゲート領域６２は、第１バックゲート領域６１よりも低いｐ型不純物濃度を有していてもよい。第３バックゲート領域６３は、第２バックゲート領域６２の表層部に形成され、第１主面３から露出している。第３バックゲート領域６３は、第２バックゲート領域６２よりも高いｐ型不純物濃度を有していてもよい。
　バックゲート領域２５は、この形態では、平面視においてボディ領域１９を取り囲む環状に形成され、第１方向Ｘに延びる部分および第２方向Ｙに延びる部分を有している。バックゲート領域２５は、この形態では、平面視において四角環状（具体的には第２方向Ｙに延びる長方形環状）に形成されている。つまり、バックゲート領域２５は、この形態では、平面視において分離領域１１の平面形状に整合した平面形状を有する一方、ボディ領域１９の平面形状に整合しない平面形状を有している。
　具体的には、バックゲート領域２５は、平面視において第１領域２５Ａ、第２領域２５Ｂ、第３領域２５Ｃおよび第４領域２５Ｄを含む。バックゲート領域２５の第１～第４領域２５Ａ～２５Ｄは、第１バックゲート領域６１、第２バックゲート領域６２および第３バックゲート領域６３によって形成されている。
　第１領域２５Ａは、平面視においてボディ領域１９の第１領域１９Ａから第１方向Ｘの一方側に離間して第２方向Ｙに帯状に延びる部分である。第２領域２５Ｂは、平面視においてボディ領域１９の第２領域１９Ｂから第１方向Ｘの他方側に離間して第２方向Ｙに帯状に延びる部分である。第２領域２５Ｂは、平面視において第１領域２５Ａに対して平行に延び、第１方向Ｘにドレイン領域１７（ウェル領域１６）を挟んで第１領域２５Ａに対向している。第２方向Ｙに関して、第１領域２５Ａおよび第２領域２５Ｂの長さは、ドレイン領域１７の長さを超えていてもよい。
　第３領域２５Ｃは、平面視において第１領域２５Ａの一端部および第２領域２５Ｂの一端部を接続するように第１方向Ｘに直線帯状に延びる部分である。第４領域２５Ｄは、平面視において第１領域２５Ａの他端部および第２領域２５Ｂの他端部を接続するように第１方向Ｘに直線帯状に延びる部分である。
　バックゲート領域２５は、ボディ領域１９の平面形状に整合した平面形状を有していてもよい。つまり、バックゲート領域２５の第３領域２５Ｃは、平面視においてボディ領域１９の第３領域１９Ｃに沿って円弧帯状に延びていてもよい。また、バックゲート領域２５の第４領域２５Ｄは、平面視においてボディ領域１９の第４領域１９Ｄに沿って円弧帯状に延びていてもよい。
　半導体装置１Ｂは、第１主面３の表層部においてボディ領域１９およびバックゲート領域２５の間の領域に形成されたｐ型の表層領域６４（surficial region）を含む。表層領域６４は、不純物領域１５の底部から第１主面３側に間隔を空けて形成されている。つまり、表層領域６４は、ボディ領域１９およびバックゲート領域２５よりも浅く形成され、第２半導体領域７に接続されていない。表層領域６４は、第２ボディ領域２１および第２バックゲート領域６２よりも浅く形成されていてもよい。
　表層領域６４は、ボディ領域１９およびバックゲート領域２５のいずれか一方または双方に接続されていてもよい。表層領域６４は、この形態では、ボディ領域１９およびバックゲート領域２５の間の領域の全域に形成され、ボディ領域１９およびバックゲート領域２５の双方に接続されている。表層領域６４は、この形態では、ソース領域２２およびバックゲート領域２５に接続されている。表層領域６４は、ボディ領域１９およびバックゲート領域２５の間の領域におけるチャネル反転を抑制する。
　表層領域６４は、この形態では、第１表層領域６５および第２表層領域６６を含む。第１表層領域６５は、第２ボディ領域２１よりも高いｐ型不純物濃度を有し、第１主面３の表層部に形成されている。第１表層領域６５は、第２バックゲート領域６２よりも高いｐ型不純物濃度を有していてもよい。第１表層領域６５は、第２ボディ領域２１および第２バックゲート領域６２に接続されている。第１表層領域６５は、この形態では、第２ボディ領域２１（ボディ領域１９）内においてソース領域２２に接続され、第２バックゲート領域６２内において第３バックゲート領域６３に接続されている。
　第２表層領域６６は、第１表層領域６５未満のｐ型不純物濃度を有し、第１表層領域６５および第１半導体領域６の底部側（第２主面４側）の間の領域に形成されている。第２表層領域６６は、第２ボディ領域２１および第２バックゲート領域６２に接続されている。第２表層領域６６は、第２ボディ領域２１および／または第３バックゲート領域６３とほぼ等しいｐ型不純物濃度を有していてもよい。
　第２表層領域６６は、第２ボディ領域２１の一部、および／または、第３バックゲート領域６３の一部を利用して形成されていてもよい。つまり、第２表層領域６６は、第２ボディ領域２１および第３バックゲート領域６３のいずれか一方または双方と一体的に形成されていてもよい。
　前述のフィールド絶縁膜３０は、この形態では、第１主面３においてソース領域２２およびバックゲート領域２５の間の領域を被覆する部分を有している。具体的には、フィールド絶縁膜３０は、平面視において表層領域６４の全域を被覆し、ソース領域２２およびバックゲート領域２５を露出させるようにソース領域２２（ボディ領域１９）を取り囲む環状に形成されている。
　また、フィールド絶縁膜３０は、第１主面３において分離領域１１およびバックゲート領域２５の間の領域を被覆する部分を有している。具体的には、フィールド絶縁膜３０は、分離領域１１およびバックゲート領域２５を露出させるようにバックゲート領域２５を取り囲む環状に形成されている。
　前述のドレイン配線４２は、第１実施形態の場合と同様の形態を有し、ドレイン領域１７およびフィールド電極３１の第１端部３２に電気的に接続されている。前述のソース配線４７は、第１実施形態の場合と同様の形態を有し、ソース領域２２に電気的に接続されている。前述のバックゲート配線５２は、第１実施形態の場合と同様の形態を有し、分離領域１１、バックゲート領域２５およびフィールド電極３１の第２端部３３に電気的に接続されている。前述のゲート配線５７は、第１実施形態の場合と同様の形態を有し、ゲート電極３７に電気的に接続されている。
　以上、半導体装置１Ｂによっても、半導体装置１Ａに対して述べた同様の効果が奏される。半導体装置１Ｂによれば、バックゲート領域２５がソース領域２２（ボディ領域１９）から間隔を空けて形成されている。したがって、この構造によれば、バックゲート領域２５に対するソース電位の作用を抑制し、ソース領域２２に対するバックゲート電位の作用を抑制できる。よって、ソース領域２２にソース電位を安定的に付与でき、バックゲート領域２５にバックゲート電位を安定的に付与できる。
　以上、実施形態が説明されたが、前述の実施形態はさらに他の形態で実施できる。たとえば、前述の各実施形態では、フィールド抵抗膜からなるフィールド電極３１が示された。しかし、ドレイン領域１７、ソース領域２２およびバックゲート領域２５から電気的に切り離され、フィールド抵抗膜として機能しないフィールド電極３１が採用されてもよい。この場合、フィールド電極３１は、電気的に浮遊状態に形成されていてもよい。
　前述の各実施形態では、平面視において第２方向Ｙに帯状に延びるウェル領域１６が形成された例が示された。しかし、ウェル領域１６は、平面視において環状（たとえば、第２方向Ｙに延びる長円環状）に形成されていてもよい。この場合、ドレイン領域１７、平面視においてウェル領域１６に沿って延びる環状（長円環状）に形成されていてもよい。
　前述の各実施形態では、第１導電型がｎ型であり、第２導電型がｐ型である例が説明された。しかし、第１導電型がｐ型であり、第２導電型がｎ型であってもよい。この場合の具体的な構成は、前述の説明および添付図面においてｎ型領域をｐ型領域に置き換え、ｐ型領域をｎ型領域に置き換えることによって得られる。
　以下、この明細書および図面から抽出される特徴例が示される。以下では、新規な構成を有する半導体装置が提供される。以下、括弧内の英数字等は前述の実施形態における対応構成要素等を表すが、各項目（Clause）の範囲を実施形態に限定する趣旨ではない。
　［Ａ１］主面（３）を有するチップ（２）と、前記主面（３）の表層部に形成された第１導電型（ｎ型）のドレイン領域（１７）と、前記主面（３）の表層部において前記ドレイン領域（１７）とは異なる領域に形成された第１導電型（ｎ型）のソース領域（２２）と、前記ドレイン領域（１７）および前記ソース領域（２２）から電気的に切り離されるように、前記主面（３）の表層部において前記ドレイン領域（１７）および前記ソース領域（２２）とは異なる領域に形成された第２導電型（ｐ型）のバックゲート領域（２５）と、前記主面（３）の上で前記ソース領域（２２）を被覆するゲート絶縁膜（３６）と、前記ゲート絶縁膜（３６）の上に形成されたゲート電極（３７）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ａ２］前記主面（３）の上で前記ドレイン領域（１７）および前記ソース領域（２２）の間の領域を被覆するフィールド絶縁膜（３０）と、前記フィールド絶縁膜（３０）の上に配置されたフィールド電極（３１）と、をさらに含む、Ａ１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ３］前記フィールド電極（３１）は、前記ソース領域（２２）から電気的に切り離されている、Ａ２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ４］前記フィールド電極（３１）は、フィールド抵抗膜（３１）からなる、Ａ２またはＡ３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ５］前記フィールド電極（３１）は、前記ドレイン領域（１７）および前記バックゲート領域（２５）に電気的に接続されている、Ａ２～Ａ４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ６］前記フィールド電極（３１）は、平面視において前記ドレイン領域（１７）を取り囲むように螺旋状に形成されている、Ａ２～Ａ５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ７］前記ゲート絶縁膜（３６）は、前記フィールド絶縁膜（３０）に接続され、前記ゲート電極（３７）は、前記ゲート絶縁膜（３６）の上から前記フィールド絶縁膜（３０）の上に引き出された引き出し部（３８）を有している、Ａ２～Ａ６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ８］前記主面（３）にデバイス領域（８、９）を区画するように前記主面（３）の表層部に形成された第２導電型（ｐ型）の分離領域（１１）をさらに含み、前記ドレイン領域（１７）、前記ソース領域（２２）および前記バックゲート領域（２５）は、前記デバイス領域（８、９）に内に形成されている、Ａ１～Ａ７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ９］前記分離領域（１１）は、前記ソース領域（２２）から電気的に切り離されている、Ａ８に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１０］前記分離領域（１１）は、前記バックゲート領域（２５）と同電位に固定される、Ａ８またはＡ９に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１１］前記分離領域（１１）は、平面視において前記主面（３）の一部を取り囲む環状に形成されている、Ａ８～Ａ１０のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１２］前記主面（３）の上に配置され、前記ドレイン領域（１７）に電気的に接続されたドレイン配線（４２）と、前記主面（３）の上に配置され、前記ソース領域（２２）に電気的に接続されたソース配線（４７）と、前記主面（３）の上に配置され、前記バックゲート領域（２５）に電気的に接続されたバックゲート配線（５２）と、をさらに含む、Ａ１～Ａ１１のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１３］前記バックゲート配線（５２）は、前記ドレイン配線（４２）および前記ソース配線（４７）から間隔を空けて配置され、前記ドレイン配線（４２）および前記ソース領域（２２）から電気的に切り離されている、Ａ１２に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１４］前記ドレイン配線（４２）は、断面視において前記ドレイン領域（１７）に対向し、前記ソース配線（４７）は、断面視において前記ソース領域（２２）に対向し、前記バックゲート配線（５２）は、断面視において前記バックゲート領域（２５）に対向し、前記ソース領域（２２）に対向していない、Ａ１２またはＡ１３に記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１５］前記ドレイン領域（１７）は、平面視において一方方向に延びる帯状または環状に形成され、前記ソース領域（２２）は、平面視において前記一方方向に延びる帯状に形成され、前記バックゲート領域（２５）は、平面視において前記一方方向に延びる帯状に形成されている、Ａ１～Ａ１４のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１６］前記主面（３）の表層部に形成された第１導電型（ｎ型）のウェル領域（１６）をさらに含み、前記ドレイン領域（１７）は、前記ウェル領域（１６）内に形成されている、Ａ１～Ａ１５のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１７］前記ドレイン領域（１７）から前記チップ（２）の厚さ方向に離間して形成された第１導電型（ｎ型）の埋設領域（１８）をさらに含む、Ａ１～Ａ１６のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１８］前記ドレイン領域（１７）から間隔を空けて前記主面（３）の表層部に形成された第２導電型（ｐ型）のボディ領域（１９）をさらに含み、前記ソース領域（２２）は、前記ボディ領域（１９）内に形成され、前記バックゲート領域（２５）は、前記ボディ領域（１９）内において前記ソース領域（２２）とは異なる領域に形成されている、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ａ１９］前記ドレイン領域（１７）から間隔を空けて前記主面（３）の表層部に形成された第２導電型（ｐ型）のボディ領域（１９）をさらに含み、前記ソース領域（２２）は、前記ボディ領域（１９）内に形成され、前記バックゲート領域（２５）は、前記ボディ領域（１９）外に形成されている、Ａ１～Ａ１７のいずれか一つに記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ１］半導体チップ（２）と、ドレイン（Ｄ、１７）、ソース（Ｓ、２２）、ゲート（Ｇ、３６、３７）およびバックゲート（ＢＧ、２５）を有し、前記ソース（Ｓ、２２）にソース電位が個別的に付与され、かつ、前記バックゲート（ＢＧ、２５）にバックゲート電位が個別的に付与されるように前記半導体チップ（２）に形成されたトランジスタ構造（１０）と、前記ソース（Ｓ、２２）から電気的に切り離され、前記ドレイン（Ｄ、１７）および前記バックゲート（ＢＧ、２５）に電気的に接続されるように前記半導体チップ（２）の上に配置された抵抗（Ｒ、３１）と、を含む、半導体装置（１Ａ、１Ｂ）。
　［Ｂ２］前記半導体チップ（２）に設けられたデバイス領域（８、９）をさらに含み、前記トランジスタ構造（１０）は前記デバイス領域（８、９）に形成され、前記抵抗（Ｒ、３１）は、前記デバイス領域（８、９）に配置されている、Ｂ１に記載の半導体装置（１Ａ、１Ｂ）。
　［Ｂ３］前記ソース（Ｓ、２２）に前記ソース電位を個別的に付与するように前記半導体チップ（２）の上に配置されたソース配線（４７）と、前記バックゲート（ＢＧ、２５）に前記バックゲート電位を個別的に付与するように前記ソース配線（４７）から間隔を空けて前記半導体チップ（２）の上に配置されたバックゲート配線（５２）と、をさらに含む、Ｂ１またはＢ２に記載の半導体装置（１Ａ、１Ｂ）。
　実施形態について詳細に説明してきたが、これらは技術的内容を明らかにするために用いられた具体例に過ぎず、本発明はこれらの具体例に限定して解釈されるべきではなく、本発明の範囲は添付の請求の範囲によって限定される。
１Ａ　半導体装置
１Ｂ　半導体装置
２　　第１主面
３　　チップ
８　　デバイス領域
９　　トランジスタ領域
１１　分離領域
１６　ウェル領域
１７　ドレイン領域
１８　埋設領域
１９　ボディ領域
２２　ソース領域
２５　バックゲート領域
３０　フィールド絶縁膜
３１　フィールド電極
３６　ゲート絶縁膜
３７　ゲート電極
３８　引き出し部
４０　絶縁層
４２　ドレイン配線
４７　ソース配線
５２　バックゲート配線
Ｄ　　ドレイン
Ｓ　　ソース
Ｇ　　ゲート
ＢＧ　バックゲート
Ｒ　　抵抗

Claims (20)

  1. 　主面を有するチップと、
    　前記主面の表層部に形成された第１導電型のドレイン領域と、
    　前記主面の表層部において前記ドレイン領域とは異なる領域に形成された第１導電型のソース領域と、
    　前記ドレイン領域および前記ソース領域から電気的に切り離されるように、前記主面の表層部において前記ドレイン領域および前記ソース領域とは異なる領域に形成された第２導電型のバックゲート領域と、
    　前記主面の上で前記ソース領域を被覆するゲート絶縁膜と、
    　前記ゲート絶縁膜の上に形成されたゲート電極と、を含む、半導体装置。
  2. 　前記主面の上で前記ドレイン領域および前記ソース領域の間の領域を被覆するフィールド絶縁膜と、
    　前記フィールド絶縁膜の上に配置されたフィールド電極と、をさらに含む、請求項１に記載の半導体装置。
  3. 　前記フィールド電極は、前記ソース領域から電気的に切り離されている、請求項２に記載の半導体装置。
  4. 　前記フィールド電極は、フィールド抵抗膜からなる、請求項２または３に記載の半導体装置。
  5. 　前記フィールド電極は、前記ドレイン領域および前記バックゲート領域に電気的に接続されている、請求項２～４のいずれか一項に記載の半導体装置。
  6. 　前記フィールド電極は、平面視において前記ドレイン領域を取り囲むように螺旋状に形成されている、請求項２～５のいずれか一項に記載の半導体装置。
  7. 　前記ゲート絶縁膜は、前記フィールド絶縁膜に接続され、
    　前記ゲート電極は、前記ゲート絶縁膜の上から前記フィールド絶縁膜の上に引き出された引き出し部を有している、請求項２～６のいずれか一項に記載の半導体装置。
  8. 　前記主面にデバイス領域を区画するように前記主面の表層部に形成された第２導電型の分離領域をさらに含み、
    　前記ドレイン領域、前記ソース領域および前記バックゲート領域は、前記デバイス領域に内に形成されている、請求項１～７のいずれか一項に記載の半導体装置。
  9. 　前記分離領域は、前記ソース領域から電気的に切り離されている、請求項８に記載の半導体装置。
  10. 　前記分離領域は、前記バックゲート領域と同電位に固定される、請求項８または９に記載の半導体装置。
  11. 　前記分離領域は、平面視において前記主面の一部を取り囲む環状に形成されている、請求項８～１０のいずれか一項に記載の半導体装置。
  12. 　前記主面の上に配置され、前記ドレイン領域に電気的に接続されたドレイン配線と、
    　前記主面の上に配置され、前記ソース領域に電気的に接続されたソース配線と、
    　前記主面の上に配置され、前記バックゲート領域に電気的に接続されたバックゲート配線と、をさらに含む、請求項１～１１のいずれか一項に記載の半導体装置。
  13. 　前記バックゲート配線は、前記ドレイン配線および前記ソース配線から間隔を空けて配置され、前記ドレイン配線および前記ソース領域から電気的に切り離されている、請求項１２に記載の半導体装置。
  14. 　前記ドレイン配線は、断面視において前記ドレイン領域に対向し、
    　前記ソース配線は、断面視において前記ソース領域に対向し、
    　前記バックゲート配線は、断面視において前記バックゲート領域に対向し、前記ソース領域に対向していない、請求項１２または１３に記載の半導体装置。
  15. 　前記ドレイン領域は、平面視において一方方向に延びる帯状または環状に形成され、
    　前記ソース領域は、平面視において前記一方方向に延びる帯状に形成され、
    　前記バックゲート領域は、平面視において前記一方方向に延びる帯状に形成されている、請求項１～１４のいずれか一項に記載の半導体装置。
  16. 　前記主面の表層部に形成された第１導電型のウェル領域をさらに含み、
    　前記ドレイン領域は、前記ウェル領域内に形成されている、請求項１～１５のいずれか一項に記載の半導体装置。
  17. 　前記ドレイン領域から前記チップの厚さ方向に離間して形成された第１導電型の埋設領域をさらに含む、請求項１～１６のいずれか一項に記載の半導体装置。
  18. 　前記ドレイン領域から間隔を空けて前記主面の表層部に形成された第２導電型のボディ領域をさらに含み、
    　前記ソース領域は、前記ボディ領域内に形成され、
    　前記バックゲート領域は、前記ボディ領域内において前記ソース領域とは異なる領域に形成されている、請求項１～１７のいずれか一項に記載の半導体装置。
  19. 　前記ドレイン領域から間隔を空けて前記主面の表層部に形成された第２導電型のボディ領域をさらに含み、
    　前記ソース領域は、前記ボディ領域内に形成され、
    　前記バックゲート領域は、前記ボディ領域外に形成されている、請求項１～１７のいずれか一項に記載の半導体装置。
  20. 　半導体チップと、
    　ドレイン、ソース、ゲートおよびバックゲートを有し、前記ソースにソース電位が個別的に付与され、かつ、前記バックゲートにバックゲート電位が個別的に付与されるように前記半導体チップに形成されたトランジスタ構造と、
    　前記ソースから電気的に切り離され、前記ドレインおよび前記バックゲートに電気的に接続されるように前記半導体チップの上に配置された抵抗と、を含む、半導体装置。
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