WO2022196873A1 - 표시 장치 - Google Patents

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김지혜
고준철
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양진욱
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Definitions

  • the present invention relates to a display device.
  • a display device is a device that displays an image, and includes a display panel such as a light emitting display panel or a liquid crystal display panel.
  • a display device receives digital video data using a variable frame frequency method in which a frame frequency is varied in order to respond to a fast screen change when a gaming display is implemented.
  • a difference may occur in the blank period of the display device according to the frame frequency. For example, as the frame frequency is lower, the blank period of the display device may be longer. Accordingly, a difference may occur between the luminance of the image displayed by the low frame frequency and the luminance of the image displayed by the high frame frequency.
  • the problem to be solved by the present invention is to prevent or prevent a difference between the luminance of an image displayed by a low frame frequency and a luminance of an image displayed by a high frame frequency, even when the frame frequency is changed in a variable frame frequency scheme.
  • An object of the present invention is to provide a display device that can be reduced.
  • a display device includes a display panel including pixels having light emitting elements emitting light, and a timing controller for varying a driving frame frequency of the display panel according to an input frame frequency of digital video data. and a data driver outputting data voltages according to the digital video data.
  • a first frame period corresponding to a first frame frequency and a second frame period corresponding to a second frame frequency lower than the first frame frequency are set under the control of the timing controller.
  • the second frame period includes a data addressing period in which a corresponding data voltage from among the data voltages is applied to each of the pixels, and a blank period in which the data voltage is not applied to each of the pixels.
  • the blank period includes an initialization period for initializing the first electrode of the light emitting device to an initialization voltage.
  • the length of the blank period may be the same as the length of the data addressing period or longer than the length of the data addressing period.
  • the blank period may include a plurality of initialization periods.
  • the second frame period may be disposed after the first frame period.
  • the timing controller outputs first digital video data input to the timing controller during the first frame period to the data driver during the second frame period, and the data driver outputs the first digital video data during the second frame period.
  • the data voltages may be output according to data.
  • the display panel may be driven at a third frame frequency lower than the first frame frequency and higher than the second frame frequency during a third frame period, and the third frame period may include the data addressing period and the blank period. .
  • the number of initialization periods of the blank period of the third frame period may be the same as the number of initialization periods of the blank period of the second frame period.
  • the number of initialization periods of the blank period of the third frame period may be greater than the number of initialization periods of the blank period of the second frame period.
  • the data addressing period of the third frame period may be the same as the data addressing period of the second frame period.
  • Each of the pixels includes a first transistor for applying a driving current to the light emitting device according to the data voltage, a second transistor disposed between the gate electrode of the first transistor and the data line, and a first electrode of the first transistor. and a third transistor disposed between the sensing wire, a fourth transistor disposed between the first electrode of the first transistor and the first electrode of the light emitting device, and disposed between the first electrode of the light emitting device and the sensing wire a fifth transistor configured to be formed, and a capacitor disposed between the gate electrode and the first electrode of the first transistor.
  • the data voltage is applied to the gate electrode of the first transistor, an initialization voltage is applied to the first electrode of the first transistor and the first electrode of the light emitting device, and a second During a period, the light emitting device may emit light by a driving current of the first transistor flowing according to the data voltage.
  • the data voltage is applied to the gate electrode of the first transistor, and the initialization voltage is applied to the first electrode of the first transistor and the first electrode of the light emitting device. is applied, the light emitting device may emit light by the driving current of the first transistor flowing according to the data voltage during the second period.
  • the initialization voltage is applied to the first electrode of the light emitting device during a third period of the blank period of the second frame period, and a driving current of the first transistor flows according to the data voltage during a fourth period of the light emitting device. can emit light.
  • the initialization voltage is applied to the first electrode of the first transistor and the first electrode of the light emitting device, and during a fourth period, the initialization voltage flows according to the data voltage.
  • the light emitting device may emit light by the driving current of the transistor.
  • the data voltage is applied to the gate electrode of the first transistor, the initialization voltage is applied to the first electrode of the first transistor and the first electrode of the light emitting device, and a second
  • the threshold voltage of the first transistor may be sampled during a period, and the threshold voltage of the first transistor may be sensed through the sensing line.
  • the voltage of the first electrode of the light emitting device may be sensed through the sensing wire during the second sensing period.
  • a display device provides a data wire to which a data voltage is applied, a scan wire to which a scan signal is applied, a sensing wire to which a sensing signal is applied, a light emitting wire to which a light emitting signal is applied, and a bias signal to which a bias signal is applied. and a bias line, and a pixel connected to the data line, the scan line, the sensing line, the light emitting line, and the bias line.
  • the pixel includes a light emitting device that emits light according to a driving current, a first transistor that applies the driving current to the light emitting device according to the data voltage, and a gate electrode of the first transistor according to the scan signal of the scan line.
  • the pixel includes an initialization period in which the first electrode of the light emitting device is initialized to the initialization voltage of the sensing line during a blank period in which the data voltage is not applied to the pixel.
  • the first frame period includes a first period and a second period, and during the first period, each of the scan signal, the scan sensing signal, and the light emitting signal has a gate-on voltage, and the scan bias signal has a gate-off voltage.
  • the light emitting signal has a gate-on voltage
  • each of the scan signal, the scan sensing signal, and the scan bias signal has a gate-off voltage
  • the second transistor, the third transistor Each of the fourth transistor and the fifth transistor may be turned on by the gate-on voltage and turned off by the gate-off voltage.
  • the second frame period includes a data addressing period in which the data voltage is applied to the pixel and the blank period, the data addressing period includes a first period and a second period, wherein the scan signal during the first period;
  • the scan sensing signal and the light emission signal each have a gate-on voltage, the scan bias signal has a gate-off voltage, the light emission signal has a gate-on voltage during the second period, and the scan signal and the scan sensing signal a signal and the scan bias signal each have a gate-off voltage, and each of the second transistor, the third transistor, the fourth transistor, and the fifth transistor is turned on by the gate-on voltage, and the gate It may be turned off by an off voltage.
  • the blank period includes a third period and a fourth period corresponding to the initialization period, and corresponds to the first initialization period during the third period, wherein each of the scan signal, the scan sensing signal, and the light emitting signal is has a gate-off voltage, the scan bias signal has a gate-on voltage, the emission signal has a gate-on voltage during the fourth period, and each of the scan signal, the scan sensing signal, and the scan bias signal is gate-off It may have a fourth period with voltage.
  • the blank period includes a third period and a fourth period corresponding to the initialization period, and during the third period, each of the scan signal and the scan sensing signal has a gate-off voltage, the light emitting signal, and the scan bias
  • Each signal may have a gate-on voltage
  • the emission signal may have a gate-on voltage during the fourth period
  • each of the scan signal, the scan sensing signal, and the scan bias signal may have a gate-off voltage.
  • a first sensing period for sensing the voltage of the first electrode of the first transistor includes a first period, a second period, and a third period, and during the first period, each of the scan signal and the scan sensing signal is a gate has an on voltage, each of the emission signal and the scan bias signal has a gate-off voltage, the scan sensing signal has a gate-on voltage during the second period, and the scan signal, the emission signal, and the scan bias signal Each of the scan signal, the scan sensing signal, the light emission signal, and the scan bias signal has a gate-off voltage during the third period, the second transistor, the third transistor, and the Each of the fourth transistor and the fifth transistor may be turned on by the gate-on voltage and turned off by the gate-off voltage.
  • a second sensing period for sensing the voltage of the first electrode of the light emitting device includes a first period and a second period, the scan bias signal has a gate-on voltage during the first period, the scan signal, the scan Each of the sensing signal, the light emission signal, and the scan bias signal has a gate-off voltage, and during the second period, each of the scan signal, the scan sensing signal, the light emission signal, and the scan bias signal has a gate-off voltage; , the second transistor, the third transistor, the fourth transistor, and the fifth transistor may be turned on by the gate-on voltage and turned off by the gate-off voltage.
  • a difference in the length of the frame period may occur depending on the frame frequency, but By forcibly generating an additional luminance valley along the length, a difference in sub-luminance between frame periods can be reduced or prevented.
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • FIG. 2 is a block diagram illustrating a display device according to an exemplary embodiment.
  • FIG. 3 is a timing diagram illustrating an input frame frequency of digital video data and a driving frame frequency of a display device according to an exemplary embodiment.
  • FIG. 4 is a timing diagram illustrating luminance of sub-pixels when driving frame frequencies of the display device are 60 Hz and 120 Hz.
  • FIG. 5 is a circuit diagram illustrating a sub-pixel according to an exemplary embodiment.
  • FIG. 6 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 and a luminance valley when the driving frame frequencies of the display device are 60 Hz and 240 Hz .
  • FIG. 7 is a table showing the number of original luminance valleys, the number of additionally generated luminance valleys, and the total number of luminance valleys according to the driving frame frequency of the display device.
  • FIG. 8 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 during a first frame period.
  • 9 and 10 are circuit diagrams illustrating operations of sub-pixels during a first frame period.
  • FIG. 11 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 during a second frame period.
  • 12 and 13 are circuit diagrams illustrating operations of sub-pixels during the second frame period of FIG. 11 .
  • FIG. 14 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and an emission signal applied to the sub-pixels of FIG. 6 during a first sensing period.
  • 15 and 16 are circuit diagrams illustrating operations of sub-pixels during a first sensing period.
  • 17 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 during a second sensing period.
  • 18 is a circuit diagram illustrating an operation of a sub-pixel during a second sensing period.
  • 19 is a timing diagram illustrating another example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixel of FIG. 6 during a second frame period.
  • FIG. 20 is a layout diagram illustrating an example of a pixel according to an exemplary embodiment.
  • 21 is an exemplary view illustrating an example of the light emitting device of FIG. 20 .
  • FIG. 22 is a cross-sectional view illustrating an example of the display panel taken along line A-A' of FIG. 20 .
  • each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, technically various interlocking and driving are possible, and each of the embodiments may be implemented independently of each other or may be implemented together in a related relationship. may be
  • FIG. 1 is a perspective view illustrating a display device according to an exemplary embodiment.
  • a display device 10 is a device that displays a moving image or a still image, and includes a mobile phone, a smart phone, a tablet personal computer, and a smart watch. ), watch phone, mobile communication terminal, electronic notebook, e-book, PMP (portable multimedia player), navigation, UMPC (Ultra Mobile PC), etc., as well as portable electronic devices such as televisions, laptops, monitors, billboards, It may be used as a display screen of various products such as the Internet of Things (IOT).
  • IOT Internet of Things
  • the display device 10 includes a display panel 100 , a data driver 200 , a timing controller 300 , a power supply 400 , a data circuit board 500 , and a control circuit board 600 .
  • the display panel 100 may be formed in a rectangular plane having a long side in a first direction (X-axis direction) and a short side in a second direction (Y-axis direction) intersecting the first direction (X-axis direction). A corner where the long side of the first direction (X-axis direction) and the short side of the second direction (Y-axis direction) meet may be rounded to have a predetermined curvature or may be formed at a right angle.
  • the flat shape of the display panel 100 is not limited to a quadrangle, and may be formed in other polygons, circles, or ovals.
  • the display panel 100 may be formed to be flat, but is not limited thereto.
  • the display panel 100 is formed at left and right ends, and may include curved portions having a constant curvature or a varying curvature.
  • the display panel 100 may be flexibly formed to be bent, bent, bent, folded, or rolled.
  • the display panel 100 may include a display area DA displaying an image and a non-display area NDA disposed around the display area DA.
  • the display area DA may occupy most of the area of the display panel 100 .
  • the display area DA may be disposed in the center of the display panel 100 .
  • Sub-pixels may be disposed in the display area DA to display an image.
  • Each of the sub-pixels is a light emitting device that emits light and may include an organic light emitting diode (OLED), an inorganic semiconductor device, or a micro light emitting diode (micro LED). .
  • OLED organic light emitting diode
  • micro LED micro light emitting diode
  • the non-display area NDA may be disposed adjacent to the display area DA.
  • the non-display area NDA may be an area outside the display area DA.
  • the non-display area NDA may be disposed to surround the display area DA.
  • the non-display area NDA may be an edge area of the display panel 100 .
  • Display pads DP may be disposed in the non-display area NDA to be connected to the data circuit boards 500 .
  • the display pads DP may be disposed on one edge of the display panel 100 .
  • the display pads DP may be disposed on the lower edge of the display panel 100 .
  • the data circuit boards 500 may be disposed on the display pads DP disposed at one edge of the display panel 100 .
  • the data circuit boards 500 may be attached to the display pads DP using a conductive adhesive member such as an anisotropic conductive film. Accordingly, the data circuit boards 500 may be electrically connected to signal lines of the display panel 100 .
  • the display panel 100 may receive bias data voltages, grayscale data voltages, driving voltages, and the like through the data circuit boards 500 .
  • the data circuit boards 500 may be a flexible film such as a flexible printed circuit board, a printed circuit board, or a chip on film.
  • the data drivers 200 may generate bias data voltages and grayscale data voltages.
  • the data drivers 200 may supply bias data voltages and grayscale data voltages to the display panel 100 through the data circuit boards 500 .
  • Each of the data drivers 200 may be formed of an integrated circuit (IC) and attached to the data circuit board 500 .
  • the data drivers 200 may be attached to the display panel 100 by a chip on glass (COG) method, a chip on plastic (COP) method, or an ultrasonic bonding method.
  • COG chip on glass
  • COP chip on plastic
  • the control circuit board 600 may be attached to the data circuit boards 500 using an anisotropic conductive film, a low-resistance high-reliability material such as SAP, or the like.
  • the control circuit board 600 may be electrically connected to the data circuit boards 500 .
  • the control circuit board 600 may be a flexible printed circuit board or a printed circuit board.
  • Each of the timing controller 300 and the power supply 400 may be formed of an integrated circuit (IC) and attached to the control circuit board 600 .
  • the timing controller 300 may supply digital video data to the data drivers 200 .
  • the power supply 400 may generate and output driving voltages for driving the sub-pixels and the data driver 200 of the display panel 100 .
  • FIG. 2 is a block diagram illustrating a display device according to an exemplary embodiment.
  • the display device 10 includes a display panel 100 , a scan driver 110 , a data driving group 200G including the data drivers 200 , a timing controller 300 , and a power supply unit 400 . ) is included.
  • scan wirings SWL connected to the sub-pixels SP, the scan sensing wirings SSL, and the light-emitting wiring EML are connected to the sub-pixels SP.
  • scan bias lines SBL, data lines DL, and sensing lines SL may be disposed.
  • the scan wirings SWL, the scan sensing wirings SSL, the light emitting wirings EML, and the scan bias wirings SBL may extend in a first direction (X-axis direction).
  • the data lines DL and the sensing lines SL may extend in a second direction (Y-axis direction) crossing the first direction (X-axis direction).
  • Each of the sub-pixels SP includes any one of the scan lines SWL, any one of the light emitting lines EML, any one of the scan bias lines SBL, any one of the data lines DL, and It may be connected to any one of the sensing lines SL. A detailed description of the sub-pixel SP will be described later with reference to FIG. 5 .
  • a scan driver 110 may be disposed to apply , and to apply scan bias signals to the scan bias lines SBL. 2 illustrates that the scan driver 110 is disposed on one edge of the display panel 100 , but is not limited thereto. The scan driver 110 may be disposed on both sides of the display panel 100 .
  • the scan driver 110 may be connected to the timing controller 300 .
  • the scan driver 110 may receive a scan control signal SCS, a sensing control signal SSS, an emission control signal ECS, and a bias control signal BCS from the timing controller 300 .
  • the scan driver 110 generates scan signals according to the scan control signal SCS and outputs the scan signals to the scan wires SWL, and generates scan sensing signals according to the sensing control signal SSS to connect the scan sensing wires SSL.
  • the scan driver 110 generates light emission signals according to the emission control signal ECS and outputs the emission signals to the emission lines EML, and generates scan bias signals according to the bias control signal BCS to the scan bias wiring SBL. ) can be printed out.
  • Each of the data drivers 200 converts the digital video data DATA into data voltages and outputs them to the data lines DL.
  • the scan signals and the data voltages are supplied in synchronization, so that the sub-pixels SP are selected by the scan signals of the scan driver 110 , and the data voltages may be supplied to the selected sub-pixels SP.
  • the timing controller 300 receives digital video data DATA and timing signals from the external graphic device 700 .
  • the external graphic device 700 may be a graphic card of a computer, but is not limited thereto.
  • the timing controller 300 includes a scan control signal SCS, a sensing control signal SSS, an emission control signal ECS, and a bias control signal BCS for controlling the operation timing of the scan driver 110 according to the timing signals. ) and may generate a data control signal DCS for controlling operation timings of the data drivers 200 .
  • the timing controller 300 receives sensing data SD from the data drivers 200 of the data driving group 200G.
  • the sensing data SD is data sensing characteristics of the driving transistor such as electron mobility or a threshold voltage of the driving transistor of each of the sub-pixels SP.
  • the timing controller 300 may apply the sensing data SD to the digital video data DATA in order to compensate for characteristics of the driving transistor of each of the sub-pixels SP.
  • the sensing data SD may be stored in a separate memory disposed on the control circuit board 600 .
  • the timing controller 300 outputs the scan control signal SCS, the sensing control signal SSS, the emission control signal ECS, and the bias control signal BCS to the scan driver 110 .
  • the timing controller 300 outputs digital video data DATA and a data control signal DCS to the data drivers 200 .
  • the power supply unit 400 may generate a plurality of driving voltages and output them to the display panel 100 and the data driving units 200 .
  • the power supply unit 400 may output the first driving voltage VDD and the second driving voltage VSS to the display panel 100 , and output the initialization voltage VINT to the data drivers 200 .
  • the first driving voltage VDD is a high potential driving voltage for driving the light emitting device of each of the sub-pixels
  • the second driving voltage VSS is a low potential driving voltage for driving the light emitting device of each of the sub-pixels
  • the initialization voltage VINT may be a voltage applied to the sensing lines SL to initialize the first electrode of the driving transistor of each of the sub-pixels.
  • FIG. 3 is a timing diagram illustrating an input frame frequency of digital video data and a driving frame frequency of a display device according to an exemplary embodiment.
  • INPUT DATA indicates digital video data DATA input from the external graphic device 700
  • DISPLAY DATA indicates digital video data DATA used to display an image on the display device 10 .
  • digital video data DATA input from an external graphic device 700 may have different frame frequencies for each frame period.
  • the graphic device 700 may perform digital video at a frame frequency of 240 Hz during the first frame period FR1 , the second frame period FR2 , the fourth frame period FR4 , and the fifth frame period FR5 .
  • the data DATA may be output, and the digital video data DATA may be output at a frame frequency of 80 Hz during the third frame period FR3 and the sixth frame period FR6.
  • the lengths of each of the third frame period FR3 and the sixth frame period FR6 are the first frame period FR1 , the second frame period FR2 , the fourth frame period FR4 , and the fifth frame period. It may be approximately three times longer than the length of each period FE.
  • the graphic device 700 outputs the first digital video data DATA1 with a frame frequency of 240 Hz during the first frame period FR1, and outputs the second digital video data DATA1 with a frame frequency of 240 Hz during the second frame period FR2.
  • Video data DATA2 may be output.
  • the graphic apparatus 700 outputs the third digital video data DATA3 at a frame frequency of 80 Hz during the third frame period FR3 and the fourth digital video data at a frame frequency of 240 Hz during the fourth frame period FR4.
  • Data (DARA4) can be output.
  • the graphic device 700 outputs the fifth digital video data DATA5 at a frame frequency of 80 Hz during the fifth frame period FR5 and the sixth digital video data at a frame frequency of 240 Hz during the sixth frame period FR6.
  • Data (DARA6) can be output.
  • the display device 10 displays an image according to the digital video data DATA input from the graphic device 700 during the N-th frame period during the N-th frame period.
  • the display device 10 displays an image according to the first digital video data DATA1 input during the first frame period from the graphic device 700 during the second frame period FR2.
  • the timing controller 300 of the display device 10 displays an image according to the first digital video data DATA1 during the second frame period FR2, and displays the second digital video data during the third frame period FR3. Control to display an image according to the data DATA2.
  • the timing controller 300 of the display device 10 displays an image according to the third digital video data DATA3 during the fourth frame period FR4 and the fourth digital video data DATA4 during the fifth frame period FR5. ) to control the display of images according to
  • the timing controller 300 of the display device 10 controls to display an image according to the fifth digital video data DATA5 during the sixth frame period FR6 .
  • the data driver 200 converts the first digital video data DATA1 into data voltages during the second frame period FR2 and outputs the converted data voltages to the data lines DL of the display panel 100 , and the third frame During the period FR3 , the second digital video data DATA2 is converted into data voltages and output to the data lines DL of the display panel 100 .
  • the display device 10 converts the third digital video data DATA3 into data voltages during the fourth frame period FR4 and outputs the converted data voltages to the data lines DL of the display panel 100 , and outputs the third digital video data DATA3 to the data lines DL of the display panel 100 during the fifth frame period FR4.
  • the fourth digital video data DATA4 is converted into data voltages and output to the data lines DL of the display panel 100 .
  • the display device 10 converts the fifth digital video data DATA5 into data voltages during the sixth frame period FR6 and outputs the converted data voltages to the data lines DL of the display panel 100 .
  • the display device 10 displays an image at the maximum frame frequency regardless of the length of each of the frame periods FR1 to FR6.
  • the maximum frame frequency of the display device 10 is 240 Hz
  • an image is displayed at a frame frequency of 240 Hz in each of the frame periods FR1 to FR6.
  • the third frame period FR3 and the sixth frame period FR6 driven at a frame frequency of 80 Hz may include a data addressing period ADR and a blank period BNK.
  • the data addressing period ADR is a period in which a data voltage is supplied to each of the sub-pixels SP according to digital video data.
  • the length of the data addressing period ADR may be substantially equal to the length of the frame period of the maximum frame frequency.
  • the length of the data addressing period ADR is the length of the first frame period FR1 , the length of the second frame period FR2 , the length of the fourth frame period FR4 , and the length of the fifth frame period FR5 . may be substantially equal to the length.
  • the blank period BNK is a period in which a data voltage is not supplied to each of the sub-pixels SP.
  • the blank period BNK may be substantially the same as the data addressing period ADR or may be longer than the data addressing period ADR.
  • the external graphic device 700 outputs digital video data DATA in a variable frame frequency method in which the frame frequency is varied in order to respond to a fast screen change when realizing a gaming display, so that the display device ( The driving frame frequency of 10) may be adjusted to the input frame frequency of the digital video data DATA. Therefore, it is possible to prevent deterioration of image quality due to a mismatch between the driving frame frequency of the display device 10 and the input frame frequency of the digital video data DATA.
  • the blank period BNK of the frame period may be longer.
  • the luminance of the image displayed on the display device 10 during the frame period driven at the low frame frequency and the luminance of the image displayed during the frame period driven at the high frame frequency may be different.
  • luminance of an image displayed on the display device 10 according to a frame frequency will be described in detail with reference to FIG. 4 .
  • FIG. 4 is a timing diagram illustrating luminance of sub-pixels when driving frame frequencies of the display device are 60 Hz and 120 Hz.
  • the first frame period FR1_1 and the second frame period FR2_1 correspond to a frame frequency of 120 Hz
  • the display device 10 corresponds to a frame frequency of 60 Hz during the third frame period FR3_1 . It is exemplified that the frame period is
  • the luminance of the sub-pixel SP is in the luminance valley LV once in each of the frame periods FR1_1, FR2_1, and FR3_1.
  • the luminance valley LV refers to a V-shaped luminance curve generated when the sub-pixel SP does not emit light while the data voltage is supplied.
  • Each of the first frame period FR1_1 and the second frame period FR2_1 is a frame period corresponding to a frame frequency of 120 Hz
  • the third frame period FR3_1 is a frame period corresponding to a frame frequency of 60 Hz.
  • the length of the three frame period FR3_1 is approximately twice as long as the length of the first frame period FR1_1 and the length of the second frame period FR2_1 .
  • the sum of the length of the first frame period FR1_1 and the length of the second frame period FR2_1 may be substantially equal to the length of the third frame period FR3_1 .
  • One luminance valley LV exists in each of the first frame period FR1_1 , the second frame period FR2_1 , and the third frame period FR3_1 . That is, since two luminance valleys LV exist during the first frame period FR1_1 and the second frame period FR2_1, while there is one luminance valley LV during the third frame period FR3_1, The luminance of the sub-pixel SP during the first frame period FR1_1 and the second frame period FR2_1 may be lower than the luminance of the sub-pixel SP during the third frame period FR3_1.
  • the luminance of the sub-pixel SP during the first frame period FR1_1 and the second frame period FR2_1 is compared to the luminance of the first frame period FR1_1 and the second frame period
  • a ratio of a difference between the luminance of the sub-pixel SP during the second frame period FR2_1 and the luminance of the sub-pixel SP during the third frame period FR3_1 may increase. Therefore, when the digital video data DATA is input using the variable frame frequency method in which the frame frequency is changed, it is necessary to reduce or prevent the difference in luminance of the sub-pixels SP between frame periods.
  • FIG. 5 is a circuit diagram illustrating a sub-pixel according to an exemplary embodiment.
  • the sub-pixel SP includes light emitting devices LE, a first transistor T1 , a second transistor T2 , a third transistor T3 , a fourth transistor T4 , and a fifth transistor. (T5), and a capacitor (CAP).
  • Each of the light emitting elements LE emits light according to a driving current supplied through the first transistor T1 .
  • Each of the light emitting devices LE may be an organic light emitting diode, an inorganic light emitting diode, or a micro light emitting diode.
  • Each of the light emitting elements LE may be connected to a first electrode, and the second electrode may be connected to a second power line to which a second power voltage VSS is applied. That is, the light emitting devices LE may be connected in parallel between the first electrode of the first transistor T1 and the second power wiring.
  • the first transistor T1 has a current flowing from the first power line VDL to which the first power voltage VDD to which the first power voltage is supplied according to the voltage difference between the gate electrode and the source electrode is applied to the light emitting device LE. It may be a driving transistor that adjusts The gate electrode of the first transistor T1 is connected to the first electrode of the second transistor T2 , the source electrode is connected to the anode electrode of the light emitting element LE, and the drain electrode is the first electrode to which a high potential voltage is applied. It may be connected to the power line EVL.
  • the second transistor T2 is turned on by the scan signal of the scan line SWL to connect the data line DL to the gate electrode of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the scan line SWL, the first electrode may be connected to the gate electrode of the first transistor T1 , and the second electrode may be connected to the data line DL.
  • the third transistor T3 is turned on by the scan sensing signal of the scan sensing line SSL to connect the sensing line VIL to the first electrode of the first transistor T1 .
  • the gate electrode of the third transistor T3 may be connected to the scan sensing line SSL, the first electrode may be connected to the sensing line VIL, and the second electrode may be connected to the first electrode of the first transistor T1. have.
  • the fourth transistor T4 is turned on by the light emission signal of the light emitting line EML to connect the first electrode of the first transistor T1 to the first electrode of each of the light emitting elements LE.
  • the gate electrode of the fourth transistor T4 is connected to the light emitting line EML, the first electrode is connected to the first electrode of each of the light emitting elements LE, and the second electrode is the second electrode of the first transistor T1 . It can be connected to 1 electrode.
  • the fifth transistor T5 is turned on by the scan bias signal of the scan bias line SBL to connect the sensing line VIL to the first electrode of each of the light emitting devices LE.
  • the gate electrode of the fifth transistor T5 is connected to the scan bias line SBL, the first electrode is connected to the sensing line VIL, and the second electrode is connected to the first electrode of each of the light emitting devices LE.
  • the capacitor CAP is formed between the gate electrode and the first electrode of the first transistor T1 .
  • the capacitor CAP stores a voltage difference between the voltage of the gate electrode of the first transistor T1 and the voltage of the first electrode.
  • One of the first and second electrodes of each of the first to fifth transistors T1 , T2 , T3 , T4 , and T5 may be a source electrode and the other may be a drain electrode.
  • Each of the first to fifth transistors T1 , T2 , T3 , T4 , and T5 may be formed of a thin film transistor.
  • each of the first to fifth transistors T1, T2, T3, T4, and T5 is an N-type Metal Oxide Semiconductor Field Effect Transistor (MOSFET), but the embodiment of the present specification is not limited thereto.
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • Each of the first to fifth transistors T1 , T2 , T3 , T4 , and T5 may be formed of a P-type MOSFET.
  • the timing diagrams of FIGS. 6, 8, 11, 16, 19, and 21 may be appropriately modified to suit the characteristics of the P-type MOSFET.
  • FIG. 6 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 and a luminance valley when the driving frame frequencies of the display device are 60 Hz and 240 Hz .
  • a first frame period FR1_2 is a frame period corresponding to a frame frequency of 240 Hz
  • a second frame period FR2_2 is a frame period corresponding to a frame frequency of 60 Hz
  • the third frame It is exemplified that the period FR3_2 is a frame period corresponding to a frame frequency of 120 Hz.
  • the length of the second frame period FR2_2 is approximately 4 times longer than the length of the first frame period FR1_2 .
  • the length of the second frame period FR2_2 is approximately twice as long as the length of the third frame period FR3_2 .
  • the length of the third frame period FR3_2 is approximately twice as long as the length of the first frame period FR1_2 .
  • the length of the data addressing period ADR of the second frame period FR2_2 may be substantially the same as the length of the data addressing period ADR of the third frame period FR3_2.
  • the length of the data addressing period ADR of the second frame period FR2_2 and the length of the data addressing period ADR of the third frame period FR3_2 may be substantially equal to the length of the first frame period FR1_2.
  • the length of the blank period BNK of the second frame period FR2_2 may be longer than the length of the blank period BNK of the third frame period FR3_2.
  • the length of the data addressing period ADR of the third frame period FR3_2 and the length of the blank period BNK may be substantially the same.
  • the length of the blank period BNK of the second frame period FR2_2 is longer than the length of the first frame period FR1_2.
  • the luminance of the sub-pixel SP is the scan signal SW of the gate-on voltage Von in each of the frame periods FR1_2, FR2_2, and FR3_2. It has a luminance valley LV during a period in which is applied. Additionally, since the length of the second frame period FR2_2 is approximately 4 times longer than the length of the first frame period FR1_3, the luminance of the sub-pixel SP is increased by three additional luminance valleys ( LV).
  • the luminance of the sub-pixel SP is increased by one additional luminance valley ( ) during the third frame period FR3_2. LV).
  • the additional luminance valley LV may be generated by initializing the voltage of the first electrode of each of the light emitting elements LE to the initialization voltage.
  • the additional luminance valley LV may be generated while the scan bias signal SB of the gate-on voltage Von is applied. That is, the third period t3 illustrated in FIG. 6 may be an initialization period. The description of the first to fourth periods shown in FIG. 6 will be described later in conjunction with FIGS. 8 and 11 .
  • the number of luminance valleys LV may depend on the length of the frame period. That is, as the length of the frame period increases, the number of luminance valleys LV may increase. The length of the frame period may become longer as the frame frequency is lowered. The number of luminance valleys LV according to the frame frequency will be described later with reference to FIG. 7 .
  • FIG. 7 is a table showing the number of original luminance valleys, the number of additionally generated luminance valleys, and the total number of luminance valleys according to the driving frame frequency of the display device.
  • the original luminance valley LV refers to a luminance valley LV generated during a period in which a data voltage is supplied.
  • the original luminance valley LV may be generated during a period in which the scan signal SW of the gate-on voltage Von is applied.
  • the additionally generated luminance valley LV refers to a luminance valley LV generated by initializing the voltage of the first electrode of each of the light emitting elements LE to the initialization voltage.
  • the additionally generated luminance valley LV may be generated while the scan bias signal SB of the gate-on voltage Von is applied.
  • the total number of luminance valleys refers to the sum of the number of original luminance valleys LV and the number of additionally generated luminance valleys LV. 7 illustrates that the maximum frame frequency of the display device 10 is 240 Hz. A frame period corresponding to a frame frequency of 240 Hz corresponding to the maximum frame frequency does not include a blank period. Therefore, there is no need to additionally generate the luminance valley LV.
  • a frame period corresponding to the frame frequency of 120 Hz is approximately twice that of the frame period of the maximum frame frequency, one luminance valley LV may be additionally generated.
  • a frame period corresponding to a frame frequency greater than 120 Hz and less than 240 Hz may include a blank period BNK.
  • the length of the frame period is shorter than twice the frame period of the maximum frame frequency. That is, since the length of the blank period BNK is shorter than the length of the data addressing period ADR, the luminance valley LV may not be additionally generated.
  • a frame period corresponding to a frame frequency greater than 80 Hz and less than 120 Hz may include a blank period BNK.
  • the length of the frame period is greater than twice and less than three times the frame period of the maximum frame frequency. That is, since the length of the blank period BNK is shorter than twice the data addressing period ADR, one luminance valley LV may be additionally generated.
  • a frame period corresponding to a frame frequency greater than 60 Hz and less than 80 Hz may include a blank period BNK.
  • the length of the frame period is greater than three times and shorter than four times the frame period of the maximum frame frequency. That is, since the length of the blank period BNK is shorter than three times the data addressing period ADR, two luminance valleys LV may be additionally generated.
  • the number of additionally generated luminance valleys according to the frame frequency may be calculated by dropping a decimal point from the multiple value of the frame frequency calculated as in Equation 1.
  • FRM may be a multiple of the frame frequency
  • MAXFR may be the maximum frame frequency
  • CURFR may be the frame frequency of the current frame period.
  • 8 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 during a first frame period. 8 illustrates the first frame period FR1_2 of FIG. 7 driven at a frame frequency of 240 Hz, which is the maximum frame frequency.
  • the first frame period FR1_2 may include a first period t1 and a second period t2 .
  • the first period t1 is a period in which the data voltage Vdata is supplied to the gate electrode of the first transistor T1 and the first electrode is initialized to the initialization voltage VINT.
  • the second period t2 is a period in which the light emitting devices LE emit light according to the current Ids of the first transistor T1 .
  • the scan signal SW of the scan line SWL and the sensing signal SS of the scan sensing line SSL have a gate-on voltage Von during the first period t1 and gate-off during the second period t2. It has a voltage (Voff).
  • the light emitting signal EM of the light emitting line EML has a gate-on voltage Von during the first period t1 and the second period t2 .
  • the scan bias signal SB of the scan bias line SBL has a gate-off voltage Voff during the first period t1 and the second period t2.
  • the gate-on voltage Von is a voltage capable of turning on the second transistor T2 , the third transistor T3 , the fourth transistor T4 , and the fifth transistor T5 .
  • the gate-off voltage Voff is a voltage capable of turning off the second transistor T2 , the third transistor T3 , the fourth transistor T4 , and the fifth transistor T5 .
  • the gate-on voltage Von is a voltage of 10V or more
  • the gate-off voltage (Voff) may be a voltage of 0V or less.
  • 9 and 10 are circuit diagrams illustrating operations of sub-pixels during a first frame period.
  • the second transistor T2 is turned on by the scan signal SW of the gate-on voltage Von applied to the scan line SWL during the first period t1 .
  • the third transistor T3 is turned on by the scan sensing signal SS of the gate-on voltage Von applied to the scan sensing line SSL during the first period t1 .
  • the fourth transistor T4 is turned on by the light emitting signal EM of the gate-on voltage Von applied to the light emitting line EML during the first period t1 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the first period t1 .
  • the data voltage Vdata of the data line DL is applied to the gate electrode of the first transistor T1 due to the turn-on of the second transistor T2 .
  • the initialization voltage VINT of the sensing line VIL is applied to the first electrode of the first transistor T1 due to the turn-on of the third transistor T3 during the first period t1 .
  • the initialization voltage VINT of the sensing line VIL is applied to the first electrode of each of the light emitting devices LE due to the turn-on of the fourth transistor T4 during the first period t1 .
  • the second transistor T2 is turned off by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the second period t2 .
  • the third transistor T3 is turned off by the scan sensing signal SS of the gate-off voltage Voff applied to the scan sensing line SSL during the second period t2 .
  • the fourth transistor T4 is turned on by the light emitting signal EM of the gate-on voltage Von applied to the light emitting line EML during the second period t2 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the second period t2 .
  • the driving current Ids flows according to a voltage difference between the voltage Vg of the gate electrode of the first transistor T1 and the voltage Vs of the first electrode.
  • the driving current Ids may flow to the light emitting devices LE due to the turn-on of the fourth transistor T4 . Therefore, each of the light emitting devices LE may emit light according to the driving current Ids during the second period t2 .
  • 11 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 during a second frame period. 11 illustrates the second frame period FR2_2 of FIG. 7 driven at a frame frequency of 60 Hz.
  • the second frame period FR2_2 may include a data addressing period ADR and a blank period BNK.
  • the data addressing period ADR may include a first period t1 and a second period t2.
  • the blank period BNK may include at least one third period t3 and at least one fourth period t4 .
  • the blank period BNK includes three third periods t3 and three fourth periods t4, three third periods t3 and three fourth periods t4 ) are the third period t3, the fourth period t4, the third period t3, the fourth period t4, the third period t3, and the fourth period t4 during the blank period BNK. can be arranged in the order of
  • the first period t1 is a period in which the data voltage Vdata is supplied to the gate electrode of the first transistor T1 and the first electrode is initialized to the initialization voltage VINT.
  • the second period t2 is a period in which the light emitting devices LE emit light according to the current Ids of the first transistor T1 .
  • the third period t3 is a period for initializing the first electrode of each of the light emitting elements LE.
  • the fourth period t4 is a period in which the light emitting devices LE emit light according to the current Ids of the first transistor T1 .
  • the scan signal SW of the scan line SWL and the sensing signal SS of the scan sensing line SSL have a gate-on voltage Von during the first period t1, and have a gate-on voltage Von during the second period t2 and the third period. It has a gate-off voltage Voff during period t3 and fourth period t4.
  • the light emitting signal EM of the light emitting line EML has a gate-on voltage Von during the first period t1 , the second period t2 , and the fourth period t4 , and has a third period t3 . has a gate-off voltage (Voff) during operation.
  • the scan bias signal SB of the scan bias line SBL has a gate-on voltage Von during the third period t3, and has a first period t1, a second period t2, and a fourth period t3.
  • t4 has a gate-off voltage Voff.
  • 12 and 13 are circuit diagrams illustrating operations of sub-pixels during the second frame period of FIG. 11 .
  • the operation of the sub-pixel SP during the first period t1 and the second period t2 of the data addressing period ADR of the second frame period FR2_2 of FIG. 11 is the same as described in connection with FIGS. 8 to 10 . Practically the same. Therefore, a description of the operation of the sub-pixel SP during the first period t1 and the second period t2 of the data addressing period ADR of the second frame period FR2_2 will be omitted.
  • the second transistor T2 is turned off by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the third period t3 .
  • the third transistor T3 is turned off by the scan sensing signal SS of the gate-off voltage Voff applied to the scan sensing line SSL during the third period t3.
  • the fourth transistor T4 is turned off by the light emitting signal EM of the gate-off voltage Voff applied to the light emitting line EML during the first period t1 .
  • the fifth transistor T5 is turned on by the scan bias signal SB of the gate-on voltage Von applied to the scan bias line SBL during the first period t1 .
  • the initialization voltage VINT of the sensing line VIL is applied to the first electrode of each of the light emitting devices LE due to the turn-on of the fifth transistor T5 during the third period t3 .
  • the initialization voltage VINT may be a voltage lower than the sum of the second power supply voltage VSS and the threshold voltage of the light emitting device LE.
  • the initialization voltage VINT may be substantially equal to or lower than the second power voltage VSS. Therefore, the light emitting elements LE may not emit light during the third period t3. Accordingly, the luminance valley LV may be forcibly generated during the third period t3.
  • the second transistor T2 is turned off by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the fourth period t4 .
  • the third transistor T3 is turned off by the scan sensing signal SS of the gate-off voltage Voff applied to the scan sensing line SSL during the fourth period t4 .
  • the fourth transistor T4 is turned on by the light emitting signal EM of the gate-on voltage Von applied to the light emitting line EML during the fourth period t4 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the fourth period t4 .
  • the driving current Ids flows according to a voltage difference between the voltage Vg of the gate electrode of the first transistor T1 and the voltage Vs of the first electrode.
  • the driving current Ids may flow to the light emitting devices LE due to the turn-on of the fourth transistor T4 . Therefore, each of the light emitting elements LE may emit light according to the driving current Ids during the fourth period t4.
  • FIG. 14 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and an emission signal applied to the sub-pixels of FIG. 6 during a first sensing period.
  • the first sensing period SEP1 may be a period for sensing a threshold voltage of the first transistor T1 of the sub-pixel SP.
  • the first sensing period SEP1 may include first to third periods st1 , st2 , and st3 .
  • the first period st1 is a period in which the data voltage Vdata is supplied to the gate electrode of the first transistor T1 and the first electrode is initialized to the initialization voltage VINT.
  • the second period st2 is a period for sampling the threshold voltage of the first transistor T1 .
  • the third period st3 is an idle period.
  • the scan signal SW of the scan line SWL has a gate-on voltage Von during the first period st1 and a gate-off voltage Voff during the second period st2 and the third period st3.
  • the sensing signal SS of the scan sensing line SSL has a gate-on voltage Von during the first period st1 and the second period st2, and has a gate-off voltage Voff during the third period st3.
  • the light emitting signal EM of the light emitting line EML and the scan bias signal SB of the scan bias line SBL are gated off during the first period st1 , the second period st2 , and the third period st3 . It has a voltage (Voff).
  • 15 and 16 are circuit diagrams illustrating operations of sub-pixels during a first sensing period.
  • the second transistor T2 is turned on by the scan signal SW of the gate-on voltage Von applied to the scan line SWL during the first period st1 .
  • the third transistor T3 is turned on by the scan sensing signal SS of the gate-on voltage Von applied to the scan sensing line SSL during the first period st1 .
  • the fourth transistor T4 is turned off by the light emitting signal EM of the gate-off voltage Voff applied to the light emitting line EML during the first period st1 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the first period st1 .
  • the data voltage Vdata of the data line DL is applied to the gate electrode of the first transistor T1 due to the turn-on of the second transistor T2 during the first period st1 .
  • the initialization voltage VINT of the sensing line VIL is applied to the first electrode of the first transistor T1 due to the turn-on of the third transistor T3 during the first period st1 .
  • the second transistor T2 is turned off by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the second period st2 .
  • the third transistor T3 is turned on by the scan sensing signal SS of the gate-on voltage Von applied to the scan sensing line SSL during the second period st2 .
  • the fourth transistor T4 is turned off by the light emitting signal EM of the gate-off voltage Voff applied to the light emitting line EML during the second period st2 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the second period st2 .
  • the second transistor T2 is turned off by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the third period st3 .
  • the third transistor T3 is turned off by the scan sensing signal SS of the gate-off voltage Voff applied to the scan sensing line SSL during the second period st2 .
  • the fourth transistor T4 is turned off by the light emitting signal EM of the gate-off voltage Voff applied to the light emitting line EML during the second period st2 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the second period st2 . That is, since the second transistor T2, the third transistor T3, the fourth transistor T4, and the fifth transistor T5 are all turned off during the third period st3, the third period st3 corresponds to the idle period of the sub-pixel SP.
  • 17 is a timing diagram illustrating an example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixels of FIG. 6 during a second sensing period.
  • the second sensing period SEP2 may be a period for sensing the anode voltage Vand of the first electrodes of the light emitting devices LE of the sub-pixel SP.
  • the second sensing period SEP2 may include a first period st1' and a second period st2'.
  • the first period st1' is a period in which the fifth transistor T5 is turned on to connect the first electrodes of the light emitting devices LE and the sensing line VIL.
  • the second period st2' is an idle period.
  • the scan signal SW of the scan line SWL, the sensing signal SS of the scan sensing line SSL, and the light emission signal EM of the light emitting line EML are in the first period st1' and the second period ( st2') while having a gate-off voltage Voff.
  • the scan bias signal SB of the scan bias line SBL has the gate-on voltage Von during the first period st1' and the gate-off voltage Voff during the second period st2'.
  • 18 is a circuit diagram illustrating an operation of a sub-pixel during a second sensing period.
  • the second transistor T2 is turned on by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the first period st1'.
  • the third transistor T3 is turned on by the scan sensing signal SS of the gate-off voltage Voff applied to the scan sensing line SSL during the first period st1'.
  • the fourth transistor T4 is turned off by the light emitting signal EM of the gate-off voltage Voff applied to the light emitting line EML during the first period st1 ′.
  • the fifth transistor T5 is turned on by the scan bias signal SB of the gate-on voltage Von applied to the scan bias line SBL during the first period st1'.
  • the first electrodes of the light emitting devices LE may be connected to the sensing line VIL. Accordingly, the anode voltage Vand may be sensed through the sensing line VIL.
  • the first alignment electrode ( 171 in FIG. 20 ) connected to the first electrode of the first transistor T1 and the second power wiring to which the second power voltage is applied The light emitting elements LE may be aligned using the connected second alignment electrode ( 173 of FIG. 20 ).
  • the first electrode of each of the light emitting elements LE should be disposed adjacent to the first alignment electrode ( 171 in FIG. 20 ), and the second electrode should be disposed adjacent to the second alignment electrode ( 173 in FIG. 20 ).
  • some of the light emitting devices LE may be misaligned.
  • a first electrode of each of the misaligned light emitting elements LE is disposed adjacent to the second alignment electrode ( 173 in FIG. 20 ), and the second electrode is adjacent to the first alignment electrode ( 171 in FIG. 20 ). can be positioned appropriately.
  • the anode voltage Vand may increase. Accordingly, the number of misaligned light emitting elements LE may be determined according to the anode voltage Vand.
  • the second transistor T2 is turned off by the scan signal SW of the gate-off voltage Voff applied to the scan line SWL during the third period st3 .
  • the third transistor T3 is turned off by the scan sensing signal SS of the gate-off voltage Voff applied to the scan sensing line SSL during the second period st2 .
  • the fourth transistor T4 is turned off by the light emitting signal EM of the gate-off voltage Voff applied to the light emitting line EML during the second period st2 .
  • the fifth transistor T5 is turned off by the scan bias signal SB of the gate-off voltage Voff applied to the scan bias line SBL during the second period st2 . That is, since the second transistor T2, the third transistor T3, the fourth transistor T4, and the fifth transistor T5 are all turned off during the third period st3, the third period st3 corresponds to the idle period of the sub-pixel SP.
  • 19 is a timing diagram illustrating another example of a scan signal, a scan control signal, a scan bias signal, and a light emission signal applied to the sub-pixel of FIG. 6 during a second frame period.
  • FIG. 19 is only different from the embodiment of FIG. 11 in that the light emitting signal EM is not turned off during the third periods t3 but is kept turned on. A description thereof will be omitted.
  • each of the pixels PX includes a plurality of sub-pixels SP1 , SP2 , and SP3 .
  • each of the pixels PX includes three sub-pixels, that is, the first sub-pixel SP1 , the second sub-pixel SP2 , and the third sub-pixel SP3 . Examples of the specification are not limited thereto.
  • the first sub-pixel SP1 indicates a minimum unit emitting light of a first color
  • the second sub-pixel SP2 indicates a minimum unit emitting light of a second color
  • the third sub-pixel SP3 It refers to a minimum unit that emits light of a third color.
  • the first color may be red
  • the second color may be green
  • the third color may be blue, but is not limited thereto.
  • the light of the first color is red light having a central wavelength band in the range of 600 nm to 750 nm
  • the light of the second color is green light having a central wavelength band in the range of 480 nm to 560 nm
  • the light of the third color may be blue light having a central wavelength band in a range of 370 nm to 490 nm.
  • Each of the first sub-pixels SP1 , the second sub-pixels SP2 , and the third sub-pixels SP3 includes a first alignment electrode 171 , a light emitting device 172 , and a second alignment electrode 173 . , a first contact electrode 174 , and a second contact electrode 175 .
  • the first alignment electrode 171 may be a pixel electrode separated for each of the sub-pixels SP1, SP2, and SP3, and the second alignment electrode 173 may be a common electrode separated for each of the sub-pixels SP1, SP2, and SP3.
  • the first alignment electrode 171 is an anode electrode electrically connected to the first electrode of the light emitting device 172
  • the second alignment electrode 173 is a second electrode of the light emitting device 172 . It may be a cathode electrode electrically connected to the .
  • the first alignment electrode 171 and the second alignment electrode 173 may extend in the second direction (Y-axis direction).
  • the first alignment electrode 171 and the second alignment electrode 173 may be disposed apart from each other and may be electrically isolated from each other.
  • the first alignment electrode 171 may be electrically connected to the first electrode of the first transistor (T1 of FIG. 5 ) through the pixel contact hole PCT.
  • the second alignment electrode 173 may be electrically connected to a second power wiring to which a second power voltage (VSS of FIG. 5 ) is applied through the common contact hole CCT.
  • each of the sub-pixels SP1, SP2, and SP3 includes one first alignment electrode 171 and one second alignment electrode 173, but the embodiment of the present specification is not limited thereto. does not Each of the sub-pixels SP1 , SP2 , and SP3 may include two or more first alignment electrodes 171 and two second alignment electrodes 173 . Alternatively, each of the sub-pixels SP1 , SP2 , and SP3 may include two first alignment electrodes 171 and one second alignment electrode 173 .
  • the first contact electrode 174 and the second contact electrode 175 may extend in the second direction (Y-axis direction).
  • a length of the first contact electrode 174 in the second direction (Y-axis direction) may be shorter than a length of the first alignment electrode 171 in the second direction (Y-axis direction).
  • a length of the second contact electrode 175 in the second direction (Y-axis direction) may be shorter than a length of the second alignment electrode 173 in the second direction (Y-axis direction).
  • the width (length in the first direction (X-axis direction)) of the first contact electrode 174 may be shorter than the width (length in the first direction (X-axis direction)) of the first alignment electrode 171 .
  • the width (length in the first direction (X-axis direction)) of the second contact electrode 175 may be shorter than the width (length in the first direction (X-axis direction)) of the second alignment electrode 173 .
  • the first contact electrode 174 may overlap the first alignment electrode 171 in the third direction (Z-axis direction).
  • the first contact electrode 174 may be connected to the first alignment electrode 171 through the first contact contact hole CTT1 .
  • the second contact electrode 175 may overlap the second alignment electrode 173 in the third direction (Z-axis direction).
  • the second contact electrode 175 may be connected to the second alignment electrode 173 through the second contact contact hole CTT2 .
  • the first contact electrode 174 may contact one end of the light emitting device 172 .
  • the second contact electrode 175 may contact the other end of the light emitting device 172 . Accordingly, the light emitting device 172 is electrically connected to the first alignment electrode 171 through the first contact electrode 174 , and is electrically connected to the second alignment electrode 173 through the second contact electrode 175 . can be connected
  • the light emitting devices 172 may be disposed to be spaced apart from each other.
  • the light emitting devices 172 may extend in a first direction (X-axis direction) and may be arranged in a second direction (Y-axis direction).
  • the light emitting devices 172 may be disposed in the first opening OA1 defined by the external bank ( 192 of FIG. 22 ). That is, the light emitting devices 172 may not overlap the external bank ( 192 of FIG. 22 ) in the third direction (Z-axis direction).
  • each of the light emitting devices 172 may contact the first contact electrode 174 , and the other end may contact the second contact electrode 175 .
  • One end of each of the light emitting devices 172 overlaps the first alignment electrode 171 in the third direction (Z-axis direction), and the other end of each of the light-emitting devices 172 overlaps the second alignment electrode 173 in the third direction (Z-axis direction). can be overlapped with
  • Each of the light emitting devices 172 may have a shape such as a rod, a wire, or a tube.
  • each of the light emitting devices 172 may be formed in a cylindrical shape or a rod shape.
  • each of the light emitting devices 172 may have a polyhedral shape such as a cube and a rectangular parallelepiped, or a polygonal prism shape such as a hexagonal prism shape.
  • each of the light emitting devices 172 may extend in one direction like a truncated cone, and may have an outer surface partially inclined.
  • the length of each of the light emitting devices 172 may be in the range of 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of each of the light emitting devices 172 may be in a range of 300 nm to 700 nm, and an aspect ratio of each of the light emitting devices 172 may be 1.2 to 100.
  • the external bank 192 of FIG. 22 may define a first opening OA1 and a second opening OA2 in each of the sub-pixels SP1 , SP2 , and SP3 .
  • the first opening OA1 may be a light emitting area in which the light emitting devices 172 of each of the sub pixels SP1 , SP2 , and SP3 are disposed.
  • the second opening OA2 may be a separation region in which each of the first alignment electrodes 171 and the second alignment electrodes 173 are separated.
  • the first alignment electrodes 171 of the sub-pixels adjacent in the second opening OA2 in the second direction may be disposed apart from each other.
  • the second alignment electrodes 173 of the sub-pixels adjacent in the second opening OA2 in the second direction (the Y-axis direction) may be disposed apart from each other.
  • a minimum distance in the second direction (Y-axis direction) of the first alignment electrodes 171 from the second opening OA2 may be shorter than a maximum distance in the second direction (Y-axis direction) to the second opening OA2 .
  • a minimum distance in the second direction (Y-axis direction) of the second alignment electrodes 173 from the second opening OA2 may be shorter than a maximum distance in the second direction (Y-axis direction) to the second opening OA2 .
  • first opening OA1 and the second opening OA2 are spaced apart from each other, but the embodiment of the present specification is not limited thereto.
  • the first opening OA1 and the second opening OA2 may be formed as one opening.
  • 21 is an exemplary view illustrating an example of the light emitting device of FIG. 20 .
  • the light emitting device 172 may include a first semiconductor layer 172a , a second semiconductor layer 172b , an active layer 172c , an electrode layer 172d , and an insulating layer 172e .
  • the light emitting device 172 may have a shape extending in one direction.
  • the light emitting device 172 may have a shape such as a rod, a wire, or a tube.
  • the light emitting device 172 may have a cylindrical shape or a rod shape.
  • the shape of the light emitting device 172 is not limited thereto, and has a shape of a polygonal prism such as a cube, a rectangular parallelepiped, or a hexagonal prism, or a light emitting device such as extending in one direction and having a partially inclined shape. 172) may have various forms.
  • the light emitting device 172 may include a semiconductor layer doped with an arbitrary conductivity type (eg, p-type or n-type) impurity.
  • the semiconductor layer may emit an electric signal applied from an external power source to emit light in a specific wavelength band.
  • the plurality of semiconductors included in the light emitting device 172 may be sequentially disposed along the one direction or have a stacked structure.
  • the light emitting device 172 may include a first semiconductor layer 172a, a second semiconductor layer 172b, an active layer 172c, an electrode layer 172d, and an insulating layer 172e.
  • a portion of the insulating film 172e is removed to show the respective configurations of the light emitting device 172 , so that the first semiconductor layer 172a, the second semiconductor layer 172b, the active layer 172c, and the electrode layer 172d are removed.
  • the insulating layer 172e may be disposed to surround outer surfaces of the first semiconductor layer 172a, the second semiconductor layer 172b, the active layer 172c, and the electrode layer 172d.
  • the first semiconductor layer 172a may be an n-type semiconductor.
  • the first semiconductor layer 172a when the light emitting device 172 emits light in the blue wavelength band, the first semiconductor layer 172a may be AlxGayIn1-x-yN (0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ It may include a semiconductor material having the chemical formula of 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with n-type.
  • the first semiconductor layer 172a may be doped with an n-type dopant, for example, the n-type dopant may be Si, Ge, Sn, or the like.
  • the first semiconductor layer 172a may be n-GaN doped with n-type Si.
  • the length of the first semiconductor layer 172a may be in a range of 1.5 ⁇ m to 5 ⁇ m, but is not limited thereto.
  • the second semiconductor layer 172b is disposed on an active layer 172c to be described later.
  • the second semiconductor layer 172b may be a p-type semiconductor.
  • the second semiconductor layer 172b may be AlxGayIn1-x-yN (0 ⁇ and a semiconductor material having a chemical formula of x ⁇ 1,0 ⁇ y ⁇ 1, 0 ⁇ x+y ⁇ 1).
  • it may be any one or more of AlGaInN, GaN, AlGaN, InGaN, AlN, and InN doped with p-type.
  • the second semiconductor layer 172b may be doped with a p-type dopant, and for example, the p-type dopant may be Mg, Zn, Ca, Se, Ba, or the like. In an exemplary embodiment, the second semiconductor layer 172b may be p-GaN doped with p-type Mg. The length of the second semiconductor layer 172b may range from 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • FIG. 21 shows that the first semiconductor layer 172a and the second semiconductor layer 172b are configured as one layer
  • the embodiment of the present specification is not limited thereto.
  • the first semiconductor layer 172a and the second semiconductor layer 172b may have a larger number of layers, depending on the material of the active layer 172c, the first semiconductor layer 172a and the second semiconductor layer 172b;
  • it may further include a clad layer or a TSBR (tensile strain barrier reducing) layer.
  • TSBR tensile strain barrier reducing
  • the active layer 172c is disposed between the first semiconductor layer 172a and the second semiconductor layer 172b.
  • the active layer 172c may include a material having a single or multiple quantum well structure.
  • the active layer 172c may have a structure in which a plurality of quantum layers and a well layer are alternately stacked.
  • the active layer 172c may emit light by coupling an electron-hole pair according to an electrical signal applied through the first semiconductor layer 172a and the second semiconductor layer 172b.
  • the active layer 172c when the active layer 172c emits light in a blue wavelength band, it may include a material such as AlGaN or AlGaInN.
  • the active layer 172c when the active layer 172c has a multi-quantum well structure in which quantum layers and well layers are alternately stacked, the quantum layer may include a material such as AlGaN or AlGaInN, and the well layer may include a material such as GaN or AlInN.
  • the active layer 172c includes AlGaInN as a quantum layer and AlInN as a well layer so that the active layer 172c emits blue light having a central wavelength band in the range of 370 nm to 490 nm.
  • the active layer 172c may have a structure in which a type of semiconductor material having a large band gap energy and a semiconductor material having a small band gap energy are alternately stacked with each other, and the wavelength band of the emitted light It may include other Group 3 to Group 5 semiconductor materials according to the present invention.
  • Light emitted by the active layer 172c is not limited to light in a blue wavelength band, and may also emit light in red and green wavelength bands.
  • the length of the active layer 172c may have a range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • light emitted from the active layer 172c may be emitted not only from the longitudinal outer surface of the light emitting device 172 but also from both sides.
  • the direction of light emitted from the active layer 172c is not limited to one direction.
  • the electrode layer 172d may be an ohmic contact electrode, but is not limited thereto, and may be a Schottky contact electrode.
  • the light emitting device 172 may include at least one electrode layer 172d. 21 illustrates that the light emitting device 172 includes one electrode layer 172d, but may include two or more electrode layers 172d. For example, an electrode layer disposed on one end of the first semiconductor layer 172a may be included. In this case, the electrode layer 172d may be defined as a first electrode of the light emitting device 172 , and an electrode layer disposed on one end of the first semiconductor layer 172a may be defined as a first electrode of the light emitting device 172 . .
  • the electrode layer 172d may reduce resistance between the light emitting device 172 and the first contact electrode 174 when one end of the light emitting device 172 contacts the first contact electrode 174 .
  • the electrode layer 172d may include a conductive metal.
  • the electrode layer 172d may include aluminum (Al), titanium (Ti), indium (In), gold (Au), silver (Ag), indium tin oxide (ITO), indium zinc oxide (IZO), and ITZO ( Indium Tin-Zinc Oxide) may include at least one.
  • the electrode layer 172d may include a semiconductor material doped with n-type or p-type. The length of the electrode layer 172d may be in the range of 0.05 ⁇ m to 0.10 ⁇ m, but is not limited thereto.
  • the insulating layer 172e is disposed to surround outer surfaces of the first semiconductor layer 172a, the second semiconductor layer 172b, the active layer 172c, and the electrode layer 172d.
  • the insulating layer 172e may function to protect the first semiconductor layer 172a, the second semiconductor layer 172b, the active layer 172c, and the electrode layer 172d.
  • the insulating layer 172e may be formed such that both ends thereof are exposed in the longitudinal direction of the light emitting device 172 .
  • the insulating layer 172e extends in the longitudinal direction of the light emitting device 172 and is disposed to cover from the first semiconductor layer 172a to the electrode layer 172d, but is not limited thereto.
  • the insulating layer 172e may cover only the outer surface of the active layer 172c and a portion of the first semiconductor layer 172a and the second semiconductor layer 172b.
  • the insulating layer 172e covers a portion of the outer surface of the electrode layer 172d, a portion of the outer surface of the electrode layer 172d may be partially exposed without being covered by the insulating layer 172e.
  • the thickness of the insulating layer 172e may be in a range of 10 nm to 1.0 ⁇ m, but is not limited thereto. Preferably, the thickness of the insulating layer 172e may be about 40 nm.
  • the insulating layer 172e is made of materials having insulating properties, for example, silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum nitride (AlN), Aluminum oxide (Al 2 O 3 ) and the like may be included. Accordingly, an electrical short that may occur when the active layer 172c is in direct contact with the first contact electrode 174 or the second contact electrode 175 can be prevented. In addition, since the insulating layer 172e protects the outer surface of the light emitting device 172 including the active layer 172c, a decrease in luminous efficiency can be prevented.
  • the light emitting device 172 may be included in a predetermined coating solution when the display device 10 is manufactured.
  • the surface of the insulating layer 172e may be hydrophobic or hydrophilic in order for the light emitting device 172 to be separated from other light emitting devices 172 adjacent to each other in the coating solution without aggregation.
  • the length h of the light emitting device 172 may be 1 ⁇ m to 10 ⁇ m or 2 ⁇ m to 6 ⁇ m, and preferably 3 ⁇ m to 5 ⁇ m.
  • the diameter of the light emitting device 172 may be in the range of 30 nm to 700 nm, and the aspect ratio of the light emitting device 172 may be 1.2 to 100.
  • the light emitting devices 172 may have different diameters depending on the composition difference of the active layer 172c.
  • the diameter of the light emitting device 172 may have a range of about 500 nm.
  • FIG. 22 is a cross-sectional view illustrating an example of the display panel taken along line A-A' of FIG. 20 .
  • the first sub-pixel SP1 includes at least one transistor T1 , at least one capacitor CAP, a first alignment electrode 171 , light emitting devices 172 , and a second alignment electrode ( ). 173), a first contact electrode 174, a second contact electrode 175, and a wavelength conversion layer QDL.
  • the substrate SUB1 may be made of an insulating material such as glass, quartz, or polymer resin.
  • the substrate SUB1 may be a rigid substrate or a flexible substrate capable of bending, folding, rolling, or the like.
  • a barrier layer BR may be disposed on the substrate SUB1 .
  • the barrier layer BR is a layer for protecting the first transistor T1 from moisture penetrating through the first substrate SUB1 which is vulnerable to moisture permeation.
  • the barrier layer BR may be formed of a plurality of inorganic layers alternately stacked.
  • the barrier layer BR may be formed as a multilayer in which inorganic layers including at least one of silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) are alternately stacked.
  • a semiconductor layer including the active layer ACT, the first electrode SE, and the second electrode DE of the first transistor T1 may be disposed on the barrier layer BR.
  • the semiconductor layer includes polycrystalline silicon, single crystal silicon, low-temperature polycrystalline silicon, amorphous silicon, or an oxide semiconductor.
  • the first electrode SE and the second electrode DE may have conductivity by doping a silicon semiconductor or an oxide semiconductor with ions or impurities.
  • the active layer ACT overlaps the gate electrode GE in the third direction (Z-axis direction) that is the thickness direction of the substrate SUB1, and the first electrode SE and the second electrode DE are connected in the third direction (Z-axis direction). Z-axis direction) may not overlap the gate electrode GE.
  • a gate insulating layer 130 may be disposed on the active layer ACT, the first electrode SE, and the second electrode DE.
  • the gate insulating layer 130 may include an inorganic layer, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • a first gate conductive layer including the gate electrode GE of the transistor T1 and the first capacitor electrode CAE1 of the capacitor CAP may be disposed on the gate insulating layer 130 .
  • the gate electrode GE may overlap the active layer ACT in the third direction (Z-axis direction).
  • the first gate conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or these It may be formed as a single layer or multiple layers made of an alloy of
  • a first interlayer insulating layer 141 may be disposed on the gate electrode GE and the first capacitor electrode CAE1 .
  • the first interlayer insulating layer 141 may include an inorganic layer, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • a second gate conductive layer including the second capacitor electrode CAE2 of the capacitor CAP may be disposed on the first interlayer insulating layer 141 . Since the first interlayer insulating layer 141 has a predetermined dielectric constant, the capacitor CAP may be formed by the first capacitor electrode CAE1 , the second capacitor electrode CAE2 , and the first interlayer insulating layer 141 . .
  • the second capacitor electrode CAE2 may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu). Or it may be formed of a single layer or multiple layers made of an alloy thereof.
  • a second interlayer insulating layer 142 may be disposed on the second capacitor electrode CAE2 .
  • the second interlayer insulating layer 142 may include an inorganic layer, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • a data conductive layer including a connection electrode ANDE and a first power line VL1 may be disposed on the second interlayer insulating layer 142 .
  • the connection electrode ANDE penetrates through the gate insulating layer 130 , the first interlayer insulating layer 141 , and the second interlayer insulating layer 142 to expose the first electrode SE of the first transistor T1 . It may be connected to the first electrode SE of the first transistor T1 through DCT.
  • a first power voltage may be applied to the first power line VL1 .
  • the first power wiring VL1 may extend in the first direction (X-axis direction), but is not limited thereto.
  • the data conductive layer may include any one of molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), and copper (Cu) or an alloy thereof. It may be formed as a single layer or multiple layers made of
  • a planarization layer 160 for planarizing a step caused by the first transistors T1 may be disposed on the connection electrode ANDE.
  • the planarization film 160 may be formed of an organic film such as an acrylic resin, an epoxy resin, a phenolic resin, a polyamide resin, or a polyimide resin. have.
  • a first alignment electrode 171 , a second alignment electrode 173 , and an internal bank 191 may be disposed on the planarization layer 160 .
  • the inner bank 191 may be disposed in the first opening OA1 defined by the outer bank 192 .
  • the light emitting devices 172 may be disposed between the inner banks 191 adjacent to each other.
  • the internal bank 191 may include a lower surface in contact with the planarization layer 160 , an upper surface facing the lower surface, and side surfaces between the upper and lower surfaces.
  • the inner bank 191 may have a trapezoidal cross-sectional shape, but is not limited thereto.
  • the inner bank 191 is made of an organic film such as photosensitive resin, acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, etc. can be formed.
  • a photosensitive resin it may be a positive photoresist or a negative photoresist.
  • the first alignment electrode 171 may be disposed on the planarization layer 160 and the internal bank 191 .
  • the first alignment electrode 171 may be disposed on at least one side surface and an upper surface of the internal bank 191 .
  • the first alignment electrode 171 may be connected to the connection electrode ANDE through the pixel contact hole PCT passing through the planarization layer 160 . Accordingly, the first alignment electrode 171 may be electrically connected to the second electrode DE of the first transistor T1 .
  • the pixel contact hole PCT may overlap the external bank 192 in the third direction (Z-axis direction).
  • the pixel contact hole PCT may be disposed between the first opening OA1 and the second opening OA2 .
  • the second alignment electrode 173 may be disposed on the planarization layer 160 and the internal bank 191 .
  • the second alignment electrode 173 may be disposed on at least one side surface and an upper surface of the inner bank 191 .
  • the second alignment electrode 173 may be connected to the first power line VL1 through the common contact hole CCT passing through the planarization layer 160 .
  • the common contact hole CCT may overlap the external bank 192 in the third direction (Z-axis direction).
  • the common contact hole CCT may be disposed between the first opening OA1 and the second opening OA2 .
  • the first alignment electrode 171 and the second alignment electrode 173 may include a conductive material having high reflectance.
  • the first alignment electrode 171 and the second alignment electrode 173 may include a metal such as silver (Ag), copper (Cu), or aluminum (Al). Accordingly, among the light emitted from the light emitting device 172 , the light traveling to the first alignment electrode 171 and the second alignment electrode 173 is reflected by the first alignment electrode 171 and the second alignment electrode 173 . It may proceed to the upper portion of the light emitting devices 172 .
  • a first insulating layer 181 may be disposed on the first alignment electrode 171 and the second alignment electrode 173 .
  • the first insulating layer 181 may be disposed on the exposed planarization layer 160 without being covered by the first alignment electrode 171 and the second alignment electrode 173 .
  • the first insulating layer 181 may include an inorganic layer, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • the external bank 192 may be disposed on the first insulating layer 181 .
  • the external bank 192 may define a first opening OA1 and a second opening OA2 .
  • the outer bank 192 may not overlap the inner bank 191 .
  • the external bank 192 may include a lower surface in contact with the first insulating layer 181 , an upper surface facing the lower surface, and side surfaces between the upper and lower surfaces.
  • the outer bank 192 may have a trapezoidal cross-sectional shape, but is not limited thereto.
  • the external bank 192 is made of an organic film such as photosensitive resin, acrylic resin, epoxy resin, phenolic resin, polyamide resin, polyimide resin, etc. can be formed.
  • the inner bank 191 when the inner bank 191 is formed of a photosensitive resin, it may be a positive photoresist or a negative photoresist.
  • the light emitting devices 172 may be disposed on the first insulating layer 181 .
  • a second insulating layer 182 may be disposed on the light emitting devices 172 .
  • the second insulating layer 182 may be disposed on the external bank 192 .
  • the second insulating layer 182 may be disposed on the first alignment electrode 171 and the second alignment electrode 173 that are not covered by the first insulating layer 181 in the second opening OA2 and are exposed.
  • the second insulating layer 182 may include an inorganic layer, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • the first contact electrode 174 may be connected to the first alignment electrode 171 through the first contact contact hole CCT1 penetrating the first insulating layer 181 .
  • the first contact contact hole CCT1 may overlap the internal bank 191 in the third direction (Z-axis direction).
  • the first contact electrode 174 may contact one end of the light emitting device 172 . For this reason, one end of the light emitting device 172 may be electrically connected to the first alignment electrode 171 through the first contact electrode 174 .
  • the first contact electrode 174 may be disposed on the second insulating layer 182 .
  • a third insulating layer 183 may be disposed on the first contact electrode 174 .
  • the third insulating layer 183 may be disposed to cover the first contact electrode 174 to electrically separate the first contact electrode 174 and the second contact electrode 175 .
  • the third insulating layer 183 may cover the second insulating layer 182 disposed on the external bank 192 .
  • the third insulating layer 183 may be disposed in the separation area SA1 of the first alignment electrode 171 and the separation area SA2 of the second alignment electrode 173 in the second opening OA2 . That is, the third insulating layer 183 may be disposed on the planarization layer 160 exposed without being covered by the first alignment electrode 171 and the second alignment electrode 173 in the second opening OA2 .
  • the third insulating layer 183 may include an inorganic layer, for example, silicon oxide (SiOx), silicon nitride (SiNx), or silicon oxynitride (SiOxNy).
  • the second contact electrode 175 may be connected to the second alignment electrode 173 through a second contact contact hole CCT2 passing through the first insulating layer 181 .
  • the second contact contact hole CCT2 may overlap the internal bank 191 in the third direction (Z-axis direction).
  • the second contact electrode 175 may contact one end of the light emitting device 172 . For this reason, one end of the light emitting device 172 may be electrically connected to the second alignment electrode 173 through the second contact electrode 175 .
  • the second contact electrode 175 may be disposed on the third insulating layer 183 .
  • the first contact electrode 174 and the second contact electrode 175 may be made of a transparent conductive oxide (TCO) such as indium tin oxide (ITO) and indium zinc oxide (IZO) that can transmit light. have. It is possible to avoid blocking the light emitted from the light emitting devices 172 by the first contact electrode 174 and the second contact electrode 175 .
  • TCO transparent conductive oxide
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • each of the light emitting devices 172 is electrically connected to the drain electrode D of the first transistor T1 through the first contact electrode 174 and the first alignment electrode 171 , and the other end is the second end It is connected to the first power line VL1 through the second contact electrode 175 and the second alignment electrode 173 . Therefore, each of the light emitting devices 172 may emit light according to a current flowing from one end to the other.
  • the first wavelength conversion layer QDL is disposed on the first sub-pixel SP1
  • the second wavelength conversion layer is disposed on the second sub-pixel SP2
  • the transparent insulating layer is disposed on the third sub-pixel SP3 .
  • Each of the light emitting devices 172 of the first sub-pixel SP1 , the second sub-pixel SP2 , and the third sub-pixel SP3 may emit a third light.
  • the third light may be light of a short wavelength such as blue light or ultraviolet light having a central wavelength band in a range of 370 nm to 490 nm.
  • the first wavelength conversion layer QDL may convert the third light emitted from the light emitting devices 172 of the first sub-pixel SP1 into the first light.
  • the first light may be red light having a central wavelength band in a range of 600 nm to 750 nm.
  • the second wavelength conversion layer may convert the third light emitted from the light emitting devices 172 of the second sub-pixel SP2 into the second light.
  • the second light may be green light having a central wavelength band in a range of 480 nm to 560 nm.
  • Each of the first wavelength conversion layer QDL and the second wavelength conversion layer may include a base resin, a wavelength shifter, and a scatterer.
  • the base resin may be a material having high light transmittance and excellent dispersion characteristics for a wavelength shifter and a scatterer.
  • the base resin may include an organic material such as an epoxy-based resin, an acrylic resin, a cardo-based resin, or an imide-based resin.
  • a wavelength shifter may convert or shift a wavelength range of incident light.
  • the wavelength shifter may be a quantum dot, a quantum bar, or a phosphor.
  • the size of the quantum dots of the first wavelength conversion layer QDL may be different from the size of the quantum dots of the second wavelength conversion layer.
  • the scatterer may scatter incident light in a random direction without substantially converting a wavelength of light passing through the first wavelength conversion layer QDL or the second wavelength conversion layer. Accordingly, the path length of light passing through the first wavelength conversion layer QDL or the second wavelength conversion layer may be increased, and thus color conversion efficiency by the wavelength shifter may be increased.
  • the scatterers may be light scattering particles.
  • the scatterer may include titanium oxide (TiO2), silicon oxide (SiO2), zirconium oxide (ZrO2), aluminum oxide (Al2O3), indium oxide (In2O3), zinc oxide (ZnO), or tin oxide (SnO2). It may be a metal oxide particle.
  • the scatterer may be an organic particle such as an acrylic resin or a urethane resin.
  • the transparent insulating film may pass light of a short wavelength, such as blue light or ultraviolet light, as it is.
  • the transparent insulating film may be formed of an organic film having high transmittance.
  • the first wavelength conversion layer QDL may be disposed on the second contact electrode 175 and the third insulating layer 183 in the first sub-pixel SP1 . Meanwhile, since the arrangement of the second wavelength conversion layer disposed on the second sub-pixel SP2 and the arrangement of the transparent insulating layer disposed on the third sub-pixel SP3 are substantially the same as those of the first wavelength conversion layer QDL, the first wavelength conversion layer QDL Description of the arrangement of the two-wavelength conversion layer and the arrangement of the transparent insulating film is omitted.
  • a first color filter may be disposed on the first wavelength conversion layer QDL.
  • the first color filter may transmit the first light, for example, light of a red wavelength band. Therefore, among the short-wavelength light emitted from the light emitting devices 172 of the first sub-pixel SP1 , light that is not converted to the first light may not pass through the first color filter. In contrast, the first light converted by the first wavelength conversion layer QDL may pass through the first color filter.
  • a second color filter may be disposed on the second wavelength conversion layer.
  • the second color filter may transmit the second light, for example, light of a green wavelength band. Therefore, among the short-wavelength light emitted from the light emitting devices 172 of the second sub-pixel SP2 , light that is not converted to the second light may not pass through the second color filter. In contrast, the second light converted by the second wavelength conversion layer may pass through the second color filter.
  • a third color filter may be disposed on the transparent insulating layer.
  • the third color filter may transmit the third light, for example, light of a blue wavelength band. Therefore, light of a short wavelength emitted from the light emitting devices 172 of the third sub-pixel SP3 may pass through the third color filter.
  • a black matrix may be disposed on the color filters.
  • a black matrix may be disposed between the color filters.
  • the black matrix may include a light blocking material capable of blocking light.
  • the black matrix may include an inorganic black pigment such as carbon black or an organic black pigment.
  • the second sub-pixel SP2 and the third sub-pixel SP3 are substantially the same as the first sub-pixel SP1 described with reference to FIG. 22 , except for the wavelength conversion layer QDL1 and the first color filter. Since they are the same, descriptions of the second sub-pixel SP2 and the third sub-pixel SP3 will be omitted.

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Abstract

표시 장치는 발광 소자들을 갖는 화소들을 포함하는 표시 패널, 디지털 비디오 데이터의 입력 프레임 주파수에 따라 표시 패널의 구동 프레임 주파수를 가변하는 타이밍 제어부, 및 디지털 비디오 데이터에 따라 데이터 전압들을 출력하는 데이터 구동부를 구비하고, 표시 패널은 제1 프레임 기간 동안 제1 프레임 주파수로 구동하고, 제2 프레임 기간 동안 제1 프레임 주파수보다 낮은 제2 프레임 주파수로 구동하고, 제2 프레임 기간은 화소들 각각에 데이터 전압들 중에서 그에 대응되는 데이터 전압이 인가되는 데이터 어드레싱 기간 및 화소들 각각에 데이터 전압이 인가되지 않는 블랭크 기간을 포함하며, 블랭크 기간은 발광 소자의 제1 전극을 초기화 전압으로 초기화하는 기간을 포함한다.

Description

표시 장치
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 표시 장치는 화상을 표시하는 장치로서 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다.
최근에 표시 장치는 게이밍(gaming) 디스플레이 구현시 빠른 화면 전환에 대응하기 위해 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터를 입력 받는다. 이 경우, 표시 장치는 프레임 주파수에 따라 블랭크 기간에 차이가 발생할 수 있다. 예를 들어, 프레임 주파수가 낮을수록 표시 장치의 블랭크 기간은 길어질 수 있다. 이로 인해, 낮은 프레임 주파수에 의해 표시되는 영상의 휘도와 높은 프레임 주파수에 의해 표시되는 영상의 휘도 간의 차이가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 구동하더라도, 낮은 프레임 주파수에 의해 표시되는 영상의 휘도와 높은 프레임 주파수에 의해 표시되는 영상의 휘도 간의 차이가 발생하는 것을 방지하거나 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 광을 발광하는 발광 소자들을 갖는 화소들을 포함하는 표시 패널, 디지털 비디오 데이터의 입력 프레임 주파수에 따라 상기 표시 패널의 구동 프레임 주파수를 가변하는 타이밍 제어부, 및 상기 디지털 비디오 데이터에 따라 데이터 전압들을 출력하는 데이터 구동부를 구비한다. 상기 타이밍 제어부의 제어에 의해 제1 프레임 주파수에 대응하는 제1 프레임 기간과 상기 제1 프레임 주파수보다 낮은 제2 프레임 주파수에 대응하는 제2 프레임 기간이 설정된다. 상기 제2 프레임 기간은 상기 화소들 각각에 상기 데이터 전압들 중에서 그에 대응되는 데이터 전압이 인가되는 데이터 어드레싱 기간 및 상기 화소들 각각에 상기 데이터 전압이 인가되지 않는 블랭크 기간을 포함한다. 상기 블랭크 기간은 상기 발광 소자의 제1 전극을 초기화 전압으로 초기화하는 초기화 기간을 포함한다.
상기 블랭크 기간의 길이는 상기 데이터 어드레싱 기간의 길이와 동일하거나 상기 데이터 어드레싱 기간의 길이보다 길 수 있다.
상기 블랭크 기간은 복수의 초기화 기간들을 포함할 수 있다.
상기 제2 프레임 기간은 상기 제1 프레임 기간 이후에 배치될 수 있다.
상기 타이밍 제어부는 상기 제1 프레임 기간 동안 상기 타이밍 제어부에 입력된 제1 디지털 비디오 데이터를 상기 제2 프레임 기간 동안 상기 데이터 구동부에 출력하고, 상기 데이터 구동부는 상기 제2 프레임 기간 동안 상기 제1 디지털 비디오 데이터에 따라 상기 데이터 전압들을 출력할 수 있다.
상기 표시 패널은 제3 프레임 기간 동안 상기 제1 프레임 주파수보다 낮고 상기 제2 프레임 주파수보다 높은 제3 프레임 주파수로 구동하고, 상기 제3 프레임 기간은 상기 데이터 어드레싱 기간과 상기 블랭크 기간을 포함할 수 있다.
상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수와 동일할 수 있다.
상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수보다 많을 수 있다.
상기 제3 프레임 기간의 데이터 어드레싱 기간은 상기 제2 프레임 기간의 데이터 어드레싱 기간과 동일할 수 있다.
상기 화소들 각각은 상기 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 데이터 배선 사이에 배치되는 제2 트랜지스터, 상기 제1 트랜지스터의 제1 전극과 상기 센싱 배선 사이에 배치되는 제3 트랜지스터, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극 사이에 배치되는 제4 트랜지스터, 상기 발광 소자의 제1 전극과 상기 센싱 배선 사이에 배치되는 제5 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함할 수 있다.
상기 제1 프레임 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
상기 제2 프레임 기간의 상기 데이터 어드레싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
제1 센싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 제1 트랜지스터의 문턱 전압을 샘플링하고, 상기 센싱 배선을 통해 상기 제1 트랜지스터의 문턱 전압을 감지할 수 있다.
상기 제2 센싱 기간 동안 상기 센싱 배선을 통해 상기 발광 소자의 제1 전극의 전압을 감지할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 데이터 전압이 인가되는 데이터 배선, 스캔 신호가 인가되는 스캔 배선, 센싱 신호가 인가되는 센싱 배선, 발광 신호가 인가되는 발광 배선, 바이어스 신호가 인가되는 바이어스 배선, 및 상기 데이터 배선, 상기 스캔 배선, 상기 센싱 배선, 상기 발광 배선, 및 상기 바이어스 배선에 연결되는 화소를 구비한다. 상기 화소는 구동 전류에 따라 광을 발광하는 발광 소자, 상기 데이터 전압에 따라 상기 발광 소자에 상기 구동 전류를 인가하는 제1 트랜지스터, 상기 스캔 배선의 상기 스캔 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 데이터 배선에 연결하는 제2 트랜지스터, 상기 센싱 배선의 상기 스캔 센싱 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 센싱 배선에 연결하는 제3 트랜지스터, 상기 발광 배선의 상기 발광 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 발광 소자의 제1 전극에 연결하는 제4 트랜지스터, 상기 바이어스 배선의 상기 스캔 바이어스 신호에 따라 상기 발광 소자의 제1 전극을 상기 센싱 배선에 연결하는 제5 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함한다. 상기 화소는 상기 화소에 상기 데이터 전압이 인가되지 않는 블랭크 기간 동안 상기 발광 소자의 제1 전극을 상기 센싱 배선의 초기화 전압으로 초기화하는 초기화 기간을 포함한다.
제1 프레임 기간은 제1 기간과 제2 기간을 포함하고, 상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
제2 프레임 기간은 상기 화소에 상기 데이터 전압이 인가되는 데이터 어드레싱 기간과 상기 블랭크 기간을 포함하고, 상기 데이터 어드레싱 기간은 제1 기간과 제2 기간을 포함하며, 상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고, 상기 제3 기간 동안 상기 제1 초기화 기간에 해당하며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 오프 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 온 전압을 가지고, 상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 갖는 제4 기간을 가질 수 있다.
상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고, 상기 제3 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 오프 전압을 가지며, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 온 전압을 가지고, 상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가질 수 있다.
상기 제1 트랜지스터의 제1 전극의 전압을 감지하는 제1 센싱 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고, 상기 제1 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 온 전압을 가지며, 상기 발광 신호와 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 스캔 센싱 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제3 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
상기 발광 소자의 제1 전극의 전압을 감지하는 제2 센싱 기간은 제1 기간과 제2 기간을 포함하고, 상기 제1 기간 동안 상기 스캔 바이어스 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 구동 방법에 의하면, 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터를 입력 받는 경우, 프레임 주파수에 따라 프레임 기간의 길이에 차이가 발생할 수 있으나, 프레임 기간의 길이에 따라 추가적인 휘도 밸리를 강제로 생성함으로써, 프레임 기간들 사이의 서브 휘도의 차이를 줄이거나 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3은 일 실시예에 따른 디지털 비디오 데이터의 입력 프레임 주파수와 표시 장치의 구동 프레임 주파수를 보여주는 타이밍 도이다.
도 4는 표시 장치의 구동 프레임 주파수가 60Hz와 120Hz인 경우, 서브 화소의 휘도를 보여주는 타이밍 도이다.
도 5는 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 6은 표시 장치의 구동 프레임 주파수가 60Hz와 240Hz인 경우, 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예와, 휘도 밸리를 보여주는 타이밍 도이다.
도 7은 표시 장치의 구동 프레임 주파수에 따른 원래 휘도 밸리의 개수, 추가 생성된 휘도 밸리의 개수, 및 총 휘도 밸리의 개수를 보여주는 표이다.
도 8은 제1 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 9와 도 10은 제1 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 11은 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 12와 도 13은 도 11의 제2 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 14는 제1 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 15와 도 16은 제1 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 17은 제2 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 18은 제2 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도이다.
도 19는 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 또 다른 예를 보여주는 타이밍 도이다.
도 20은 일 실시예에 따른 화소의 일 예를 보여주는 레이아웃 도이다.
도 21은 도 20의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 22는 도 20의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 데이터 구동부(200), 타이밍 제어부(300), 전원 공급부(400), 데이터 회로 보드(500), 및 제어 회로 보드(600)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 서브 화소들이 배치될 수 있다.
서브 화소들 각각은 광을 발광하는 발광 소자로서 유기 발광 다이오드(organic light emitting diode (OLED)) 또는 무기 반도체 소자를 포함하거나, 초소형 발광 다이오드(micro light emitting diode (micro LED))를 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 데이터 회로 보드(500)들과 연결되기 위해 표시 패드(DP)들이 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
데이터 회로 보드(500)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드(DP)들 상에 배치될 수 있다. 데이터 회로 보드(500)들은 이방성 도전 필름(anisotropic conductive film)과 같은 도전 접착 부재를 이용하여 표시 패드(DP)들에 부착될 수 있다. 이로 인해, 데이터 회로 보드(500)들은 표시 패널(100)의 신호 배선들에 전기적으로 연결될 수 있다. 표시 패널(100)은 데이터 회로 보드(500)들을 통해 바이어스 데이터 전압들, 계조 데이터 전압들, 구동 전압들 등을 입력 받을 수 있다. 데이터 회로 보드(500)들은 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
데이터 구동부(200)들은 바이어스 데이터 전압들과 계조 데이터 전압들을 생성할 수 있다. 데이터 구동부(200)들은 바이어스 데이터 전압들과 계조 데이터 전압들을 데이터 회로 보드(500)들을 통해 표시 패널(100)에 공급할 수 있다.
데이터 구동부(200)들 각각은 집적회로(integrated circuit, IC)로 형성되어 데이터 회로 보드(500) 상에 부착될 수 있다. 또는, 데이터 구동부(200)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
제어 회로 보드(600)는 이방성 도전 필름, SAP과 같은 저저항(低抵抗) 고신뢰성 소재 등을 이용하여 데이터 회로 보드(500)들에 부착될 수 있다. 제어 회로 보드(600)는 데이터 회로 보드(500)들에 전기적으로 연결될 수 있다. 제어 회로 보드(600)는 연성 인쇄 회로 보드(flexible printed circuit board) 또는 인쇄 회로 보드(printed circuit board)일 수 있다.
타이밍 제어부(300)와 전원 공급부(400) 각각은 집적회로(IC)로 형성되어 제어 회로 보드(600) 상에 부착될 수 있다. 타이밍 제어부(300)는 디지털 비디오 데이터를 데이터 구동부(200)들에 공급할 수 있다. 전원 공급부(400)는 표시 패널(100)의 서브 화소들과 데이터 구동부(200)들을 구동하기 위한 구동 전압들을 생성하여 출력할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 데이터 구동부(200)들을 포함하는 데이터 구동 그룹(200G), 타이밍 제어부(300), 및 전원 공급부(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 연결되는 스캔 배선(SWL)들, 스캔 센싱 배선(SSL)들, 발광 배선(EML)들, 스캔 바이어스 배선(SBL)들, 데이터 배선(DL)들, 및 센싱 배선(SL)들이 배치될 수 있다.
스캔 배선(SWL)들, 스캔 센싱 배선(SSL)들, 발광 배선(EML)들, 및 스캔 바이어스 배선(SBL)들은 제1 방향(X축 방향)으로 연장될 수 있다. 데이터 배선(DL)들과 센싱 배선(SL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장될 수 있다.
서브 화소(SP)들 각각은 스캔 배선(SWL)들 중 어느 하나, 발광 배선(EML)들 중 어느 하나, 스캔 바이어스 배선(SBL)들 중 어느 하나, 데이터 배선(DL)들 중 어느 하나, 및 센싱 배선(SL)들 중 어느 하나에 연결될 수 있다. 서브 화소(SP)에 대한 자세한 설명은 도 5를 결부하여 후술한다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 배선(SWL)들에 스캔 신호들을 인가하고, 스캔 센싱 배선(SSL)들에 스캔 센싱 신호들을 인가하며, 발광 배선(EML)들에 발광 신호들을 인가하고, 및 스캔 바이어스 배선(SBL)들에 스캔 바이어스 신호들을 인가하는 스캔 구동부(110)가 배치될 수 있다. 도 2에서는 스캔 구동부(110)가 표시 패널(100)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 타이밍 제어부(300)에 연결될 수 있다. 스캔 구동부(110)는 타이밍 제어부(300)로부터 스캔 제어 신호(SCS), 센싱 제어 신호(SSS), 발광 제어 신호(ECS), 및 바이어스 제어 신호(BCS)를 입력 받을 수 있다. 스캔 구동부(110)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 스캔 배선(SWL)들에 출력하고, 센싱 제어 신호(SSS)에 따라 스캔 센싱 신호들을 생성하여 스캔 센싱 배선(SSL)들에 출력할 수 있다. 또한, 스캔 구동부(110)는 발광 제어 신호(ECS)에 따라 발광 신호들을 생성하여 발광 배선(EML)들에 출력하고, 바이어스 제어 신호(BCS)에 따라 스캔 바이어스 신호들을 생성하여 스캔 바이어스 배선(SBL)들에 출력할 수 있다.
데이터 구동부(200)들 각각은 디지털 비디오 데이터(DATA)를 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력한다. 스캔 신호들과 데이터 전압들은 동기화되어 공급됨으로써, 스캔 구동부(110)의 스캔 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급될 수 있다.
타이밍 제어부(300)는 외부의 그래픽 장치(700)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 예를 들어, 외부의 그래픽 장치(700)는 컴퓨터의 그래픽 카드일 수 있으나, 이에 한정되지 않는다.
타이밍 제어부(300)는 타이밍 신호들에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS), 센싱 제어 신호(SSS), 발광 제어 신호(ECS), 및 바이어스 제어 신호(BCS)를 생성하고, 데이터 구동부(200)들의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(300)는 데이터 구동 그룹(200G)의 데이터 구동부(200)들로부터 센싱 데이터(SD)를 입력 받는다. 센싱 데이터(SD)는 서브 화소(SP)들 각각의 구동 트랜지스터의 전자 이동도 또는 문턱전압과 같은 구동 트랜지스터의 특성을 센싱한 데이터이다. 타이밍 제어부(300)는 서브 화소(SP)들 각각의 구동 트랜지스터의 특성을 보상하기 위해, 센싱 데이터(SD)를 디지털 비디오 데이터(DATA)에 적용할 수 있다. 센싱 데이터(SD)는 제어 회로 보드(600)에 배치되는 별도의 메모리에 저장할 수 있다.
타이밍 제어부(300)는 스캔 제어 신호(SCS), 센싱 제어 신호(SSS), 발광 제어 신호(ECS), 및 바이어스 제어 신호(BCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(200)들로 출력한다.
전원 공급부(400)는 복수의 구동 전압들을 생성하여 표시 패널(100)과 데이터 구동부(200)들에 출력할 수 있다. 전원 공급부(400)는 제1 구동 전압(VDD)과 제2 구동 전압(VSS)을 표시 패널(100)로 출력하고, 초기화 전압(VINT)을 데이터 구동부(200)들로 출력할 수 있다. 제1 구동 전압(VDD)은 서브 화소들 각각의 발광 소자를 구동하기 위한 고전위 구동 전압이고, 제2 구동 전압(VSS)은 서브 화소들 각각의 발광 소자를 구동하기 위한 저전위 구동 전압이며, 초기화 전압(VINT)은 서브 화소들 각각의 구동 트랜지스터의 제1 전극을 초기화하기 위해 센싱 배선(SL)들에 인가되는 전압일 수 있다.
도 3은 일 실시예에 따른 디지털 비디오 데이터의 입력 프레임 주파수와 표시 장치의 구동 프레임 주파수를 보여주는 타이밍 도이다.
도 3에서 "INPUT DATA"는 외부의 그래픽 장치(700)로부터 입력되는 디지털 비디오 데이터(DATA)를 가리키고, "DISPLAY DATA"는 표시 장치(10)에서 화상을 표시하는데 사용되는 디지털 비디오 데이터(DATA)를 가리킨다.
도 3을 참조하면, 외부의 그래픽 장치(700)로부터 입력되는 디지털 비디오 데이터(DATA)는 프레임 기간별로 상이한 프레임 주파수를 가질 수 있다. 예를 들어, 그래픽 장치(700)는 제1 프레임 기간(FR1), 제2 프레임 기간(FR2), 제4 프레임 기간(FR4), 및 제5 프레임 기간(FR5) 동안 240Hz의 프레임 주파수로 디지털 비디오 데이터(DATA)를 출력하고, 제3 프레임 기간(FR3)과 제6 프레임 기간(FR6) 동안 80Hz의 프레임 주파수로 디지털 비디오 데이터(DATA)를 출력할 수 있다. 이 경우, 제3 프레임 기간(FR3)과 제6 프레임 기간(FR6) 각각의 길이는 제1 프레임 기간(FR1), 제2 프레임 기간(FR2), 제4 프레임 기간(FR4), 및 제5 프레임 기간(FE) 각각의 길이보다 대략 3 배 길 수 있다.
구체적으로, 그래픽 장치(700)는 제1 프레임 기간(FR1) 동안 240Hz의 프레임 주파수로 제1 디지털 비디오 데이터(DATA1)를 출력하고, 제2 프레임 기간(FR2) 동안 240Hz의 프레임 주파수로 제2 디지털 비디오 데이터(DATA2)를 출력할 수 있다. 또한, 그래픽 장치(700)는 제3 프레임 기간(FR3) 동안 80Hz의 프레임 주파수로 제3 디지털 비디오 데이터(DATA3)를 출력하고, 제4 프레임 기간(FR4) 동안 240Hz의 프레임 주파수로 제4 디지털 비디오 데이터(DARA4)를 출력할 수 있다. 또한, 그래픽 장치(700)는 제5 프레임 기간(FR5) 동안 80Hz의 프레임 주파수로 제5 디지털 비디오 데이터(DATA5)를 출력하고, 제6 프레임 기간(FR6) 동안 240Hz의 프레임 주파수로 제6 디지털 비디오 데이터(DARA6)를 출력할 수 있다.
표시 장치(10)는 제N 프레임 기간 동안 그래픽 장치(700)로부터 제N-1 프레임 기간 동안 입력된 디지털 비디오 데이터(DATA)에 따라 화상을 표시한다. 예를 들어, 표시 장치(10)는 제2 프레임 기간(FR2) 동안 그래픽 장치(700)로부터 제1 프레임 기간 동안 입력된 제1 디지털 비디오 데이터(DATA1)에 따라 화상을 표시한다.
구체적으로, 표시 장치(10)의 타이밍 제어부(300)는 제2 프레임 기간(FR2) 동안 제1 디지털 비디오 데이터(DATA1)에 따라 화상을 표시하고, 제3 프레임 기간(FR3) 동안 제2 디지털 비디오 데이터(DATA2)에 따라 화상을 표시하도록 제어한다. 표시 장치(10)의 타이밍 제어부(300)는 제4 프레임 기간(FR4) 동안 제3 디지털 비디오 데이터(DATA3)에 따라 화상을 표시하고, 제5 프레임 기간(FR5) 동안 제4 디지털 비디오 데이터(DATA4)에 따라 화상을 표시하도록 제어한다. 표시 장치(10)의 타이밍 제어부(300)는 제6 프레임 기간(FR6) 동안 제5 디지털 비디오 데이터(DATA5)에 따라 화상을 표시하도록 제어한다.
즉, 데이터 구동부(200)는 제2 프레임 기간(FR2) 동안 제1 디지털 비디오 데이터(DATA1)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력하고, 제3 프레임 기간(FR3) 동안 제2 디지털 비디오 데이터(DATA2)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력한다. 표시 장치(10)는 제4 프레임 기간(FR4) 동안 제3 디지털 비디오 데이터(DATA3)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력하고, 제5 프레임 기간(FR5) 동안 제4 디지털 비디오 데이터(DATA4)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력한다. 표시 장치(10)는 제6 프레임 기간(FR6) 동안 제5 디지털 비디오 데이터(DATA5)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력한다.
표시 장치(10)는 프레임 기간들(FR1~FR6) 각각의 길이와 상관없이 최대 프레임 주파수로 화상을 표시한다. 예를 들어, 표시 장치(10)의 최대 프레임 주파수가 240Hz인 경우, 프레임 기간들(FR1~FR6) 각각에서 240Hz의 프레임 주파수로 화상을 표시한다. 이 경우, 80Hz의 프레임 주파수로 구동하는 제3 프레임 기간(FR3)과 제6 프레임 기간(FR6)은 데이터 어드레싱 기간(ADR)과 블랭크 기간(BNK)을 포함할 수 있다. 데이터 어드레싱 기간(ADR)은 디지털 비디오 데이터에 따라 서브 화소(SP)들 각각에 데이터 전압을 공급하는 기간이다. 데이터 어드레싱 기간(ADR)의 길이는 최대 프레임 주파수의 프레임 기간의 길이와 실질적으로 동일할 수 있다. 즉, 데이터 어드레싱 기간(ADR)의 길이는 제1 프레임 기간(FR1)의 길이, 제2 프레임 기간(FR2)의 길이, 제4 프레임 기간(FR4)의 길이, 및 제5 프레임 기간(FR5)의 길이와 실질적으로 동일할 수 있다. 블랭크 기간(BNK)은 서브 화소(SP)들 각각에 데이터 전압을 공급하지 않는 기간이다. 블랭크 기간(BNK)은 데이터 어드레싱 기간(ADR)과 실질적으로 동일하거나 데이터 어드레싱 기간(ADR)보다 길 수 있다.
도 3과 같이, 외부의 그래픽 장치(700)가 게이밍(gaming) 디스플레이 구현시 빠른 화면 전환에 대응하기 위해 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터(DATA)를 출력함으로써, 표시 장치(10)의 구동 프레임 주파수를 디지털 비디오 데이터(DATA)의 입력 프레임 주파수에 맞출 수 있다. 그러므로, 표시 장치(10)의 구동 프레임 주파수와 디지털 비디오 데이터(DATA)의 입력 프레임 주파수의 불일치로 인한 화상 품질 저하를 방지할 수 있다.
또한, 프레임 기간의 프레임 주파수가 낮을수록 프레임 기간의 블랭크 기간(BNK)이 길어질 수 있다. 이 경우, 낮은 프레임 주파수로 구동되는 프레임 기간 동안 표시 장치(10)에 표시되는 화상의 휘도와 높은 프레임 주파수로 구동되는 프레임 기간 동안 표시되는 화상의 휘도가 상이할 수 있다. 이하에서는 도 4를 결부하여 프레임 주파수에 따른 표시 장치(10)에 표시되는 화상의 휘도를 상세히 설명한다.
도 4는 표시 장치의 구동 프레임 주파수가 60Hz와 120Hz인 경우, 서브 화소의 휘도를 보여주는 타이밍 도이다.
도 4에서는 표시 장치(10)가 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1)은 120Hz의 프레임 주파수에 대응하는 프레임 기간이고, 제3 프레임 기간(FR3_1) 동안 60Hz의 프레임 주파수에 대응하는 프레임 기간인 것을 예시하였다.
도 4를 참조하면, 서브 화소(SP)는 데이터 전압이 공급되는 기간 동안 발광하지 않기 때문에, 서브 화소(SP)의 휘도는 프레임 기간들(FR1_1, FR2_1, FR3_1) 각각에서 한 번의 휘도 밸리(LV)를 가진다. 휘도 밸리(LV)는 서브 화소(SP)가 데이터 전압이 공급되는 기간 동안 발광하지 않음으로써 발생하는 V자 형태의 휘도 곡선을 가리킨다.
제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 각각은 120Hz의 프레임 주파수에 대응하는 프레임 기간인 반면에, 제3 프레임 기간(FR3_1)은 60Hz의 프레임 주파수에 대응하는 프레임 기간이므로, 제3 프레임 기간(FR3_1)의 길이가 제1 프레임 기간(FR1_1)의 길이와 제2 프레임 기간(FR2_1)의 길이보다 대략 2배 길다. 예를 들어, 제1 프레임 기간(FR1_1)의 길이와 제2 프레임 기간(FR2_1)의 길이의 합이 제3 프레임 기간(FR3_1)의 길이와 실질적으로 동일할 수 있다.
제1 프레임 기간(FR1_1), 제2 프레임 기간(FR2_1), 및 제3 프레임 기간(FR3_1) 각각에서 한 번의 휘도 밸리(LV)가 존재한다. 즉, 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 두 번의 휘도 밸리(LV)가 존재하는 반면에, 제3 프레임 기간(FR3_1) 동안 한 번의 휘도 밸리(LV)가 존재하므로, 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 서브 화소(SP)의 휘도가 제3 프레임 기간(FR3_1) 동안 서브 화소(SP)의 휘도보다 낮을 수 있다. 특히, 서브 화소(SP)가 저계조의 화상을 표시하는 경우, 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 서브 화소(SP)의 휘도 대비 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 서브 화소(SP)의 휘도와 제3 프레임 기간(FR3_1) 동안 서브 화소(SP)의 휘도 간의 차이의 비율이 커질 수 있다. 그러므로, 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터(DATA)를 입력 받는 경우, 프레임 기간들 사이의 서브 화소(SP)의 휘도 차이를 줄이거나 방지할 필요가 있다.
도 5는 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 5를 참조하면, 서브 화소(SP)는 발광 소자(LE)들, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 커패시터(CAP)를 포함한다.
발광 소자(LE)들 각각은 제1 트랜지스터(T1)를 통해 공급되는 구동 전류에 따라 발광한다. 발광 소자(LE)들 각각은 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드, 또는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다. 발광 소자(LE)들 각각의 제1 전극에 연결되고, 제2 전극은 제2 전원 전압(VSS)이 인가되는 제2 전원 배선에 연결될 수 있다. 즉, 발광 소자(LE)들은 제1 트랜지스터(T1)의 제1 전극과 제2 전원 배선 사이에서 병렬로 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 전압(VDD)이 인가되는 제1 전원 배선(VDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제1 전극에 연결되고, 소스 전극은 발광 소자(LE)의 애노드 전극에 연결되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 라인(EVL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 배선(SWL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 배선(SWL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 데이터 배선(DL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 센싱 배선(SSL)의 스캔 센싱 신호에 의해 턴-온되어 센싱 배선(VIL)을 제1 트랜지스터(T1)의 제1 전극에 연결한다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 센싱 배선(SSL)에 연결되고, 제1 전극은 센싱 배선(VIL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제4 트랜지스터(T4)는 발광 배선(EML)의 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 발광 소자(LE)들 각각의 제1 전극에 연결한다. 제4 트랜지스터(T4)의 게이트 전극은 발광 배선(EML)에 연결되고, 제1 전극은 발광 소자(LE)들 각각의 제1 전극에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호에 의해 턴-온되어 센싱 배선(VIL)을 발광 소자(LE)들 각각의 제1 전극에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 스캔 바이어스 배선(SBL)에 연결되고, 제1 전극은 센싱 배선(VIL)에 연결되며, 제2 전극은 발광 소자(LE)들 각각의 제1 전극에 연결될 수 있다.
커패시터(CAP)는 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이에 형성된다. 커패시터(CAP)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제1 전극의 전압 간의 전압 차를 저장한다.
제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다.
도 5에서는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 에서는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각은 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 도 6, 도 8, 도 11, 도 16, 도 19, 및 도 21의 타이밍 도는 P 타입 MOSFET의 특성에 맞게 적절하게 수정될 수 있다.
도 6은 표시 장치의 구동 프레임 주파수가 60Hz와 240Hz인 경우, 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예와, 휘도 밸리를 보여주는 타이밍 도이다.
도 6에서는 표시 장치(10)가 제1 프레임 기간(FR1_2)은 240Hz의 프레임 주파수에 대응하는 프레임 기간이고, 제2 프레임 기간(FR2_2)은 60Hz의 프레임 주파수에 대응하는 프레임 기간이며, 제3 프레임 기간(FR3_2)은 120Hz의 프레임 주파수에 대응하는 프레임 기간인 것을 예시하였다.
도 6을 참조하면, 제2 프레임 기간(FR2_2)의 길이는 제1 프레임 기간(FR1_2)의 길이보다 대략 4배 길다. 또한, 제2 프레임 기간(FR2_2)의 길이는 제3 프레임 기간(FR3_2)의 길이보다 대략 2배 길다. 또한, 제3 프레임 기간(FR3_2)의 길이는 제1 프레임 기간(FR1_2)의 길이보다 대략 2배 길다. 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 길이는 제3 프레임 기간(FR3_2)의 데이터 어드레싱 기간(ADR)의 길이와 실질적으로 동일할 수 있다. 또한, 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 길이와 제3 프레임 기간(FR3_2)의 데이터 어드레싱 기간(ADR)의 길이는 제1 프레임 기간(FR1_2)의 길이와 실질적으로 동일할 수 있다.
제2 프레임 기간(FR2_2)의 블랭크 기간(BNK)의 길이는 제3 프레임 기간(FR3_2)의 블랭크 기간(BNK)의 길이보다 길 수 있다. 제3 프레임 기간(FR3_2)의 데이터 어드레싱 기간(ADR)의 길이와 블랭크 기간(BNK)의 길이는 실질적으로 동일할 수 있다. 제2 프레임 기간(FR2_2)의 블랭크 기간(BNK)의 길이는 제1 프레임 기간(FR1_2)의 길이보다 길다.
서브 화소(SP)는 데이터 전압이 공급되는 기간 동안 발광하지 않기 때문에, 서브 화소(SP)의 휘도는 프레임 기간들(FR1_2, FR2_2, FR3_2) 각각에서 게이트 온 전압(Von)의 스캔 신호(SW)가 인가되는 기간 동안 휘도 밸리(LV)를 가진다. 추가적으로, 제2 프레임 기간(FR2_2)의 길이는 제1 프레임 기간(FR1_3)의 길이보다 대략 4배 길기 때문에, 서브 화소(SP)의 휘도는 제2 프레임 기간(FR2_2) 동안 3 번의 추가적인 휘도 밸리(LV)를 가진다. 또한, 제3 프레임 기간(FR3_2)의 길이는 제1 프레임 기간(FR1_3)의 길이보다 대략 4배 길기 때문에, 서브 화소(SP)의 휘도는 제3 프레임 기간(FR3_2) 동안 1 번의 추가적인 휘도 밸리(LV)를 가진다.
추가적인 휘도 밸리(LV)는 발광 소자(LE)들 각각의 제1 전극의 전압을 초기화 전압으로 초기화함으로써 생성될 수 있다. 추가적인 휘도 밸리(LV)는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)가 인가되는 기간 동안 생성될 수 있다. 즉, 도 6에 도시된 제3 기간(t3)은 초기화 기간일 수 있다. 도 6에 도시된 제1 내지 제4 기간들에 대한 설명은 도 8 및 도 11을 결부하여 후술한다.
도 6과 같이, 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터(DATA)를 입력 받는 경우, 프레임 주파수에 따라 프레임 기간의 길이에 차이가 발생할 수 있으나, 프레임 기간의 길이에 따라 추가적인 휘도 밸리(LV)를 강제로 생성함으로써, 프레임 기간들 사이의 서브 휘도(SP)의 차이를 줄이거나 방지할 수 있다.
또한, 휘도 밸리(LV)의 개수는 프레임 기간의 길이에 의존할 수 있다. 즉, 프레임 기간의 길이가 길수록 휘도 밸리(LV)의 개수는 늘어날 수 있다. 프레임 기간의 길이는 프레임 주파수가 낮을수록 길어질 수 있다. 프레임 주파수에 따른 휘도 밸리(LV)의 개수는 도 7을 결부하여 후술한다.
도 7은 표시 장치의 구동 프레임 주파수에 따른 원래 휘도 밸리의 개수, 추가 생성된 휘도 밸리의 개수, 및 총 휘도 밸리의 개수를 보여주는 표이다.
도 7을 참조하면, 원래 휘도 밸리(LV)는 데이터 전압이 공급되는 기간에 발생되는 휘도 밸리(LV)를 가리킨다. 원래 휘도 밸리(LV)는 게이트 온 전압(Von)의 스캔 신호(SW)가 인가되는 기간 동안 생성될 수 있다.
추가 생성된 휘도 밸리(LV)는 발광 소자(LE)들 각각의 제1 전극의 전압을 초기화 전압으로 초기화함으로써 생성되는 휘도 밸리(LV)를 가리킨다. 추가 생성된 휘도 밸리(LV)는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)가 인가되는 기간 동안 생성될 수 있다.
총 휘도 밸리의 개수는 원래 휘도 밸리(LV)의 개수와 추가 생성된 휘도 밸리(LV)의 개수를 합한 개수를 가리킨다. 도 7에서는 표시 장치(10)의 최대 프레임 주파수가 240Hz인 것을 예시하였다. 최대 프레임 주파수에 해당하는 240Hz의 프레임 주파수에 대응되는 프레임 기간은 블랭크 기간을 포함하지 않는다. 그러므로, 휘도 밸리(LV)가 추가로 생성될 필요가 없다.
120Hz의 프레임 주파수에 대응하는 프레임 기간의 길이는 최대 프레임 주파수의 프레임 기간보다 대략 2배이기 때문에, 한 번의 휘도 밸리(LV)가 추가 생성될 수 있다. 한편, 120Hz보다 크고 240Hz보다 작은 프레임 주파수에 대응하는 프레임 기간은 블랭크 기간(BNK)을 포함할 수 있다. 하지만, 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간의 2배보다 짧다. 즉, 블랭크 기간(BNK)의 길이가 데이터 어드레싱 기간(ADR)의 길이보다 짧기 때문에, 휘도 밸리(LV)가 추가 생성되지 않을 수 있다.
80Hz의 프레임 주파수에 대응하는 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간보다 대략 3배이기 때문에, 두 번의 휘도 밸리(LV)가 추가 생성될 수 있다. 한편, 80Hz보다 크고 120Hz보다 작은 프레임 주파수에 대응하는 프레임 기간은 블랭크 기간(BNK)을 포함할 수 있다. 하지만, 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간의 2배보다 크고 3배보다 짧다. 즉, 블랭크 기간(BNK)의 길이가 데이터 어드레싱 기간(ADR)의 2배보다 짧기 때문에, 한 번의 휘도 밸리(LV)가 추가 생성될 수 있다.
60Hz에 대응하는 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간보다 대략 4배이기 때문에, 세 번의 휘도 밸리(LV)가 추가 생성될 수 있다. 한편, 60Hz보다 크고 80Hz보다 작은 프레임 주파수에 대응하는 프레임 기간은 블랭크 기간(BNK)을 포함할 수 있다. 하지만, 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간의 3배보다 크고 4배보다 짧다. 즉, 블랭크 기간(BNK)의 길이가 데이터 어드레싱 기간(ADR)의 3배보다 짧기 때문에, 두 번의 휘도 밸리(LV)가 추가 생성될 수 있다.
이상에서 살펴본 바와 같이, 프레임 주파수에 따른 추가 생성된 휘도 밸리의 개수는 수학식 1과 같이 산출된 프레임 주파수의 배수 값에서 소수점 자리를 버림으로써 산출될 수 있다.
Figure PCTKR2021011203-appb-img-000001
수학식 1에서, FRM은 프레임 주파수의 배수 값, MAXFR은 최대 프레임 주파수, CURFR은 현재 프레임 기간의 프레임 주파수일 수 있다.
도 8은 제1 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다. 도 8에서는 최대 프레임 주파수인 240Hz의 프레임 주파수로 구동되는 도 7의 제1 프레임 기간(FR1_2)을 예시하였다.
도 8을 참조하면, 제1 프레임 기간(FR1_2)은 제1 기간(t1)과 제2 기간(t2)을 포함할 수 있다. 제1 기간(t1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 공급하고, 제1 전극을 초기화 전압(VINT)으로 초기화하는 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 전류(Ids)에 따라 발광 소자(LE)들이 발광하는 기간이다.
스캔 배선(SWL)의 스캔 신호(SW)와 스캔 센싱 배선(SSL)의 센싱 신호(SS)는 제1 기간(t1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가진다. 발광 배선(EML)의 발광 신호(EM)는 제1 기간(t1)과 제2 기간(t2) 동안 게이트 온 전압(Von)을 가진다. 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제1 기간(t1)과 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가진다.
게이트 온 전압(Von)은 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)를 턴-온시킬 수 있는 전압이다. 게이트 오프 전압(Voff)은 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)를 턴-오프시킬 수 있는 전압이다. 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 N 타입 MOSFET인 경우, 게이트 온 전압(Von)은 10V 이상의 전압이고, 게이트 오프 전압(Voff)은 0V 이하의 전압일 수 있다.
도 9와 도 10은 제1 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 8 내지 도 10을 결부하여 제1 프레임 기간(FR1_2)의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 9와 같이 제2 트랜지스터(T2)는 제1 기간(t1) 동안 스캔 배선(SWL)에 인가되는 게이트 온 전압(Von)의 스캔 신호(SW)에 의해 턴-온된다. 제3 트랜지스터(T3)는 제1 기간(t1) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 온 전압(Von)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제1 기간(t1) 동안 발광 배선(EML)에 인가되는 게이트 온 전압(Von)의 발광 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)는 제1 기간(t1) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제1 기간(t1) 동안 제2 트랜지스터(T2)의 턴-온으로 인해 제1 트랜지스터(T1)의 게이트 전극에는 데이터 배선(DL)의 데이터 전압(Vdata)이 인가된다. 제1 기간(t1) 동안 제3 트랜지스터(T3)의 턴-온으로 인해 제1 트랜지스터(T1)의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다. 제1 기간(t1) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 발광 소자(LE)들 각각의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다.
두 번째로, 도 10과 같이 제2 트랜지스터(T2)는 제2 기간(t2) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(t2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제2 기간(t2) 동안 발광 배선(EML)에 인가되는 게이트 온 전압(Von)의 발광 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)는 제2 기간(t2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제2 기간(t2) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vg)과 제1 전극의 전압(Vs) 간의 전압 차에 따라 구동 전류(Ids)가 흐른다. 제2 기간(t2) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 구동 전류(Ids)는 발광 소자(LE)들로 흐를 수 있다. 그러므로, 발광 소자(LE)들 각각은 제2 기간(t2) 동안 구동 전류(Ids)에 따라 발광할 수 있다.
도 11은 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다. 도 11에서는 60Hz의 프레임 주파수로 구동되는 도 7의 제2 프레임 기간(FR2_2)을 예시하였다.
도 11을 참조하면, 제2 프레임 기간(FR2_2)은 데이터 어드레싱 기간(ADR)과 블랭크 기간(BNK)을 포함할 수 있다. 데이터 어드레싱 기간(ADR)은 제1 기간(t1)과 제2 기간(t2)을 포함할 수 있다. 블랭크 기간(BNK)은 적어도 하나의 제3 기간(t3), 및 적어도 하나의 제4 기간(t4)을 포함할 수 있다. 예를 들어, 블랭크 기간(BNK)이 세 번의 제3 기간(t3)들과 세 번의 제4 기간(t4)들을 포함하는 경우, 세 번의 제3 기간(t3)들과 세 번의 제4 기간(t4)들은 블랭크 기간(BNK) 동안 제3 기간(t3), 제4 기간(t4), 제3 기간(t3), 제4 기간(t4), 제3 기간(t3), 및 제4 기간(t4)의 순서로 배치될 수 있다.
제1 기간(t1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 공급하고, 제1 전극을 초기화 전압(VINT)으로 초기화하는 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 전류(Ids)에 따라 발광 소자(LE)들이 발광하는 기간이다. 제3 기간(t3)은 발광 소자(LE)들 각각의 제1 전극을 초기화하는 기간이다. 제4 기간(t4)은 제1 트랜지스터(T1)의 전류(Ids)에 따라 발광 소자(LE)들이 발광하는 기간이다.
스캔 배선(SWL)의 스캔 신호(SW)와 스캔 센싱 배선(SSL)의 센싱 신호(SS)는 제1 기간(t1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(t2), 제3 기간(t3)들, 및 제4 기간(t4)들 동안 게이트 오프 전압(Voff)을 가진다. 발광 배선(EML)의 발광 신호(EM)는 제1 기간(t1), 제2 기간(t2), 및 제4 기간(t4)들 동안 게이트 온 전압(Von)을 가지며, 제3 기간(t3)들 동안 게이트 오프 전압(Voff)을 가진다. 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제3 기간(t3)들 동안 게이트 온 전압(Von)을 가지며, 제1 기간(t1), 제2 기간(t2), 및 제4 기간(t4)들 동안 게이트 오프 전압(Voff)을 가진다.
도 12와 도 13은 도 11의 제2 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 11의 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작은 도 8 내지 도 10을 결부하여 설명한 바와 실질적으로 동일하다. 그러므로, 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작에 대한 설명은 생략한다.
이하에서는, 도 11 내지 도 13을 결부하여 제2 프레임 기간(FR2_2)의 블랭크 기간(BNK)의 제3 기간(t3)들과 제4 기간(t4)들 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
먼저, 도 12와 같이 제2 트랜지스터(T2)는 제3 기간(t3) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제3 기간(t3) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제1 기간(t1) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제1 기간(t1) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)에 의해 턴-온된다.
제3 기간(t3) 동안 제5 트랜지스터(T5)의 턴-온으로 인해 발광 소자(LE)들 각각의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다. 초기화 전압(VINT)은 제2 전원 전압(VSS)과 발광 소자(LE)의 문턱 전압을 합산한 전압보다 낮은 전압일 수 있다. 예를 들어, 초기화 전압(VINT)은 제2 전원 전압(VSS)과 실질적으로 동일하거나 제2 전원 전압(VSS)보다 낮은 전압일 수 있다. 그러므로, 제3 기간(t3) 동안 발광 소자(LE)들은 발광하지 않을 수 있다. 따라서, 제3 기간(t3) 동안 휘도 밸리(LV)가 강제로 생성될 수 있다.
그리고 나서, 도 13과 같이 제2 트랜지스터(T2)는 제4 기간(t4) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제4 기간(t4) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제4 기간(t4) 동안 발광 배선(EML)에 인가되는 게이트 온 전압(Von)의 발광 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)는 제4 기간(t4) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제4 기간(t4) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vg)과 제1 전극의 전압(Vs) 간의 전압 차에 따라 구동 전류(Ids)가 흐른다. 제4 기간(t4) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 구동 전류(Ids)는 발광 소자(LE)들로 흐를 수 있다. 그러므로, 발광 소자(LE)들 각각은 제4 기간(t4) 동안 구동 전류(Ids)에 따라 발광할 수 있다.
도 14는 제1 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 14를 참조하면, 제1 센싱 기간(SEP1)은 서브 화소(SP)의 제1 트랜지스터(T1)의 문턱 전압(threshold voltage)을 감지하기 위한 기간일 수 있다. 제1 센싱 기간(SEP1)은 제1 내지 제3 기간들(st1, st2, st3)을 포함할 수 있다.
제1 기간(st1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 공급하고, 제1 전극을 초기화 전압(VINT)으로 초기화하는 기간이다. 제2 기간(st2)은 제1 트랜지스터(T1)의 문턱 전압을 샘플링하는 기간이다. 제3 기간(st3)은 휴지 기간이다.
스캔 배선(SWL)의 스캔 신호(SW)는 제1 기간(st1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(st2)과 제3 기간(st3) 동안 게이트 오프 전압(Voff)을 가진다. 스캔 센싱 배선(SSL)의 센싱 신호(SS)는 제1 기간(st1)과 제2 기간(st2) 동안 게이트 온 전압(Von)을 가지며, 제3 기간(st3) 동안 게이트 오프 전압(Voff)을 가진다. 발광 배선(EML)의 발광 신호(EM)와 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제1 기간(st1), 제2 기간(st2), 및 제3 기간(st3) 동안 게이트 오프 전압(Voff)을 가진다.
도 15와 도 16은 제1 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 14 내지 도 16을 결부하여 제1 센싱 기간(SEP1)의 제1 기간(st1), 제2 기간(st2), 및 제3 기간(st3) 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 15와 같이 제2 트랜지스터(T2)는 제1 기간(st1) 동안 스캔 배선(SWL)에 인가되는 게이트 온 전압(Von)의 스캔 신호(SW)에 의해 턴-온된다. 제3 트랜지스터(T3)는 제1 기간(st1) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 온 전압(Von)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제1 기간(st1) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제1 기간(st1) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제1 기간(st1) 동안 제2 트랜지스터(T2)의 턴-온으로 인해 제1 트랜지스터(T1)의 게이트 전극에는 데이터 배선(DL)의 데이터 전압(Vdata)이 인가된다. 제1 기간(st1) 동안 제3 트랜지스터(T3)의 턴-온으로 인해 제1 트랜지스터(T1)의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다.
두 번째로, 도 16과 같이 제2 트랜지스터(T2)는 제2 기간(st2) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(st2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 온 전압(Von)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제2 기간(st2) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제2 기간(st2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제2 기간(st2) 동안 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차(Vgs=Vdata1-VINT)가 제1 트랜지스터(T1)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 간의 전압 차(Vgs)가 제1 트랜지스터(T1)의 문턱전압(Vth)에 도달할 때까지 전류를 흘리게 된다. 이로 인해, 제1 트랜지스터(T1)의 제1 전극의 전압은 도 16과 같이 "Vdata-Vth"까지 상승한다. 즉, 제2 기간(st2) 동안 제1 트랜지스터(T1)의 제1 전극에 제1 트랜지스터(T1)의 문턱전압이 샘플링되며, 제1 트랜지스터(T1)의 제1 전극의 전압은 센싱 배선(VIL)을 통해 센싱될 수 있다.
세 번째로, 제2 트랜지스터(T2)는 제3 기간(st3) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(st2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제2 기간(st2) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제2 기간(st2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다. 즉, 제3 기간(st3) 동안 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 모두 턴-오프되므로, 제3 기간(st3)는 서브 화소(SP)의 휴지 기간에 해당한다.
도 17은 제2 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 17을 참조하면, 제2 센싱 기간(SEP2)은 서브 화소(SP)의 발광 소자(LE)들의 제1 전극들의 애노드 전압(Vand)을 감지하기 위한 기간일 수 있다. 제2 센싱 기간(SEP2)은 제1 기간(st1')과 제2 기간(st2')을 포함할 수 있다.
제1 기간(st1')은 제5 트랜지스터(T5)를 턴-온시켜 발광 소자(LE)들의 제1 전극들과 센싱 배선(VIL)을 연결하는 기간이다. 제2 기간(st2')은 휴지 기간이다.
스캔 배선(SWL)의 스캔 신호(SW), 스캔 센싱 배선(SSL)의 센싱 신호(SS), 및 발광 배선(EML)의 발광 신호(EM)는 제1 기간(st1')과 제2 기간(st2') 동안 게이트 오프 전압(Voff)을 가진다. 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제1 기간(st1') 동안 게이트 온 전압(Von)을 가지며, 제2 기간(st2') 동안 게이트 오프 전압(Voff)을 가진다.
도 18은 제2 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도이다.
이하에서는, 도 17과 도 18을 결부하여 제2 센싱 기간(SEP2)의 제1 기간(st1')과 제2 기간(st2') 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 18과 같이 제2 트랜지스터(T2)는 제1 기간(st1') 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-온된다. 제3 트랜지스터(T3)는 제1 기간(st1') 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제1 기간(st1') 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제1 기간(st1') 스캔 바이어스 배선(SBL)에 인가되는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)에 의해 턴-온된다.
제1 기간(st1') 동안 제5 트랜지스터(T5)의 턴-온으로 인해 발광 소자(LE)들의 제1 전극들은 센싱 배선(VIL)에 연결될 수 있다. 이로 인해, 애노드 전압(Vand)은 센싱 배선(VIL)을 통해 센싱될 수 있다.
한편, 발광 소자(LE)들이 무기 발광 소자인 경우, 제1 트랜지스터(T1)의 제1 전극에 연결되는 제1 정렬 전극(도 20의 171)과 제2 전원 전압이 인가되는 제2 전원 배선에 연결되는 제2 정렬 전극(도 20의 173)을 이용하여 발광 소자(LE)들을 정렬할 수 있다. 이때, 발광 소자(LE)들 각각의 제1 전극은 제1 정렬 전극(도 20의 171)에 인접하게 배치되고, 제2 전극은 제2 정렬 전극(도 20의 173)에 인접하게 배치되어야 한다. 하지만, 발광 소자(LE)들 중에서 일부의 발광 소자(LE)들은 오정렬될 수 있다. 예를 들어, 오정렬된 발광 소자(LE)들 각각의 제1 전극은 제2 정렬 전극(도 20의 173)에 인접하게 배치되고, 제2 전극은 제1 정렬 전극(도 20의 171)에 인접하게 배치될 수 있다. 이 경우, 오정렬된 발광 소자(LE)들의 개수가 많을수록 애노드 전압(Vand)이 높을 수 있다. 따라서, 애노드 전압(Vand)에 따라 오정렬된 발광 소자(LE)들의 개수를 판단할 수 있다.
두 번째로, 제2 트랜지스터(T2)는 제3 기간(st3) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(st2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제2 기간(st2) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제2 기간(st2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다. 즉, 제3 기간(st3) 동안 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 모두 턴-오프되므로, 제3 기간(st3)는 서브 화소(SP)의 휴지 기간에 해당한다.
도 19는 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 또 다른 예를 보여주는 타이밍 도이다.
도 19의 실시예는 발광 신호(EM)가 제3 기간(t3)들에 턴-오프되지 않고 턴-온을 유지하는 것에서 도 11의 실시예와 차이가 있을 뿐이므로, 도 19의 실시예에 대한 설명은 생략한다.
도 20은 일 실시예에 따른 화소의 일 예를 보여주는 레이아웃 도이다. 도 20을 참조하면, 화소(PX)들 각각은 복수의 서브 화소들(SP1, SP2, SP3)을 포함한다. 본 명세서에서는, 화소(PX)들 각각이 3 개의 서브 화소들, 즉 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(SP1)는 제1 색의 광을 발광하는 최소 단위를 가리키고, 제2 서브 화소(SP2)는 제2 색의 광을 발광하는 최소 단위를 가리키며, 제3 서브 화소(SP3)는 제3 색의 광을 발광하는 최소 단위를 가리킨다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 색의 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광이고, 제2 색의 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광이고, 제3 색의 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광일 수 있다.
제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들 각각은 제1 정렬 전극(171), 발광 소자(172), 제2 정렬 전극(173), 제1 접촉 전극(174), 및 제2 접촉 전극(175)을 포함할 수 있다.
제1 정렬 전극(171)은 서브 화소들(SP1, SP2, SP3)마다 분리된 화소 전극이고, 제2 정렬 전극(173)은 서브 화소들(SP1, SP2, SP3)마다 분리된 공통 전극일 수 있다. 예를 들어, 제1 정렬 전극(171)은 발광 소자(172)의 제1 전극에 전기적으로 연결되는 애노드(Anode) 전극이고, 제2 정렬 전극(173)은 발광 소자(172)의 제2 전극에 전기적으로 연결되는 캐소드(Cathode) 전극일 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 정렬 전극(171)과 제2 정렬 전극(173)은 서로 떨어져 배치되며, 서로 전기적으로 분리될 수 있다.
제1 정렬 전극(171)은 화소 콘택홀(PCT)을 통해 제1 트랜지스터(도 5의 T1)의 제1 전극에 전기적으로 연결될 수 있다. 제2 정렬 전극(173)은 공통 콘택홀(CCT)을 통해 제2 전원 전압(도 5의 VSS)이 인가되는 제2 전원 배선에 전기적으로 연결될 수 있다.
도 20에서는 서브 화소들(SP1, SP2, SP3) 각각이 1 개의 제1 정렬 전극(171)과 1 개의 제2 정렬 전극(173)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 서브 화소들(SP1, SP2, SP3) 각각은 2 개 이상의 제1 정렬 전극(171)들과 2 개의 제2 정렬 전극(173)들을 포함할 수 있다. 또는, 서브 화소들(SP1, SP2, SP3) 각각은 2 개의 제1 정렬 전극(171)들과 1 개의 제2 정렬 전극(173)을 포함할 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 접촉 전극(174)의 제2 방향(Y축 방향)의 길이는 제1 정렬 전극(171)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 제2 접촉 전극(175)의 제2 방향(Y축 방향)의 길이는 제2 정렬 전극(173)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 또한, 제1 접촉 전극(174)의 폭(제1 방향(X축 방향)의 길이)은 제1 정렬 전극(171)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다. 제2 접촉 전극(175)의 폭(제1 방향(X축 방향)의 길이)은 제2 정렬 전극(173)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다.
제1 접촉 전극(174)은 제3 방향(Z축 방향)에서 제1 정렬 전극(171)과 중첩할 수 있다. 제1 접촉 전극(174)은 제1 접촉 콘택홀(CTT1)을 통해 제1 정렬 전극(171)에 연결될 수 있다.
제2 접촉 전극(175)은 제3 방향(Z축 방향)에서 제2 정렬 전극(173)과 중첩할 수 있다. 제2 접촉 전극(175)은 제2 접촉 콘택홀(CTT2)을 통해 제2 정렬 전극(173)에 연결될 수 있다.
제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 타 단과 접촉할 수 있다. 이에 따라, 발광 소자(172)는 제1 접촉 전극(174)을 통해 제1 정렬 전극(171)에 전기적으로 연결되고, 제2 접촉 전극(175)을 통해 제2 정렬 전극(173)에 전기적으로 연결될 수 있다.
발광 소자(172)들은 서로 이격되어 배치될 수 있다. 발광 소자(172)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배열될 수 있다.
발광 소자(172)들은 외부 뱅크(도 22의 192)에 의해 정의되는 제1 개구부(OA1)에 배치될 수 있다. 즉, 발광 소자(172)들은 제3 방향(Z축 방향)에서 외부 뱅크(도 22의 192)와 중첩하지 않을 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174)과 접촉하고, 타 단은 제2 접촉 전극(175)과 접촉할 수 있다. 발광 소자(172)들 각각의 일 단은 제3 방향(Z축 방향)에서 제1 정렬 전극(171)과 중첩하고, 타 단은 제3 방향(Z축 방향)에서 제2 정렬 전극(173)과 중첩할 수 있다.
발광 소자(172)들 각각은 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(172)들 각각은 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(172)들 각각은 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(172)들 각각은 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(172)들 각각의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(172)들 각각의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)들 각각의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
외부 뱅크(도 22의 192)는 서브 화소들(SP1, SP2, SP3) 각각에서 제1 개구부(OA1)와 제2 개구부(OA2)를 정의할 수 있다. 제1 개구부(OA1)는 서브 화소들(SP1, SP2, SP3) 각각의 발광 소자(172)들이 배치되는 발광 영역일 수 있다. 제2 개구부(OA2)는 제1 정렬 전극(171)들과 제2 정렬 전극(173)들 각각이 분리되는 분리 영역일 수 있다. 제2 개구부(OA2)에서 제2 방향(Y축 방향)으로 인접한 서브 화소들의 제1 정렬 전극(171)들은 서로 떨어져 배치될 수 있다. 제2 개구부(OA2)에서 제2 방향(Y축 방향)으로 인접한 서브 화소들의 제2 정렬 전극(173)들은 서로 떨어져 배치될 수 있다. 제2 개구부(OA2)에서 제1 정렬 전극(171)들의 제2 방향(Y축 방향)의 최소 거리는 제2 개구부(OA2)에 제2 방향(Y축 방향)의 최대 거리보다 짧을 수 있다. 제2 개구부(OA2)에서 제2 정렬 전극(173)들의 제2 방향(Y축 방향)의 최소 거리는 제2 개구부(OA2)에 제2 방향(Y축 방향)의 최대 거리보다 짧을 수 있다.
도 20에서는 제1 개구부(OA1)와 제2 개구부(OA2)가 서로 떨어져 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 개구부(OA1)와 제2 개구부(OA2)는 하나의 개구부로 형성될 수 있다.
도 21은 도 20의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 21을 참조하면, 발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d), 및 절연막(172e)을 포함할 수 있다.
일 실시예에 따른 발광 소자(172)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(172)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(172)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(172)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(172)는 다양한 형태를 가질 수 있다.
발광 소자(172)는 임의의 도전형(예컨대, p형 또는 n형) 불순물이 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(172)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d) 및 절연막(172e)을 포함할 수 있다. 도 21에서는 발광 소자(172)의 각 구성들을 보여주기 위해 절연막(172e)의 일 부분이 제거되어 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)이 노출된 상태를 도시하고 있으며, 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)의 외면을 둘러싸도록 배치될 수 있다.
제1 반도체층(172a)은 n형 반도체일 수 있다. 일 예로, 발광 소자(172)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(172a)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(172a)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(172a)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(172a)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(172b)은 후술하는 활성층(172c) 상에 배치된다. 제2 반도체층(172b)은 p형 반도체일 수 있으며 일 예로, 발광 소자(172)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(172b)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(172b)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(172b)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(172b)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 21에서는 제1 반도체층(172a)과 제2 반도체층(172b)이 하나의 층으로 구성된 것을 도시하고 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 반도체층(172a)과 제2 반도체층(172b)은 활성층(172c)의 물질에 따라 제1 반도체층(172a)과 제2 반도체층(172b)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(172c)은 제1 반도체층(172a)과 제2 반도체층(172b) 사이에 배치된다. 활성층(172c)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(172c)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(172c)은 제1 반도체층(172a) 및 제2 반도체층(172b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(172c)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(172c)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(172c)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 활성층(172c)은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(172c)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(172c)이 방출하는 광은 청색 파장대의 광으로 한정되지 않으며, 적색, 및 녹색 파장대의 광을 방출할 수도 있다. 활성층(172c)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(172c)에서 방출되는 광은 발광 소자(172)의 길이 방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(172c)에서 방출되는 광의 방향성은 하나의 방향으로 한정되지 않는다.
전극층(172d)은 오믹(Ohmic) 접촉 전극일 수 있으나, 이에 한정되지 않으며, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(172)는 적어도 하나의 전극층(172d)을 포함할 수 있다. 도 21에서는 발광 소자(172)가 하나의 전극층(172d)을 포함하는 것을 예시하였으나, 2 개 이상의 전극층(172d)을 포함할 수 있다. 예를 들어, 제1 반도체층(172a)의 일 단에 배치되는 전극층을 포함할 수 있다. 이 경우, 전극층(172d)은 발광 소자(172)의 제1 전극으로 정의되고, 제1 반도체층(172a)의 일 단에 배치되는 전극층은 발광 소자(172)의 제1 전극으로 정의될 수 있다.
전극층(172d)은 발광 소자(172)의 일 단이 제1 접촉 전극(174)과 접촉할 때, 발광 소자(172)와 제1 접촉 전극(174) 사이의 저항을 감소시킬 수 있다. 전극층(172d)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(172d)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(172d)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(172d)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)의 외면을 둘러싸도록 배치된다. 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(172e)은 발광 소자(172)의 길이 방향에서 양 단부가 노출되도록 형성될 수 있다.
도 21에서는 절연막(172e)이 발광 소자(172)의 길이 방향으로 연장되어 제1 반도체층(172a)으로부터 전극층(172d)까지 덮도록 배치된 것을 예시하였으나, 이에 한정되지 않는다. 절연막(172e)은 활성층(172c)의 외면, 및 제1 반도체층(172a)과 제2 반도체층(172b)의 일부의 외면만을 덮을 수 있다. 또는, 절연막(172e)은 전극층(172d)의 외면의 일부를 덮음으로써, 전극층(172d)의 외면의 일부가 절연막(172e)에 의해 덮이지 않고 부분적으로 노출될 수도 있다.
절연막(172e)의 두께는 10㎚ 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(172e)의 두께는 40㎚ 내외일 수 있다.
절연막(172e)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라, 활성층(172c)이 제1 접촉 전극(174) 또는 제2 접촉 전극(175)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(172e)은 활성층(172c)을 포함하여 발광 소자(172)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 발광 소자(172)는 표시 장치(10)의 제조 시, 소정의 도포성 용액 내에 포함될 수 있다. 이때, 발광 소자(172)가 도포성 용액 내에서 인접한 다른 발광 소자(172)와 응집되지 않고 분리되기 위해, 절연막(172e)의 표면은 소수성 또는 친수성 처리될 수 있다.
발광 소자(172)의 길이(h)는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛일 수 있으며, 바람직하게는 3㎛ 내지 5㎛일 수 있다. 또한, 발광 소자(172)의 직경은 30㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 발광 소자(172)들은 활성층(172c)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는, 발광 소자(172)의 직경은 500㎚ 내외의 범위를 가질 수 있다.
도 22는 도 20의 A-A'를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 22를 참조하면, 제1 서브 화소(SP1)는 적어도 하나의 트랜지스터(T1), 적어도 하나의 커패시터(CAP), 제1 정렬 전극(171), 발광 소자(172)들, 제2 정렬 전극(173), 제1 접촉 전극(174), 제2 접촉 전극(175), 및 파장 변환층(QDL)을 포함할 수 있다.
기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB1)은 리지드(rigid) 기판이거나, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB1) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 제1 트랜지스터(T1)를 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 제1 트랜지스터(T1)의 액티브층(ACT), 제1 전극(SE), 및 제2 전극(DE)을 포함하는 반도체층이 배치될 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 제1 전극(SE)과 제2 전극(DE)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 액티브층(ACT)은 기판(SUB1)의 두께 방향인 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하며, 제1 전극(SE)과 제2 전극(DE)은 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하지 않을 수 있다.
액티브층(ACT), 제1 전극(SE), 및 제2 전극(DE) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
게이트 절연막(130) 상에는 트랜지스터(T1)의 게이트 전극(GE)과 커패시터(CAP)의 제1 커패시터 전극(CAE1)을 포함하는 제1 게이트 도전층이 배치될 수 있다. 게이트 전극(GE)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제1 층간 절연막(141) 상에는 커패시터(CAP)의 제2 커패시터 전극(CAE2)을 포함하는 제2 게이트 도전층이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 층간 절연막(141)에 의해 커패시터(CAP)가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제2 층간 절연막(142) 상에는 연결 전극(ANDE)과 제1 전원 배선(VL1)을 포함하는 데이터 도전층이 배치될 수 있다. 연결 전극(ANDE)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(T1)의 제1 전극(SE)을 노출하는 드레인 콘택홀(DCT)을 통해 제1 트랜지스터(T1)의 제1 전극(SE)에 연결될 수 있다. 제1 전원 배선(VL1)에는 제1 전원 전압이 인가될 수 있다. 제1 전원 배선(VL1)은 제1 방향(X축 방향)으로 연장될 수 있으나, 이에 한정되지 않는다. 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
연결 전극(ANDE) 상에는 제1 트랜지스터(T1)들로 인한 단차를 평탄화하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 제1 정렬 전극(171), 제2 정렬 전극(173), 및 내부 뱅크(191)가 배치될 수 있다.
내부 뱅크(191)는 외부 뱅크(192)에 의해 정의되는 제1 개구부(OA1) 내에 배치될 수 있다. 발광 소자(172)들은 서로 인접한 내부 뱅크(191)들 사이에 배치될 수 있다. 내부 뱅크(191)는 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 내부 뱅크(191)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
내부 뱅크(191)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
제1 정렬 전극(171)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 제1 정렬 전극(171)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제1 정렬 전극(171)은 평탄화막(160)을 관통하는 화소 콘택홀(PCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 이로 인해, 제1 정렬 전극(171)은 제1 트랜지스터(T1)의 제2 전극(DE)에 전기적으로 연결될 수 있다. 화소 콘택홀(PCT)은 제3 방향(Z축 방향)에서 외부 뱅크(192)와 중첩할 수 있다. 화소 콘택홀(PCT)은 제1 개구부(OA1)와 제2 개구부(OA2) 사이에 배치될 수 있다.
제2 정렬 전극(173)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 제2 정렬 전극(173)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제2 정렬 전극(173)은 평탄화막(160)을 관통하는 공통 콘택홀(CCT)을 통해 제1 전원 배선(VL1)에 연결될 수 있다. 공통 콘택홀(CCT)은 제3 방향(Z축 방향)에서 외부 뱅크(192)와 중첩할 수 있다. 공통 콘택홀(CCT)은 제1 개구부(OA1)와 제2 개구부(OA2) 사이에 배치될 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 제1 정렬 전극(171)과 제2 정렬 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(172)로부터 발광한 광 중에서 제1 정렬 전극(171)과 제2 정렬 전극(173)으로 진행하는 광은 제1 정렬 전극(171)과 제2 정렬 전극(173)에서 반사되어 발광 소자(172)들의 상부로 진행할 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 제1 정렬 전극(171)과 제2 정렬 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
외부 뱅크(192)는 제1 절연막(181) 상에 배치될 수 있다. 외부 뱅크(192)는 제1 개구부(OA1)와 제2 개구부(OA2)를 정의할 수 있다. 외부 뱅크(192)는 내부 뱅크(191)와 중첩하지 않을 수 있다. 외부 뱅크(192)는 제1 절연막(181)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 외부 뱅크(192)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
외부 뱅크(192)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
발광 소자(172)들은 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(172)들 상에는 제2 절연막(182)이 배치될 수 있다. 또한, 제2 절연막(182)은 외부 뱅크(192) 상에 배치될 수 있다. 제2 절연막(182)은 제2 개구부(OA2)에서 제1 절연막(181)에 의해 덮이지 않고 노출된 제1 정렬 전극(171)과 제2 정렬 전극(173) 상에 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제1 접촉 전극(174)은 제1 절연막(181)을 관통하는 제1 접촉 콘택홀(CCT1)을 통해 제1 정렬 전극(171)에 연결될 수 있다. 제1 접촉 콘택홀(CCT1)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제1 접촉 전극(174)을 통해 제1 정렬 전극(171)에 전기적으로 연결될 수 있다. 제1 접촉 전극(174)은 제2 절연막(182) 상에 배치될 수 있다.
제1 접촉 전극(174) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174)과 제2 접촉 전극(175)을 전기적으로 분리하기 위해 제1 접촉 전극(174)을 덮도록 배치될 수 있다. 또한, 제3 절연막(183)은 외부 뱅크(192) 상에 배치된 제2 절연막(182)을 덮을 수 있다. 나아가, 제3 절연막(183)은 제2 개구부(OA2)에서 제1 정렬 전극(171)의 분리 영역(SA1)과 제2 정렬 전극(173)의 분리 영역(SA2)에 배치될 수 있다. 즉, 제3 절연막(183)은 제2 개구부(OA2)에서 제1 정렬 전극(171)과 제2 정렬 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제2 접촉 전극(175)은 제1 절연막(181)을 관통하는 제2 접촉 콘택홀(CCT2)을 통해 제2 정렬 전극(173)에 연결될 수 있다. 제2 접촉 콘택홀(CCT2)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제2 접촉 전극(175)을 통해 제2 정렬 전극(173)에 전기적으로 연결될 수 있다. 제2 접촉 전극(175)은 제3 절연막(183) 상에 배치될 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다. 발광 소자(172)들에서 발광된 광이 제1 접촉 전극(174)과 제2 접촉 전극(175)에 의해 차단되는 것을 피할 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174)과 제1 정렬 전극(171)을 통해 제1 트랜지스터(T1)의 드레인 전극(D)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(175)과 제2 정렬 전극(173)을 통해 제1 전원 배선(VL1)에 연결된다. 그러므로, 발광 소자(172)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(SP1)에 배치되고, 제2 파장 변환층은 제2 서브 화소(SP2)에 배치되며, 투명 절연막은 제3 서브 화소(SP3)에 배치될 수 있다. 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3) 각각의 발광 소자(172)들은 제3 광을 발광할 수 있다. 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광 또는 자외선 광과 같은 단파장의 광일 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(SP1)의 발광 소자(172)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광일 수 있다.
제2 파장 변환층은 제2 서브 화소(SP2)의 발광 소자(172)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광일 수 있다.
제1 파장 변환층(QDL)과 제2 파장 변환층 각각은 베이스 수지, 파장 시프터(shifter), 및 산란체를 포함할 수 있다.
베이스 수지는 광 투과율이 높고, 파장 시프터와 산란체에 대한 분산 특성이 우수한 재료일 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 입사 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 제1 파장 변환층(QDL)의 양자점의 크기와 제2 파장 변환층의 양자점의 크기는 상이할 수 있다.
산란체는 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다. 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
투명 절연막은 청색 광 또는 자외선 광과 같은 단파장의 광을 그대로 통과시킬 수 있다. 투명 절연막은 투과율이 높은 유기막으로 형성될 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(SP1)에서 제2 접촉 전극(175)과 제3 절연막(183) 상에 배치될 수 있다. 한편, 제2 서브 화소(SP2)에 배치되는 제2 파장 변환층의 배치와 제3 서브 화소(SP3)에 배치되는 투명 절연막의 배치는 제1 파장 변환층(QDL)과 실질적으로 동일하므로, 제2 파장 변환층의 배치와 투명 절연막의 배치에 대한 설명은 생략한다.
제1 파장 변환층(QDL) 상에는 제1 컬러필터가 배치될 수 있다. 제1 컬러필터는 제1 광, 예를 들어 적색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제1 서브 화소(SP1)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제1 광으로 변환되지 않은 광은 제1 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제1 파장 변환층(QDL)에 의해 변환된 제1 광은 제1 컬러필터를 투과할 수 있다.
제2 파장 변환층 상에는 제2 컬러필터가 배치될 수 있다. 제2 컬러필터는 제2 광, 예를 들어 녹색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제2 서브 화소(SP2)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제2 광으로 변환되지 않은 광은 제2 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제2 파장 변환층에 의해 변환된 제2 광은 제2 컬러필터를 투과할 수 있다.
투명 절연막 상에는 제3 컬러필터가 배치될 수 있다. 제3 컬러필터는 제3 광, 예를 들어 청색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제3 서브 화소(SP3)의 발광 소자(172)들로부터 발광된 단파장의 광은 제3 컬러필터를 투과할 수 있다.
컬러필터들 상에는 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 컬러필터들 사이에 배치될 수 있다. 블랙 매트릭스는 광을 차단할 수 있는 차광 물질을 포함할 수 있다. 이 경우, 블랙 매트릭스는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
한편, 제2 서브 화소(SP2)와 제3 서브 화소(SP3)는 파장 변환층(QDL1)과 제1 컬러필터를 제외하고는, 도 22를 결부하여 설명한 제1 서브 화소(SP1)와 실질적으로 동일하므로, 제2 서브 화소(SP2)와 제3 서브 화소(SP3)에 대한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (23)

  1. 광을 발광하는 발광 소자들을 갖는 화소들을 포함하는 표시 패널;
    디지털 비디오 데이터의 입력 프레임 주파수에 따라 상기 표시 패널의 구동 프레임 주파수를 가변하는 타이밍 제어부; 및
    상기 디지털 비디오 데이터에 따라 데이터 전압들을 출력하는 데이터 구동부를 구비하고,
    상기 타이밍 제어부의 제어에 의해 제1 프레임 주파수에 대응하는 제1 프레임 기간과 상기 제1 프레임 주파수보다 낮은 제2 프레임 주파수에 대응하는 제2 프레임 기간이 설정되고,
    상기 제2 프레임 기간은 상기 화소들 각각에 상기 데이터 전압들 중에서 그에 대응되는 데이터 전압이 인가되는 데이터 어드레싱 기간 및 상기 화소들 각각에 상기 데이터 전압이 인가되지 않는 블랭크 기간을 포함하며,
    상기 블랭크 기간은 상기 발광 소자의 제1 전극을 초기화 전압으로 초기화하는 초기화 기간을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 블랭크 기간의 길이는 상기 데이터 어드레싱 기간의 길이와 동일하거나 상기 데이터 어드레싱 기간의 길이보다 긴 표시 장치.
  3. 제1 항에 있어서,
    상기 블랭크 기간은 복수의 초기화 기간들을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 프레임 기간은 상기 제1 프레임 기간 이후에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 타이밍 제어부는 상기 제1 프레임 기간 동안 상기 타이밍 제어부에 입력된 제1 디지털 비디오 데이터를 상기 제2 프레임 기간 동안 상기 데이터 구동부에 출력하고,
    상기 데이터 구동부는 상기 제2 프레임 기간 동안 상기 제1 디지털 비디오 데이터에 따라 상기 데이터 전압들을 출력하는 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 패널은 제3 프레임 기간 동안 상기 제1 프레임 주파수보다 낮고 상기 제2 프레임 주파수보다 높은 제3 프레임 주파수로 구동하고,
    상기 제3 프레임 기간은 상기 데이터 어드레싱 기간과 상기 블랭크 기간을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수와 동일한 표시 장치.
  8. 제6 항에 있어서,
    상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수보다 많은 표시 장치.
  9. 제6 항에 있어서,
    상기 제3 프레임 기간의 데이터 어드레싱 기간은 상기 제2 프레임 기간의 데이터 어드레싱 기간과 동일한 표시 장치.
  10. 제1 항에 있어서,
    상기 화소들 각각은,
    상기 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 데이터 배선 사이에 배치되는 제2 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 상기 센싱 배선 사이에 배치되는 제3 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극 사이에 배치되는 제4 트랜지스터;
    상기 발광 소자의 제1 전극과 상기 센싱 배선 사이에 배치되는 제5 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 프레임 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 프레임 기간의 상기 데이터 어드레싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  14. 제10 항에 있어서,
    상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  15. 제5 항에 있어서,
    제1 센싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 제1 트랜지스터의 문턱 전압을 샘플링하고, 상기 센싱 배선을 통해 상기 제1 트랜지스터의 문턱 전압을 감지하는 표시 장치.
  16. 제5 항에 있어서,
    상기 제2 센싱 기간 동안 상기 센싱 배선을 통해 상기 발광 소자의 제1 전극의 전압을 감지하는 표시 장치.
  17. 데이터 전압이 인가되는 데이터 배선;
    스캔 신호가 인가되는 스캔 배선;
    스캔 센싱 신호가 인가되는 센싱 배선;
    발광 신호가 인가되는 발광 배선;
    스캔 바이어스 신호가 인가되는 바이어스 배선; 및
    상기 데이터 배선, 상기 스캔 배선, 상기 센싱 배선, 상기 발광 배선, 및 상기 바이어스 배선에 연결되는 화소를 구비하고,
    상기 화소는,
    구동 전류에 따라 광을 발광하는 발광 소자;
    상기 데이터 전압에 따라 상기 발광 소자에 상기 구동 전류를 인가하는 제1 트랜지스터;
    상기 스캔 배선의 상기 스캔 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 데이터 배선에 연결하는 제2 트랜지스터;
    상기 센싱 배선의 상기 스캔 센싱 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 센싱 배선에 연결하는 제3 트랜지스터;
    상기 발광 배선의 상기 발광 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 발광 소자의 제1 전극에 연결하는 제4 트랜지스터;
    상기 바이어스 배선의 상기 스캔 바이어스 신호에 따라 상기 발광 소자의 제1 전극을 상기 센싱 배선에 연결하는 제5 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함하고,
    상기 화소는 상기 화소에 상기 데이터 전압이 인가되지 않는 블랭크 기간 동안 상기 발광 소자의 제1 전극을 상기 센싱 배선의 초기화 전압으로 초기화하는 초기화 기간을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    제1 프레임 기간은 제1 기간과 제2 기간을 포함하고,
    상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
  19. 제17 항에 있어서,
    제2 프레임 기간은 상기 화소에 상기 데이터 전압이 인가되는 데이터 어드레싱 기간과 상기 블랭크 기간을 포함하고,
    상기 데이터 어드레싱 기간은 제1 기간과 제2 기간을 포함하며,
    상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
  20. 제19 항에 있어서,
    상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고,
    상기 제3 기간 동안 상기 제1 초기화 기간에 해당하며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 오프 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 온 전압을 가지고,
    상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 갖는 제4 기간을 가지는 표시 장치.
  21. 제19 항에 있어서,
    상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고,
    상기 제3 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 오프 전압을 가지며, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 온 전압을 가지고,
    상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지는 표시 장치.
  22. 제17 항에 있어서,
    상기 제1 트랜지스터의 제1 전극의 전압을 감지하는 제1 센싱 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
    상기 제1 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 온 전압을 가지며, 상기 발광 신호와 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 스캔 센싱 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제3 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
  23. 제17 항에 있어서,
    상기 발광 소자의 제1 전극의 전압을 감지하는 제2 센싱 기간은 제1 기간과 제2 기간을 포함하고,
    상기 제1 기간 동안 상기 스캔 바이어스 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며,
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