KR20220131414A - 표시 장치 - Google Patents

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KR20220131414A KR1020210035130A KR20210035130A KR20220131414A KR 20220131414 A KR20220131414 A KR 20220131414A KR 1020210035130 A KR1020210035130 A KR 1020210035130A KR 20210035130 A KR20210035130 A KR 20210035130A KR 20220131414 A KR20220131414 A KR 20220131414A
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고준철
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양진욱
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Abstract

본 발명은 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 구동하더라도, 낮은 프레임 주파수에 의해 표시되는 영상의 휘도와 높은 프레임 주파수에 의해 표시되는 영상의 휘도 간의 차이가 발생하는 것을 방지하거나 줄일 수 있는 표시 장치에 관한 것이다. 일 실시예에 따른 표시 장치는 광을 발광하는 발광 소자들을 갖는 화소들을 포함하는 표시 패널, 디지털 비디오 데이터의 입력 프레임 주파수에 따라 상기 표시 패널의 구동 프레임 주파수를 가변하는 타이밍 제어부, 및 상기 디지털 비디오 데이터에 따라 데이터 전압들을 출력하는 데이터 구동부를 구비한다. 상기 표시 패널은 제1 프레임 기간 동안 제1 프레임 주파수로 구동하고, 제2 프레임 기간 동안 상기 제1 프레임 주파수보다 낮은 제2 프레임 주파수로 구동한다. 상기 제2 프레임 기간은 상기 화소들 각각에 상기 데이터 전압들 중에서 그에 대응되는 데이터 전압이 인가되는 데이터 어드레싱 기간 및 상기 화소들 각각에 상기 데이터 전압이 인가되지 않는 블랭크 기간을 포함한다. 상기 블랭크 기간은 상기 발광 소자의 제1 전극을 초기화 전압으로 초기화하는 기간을 포함한다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
표시 장치는 멀티미디어의 발달과 함께 그 중요성이 증대되고 있다. 이에 부응하여 유기발광 표시 장치(Organic Light Emitting Display, OLED), 액정 표시 장치(Liquid Crystal Display, LCD) 등과 같은 여러 종류의 표시 장치가 사용되고 있다. 표시 장치는 화상을 표시하는 장치로서 발광 표시 패널이나 액정 표시 패널과 같은 표시 패널을 포함한다.
최근에 표시 장치는 게이밍(gaming) 디스플레이 구현시 빠른 화면 전환에 대응하기 위해 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터를 입력 받는다. 이 경우, 표시 장치는 프레임 주파수에 따라 블랭크 기간에 차이가 발생할 수 있다. 예를 들어, 프레임 주파수가 낮을수록 표시 장치의 블랭크 기간은 길어질 수 있다. 이로 인해, 낮은 프레임 주파수에 의해 표시되는 영상의 휘도와 높은 프레임 주파수에 의해 표시되는 영상의 휘도 간의 차이가 발생할 수 있다.
본 발명이 해결하고자 하는 과제는 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 구동하더라도, 낮은 프레임 주파수에 의해 표시되는 영상의 휘도와 높은 프레임 주파수에 의해 표시되는 영상의 휘도 간의 차이가 발생하는 것을 방지하거나 줄일 수 있는 표시 장치를 제공하고자 하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 광을 발광하는 발광 소자들을 갖는 화소들을 포함하는 표시 패널, 디지털 비디오 데이터의 입력 프레임 주파수에 따라 상기 표시 패널의 구동 프레임 주파수를 가변하는 타이밍 제어부, 및 상기 디지털 비디오 데이터에 따라 데이터 전압들을 출력하는 데이터 구동부를 구비한다. 상기 타이밍 제어부의 제어에 의해 제1 프레임 주파수에 대응하는 제1 프레임 기간과 상기 제1 프레임 주파수보다 낮은 제2 프레임 주파수에 대응하는 제2 프레임 기간이 설정된다. 상기 제2 프레임 기간은 상기 화소들 각각에 상기 데이터 전압들 중에서 그에 대응되는 데이터 전압이 인가되는 데이터 어드레싱 기간 및 상기 화소들 각각에 상기 데이터 전압이 인가되지 않는 블랭크 기간을 포함한다. 상기 블랭크 기간은 상기 발광 소자의 제1 전극을 초기화 전압으로 초기화하는 초기화 기간을 포함한다.
상기 블랭크 기간의 길이는 상기 데이터 어드레싱 기간의 길이와 동일하거나 상기 데이터 어드레싱 기간의 길이보다 길 수 있다.
상기 블랭크 기간은 복수의 초기화 기간들을 포함할 수 있다.
상기 제2 프레임 기간은 상기 제1 프레임 기간 이후에 배치될 수 있다.
상기 타이밍 제어부는 상기 제1 프레임 기간 동안 상기 타이밍 제어부에 입력된 제1 디지털 비디오 데이터를 상기 제2 프레임 기간 동안 상기 데이터 구동부에 출력하고, 상기 데이터 구동부는 상기 제2 프레임 기간 동안 상기 제1 디지털 비디오 데이터에 따라 상기 데이터 전압들을 출력할 수 있다.
상기 표시 패널은 제3 프레임 기간 동안 상기 제1 프레임 주파수보다 낮고 상기 제2 프레임 주파수보다 높은 제3 프레임 주파수로 구동하고, 상기 제3 프레임 기간은 상기 데이터 어드레싱 기간과 상기 블랭크 기간을 포함할 수 있다.
상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수와 동일할 수 있다.
상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수보다 많을 수 있다.
상기 제3 프레임 기간의 데이터 어드레싱 기간은 상기 제2 프레임 기간의 데이터 어드레싱 기간과 동일할 수 있다.
상기 화소들 각각은 상기 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 제1 트랜지스터, 상기 제1 트랜지스터의 게이트 전극과 상기 데이터 배선 사이에 배치되는 제2 트랜지스터, 상기 제1 트랜지스터의 제1 전극과 상기 센싱 배선 사이에 배치되는 제3 트랜지스터, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극 사이에 배치되는 제4 트랜지스터, 상기 발광 소자의 제1 전극과 상기 센싱 배선 사이에 배치되는 제5 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함할 수 있다.
상기 제1 프레임 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
상기 제2 프레임 기간의 상기 데이터 어드레싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광할 수 있다.
제1 센싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 제1 트랜지스터의 문턱 전압을 샘플링하고, 상기 센싱 배선을 통해 상기 제1 트랜지스터의 문턱 전압을 감지할 수 있다.
상기 제2 센싱 기간 동안 상기 센싱 배선을 통해 상기 발광 소자의 제1 전극의 전압을 감지할 수 있다.
상기 과제를 해결하기 위한 일 실시예에 따른 표시 장치는 데이터 전압이 인가되는 데이터 배선, 스캔 신호가 인가되는 스캔 배선, 센싱 신호가 인가되는 센싱 배선, 발광 신호가 인가되는 발광 배선, 바이어스 신호가 인가되는 바이어스 배선, 및 상기 데이터 배선, 상기 스캔 배선, 상기 센싱 배선, 상기 발광 배선, 및 상기 바이어스 배선에 연결되는 화소를 구비한다. 상기 화소는 구동 전류에 따라 광을 발광하는 발광 소자, 상기 데이터 전압에 따라 상기 발광 소자에 상기 구동 전류를 인가하는 제1 트랜지스터, 상기 스캔 배선의 상기 스캔 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 데이터 배선에 연결하는 제2 트랜지스터, 상기 센싱 배선의 상기 스캔 센싱 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 센싱 배선에 연결하는 제3 트랜지스터, 상기 발광 배선의 상기 발광 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 발광 소자의 제1 전극에 연결하는 제4 트랜지스터, 상기 바이어스 배선의 상기 스캔 바이어스 신호에 따라 상기 발광 소자의 제1 전극을 상기 센싱 배선에 연결하는 제5 트랜지스터, 및 상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함한다. 상기 화소는 상기 화소에 상기 데이터 전압이 인가되지 않는 블랭크 기간 동안 상기 발광 소자의 제1 전극을 상기 센싱 배선의 초기화 전압으로 초기화하는 초기화 기간을 포함한다.
제1 프레임 기간은 제1 기간과 제2 기간을 포함하고, 상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
제2 프레임 기간은 상기 화소에 상기 데이터 전압이 인가되는 데이터 어드레싱 기간과 상기 블랭크 기간을 포함하고, 상기 데이터 어드레싱 기간은 제1 기간과 제2 기간을 포함하며, 상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고, 상기 제3 기간 동안 상기 제1 초기화 기간에 해당하며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 오프 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 온 전압을 가지고, 상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 갖는 제4 기간을 가질 수 있다.
상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고, 상기 제3 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 오프 전압을 가지며, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 온 전압을 가지고, 상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가질 수 있다.
상기 제1 트랜지스터의 제1 전극의 전압을 감지하는 제1 센싱 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고, 상기 제1 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 온 전압을 가지며, 상기 발광 신호와 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 스캔 센싱 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제3 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
상기 발광 소자의 제1 전극의 전압을 감지하는 제2 센싱 기간은 제1 기간과 제2 기간을 포함하고, 상기 제1 기간 동안 상기 스캔 바이어스 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고, 상기 제2 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며, 상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프될 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
실시예들에 따른 표시 장치와 그의 구동 방법에 의하면, 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터를 입력 받는 경우, 프레임 주파수에 따라 프레임 기간의 길이에 차이가 발생할 수 있으나, 프레임 기간의 길이에 따라 추가적인 휘도 밸리를 강제로 생성함으로써, 프레임 기간들 사이의 서브 휘도의 차이를 줄이거나 방지할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 3은 일 실시예에 따른 디지털 비디오 데이터의 입력 프레임 주파수와 표시 장치의 구동 프레임 주파수를 보여주는 타이밍 도이다.
도 4는 표시 장치의 구동 프레임 주파수가 60Hz와 120Hz인 경우, 서브 화소의 휘도를 보여주는 타이밍 도이다.
도 5는 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 6은 표시 장치의 구동 프레임 주파수가 60Hz와 240Hz인 경우, 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예와, 휘도 밸리를 보여주는 타이밍 도이다.
도 7은 표시 장치의 구동 프레임 주파수에 따른 원래 휘도 밸리의 개수, 추가 생성된 휘도 밸리의 개수, 및 총 휘도 밸리의 개수를 보여주는 표이다.
도 8은 제1 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 9와 도 10은 제1 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 11은 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 12와 도 13은 도 11의 제2 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 14는 제1 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 15와 도 16은 제1 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 17은 제2 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 18은 제2 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도이다.
도 19는 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 또 다른 예를 보여주는 타이밍 도이다.
도 20은 일 실시예에 따른 화소의 일 예를 보여주는 레이아웃 도이다.
도 21은 도 20의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 22는 도 20의 A-A’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 실시예들을 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하 첨부된 도면을 참조하여 구체적인 실시예들에 대해 설명한다.
도 1은 일 실시예에 따른 표시 장치를 보여주는 사시도이다.
도 1을 참조하면, 표시 장치(10)는 동영상이나 정지영상을 표시하는 장치로서, 모바일 폰(mobile phone), 스마트 폰(smart phone), 태블릿 PC(tablet personal computer), 및 스마트 워치(smart watch), 워치 폰(watch phone), 이동 통신 단말기, 전자 수첩, 전자 책, PMP(portable multimedia player), 네비게이션, UMPC(Ultra Mobile PC) 등과 같은 휴대용 전자 기기뿐만 아니라, 텔레비전, 노트북, 모니터, 광고판, 사물 인터넷(internet of things, IOT) 등의 다양한 제품의 표시 화면으로 사용될 수 있다.
표시 장치(10)는 표시 패널(100), 데이터 구동부(200), 타이밍 제어부(300), 전원 공급부(400), 데이터 회로 보드(500), 및 제어 회로 보드(600)를 포함한다.
표시 패널(100)은 제1 방향(X축 방향)의 장변과 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)의 단변을 갖는 직사각형 형태의 평면으로 형성될 수 있다. 제1 방향(X축 방향)의 장변과 제2 방향(Y축 방향)의 단변이 만나는 코너(corner)는 소정의 곡률을 갖도록 둥글게 형성되거나 직각으로 형성될 수 있다. 표시 패널(100)의 평면 형태는 사각형에 한정되지 않고, 다른 다각형, 원형 또는 타원형으로 형성될 수 있다. 표시 패널(100)은 평탄하게 형성될 수 있으나, 이에 한정되지 않는다. 예를 들어, 표시 패널(100)은 좌우측 끝단에 형성되며, 일정한 곡률을 갖거나 변화하는 곡률을 갖는 곡면부를 포함할 수 있다. 이외에, 표시 패널(100)은 구부러지거나, 휘어지거나, 벤딩되거나, 접히거나, 말릴 수 있도록 유연하게 형성될 수 있다.
표시 패널(100)은 화상을 표시하는 표시 영역(DA)과 표시 영역(DA)의 주변에 배치되는 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 표시 패널(100)의 대부분의 영역을 차지할 수 있다. 표시 영역(DA)은 표시 패널(100)의 중앙에 배치될 수 있다. 표시 영역(DA)에는 화상을 표시하기 위해 서브 화소들이 배치될 수 있다.
서브 화소들 각각은 광을 발광하는 발광 소자로서 유기 발광 다이오드(organic light emitting diode (OLED)) 또는 무기 반도체 소자를 포함하거나, 초소형 발광 다이오드(micro light emitting diode (micro LED))를 포함할 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 이웃하여 배치될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 바깥쪽 영역일 수 있다. 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸도록 배치될 수 있다. 비표시 영역(NDA)은 표시 패널(100)의 가장자리 영역일 수 있다.
비표시 영역(NDA)에는 데이터 회로 보드(500)들과 연결되기 위해 표시 패드(DP)들이 배치될 수 있다. 표시 패드(DP)들은 표시 패널(100)의 일 측 가장자리에 배치될 수 있다. 예를 들어, 표시 패드(DP)들은 표시 패널(100)의 하 측 가장자리에 배치될 수 있다.
데이터 회로 보드(500)들은 표시 패널(100)의 일 측 가장자리에 배치된 표시 패드(DP)들 상에 배치될 수 있다. 데이터 회로 보드(500)들은 이방성 도전 필름(anisotropic conductive film)과 같은 도전 접착 부재를 이용하여 표시 패드(DP)들에 부착될 수 있다. 이로 인해, 데이터 회로 보드(500)들은 표시 패널(100)의 신호 배선들에 전기적으로 연결될 수 있다. 표시 패널(100)은 데이터 회로 보드(500)들을 통해 바이어스 데이터 전압들, 계조 데이터 전압들, 구동 전압들 등을 입력 받을 수 있다. 데이터 회로 보드(500)들은 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다.
데이터 구동부(200)들은 바이어스 데이터 전압들과 계조 데이터 전압들을 생성할 수 있다. 데이터 구동부(200)들은 바이어스 데이터 전압들과 계조 데이터 전압들을 데이터 회로 보드(500)들을 통해 표시 패널(100)에 공급할 수 있다.
데이터 구동부(200)들 각각은 집적회로(integrated circuit, IC)로 형성되어 데이터 회로 보드(500) 상에 부착될 수 있다. 또는, 데이터 구동부(200)들은 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 표시 패널(100) 상에 부착될 수 있다.
제어 회로 보드(600)는 이방성 도전 필름, SAP과 같은 저저항(低抵抗) 고신뢰성 소재 등을 이용하여 데이터 회로 보드(500)들에 부착될 수 있다. 제어 회로 보드(600)는 데이터 회로 보드(500)들에 전기적으로 연결될 수 있다. 제어 회로 보드(600)는 연성 인쇄 회로 보드(flexible printed circuit board) 또는 인쇄 회로 보드(printed circuit board)일 수 있다.
타이밍 제어부(300)와 전원 공급부(400) 각각은 집적회로(IC)로 형성되어 제어 회로 보드(600) 상에 부착될 수 있다. 타이밍 제어부(300)는 디지털 비디오 데이터를 데이터 구동부(200)들에 공급할 수 있다. 전원 공급부(400)는 표시 패널(100)의 서브 화소들과 데이터 구동부(200)들을 구동하기 위한 구동 전압들을 생성하여 출력할 수 있다.
도 2는 일 실시예에 따른 표시 장치를 보여주는 블록도이다.
도 2를 참조하면, 표시 장치(10)는 표시 패널(100), 스캔 구동부(110), 데이터 구동부(200)들을 포함하는 데이터 구동 그룹(200G), 타이밍 제어부(300), 및 전원 공급부(400)를 포함한다.
표시 패널(100)의 표시 영역(DA)에는 서브 화소(SP)들 뿐만 아니라, 서브 화소(SP)들에 연결되는 스캔 배선(SWL)들, 스캔 센싱 배선(SSL)들, 발광 배선(EML)들, 스캔 바이어스 배선(SBL)들, 데이터 배선(DL)들, 및 센싱 배선(SL)들이 배치될 수 있다.
스캔 배선(SWL)들, 스캔 센싱 배선(SSL)들, 발광 배선(EML)들, 및 스캔 바이어스 배선(SBL)들은 제1 방향(X축 방향)으로 연장될 수 있다. 데이터 배선(DL)들과 센싱 배선(SL)들은 제1 방향(X축 방향)과 교차하는 제2 방향(Y축 방향)으로 연장될 수 있다.
서브 화소(SP)들 각각은 스캔 배선(SWL)들 중 어느 하나, 발광 배선(EML)들 중 어느 하나, 스캔 바이어스 배선(SBL)들 중 어느 하나, 데이터 배선(DL)들 중 어느 하나, 및 센싱 배선(SL)들 중 어느 하나에 연결될 수 있다. 서브 화소(SP)에 대한 자세한 설명은 도 5를 결부하여 후술한다.
표시 패널(100)의 비표시 영역(NDA)에는 스캔 배선(SWL)들에 스캔 신호들을 인가하고, 스캔 센싱 배선(SSL)들에 스캔 센싱 신호들을 인가하며, 발광 배선(EML)들에 발광 신호들을 인가하고, 및 스캔 바이어스 배선(SBL)들에 스캔 바이어스 신호들을 인가하는 스캔 구동부(110)가 배치될 수 있다. 도 2에서는 스캔 구동부(110)가 표시 패널(100)의 일 측 가장자리에 배치된 것을 예시하였으나, 이에 한정되지 않는다. 스캔 구동부(110)는 표시 패널(100)의 양 측 가장자리에 배치될 수 있다.
스캔 구동부(110)는 타이밍 제어부(300)에 연결될 수 있다. 스캔 구동부(110)는 타이밍 제어부(300)로부터 스캔 제어 신호(SCS), 센싱 제어 신호(SSS), 발광 제어 신호(ECS), 및 바이어스 제어 신호(BCS)를 입력 받을 수 있다. 스캔 구동부(110)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 스캔 배선(SWL)들에 출력하고, 센싱 제어 신호(SSS)에 따라 스캔 센싱 신호들을 생성하여 스캔 센싱 배선(SSL)들에 출력할 수 있다. 또한, 스캔 구동부(110)는 발광 제어 신호(ECS)에 따라 발광 신호들을 생성하여 발광 배선(EML)들에 출력하고, 바이어스 제어 신호(BCS)에 따라 스캔 바이어스 신호들을 생성하여 스캔 바이어스 배선(SBL)들에 출력할 수 있다.
데이터 구동부(200)들 각각은 디지털 비디오 데이터(DATA)를 데이터 전압들로 변환하여 데이터 배선(DL)들에 출력한다. 스캔 신호들과 데이터 전압들은 동기화되어 공급됨으로써, 스캔 구동부(110)의 스캔 신호들에 의해 서브 화소(SP)들이 선택되며, 선택된 서브 화소(SP)들에 데이터 전압들이 공급될 수 있다.
타이밍 제어부(300)는 외부의 그래픽 장치(700)로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력 받는다. 예를 들어, 외부의 그래픽 장치(700)는 컴퓨터의 그래픽 카드일 수 있으나, 이에 한정되지 않는다.
타이밍 제어부(300)는 타이밍 신호들에 따라 스캔 구동부(110)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS), 센싱 제어 신호(SSS), 발광 제어 신호(ECS), 및 바이어스 제어 신호(BCS)를 생성하고, 데이터 구동부(200)들의 동작 타이밍을 제어하기 위한 데이터 제어 신호(DCS)를 생성할 수 있다.
타이밍 제어부(300)는 데이터 구동 그룹(200G)의 데이터 구동부(200)들로부터 센싱 데이터(SD)를 입력 받는다. 센싱 데이터(SD)는 서브 화소(SP)들 각각의 구동 트랜지스터의 전자 이동도 또는 문턱전압과 같은 구동 트랜지스터의 특성을 센싱한 데이터이다. 타이밍 제어부(300)는 서브 화소(SP)들 각각의 구동 트랜지스터의 특성을 보상하기 위해, 센싱 데이터(SD)를 디지털 비디오 데이터(DATA)에 적용할 수 있다. 센싱 데이터(SD)는 제어 회로 보드(600)에 배치되는 별도의 메모리에 저장할 수 있다.
타이밍 제어부(300)는 스캔 제어 신호(SCS), 센싱 제어 신호(SSS), 발광 제어 신호(ECS), 및 바이어스 제어 신호(BCS)를 스캔 구동부(110)로 출력한다. 타이밍 제어부(300)는 디지털 비디오 데이터(DATA)와 데이터 제어 신호(DCS)를 데이터 구동부(200)들로 출력한다.
전원 공급부(400)는 복수의 구동 전압들을 생성하여 표시 패널(100)과 데이터 구동부(200)들에 출력할 수 있다. 전원 공급부(400)는 제1 구동 전압(VDD)과 제2 구동 전압(VSS)을 표시 패널(100)로 출력하고, 초기화 전압(VINT)을 데이터 구동부(200)들로 출력할 수 있다. 제1 구동 전압(VDD)은 서브 화소들 각각의 발광 소자를 구동하기 위한 고전위 구동 전압이고, 제2 구동 전압(VSS)은 서브 화소들 각각의 발광 소자를 구동하기 위한 저전위 구동 전압이며, 초기화 전압(VINT)은 서브 화소들 각각의 구동 트랜지스터의 제1 전극을 초기화하기 위해 센싱 배선(SL)들에 인가되는 전압일 수 있다.
도 3은 일 실시예에 따른 디지털 비디오 데이터의 입력 프레임 주파수와 표시 장치의 구동 프레임 주파수를 보여주는 타이밍 도이다.
도 3에서 “INPUT DATA”는 외부의 그래픽 장치(700)로부터 입력되는 디지털 비디오 데이터(DATA)를 가리키고, “DISPLAY DATA”는 표시 장치(10)에서 화상을 표시하는데 사용되는 디지털 비디오 데이터(DATA)를 가리킨다.
도 3을 참조하면, 외부의 그래픽 장치(700)로부터 입력되는 디지털 비디오 데이터(DATA)는 프레임 기간별로 상이한 프레임 주파수를 가질 수 있다. 예를 들어, 그래픽 장치(700)는 제1 프레임 기간(FR1), 제2 프레임 기간(FR2), 제4 프레임 기간(FR4), 및 제5 프레임 기간(FR5) 동안 240Hz의 프레임 주파수로 디지털 비디오 데이터(DATA)를 출력하고, 제3 프레임 기간(FR3)과 제6 프레임 기간(FR6) 동안 80Hz의 프레임 주파수로 디지털 비디오 데이터(DATA)를 출력할 수 있다. 이 경우, 제3 프레임 기간(FR3)과 제6 프레임 기간(FR6) 각각의 길이는 제1 프레임 기간(FR1), 제2 프레임 기간(FR2), 제4 프레임 기간(FR4), 및 제5 프레임 기간(FE) 각각의 길이보다 대략 3 배 길 수 있다.
구체적으로, 그래픽 장치(700)는 제1 프레임 기간(FR1) 동안 240Hz의 프레임 주파수로 제1 디지털 비디오 데이터(DATA1)를 출력하고, 제2 프레임 기간(FR2) 동안 240Hz의 프레임 주파수로 제2 디지털 비디오 데이터(DATA2)를 출력할 수 있다. 또한, 그래픽 장치(700)는 제3 프레임 기간(FR3) 동안 80Hz의 프레임 주파수로 제3 디지털 비디오 데이터(DATA3)를 출력하고, 제4 프레임 기간(FR4) 동안 240Hz의 프레임 주파수로 제4 디지털 비디오 데이터(DARA4)를 출력할 수 있다. 또한, 그래픽 장치(700)는 제5 프레임 기간(FR5) 동안 80Hz의 프레임 주파수로 제5 디지털 비디오 데이터(DATA5)를 출력하고, 제6 프레임 기간(FR6) 동안 240Hz의 프레임 주파수로 제6 디지털 비디오 데이터(DARA6)를 출력할 수 있다.
표시 장치(10)는 제N 프레임 기간 동안 그래픽 장치(700)로부터 제N-1 프레임 기간 동안 입력된 디지털 비디오 데이터(DATA)에 따라 화상을 표시한다. 예를 들어, 표시 장치(10)는 제2 프레임 기간(FR2) 동안 그래픽 장치(700)로부터 제1 프레임 기간 동안 입력된 제1 디지털 비디오 데이터(DATA1)에 따라 화상을 표시한다.
구체적으로, 표시 장치(10)의 타이밍 제어부(300)는 제2 프레임 기간(FR2) 동안 제1 디지털 비디오 데이터(DATA1)에 따라 화상을 표시하고, 제3 프레임 기간(FR3) 동안 제2 디지털 비디오 데이터(DATA2)에 따라 화상을 표시하도록 제어한다. 표시 장치(10)의 타이밍 제어부(300)는 제4 프레임 기간(FR4) 동안 제3 디지털 비디오 데이터(DATA3)에 따라 화상을 표시하고, 제5 프레임 기간(FR5) 동안 제4 디지털 비디오 데이터(DATA4)에 따라 화상을 표시하도록 제어한다. 표시 장치(10)의 타이밍 제어부(300)는 제6 프레임 기간(FR6) 동안 제5 디지털 비디오 데이터(DATA5)에 따라 화상을 표시하도록 제어한다.
즉, 데이터 구동부(200)는 제2 프레임 기간(FR2) 동안 제1 디지털 비디오 데이터(DATA1)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력하고, 제3 프레임 기간(FR3) 동안 제2 디지털 비디오 데이터(DATA2)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력한다. 표시 장치(10)는 제4 프레임 기간(FR4) 동안 제3 디지털 비디오 데이터(DATA3)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력하고, 제5 프레임 기간(FR5) 동안 제4 디지털 비디오 데이터(DATA4)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력한다. 표시 장치(10)는 제6 프레임 기간(FR6) 동안 제5 디지털 비디오 데이터(DATA5)를 데이터 전압들로 변환하여 표시 패널(100)의 데이터 배선(DL)들에 출력한다.
표시 장치(10)는 프레임 기간들(FR1~FR6) 각각의 길이와 상관없이 최대 프레임 주파수로 화상을 표시한다. 예를 들어, 표시 장치(10)의 최대 프레임 주파수가 240Hz인 경우, 프레임 기간들(FR1~FR6) 각각에서 240Hz의 프레임 주파수로 화상을 표시한다. 이 경우, 80Hz의 프레임 주파수로 구동하는 제3 프레임 기간(FR3)과 제6 프레임 기간(FR6)은 데이터 어드레싱 기간(ADR)과 블랭크 기간(BNK)을 포함할 수 있다. 데이터 어드레싱 기간(ADR)은 디지털 비디오 데이터에 따라 서브 화소(SP)들 각각에 데이터 전압을 공급하는 기간이다. 데이터 어드레싱 기간(ADR)의 길이는 최대 프레임 주파수의 프레임 기간의 길이와 실질적으로 동일할 수 있다. 즉, 데이터 어드레싱 기간(ADR)의 길이는 제1 프레임 기간(FR1)의 길이, 제2 프레임 기간(FR2)의 길이, 제4 프레임 기간(FR4)의 길이, 및 제5 프레임 기간(FR5)의 길이와 실질적으로 동일할 수 있다. 블랭크 기간(BNK)은 서브 화소(SP)들 각각에 데이터 전압을 공급하지 않는 기간이다. 블랭크 기간(BNK)은 데이터 어드레싱 기간(ADR)과 실질적으로 동일하거나 데이터 어드레싱 기간(ADR)보다 길 수 있다.
도 3과 같이, 외부의 그래픽 장치(700)가 게이밍(gaming) 디스플레이 구현시 빠른 화면 전환에 대응하기 위해 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터(DATA)를 출력함으로써, 표시 장치(10)의 구동 프레임 주파수를 디지털 비디오 데이터(DATA)의 입력 프레임 주파수에 맞출 수 있다. 그러므로, 표시 장치(10)의 구동 프레임 주파수와 디지털 비디오 데이터(DATA)의 입력 프레임 주파수의 불일치로 인한 화상 품질 저하를 방지할 수 있다.
또한, 프레임 기간의 프레임 주파수가 낮을수록 프레임 기간의 블랭크 기간(BNK)이 길어질 수 있다. 이 경우, 낮은 프레임 주파수로 구동되는 프레임 기간 동안 표시 장치(10)에 표시되는 화상의 휘도와 높은 프레임 주파수로 구동되는 프레임 기간 동안 표시되는 화상의 휘도가 상이할 수 있다. 이하에서는 도 4를 결부하여 프레임 주파수에 따른 표시 장치(10)에 표시되는 화상의 휘도를 상세히 설명한다.
도 4는 표시 장치의 구동 프레임 주파수가 60Hz와 120Hz인 경우, 서브 화소의 휘도를 보여주는 타이밍 도이다.
도 4에서는 표시 장치(10)가 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1)은 120Hz의 프레임 주파수에 대응하는 프레임 기간이고, 제3 프레임 기간(FR3_1) 동안 60Hz의 프레임 주파수에 대응하는 프레임 기간인 것을 예시하였다.
도 4를 참조하면, 서브 화소(SP)는 데이터 전압이 공급되는 기간 동안 발광하지 않기 때문에, 서브 화소(SP)의 휘도는 프레임 기간들(FR1_1, FR2_1, FR3_1) 각각에서 한 번의 휘도 밸리(LV)를 가진다. 휘도 밸리(LV)는 서브 화소(SP)가 데이터 전압이 공급되는 기간 동안 발광하지 않음으로써 발생하는 V자 형태의 휘도 곡선을 가리킨다.
제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 각각은 120Hz의 프레임 주파수에 대응하는 프레임 기간인 반면에, 제3 프레임 기간(FR3_1)은 60Hz의 프레임 주파수에 대응하는 프레임 기간이므로, 제3 프레임 기간(FR3_1)의 길이가 제1 프레임 기간(FR1_1)의 길이와 제2 프레임 기간(FR2_1)의 길이보다 대략 2배 길다. 예를 들어, 제1 프레임 기간(FR1_1)의 길이와 제2 프레임 기간(FR2_1)의 길이의 합이 제3 프레임 기간(FR3_1)의 길이와 실질적으로 동일할 수 있다.
제1 프레임 기간(FR1_1), 제2 프레임 기간(FR2_1), 및 제3 프레임 기간(FR3_1) 각각에서 한 번의 휘도 밸리(LV)가 존재한다. 즉, 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 두 번의 휘도 밸리(LV)가 존재하는 반면에, 제3 프레임 기간(FR3_1) 동안 한 번의 휘도 밸리(LV)가 존재하므로, 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 서브 화소(SP)의 휘도가 제3 프레임 기간(FR3_1) 동안 서브 화소(SP)의 휘도보다 낮을 수 있다. 특히, 서브 화소(SP)가 저계조의 화상을 표시하는 경우, 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 서브 화소(SP)의 휘도 대비 제1 프레임 기간(FR1_1)과 제2 프레임 기간(FR2_1) 동안 서브 화소(SP)의 휘도와 제3 프레임 기간(FR3_1) 동안 서브 화소(SP)의 휘도 간의 차이의 비율이 커질 수 있다. 그러므로, 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터(DATA)를 입력 받는 경우, 프레임 기간들 사이의 서브 화소(SP)의 휘도 차이를 줄이거나 방지할 필요가 있다.
도 5는 일 실시예에 따른 서브 화소를 보여주는 회로도이다.
도 5를 참조하면, 서브 화소(SP)는 발광 소자(LE)들, 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 및 커패시터(CAP)를 포함한다.
발광 소자(LE)들 각각은 제1 트랜지스터(T1)를 통해 공급되는 구동 전류에 따라 발광한다. 발광 소자(LE)들 각각은 유기 발광 다이오드(organic light emitting diode), 무기 발광 다이오드, 또는 마이크로 발광 다이오드(micro light emitting diode)일 수 있다. 발광 소자(LE)들 각각의 제1 전극에 연결되고, 제2 전극은 제2 전원 전압(VSS)이 인가되는 제2 전원 배선에 연결될 수 있다. 즉, 발광 소자(LE)들은 제1 트랜지스터(T1)의 제1 전극과 제2 전원 배선 사이에서 병렬로 연결될 수 있다.
제1 트랜지스터(T1)는 게이트 전극과 소스 전극의 전압 차에 따라 제1 전원전압이 공급되는 제1 전원 전압(VDD)이 인가되는 제1 전원 배선(VDL)으로부터 발광 소자(LE)로 흐르는 전류를 조정하는 구동 트랜지스터일 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제2 트랜지스터(T2)의 제1 전극에 연결되고, 소스 전극은 발광 소자(LE)의 애노드 전극에 연결되며, 드레인 전극은 고전위 전압이 인가되는 제1 전원 라인(EVL)에 연결될 수 있다.
제2 트랜지스터(T2)는 스캔 배선(SWL)의 스캔 신호에 의해 턴-온되어 데이터 배선(DL)을 제1 트랜지스터(T1)의 게이트 전극에 연결한다. 제2 트랜지스터(T2)의 게이트 전극은 스캔 배선(SWL)에 연결되고, 제1 전극은 제1 트랜지스터(T1)의 게이트 전극에 연결되며, 제2 전극은 데이터 배선(DL)에 연결될 수 있다.
제3 트랜지스터(T3)는 스캔 센싱 배선(SSL)의 스캔 센싱 신호에 의해 턴-온되어 센싱 배선(VIL)을 제1 트랜지스터(T1)의 제1 전극에 연결한다. 제3 트랜지스터(T3)의 게이트 전극은 스캔 센싱 배선(SSL)에 연결되고, 제1 전극은 센싱 배선(VIL)에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제4 트랜지스터(T4)는 발광 배선(EML)의 발광 신호에 의해 턴-온되어 제1 트랜지스터(T1)의 제1 전극을 발광 소자(LE)들 각각의 제1 전극에 연결한다. 제4 트랜지스터(T4)의 게이트 전극은 발광 배선(EML)에 연결되고, 제1 전극은 발광 소자(LE)들 각각의 제1 전극에 연결되며, 제2 전극은 제1 트랜지스터(T1)의 제1 전극에 연결될 수 있다.
제5 트랜지스터(T5)는 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호에 의해 턴-온되어 센싱 배선(VIL)을 발광 소자(LE)들 각각의 제1 전극에 연결한다. 제5 트랜지스터(T5)의 게이트 전극은 스캔 바이어스 배선(SBL)에 연결되고, 제1 전극은 센싱 배선(VIL)에 연결되며, 제2 전극은 발광 소자(LE)들 각각의 제1 전극에 연결될 수 있다.
커패시터(CAP)는 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 사이에 형성된다. 커패시터(CAP)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제1 전극의 전압 간의 전압 차를 저장한다.
제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각의 제1 전극과 제2 전극 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다. 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각은 박막 트랜지스터(thin film transistor)로 형성될 수 있다.
도 5에서는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각이 N 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)인 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 에서는 제1 내지 제5 트랜지스터들(T1, T2, T3, T4, T5) 각각은 P 타입 MOSFET으로 형성될 수 있다. 이 경우, 도 6, 도 8, 도 11, 도 16, 도 19, 및 도 21의 타이밍 도는 P 타입 MOSFET의 특성에 맞게 적절하게 수정될 수 있다.
도 6은 표시 장치의 구동 프레임 주파수가 60Hz와 240Hz인 경우, 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예와, 휘도 밸리를 보여주는 타이밍 도이다.
도 6에서는 표시 장치(10)가 제1 프레임 기간(FR1_2)은 240Hz의 프레임 주파수에 대응하는 프레임 기간이고, 제2 프레임 기간(FR2_2)은 60Hz의 프레임 주파수에 대응하는 프레임 기간이며, 제3 프레임 기간(FR3_2)은 120Hz의 프레임 주파수에 대응하는 프레임 기간인 것을 예시하였다.
도 6을 참조하면, 제2 프레임 기간(FR2_2)의 길이는 제1 프레임 기간(FR1_2)의 길이보다 대략 4배 길다. 또한, 제2 프레임 기간(FR2_2)의 길이는 제3 프레임 기간(FR3_2)의 길이보다 대략 2배 길다. 또한, 제3 프레임 기간(FR3_2)의 길이는 제1 프레임 기간(FR1_2)의 길이보다 대략 2배 길다. 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 길이는 제3 프레임 기간(FR3_2)의 데이터 어드레싱 기간(ADR)의 길이와 실질적으로 동일할 수 있다. 또한, 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 길이와 제3 프레임 기간(FR3_2)의 데이터 어드레싱 기간(ADR)의 길이는 제1 프레임 기간(FR1_2)의 길이와 실질적으로 동일할 수 있다.
제2 프레임 기간(FR2_2)의 블랭크 기간(BNK)의 길이는 제3 프레임 기간(FR3_2)의 블랭크 기간(BNK)의 길이보다 길 수 있다. 제3 프레임 기간(FR3_2)의 데이터 어드레싱 기간(ADR)의 길이와 블랭크 기간(BNK)의 길이는 실질적으로 동일할 수 있다. 제2 프레임 기간(FR2_2)의 블랭크 기간(BNK)의 길이는 제1 프레임 기간(FR1_2)의 길이보다 길다.
서브 화소(SP)는 데이터 전압이 공급되는 기간 동안 발광하지 않기 때문에, 서브 화소(SP)의 휘도는 프레임 기간들(FR1_2, FR2_2, FR3_2) 각각에서 게이트 온 전압(Von)의 스캔 신호(SW)가 인가되는 기간 동안 휘도 밸리(LV)를 가진다. 추가적으로, 제2 프레임 기간(FR2_2)의 길이는 제1 프레임 기간(FR1_3)의 길이보다 대략 4배 길기 때문에, 서브 화소(SP)의 휘도는 제2 프레임 기간(FR2_2) 동안 3 번의 추가적인 휘도 밸리(LV)를 가진다. 또한, 제3 프레임 기간(FR3_2)의 길이는 제1 프레임 기간(FR1_3)의 길이보다 대략 4배 길기 때문에, 서브 화소(SP)의 휘도는 제3 프레임 기간(FR3_2) 동안 1 번의 추가적인 휘도 밸리(LV)를 가진다.
추가적인 휘도 밸리(LV)는 발광 소자(LE)들 각각의 제1 전극의 전압을 초기화 전압으로 초기화함으로써 생성될 수 있다. 추가적인 휘도 밸리(LV)는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)가 인가되는 기간 동안 생성될 수 있다. 즉, 도 6에 도시된 제3 기간(t3)은 초기화 기간일 수 있다. 도 6에 도시된 제1 내지 제4 기간들에 대한 설명은 도 8 및 도 11을 결부하여 후술한다.
도 6과 같이, 프레임 주파수를 가변하는 가변 프레임 주파수 방식으로 디지털 비디오 데이터(DATA)를 입력 받는 경우, 프레임 주파수에 따라 프레임 기간의 길이에 차이가 발생할 수 있으나, 프레임 기간의 길이에 따라 추가적인 휘도 밸리(LV)를 강제로 생성함으로써, 프레임 기간들 사이의 서브 휘도(SP)의 차이를 줄이거나 방지할 수 있다.
또한, 휘도 밸리(LV)의 개수는 프레임 기간의 길이에 의존할 수 있다. 즉, 프레임 기간의 길이가 길수록 휘도 밸리(LV)의 개수는 늘어날 수 있다. 프레임 기간의 길이는 프레임 주파수가 낮을수록 길어질 수 있다. 프레임 주파수에 따른 휘도 밸리(LV)의 개수는 도 7을 결부하여 후술한다.
도 7은 표시 장치의 구동 프레임 주파수에 따른 원래 휘도 밸리의 개수, 추가 생성된 휘도 밸리의 개수, 및 총 휘도 밸리의 개수를 보여주는 표이다.
도 7을 참조하면, 원래 휘도 밸리(LV)는 데이터 전압이 공급되는 기간에 발생되는 휘도 밸리(LV)를 가리킨다. 원래 휘도 밸리(LV)는 게이트 온 전압(Von)의 스캔 신호(SW)가 인가되는 기간 동안 생성될 수 있다.
추가 생성된 휘도 밸리(LV)는 발광 소자(LE)들 각각의 제1 전극의 전압을 초기화 전압으로 초기화함으로써 생성되는 휘도 밸리(LV)를 가리킨다. 추가 생성된 휘도 밸리(LV)는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)가 인가되는 기간 동안 생성될 수 있다.
총 휘도 밸리의 개수는 원래 휘도 밸리(LV)의 개수와 추가 생성된 휘도 밸리(LV)의 개수를 합한 개수를 가리킨다. 도 7에서는 표시 장치(10)의 최대 프레임 주파수가 240Hz인 것을 예시하였다. 최대 프레임 주파수에 해당하는 240Hz의 프레임 주파수에 대응되는 프레임 기간은 블랭크 기간을 포함하지 않는다. 그러므로, 휘도 밸리(LV)가 추가로 생성될 필요가 없다.
120Hz의 프레임 주파수에 대응하는 프레임 기간의 길이는 최대 프레임 주파수의 프레임 기간보다 대략 2배이기 때문에, 한 번의 휘도 밸리(LV)가 추가 생성될 수 있다. 한편, 120Hz보다 크고 240Hz보다 작은 프레임 주파수에 대응하는 프레임 기간은 블랭크 기간(BNK)을 포함할 수 있다. 하지만, 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간의 2배보다 짧다. 즉, 블랭크 기간(BNK)의 길이가 데이터 어드레싱 기간(ADR)의 길이보다 짧기 때문에, 휘도 밸리(LV)가 추가 생성되지 않을 수 있다.
80Hz의 프레임 주파수에 대응하는 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간보다 대략 3배이기 때문에, 두 번의 휘도 밸리(LV)가 추가 생성될 수 있다. 한편, 80Hz보다 크고 120Hz보다 작은 프레임 주파수에 대응하는 프레임 기간은 블랭크 기간(BNK)을 포함할 수 있다. 하지만, 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간의 2배보다 크고 3배보다 짧다. 즉, 블랭크 기간(BNK)의 길이가 데이터 어드레싱 기간(ADR)의 2배보다 짧기 때문에, 한 번의 휘도 밸리(LV)가 추가 생성될 수 있다.
60Hz에 대응하는 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간보다 대략 4배이기 때문에, 세 번의 휘도 밸리(LV)가 추가 생성될 수 있다. 한편, 60Hz보다 크고 80Hz보다 작은 프레임 주파수에 대응하는 프레임 기간은 블랭크 기간(BNK)을 포함할 수 있다. 하지만, 프레임 기간의 길이가 최대 프레임 주파수의 프레임 기간의 3배보다 크고 4배보다 짧다. 즉, 블랭크 기간(BNK)의 길이가 데이터 어드레싱 기간(ADR)의 3배보다 짧기 때문에, 두 번의 휘도 밸리(LV)가 추가 생성될 수 있다.
이상에서 살펴본 바와 같이, 프레임 주파수에 따른 추가 생성된 휘도 밸리의 개수는 수학식 1과 같이 산출된 프레임 주파수의 배수 값에서 소수점 자리를 버림으로써 산출될 수 있다.
Figure pat00001
수학식 1에서, FRM은 프레임 주파수의 배수 값, MAXFR은 최대 프레임 주파수, CURFR은 현재 프레임 기간의 프레임 주파수일 수 있다.
도 8은 제1 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다. 도 8에서는 최대 프레임 주파수인 240Hz의 프레임 주파수로 구동되는 도 7의 제1 프레임 기간(FR1_2)을 예시하였다.
도 8을 참조하면, 제1 프레임 기간(FR1_2)은 제1 기간(t1)과 제2 기간(t2)을 포함할 수 있다. 제1 기간(t1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 공급하고, 제1 전극을 초기화 전압(VINT)으로 초기화하는 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 전류(Ids)에 따라 발광 소자(LE)들이 발광하는 기간이다.
스캔 배선(SWL)의 스캔 신호(SW)와 스캔 센싱 배선(SSL)의 센싱 신호(SS)는 제1 기간(t1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가진다. 발광 배선(EML)의 발광 신호(EM)는 제1 기간(t1)과 제2 기간(t2) 동안 게이트 온 전압(Von)을 가진다. 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제1 기간(t1)과 제2 기간(t2) 동안 게이트 오프 전압(Voff)을 가진다.
게이트 온 전압(Von)은 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)를 턴-온시킬 수 있는 전압이다. 게이트 오프 전압(Voff)은 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)를 턴-오프시킬 수 있는 전압이다. 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 N 타입 MOSFET인 경우, 게이트 온 전압(Von)은 10V 이상의 전압이고, 게이트 오프 전압(Voff)은 0V 이하의 전압일 수 있다.
도 9와 도 10은 제1 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 8 내지 도 10을 결부하여 제1 프레임 기간(FR1_2)의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 9와 같이 제2 트랜지스터(T2)는 제1 기간(t1) 동안 스캔 배선(SWL)에 인가되는 게이트 온 전압(Von)의 스캔 신호(SW)에 의해 턴-온된다. 제3 트랜지스터(T3)는 제1 기간(t1) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 온 전압(Von)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제1 기간(t1) 동안 발광 배선(EML)에 인가되는 게이트 온 전압(Von)의 발광 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)는 제1 기간(t1) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제1 기간(t1) 동안 제2 트랜지스터(T2)의 턴-온으로 인해 제1 트랜지스터(T1)의 게이트 전극에는 데이터 배선(DL)의 데이터 전압(Vdata)이 인가된다. 제1 기간(t1) 동안 제3 트랜지스터(T3)의 턴-온으로 인해 제1 트랜지스터(T1)의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다. 제1 기간(t1) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 발광 소자(LE)들 각각의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다.
두 번째로, 도 10과 같이 제2 트랜지스터(T2)는 제2 기간(t2) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(t2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제2 기간(t2) 동안 발광 배선(EML)에 인가되는 게이트 온 전압(Von)의 발광 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)는 제2 기간(t2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제2 기간(t2) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vg)과 제1 전극의 전압(Vs) 간의 전압 차에 따라 구동 전류(Ids)가 흐른다. 제2 기간(t2) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 구동 전류(Ids)는 발광 소자(LE)들로 흐를 수 있다. 그러므로, 발광 소자(LE)들 각각은 제2 기간(t2) 동안 구동 전류(Ids)에 따라 발광할 수 있다.
도 11은 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다. 도 11에서는 60Hz의 프레임 주파수로 구동되는 도 7의 제2 프레임 기간(FR2_2)을 예시하였다.
도 11을 참조하면, 제2 프레임 기간(FR2_2)은 데이터 어드레싱 기간(ADR)과 블랭크 기간(BNK)을 포함할 수 있다. 데이터 어드레싱 기간(ADR)은 제1 기간(t1)과 제2 기간(t2)을 포함할 수 있다. 블랭크 기간(BNK)은 적어도 하나의 제3 기간(t3), 및 적어도 하나의 제4 기간(t4)을 포함할 수 있다. 예를 들어, 블랭크 기간(BNK)이 세 번의 제3 기간(t3)들과 세 번의 제4 기간(t4)들을 포함하는 경우, 세 번의 제3 기간(t3)들과 세 번의 제4 기간(t4)들은 블랭크 기간(BNK) 동안 제3 기간(t3), 제4 기간(t4), 제3 기간(t3), 제4 기간(t4), 제3 기간(t3), 및 제4 기간(t4)의 순서로 배치될 수 있다.
제1 기간(t1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 공급하고, 제1 전극을 초기화 전압(VINT)으로 초기화하는 기간이다. 제2 기간(t2)은 제1 트랜지스터(T1)의 전류(Ids)에 따라 발광 소자(LE)들이 발광하는 기간이다. 제3 기간(t3)은 발광 소자(LE)들 각각의 제1 전극을 초기화하는 기간이다. 제4 기간(t4)은 제1 트랜지스터(T1)의 전류(Ids)에 따라 발광 소자(LE)들이 발광하는 기간이다.
스캔 배선(SWL)의 스캔 신호(SW)와 스캔 센싱 배선(SSL)의 센싱 신호(SS)는 제1 기간(t1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(t2), 제3 기간(t3)들, 및 제4 기간(t4)들 동안 게이트 오프 전압(Voff)을 가진다. 발광 배선(EML)의 발광 신호(EM)는 제1 기간(t1), 제2 기간(t2), 및 제4 기간(t4)들 동안 게이트 온 전압(Von)을 가지며, 제3 기간(t3)들 동안 게이트 오프 전압(Voff)을 가진다. 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제3 기간(t3)들 동안 게이트 온 전압(Von)을 가지며, 제1 기간(t1), 제2 기간(t2), 및 제4 기간(t4)들 동안 게이트 오프 전압(Voff)을 가진다.
도 12와 도 13은 도 11의 제2 프레임 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
도 11의 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작은 도 8 내지 도 10을 결부하여 설명한 바와 실질적으로 동일하다. 그러므로, 제2 프레임 기간(FR2_2)의 데이터 어드레싱 기간(ADR)의 제1 기간(t1)과 제2 기간(t2) 동안 서브 화소(SP)의 동작에 대한 설명은 생략한다.
이하에서는, 도 11 내지 도 13을 결부하여 제2 프레임 기간(FR2_2)의 블랭크 기간(BNK)의 제3 기간(t3)들과 제4 기간(t4)들 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
먼저, 도 12와 같이 제2 트랜지스터(T2)는 제3 기간(t3) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제3 기간(t3) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제1 기간(t1) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제1 기간(t1) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)에 의해 턴-온된다.
제3 기간(t3) 동안 제5 트랜지스터(T5)의 턴-온으로 인해 발광 소자(LE)들 각각의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다. 초기화 전압(VINT)은 제2 전원 전압(VSS)과 발광 소자(LE)의 문턱 전압을 합산한 전압보다 낮은 전압일 수 있다. 예를 들어, 초기화 전압(VINT)은 제2 전원 전압(VSS)과 실질적으로 동일하거나 제2 전원 전압(VSS)보다 낮은 전압일 수 있다. 그러므로, 제3 기간(t3) 동안 발광 소자(LE)들은 발광하지 않을 수 있다. 따라서, 제3 기간(t3) 동안 휘도 밸리(LV)가 강제로 생성될 수 있다.
그리고 나서, 도 13과 같이 제2 트랜지스터(T2)는 제4 기간(t4) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제4 기간(t4) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제4 기간(t4) 동안 발광 배선(EML)에 인가되는 게이트 온 전압(Von)의 발광 신호(EM)에 의해 턴-온된다. 제5 트랜지스터(T5)는 제4 기간(t4) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제4 기간(t4) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압(Vg)과 제1 전극의 전압(Vs) 간의 전압 차에 따라 구동 전류(Ids)가 흐른다. 제4 기간(t4) 동안 제4 트랜지스터(T4)의 턴-온으로 인해 구동 전류(Ids)는 발광 소자(LE)들로 흐를 수 있다. 그러므로, 발광 소자(LE)들 각각은 제4 기간(t4) 동안 구동 전류(Ids)에 따라 발광할 수 있다.
도 14는 제1 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 14를 참조하면, 제1 센싱 기간(SEP1)은 서브 화소(SP)의 제1 트랜지스터(T1)의 문턱 전압(threshold voltage)을 감지하기 위한 기간일 수 있다. 제1 센싱 기간(SEP1)은 제1 내지 제3 기간들(st1, st2, st3)을 포함할 수 있다.
제1 기간(st1)은 제1 트랜지스터(T1)의 게이트 전극에 데이터 전압(Vdata)을 공급하고, 제1 전극을 초기화 전압(VINT)으로 초기화하는 기간이다. 제2 기간(st2)은 제1 트랜지스터(T1)의 문턱 전압을 샘플링하는 기간이다. 제3 기간(st3)은 휴지 기간이다.
스캔 배선(SWL)의 스캔 신호(SW)는 제1 기간(st1) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(st2)과 제3 기간(st3) 동안 게이트 오프 전압(Voff)을 가진다. 스캔 센싱 배선(SSL)의 센싱 신호(SS)는 제1 기간(st1)과 제2 기간(st2) 동안 게이트 온 전압(Von)을 가지며, 제3 기간(st3) 동안 게이트 오프 전압(Voff)을 가진다. 발광 배선(EML)의 발광 신호(EM)와 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제1 기간(st1), 제2 기간(st2), 및 제3 기간(st3) 동안 게이트 오프 전압(Voff)을 가진다.
도 15와 도 16은 제1 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도들이다.
이하에서는, 도 14 내지 도 16을 결부하여 제1 센싱 기간(SEP1)의 제1 기간(st1), 제2 기간(st2), 및 제3 기간(st3) 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 15와 같이 제2 트랜지스터(T2)는 제1 기간(st1) 동안 스캔 배선(SWL)에 인가되는 게이트 온 전압(Von)의 스캔 신호(SW)에 의해 턴-온된다. 제3 트랜지스터(T3)는 제1 기간(st1) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 온 전압(Von)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제1 기간(st1) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제1 기간(st1) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제1 기간(st1) 동안 제2 트랜지스터(T2)의 턴-온으로 인해 제1 트랜지스터(T1)의 게이트 전극에는 데이터 배선(DL)의 데이터 전압(Vdata)이 인가된다. 제1 기간(st1) 동안 제3 트랜지스터(T3)의 턴-온으로 인해 제1 트랜지스터(T1)의 제1 전극에는 센싱 배선(VIL)의 초기화 전압(VINT)이 인가된다.
두 번째로, 도 16과 같이 제2 트랜지스터(T2)는 제2 기간(st2) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(st2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 온 전압(Von)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제2 기간(st2) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제2 기간(st2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다.
제2 기간(st2) 동안 제1 트랜지스터(T1)의 게이트 전극과 제1 전극 간의 전압 차(Vgs=Vdata1-VINT)가 제1 트랜지스터(T1)의 문턱전압보다 크기 때문에, 제1 트랜지스터(T1)는 게이트 전극과 제1 전극 간의 전압 차(Vgs)가 제1 트랜지스터(T1)의 문턱전압(Vth)에 도달할 때까지 전류를 흘리게 된다. 이로 인해, 제1 트랜지스터(T1)의 제1 전극의 전압은 도 16과 같이 "Vdata-Vth"까지 상승한다. 즉, 제2 기간(st2) 동안 제1 트랜지스터(T1)의 제1 전극에 제1 트랜지스터(T1)의 문턱전압이 샘플링되며, 제1 트랜지스터(T1)의 제1 전극의 전압은 센싱 배선(VIL)을 통해 센싱될 수 있다.
세 번째로, 제2 트랜지스터(T2)는 제3 기간(st3) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(st2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제2 기간(st2) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제2 기간(st2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다. 즉, 제3 기간(st3) 동안 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 모두 턴-오프되므로, 제3 기간(st3)는 서브 화소(SP)의 휴지 기간에 해당한다.
도 17은 제2 센싱 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 일 예를 보여주는 타이밍 도이다.
도 17을 참조하면, 제2 센싱 기간(SEP2)은 서브 화소(SP)의 발광 소자(LE)들의 제1 전극들의 애노드 전압(Vand)을 감지하기 위한 기간일 수 있다. 제2 센싱 기간(SEP2)은 제1 기간(st1’)과 제2 기간(st2’)을 포함할 수 있다.
제1 기간(st1’)은 제5 트랜지스터(T5)를 턴-온시켜 발광 소자(LE)들의 제1 전극들과 센싱 배선(VIL)을 연결하는 기간이다. 제2 기간(st2’)은 휴지 기간이다.
스캔 배선(SWL)의 스캔 신호(SW), 스캔 센싱 배선(SSL)의 센싱 신호(SS), 및 발광 배선(EML)의 발광 신호(EM)는 제1 기간(st1’)과 제2 기간(st2’) 동안 게이트 오프 전압(Voff)을 가진다. 스캔 바이어스 배선(SBL)의 스캔 바이어스 신호(SB)는 제1 기간(st1’) 동안 게이트 온 전압(Von)을 가지며, 제2 기간(st2’) 동안 게이트 오프 전압(Voff)을 가진다.
도 18은 제2 센싱 기간 동안 서브 화소의 동작을 보여주는 회로도이다.
이하에서는, 도 17과 도 18을 결부하여 제2 센싱 기간(SEP2)의 제1 기간(st1’)과 제2 기간(st2’) 동안 서브 화소(SP)의 동작을 상세히 살펴본다.
첫 번째로, 도 18과 같이 제2 트랜지스터(T2)는 제1 기간(st1’) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-온된다. 제3 트랜지스터(T3)는 제1 기간(st1’) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-온된다. 제4 트랜지스터(T4)는 제1 기간(st1’) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제1 기간(st1’) 스캔 바이어스 배선(SBL)에 인가되는 게이트 온 전압(Von)의 스캔 바이어스 신호(SB)에 의해 턴-온된다.
제1 기간(st1’) 동안 제5 트랜지스터(T5)의 턴-온으로 인해 발광 소자(LE)들의 제1 전극들은 센싱 배선(VIL)에 연결될 수 있다. 이로 인해, 애노드 전압(Vand)은 센싱 배선(VIL)을 통해 센싱될 수 있다.
한편, 발광 소자(LE)들이 무기 발광 소자인 경우, 제1 트랜지스터(T1)의 제1 전극에 연결되는 제1 정렬 전극(도 20의 171)과 제2 전원 전압이 인가되는 제2 전원 배선에 연결되는 제2 정렬 전극(도 20의 173)을 이용하여 발광 소자(LE)들을 정렬할 수 있다. 이때, 발광 소자(LE)들 각각의 제1 전극은 제1 정렬 전극(도 20의 171)에 인접하게 배치되고, 제2 전극은 제2 정렬 전극(도 20의 173)에 인접하게 배치되어야 한다. 하지만, 발광 소자(LE)들 중에서 일부의 발광 소자(LE)들은 오정렬될 수 있다. 예를 들어, 오정렬된 발광 소자(LE)들 각각의 제1 전극은 제2 정렬 전극(도 20의 173)에 인접하게 배치되고, 제2 전극은 제1 정렬 전극(도 20의 171)에 인접하게 배치될 수 있다. 이 경우, 오정렬된 발광 소자(LE)들의 개수가 많을수록 애노드 전압(Vand)이 높을 수 있다. 따라서, 애노드 전압(Vand)에 따라 오정렬된 발광 소자(LE)들의 개수를 판단할 수 있다.
두 번째로, 제2 트랜지스터(T2)는 제3 기간(st3) 동안 스캔 배선(SWL)에 인가되는 게이트 오프 전압(Voff)의 스캔 신호(SW)에 의해 턴-오프된다. 제3 트랜지스터(T3)는 제2 기간(st2) 동안 스캔 센싱 배선(SSL)에 인가되는 게이트 오프 전압(Voff)의 스캔 센싱 신호(SS)에 의해 턴-오프된다. 제4 트랜지스터(T4)는 제2 기간(st2) 동안 발광 배선(EML)에 인가되는 게이트 오프 전압(Voff)의 발광 신호(EM)에 의해 턴-오프된다. 제5 트랜지스터(T5)는 제2 기간(st2) 동안 스캔 바이어스 배선(SBL)에 인가되는 게이트 오프 전압(Voff)의 스캔 바이어스 신호(SB)에 의해 턴-오프된다. 즉, 제3 기간(st3) 동안 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 및 제5 트랜지스터(T5)가 모두 턴-오프되므로, 제3 기간(st3)는 서브 화소(SP)의 휴지 기간에 해당한다.
도 19는 제2 프레임 기간 동안 도 6의 서브 화소에 인가되는 스캔 신호, 스캔 제어 신호, 스캔 바이어스 신호, 및 발광 신호의 또 다른 예를 보여주는 타이밍 도이다.
도 19의 실시예는 발광 신호(EM)가 제3 기간(t3)들에 턴-오프되지 않고 턴-온을 유지하는 것에서 도 11의 실시예와 차이가 있을 뿐이므로, 도 19의 실시예에 대한 설명은 생략한다.
도 20은 일 실시예에 따른 화소의 일 예를 보여주는 레이아웃 도이다. 도 20을 참조하면, 화소(PX)들 각각은 복수의 서브 화소들(SP1, SP2, SP3)을 포함한다. 본 명세서에서는, 화소(PX)들 각각이 3 개의 서브 화소들, 즉 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3)를 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다.
제1 서브 화소(SP1)는 제1 색의 광을 발광하는 최소 단위를 가리키고, 제2 서브 화소(SP2)는 제2 색의 광을 발광하는 최소 단위를 가리키며, 제3 서브 화소(SP3)는 제3 색의 광을 발광하는 최소 단위를 가리킨다. 제1 색은 적색, 제2 색은 녹색, 제3 색은 청색일 수 있으나, 이에 한정되지 않는다. 예를 들어, 제1 색의 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광이고, 제2 색의 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광이고, 제3 색의 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광일 수 있다.
제1 서브 화소(SP1)들, 제2 서브 화소(SP2)들, 및 제3 서브 화소(SP3)들 각각은 제1 정렬 전극(171), 발광 소자(172), 제2 정렬 전극(173), 제1 접촉 전극(174), 및 제2 접촉 전극(175)을 포함할 수 있다.
제1 정렬 전극(171)은 서브 화소들(SP1, SP2, SP3)마다 분리된 화소 전극이고, 제2 정렬 전극(173)은 서브 화소들(SP1, SP2, SP3)마다 분리된 공통 전극일 수 있다. 예를 들어, 제1 정렬 전극(171)은 발광 소자(172)의 제1 전극에 전기적으로 연결되는 애노드(Anode) 전극이고, 제2 정렬 전극(173)은 발광 소자(172)의 제2 전극에 전기적으로 연결되는 캐소드(Cathode) 전극일 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 정렬 전극(171)과 제2 정렬 전극(173)은 서로 떨어져 배치되며, 서로 전기적으로 분리될 수 있다.
제1 정렬 전극(171)은 화소 콘택홀(PCT)을 통해 제1 트랜지스터(도 5의 T1)의 제1 전극에 전기적으로 연결될 수 있다. 제2 정렬 전극(173)은 공통 콘택홀(CCT)을 통해 제2 전원 전압(도 5의 VSS)이 인가되는 제2 전원 배선에 전기적으로 연결될 수 있다.
도 20에서는 서브 화소들(SP1, SP2, SP3) 각각이 1 개의 제1 정렬 전극(171)과 1 개의 제2 정렬 전극(173)을 포함하는 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 서브 화소들(SP1, SP2, SP3) 각각은 2 개 이상의 제1 정렬 전극(171)들과 2 개의 제2 정렬 전극(173)들을 포함할 수 있다. 또는, 서브 화소들(SP1, SP2, SP3) 각각은 2 개의 제1 정렬 전극(171)들과 1 개의 제2 정렬 전극(173)을 포함할 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 제2 방향(Y축 방향)으로 연장될 수 있다. 제1 접촉 전극(174)의 제2 방향(Y축 방향)의 길이는 제1 정렬 전극(171)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 제2 접촉 전극(175)의 제2 방향(Y축 방향)의 길이는 제2 정렬 전극(173)의 제2 방향(Y축 방향)의 길이보다 짧을 수 있다. 또한, 제1 접촉 전극(174)의 폭(제1 방향(X축 방향)의 길이)은 제1 정렬 전극(171)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다. 제2 접촉 전극(175)의 폭(제1 방향(X축 방향)의 길이)은 제2 정렬 전극(173)의 폭(제1 방향(X축 방향)의 길이)보다 짧을 수 있다.
제1 접촉 전극(174)은 제3 방향(Z축 방향)에서 제1 정렬 전극(171)과 중첩할 수 있다. 제1 접촉 전극(174)은 제1 접촉 콘택홀(CTT1)을 통해 제1 정렬 전극(171)에 연결될 수 있다.
제2 접촉 전극(175)은 제3 방향(Z축 방향)에서 제2 정렬 전극(173)과 중첩할 수 있다. 제2 접촉 전극(175)은 제2 접촉 콘택홀(CTT2)을 통해 제2 정렬 전극(173)에 연결될 수 있다.
제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 타 단과 접촉할 수 있다. 이에 따라, 발광 소자(172)는 제1 접촉 전극(174)을 통해 제1 정렬 전극(171)에 전기적으로 연결되고, 제2 접촉 전극(175)을 통해 제2 정렬 전극(173)에 전기적으로 연결될 수 있다.
발광 소자(172)들은 서로 이격되어 배치될 수 있다. 발광 소자(172)들은 제1 방향(X축 방향)으로 연장되고, 제2 방향(Y축 방향)으로 배열될 수 있다.
발광 소자(172)들은 외부 뱅크(도 22의 192)에 의해 정의되는 제1 개구부(OA1)에 배치될 수 있다. 즉, 발광 소자(172)들은 제3 방향(Z축 방향)에서 외부 뱅크(도 22의 192)와 중첩하지 않을 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174)과 접촉하고, 타 단은 제2 접촉 전극(175)과 접촉할 수 있다. 발광 소자(172)들 각각의 일 단은 제3 방향(Z축 방향)에서 제1 정렬 전극(171)과 중첩하고, 타 단은 제3 방향(Z축 방향)에서 제2 정렬 전극(173)과 중첩할 수 있다.
발광 소자(172)들 각각은 로드(rod), 와이어(wire), 튜브(tube) 등의 형상을 가질 수 있다. 예를 들어, 발광 소자(172)들 각각은 원기둥 형태 또는 로드(rod) 형태로 형성될 수 있다. 또는, 발광 소자(172)들 각각은 정육면체 및 직육면체와 같은 다면체 형태, 육각기둥형 등 다각기둥의 형태를 가질 수 있다. 또는, 발광 소자(172)들 각각은 원뿔대와 같이 일 방향으로 연장되며, 외면이 부분적으로 경사진 형태를 가질 수 있다. 발광 소자(172)들 각각의 길이는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛의 범위를 가질 수 있으며, 바람직하게는 3㎛ 내지 5㎛의 길이를 가질 수 있다. 또한, 발광 소자(172)들 각각의 직경은 300㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)들 각각의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다.
외부 뱅크(도 22의 192)는 서브 화소들(SP1, SP2, SP3) 각각에서 제1 개구부(OA1)와 제2 개구부(OA2)를 정의할 수 있다. 제1 개구부(OA1)는 서브 화소들(SP1, SP2, SP3) 각각의 발광 소자(172)들이 배치되는 발광 영역일 수 있다. 제2 개구부(OA2)는 제1 정렬 전극(171)들과 제2 정렬 전극(173)들 각각이 분리되는 분리 영역일 수 있다. 제2 개구부(OA2)에서 제2 방향(Y축 방향)으로 인접한 서브 화소들의 제1 정렬 전극(171)들은 서로 떨어져 배치될 수 있다. 제2 개구부(OA2)에서 제2 방향(Y축 방향)으로 인접한 서브 화소들의 제2 정렬 전극(173)들은 서로 떨어져 배치될 수 있다. 제2 개구부(OA2)에서 제1 정렬 전극(171)들의 제2 방향(Y축 방향)의 최소 거리는 제2 개구부(OA2)에 제2 방향(Y축 방향)의 최대 거리보다 짧을 수 있다. 제2 개구부(OA2)에서 제2 정렬 전극(173)들의 제2 방향(Y축 방향)의 최소 거리는 제2 개구부(OA2)에 제2 방향(Y축 방향)의 최대 거리보다 짧을 수 있다.
도 20에서는 제1 개구부(OA1)와 제2 개구부(OA2)가 서로 떨어져 배치된 것을 예시하였으나, 본 명세서의 실시예는 이에 한정되지 않는다. 제1 개구부(OA1)와 제2 개구부(OA2)는 하나의 개구부로 형성될 수 있다.
도 21은 도 20의 발광 소자의 일 예를 보여주는 예시 도면이다.
도 21을 참조하면, 발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d), 및 절연막(172e)을 포함할 수 있다.
일 실시예에 따른 발광 소자(172)는 일 방향으로 연장된 형상을 가질 수 있다. 발광 소자(172)는 로드, 와이어, 튜브 등의 형상을 가질 수 있다. 예시적인 실시예에서, 발광 소자(172)는 원통형 또는 로드형(Rod)일 수 있다. 다만, 발광 소자(172)의 형태가 이에 제한되는 것은 아니며, 정육면체, 직육면체, 육각기둥형 등 다각기둥의 형상을 갖거나, 일 방향으로 연장되되 외면이 부분적으로 경사진 형상을 갖는 등 발광 소자(172)는 다양한 형태를 가질 수 있다.
발광 소자(172)는 임의의 도전형(예컨대, p형 또는 n형) 불순물이 도핑된 반도체층을 포함할 수 있다. 반도체층은 외부의 전원으로부터 인가되는 전기 신호가 전달되어 특정 파장대의 광을 방출할 수 있다. 발광 소자(172)에 포함되는 복수의 반도체들은 상기 일 방향을 따라 순차적으로 배치되거나 적층된 구조를 가질 수 있다.
발광 소자(172)는 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d) 및 절연막(172e)을 포함할 수 있다. 도 21에서는 발광 소자(172)의 각 구성들을 보여주기 위해 절연막(172e)의 일 부분이 제거되어 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)이 노출된 상태를 도시하고 있으며, 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 전극층(172d)의 외면을 둘러싸도록 배치될 수 있다.
제1 반도체층(172a)은 n형 반도체일 수 있다. 일 예로, 발광 소자(172)가 청색 파장대의 광을 방출하는 경우, 제1 반도체층(172a)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, n형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제1 반도체층(172a)은 n형 도펀트가 도핑될 수 있으며, 일 예로 n형 도펀트는 Si, Ge, Sn 등일 수 있다. 예시적인 실시예에서, 제1 반도체층(172a)은 n형 Si로 도핑된 n-GaN일 수 있다. 제1 반도체층(172a)의 길이는 1.5㎛ 내지 5㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
제2 반도체층(172b)은 후술하는 활성층(172c) 상에 배치된다. 제2 반도체층(172b)은 p형 반도체일 수 있으며 일 예로, 발광 소자(172)가 청색 또는 녹색 파장대의 광을 방출하는 경우, 제2 반도체층(172b)은 AlxGayIn1-x-yN(0≤x≤1,0≤y≤1, 0≤x+y≤1)의 화학식을 갖는 반도체 재료를 포함할 수 있다. 예를 들어, p형으로 도핑된 AlGaInN, GaN, AlGaN, InGaN, AlN 및 InN 중에서 어느 하나 이상일 수 있다. 제2 반도체층(172b)은 p형 도펀트가 도핑될 수 있으며, 일 예로 p형 도펀트는 Mg, Zn, Ca, Se, Ba 등일 수 있다. 예시적인 실시예에서, 제2 반도체층(172b)은 p형 Mg로 도핑된 p-GaN일 수 있다. 제2 반도체층(172b)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 도 21에서는 제1 반도체층(172a)과 제2 반도체층(172b)이 하나의 층으로 구성된 것을 도시하고 있으나, 본 명세서의 실시예는 이에 한정되지 않는다. 예를 들어, 제1 반도체층(172a)과 제2 반도체층(172b)은 활성층(172c)의 물질에 따라 제1 반도체층(172a)과 제2 반도체층(172b)은 더 많은 수의 층, 예컨대 클래드층(Clad layer) 또는 TSBR(Tensile strain barrier reducing)층을 더 포함할 수도 있다.
활성층(172c)은 제1 반도체층(172a)과 제2 반도체층(172b) 사이에 배치된다. 활성층(172c)은 단일 또는 다중 양자 우물 구조의 물질을 포함할 수 있다. 활성층(172c)이 다중 양자 우물 구조의 물질을 포함하는 경우, 양자층(Quantum layer)과 우물층(Well layer)이 서로 교번적으로 복수 개 적층된 구조일 수도 있다. 활성층(172c)은 제1 반도체층(172a) 및 제2 반도체층(172b)을 통해 인가되는 전기 신호에 따라 전자-정공 쌍의 결합에 의해 광을 발광할 수 있다. 일 예로, 활성층(172c)이 청색 파장대의 광을 방출하는 경우, AlGaN, AlGaInN 등의 물질을 포함할 수 있다. 특히, 활성층(172c)이 다중 양자 우물 구조로 양자층과 우물층이 교번적으로 적층된 구조인 경우, 양자층은 AlGaN 또는 AlGaInN, 우물층은 GaN 또는 AlInN 등과 같은 물질을 포함할 수 있다. 예시적인 실시예에서, 활성층(172c)은 양자층으로 AlGaInN를, 우물층으로 AlInN를 포함하여 활성층(172c)은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색(Blue)광을 방출할 수 있다.
다만, 이에 제한되는 것은 아니며, 활성층(172c)은 밴드갭(Band gap) 에너지가 큰 종류의 반도체 물질과 밴드갭 에너지가 작은 반도체 물질들이 서로 교번적으로 적층된 구조일 수도 있고, 발광하는 광의 파장대에 따라 다른 3족 내지 5족 반도체 물질들을 포함할 수도 있다. 활성층(172c)이 방출하는 광은 청색 파장대의 광으로 한정되지 않으며, 적색, 및 녹색 파장대의 광을 방출할 수도 있다. 활성층(172c)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
한편, 활성층(172c)에서 방출되는 광은 발광 소자(172)의 길이 방향 외부면뿐만 아니라, 양 측면으로 방출될 수 있다. 활성층(172c)에서 방출되는 광의 방향성은 하나의 방향으로 한정되지 않는다.
전극층(172d)은 오믹(Ohmic) 접촉 전극일 수 있으나, 이에 한정되지 않으며, 쇼트키(Schottky) 접촉 전극일 수도 있다. 발광 소자(172)는 적어도 하나의 전극층(172d)을 포함할 수 있다. 도 21에서는 발광 소자(172)가 하나의 전극층(172d)을 포함하는 것을 예시하였으나, 2 개 이상의 전극층(172d)을 포함할 수 있다. 예를 들어, 제1 반도체층(172a)의 일 단에 배치되는 전극층을 포함할 수 있다. 이 경우, 전극층(172d)은 발광 소자(172)의 제1 전극으로 정의되고, 제1 반도체층(172a)의 일 단에 배치되는 전극층은 발광 소자(172)의 제1 전극으로 정의될 수 있다.
전극층(172d)은 발광 소자(172)의 일 단이 제1 접촉 전극(174)과 접촉할 때, 발광 소자(172)와 제1 접촉 전극(174) 사이의 저항을 감소시킬 수 있다. 전극층(172d)은 전도성이 있는 금속을 포함할 수 있다. 예를 들어, 전극층(172d)은 알루미늄(Al), 티타늄(Ti), 인듐(In), 금(Au), 은(Ag), ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide) 및 ITZO(Indium Tin-Zinc Oxide) 중에서 적어도 어느 하나를 포함할 수 있다. 또한 전극층(172d)은 n형 또는 p형으로 도핑된 반도체 물질을 포함할 수도 있다. 전극층(172d)의 길이는 0.05㎛ 내지 0.10㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다.
절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)의 외면을 둘러싸도록 배치된다. 절연막(172e)은 제1 반도체층(172a), 제2 반도체층(172b), 활성층(172c), 및 전극층(172d)을 보호하는 기능을 수행할 수 있다. 일 예로, 절연막(172e)은 발광 소자(172)의 길이 방향에서 양 단부가 노출되도록 형성될 수 있다.
도 21에서는 절연막(172e)이 발광 소자(172)의 길이 방향으로 연장되어 제1 반도체층(172a)으로부터 전극층(172d)까지 덮도록 배치된 것을 예시하였으나, 이에 한정되지 않는다. 절연막(172e)은 활성층(172c)의 외면, 및 제1 반도체층(172a)과 제2 반도체층(172b)의 일부의 외면만을 덮을 수 있다. 또는, 절연막(172e)은 전극층(172d)의 외면의 일부를 덮음으로써, 전극층(172d)의 외면의 일부가 절연막(172e)에 의해 덮이지 않고 부분적으로 노출될 수도 있다.
절연막(172e)의 두께는 10㎚ 내지 1.0㎛의 범위를 가질 수 있으나, 이에 제한되는 것은 아니다. 바람직하게는 절연막(172e)의 두께는 40㎚ 내외일 수 있다.
절연막(172e)은 절연특성을 가진 물질들, 예를 들어, 실리콘 산화물(Silicon oxide, SiOx), 실리콘 질화물(Silicon nitride, SiNx), 산질화 실리콘(SiOxNy), 질화알루미늄(Aluminum nitride, AlN), 산화알루미늄(Aluminum oxide, Al2O3) 등을 포함할 수 있다. 이에 따라, 활성층(172c)이 제1 접촉 전극(174) 또는 제2 접촉 전극(175)과 직접 접촉하는 경우 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(172e)은 활성층(172c)을 포함하여 발광 소자(172)의 외면을 보호하기 때문에, 발광 효율의 저하를 방지할 수 있다.
또한, 발광 소자(172)는 표시 장치(10)의 제조 시, 소정의 도포성 용액 내에 포함될 수 있다. 이때, 발광 소자(172)가 도포성 용액 내에서 인접한 다른 발광 소자(172)와 응집되지 않고 분리되기 위해, 절연막(172e)의 표면은 소수성 또는 친수성 처리될 수 있다.
발광 소자(172)의 길이(h)는 1㎛ 내지 10㎛ 또는 2㎛ 내지 6㎛일 수 있으며, 바람직하게는 3㎛ 내지 5㎛일 수 있다. 또한, 발광 소자(172)의 직경은 30㎚ 내지 700㎚의 범위를 갖고, 발광 소자(172)의 종횡비(Aspect ratio)는 1.2 내지 100일 수 있다. 다만, 발광 소자(172)들은 활성층(172c)의 조성 차이에 따라 서로 다른 직경을 가질 수도 있다. 바람직하게는, 발광 소자(172)의 직경은 500㎚ 내외의 범위를 가질 수 있다.
도 22는 도 20의 A-A’를 따라 절단한 표시 패널의 일 예를 보여주는 단면도이다.
도 22를 참조하면, 제1 서브 화소(SP1)는 적어도 하나의 트랜지스터(T1), 적어도 하나의 커패시터(CAP), 제1 정렬 전극(171), 발광 소자(172)들, 제2 정렬 전극(173), 제1 접촉 전극(174), 제2 접촉 전극(175), 및 파장 변환층(QDL)을 포함할 수 있다.
기판(SUB1)은 유리, 석영, 고분자 수지 등의 절연 물질로 이루어질 수 있다. 기판(SUB1)은 리지드(rigid) 기판이거나, 벤딩(bending), 폴딩(folding), 롤링(rolling) 등이 가능한 플렉서블(flexible) 기판일 수 있다.
기판(SUB1) 상에는 배리어막(BR)이 배치될 수 있다. 배리어막(BR)은 투습에 취약한 제1 기판(SUB1)을 통해 침투하는 수분으로부터 제1 트랜지스터(T1)를 보호하기 위한 막이다. 배리어막(BR)은 교번하여 적층된 복수의 무기막들로 이루어질 수 있다. 예를 들어, 배리어막(BR)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy) 중 적어도 어느 하나를 포함하는 무기막이 교번하여 적층된 다중막으로 형성될 수 있다.
배리어막(BR) 상에는 제1 트랜지스터(T1)의 액티브층(ACT), 제1 전극(SE), 및 제2 전극(DE)을 포함하는 반도체층이 배치될 수 있다. 반도체층은 다결정 실리콘, 단결정 실리콘, 저온 다결정 실리콘, 비정질 실리콘, 또는 산화물 반도체를 포함한다. 제1 전극(SE)과 제2 전극(DE)은 실리콘 반도체 또는 산화물 반도체에 이온 또는 불순물이 도핑되어 도전성을 가질 수 있다. 액티브층(ACT)은 기판(SUB1)의 두께 방향인 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하며, 제1 전극(SE)과 제2 전극(DE)은 제3 방향(Z축 방향)에서 게이트 전극(GE)과 중첩하지 않을 수 있다.
액티브층(ACT), 제1 전극(SE), 및 제2 전극(DE) 상에는 게이트 절연막(130)이 배치될 수 있다. 게이트 절연막(130)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
게이트 절연막(130) 상에는 트랜지스터(T1)의 게이트 전극(GE)과 커패시터(CAP)의 제1 커패시터 전극(CAE1)을 포함하는 제1 게이트 도전층이 배치될 수 있다. 게이트 전극(GE)은 제3 방향(Z축 방향)에서 액티브층(ACT)과 중첩할 수 있다. 제1 게이트 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
게이트 전극(GE)과 제1 커패시터 전극(CAE1) 상에는 제1 층간 절연막(141)이 배치될 수 있다. 제1 층간 절연막(141)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제1 층간 절연막(141) 상에는 커패시터(CAP)의 제2 커패시터 전극(CAE2)을 포함하는 제2 게이트 도전층이 배치될 수 있다. 제1 층간 절연막(141)이 소정의 유전율을 가지므로, 제1 커패시터 전극(CAE1), 제2 커패시터 전극(CAE2), 및 제1 층간 절연막(141)에 의해 커패시터(CAP)가 형성될 수 있다. 제2 커패시터 전극(CAE2)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 커패시터 전극(CAE2) 상에는 제2 층간 절연막(142)이 배치될 수 있다. 제2 층간 절연막(142)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제2 층간 절연막(142) 상에는 연결 전극(ANDE)과 제1 전원 배선(VL1)을 포함하는 데이터 도전층이 배치될 수 있다. 연결 전극(ANDE)은 게이트 절연막(130), 제1 층간 절연막(141), 및 제2 층간 절연막(142)을 관통하여 제1 트랜지스터(T1)의 제1 전극(SE)을 노출하는 드레인 콘택홀(DCT)을 통해 제1 트랜지스터(T1)의 제1 전극(SE)에 연결될 수 있다. 제1 전원 배선(VL1)에는 제1 전원 전압이 인가될 수 있다. 제1 전원 배선(VL1)은 제1 방향(X축 방향)으로 연장될 수 있으나, 이에 한정되지 않는다. 데이터 도전층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
연결 전극(ANDE) 상에는 제1 트랜지스터(T1)들로 인한 단차를 평탄화하기 위한 평탄화막(160)이 배치될 수 있다. 평탄화막(160)은 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다.
평탄화막(160) 상에는 제1 정렬 전극(171), 제2 정렬 전극(173), 및 내부 뱅크(191)가 배치될 수 있다.
내부 뱅크(191)는 외부 뱅크(192)에 의해 정의되는 제1 개구부(OA1) 내에 배치될 수 있다. 발광 소자(172)들은 서로 인접한 내부 뱅크(191)들 사이에 배치될 수 있다. 내부 뱅크(191)는 평탄화막(160)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 내부 뱅크(191)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
내부 뱅크(191)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
제1 정렬 전극(171)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 제1 정렬 전극(171)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제1 정렬 전극(171)은 평탄화막(160)을 관통하는 화소 콘택홀(PCT)을 통해 연결 전극(ANDE)에 연결될 수 있다. 이로 인해, 제1 정렬 전극(171)은 제1 트랜지스터(T1)의 제2 전극(DE)에 전기적으로 연결될 수 있다. 화소 콘택홀(PCT)은 제3 방향(Z축 방향)에서 외부 뱅크(192)와 중첩할 수 있다. 화소 콘택홀(PCT)은 제1 개구부(OA1)와 제2 개구부(OA2) 사이에 배치될 수 있다.
제2 정렬 전극(173)은 평탄화막(160)과 내부 뱅크(191) 상에 배치될 수 있다. 제2 정렬 전극(173)은 내부 뱅크(191)의 적어도 하나의 측면과 상면 상에 배치될 수 있다. 제2 정렬 전극(173)은 평탄화막(160)을 관통하는 공통 콘택홀(CCT)을 통해 제1 전원 배선(VL1)에 연결될 수 있다. 공통 콘택홀(CCT)은 제3 방향(Z축 방향)에서 외부 뱅크(192)와 중첩할 수 있다. 공통 콘택홀(CCT)은 제1 개구부(OA1)와 제2 개구부(OA2) 사이에 배치될 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173)은 반사율이 높은 도전 물질을 포함할 수 있다. 예를 들어, 제1 정렬 전극(171)과 제2 정렬 전극(173)은 은(Ag), 구리(Cu), 알루미늄(Al) 등과 같은 금속을 포함할 수 있다. 이로 인해, 발광 소자(172)로부터 발광한 광 중에서 제1 정렬 전극(171)과 제2 정렬 전극(173)으로 진행하는 광은 제1 정렬 전극(171)과 제2 정렬 전극(173)에서 반사되어 발광 소자(172)들의 상부로 진행할 수 있다.
제1 정렬 전극(171)과 제2 정렬 전극(173) 상에는 제1 절연막(181)이 배치될 수 있다. 제1 절연막(181)은 제1 정렬 전극(171)과 제2 정렬 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제1 절연막(181)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
외부 뱅크(192)는 제1 절연막(181) 상에 배치될 수 있다. 외부 뱅크(192)는 제1 개구부(OA1)와 제2 개구부(OA2)를 정의할 수 있다. 외부 뱅크(192)는 내부 뱅크(191)와 중첩하지 않을 수 있다. 외부 뱅크(192)는 제1 절연막(181)과 접하는 하면, 하면과 마주보는 상면, 상면과 하면 사이의 측면들을 포함할 수 있다. 외부 뱅크(192)는 사다리꼴의 단면 형태를 가질 수 있으나, 이에 한정되지 않는다.
외부 뱅크(192)는 감광성 수지, 아크릴 수지(acryl resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등의 유기막으로 형성될 수 있다. 예를 들어, 내부 뱅크(191)가 감광성 수지로 형성되는 경우, 포지티브 포토 레지스트 또는 네거티브 포토 레지스트일 수 있다.
발광 소자(172)들은 제1 절연막(181) 상에 배치될 수 있다. 발광 소자(172)들 상에는 제2 절연막(182)이 배치될 수 있다. 또한, 제2 절연막(182)은 외부 뱅크(192) 상에 배치될 수 있다. 제2 절연막(182)은 제2 개구부(OA2)에서 제1 절연막(181)에 의해 덮이지 않고 노출된 제1 정렬 전극(171)과 제2 정렬 전극(173) 상에 배치될 수 있다. 제2 절연막(182)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제1 접촉 전극(174)은 제1 절연막(181)을 관통하는 제1 접촉 콘택홀(CCT1)을 통해 제1 정렬 전극(171)에 연결될 수 있다. 제1 접촉 콘택홀(CCT1)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제1 접촉 전극(174)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제1 접촉 전극(174)을 통해 제1 정렬 전극(171)에 전기적으로 연결될 수 있다. 제1 접촉 전극(174)은 제2 절연막(182) 상에 배치될 수 있다.
제1 접촉 전극(174) 상에는 제3 절연막(183)이 배치될 수 있다. 제3 절연막(183)은 제1 접촉 전극(174)과 제2 접촉 전극(175)을 전기적으로 분리하기 위해 제1 접촉 전극(174)을 덮도록 배치될 수 있다. 또한, 제3 절연막(183)은 외부 뱅크(192) 상에 배치된 제2 절연막(182)을 덮을 수 있다. 나아가, 제3 절연막(183)은 제2 개구부(OA2)에서 제1 정렬 전극(171)의 분리 영역(SA1)과 제2 정렬 전극(173)의 분리 영역(SA2)에 배치될 수 있다. 즉, 제3 절연막(183)은 제2 개구부(OA2)에서 제1 정렬 전극(171)과 제2 정렬 전극(173)에 의해 덮이지 않고 노출된 평탄화막(160) 상에 배치될 수 있다. 제3 절연막(183)은 무기막, 예를 들어 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy)을 포함할 수 있다.
제2 접촉 전극(175)은 제1 절연막(181)을 관통하는 제2 접촉 콘택홀(CCT2)을 통해 제2 정렬 전극(173)에 연결될 수 있다. 제2 접촉 콘택홀(CCT2)은 제3 방향(Z축 방향)에서 내부 뱅크(191)와 중첩할 수 있다. 제2 접촉 전극(175)은 발광 소자(172)의 일 단과 접촉할 수 있다. 이로 인해, 발광 소자(172)의 일 단은 제2 접촉 전극(175)을 통해 제2 정렬 전극(173)에 전기적으로 연결될 수 있다. 제2 접촉 전극(175)은 제3 절연막(183) 상에 배치될 수 있다.
제1 접촉 전극(174)과 제2 접촉 전극(175)은 광을 투과시킬 수 있는 ITO(Indium Tin Oxide) 및 IZO(Indium Zinc Oxide)와 같은 투명한 도전성 산화물(TCO, Transparent Conductive Oxide)로 이루어질 수 있다. 발광 소자(172)들에서 발광된 광이 제1 접촉 전극(174)과 제2 접촉 전극(175)에 의해 차단되는 것을 피할 수 있다.
발광 소자(172)들 각각의 일 단은 제1 접촉 전극(174)과 제1 정렬 전극(171)을 통해 제1 트랜지스터(T1)의 드레인 전극(D)에 전기적으로 연결되고, 타 단은 제2 접촉 전극(175)과 제2 정렬 전극(173)을 통해 제1 전원 배선(VL1)에 연결된다. 그러므로, 발광 소자(172)들 각각은 일 단으로부터 타 단으로 흐르는 전류에 따라 발광할 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(SP1)에 배치되고, 제2 파장 변환층은 제2 서브 화소(SP2)에 배치되며, 투명 절연막은 제3 서브 화소(SP3)에 배치될 수 있다. 제1 서브 화소(SP1), 제2 서브 화소(SP2), 및 제3 서브 화소(SP3) 각각의 발광 소자(172)들은 제3 광을 발광할 수 있다. 제3 광은 중심 파장 대역이 370㎚ 내지 490㎚의 범위를 갖는 청색 광 또는 자외선 광과 같은 단파장의 광일 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(SP1)의 발광 소자(172)들에서 발광된 제3 광을 제1 광으로 변환할 수 있다. 제1 광은 중심 파장 대역이 600㎚ 내지 750㎚의 범위를 갖는 적색 광일 수 있다.
제2 파장 변환층은 제2 서브 화소(SP2)의 발광 소자(172)들에서 발광된 제3 광을 제2 광으로 변환할 수 있다. 제2 광은 중심 파장 대역이 480㎚ 내지 560㎚의 범위를 갖는 녹색 광일 수 있다.
제1 파장 변환층(QDL)과 제2 파장 변환층 각각은 베이스 수지, 파장 시프터(shifter), 및 산란체를 포함할 수 있다.
베이스 수지는 광 투과율이 높고, 파장 시프터와 산란체에 대한 분산 특성이 우수한 재료일 수 있다. 예를 들어, 베이스 수지는 에폭시계 수지, 아크릴계 수지, 카도계 수지 또는 이미드계 수지 등의 유기 재료를 포함할 수 있다.
파장 시프터는 입사 광의 파장 범위를 변환 또는 시프트할 수 있다. 파장 시프터는 양자점(quantum dot), 양자 막대, 또는 형광체일 수 있다. 제1 파장 변환층(QDL)의 양자점의 크기와 제2 파장 변환층의 양자점의 크기는 상이할 수 있다.
산란체는 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 파장을 실질적으로 변환시키지 않으면서 입사광을 랜덤한 방향으로 산란시킬 수 있다. 이를 통해, 제1 파장 변환층(QDL) 또는 제2 파장 변환층을 통과하는 광의 경로 길이를 증가시킬 수 있으므로, 파장 시프터에 의한 색 변환 효율을 증가시킬 수 있다. 산란체는 광 산란 입자일 수 있다. 예를 들어, 산란체는 산화 티타늄(TiO2), 산화 규소(SiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO) 또는 산화 주석(SnO2) 등과 같은 금속 산화물 입자일 수 있다. 또는, 산란체는 아크릴계 수지 또는 우레탄계 수지와 같은 유기 입자일 수 있다.
투명 절연막은 청색 광 또는 자외선 광과 같은 단파장의 광을 그대로 통과시킬 수 있다. 투명 절연막은 투과율이 높은 유기막으로 형성될 수 있다.
제1 파장 변환층(QDL)은 제1 서브 화소(SP1)에서 제2 접촉 전극(175)과 제3 절연막(183) 상에 배치될 수 있다. 한편, 제2 서브 화소(SP2)에 배치되는 제2 파장 변환층의 배치와 제3 서브 화소(SP3)에 배치되는 투명 절연막의 배치는 제1 파장 변환층(QDL)과 실질적으로 동일하므로, 제2 파장 변환층의 배치와 투명 절연막의 배치에 대한 설명은 생략한다.
제1 파장 변환층(QDL) 상에는 제1 컬러필터가 배치될 수 있다. 제1 컬러필터는 제1 광, 예를 들어 적색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제1 서브 화소(SP1)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제1 광으로 변환되지 않은 광은 제1 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제1 파장 변환층(QDL)에 의해 변환된 제1 광은 제1 컬러필터를 투과할 수 있다.
제2 파장 변환층 상에는 제2 컬러필터가 배치될 수 있다. 제2 컬러필터는 제2 광, 예를 들어 녹색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제2 서브 화소(SP2)의 발광 소자(172)들로부터 발광된 단파장의 광 중에서 제2 광으로 변환되지 않은 광은 제2 컬러필터를 투과하지 못할 수 있다. 이에 비해, 제2 파장 변환층에 의해 변환된 제2 광은 제2 컬러필터를 투과할 수 있다.
투명 절연막 상에는 제3 컬러필터가 배치될 수 있다. 제3 컬러필터는 제3 광, 예를 들어 청색 파장 대역의 광을 투과시킬 수 있다. 그러므로, 제3 서브 화소(SP3)의 발광 소자(172)들로부터 발광된 단파장의 광은 제3 컬러필터를 투과할 수 있다.
컬러필터들 상에는 블랙 매트릭스가 배치될 수 있다. 블랙 매트릭스는 컬러필터들 사이에 배치될 수 있다. 블랙 매트릭스는 광을 차단할 수 있는 차광 물질을 포함할 수 있다. 이 경우, 블랙 매트릭스는 카본 블랙 등의 무기 흑색 안료나 유기 흑색 안료(organic black pigment)를 포함할 수 있다.
한편, 제2 서브 화소(SP2)와 제3 서브 화소(SP3)는 파장 변환층(QDL1)과 제1 컬러필터를 제외하고는, 도 22를 결부하여 설명한 제1 서브 화소(SP1)와 실질적으로 동일하므로, 제2 서브 화소(SP2)와 제3 서브 화소(SP3)에 대한 설명은 생략한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 표시 장치 100: 표시 패널
200: 데이터 구동부 300: 타이밍 제어부
400: 전원 공급부 500: 데이터 회로 보드
600: 제어 회로 보드

Claims (23)

  1. 광을 발광하는 발광 소자들을 갖는 화소들을 포함하는 표시 패널;
    디지털 비디오 데이터의 입력 프레임 주파수에 따라 상기 표시 패널의 구동 프레임 주파수를 가변하는 타이밍 제어부; 및
    상기 디지털 비디오 데이터에 따라 데이터 전압들을 출력하는 데이터 구동부를 구비하고,
    상기 타이밍 제어부의 제어에 의해 제1 프레임 주파수에 대응하는 제1 프레임 기간과 상기 제1 프레임 주파수보다 낮은 제2 프레임 주파수에 대응하는 제2 프레임 기간이 설정되고,
    상기 제2 프레임 기간은 상기 화소들 각각에 상기 데이터 전압들 중에서 그에 대응되는 데이터 전압이 인가되는 데이터 어드레싱 기간 및 상기 화소들 각각에 상기 데이터 전압이 인가되지 않는 블랭크 기간을 포함하며,
    상기 블랭크 기간은 상기 발광 소자의 제1 전극을 초기화 전압으로 초기화하는 초기화 기간을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 블랭크 기간의 길이는 상기 데이터 어드레싱 기간의 길이와 동일하거나 상기 데이터 어드레싱 기간의 길이보다 긴 표시 장치.
  3. 제1 항에 있어서,
    상기 블랭크 기간은 복수의 초기화 기간들을 포함하는 표시 장치.
  4. 제1 항에 있어서,
    상기 제2 프레임 기간은 상기 제1 프레임 기간 이후에 배치되는 표시 장치.
  5. 제1 항에 있어서,
    상기 타이밍 제어부는 상기 제1 프레임 기간 동안 상기 타이밍 제어부에 입력된 제1 디지털 비디오 데이터를 상기 제2 프레임 기간 동안 상기 데이터 구동부에 출력하고,
    상기 데이터 구동부는 상기 제2 프레임 기간 동안 상기 제1 디지털 비디오 데이터에 따라 상기 데이터 전압들을 출력하는 표시 장치.
  6. 제1 항에 있어서,
    상기 표시 패널은 제3 프레임 기간 동안 상기 제1 프레임 주파수보다 낮고 상기 제2 프레임 주파수보다 높은 제3 프레임 주파수로 구동하고,
    상기 제3 프레임 기간은 상기 데이터 어드레싱 기간과 상기 블랭크 기간을 포함하는 표시 장치.
  7. 제6 항에 있어서,
    상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수와 동일한 표시 장치.
  8. 제6 항에 있어서,
    상기 제3 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수는 상기 제2 프레임 기간의 상기 블랭크 기간의 초기화 기간의 개수보다 많은 표시 장치.
  9. 제6 항에 있어서,
    상기 제3 프레임 기간의 데이터 어드레싱 기간은 상기 제2 프레임 기간의 데이터 어드레싱 기간과 동일한 표시 장치.
  10. 제1 항에 있어서,
    상기 화소들 각각은,
    상기 데이터 전압에 따라 상기 발광 소자에 구동 전류를 인가하는 제1 트랜지스터;
    상기 제1 트랜지스터의 게이트 전극과 상기 데이터 배선 사이에 배치되는 제2 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 상기 센싱 배선 사이에 배치되는 제3 트랜지스터;
    상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극 사이에 배치되는 제4 트랜지스터;
    상기 발광 소자의 제1 전극과 상기 센싱 배선 사이에 배치되는 제5 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함하는 표시 장치.
  11. 제10 항에 있어서,
    상기 제1 프레임 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제2 프레임 기간의 상기 데이터 어드레싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  13. 제10 항에 있어서,
    상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  14. 제10 항에 있어서,
    상기 제2 프레임 기간의 상기 블랭크 기간의 제3 기간 동안 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에 상기 초기화 전압이 인가되고, 제4 기간 동안 상기 데이터 전압에 따라 흐르는 제1 트랜지스터의 구동 전류에 의해 상기 발광 소자가 광을 발광하는 표시 장치.
  15. 제5 항에 있어서,
    제1 센싱 기간의 제1 기간 동안 상기 제1 트랜지스터의 게이트 전극에는 상기 데이터 전압이 인가되고, 상기 제1 트랜지스터의 제1 전극과 상기 발광 소자의 제1 전극에는 상기 초기화 전압이 인가되며, 제2 기간 동안 상기 제1 트랜지스터의 문턱 전압을 샘플링하고, 상기 센싱 배선을 통해 상기 제1 트랜지스터의 문턱 전압을 감지하는 표시 장치.
  16. 제5 항에 있어서,
    상기 제2 센싱 기간 동안 상기 센싱 배선을 통해 상기 발광 소자의 제1 전극의 전압을 감지하는 표시 장치.
  17. 데이터 전압이 인가되는 데이터 배선;
    스캔 신호가 인가되는 스캔 배선;
    스캔 센싱 신호가 인가되는 센싱 배선;
    발광 신호가 인가되는 발광 배선;
    스캔 바이어스 신호가 인가되는 바이어스 배선; 및
    상기 데이터 배선, 상기 스캔 배선, 상기 센싱 배선, 상기 발광 배선, 및 상기 바이어스 배선에 연결되는 화소를 구비하고,
    상기 화소는,
    구동 전류에 따라 광을 발광하는 발광 소자;
    상기 데이터 전압에 따라 상기 발광 소자에 상기 구동 전류를 인가하는 제1 트랜지스터;
    상기 스캔 배선의 상기 스캔 신호에 따라 상기 제1 트랜지스터의 게이트 전극을 상기 데이터 배선에 연결하는 제2 트랜지스터;
    상기 센싱 배선의 상기 스캔 센싱 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 센싱 배선에 연결하는 제3 트랜지스터;
    상기 발광 배선의 상기 발광 신호에 따라 상기 제1 트랜지스터의 제1 전극을 상기 발광 소자의 제1 전극에 연결하는 제4 트랜지스터;
    상기 바이어스 배선의 상기 스캔 바이어스 신호에 따라 상기 발광 소자의 제1 전극을 상기 센싱 배선에 연결하는 제5 트랜지스터; 및
    상기 제1 트랜지스터의 게이트 전극과 제1 전극 사이에 배치되는 커패시터를 포함하고,
    상기 화소는 상기 화소에 상기 데이터 전압이 인가되지 않는 블랭크 기간 동안 상기 발광 소자의 제1 전극을 상기 센싱 배선의 초기화 전압으로 초기화하는 초기화 기간을 포함하는 표시 장치.
  18. 제17 항에 있어서,
    제1 프레임 기간은 제1 기간과 제2 기간을 포함하고,
    상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
  19. 제17 항에 있어서,
    제2 프레임 기간은 상기 화소에 상기 데이터 전압이 인가되는 데이터 어드레싱 기간과 상기 블랭크 기간을 포함하고,
    상기 데이터 어드레싱 기간은 제1 기간과 제2 기간을 포함하며,
    상기 제1 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 온 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
  20. 제19 항에 있어서,
    상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고,
    상기 제3 기간 동안 상기 제1 초기화 기간에 해당하며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 발광 신호 각각이 게이트 오프 전압을 가지며, 상기 스캔 바이어스 신호가 게이트 온 전압을 가지고,
    상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 갖는 제4 기간을 가지는 표시 장치.
  21. 제19 항에 있어서,
    상기 블랭크 기간은 상기 초기화 기간에 해당하는 제3 기간과 제4 기간을 포함하고,
    상기 제3 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 오프 전압을 가지며, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 온 전압을 가지고,
    상기 제4 기간 동안 상기 발광 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지는 표시 장치.
  22. 제17 항에 있어서,
    상기 제1 트랜지스터의 제1 전극의 전압을 감지하는 제1 센싱 기간은 제1 기간, 제2 기간, 및 제3 기간을 포함하고,
    상기 제1 기간 동안 상기 스캔 신호와 상기 스캔 센싱 신호 각각이 게이트 온 전압을 가지며, 상기 발광 신호와 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 스캔 센싱 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제3 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
  23. 제17 항에 있어서,
    상기 발광 소자의 제1 전극의 전압을 감지하는 제2 센싱 기간은 제1 기간과 제2 기간을 포함하고,
    상기 제1 기간 동안 상기 스캔 바이어스 신호가 게이트 온 전압을 가지며, 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지고,
    상기 제2 기간 동안 상기 스캔 신호, 상기 스캔 센싱 신호, 상기 발광 신호, 및 상기 스캔 바이어스 신호 각각이 게이트 오프 전압을 가지며,
    상기 제2 트랜지스터, 상기 제3 트랜지스터, 상기 제4 트랜지스터, 및 상기 제5 트랜지스터 각각은 상기 게이트 온 전압에 의해 턴-온되고, 상기 게이트 오프 전압에 의해 턴-오프되는 표시 장치.
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