WO2022156050A1 - Goa电路 - Google Patents

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WO2022156050A1 PCT/CN2021/080735 CN2021080735W WO2022156050A1 WO 2022156050 A1 WO2022156050 A1 WO 2022156050A1 CN 2021080735 W CN2021080735 W CN 2021080735W WO 2022156050 A1 WO2022156050 A1 WO 2022156050A1
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田超
曹海明
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武汉华星光电技术有限公司
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    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Definitions

  • the invention relates to the field of display technology, in particular to a GOA circuit.
  • the current GOA design method faces higher and higher demands, and the design has become a bottleneck.
  • the width of the GOA cannot be compressed, the panel frame cannot be reduced any more; in order to reduce the panel frame of the product, there is a special design of in-plane GOA, which is different from the In the prior art, the GOA circuit is placed on both sides of the panel, but the GOA circuit is designed in the display area, so as to achieve a near-frameless design and improve product competitiveness.
  • the functional structure diagram of the existing GOA circuit, the input pull-up module, the output pull-up module, the pull-down control module, the output pull-down module and the feedback module are connected to the node Q and the node P respectively.
  • the feedback module connecting node Q and node P adopts a bidirectional feedback design, which increases the feedback complexity of node P and node Q, and will cause the result of bidirectional feedback between node P and node Q, which will reduce the stability of the GOA circuit. sex.
  • the purpose of the present invention is to provide a GOA circuit, in which a one-way feedback circuit can be set at the node P and the node Q to avoid the result of the two-way feedback, thereby improving the stability of the GOA circuit.
  • the present invention provides a GOA circuit, which includes a plurality of circuit units in cascade, wherein the nth stage circuit unit includes: an input pull-up module, the input end of the input pull-up module receives a first control signal and outputs a first control signal.
  • the output signal is sent to the first node, the output end of the input pull-up module is connected to the first node; the output pull-up module is output, the input end of the output pull-up module is connected to the first node, and the output pull-up module
  • the output terminal of the n-th circuit unit outputs the effective stage transmission signal of the nth stage circuit unit; if the first node is at a high potential, the output pull-up module starts to work; if the first node is at a low potential, the output pull-up module stop working; pull-down control module, the input end of the pull-down control module receives the second control signal, and outputs the second output signal to the second node, the output end of the pull-down control module is connected to the second node; output the pull-down module , the input end of the output pull-down module is connected to the second node, and the output pull-down module is used to pull down the staging signal of the n-th stage circuit unit to a low level; if the second node is
  • the first feedback module controls the first node to be at a low potential; if the voltage of the third node is at a high potential, the second feedback module controls The second node is at a low potential.
  • the first control signal includes an n-1 th stage pass signal or an initial stage enable signal.
  • the nth stage circuit unit further comprises: a gate signal closing module, the input terminal of the gate signal closing module is connected to the third control signal, and the output terminal of the gate signal closing module is connected to the nth gate signal closing module The output terminal of the stage circuit unit is used to turn off the gate signal in the GOA circuit.
  • the input pull-up module includes: a first thin film transistor; the gate of the first thin film transistor receives the clock signal of the n+1 th level, and the source of the first thin film transistor receives the n-1 th level
  • the stage pass signal of the circuit unit or the enable signal of the initial stage, and the drain stage of the first thin film transistor is connected to the first node.
  • the output pull-up module includes: a sixth thin film transistor, an eighth thin film transistor and a first capacitor; the gate of the sixth thin film transistor receives the first voltage signal, and the source of the sixth thin film transistor is connected to At the first node, the drain of the sixth thin film transistor is connected to the first end of the first capacitor; the gate of the eighth thin film transistor is respectively connected to the drain of the sixth thin film transistor and the first end of the first capacitor.
  • the pull-down control module includes: a seventh thin film transistor; the gate of the seventh thin film transistor receives the n+1 th clock signal, and the source of the seventh thin film transistor receives the second voltage signal, so The drain of the seventh thin film transistor is connected to the second node.
  • the output pull-down module includes: a ninth thin film transistor and a second capacitor; the gate of the ninth thin film transistor is connected to the first end of the second capacitor and the second node respectively, and the ninth thin film transistor is connected to the first end of the second capacitor and the second node respectively.
  • the source of the thin film transistor is grounded, the drain of the ninth thin film transistor is connected to the output terminal of the nth stage circuit unit; the second terminal of the second capacitor is grounded.
  • the first feedback module includes: a fourth thin film transistor and a fifth thin film transistor; the source of the fourth thin film transistor is connected to the first node, and the gate of the fourth thin film transistor receives the nth stage
  • the source of the fifth thin film transistor is connected to the drain of the fourth thin film transistor, the drain of the fifth thin film transistor is grounded, and the gate of the fifth thin film transistor is connected to the second node .
  • the second feedback module includes: a second thin film transistor; a source of the second thin film transistor receives an n+1 th clock signal, and a drain of the second thin film transistor is connected to the second node ; The gate of the second thin film transistor is connected to the third node.
  • the mirroring module includes: a third thin film transistor; a source electrode of the third thin film transistor is connected to the third node, and a gate electrode of the third thin film transistor receives the clock signal of the n+1th stage , the drain of the third thin film transistor receives the n-1 th stage pass signal or the initial stage enable signal.
  • the gate signal shutdown module includes a tenth thin film transistor; the gate of the tenth thin film transistor receives the third control signal, the source of the tenth thin film transistor is grounded, and the tenth thin film transistor The drain of is connected to the output terminal of the nth stage circuit unit.
  • circuit units constitute the minimum repeating unit of the GOA circuit.
  • the GOA circuit provided by the present invention, by using a one-way feedback circuit between the first node and the second node, the circuit design complexity can be reduced, the linear design and in-plane integration can be more easily realized, and the first node and the second node can be avoided.
  • the point competition of two nodes improves circuit stability.
  • the present invention provides a unidirectionally connected first feedback module and a second feedback module
  • the first feedback module is used to collect the voltage of the second node, and control the voltage of the first node according to the voltage of the second node.
  • the second feedback module is used to control the voltage of the second node according to the voltage of the third node, and the voltage of the third node is provided by the mirror module of the input pull-up module, thus realizing the connection between the first node and the third node.
  • Fig. 1 is the module schematic diagram of the GOA circuit provided by the prior art
  • FIG. 2 is a schematic block diagram of a GOA circuit according to an embodiment of the present invention.
  • FIG. 3 is a schematic diagram of a module of an n-th stage circuit power supply provided by an embodiment of the present invention.
  • FIG. 4 is a specific connection diagram of an n-th stage circuit power supply provided by an embodiment of the present invention.
  • FIG. 5 is a specific connection diagram of a minimum repeating unit of a GOA circuit provided by an embodiment of the present invention.
  • FIG. 6 is a timing control diagram of a GOA circuit according to an embodiment of the present invention.
  • first and second are only used for descriptive purposes, and should not be construed as indicating or implying relative importance or implying the number of indicated technical features. Thus, a feature defined as “first” or “second” may expressly or implicitly include one or more of that feature. In the description of this application, unless stated otherwise, “plurality” means two or more. Additionally, the term “comprising” and any variations thereof are intended to cover non-exclusive inclusion.
  • the present invention provides a GOA circuit 100 , which includes a plurality of circuit units connected in cascade, wherein the nth stage circuit unit includes: an input pull-up module 110 , an output pull-up module 120 , and a pull-down control module 130 , an output pull-down module 140 , a first feedback module 150 , a mirroring module 160 and a second feedback module 170 .
  • the input end of the input pull-up module 110 receives the first control signal V1 and outputs the first output signal VOUT1 to the first node Q(n), and the output end of the input pull-up module 110 is connected to the first node Q(n). n).
  • the input end of the output pull-up module 120 is connected to the first node Q(n), and the output end of the output pull-up module 120 outputs the effective stage transmission signal G(n) of the nth circuit unit; if the When the first node Q(n) is at a high level, the output pull-up module 120 starts to work. If the first node Q(n) is at a low level, the output pull-up module 120 stops working.
  • the input terminal of the pull-down control module 130 receives the second control signal V2 and outputs the second output signal VOUT2 to the second node P(n).
  • the output terminal of the pull-down control module 130 is connected to the second node P(n). ).
  • the input end of the output pull-down module 140 is connected to the second node P(n), and the output pull-down module 140 is used to pull down the staging signal of the nth stage circuit unit to a low level; if the When the second node P(n) is at a high level, the output pull-down module 140 starts to work. If the second node P(n) is at a low level, the output pull-down module 140 stops working.
  • the input end of the first feedback module 150 is connected to the second node P(n), and the output end of the feedback module 150 is connected to the first node Q(n); the first feedback module 150 is used for collecting The voltage of the second node P(n), and the first node voltage Q(n) is controlled according to the voltage of the second node P(n).
  • the mirroring module 160 is a mirroring unit of the input pull-up module 110 , and the input terminal of the mirroring module 160 receives the first control signal V1 and outputs the first output signal VOUT1 to the third node O(n) .
  • the input terminal of the second feedback module 170 is connected to the third node O(n), and the output terminal of the second feedback module 170 is connected to the second node P(n).
  • the voltage of the second node P(n) is controlled according to the voltage of the third node O(n); wherein the voltage of the second node P(n) is the same as the voltage of the first node Q(n) The voltages cannot be high at the same time. If the voltage of the second node P(n) is high, the first feedback module 150 controls the first node to be low; if the voltage of the third node P(n) is high, the The second feedback module 170 controls the second node P(n) to be at a low level.
  • a unidirectional feedback circuit is used between the first node Q(n) and the second node P(n) of the GOA circuit of the present invention, which can reduce the complexity of circuit design, make it easier to realize linear design and in-plane integration, and can avoid the first One node Q(n) competes with the point of the second node P(n), improving the stability of the GOA circuit.
  • FIG. 3 and FIG. 4 a specific circuit connection diagram of one embodiment of the GOA circuit of the present invention will be described in detail as follows.
  • the input pull-up module 110 includes: a first thin film transistor NT1.
  • the gate of the first thin film transistor NT1 receives the clock signal CK(n+1) of the n+1th stage, and the source of the first thin film transistor NT1 receives the staging signal G( n-1) or the enable signal of the initial stage, the drain stage of the first thin film transistor NT1 is connected to the first node Q(n).
  • the output pull-up module 120 includes: a sixth thin film transistor NT6, an eighth thin film transistor NT8 and a first capacitor C1; the gate of the sixth thin film transistor NT6 receives the first voltage signal VGH, and the sixth thin film transistor NT6
  • the source is connected to the first node Q(n), the drain of the sixth thin film transistor NT6 is connected to the first end of the first capacitor C1; the gate of the eighth thin film transistor NT8 is connected to the The drain of the sixth thin film transistor NT6 and the first end of the first capacitor C1, the drain of the eighth thin film transistor NT8 receives the clock signal CK(n) of the nth stage, and the drain of the eighth thin film transistor NT8
  • the source is connected to the output terminal Gout of the nth stage circuit unit; the second terminal of the first capacitor C1 is respectively connected to the output terminal Gout of the nth stage circuit unit and the source of the eighth thin film transistor NT8.
  • the pull-down control module 130 includes: a seventh thin film transistor NT7.
  • the gate of the seventh thin film transistor NT7 receives the clock signal CK(n+1) of the n+1st stage, the source of the seventh thin film transistor NT7 receives the second voltage signal VGH, and the seventh thin film transistor NT7 The drain is connected to the second node P(n).
  • the output pull-down module 140 includes: a ninth thin film transistor NT9 and a second capacitor C2; the gate of the ninth thin film transistor NT9 is respectively connected to the first end of the second capacitor C2 and the second node P(n ), the source of the ninth thin film transistor NT9 is grounded to VGL, the drain of the ninth thin film transistor NT9 is connected to the output terminal Gout of the nth stage circuit unit; the second terminal of the second capacitor C2 is grounded to VGL.
  • the first feedback module 150 includes: a fourth thin film transistor NT4 and a fifth thin film transistor NT5; the source of the fourth thin film transistor NT4 is connected to the first node Q(n), and the source of the fourth thin film transistor NT4 is connected to the first node Q(n).
  • the gate receives the clock signal CK(n) of the nth stage; the source of the fifth thin film transistor NT5 is connected to the drain of the fourth thin film transistor NT4, the drain of the fifth thin film transistor NT5 is grounded, and the The gate of the fifth thin film transistor NT5 is connected to the second node P(n).
  • the mirroring module 160 includes: a third thin film transistor NT3; the source of the third thin film transistor NT3 is connected to the third node O(n), and the gate of the third thin film transistor NT3 receives the n+th
  • the clock signal CK(n+1) of the first stage, the drain of the third thin film transistor NT3 receives the n-1st stage pass signal G(n-1) or the initial stage enable signal.
  • the second feedback module 170 includes: a second thin film transistor NT2; the source of the second thin film transistor NT2 receives the clock signal CK(n+1) of the n+1 stage, and the drain of the second thin film transistor NT2 connected to the second node P(n); the gate of the second thin film transistor NT2 is connected to the third node O(n).
  • the nth stage circuit unit further includes: a gate signal shut-off module 180, the input end of the gate signal shut-off module 180 is connected to the third control signal GAS2, and the output of the gate signal shut-off module
  • the terminal is connected to the output terminal Gout of the n-th stage circuit unit, and is used to turn off the gate signal in the GOA circuit, and is used to turn off the gate signal in the GOA circuit.
  • the gate signal closing module includes a tenth thin film transistor NT10; the gate of the tenth thin film transistor receives the third control signal GAS2, the source of the tenth thin film transistor NT10 is grounded, and the The drain is connected to the output terminal Gout of the nth stage circuit unit.
  • the GOA circuit of this embodiment adopts a one-way feedback circuit between the first node Q(n) and the second node P(n), which can reduce the circuit design complexity, make it easier to implement linear design and in-plane integration, and can Avoid point competition between the first node Q(n) and the second node P(n), and improve the stability of the GOA circuit.
  • the first feedback module 150 and the second feedback module 170 are unidirectionally connected, and the first feedback module 150 is used to collect the voltage of the second node P(n), and according to the second node The voltage of P(n) controls the voltage of the first node Q(n).
  • the second feedback module 170 is used to control the voltage of the second node P(n) according to the voltage of the third node O(n), and the voltage of the third node O(n) is determined by the input pull-up module.
  • the mirroring module provides, thus realizing one-way control of the first node Q(n) and the second node P(n).
  • the present invention uses a single To the feedback circuit, it is avoided that the output pull-up module 120 and the output pull-down module 140 work at the same time and cause abnormality of the GOA circuit.
  • the two circuit units constitute the minimum repeating unit of the GOA circuit, which is composed of two consecutive basic units in FIG. 4 .
  • it is specifically
  • the nth level unit and the n+1th level unit constitute the minimum repeating unit of the GOA circuit.
  • the clock signal CK2 is at a high potential
  • the clock signal CK1 is at a low potential
  • the first thin film transistor NT1 the third thin film transistor NT3
  • the seventh thin film transistor NT7 is turned on, the node Q(n+1), the node O(n+1), and the node P(n+1) are all high potentials.
  • the second thin film transistor NT2, the fifth thin film transistor NT5 The seventh thin film transistor NT7, the eighth thin film transistor NT8 and the ninth thin film transistor NT9 are all turned on, the second thin film transistor NT2 simultaneously inputs a high potential to the node P(n+1), and the eighth thin film transistor NT8 and the ninth thin film transistor NT9 simultaneously
  • the effective level transmission signal G(n+1) of the n+1th level circuit unit is pulled down, while the fourth thin film transistor NT4 is turned off, and the node P(n+1) has no effect on the node Q(n+1).
  • the falling edge of the clock signal CK2 becomes a low potential
  • the first thin film transistor NT1 the third thin film transistor NT3 and the seventh thin film transistor NT7 are all turned off, the node Q(n+1), the node O(n+1)
  • the second thin film transistor NT2 is turned on, the clock signal CK2 is low, so the node P(n+1) is pulled down to a low potential
  • the fifth thin film transistor NT5 and the ninth thin film transistor NT9 are turned off
  • the seventh thin film transistor NT7 When the eighth thin film transistor NT8 is turned on, the clock signal CK1 is still low, so the effective stage transfer signal G(n+1) of the n+1 stage circuit unit outputs a low level.
  • the rising edge of the clock signal CK1 becomes a high potential
  • the node Q(n+1) and the node O(n+1) are at a high potential
  • the node P(n+1) is at a low potential
  • the eighth thin film transistor NT8 The high voltage signal is output to the effective stage transmission signal G(n+1) of the n+1th stage circuit unit. Due to the bootstrap effect of the capacitor, the voltage of the node Qa(n+1) is raised.
  • the falling edge of the clock signal CK1 becomes a low potential
  • the node Q(n+1) and the node O(n+1) are at a high potential
  • the node P(n+1) is at a low potential
  • the eighth thin film transistor NT8 The low voltage signal is output to the effective gradation signal G(n+1) of the n+1 th circuit unit, and the voltage of the node Qa(n+1) drops to the original voltage.
  • the clock signal CK2 becomes a high potential
  • the first thin film transistor NT1 the third thin film transistor NT3 and the seventh thin film transistor NT7 are turned on, and the n-th effective staging signal G(n) is a low potential, so the node Q(n+1), node Qa(n+1), node O(n+1) are at low potential, node P(n+1) is at high potential
  • the eighth thin film transistor NT8 is turned off
  • the ninth thin film transistor NT9 is turned on, and the ninth thin film transistor NT9 pulls down the effective level transfer signal G(n+1) of the n+1th stage.
  • the clock signal CK1 becomes a high potential
  • the first thin film transistor NT1 the third thin film transistor NT3 and the seventh thin film transistor NT7 are turned off, and the node Q(n+1) and the node O(n+1) are at a low potential
  • the node P(n+1) is at a high potential
  • the fourth thin film transistor NT4 the fifth thin film transistor NT5 and the ninth thin film transistor NT9 are turned on, and the ninth thin film transistor NT9 pulls down the effective level transmission signal of the n+1th stage circuit unit G(n+1)
  • the fourth thin film transistor NT4 and the fifth thin film transistor NT5 pull down the node Q(n+1) to a low potential to prevent the eighth thin film transistor NT8 from erroneously outputting due to the clock signal CK1 becoming high.
  • the clock signal CK2 becomes a high potential
  • the first thin film transistor NT1 the third thin film transistor NT3 and the seventh thin film transistor NT7 are all turned on, and the effective level transfer signal G(n) of the nth stage circuit unit is low potential , so the node Q(n+1) and node O(n+1) are low potential, node P(n+1) is high potential
  • the eighth thin film transistor NT8 is turned off
  • the fifth thin film transistor NT5 and the ninth thin film transistor NT9 When turned on, the ninth thin film transistor NT9 pulls down the effective level transfer signal G(n+1) of the n+1 level circuit unit to a low level.
  • the present invention also provides a display panel including the GOA circuit.

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Abstract

本发明提供的GOA电路，通过在第一节点与第二节点之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点与第二节点的点竞争，提高电路稳定性。

Description

GOA电路 技术领域
本发明涉及显示技术领域，尤其涉及一种GOA电路。
 背景技术
随着用户对电子GOA（Gate Driver On Array）电路使用要求的提高，柔性弯折显示面板的开发越来越受到关注。目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而GOA电路是液晶显示装置中的一个重要组成部分，也就是利用现有薄膜晶体管液晶显示器阵列基板制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。当前GOA电路主要设计在面板的两侧，随着现在全面屏手机的不断发展，对显示面板的边框要求越来越高；同时面对车载等应用，外形更多样、复杂。当前的GOA设计方式面对越来越高的需求，设计已出现瓶颈，当GOA宽度无法压缩，面板边框就无法再减小；为进行降低产品面板边框，有面内GOA的特殊设计，不同于现有技术将GOA电路放置于面板两侧，而是将GOA电路设计于显示区内，以实现接近于无边框设计，提高产品竞争力。
 技术问题
如图1所示，现有GOA电路的功能结构图，输入上拉模块、输出上拉模块、下拉控制模块、输出下拉模块以及反馈模块分别连接节点Q以及节点P。而连接节点Q以及节点P的反馈模块采用了双向反馈设计，这增加了节点P与节点Q的反馈复杂度，并且会造成节点P与节点Q的双向反馈的结果，会减小GOA电路的稳定性。
因此，有必要提出一种GOA电路，以解决现有技术中存在的问题。
 技术解决方案
本发明目的在于提供一种GOA电路，可在节点P与节点Q设置单向反馈电路，避免双向反馈的结果，进而提高GOA电路的稳定性。
具体地本发明提供一种GOA电路，包括级联的多个电路单元，其中第n级电路单元包括：输入上拉模块，所述输入上拉模块的输入端接收第一控制信号并输出第一输出信号至第一节点，所述输入上拉模块的输出端连接所述第一节点；输出上拉模块，所述输出上拉模块的输入端连接所述第一节点，所述输出上拉模块的输出端输出第n级电路单元的有效级传信号；若所述第一节点为高电位，所述输出上拉模块开始工作，若所述第一节点为低电位，所述输出上拉模块停止工作；下拉控制模块，所述下拉控制模块的输入端接收第二控制信号，并输出第二输出信号至第二节点，所述下拉控制模块的输出端连接所述第二节点；输出下拉模块，所述输出下拉模块的输入端连接所述第二节点，所述输出下拉模块的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点为高电位，所述输出下拉模块开始工作，若所述第二节点为低电位，所述输出下拉模块停止工作；第一反馈模块，所述第一反馈模块的输入端连接所述第二节点，所述反馈模块的输出端连接所述第一节点，所述第一反馈模块用以根据所述第二节点的电压控制所述第一节点电压；镜像模块，所述镜像模块为所述输入上拉模块的镜像单元，所述镜像模块的输入端接收所述第一控制信号并输出所述第一输出信号至第三节点；以及第二反馈模块，所述第二反馈模块的输入端连接所述第三节点，所述第二反馈模块的输出端连接所述第二节点，所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压；其中，所述第二节点的电压与所述第一节点的电压不能同时为高电位。
进一步地，若所述第二节点的电压为高电位，所述第一反馈模块控制所述第一节点为低电位；若所述第三节点的电压为高电位，所述第二反馈模块控制所述第二节点为低电位。
进一步地，所述第一控制信号包括第n-1级的级传信号或初始级的使能信号。
进一步地，所述第n级电路单元还包括：栅极信号关闭模块，所述栅极信号关闭模块的输入端连接第三控制信号，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端，用以关闭GOA电路中栅极信号。
进一步地，所述输入上拉模块包括：第一薄膜晶体管；所述第一薄膜晶体管的栅极接收第n+1级的时钟信号，所述第一薄膜晶体管的源极接收第n-1级电路单元的级传信号或初始级的使能信号，所述第一薄膜晶体管的漏级连接所述第一节点。
进一步地，所述输出上拉模块包括：第六薄膜晶体管、第八薄膜晶体管以及第一电容；所述第六薄膜晶体管的栅极接收第一电压信号，所述第六薄膜晶体管的源极连接所述第一节点，所述第六薄膜晶体管的漏极连接所述第一电容的第一端；所述第八薄膜晶体管的栅极分别连接所述第六薄膜晶体管的漏极以及所述第一电容的第一端，所述第八薄膜晶体管的漏极接收第n级的时钟信号，所述第八薄膜晶体管的源极连接所述第n级电路单元的输出端；所述第一电容的第二端分别连接所述第n级电路单元的输出端以及所述第八薄膜晶体管的源极。
进一步地，所述下拉控制模块包括：第七薄膜晶体管；所述第七薄膜晶体管的栅极接收第n+1级的时钟信号，所述第七薄膜晶体管的源极接收第二电压信号，所述第七薄膜晶体管的漏极连接所述第二节点。
进一步地，所述输出下拉模块包括：第九薄膜晶体管以及第二电容；所述第九薄膜晶体管的栅极分别连接所述第二电容的第一端以及所述第二节点，所述第九薄膜晶体管的源极接地，所述第九薄膜晶体管的漏级连接所述第n级电路单元的输出端；所述第二电容的第二端接地。
进一步地，所述第一反馈模块包括：第四薄膜晶体管以及第五薄膜晶体管；所述第四薄膜晶体管的源极连接所述第一节点，所述第四薄膜晶体管的栅极接收第n级的时钟信号；所述第五薄膜晶体管的源极连接所述第四薄膜晶体管的漏级，所述第五薄膜晶体管的漏极接地，所述第五薄膜晶体管的栅极连接所述第二节点。
进一步地，所述第二反馈模块包括：第二薄膜晶体管；所述第二薄膜晶体管的源极接收第n+1级的时钟信号，所述第二薄膜晶体管的漏接连接所述第二节点；所述第二薄膜晶体管的栅极连接所述第三节点。
进一步地，所述镜像模块包括：第三薄膜晶体管；所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的栅极接收所述第n+1级的时钟信号，所述第三薄膜晶体管的漏极接收第n-1级的级传信号或初始级的使能信号。
进一步地，所述栅极信号关闭模块包括第十薄膜晶体管；所述第十薄膜晶体管的栅极接收所述第三控制信号，所述第十薄膜晶体管的源极接地，所述第十薄膜晶体管的漏极连接所述第n级电路单元的输出端。
进一步地，两个所述电路单元组成所述GOA电路的最小重复单元。
 有益效果
本发明提供的GOA电路，通过在第一节点与第二节点之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点与第二节点的点竞争，提高电路稳定性。
本发明设置单向连接的第一反馈模块与第二反馈模块，所述第一反馈模块用以采集第二节点的电压，并根据所述第二节点的电压控制所述第一节点电压。所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压，而第三节点的电压由输入上拉模块的镜像模块提供，因此实现了对第一节点与第二节点的单向控制。
 附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术提供的GOA电路的模块示意图
图2为本发明一实施例提供的GOA电路的模块示意图。
图3为本发明一实施例提供的第n级电路电源的模块示意图。
图4为本发明一实施例提供的第n级电路电源的具体连接图。
图5为本发明一实施例提供的GOA电路的最小重复单元的具体连接图。
图6为本发明一实施例提供的GOA电路的时序控制图。
 本发明的实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本申请的示例性实施例的目的。但是本申请可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本申请的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
如图2以及图3所示，本发明提供一种GOA电路100，包括级联的多个电路单元，其中第n级电路单元包括：输入上拉模块110、输出上拉模块120、下拉控制模块130、输出下拉模块140、第一反馈模块150、镜像模块160以及第二反馈模块170。
所述输入上拉模块110的输入端接收第一控制信号V1并输出第一输出信号VOUT1至第一节点Q（n），所述输入上拉模块110的输出端连接所述第一节点Q（n）。
所述输出上拉模块120的输入端连接所述第一节点Q（n），所述输出上拉模块120的输出端输出第n级电路单元的有效级传信号G（n）；若所述第一节点Q（n）为高电位，所述输出上拉模块120开始工作，若所述第一节点Q（n）为低电位，所述输出上拉模块120停止工作。
所述下拉控制模块130的输入端接收第二控制信号V2，并输出第二输出信号VOUT2至第二节点P（n），所述下拉控制模块130的输出端连接所述第二节点P（n）。
所述输出下拉模块140的输入端连接所述第二节点P（n），所述输出下拉模块140的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点P（n）为高电位，所述输出下拉模块140开始工作，若所述第二节点P（n）为低电位，所述输出下拉模块停止140工作。
所述第一反馈模块150的输入端连接所述第二节点P（n），所述反馈模块150的输出端连接所述第一节点Q（n）；所述第一反馈模块150用以采集第二节点P（n）的电压，并根据所述第二节点P（n）的电压控制所述第一节点电压Q（n）。
所述镜像模块160为所述输入上拉模块110的镜像单元，所述镜像模块160的输入端接收所述第一控制信号V1并输出所述第一输出信号VOUT1至第三节点O（n）。
所述第二反馈模块170的输入端连接所述第三节点O（n），所述第二反馈模块170的输出端连接所述第二节点P（n），所述第二反馈模块170用以根据所述第三节点O（n）的电压控制所述第二节点P（n）的电压；其中，所述第二节点P（n）的电压与所述第一节点Q（n）的电压不能同时为高电位。若所述第二节点P（n）的电压为高电位，所述第一反馈模块150控制所述第一节点为低电位；若所述第三节点P（n）的电压为高电位，所述第二反馈模块170控制所述第二节点P（n）为低电位。
本发明的GOA电路第一节点Q（n）与第二节点P（n）之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点Q（n）与第二节点P（n）的点竞争，提高GOA电路稳定性。
如图3以及图4所示，如下将详细描述本发明GOA电路的其中一实施例的具体电路连接图。
所述输入上拉模块110包括：第一薄膜晶体管NT1。所述第一薄膜晶体管NT1的栅极接收第n+1级的时钟信号CK（n+1），所述第一薄膜晶体管NT1的源极接收第n-1级电路单元的级传信号G（n-1）或初始级的使能信号，所述第一薄膜晶体管NT1的漏级连接所述第一节点Q（n）。
所述输出上拉模块120包括：第六薄膜晶体管NT6、第八薄膜晶体管NT8以及第一电容C1；所述第六薄膜晶体管NT6的栅极接收第一电压信号VGH，所述第六薄膜晶体管NT6的源极连接所述第一节点Q（n），所述第六薄膜晶体管NT6的漏极连接所述第一电容C1的第一端；所述第八薄膜晶体管NT8的栅极分别连接所述第六薄膜晶体管NT6的漏极以及所述第一电容C1的第一端，所述第八薄膜晶体管NT8的漏极接收第n级的时钟信号CK（n），所述第八薄膜晶体管NT8的源极连接所述第n级电路单元的输出端Gout；所述第一电容C1的第二端分别连接所述第n级电路单元的输出端Gout以及所述第八薄膜晶体管NT8的源极。
所述下拉控制模块130包括：第七薄膜晶体管NT7。所述第七薄膜晶体管NT7的栅极接收第n+1级的时钟信号CK（n+1），所述第七薄膜晶体管NT7的源极接收第二电压信号VGH，所述第七薄膜晶体管NT7的漏极连接所述第二节点P（n）。
所述输出下拉模块140包括：第九薄膜晶体管NT9以及第二电容C2；所述第九薄膜晶体管NT9的栅极分别连接所述第二电容C2的第一端以及所述第二节点P（n），所述第九薄膜晶体管NT9的源极接地VGL，所述第九薄膜晶体管NT9的漏级连接所述第n级电路单元的输出端Gout；所述第二电容C2第二端接地VGL。
所述第一反馈模块150包括：第四薄膜晶体管NT4以及第五薄膜晶体管NT5；所述第四薄膜晶体管NT4的源极连接所述第一节点Q（n），所述第四薄膜晶体管NT4的栅极接收第n级的时钟信号CK（n）；所述第五薄膜晶体管NT5的源极连接所述第四薄膜晶体管NT4的漏级，所述第五薄膜晶体管NT5的漏极接地，所述第五薄膜晶体管NT5的栅极连接所述第二节点P（n）。
所述镜像模块160包括：第三薄膜晶体管NT3；所述第三薄膜晶体管NT3的源极连接所述第三节点O（n），所述第三薄膜晶体管NT3的栅极接收所述第n+1级的时钟信号CK（n+1），所述第三薄膜晶体管NT3的漏极接收第n-1级的级传信号G（n-1）或初始级的使能信号。
所述第二反馈模块170包括：第二薄膜晶体管NT2；所述第二薄膜晶体管NT2的源极接收第n+1级的时钟信号CK（n+1），所述第二薄膜晶体管NT2的漏接连接所述第二节点P（n）；所述第二薄膜晶体管NT2的栅极连接所述第三节点O（n）。
在一实施例中，所述第n级电路单元还包括：栅极信号关闭模块180，所述栅极信号关闭模块180的输入端连接第三控制信号GAS2，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端Gout，用以关闭GOA电路中栅极信号，用以关闭GOA电路中栅极信号。所述栅极信号关闭模块包括第十薄膜晶体管NT10；所述第十薄膜晶体管的栅极接收第三控制信号GAS2，所述第十薄膜晶体管NT10的源极接地，所述第十薄膜晶体管NT10的漏极连接所述第n级电路单元的输出端Gout。
本实施例的GOA电路在第一节点Q（n）与第二节点P（n）之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点Q（n）与第二节点P（n）的点竞争，提高GOA电路稳定性。
具体地，本实施例设置单向连接的第一反馈模块150与第二反馈模块170，所述第一反馈模块150用以采集第二节点P（n）的电压，并根据所述第二节点P（n）的电压控制所述第一节点Q（n）电压。所述第二反馈模块170用以根据所述第三节点O（n）的电压控制所述第二节点P（n）的电压，而第三节点O（n）的电压由输入上拉模块的镜像模块提供，因此实现了对第一节点Q（n）与第二节点P（n）的单向控制。
由于第一节点Q（n）、第二节点P（n）分别控制输出上拉模块120和输出下拉模块140，在输出上拉模块120工作时，输出下拉模块140不能输出，所以本发明使用单向反馈电路，避免输出上拉模块120与输出下拉模块140同时工作造成GOA电路异常。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
如图5所示，在另一实施例中，所述两个电路单元组成所述GOA电路的最小重复单元，由图4中的连续两个基本单元组成，在另一实施例中，具体为第n级单元与第n+1级单元组成了所述GOA电路的最小重复单元。
如图6所述，结合图5的所述另一实施例给出的最小重复单元，以第n+1级电路单元工作为例，进行如下说明：
第一阶段S1，在第n级电路单元的级传信号G（n）信号为高电位期间，时钟信号CK2为高电位、时钟信号CK1为低电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7开启，节点Q（n+1）、节点O（n+1）、节点P（n+1）都为高电位，此时第二薄膜晶体管NT2、第五薄膜晶体管NT5、第七薄膜晶体管NT7、第八薄膜晶体管NT8以及第九薄膜晶体管NT9都会开启，第二薄膜晶体管NT2同时向节点P（n+1）输入高电位，第八薄膜晶体管NT8、第九薄膜晶体管NT9同时拉低第n+1级电路单元的有效级传信号G（n+1），同时第四薄膜晶体管NT4关闭，节点P（n+1）对节点Q（n+1）无影响。
第二阶段S2，时钟信号CK2下降沿变为低电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7均关闭，节点Q（n+1）、节点O（n+1）为高电位，第二薄膜晶体管NT2开启，时钟信号CK2为低电位，所以节点P（n+1）被下拉至低电位，第五薄膜晶体管NT5及第九薄膜晶体管NT9关闭，第七薄膜晶体管NT7与第八薄膜晶体管NT8开启，时钟信号CK1仍为low，所以第n+1级电路单元的有效级传信号G（n+1）输出低电位。
第三阶段S3，时钟信号CK1上升沿变为高电位，节点Q（n+1）以及节点O（n+1）为高电位，节点P（n+1）为低电位，第八薄膜晶体管NT8输出高电压信号至第n+1级电路单元的有效级传信号G（n+1），由于电容的自举效应，节点Qa（n+1）电压被抬高。
第四阶段S4，时钟信号CK1下降沿变为低电位，节点Q（n+1）及节点O（n+1）为高电位，节点P（n+1）为低电位，第八薄膜晶体管NT8输出低电压信号至第n+1级电路单元的有效级传信号G（n+1），节点Qa（n+1）电压下降至原电压。
第五阶段S5，时钟信号CK2变为高电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7开启，第n级有效的级传信号G(n)为低电位，所以节点Q（n+1）、节点Qa（n+1）、节点O（n+1）为低电位，节点P（n+1）为高电位，第八薄膜晶体管NT8关闭，第五薄膜晶体管NT5及第九薄膜晶体管NT9开启，第九薄膜晶体管NT9向拉低第n+1级的有效级传信号G（n+1）。
第六阶段S6，时钟信号CK1变为高电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7关闭，节点Q（n+1）、节点O（n+1）为低电位，节点P（n+1）为高电位，第四薄膜晶体管NT4、第五薄膜晶体管NT5及第九薄膜晶体管NT9开启，第九薄膜晶体管NT9拉低第n+1级电路单元的有效级传信号G（n+1），第四薄膜晶体管NT4与第五薄膜晶体管NT5下拉节点Q（n+1）至低电位，避免第八薄膜晶体管NT8因时钟信号CK1变高出现误输出。
第七阶段S7，时钟信号CK2变为高电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7均开启，第n级电路单元的有效级传信号G(n)为低电位，所以节点Q（n+1）、节点O（n+1）为低电位，节点P（n+1）为高电位，第八薄膜晶体管NT8关闭，第五薄膜晶体管NT5与第九薄膜晶体管NT9开启，第九薄膜晶体管NT9拉低所述第n+1级电路单元的有效级传信号G（n+1）至低电位。
本发明还提供一种显示面板，包括所述的GOA电路。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种GOA电路，其中，包括级联的多个电路单元，其中第n级电路单元包括：
    输入上拉模块，所述输入上拉模块的输入端接收第一控制信号并输出第一输出信号至第一节点，所述输入上拉模块的输出端连接所述第一节点；
    输出上拉模块，所述输出上拉模块的输入端连接所述第一节点，所述输出上拉模块的输出端输出第n级电路单元的有效级传信号；若所述第一节点为高电位，所述输出上拉模块开始工作，若所述第一节点为低电位，所述输出上拉模块停止工作；
    下拉控制模块，所述下拉控制模块的输入端接收第二控制信号，并输出第二输出信号至第二节点，所述下拉控制模块的输出端连接所述第二节点；
    输出下拉模块，所述输出下拉模块的输入端连接所述第二节点，所述输出下拉模块的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点为高电位，所述输出下拉模块开始工作，若所述第二节点为低电位，所述输出下拉模块停止工作；
    第一反馈模块，所述第一反馈模块的输入端连接所述第二节点，所述反馈模块的输出端连接所述第一节点，所述第一反馈模块用以根据所述第二节点的电压控制所述第一节点电压；
    镜像模块，所述镜像模块为所述输入上拉模块的镜像单元，所述镜像模块的输入端接收所述第一控制信号并输出所述第一输出信号至第三节点；以及
    第二反馈模块，所述第二反馈模块的输入端连接所述第三节点，所述第二反馈模块的输出端连接所述第二节点，所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压；其中，所述第二节点的电压与所述第一节点的电压不能同时为高电位。
  2. 如权利要求1所述的GOA电路，其中，
    若所述第二节点的电压为高电位，所述第一反馈模块控制所述第一节点为低电位；
    若所述第三节点的电压为高电位，所述第二反馈模块控制所述第二节点为低电位。
  3. 如权利要求1所述的GOA电路，其中，
    所述第一控制信号包括第n-1级的级传信号或初始级的使能信号。
  4. 如权利要求1所述的GOA电路，其中，所述第n级电路单元还包括：
    栅极信号关闭模块，所述栅极信号关闭模块的输入端连接第三控制信号，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端，用以关闭GOA电路中栅极信号。
  5. 如权利要求1所述的GOA电路，其中，
    所述输入上拉模块包括：第一薄膜晶体管；
    所述第一薄膜晶体管的栅极接收第n+1级的时钟信号，所述第一薄膜晶体管的源极接收第n-1级电路单元的级传信号或初始级的使能信号，所述第一薄膜晶体管的漏级连接所述第一节点。
  6. 如权利要求1所述的GOA电路，其中，
    所述输出上拉模块包括：第六薄膜晶体管、第八薄膜晶体管以及第一电容；
    所述第六薄膜晶体管的栅极接收第一电压信号，所述第六薄膜晶体管的源极连接所述第一节点，所述第六薄膜晶体管的漏极连接所述第一电容的第一端；
    所述第八薄膜晶体管的栅极分别连接所述第六薄膜晶体管的漏极以及所述第一电容的第一端，所述第八薄膜晶体管的漏极接收第n级的时钟信号，所述第八薄膜晶体管的源极连接所述第n级电路单元的输出端；
    所述第一电容的第二端分别连接所述第n级电路单元的输出端以及所述第八薄膜晶体管的源极。
  7. 如权利要求1所述的GOA电路，其中，
    所述下拉控制模块包括：第七薄膜晶体管；
    所述第七薄膜晶体管的栅极接收第n+1级的时钟信号，所述第七薄膜晶体管的源极接收第二电压信号，所述第七薄膜晶体管的漏极连接所述第二节点。
  8. 如权利要求1所述的GOA电路，其中，
    所述输出下拉模块包括：第九薄膜晶体管以及第二电容；
    所述第九薄膜晶体管的栅极分别连接所述第二电容的第一端以及所述第二节点，所述第九薄膜晶体管的源极接地，所述第九薄膜晶体管的漏级连接所述第n级电路单元的输出端；
    所述第二电容的第二端接地。
  9. 如权利要求1所述的GOA电路，其中，
    所述第一反馈模块包括：第四薄膜晶体管以及第五薄膜晶体管；
    所述第四薄膜晶体管的源极连接所述第一节点，所述第四薄膜晶体管的栅极接收第n级的时钟信号；
    所述第五薄膜晶体管的源极连接所述第四薄膜晶体管的漏级，所述第五薄膜晶体管的漏极接地，所述第五薄膜晶体管的栅极连接所述第二节点。
  10. 如权利要求1所述的GOA电路，其中，
    所述第二反馈模块包括：第二薄膜晶体管；
    所述第二薄膜晶体管的源极接收第n+1级的时钟信号，所述第二薄膜晶体管的漏接连接所述第二节点；所述第二薄膜晶体管的栅极连接所述第三节点。
  11. 如权利要求1所述的GOA电路，其中，
    所述镜像模块包括：第三薄膜晶体管；
    所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的栅极接收所述第n+1级的时钟信号，所述第三薄膜晶体管的漏极接收第n-1级的级传信号或初始级的使能信号。
  12. 如权利要求4所述的GOA电路，其中，
    所述栅极信号关闭模块包括第十薄膜晶体管；
    所述第十薄膜晶体管的栅极接收所述第三控制信号，所述第十薄膜晶体管的源极接地，所述第十薄膜晶体管的漏极连接所述第n级电路单元的输出端。
  13. 如权利要求1所述的GOA电路，其中，
    两个所述电路单元组成所述GOA电路的最小重复单元。
  14. 一种显示面板，其包括GOA电路，其中，所述GOA电路包括级联的多个电路单元，其中第n级电路单元包括：
    输入上拉模块，所述输入上拉模块的输入端接收第一控制信号并输出第一输出信号至第一节点，所述输入上拉模块的输出端连接所述第一节点；
    输出上拉模块，所述输出上拉模块的输入端连接所述第一节点，所述输出上拉模块的输出端输出第n级电路单元的有效级传信号；若所述第一节点为高电位，所述输出上拉模块开始工作，若所述第一节点为低电位，所述输出上拉模块停止工作；
    下拉控制模块，所述下拉控制模块的输入端接收第二控制信号，并输出第二输出信号至第二节点，所述下拉控制模块的输出端连接所述第二节点；
    输出下拉模块，所述输出下拉模块的输入端连接所述第二节点，所述输出下拉模块的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点为高电位，所述输出下拉模块开始工作，若所述第二节点为低电位，所述输出下拉模块停止工作；
    第一反馈模块，所述第一反馈模块的输入端连接所述第二节点，所述反馈模块的输出端连接所述第一节点，所述第一反馈模块用以根据所述第二节点的电压控制所述第一节点电压；
    镜像模块，所述镜像模块为所述输入上拉模块的镜像单元，所述镜像模块的输入端接收所述第一控制信号并输出所述第一输出信号至第三节点；以及
    第二反馈模块，所述第二反馈模块的输入端连接所述第三节点，所述第二反馈模块的输出端连接所述第二节点，所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压；其中，所述第二节点的电压与所述第一节点的电压不能同时为高电位；若所述第二节点的电压为高电位，所述第一反馈模块控制所述第一节点为低电位；若所述第三节点的电压为高电位，所述第二反馈模块控制所述第二节点为低电位；所述第一控制信号包括第n-1级的级传信号或初始级的使能信号。
  15. 如权利要求14所述的显示面板，其中，
    所述输入上拉模块包括：第一薄膜晶体管；
    所述第一薄膜晶体管的栅极接收第n+1级的时钟信号，所述第一薄膜晶体管的源极接收第n-1级电路单元的级传信号或初始级的使能信号，所述第一薄膜晶体管的漏级连接所述第一节点。
  16. 如权利要求14所述的显示面板，其中，
    所述输出上拉模块包括：第六薄膜晶体管、第八薄膜晶体管以及第一电容；
    所述第六薄膜晶体管的栅极接收第一电压信号，所述第六薄膜晶体管的源极连接所述第一节点，所述第六薄膜晶体管的漏极连接所述第一电容的第一端；
    所述第八薄膜晶体管的栅极分别连接所述第六薄膜晶体管的漏极以及所述第一电容的第一端，所述第八薄膜晶体管的漏极接收第n级的时钟信号，所述第八薄膜晶体管的源极连接所述第n级电路单元的输出端；
    所述第一电容的第二端分别连接所述第n级电路单元的输出端以及所述第八薄膜晶体管的源极。
  17. 如权利要求14所述的显示面板，其中，
    所述下拉控制模块包括：第七薄膜晶体管；
    所述第七薄膜晶体管的栅极接收第n+1级的时钟信号，所述第七薄膜晶体管的源极接收第二电压信号，所述第七薄膜晶体管的漏极连接所述第二节点。
  18. 如权利要求14所述的显示面板，其中，
    所述输出下拉模块包括：第九薄膜晶体管以及第二电容；
    所述第九薄膜晶体管的栅极分别连接所述第二电容的第一端以及所述第二节点，所述第九薄膜晶体管的源极接地，所述第九薄膜晶体管的漏级连接所述第n级电路单元的输出端；
    所述第二电容的第二端接地。
  19. 如权利要求14所述的显示面板，其中，
    所述第一反馈模块包括：第四薄膜晶体管以及第五薄膜晶体管；
    所述第四薄膜晶体管的源极连接所述第一节点，所述第四薄膜晶体管的栅极接收第n级的时钟信号；
    所述第五薄膜晶体管的源极连接所述第四薄膜晶体管的漏级，所述第五薄膜晶体管的漏极接地，所述第五薄膜晶体管的栅极连接所述第二节点；
    所述第二反馈模块包括：第二薄膜晶体管；
    所述第二薄膜晶体管的源极接收第n+1级的时钟信号，所述第二薄膜晶体管的漏接连接所述第二节点；所述第二薄膜晶体管的栅极连接所述第三节点；
    所述镜像模块包括：第三薄膜晶体管；
    所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的栅极接收所述第n+1级的时钟信号，所述第三薄膜晶体管的漏极接收第n-1级的级传信号或初始级的使能信号。
  20. 如权利要求14所述的显示面板，其中，所述第n级电路单元还包括：
    栅极信号关闭模块，所述栅极信号关闭模块的输入端连接第三控制信号，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端，用以关闭GOA电路中栅极信号；
    所述栅极信号关闭模块包括第十薄膜晶体管；
    所述第十薄膜晶体管的栅极接收所述第三控制信号，所述第十薄膜晶体管的源极接地，所述第十薄膜晶体管的漏极连接所述第n级电路单元的输出端。
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