CN112785987A - Goa电路 - Google Patents

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Abstract

本发明提供的GOA电路，通过在第一节点与第二节点之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点与第二节点的点竞争，提高电路稳定性。本发明设置单向连接的第一反馈模块与第二反馈模块，所述第一反馈模块用以采集第二节点的电压，并根据所述第二节点的电压控制所述第一节点电压。所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压，而第三节点的电压由输入上拉模块的镜像模块提供，因此实现了对第一节点与第二节点的单向控制。

Description

GOA电路
技术领域
本发明涉及一种显示技术领域，尤其涉及一种GOA电路。
背景技术
随着用户对电子GOA(Gate Driver On Array)电路使用要求的提高，柔性弯折显示面板的开发越来越受到关注。，目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而GOA电路是液晶显示装置中的一个重要组成部分，也就是利用现有薄膜晶体管液晶显示器阵列基板制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。当前GOA电路主要设计在面板的两侧，随着现在全面屏手机的不断发展，对显示面板的边框要求越来越高；同时面对车载等应用，外形更多样、复杂。当前的GOA设计方式面对越来越高的需求，设计已出现瓶颈，当GOA宽度无法压缩，面板边框就无法再减小；为进行降低产品面板边框，有面内GOA的特殊设计，不同于现有技术将GOA电路放置于面板两侧，而是将GOA电路设计于显示区内，以实现接近于无边框设计，提高产品竞争力。
如图1所示，现有GOA电路的功能结构图，输入上拉模块、输出上拉模块、下拉控制模块、输出下拉模块以及反馈模块分别连接节点Q以及节点P。而连接节点Q以及节点P的反馈模块采用了双向反馈设计，这增加了节点P与节点Q的反馈复杂度，并且会造成节点P与节点Q的双向反馈的结果，会减小GOA电路的稳定性。
因此，有必要提出一种GOA电路，以解决现有技术中存在的问题。
发明内容
本发明目的在于提供一种GOA电路，可在节点P与节点Q设置单向反馈电路，避免双向反馈的结果，进而提高GOA电路的稳定性。
具体地本发明提供一种GOA电路，包括级联的多个电路单元，其中第n级电路单元包括：输入上拉模块，所述输入上拉模块的输入端接收第一控制信号并输出第一输出信号至第一节点，所述输入上拉模块的输出端连接所述第一节点；输出上拉模块，所述输出上拉模块的输入端连接所述第一节点，所述输出上拉模块的输出端输出第n级电路单元的有效级传信号；若所述第一节点为高电位，所述输出上拉模块开始工作，若所述第一节点为低电位，所述输出上拉模块停止工作；下拉控制模块，所述下拉控制模块的输入端接收第二控制信号，并输出第二输出信号至第二节点，所述下拉控制模块的输出端连接所述第二节点；输出下拉模块，所述输出下拉模块的输入端连接所述第二节点，所述输出下拉模块的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点为高电位，所述输出下拉模块开始工作，若所述第二节点为低电位，所述输出下拉模块停止工作；第一反馈模块，所述第一反馈模块的输入端连接所述第二节点，所述反馈模块的输出端连接所述第一节点，所述第一反馈模块用以根据所述第二节点的电压控制所述第一节点电压；镜像模块，所述镜像模块为所述输入上拉模块的镜像单元，所述镜像模块的输入端接收所述第一控制信号并输出所述第一输出信号至第三节点；以及第二反馈模块，所述第二反馈模块的输入端连接所述第三节点，所述第二反馈模块的输出端连接所述第二节点，所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压；其中，所述第二节点的电压与所述第一节点的电压不能同时为高电位。
进一步地，若所述第二节点的电压为高电位，所述第一反馈模块控制所述第一节点为低电位；若所述第三节点的电压为高电位，所述第二反馈模块控制所述第二节点为低电位。
进一步地，所述第一控制信号包括第n-1级的级传信号或初始级的使能信号。
进一步地，所述第n级电路单元还包括：栅极信号关闭模块，所述栅极信号关闭模块的输入端连接第三控制信号，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端，用以关闭GOA电路中栅极信号。
进一步地，所述输入上拉模块包括：第一薄膜晶体管；所述第一薄膜晶体管的栅极接收第n+1级的时钟信号，所述第一薄膜晶体管的源极接收第n-1级电路单元的级传信号或初始级的使能信号，所述第一薄膜晶体管的漏级连接所述第一节点。
进一步地，所述输出上拉模块包括：第六薄膜晶体管、第八薄膜晶体管以及第一电容；所述第六薄膜晶体管的栅极接收第一电压信号，所述第六薄膜晶体管的源极连接所述第一节点，所述第六薄膜晶体管的漏极连接所述第一电容的第一端；所述第八薄膜晶体管的栅极分别连接所述第六薄膜晶体管的漏极以及所述第一电容的第一端，所述第八薄膜晶体管的漏极接收第n级的时钟信号，所述第八薄膜晶体管的源极连接所述第n级电路单元的输出端；所述第一电容的第二端分别连接所述第n级电路单元的输出端以及所述第八薄膜晶体管的源极。
进一步地，所述下拉控制模块包括：第七薄膜晶体管；所述第七薄膜晶体管的栅极接收第n+1级的时钟信号，所述第七薄膜晶体管的源极接收第二电压信号，所述第七薄膜晶体管的漏极连接所述第二节点。
进一步地，所述输出下拉模块包括：第九薄膜晶体管以及第二电容；所述第九薄膜晶体管的栅极分别连接所述第二电容的第一端以及所述第二节点，所述第九薄膜晶体管的源极接地，所述第九薄膜晶体管的漏级连接所述第n级电路单元的输出端；所述第二电容的第二端接地。
进一步地，所述第一反馈模块包括：第四薄膜晶体管以及第五薄膜晶体管；所述第四薄膜晶体管的源极连接所述第一节点，所述第四薄膜晶体管的栅极接收第n级的时钟信号；所述第五薄膜晶体管的源极连接所述第四薄膜晶体管的漏级，所述第五薄膜晶体管的漏极接地，所述第五薄膜晶体管的栅极连接所述第二节点。
进一步地，所述第二反馈模块包括：第二薄膜晶体管；所述第二薄膜晶体管的源极接收第n+1级的时钟信号，所述第二薄膜晶体管的漏接连接所述第二节点；所述第二薄膜晶体管的栅极连接所述第三节点。
进一步地，所述镜像模块包括：第三薄膜晶体管；所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的栅极接收所述第n+1级的时钟信号，所述第三薄膜晶体管的漏极接收第n-1级的级传信号或初始级的使能信号。
进一步地，所述栅极信号关闭模块包括第十薄膜晶体管；所述第十薄膜晶体管的栅极接收所述第三控制信号，所述第十薄膜晶体管的源极接地，所述第十薄膜晶体管的漏极连接所述第n级电路单元的输出端。
进一步地，两个所述电路单元组成所述GOA电路的最小重复单元。
本发明的有益效果：本发明提供的GOA电路，通过在第一节点与第二节点之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点与第二节点的点竞争，提高电路稳定性。
本发明设置单向连接的第一反馈模块与第二反馈模块，所述第一反馈模块用以采集第二节点的电压，并根据所述第二节点的电压控制所述第一节点电压。所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压，而第三节点的电压由输入上拉模块的镜像模块提供，因此实现了对第一节点与第二节点的单向控制。
附图说明
下面结合附图，通过对本发明的具体实施方式详细描述，将使本发明的技术方案及其它有益效果显而易见。
图1为现有技术提供的GOA电路的模块示意图
图2为本发明一实施例提供的GOA电路的模块示意图。
图3为本发明一实施例提供的第n级电路电源的模块示意图。
图4为本发明一实施例提供的第n级电路电源的具体连接图。
图5为本发明一实施例提供的GOA电路的最小重复单元的具体连接图。
图6为本发明一实施例提供的GOA电路的时序控制图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
如图2以及图3所示，本发明提供一种GOA电路100，包括级联的多个电路单元，其中第n级电路单元包括：输入上拉模块110、输出上拉模块120、下拉控制模块130、输出下拉模块140、第一反馈模块150、镜像模块160以及第二反馈模块170。
所述输入上拉模块110的输入端接收第一控制信号V1并输出第一输出信号VOUT1至第一节点Q(n)，所述输入上拉模块110的输出端连接所述第一节点Q(n)。
所述输出上拉模块120的输入端连接所述第一节点Q(n)，所述输出上拉模块120的输出端输出第n级电路单元的有效级传信号G(n)；若所述第一节点Q(n)为高电位，所述输出上拉模块120开始工作，若所述第一节点Q(n)为低电位，所述输出上拉模块120停止工作。
所述下拉控制模块130的输入端接收第二控制信号V2，并输出第二输出信号VOUT2至第二节点P(n)，所述下拉控制模块130的输出端连接所述第二节点P(n)。
所述输出下拉模块140的输入端连接所述第二节点P(n)，所述输出下拉模块140的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点P(n)为高电位，所述输出下拉模块140开始工作，若所述第二节点P(n)为低电位，所述输出下拉模块停止140工作。
所述第一反馈模块150的输入端连接所述第二节点P(n)，所述反馈模块150的输出端连接所述第一节点Q(n)；所述第一反馈模块150用以采集第二节点P(n)的电压，并根据所述第二节点P(n)的电压控制所述第一节点电压Q(n)。
所述镜像模块160为所述输入上拉模块110的镜像单元，所述镜像模块160的输入端接收所述第一控制信号V1并输出所述第一输出信号VOUT1至第三节点O(n)。
所述第二反馈模块170的输入端连接所述第三节点O(n)，所述第二反馈模块170的输出端连接所述第二节点P(n)，所述第二反馈模块170用以根据所述第三节点O(n)的电压控制所述第二节点P(n)的电压；其中，所述第二节点P(n)的电压与所述第一节点Q(n)的电压不能同时为高电位。若所述第二节点P(n)的电压为高电位，所述第一反馈模块150控制所述第一节点为低电位；若所述第三节点P(n)的电压为高电位，所述第二反馈模块170控制所述第二节点P(n)为低电位。
本发明的GOA电路第一节点Q(n)与第二节点P(n)之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点Q(n)与第二节点P(n)的点竞争，提高GOA电路稳定性。
如图3以及图4所示，如下将详细描述本发明GOA电路的其中一实施例的具体电路连接图。
所述输入上拉模块110包括：第一薄膜晶体管NT1。所述第一薄膜晶体管NT1的栅极接收第n+1级的时钟信号CK(n+1)，所述第一薄膜晶体管NT1的源极接收第n-1级电路单元的级传信号G(n-1)或初始级的使能信号，所述第一薄膜晶体管NT1的漏级连接所述第一节点Q(n)。
所述输出上拉模块120包括：第六薄膜晶体管NT6、第八薄膜晶体管NT8以及第一电容C1；所述第六薄膜晶体管NT6的栅极接收第一电压信号VGH，所述第六薄膜晶体管NT6的源极连接所述第一节点Q(n)，所述第六薄膜晶体管NT6的漏极连接所述第一电容C1的第一端；所述第八薄膜晶体管NT8的栅极分别连接所述第六薄膜晶体管NT6的漏极以及所述第一电容C1的第一端，所述第八薄膜晶体管NT8的漏极接收第n级的时钟信号CK(n)，所述第八薄膜晶体管NT8的源极连接所述第n级电路单元的输出端Gout；所述第一电容C1的第二端分别连接所述第n级电路单元的输出端Gout以及所述第八薄膜晶体管NT8的源极。
所述下拉控制模块130包括：第七薄膜晶体管NT7。所述第七薄膜晶体管NT7的栅极接收第n+1级的时钟信号CK(n+1)，所述第七薄膜晶体管NT7的源极接收第二电压信号VGH，所述第七薄膜晶体管NT7的漏极连接所述第二节点P(n)。
所述输出下拉模块140包括：第九薄膜晶体管NT9以及第二电容C2；所述第九薄膜晶体管NT9的栅极分别连接所述第二电容C2的第一端以及所述第二节点P(n)，所述第九薄膜晶体管NT9的源极接地VGL，所述第九薄膜晶体管NT9的漏级连接所述第n级电路单元的输出端Gout；所述第二电容C2第二端接地VGL。
所述第一反馈模块150包括：第四薄膜晶体管NT4以及第五薄膜晶体管NT5；所述第四薄膜晶体管NT4的源极连接所述第一节点Q(n)，所述第四薄膜晶体管NT4的栅极接收第n级的时钟信号CK(n)；所述第五薄膜晶体管NT5的源极连接所述第四薄膜晶体管NT4的漏级，所述第五薄膜晶体管NT5的漏极接地，所述第五薄膜晶体管NT5的栅极连接所述第二节点P(n)。
所述镜像模块160包括：第三薄膜晶体管NT3；所述第三薄膜晶体管NT3的源极连接所述第三节点O(n)，所述第三薄膜晶体管NT3的栅极接收所述第n+1级的时钟信号CK(n+1)，所述第三薄膜晶体管NT3的漏极接收第n-1级的级传信号G(n-1)或初始级的使能信号。
所述第二反馈模块170包括：第二薄膜晶体管NT2；所述第二薄膜晶体管NT2的源极接收第n+1级的时钟信号CK(n+1)，所述第二薄膜晶体管NT2的漏接连接所述第二节点P(n)；所述第二薄膜晶体管NT2的栅极连接所述第三节点O(n)。
在一实施例中，所述第n级电路单元还包括：栅极信号关闭模块180，所述栅极信号关闭模块180的输入端连接第三控制信号GAS2，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端Gout，用以关闭GOA电路中栅极信号，用以关闭GOA电路中栅极信号。所述栅极信号关闭模块包括第十薄膜晶体管NT10；所述第十薄膜晶体管的栅极接收第三控制信号GAS2，所述第十薄膜晶体管NT10的源极接地，所述第十薄膜晶体管NT10的漏极连接所述第n级电路单元的输出端Gout。
本实施例的GOA电路在第一节点Q(n)与第二节点P(n)之间采用了单向反馈电路，可以降低电路设计复杂度，更容易实现线性设计以及面内集成，并且可以避免第一节点Q(n)与第二节点P(n)的点竞争，提高GOA电路稳定性。
具体地，本实施例设置单向连接的第一反馈模块150与第二反馈模块170，所述第一反馈模块150用以采集第二节点P(n)的电压，并根据所述第二节点P(n)的电压控制所述第一节点Q(n)电压。所述第二反馈模块170用以根据所述第三节点O(n)的电压控制所述第二节点P(n)的电压，而第三节点O(n)的电压由输入上拉模块的镜像模块提供，因此实现了对第一节点Q(n)与第二节点P(n)的单向控制。
由于第一节点Q(n)、第二节点P(n)分别控制输出上拉模块120和输出下拉模块140，在输出上拉模块120工作时，输出下拉模块140不能输出，所以本发明使用单向反馈电路，避免输出上拉模块120与输出下拉模块140同时工作造成GOA电路异常。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
如图5所示，在另一实施例中，所述两个电路单元组成所述GOA电路的最小重复单元，由图4中的连续两个基本单元组成，在另一实施例中，具体为第n级单元与第n+1级单元组成了所述GOA电路的最小重复单元。
如图6所述，结合图5的所述另一实施例给出的最小重复单元，以第n+1级电路单元工作为例，进行如下说明：
第一阶段S1，在第n级电路单元的级传信号G(n)信号为高电位期间，时钟信号CK2为高电位、时钟信号CK1为低电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7开启，节点Q(n+1)、节点O(n+1)、节点P(n+1)都为高电位，此时第二薄膜晶体管NT2、第五薄膜晶体管NT5、第七薄膜晶体管NT7、第八薄膜晶体管NT8以及第九薄膜晶体管NT9都会开启，第二薄膜晶体管NT2同时向节点P(n+1)输入高电位，第八薄膜晶体管NT8、第九薄膜晶体管NT9同时拉低第n+1级电路单元的有效级传信号G(n+1)，同时第四薄膜晶体管NT4关闭，节点P(n+1)对节点Q(n+1)无影响。
第二阶段S2，时钟信号CK2下降沿变为低电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7均关闭，节点Q(n+1)、节点O(n+1)为高电位，第二薄膜晶体管NT2开启，时钟信号CK2为低电位，所以节点P(n+1)被下拉至低电位，第五薄膜晶体管NT5及第九薄膜晶体管NT9关闭，第七薄膜晶体管NT7与第八薄膜晶体管NT8开启，时钟信号CK1仍为low，所以第n+1级电路单元的有效级传信号G(n+1)输出低电位。
第三阶段S3，时钟信号CK1上升沿变为高电位，节点Q(n+1)以及节点O(n+1)为高电位，节点P(n+1)为低电位，第八薄膜晶体管NT8输出高电压信号至第n+1级电路单元的有效级传信号G(n+1)，由于电容的自举效应，节点Qa(n+1)电压被抬高。
第四阶段S4，时钟信号CK1下降沿变为低电位，节点Q(n+1)及节点O(n+1)为高电位，节点P(n+1)为低电位，第八薄膜晶体管NT8输出低电压信号至第n+1级电路单元的有效级传信号G(n+1)，节点Qa(n+1)电压下降至原电压。
第五阶段S5，时钟信号CK2变为高电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7开启，第n级有效的级传信号G(n)为低电位，所以节点Q(n+1)、节点Qa(n+1)、节点O(n+1)为低电位，节点P(n+1)为高电位，第八薄膜晶体管NT8关闭，第五薄膜晶体管NT5及第九薄膜晶体管NT9开启，第九薄膜晶体管NT9向拉低第n+1级的有效级传信号G(n+1)。
第六阶段S6，时钟信号CK1变为高电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7关闭，节点Q(n+1)、节点O(n+1)为低电位，节点P(n+1)为高电位，第四薄膜晶体管NT4、第五薄膜晶体管NT5及第九薄膜晶体管NT9开启，第九薄膜晶体管NT9拉低第n+1级电路单元的有效级传信号G(n+1)，第四薄膜晶体管NT4与第五薄膜晶体管NT5下拉节点Q(n+1)至低电位，避免第八薄膜晶体管NT8因时钟信号CK1变高出现误输出。
第七阶段S7，时钟信号CK2变为高电位，第一薄膜晶体管NT1、第三薄膜晶体管NT3以及第七薄膜晶体管NT7均开启，第n级电路单元的有效级传信号G(n)为低电位，所以节点Q(n+1)、节点O(n+1)为低电位，节点P(n+1)为高电位，第八薄膜晶体管NT8关闭，第五薄膜晶体管NT5与第九薄膜晶体管NT9开启，第九薄膜晶体管NT9拉低所述第n+1级电路单元的有效级传信号G(n+1)至低电位。
以上对本发明实施例所提供的一种GOA电路进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例的技术方案的范围。

Claims (13)

1.一种GOA电路，其特征在于，包括级联的多个电路单元，其中第n级电路单元包括：
输入上拉模块，所述输入上拉模块的输入端接收第一控制信号并输出第一输出信号至第一节点，所述输入上拉模块的输出端连接所述第一节点；
输出上拉模块，所述输出上拉模块的输入端连接所述第一节点，所述输出上拉模块的输出端输出第n级电路单元的有效级传信号；若所述第一节点为高电位，所述输出上拉模块开始工作，若所述第一节点为低电位，所述输出上拉模块停止工作；
下拉控制模块，所述下拉控制模块的输入端接收第二控制信号，并输出第二输出信号至第二节点，所述下拉控制模块的输出端连接所述第二节点；
输出下拉模块，所述输出下拉模块的输入端连接所述第二节点，所述输出下拉模块的用以将所述第n级电路单元的级传信号拉低至低电位；若所述第二节点为高电位，所述输出下拉模块开始工作，若所述第二节点为低电位，所述输出下拉模块停止工作；
第一反馈模块，所述第一反馈模块的输入端连接所述第二节点，所述反馈模块的输出端连接所述第一节点，所述第一反馈模块用以根据所述第二节点的电压控制所述第一节点电压；
镜像模块，所述镜像模块为所述输入上拉模块的镜像单元，所述镜像模块的输入端接收所述第一控制信号并输出所述第一输出信号至第三节点；以及
第二反馈模块，所述第二反馈模块的输入端连接所述第三节点，所述第二反馈模块的输出端连接所述第二节点，所述第二反馈模块用以根据所述第三节点的电压控制所述第二节点的电压；其中，所述第二节点的电压与所述第一节点的电压不能同时为高电位。
2.如权利要求1所述的GOA电路，其特征在于，
若所述第二节点的电压为高电位，所述第一反馈模块控制所述第一节点为低电位；
若所述第三节点的电压为高电位，所述第二反馈模块控制所述第二节点为低电位。
3.如权利要求1所述的GOA电路，其特征在于，
所述第一控制信号包括第n-1级的级传信号或初始级的使能信号。
4.如权利要求1所述的GOA电路，其特征在于，所述第n级电路单元还包括：
栅极信号关闭模块，所述栅极信号关闭模块的输入端连接第三控制信号，所述栅极信号关闭模块的输出端连接所述第n级电路单元的输出端，用以关闭GOA电路中栅极信号。
5.如权利要求1所述的GOA电路，其特征在于，
所述输入上拉模块包括：第一薄膜晶体管；
所述第一薄膜晶体管的栅极接收第n+1级的时钟信号，所述第一薄膜晶体管的源极接收第n-1级电路单元的级传信号或初始级的使能信号，所述第一薄膜晶体管的漏级连接所述第一节点。
6.如权利要求1所述的GOA电路，其特征在于，
所述输出上拉模块包括：第六薄膜晶体管、第八薄膜晶体管以及第一电容；
所述第六薄膜晶体管的栅极接收第一电压信号，所述第六薄膜晶体管的源极连接所述第一节点，所述第六薄膜晶体管的漏极连接所述第一电容的第一端；
所述第八薄膜晶体管的栅极分别连接所述第六薄膜晶体管的漏极以及所述第一电容的第一端，所述第八薄膜晶体管的漏极接收第n级的时钟信号，所述第八薄膜晶体管的源极连接所述第n级电路单元的输出端；
所述第一电容的第二端分别连接所述第n级电路单元的输出端以及所述第八薄膜晶体管的源极。
7.如权利要求1所述的GOA电路，其特征在于，
所述下拉控制模块包括：第七薄膜晶体管；
所述第七薄膜晶体管的栅极接收第n+1级的时钟信号，所述第七薄膜晶体管的源极接收第二电压信号，所述第七薄膜晶体管的漏极连接所述第二节点。
8.如权利要求1所述的GOA电路，其特征在于，
所述输出下拉模块包括：第九薄膜晶体管以及第二电容；
所述第九薄膜晶体管的栅极分别连接所述第二电容的第一端以及所述第二节点，所述第九薄膜晶体管的源极接地，所述第九薄膜晶体管的漏级连接所述第n级电路单元的输出端；
所述第二电容的第二端接地。
9.如权利要求1所述的GOA电路，其特征在于，
所述第一反馈模块包括：第四薄膜晶体管以及第五薄膜晶体管；
所述第四薄膜晶体管的源极连接所述第一节点，所述第四薄膜晶体管的栅极接收第n级的时钟信号；
所述第五薄膜晶体管的源极连接所述第四薄膜晶体管的漏级，所述第五薄膜晶体管的漏极接地，所述第五薄膜晶体管的栅极连接所述第二节点。
10.如权利要求1所述的GOA电路，其特征在于，
所述第二反馈模块包括：第二薄膜晶体管；
所述第二薄膜晶体管的源极接收第n+1级的时钟信号，所述第二薄膜晶体管的漏接连接所述第二节点；所述第二薄膜晶体管的栅极连接所述第三节点。
11.如权利要求1所述的GOA电路，其特征在于，
所述镜像模块包括：第三薄膜晶体管；
所述第三薄膜晶体管的源极连接所述第三节点，所述第三薄膜晶体管的栅极接收所述第n+1级的时钟信号，所述第三薄膜晶体管的漏极接收第n-1级的级传信号或初始级的使能信号。
12.如权利要求4所述的GOA电路，其特征在于，
所述栅极信号关闭模块包括第十薄膜晶体管；
所述第十薄膜晶体管的栅极接收所述第三控制信号，所述第十薄膜晶体管的源极接地，所述第十薄膜晶体管的漏极连接所述第n级电路单元的输出端。
13.如权利要求1所述的GOA电路，其特征在于，
两个所述电路单元组成所述GOA电路的最小重复单元。
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