JP2020509425A

JP2020509425A - 液晶表示装置及びそのｇｏａ回路

Info

Publication number: JP2020509425A
Application number: JP2019547619A
Authority: JP
Inventors: 龍強石
Original assignee: Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Current assignee: Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date: 2017-04-10
Filing date: 2017-04-26
Publication date: 2020-03-26
Also published as: EP3611721A1; CN107086028B; CN107086028A; WO2018188119A1; EP3611721A4; KR20190131593A

Abstract

【課題】本発明は、液晶表示装置及びそのＧＯＡ回路を開示するものである。【解決手段】ＧＯＡ回路は、複数のカスケードＧＯＡユニットを含む。第ＮステージのＧＯＡユニットは、プルアップ制御モジュール１００と、プルアップモジュール２００と、転送モジュール３００と、プルダウンモジュール４００と、プルダウン保持モジュール５００と、ブートストラップキャパシタ６００とを含む。ＧＯＡ回路は、液晶表示としての駆動要求を正しく完遂しつつも、回路の設計構造を大幅に簡略化し、回路の構造コストを節約するとともに、ＧＯＡ回路の構造寸法を削減することができる。これによってさらに、液晶表示装置を狭額ベゼル構造の設計空間とすることができる。【選択図】図２

Description

本発明は液晶表示の技術分野に関するものであり、具体的には液晶表示装置及びそのＧＯＡ回路に関する。

ａ−Ｓｉを基にしたＧＯＡ回路は、現在、様々なサイズの表示装置に広く用いられている。ＧＯＡの技術はコストの削減に有利であり、且つ、狭額ベゼルの設計もある。

図１は、従来技術で常用のＧＯＡ回路の構造を示す図であり、その第１ステージのＧＯＡ回路には１７個のＴＦＴ（薄膜トランジスタ）が使用されている。しかしながら、アモルファスシリコンのＧＯＡ回路について言えば、ＴＦＴの数量を増加すると、ベゼルの寸法が増大される。現在の狭額ベゼルの発展の趨勢の下、従来技術おけるＧＯＡ回路の構造は、狭額ベゼル表示の設計要求を明らかに満足できない。

本発明の実施例は液晶表示装置及びそのＧＯＡ回路を提供し、これによって、従来技術におけるＧＯＡ回路の構造が複雑であるが故に、表示ベゼルの狭さが足りないという技術問題を解決することができる。

上述の技術課題を解決するために、本発明の実施例は先ず、ＧＯＡ回路を提供する。前記ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含み、
第Ｎステージの前記ＧＯＡユニットは、プルアップ制御モジュールと、プルアップモジュールと、転送モジュールと、プルダウンモジュールと、プルダウン保持モジュールと、ブートストラップキャパシタとを含み、
前記プルアップ制御モジュールは、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されており、前記ブートストラップキャパシタの一端は、前記転送モジュール及び前記プルアップモジュールにそれぞれ接続されており、前記プルダウンモジュールは、前記転送モジュール及び現ステージの走査線にそれぞれ接続されており、前記プルダウン保持モジュール及び前記プルダウンモジュールはそれぞれ、プルダウン信号線に接続されており、プルアップモジュールは、クロック信号線及び現ステージの走査線にそれぞれ接続されている。

上述の技術課題を解決するために、本発明の実施例はさらに液晶表示装置を提供する。前記液晶表示装置は、上述の実施例のいずれかに記載されたＧＯＡ回路を含む。

従来技術に対して、本発明が提供している液晶表示装置及びそのＧＯＡ回路は、液晶表示としての駆動要求を正しく完遂しつつも、回路の設計構造を大幅に簡略化し、回路の構造コストを節約するとともに、ＧＯＡ回路の構造寸法を削減することができる。これによってさらに、液晶表示装置を狭額ベゼル構造の設計空間とすることができる。

本発明の実施例における技術案をより明確に説明するために、以下に本発明の実施例の説明中に使用している図面を簡単に説明する。下記に説明する図面が、本発明の単なる一部の実施例であることは明らかであり、当業者にとっては、創造的な労力を注ぐことなく、これらの図面によって、その他の図面を得ることができる。

従来技術において、常用のＧＯＡ回路の構造を示す図である。本発明の第ＮステージのＧＯＡユニットの一実施例において、回路の構造を示す図である。本実施例において、ＧＯＡ回路の駆動信号の波形図である。図２の実施例において、ＧＯＡユニットの最初の二つのステージにおける回路の構造を示す図である。本発明のＧＯＡ回路において、ＧＯＡユニットの最後の二つのステージにおける回路の構造を示す図である。本発明の液晶表示装置における一実施例の構造を示す概略図である。

以下、本発明の実施例中の図面を参照して、本発明の実施例における技術案をより明確かつ完全に説明する。説明している実施例が、本発明の単なる一部の実施例であることは明らかであり、全部の実施例ではない。当業者にとっては、本発明における実施例に基づいて、創造的な労力を注ぐことなく得られた他のすべての実施例は、いずれも本発明の保護する範囲に属する。

先ず、本発明の実施例はＧＯＡ回路を提供する。ＧＯＡ回路は、複数のカスケード接続されたＧＯＡユニットを含む。複数のカスケードＧＯＡユニットの接続及び制御関係については、当業者の理解している範囲内にあるため、ここではその説明を省略する。以下、第ＮステージのＧＯＡユニットの構造を詳しく説明する。

図２を参考すると、図２は本発明の第ＮステージのＧＯＡユニットの一実施例において、回路の構造を示す図である。前記第ＮステージのＧＯＡユニットは、プルアップ制御モジュール１００と、プルアップモジュール２００と、転送モジュール３００と、プルダウンモジュール４００と、プルダウン保持モジュール５００と、ブートストラップキャパシタ６００とを含む。

具体的には、プルアップ制御モジュール１００は、転送モジュール３００及びプルダウン保持モジュール５００にそれぞれ接続されており、ブートストラップキャパシタ６００の一端は、転送モジュール３００及びプルアップモジュール２００にそれぞれ接続されており、プルダウンモジュール４００は、転送モジュール３００及び現ステージの走査線７００にそれぞれ接続されており、プルダウン保持モジュール５００及びプルダウンモジュール４００はそれぞれ、プルダウン信号線８００に接続されており、プルアップモジュール２００は、クロック信号線９００及び現ステージの走査線７００にそれぞれ接続されている。

ここで、プルアップ制御モジュール１００は第１薄膜トランジスタＴ１１を含み、第１薄膜トランジスタＴ１１のゲート電極は、第Ｎ−２ステージのＧＯＡユニットのトリガ信号ＳＴ（Ｎ−２）を受信するのに用いられる。第１薄膜トランジスタＴ１１のソース電極は、第Ｎ−２ステージのＧＯＡユニットの走査線信号Ｇ（Ｎ−２）に接続されており、第１薄膜トランジスタＴ１１のドレイン電極は、転送モジュール３００及びプルダウン保持モジュール５００にそれぞれ接続されている。

転送モジュール３００は第２薄膜トランジスタＴ２２を含み、第２薄膜トランジスタＴ２２のゲート電極は、第１薄膜トランジスタＴ１１のドレイン電極に接続されており、第２薄膜トランジスタＴ２２のソース電極は、クロック信号線９００に接続されており、第２薄膜トランジスタＴ２２のドレイン電極は、現ステージのＧＯＡユニットのトリガ信号ＳＴ（Ｎ）を出力するのに用いられる。

プルアップモジュール２００は第３薄膜トランジスタＴ２１を含み、第３薄膜トランジスタＴ２１のゲート電極は、第１薄膜トランジスタＴ１１のドレイン電極に接続されており、第３薄膜トランジスタＴ２１のソース電極は、クロック信号線９００に接続されており、第３薄膜トランジスタＴ２１のドレイン電極は、現ステージの走査線７００に接続されている。

ブートストラップキャパシタ６００の一端は、第２薄膜トランジスタＴ２２のゲート電極及び第３薄膜トランジスタＴ２１のゲート電極にそれぞれ接続されており、ブートストラップキャパシタ６００の他端は、現ステージの走査線７００に接続されている。

プルダウンモジュール４００は第４薄膜トランジスタＴ４１及び第５薄膜トランジスタＴ３１を含み、第４薄膜トランジスタＴ４１のゲート電極は、第Ｎ＋２ステージの走査線信号Ｇ（Ｎ＋２）を受信するのに用いられる。第４薄膜トランジスタＴ４１のソース電極は、第１薄膜トランジスタＴ１１のドレイン電極に接続されており、第４薄膜トランジスタＴ４１のドレイン電極は、プルダウン信号線８００に接続されている；第５薄膜トランジスタＴ３１のゲート電極は、第Ｎ＋２ステージの走査線信号Ｇ（Ｎ＋２）を受信するのに用いられる。第５薄膜トランジスタＴ３１のソース電極は、現ステージの走査線７００に接続されており、第５薄膜トランジスタＴ３１のドレイン電極は、プルダウン信号線８００に接続されている。

プルダウン保持モジュール５００は、第６薄膜トランジスタＴ５１と、第７薄膜トランジスタＴ５３と、第８薄膜トランジスタＴ３２と、第９薄膜トランジスタＴ４２と、第１０薄膜トランジスタＴ５２と、第１１薄膜トランジスタＴ５４とを含む；第６薄膜トランジスタＴ５１のゲート電極は、クロック信号線９００に接続されており、第６薄膜トランジスタＴ５１のソース電極は、第７薄膜トランジスタＴ５３のソース電極に接続されており、第６薄膜トランジスタＴ５１のドレイン電極は、第７薄膜トランジスタＴ５３のゲート電極及び第１０薄膜トランジスタＴ５２のソース電極にそれぞれ接続されており、第７薄膜トランジスタＴ５３のドレイン電極は、第９薄膜トランジスタＴ４２のゲート電極及び第１１薄膜トランジスタＴ５４のソース電極にそれぞれ接続されており、第８薄膜トランジスタＴ３２のゲート電極は、クロック信号線９００に接続されており、第８薄膜トランジスタＴ３２のソース電極は、第１薄膜トランジスタＴ１１のドレイン電極に接続されており、第８薄膜トランジスタＴ３２のドレイン電極は、現ステージの走査線７００及び第９薄膜トランジスタＴ４２のソース電極にそれぞれ接続されており、第９薄膜トランジスタＴ４２のドレイン電極は、プルダウン信号線８００に接続されており、第１０薄膜トランジスタＴ５２のゲート電極は、第１薄膜トランジスタＴ１１のドレイン電極に接続されており、第１０薄膜トランジスタＴ５２のドレイン電極は、プルダウン信号線８００に接続されており、第１１薄膜トランジスタＴ５４のゲート電極は、第１薄膜トランジスタＴ１１のドレイン電極に接続されており、第１１薄膜トランジスタＴ５４のドレイン電極は、プルダウン信号線８００に接続されている。

ここで、第８薄膜トランジスタＴ３２のソース電極は、第１ノードＱ（Ｎ）によって、第１薄膜トランジスタＴ１１のドレイン電極に接続されている；第２ノードＰ（Ｎ）によって、第７薄膜トランジスタＴ５３のドレイン電極と、第９薄膜トランジスタＴ４２のゲート電極と、第１１薄膜トランジスタＴ５４のソース電極の間が、互いに接続されている。

図３を参照すると、図３は本実施例において、ＧＯＡ回路の駆動信号の波形を示す図である。本実施例におけるＧＯＡ回路は、高周波交流電源である４つのクロック信号ＣＫ１、ＣＫ２、ＣＫ３及びＣＫ４が使用されている。クロック信号の間のオーバラップする時間をＨとする。クロック信号のパルス幅は２Ｈで、５０％のデューティサイクルであり、クロック信号の高電位は２８Ｖ（調整可能）でもよいし、クロック信号の低電位は−８Ｖ（こちらも調整可能）でもよい。ＳＴＶはトリガ信号で且つ高周波交流電源であり、そのパルス幅は２Ｈであり、ＳＴＶはフレームごとに１回オンとなり、その高電位は２８Ｖであり、低電位は−８Ｖである。ＳＴＶとＣＫ１のオーバラップはＨである；ＶＳＳＤＣ直流電源は−６Ｖ（調整可能）である。Ｑ（Ｎ）、Ｇ（Ｎ）、ＳＴ（Ｎ−２）、ＳＴ（Ｎ）及びＰ（Ｎ）は、回路における重要なノードである。

以下、第ＮステージのＧＯＡ回路を例にとって、原理的な説明を行う。さらに、図４及び図５を参照すると、図４は、図２の実施例において、ＧＯＡユニットの最初の二つのステージにおける回路の構造を示す図であり、図５は、本発明のＧＯＡ回路において、ＧＯＡユニットの最後の二つのステージにおける回路の構造を示す図である。図４におけるＧＯＡユニットのプルアップ制御モジュールのＴ１１は、ＳＴＶを使用することでゲートとドレインを制御し、図５におけるＧＯＡユニットのプルダウンユニットは、ＳＴＶを使用することで制御を行う。

図３における波形から分かるように、Ｇ（Ｎ）はＣＫ３によって制御され、Ｇ（Ｎ−２）はＣＫ１によって制御され、Ｇ（Ｎ＋２）はＣＫ１によって制御される。

Ｇ（Ｎ−２）が作動して、Ｇ（Ｎ−２）及びＳＴ（Ｎ−２）が高電位にあるときに、Ｇ（Ｎ−２）の高電位がＱ（Ｎ）に入力され、Ｔ２１がオンになり、その際、ＣＫ（Ｎ）＝ＣＫ３で低電位にあるため、Ｇ（Ｎ）は低電位を出力する。

Ｇ（Ｎ）が作動して、ＣＫ３が高電位にあるときに、Ｇ（Ｎ）は高電位を出力する。キャパシタのカップリング効果によって、Ｑ（Ｎ）はより高い電位を生成することができ、その際に、Ｇ（Ｎ−２）及びＳＴ（Ｎ−２）は低電位にあるため、Ｑ点の高電位に影響を及ぼさない；Ｇ（Ｎ＋２）が作動する際に、Ｇ（Ｎ＋２）は高電位にあり、その際にＴ３１及びＴ４１はオンになり、Ｑ（Ｎ）及びＧ（Ｎ）は低電位に引き下げられる。

引き続き、その後にＣＫ３は周期的に高電位になるため、Ｐ（Ｎ）が高電位になると、Ｔ４２は周期的にオンになることができ、Ｇ（Ｎ）は極めて低電位となる；同時に、Ｔ３２はＣＫ（Ｎ）より制御され、周期的にオンになることができ、したがってＱ（Ｎ）は良好に低電位を維持する。

本特許はＴＦＴが少なく、狭額ベゼルの製作に有利であるだけでなく、Ｔ３２及びＴ４２が直列に接続されるため、それらの電気抵抗が大きくなって、ＴＦＴの漏れ電流によりＱ（Ｎ）が高電位から低電位に引き下げられるリスクを低減させることができ、Ｑ（Ｎ）の正常な波形を保証して、Ｇ（Ｎ）の正常なオンを確保できる。

本発明が提供しているＧＯＡ回路は、液晶表示としての駆動要求を正しく完遂しつつも、回路の設計構造を大幅に簡略化し、回路の構造コストを節約するとともに、ＧＯＡ回路の構造寸法を削減することができる。これによってさらに、液晶表示装置を狭額ベゼル構造の設計空間とすることができる。

また、本発明の実施例は液晶表示装置を提供する。図６を参照すると、図６は本発明の液晶表示装置における一実施例の構造を示す概略図である。液晶表示装置は、液晶パネル１とＧＯＡ回路２とを含む。ここで、ＧＯＡ回路２は上記いずれかの実施例におけるＧＯＡ回路であってもよい。液晶表示装置のその他の部分の構造や特徴については、当業者の理解する範囲内に属するため、ここではその説明を省略する。

上記は単に本発明の一部の実施例であり、本発明の権利範囲を限定するものではない。本発明の明細書及び図の内容によって製作され、同等の効果を有するよう装置又は工程に施す変更、若しくは直接或いは間接的にその他の関連する技術分野における運用は、いずれも本発明の特許請求の権利範囲に含まれる。

Claims

複数のカスケード接続されたＧＯＡユニットを含み、
第Ｎステージの前記ＧＯＡユニットは、プルアップ制御モジュールと、プルアップモジュールと、転送モジュールと、プルダウンモジュールと、プルダウン保持モジュールと、ブートストラップキャパシタとを含み；
前記プルアップ制御モジュールは、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されており、前記ブートストラップキャパシタの一端は、前記転送モジュール及び前記プルアップモジュールにそれぞれ接続されており、前記プルダウンモジュールは、前記転送モジュール及び現ステージの走査線にそれぞれ接続されており、前記プルダウン保持モジュール及び前記プルダウンモジュールはそれぞれ、プルダウン信号線に接続されており、プルアップモジュールは、クロック信号線及び現ステージの走査線にそれぞれ接続されており；
前記プルアップ制御モジュールは第１薄膜トランジスタＴ１１を含み、前記第１薄膜トランジスタＴ１１のゲート電極は、第Ｎ−２ステージのＧＯＡユニットのトリガ信号を受信するのに用いられ、前記第１薄膜トランジスタＴ１１のソース電極は、第Ｎ−２ステージのＧＯＡユニットの走査線信号に接続されており、前記第１薄膜トランジスタＴ１１のドレイン電極は、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されており；
前記プルダウン保持モジュールは、第６薄膜トランジスタＴ５１と、第７薄膜トランジスタＴ５３と、第８薄膜トランジスタＴ３２と、第９薄膜トランジスタＴ４２と、第１０薄膜トランジスタＴ５２と、第１１薄膜トランジスタＴ５４とを含み；
前記第６薄膜トランジスタＴ５１のゲート電極は、前記クロック信号線に接続されており、前記第６薄膜トランジスタＴ５１のソース電極は、前記第７薄膜トランジスタＴ５３のソース電極に接続されており、前記第６薄膜トランジスタＴ５１のドレイン電極は、前記第７薄膜トランジスタＴ５３のゲート電極及び前記第１０薄膜トランジスタＴ５２のソース電極にそれぞれ接続されており、前記第７薄膜トランジスタＴ５３のドレイン電極は、前記第９薄膜トランジスタＴ４２のゲート電極及び前記第１１薄膜トランジスタＴ５４のソース電極にそれぞれ接続されており、前記第８薄膜トランジスタＴ３２のゲート電極は、前記クロック信号線に接続されており、前記第８薄膜トランジスタＴ３２のソース電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第８薄膜トランジスタＴ３２のドレイン電極は、現ステージの走査線及び前記第９薄膜トランジスタＴ４２のソース電極にそれぞれ接続されており、前記第９薄膜トランジスタＴ４２のドレイン電極は、前記プルダウン信号線に接続されており、前記第１０薄膜トランジスタＴ５２のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第１０薄膜トランジスタＴ５２のドレイン電極は、前記プルダウン信号線に接続されており、前記第１１薄膜トランジスタＴ５４のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第１１薄膜トランジスタＴ５４のドレイン電極は、前記プルダウン信号線に接続されていることを特徴とするＧＯＡ回路。
複数のカスケード接続されたＧＯＡユニットを含み、
第Ｎステージの前記ＧＯＡユニットは、プルアップ制御モジュールと、プルアップモジュールと、転送モジュールと、プルダウンモジュールと、プルダウン保持モジュールと、ブートストラップキャパシタとを含み；
前記プルアップ制御モジュールは、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されており、前記ブートストラップキャパシタの一端は、前記転送モジュール及び前記プルアップモジュールにそれぞれ接続されており、前記プルダウンモジュールは、前記転送モジュール及び現ステージの走査線にそれぞれ接続されており、前記プルダウン保持モジュール及び前記プルダウンモジュールはそれぞれ、プルダウン信号線に接続されており、前記プルアップモジュールは、クロック信号線及び現ステージの走査線にそれぞれ接続されていることを特徴とするＧＯＡ回路。
前記プルアップ制御モジュールは第１薄膜トランジスタＴ１１を含み、前記第１薄膜トランジスタＴ１１のゲート電極は、第Ｎ−２ステージのＧＯＡユニットのトリガ信号を受信するのに用いられ、前記第１薄膜トランジスタＴ１１のソース電極は、第Ｎ−２ステージのＧＯＡユニットの走査線信号に接続されており、前記第１薄膜トランジスタＴ１１のドレイン電極は、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されていることを特徴とする請求項２に記載のＧＯＡ回路。
前記転送モジュールは第２薄膜トランジスタＴ２２を含み、前記第２薄膜トランジスタＴ２２のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第２薄膜トランジスタＴ２２のソース電極は、前記クロック信号線に接続されており、前記第２薄膜トランジスタＴ２２のドレイン電極は、現ステージのＧＯＡユニットのトリガ信号を出力するのに用いられることを特徴とする請求項３に記載のＧＯＡ回路。
前記プルアップモジュールは第３薄膜トランジスタＴ２１を含み、前記第３薄膜トランジスタＴ２１のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第３薄膜トランジスタＴ２１のソース電極は、前記クロック信号線に接続されており、前記第３薄膜トランジスタＴ２１のドレイン電極は、現ステージの走査線に接続されていることを特徴とする請求項４に記載のＧＯＡ回路。
前記ブートストラップキャパシタの一端は、前記第２薄膜トランジスタＴ２２及び前記第３薄膜トランジスタＴ２１のゲート電極にそれぞれ接続されており、前記ブートストラップキャパシタの他端は、現ステージの走査線に接続されていることを特徴とする請求項５に記載のＧＯＡ回路。
前記プルダウンモジュールは第４薄膜トランジスタＴ４１及び第５薄膜トランジスタＴ３１を含み、前記第４薄膜トランジスタＴ４１のゲート電極は、第Ｎ＋２ステージの走査線信号を受信するのに用いられ、前記第４薄膜トランジスタＴ４１のソース電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第４薄膜トランジスタＴ４１のドレイン電極は、前記プルダウン信号線に接続されており；
前記第５薄膜トランジスタＴ３１のゲート電極は、第Ｎ＋２ステージの走査線信号を受信するのに用いられ、前記第５薄膜トランジスタＴ３１のソース電極は、現ステージの走査線に接続されており、前記第５薄膜トランジスタＴ３１のドレイン電極は、前記プルダウン信号線に接続されていることを特徴とする請求項６に記載のＧＯＡ回路。
前記プルダウン保持モジュールは、第６薄膜トランジスタＴ５１と、第７薄膜トランジスタＴ５３と、第８薄膜トランジスタＴ３２と、第９薄膜トランジスタＴ４２と、第１０薄膜トランジスタＴ５２と、第１１薄膜トランジスタＴ５４とを含み；
前記第６薄膜トランジスタＴ５１のゲート電極は、前記クロック信号線に接続されており、前記第６薄膜トランジスタＴ５１のソース電極は、前記第７薄膜トランジスタＴ５３のソース電極に接続されており、前記第６薄膜トランジスタＴ５１のドレイン電極は、前記第７薄膜トランジスタＴ５３のゲート電極及び前記第１０薄膜トランジスタＴ５２のソース電極にそれぞれ接続されており、前記第７薄膜トランジスタＴ５３のドレイン電極は、前記第９薄膜トランジスタＴ４２のゲート電極及び前記第１１薄膜トランジスタＴ５４のソース電極にそれぞれ接続されており、前記第８薄膜トランジスタＴ３２のゲート電極は、前記クロック信号線に接続されており、前記第８薄膜トランジスタＴ３２のソース電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第８薄膜トランジスタＴ３２のドレイン電極は、現ステージの走査線及び前記第９薄膜トランジスタＴ４２のソース電極にそれぞれ接続されており、前記第９薄膜トランジスタＴ４２のドレイン電極は、前記プルダウン信号線に接続されており、前記第１０薄膜トランジスタＴ５２のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第１０薄膜トランジスタＴ５２のドレイン電極は、前記プルダウン信号線に接続されており、前記第１１薄膜トランジスタＴ５４のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第１１薄膜トランジスタＴ５４のドレイン電極は、前記プルダウン信号線に接続されていることを特徴とする請求項２に記載のＧＯＡ回路。
前記第８薄膜トランジスタＴ３２のソース電極は、第１ノードＱ（Ｎ）によって、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されていることを特徴とする請求項８に記載のＧＯＡ回路。
第２ノードＰ（Ｎ）によって、前記第７薄膜トランジスタＴ５３のドレイン電極と、前記第９薄膜トランジスタＴ４２のゲート電極と、前記第１１薄膜トランジスタＴ５４のソース電極の間が、互いに接続されていることを特徴とする請求項８に記載のＧＯＡ回路。
ＧＯＡ回路を含む液晶表示装置において、
前記ＧＯＡ回路は、複数のカスケードＧＯＡユニットを含み、
第Ｎステージの前記ＧＯＡユニットは、プルアップ制御モジュールと、プルアップモジュールと、転送モジュールと、プルダウンモジュールと、プルダウン保持モジュールと、ブートストラップキャパシタとを含み；
前記プルアップ制御モジュールは、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されており、前記ブートストラップキャパシタの一端は、前記転送モジュール及び前記プルアップモジュールにそれぞれ接続されており、前記プルダウンモジュールは、前記転送モジュール及び現ステージの走査線にそれぞれ接続されており、前記プルダウン保持モジュール及び前記プルダウンモジュールはそれぞれ、プルダウン信号線に接続されており、プルアップモジュールは、クロック信号線及び現ステージの走査線にそれぞれ接続されていることを特徴とする液晶表示装置。
前記プルアップ制御モジュールは第１薄膜トランジスタＴ１１を含み、前記第１薄膜トランジスタＴ１１のゲート電極は、第Ｎ−２ステージのＧＯＡユニットのトリガ信号を受信するのに用いられ、前記第１薄膜トランジスタＴ１１のソース電極は、第Ｎ−２ステージのＧＯＡユニットの走査線信号に接続されており、前記第１薄膜トランジスタＴ１１のドレイン電極は、前記転送モジュール及び前記プルダウン保持モジュールにそれぞれ接続されていることを特徴とする請求項１１に記載の液晶表示装置。
前記転送モジュールは第２薄膜トランジスタＴ２２を含み、前記第２薄膜トランジスタＴ２２のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第２薄膜トランジスタＴ２２のソース電極は、前記クロック信号線に接続されており、前記第２薄膜トランジスタＴ２２のドレイン電極は、現ステージのＧＯＡユニットのトリガ信号を出力するのに用いられることを特徴とする請求項１２に記載の液晶表示装置。
前記プルアップモジュールは第３薄膜トランジスタＴ２１を含み、前記第３薄膜トランジスタＴ２１のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第３薄膜トランジスタＴ２１のソース電極は、前記クロック信号線に接続されており、前記第３薄膜トランジスタＴ２１のドレイン電極は、現ステージの走査線に接続されていることを特徴とする請求項１３に記載の液晶表示装置。
ブートストラップキャパシタの一端は、前記第２薄膜トランジスタＴ２２及び前記第３薄膜トランジスタＴ２１のゲート電極にそれぞれ接続されており、前記ブートストラップキャパシタの他端は、現ステージの走査線に接続されていることを特徴とする請求項１４に記載の液晶表示装置。
前記プルダウンモジュールは第４薄膜トランジスタＴ４１及び第５薄膜トランジスタＴ３１を含み、前記第４薄膜トランジスタＴ４１のゲート電極は、第Ｎ＋２ステージの走査線信号を受信するのに用いられ、前記第４薄膜トランジスタＴ４１のソース電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第４薄膜トランジスタＴ４１のドレイン電極は、前記プルダウン信号線に接続されており；
前記第５薄膜トランジスタＴ３１のゲート電極は、第Ｎ＋２ステージの走査線信号を受信するのに用いられ、前記第５薄膜トランジスタＴ３１のソース電極は、現ステージの走査線に接続されており、前記第５薄膜トランジスタＴ３１のドレイン電極は、前記プルダウン信号線に接続されていることを特徴とする請求項１５に記載の液晶表示装置。
前記プルダウン保持モジュールは、第６薄膜トランジスタＴ５１と、第７薄膜トランジスタＴ５３と、第８薄膜トランジスタＴ３２と、第９薄膜トランジスタＴ４２と、第１０薄膜トランジスタＴ５２と、第１１薄膜トランジスタＴ５４とを含み；
前記第６薄膜トランジスタＴ５１のゲート電極は、前記クロック信号線に接続されており、前記第６薄膜トランジスタＴ５１のソース電極は、前記第７薄膜トランジスタＴ５３のソース電極に接続されており、前記第６薄膜トランジスタＴ５１のドレイン電極は、前記第７薄膜トランジスタＴ５３のゲート電極及び前記第１０薄膜トランジスタＴ５２のソース電極にそれぞれ接続されており、前記第７薄膜トランジスタＴ５３のドレイン電極は、前記第９薄膜トランジスタＴ４２のゲート電極及び前記第１１薄膜トランジスタＴ５４のソース電極にそれぞれ接続されており、前記第８薄膜トランジスタＴ３２のゲート電極は、前記クロック信号線に接続されており、前記第８薄膜トランジスタＴ３２のソース電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第８薄膜トランジスタＴ３２のドレイン電極は、現ステージの走査線及び前記第９薄膜トランジスタＴ４２のソース電極にそれぞれ接続されており、前記第９薄膜トランジスタＴ４２のドレイン電極は、前記プルダウン信号線に接続されており、前記第１０薄膜トランジスタＴ５２のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第１０薄膜トランジスタＴ５２のドレイン電極は、前記プルダウン信号線に接続されており、前記第１１薄膜トランジスタＴ５４のゲート電極は、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されており、前記第１１薄膜トランジスタＴ５４のドレイン電極は、前記プルダウン信号線に接続されていることを特徴とする請求項１１に記載の液晶表示装置。
前記第８薄膜トランジスタＴ３２のソース電極は、第１ノードＱ（Ｎ）によって、前記第１薄膜トランジスタＴ１１のドレイン電極に接続されていることを特徴とする請求項１７に記載の液晶表示装置。
第２ノードＰ（Ｎ）によって、前記第７薄膜トランジスタＴ５３のドレイン電極と、前記第９薄膜トランジスタＴ４２のゲート電極と、前記第１１薄膜トランジスタＴ５４のソース電極の間が、互いに接続されていることを特徴とする請求項１７に記載の液晶表示装置。