WO2022110276A1 - 数据驱动芯片以及显示装置 - Google Patents

数据驱动芯片以及显示装置 Download PDF

Info

Publication number
WO2022110276A1
WO2022110276A1 PCT/CN2020/133840 CN2020133840W WO2022110276A1 WO 2022110276 A1 WO2022110276 A1 WO 2022110276A1 CN 2020133840 W CN2020133840 W CN 2020133840W WO 2022110276 A1 WO2022110276 A1 WO 2022110276A1
Authority
WO
WIPO (PCT)
Prior art keywords
module
latch
display data
output
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2020/133840
Other languages
English (en)
French (fr)
Inventor
刘金风
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TCL China Star Optoelectronics Technology Co Ltd
Original Assignee
TCL China Star Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by TCL China Star Optoelectronics Technology Co Ltd filed Critical TCL China Star Optoelectronics Technology Co Ltd
Priority to US17/251,882 priority Critical patent/US20230154367A1/en
Publication of WO2022110276A1 publication Critical patent/WO2022110276A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
    • G09G5/003—Details of a display terminal, the details relating to the control arrangement of the display terminal and to the interfaces thereto
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0272—Details of drivers for data electrodes, the drivers communicating data to the pixels by means of a current
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G09G2330/02—Details of power systems and of start or stop of display operation
    • G09G2330/021—Power management, e.g. power saving
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/08—Details of image data interface between the display device controller and the data line driver circuit

Definitions

  • the present application relates to the field of display technology, and in particular, to a data driving chip and a display device.
  • a data driving chip generally includes two groups of latch modules: a first group of latch modules and a second group of latch modules.
  • the first group of latch modules is used for latching the display data of the N-1th row when the N-1th rising edge of the control signal arrives; the first group of latch modules is also used for the N-th row of the control signal.
  • the first rising edge comes, transfer the display data of the N-1th row to the second group of latch modules, and start to receive the display data of the Nth row; wherein, N is a positive integer greater than 1. Since the display data of the N-1th row is stored in the second group of latch modules, when the Nth falling edge of the control signal arrives, the second group of latch modules outputs the N-1th row of display data to the display panel.
  • the data driving chip uses the first group of latch modules and the second group of latch modules to latch the display data of the Nth row on the rising edge of the control signal, and output the N-1th row of display data on the falling edge of the control signal.
  • the row shows the purpose of the data.
  • two sets of latch modules need to be arranged in the data driving chip to output display data in cooperation with each other, the problem of large size of the data driving chip is caused.
  • the present application provides a data driving chip and a display device to solve the technical problem of the large size of the data driving chip in the prior art.
  • the present application provides a data drive chip, which includes:
  • the latching module is configured to receive the current display data, latch the current display data, and output the current display data after the current display data is latched;
  • an output module configured to output the current display data output by the latch module to a display panel
  • the latch module is further configured to clear the current display data latched in the latch module when the output module outputs the current display data.
  • the latch module is connected to a reset control signal, and the reset control signal is used to act on the latch module within a reset time period, so that the lock
  • the latching module clears the current display data latched in the latching module.
  • the latch module is connected to an output control signal, and the output control signal is used to act on the latch module during the output period, so that the latch module outputs the current display data to the output module.
  • the reset control signal and the output control signal are both provided by a timing controller.
  • the latch module is specifically configured to latch the current display data before the current rising edge of a clock signal, and output the current display data after the current display data is latched. the currently displayed data;
  • the output module is specifically configured to receive the current display data output by the latch module before the current rising edge of the clock signal comes, and output the current display data when the current rising edge of the clock signal comes. Display data to the display panel.
  • the reset period is set corresponding to the current falling edge of the clock signal
  • the output period is set corresponding to the current rising edge of the clock signal
  • the latch module is configured to access the reset control signal when the current rising edge of the clock signal arrives or after the current rising edge of the clock signal arrives.
  • the current display data includes a plurality of data signals
  • the latch module is specifically configured to receive a latch control clock signal, and receive one of the data signals at each rising edge and each falling edge of the latch control clock signal, and the latch The module latches the data signal after each receiving one of the data signals.
  • the latch module is further configured to lock the next display data when the next rising edge of the latch control clock signal corresponding to the current display data is cleared. live.
  • the output module is further configured to output a feedback signal to the latch module after the output module outputs the current display data, so that the latch module clears the lock The current display data exists within the latch module.
  • the present application also provides a display device, which includes a data driving chip, and the data driving chip includes:
  • the latching module is configured to receive the current display data, latch the current display data, and output the current display data after the current display data is latched;
  • an output module configured to output the current display data output by the latch module to a display panel
  • the latch module is further configured to clear the current display data latched in the latch module when the output module outputs the current display data.
  • the latch module is connected to a reset control signal, and the reset control signal is used to act on the latch module during the output period, so that the latch module Clearing the current display data latched in the latch module.
  • the latch module is connected to an output control signal, and the output control signal is used to act on the latch module during the reset period, so that the latch module outputs the current display data to the output module.
  • both the reset control signal and the output control signal are provided by a timing controller.
  • the latch module is specifically configured to latch the current display data before the current rising edge of a clock signal, and after the current display data is latched, output the current display data. describe the currently displayed data;
  • the output module is specifically configured to receive the current display data output by the latch module before the current rising edge of the clock signal comes, and output the current display data when the current rising edge of the clock signal comes. Display data to the display panel.
  • the reset period is set corresponding to the current falling edge of the clock signal
  • the output period is set corresponding to the current rising edge of the clock signal
  • the latch module is configured to access the reset control signal when the current rising edge of the clock signal comes or after the current rising edge of the clock signal comes.
  • the current display data includes a plurality of data signals
  • the latch module is specifically configured to receive a latch control clock signal, and receive one of the data signals at each rising edge and each falling edge of the latch control clock signal, and the latch The module latches the data signal after each receiving one of the data signals.
  • the latch module is further configured to latch the next display data when the next rising edge of the latch control clock signal corresponding to the current display data is cleared.
  • the output module is further configured to output a feedback signal to the latch module after the output module outputs the current display data, so that the latch module clears the latch in the the current display data in the latch module.
  • the data driver chip provided by the present application configures the latch module to clear the current display data latched in the latch module when the output module outputs the current display data, so that the latch module can latch the next display data, thereby This makes it possible to output the current display data without setting two sets of latch modules in the data driving chip. Therefore, compared with the prior art, the number of latch modules in the data driver chip provided by the present application is greatly reduced, so that the size of the data driver chip can be effectively reduced; at the same time, because the current display data is simplified in the data driver chip
  • the transmission path increases the transmission rate of the current display data.
  • FIG. 1 is a schematic diagram of a first structure of a display device provided by the present application.
  • FIG. 2 is a timing diagram of a first signal in the data driver chip provided by the present application.
  • FIG. 3 is a schematic diagram of a latching mode of a latching module provided by the present application.
  • FIG. 4 is a timing diagram of a second signal in the data driver chip provided by the present application.
  • FIG. 5 is a schematic diagram of a second structure of the display device provided by the present application.
  • the present application provides a display device, which may be a smart phone, a tablet computer, an e-book reader, a smart watch, a video camera, a game console, etc., which is not limited in this application.
  • FIG. 1 is a schematic diagram of a first structure of a display device provided by the present application.
  • a display device 1000 provided by an embodiment of the present application includes a data driving chip 100 , a timing controller 200 , and a display panel 300 .
  • the timing controller 200 is used for providing timing control signals to the data driving chip 100 .
  • the data driving chip 100 is used for providing display data to the display panel 300 to drive the display panel 300 to perform picture display.
  • the data driving chip 100 may be directly attached to the substrate of the display panel 300, or may be bound to the display panel 300 through a chip on film, which is not specifically limited in this application.
  • the number of the data driving chips 100 may be one or more, which may be specifically set according to the pixel resolution of the display panel 300 , which is not specifically limited in this application.
  • the data driving chip 100 provided in this embodiment of the present application includes a latch module 10 and an output module 20 .
  • the latch module 10 is used to receive the current display data D(n), latch the current display data D(n), and output the current display data D(n) after the current display data D(n) is latched.
  • the output module 20 is configured to output the current display data D(n) output by the latch module 10 to the display panel 300 .
  • the latch module 10 is further configured to clear the current display data D(n) latched in the latch module 10 when the output module 20 outputs the current display data D(n).
  • the latch module 10 is configured to clear the latch in the latch module 10 when the output module 20 outputs the current display data D(n) to the display panel 300 . If the current display data D(n) is stored, the latch module 10 may continue to latch the next display data after clearing the current display data D(n). That is, in the data driving chip 100 provided by the present application, only one set of latch modules 10 needs to be provided to realize the latching and transmission of multi-line display data, so that the number of latch modules 10 is greatly reduced, thereby effectively reducing The size of the data driving chip 100 . At the same time, since the transmission path of the current display data D(n) in the data driving chip 100 is simplified, the time required for the secondary transmission is reduced, thereby increasing the transmission rate of the current display data D(n).
  • the number of the latch modules 10 and the output modules 20 may be set according to the specifications of the data driving chip 100 or the pixel resolution of the display panel 300 , which is not specifically limited in the present application.
  • the output module 20 may include a level converter, a digital-to-analog converter, and an analog buffer amplifier.
  • a level shifter is used to convert the supply voltage to a suitable operating voltage for supplying to the digital-to-analog converter.
  • the digital-to-analog converter is used to convert the current display data D(n) into an analog signal based on the gray-scale voltage.
  • the analog buffer amplifier is used to amplify the analogized current display data D(n) and output it to the display panel 300 .
  • FIG. 2 is a timing diagram of a first signal in the data driving chip provided by the present application. 1 and 2 , in this embodiment of the present application, the data driving chip 100 receives a clock signal TP.
  • the latch module 10 is used to latch the current display data D(n) before the current rising edge Tr of the clock signal TP comes, and output the current display data D(n) after the current display data D(n) is latched.
  • the output module 20 is used to receive the current display data D(n) output by the latch module 10 before the current rising edge Tr of the clock signal TP comes, and output the current display data D when the current rising edge Tr of the clock signal TP comes. (n) to the display panel 300 .
  • the clock signal TP may be provided by the timing controller 200 .
  • FIG. 3 is a schematic diagram of a latching manner of the latching module provided by the present application.
  • the current display data D(n) includes a plurality of data signals.
  • the latch module 10 is specifically configured to receive a latch control clock signal CLK, and receive a data signal at each rising edge and each falling edge of the latch control clock signal CLK, and the latch module 10 receives a data signal at each After a data signal, the data signal is latched. That is, in the embodiment of the present application, the latching module 10 is configured to latch the current display data D(n) in a transmission-side latching manner.
  • the latching manner can effectively improve the latching speed of the latching module 10 , thereby improving the working efficiency of the data driving chip 100 .
  • the latch module 10 is further configured to, after clearing the current display data D(n) in the latch module 10 , perform an operation when the rising edge of the latch control clock signal CLK approaches.
  • the next display data D(n+1) is latched to ensure that the latching module 10 starts to latch the next display data D(n+1) after the current display data D(n) is completely cleared to avoid data Latch error.
  • the clock signal TP is only used to trigger the output module 20 at the current rising edge Tr, so that the output module 20 outputs the current display data D(n) to the display panel 300 . Therefore, the embodiment of the present application does not need to control the clock signal TP.
  • the pulse width is limited. In addition, outputting the clock signal TP with a narrow pulse width can reduce the power consumption of the timing controller 200 .
  • the latch module 10 is connected to an output control signal Ft.
  • the output control signal Ft is used to act on the latch module 10 in the output time period t2, so that the latch module 10 can output the current display data D(n) in response to the output control signal Ft after latching the current display data D(n).
  • the data D(n) is sent to the output module 20 .
  • the latch module 10 can completely transmit the current display data D(n) to the output module 20 within the output time period t2. Therefore, the embodiment of the present application does not specifically limit the duration of the output time period t2.
  • the latch module 10 is connected to a reset control signal Re.
  • the reset control signal Re is used to act on the latch module 10 during the reset period t1, so that the latch module 10 clears the current display data D(n) latched therein.
  • the latch module 10 within the reset time period t1, the latch module 10 only needs to be able to completely clear the current display data D(n) latched therein. Therefore, the embodiment of the present application does not specifically limit the duration of the reset time period t1.
  • the output module 20 can completely output the current display data D(n) to the display panel 300 when the current rising edge Tr of the clock signal TP comes, and the output time is negligible.
  • the output module 20 can be provided while the latch module 10 completely clears the current display data D(n) latched therein. Delay time required to output the current display data D(n) to the display panel 300 .
  • the output period t2 is set corresponding to the current rising edge Tr of the clock signal TP
  • the reset period t1 is set corresponding to the current falling edge Tf of the clock signal TP.
  • the latch module 10 needs to latch all the current display data D(n) before the current rising edge Tr of the clock signal TP arrives, and transmit it to the output module 20. Therefore, the end node of the output period t2 needs to be Before the arrival of the current rising edge Tr of the clock signal TP or at the current rising edge Tr of the clock signal TP. Similarly, since the embodiment of the present application does not need to limit the pulse width of the clock signal TP, the end node of the reset period t1 may be located before, during or after the current falling edge Tf of the clock signal TP arrives.
  • the latch module 10 may access the reset control signal Re after the current rising edge Tr of the clock signal TP arrives, as shown in FIG. 2 ; of course, in other implementations of the present application In an example, the latch module 10 can access the reset control signal Re when the current rising edge Tr of the clock signal TP comes, as shown in FIG. 4 .
  • the reset control signal Re and the output control signal Ft are both provided by the timing controller 200 .
  • the current display data D(n) can be provided by the system chip (not shown in the figure) or the timing controller 200 .
  • the structures and working principles of the system chip and the timing controller 200 are well known to those skilled in the art, and will not be repeated here.
  • the data transmission method of the data driving chip 100 includes the following steps: the latch module 10 latches the current display data D(n) before the current rising edge Tr of the clock signal TP; (n) After latching, the latch module 10 outputs the current display data D(n) within the output time period t2; the output module 20 outputs the current display data D(n) when the current rising edge Tr of the clock signal TP approaches. to the display panel 300; when the output module 20 outputs the current display data D(n), the latch module 10 clears the current display data D(n) latched in it within the reset time period t1 based on the reset control signal Re .
  • the data driving chip 100 realizes the transmission of multi-line display data through the above-mentioned data transmission method.
  • the latch module 10 before latching the current display data D(n), the latch module 10 has completed the step of clearing the previous display data D(n-1) latched therein; After the step of storing the current display data D(n) therein, the next display data D(n+1) is latched before the next rising edge of the clock signal TP comes.
  • n is a positive integer greater than 1.
  • FIG. 5 is a schematic diagram of a second structure of the display device provided by the present application.
  • the difference between the display device 1000 shown in FIG. 5 and the display device 1000 shown in FIG. 1 is that in the data driving chip 100 in the display device 1000 shown in FIG. 5 , the output module 20 is also used to After outputting the current display data D(n) to the display panel 300 , a feedback signal FB is outputted to the latch module 10 , so that the latch module 10 clears the current display data D(n) latched in the latch module 10 .
  • the latch module 10 latches the current display data D(n) before the current rising edge Tr of the clock signal TP comes; after the current display data D(n) is latched, the latch module 10 outputs the time period The current display data D(n) is output in t2; the output module 20 outputs the current display data D(n) to the display panel 300 when the current rising edge Tr of the clock signal TP approaches; wherein, the output module 20 is also used to output When the current display data D(n) is displayed to the display panel 300, a feedback signal FB is immediately output to the latch module 10, so that the latch module 10 responds to the feedback signal when the output module 20 outputs the current display data D(n). FB, the current display data D(n) latched therein is cleared within the reset time period t1.
  • the timing controller 200 does not need to provide the reset control signal Re to the latch module 10 , which can reduce the power consumption of the timing controller 200 and simplify the signal transmission between the data driving chip 100 and the timing controller 200 .
  • the output module 20 immediately outputs the feedback signal FB to the latching module 10, which can reduce the need for the latching module 10 to clear the current display data D(n) latched therein. response time, thereby improving the work efficiency of the data driving chip 100 .
  • the display device 1000 provided by the present application includes a data driving chip 100.
  • the data driving chip 100 configures the latching module 10 to clear the current display latched in the latching module 10 when the output module 10 outputs the current display data D(n).
  • the data D(n) is convenient for the latch module 10 to latch the next display data, so that the data driver chip 100 can output the current display data D(n) without setting two sets of latch modules 10 in the data driving chip 100 .
  • the number of latch modules 10 in the data driving chip 100 provided by the present application is greatly reduced, so that the size of the data driving chip 100 can be effectively reduced; at the same time, the current display data D(n ) in the data driving chip 100 to improve the transmission rate of the current display data D(n), thereby improving the quality of the display device 1000 .

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Liquid Crystal Display Device Control (AREA)

Abstract

一种数据驱动芯片以及显示装置。数据驱动芯片包括：锁存模块，其用于接收当前显示数据并对当前显示数据进行锁存，待当前显示数据锁存后，输出当前显示数据；以及输出模块，其用于将锁存模块输出的当前显示数据输出至显示面板；锁存模块还用于当输出模块输出当前显示数据时，清除锁存在锁存模块内的当前显示数据。

Description

数据驱动芯片以及显示装置 技术领域
本申请涉及显示技术领域，具体涉及一种数据驱动芯片以及显示装置。
 背景技术
在现有技术中，数据驱动芯片通常包括两组锁存模块：第一组锁存模块和第二组锁存模块。其中，第一组锁存模块用于在控制信号的第N-1个上升沿到来之际，锁存第N-1行显示数据；第一组锁存模块还用于在控制信号的第N个上升沿到来之际，将第N-1行显示数据转存至第二组锁存模块内，并且开始接收第N行显示数据；其中，N为大于1的正整数。由于第N-1行显示数据存储在第二组锁存模块内，在控制信号的第N个下降沿到来之际，第二组锁存模块输出第N-1行显示数据至显示面板。
 技术问题
在现有技术中，数据驱动芯片利用第一组锁存模块和第二组锁存模块实现了在控制信号的上升沿锁存第N行显示数据，在控制信号的下降沿输出第N-1行显示数据的目的。但是，由于数据驱动芯片内需要设置两组锁存模块以相互配合输出显示数据，从而造成了数据驱动芯片的尺寸较大的问题。
 技术解决方案
本申请提供一种数据驱动芯片以及显示装置，以解决现有技术中数据驱动芯片尺寸较大的技术问题。
本申请提供一种数据驱动芯片，其包括：
锁存模块，所述锁存模块用于接收当前显示数据，并对所述当前显示数据进行锁存，待所述当前显示数据锁存后，输出所述当前显示数据；以及
输出模块，所述输出模块用于将所述锁存模块输出的所述当前显示数据输出至显示面板；其中，
所述锁存模块还用于当所述输出模块输出所述当前显示数据时，清除锁存在所述锁存模块内的所述当前显示数据。
在本申请提供的数据驱动芯片中，所述锁存模块接入一重置控制信号，所述重置控制信号用于在重置时间段内作用于所述锁存模块，以使得所述锁存模块清除锁存在所述锁存模块内的所述当前显示数据。
在本申请提供的数据驱动芯片中，所述锁存模块接入一输出控制信号，所述输出控制信号用于在输出时间段内作用于所述锁存模块，以使得所述锁存模块输出所述当前显示数据至所述输出模块。
在本申请提供的数据驱动芯片中，所述重置控制信号以及所述输出控制信号均由时序控制器提供。
在本申请提供的数据驱动芯片中，所述锁存模块具体用于在一时钟信号的当前上升沿来临之前对所述当前显示数据进行锁存，并且待所述当前显示数据锁存后，输出所述当前显示数据；
所述输出模块具体用于在所述时钟信号的当前上升沿来临之前接收所述锁存模块输出的所述当前显示数据，并在所述时钟信号的当前上升沿来临之际，输出所述当前显示数据至所述显示面板。
在本申请提供的数据驱动芯片中，所述重置时间段对应所述时钟信号的当前下降沿设置，所述输出时间段对应所述时钟信号的当前上升沿设置。
在本申请提供的数据驱动芯片中，所述锁存模块用于在所述时钟信号的当前上升沿来临之际或者所述时钟信号的当前上升沿到来之后接入所述重置控制信号。
在本申请提供的数据驱动芯片中，所述当前显示数据包括多个数据信号；
所述锁存模块具体用于接收一锁存控制时钟信号，并在所述锁存控制时钟信号的每一上升沿处和每一下降沿处均接收一个所述数据信号，且所述锁存模块在每接收一个所述数据信号后，均对所述数据信号进行锁存。
在本申请提供的数据驱动芯片中，所述锁存模块还用于在清除所述当前显示数据后对应的所述锁存控制时钟信号的下一上升沿来临之际对下一显示数据进行锁存。
在本申请提供的数据驱动芯片中，所述输出模块还用于当所述输出模块输出所述当前显示数据后，输出一反馈信号至所述锁存模块，以使得所述锁存模块清除锁存在所述锁存模块内的所述当前显示数据。
相应的，本申请还提供一种显示装置，其包括数据驱动芯片，所述数据驱动芯片包括：
锁存模块，所述锁存模块用于接收当前显示数据，并对所述当前显示数据进行锁存，待所述当前显示数据锁存后，输出所述当前显示数据；以及
输出模块，所述输出模块用于将所述锁存模块输出的所述当前显示数据输出至显示面板；其中，
所述锁存模块还用于当所述输出模块输出所述当前显示数据时，清除锁存在所述锁存模块内的所述当前显示数据。
在本申请提供的显示装置中，所述锁存模块接入一重置控制信号，所述重置控制信号用于在输出时间段内作用于所述锁存模块，以使得所述锁存模块清除锁存在所述锁存模块内的所述当前显示数据。
在本申请提供的显示装置中，所述锁存模块接入一输出控制信号，所述输出控制信号用于在重置时间段内作用于所述锁存模块，以使得所述锁存模块输出所述当前显示数据至所述输出模块。
在本申请提供的显示装置中，所述重置控制信号以及所述输出控制信号均由时序控制器提供。
在本申请提供的显示装置中，所述锁存模块具体用于在一时钟信号的当前上升沿来临之前对所述当前显示数据进行锁存，并且待所述当前显示数据锁存后，输出所述当前显示数据；
所述输出模块具体用于在所述时钟信号的当前上升沿来临之前接收所述锁存模块输出的所述当前显示数据，并在所述时钟信号的当前上升沿来临之际，输出所述当前显示数据至所述显示面板。
在本申请提供的显示装置中，所述重置时间段对应所述时钟信号的当前下降沿设置，所述输出时间段对应所述时钟信号的当前上升沿设置。
在本申请提供的显示装置中，所述锁存模块用于在所述时钟信号的当前上升沿来临之际或者所述时钟信号的当前上升沿到来之后接入所述重置控制信号。
在本申请提供的显示装置中，所述当前显示数据包括多个数据信号；
所述锁存模块具体用于接收一锁存控制时钟信号，并在所述锁存控制时钟信号的每一上升沿处和每一下降沿处均接收一个所述数据信号，且所述锁存模块在每接收一个所述数据信号后，均对所述数据信号进行锁存。
在本申请提供的显示装置中，所述锁存模块还用于在清除所述当前显示数据后对应的所述锁存控制时钟信号的下一上升沿来临之际对下一显示数据进行锁存。
在本申请提供的显示装置中，所述输出模块还用于当所述输出模块输出所述当前显示数据后，输出一反馈信号至所述锁存模块，以使得所述锁存模块清除锁存在所述锁存模块内的所述当前显示数据。
 有益效果
本申请提供的数据驱动芯片通过将锁存模块配置为当输出模块输出当前显示数据时，清除锁存在锁存模块内的当前显示数据，以便于锁存模块对下一显示数据进行锁存，从而使得数据驱动芯片内不需要设置两组锁存模块就能输出当前显示数据。因此，相较于现有技术，本申请提供的数据驱动芯片中的锁存模块的数量大大减少，从而可以有效减小数据驱动芯片的尺寸；同时由于简化了当前显示数据在数据驱动芯片中的传输路径，提高了当前显示数据的传输速率。
 附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是本申请提供的显示装置的第一结构示意图；
图2是本申请提供的数据驱动芯片中的第一信号时序图；
图3是本申请提供的锁存模块的锁存方式示意图；
图4是本申请提供的数据驱动芯片中的第二信号时序图；
图5是本申请提供的显示装置的第二结构示意图。
 本发明的实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请提供一种显示装置，该显示装置可以是智能手机、平板电脑、电子书阅读器、智能手表、摄像机、游戏机等，本申请对此不作限定。
请参阅图1，图1是本申请提供的显示装置的第一结构示意图。如图1所示，本申请实施例提供的显示装置1000包括数据驱动芯片100、时序控制器200以及显示面板300。
其中，时序控制器200用于向数据驱动芯片100提供时序控制信号。数据驱动芯片100用于向显示面板300提供显示数据，以驱动显示面板300进行画面显示。
其中，数据驱动芯片100可直接贴附在显示面板300的基板上，也可通过覆晶薄膜绑定在显示面板300上，本申请对此不做具体限定。
其中，数据驱动芯片100的数量可以是一个或者多个，具体可根据显示面板300的像素分辨率进行设定，本申请对此不作具体限定。
进一步的，本申请实施例提供的数据驱动芯片100包括锁存模块10和输出模块20。锁存模块10用于接收当前显示数据D(n)，并对当前显示数据D(n)进行锁存，待当前显示数据D(n)锁存后，输出当前显示数据D(n)。输出模块20用于将锁存模块10输出的当前显示数据D(n)输出至显示面板300。其中，锁存模块10还用于当输出模块20输出当前显示数据D(n)时，清除锁存在锁存模块10内的当前显示数据D(n)。
由此可知，在本申请实施例提供的数据驱动芯片100中，通过将锁存模块10配置为在输出模块20输出当前显示数据D(n)至显示面板300时，清除锁存在锁存模块10内的当前显示数据D(n)，则锁存模块10可以在清除当前显示数据D(n)后，继续锁存下一显示数据。即，在本申请提供的数据驱动芯片100内，只需要设置一组锁存模块10即可实现多行显示数据的锁存以及传输，使得锁存模块10的数量大大减少，从而可以有效减小数据驱动芯片100的尺寸。同时由于简化了当前显示数据D(n)在数据驱动芯片100中的传输路径，减少了二次传输所需的时间，从而提高了当前显示数据D(n)的传输速率。
在本申请实施例提供的数据驱动芯片100中，锁存模块10以及输出模块20的数量可根据数据驱动芯片100的规格或者显示面板300的像素分辨率进行设置，本申请对此不作具体限定。
在本申请实施例中，输出模块20可以包括电平转换器、数模转换器以及模拟缓冲放大器。电平转换器用于将电源电压转换为合适的工作电压以提供给数模转换器。数模转换器用于基于灰阶电压将当前显示数据D(n)转换为模拟信号。模拟缓冲放大器用于放大模拟化的当前显示数据D(n)，并将其输出至显示面板300。
请参阅图2，图2是本申请提供的数据驱动芯片中的第一信号时序图。结合图1和图2可知，在本申请实施例中，数据驱动芯片100接收一时钟信号TP。锁存模块10用于在时钟信号TP的当前上升沿Tr来临之前对当前显示数据D(n)进行锁存，并且待当前显示数据D(n)锁存后，输出当前显示数据D(n)。输出模块20用于在时钟信号TP的当前上升沿Tr来临之前接收锁存模块10输出的当前显示数据D(n)，并在时钟信号TP的当前上升沿Tr来临之际，输出当前显示数据D(n)至显示面板300。其中，时钟信号TP可由时序控制器200提供。
具体的，请参阅图3，图3是本申请提供的锁存模块的锁存方式示意图。如图3所示，在本申请实施例中，当前显示数据D(n)包括多个数据信号。锁存模块10具体用于接收一锁存控制时钟信号CLK，并在锁存控制时钟信号CLK的每一上升沿处和每一下降沿处均接收一个数据信号，且锁存模块10在每接收一个数据信号后，均对该数据信号进行锁存。即在本申请实施例中，锁存模块10配置为采用传输边锁存的方式对当前显示数据D(n)进行锁存。该锁存方式可以有效提高锁存模块10的锁存速度，进而提高数据驱动芯片100的工作效率。
需要说明的是，在本申请实施例中，锁存模块10还用于在清除锁存模块10内的当前显示数据D(n)后，在锁存控制时钟信号CLK的上升沿来临之际对下一显示数据D(n+1)进行锁存，以保证锁存模块10在当前显示数据D(n)被完全清除后，才开始锁存下一显示数据D(n+1)，避免数据锁存错误。
此外，时钟信号TP仅用于在当前上升沿Tr处触发输出模块20，以使得输出模块20将当前显示数据D(n)输出至显示面板300，因此，本申请实施例无需对时钟信号TP的脉冲宽度进行限定。此外，输出脉冲宽度较窄的时钟信号TP，可以减小时序控制器200的功耗。
进一步的，在本申请实施例中，锁存模块10接入一输出控制信号Ft。输出控制信号Ft用于在输出时间段t2内作用于锁存模块10，使得锁存模块10在将当前显示数据D(n)锁存完毕后，可以响应于该输出控制信号Ft以输出当前显示数据D(n)至输出模块20。
其中，在时钟信号TP的当前上升沿Tr来临之前，锁存模块10能够在输出时间段t2内将当前显示数据D(n)完全传输至输出模块20即可。因此，本申请实施例对输出时间段t2的时长不作具体限定。
在本申请实施例中，锁存模块10接入一重置控制信号Re。重置控制信号Re用于在重置时间段t1内作用于锁存模块10，以使得锁存模块10清除锁存在其内的当前显示数据D(n)。
其中，在重置时间段t1内，锁存模块10能够完全清除锁存在其内的当前显示数据D(n)即可。因此，本申请实施例对重置时间段t1的时长不作具体限定。
需要说明的是，理想情况下，输出模块20可在时钟信号TP的当前上升沿Tr来临之际将当前显示数据D(n)完全输出至显示面板300，输出时间可忽略不计。但是考虑到信号走线的阻抗以及其他影响因素，输出模块20输出当前显示数据D(n)的时间可能存在一定的延时。因此，本申请实施例通过设置重置时间段t1（即设置重置控制信号Re），能够在锁存模块10完全清除锁存在其内的当前显示数据D(n)的同时，提供输出模块20将当前显示数据D(n)输出至显示面板300所需的延迟时间。
进一步的，在本申请实施例中，输出时间段t2对应时钟信号TP的当前上升沿Tr设置，重置时间段t1对应时钟信号TP的当前下降沿Tf设置。
可以理解的是，锁存模块10需要在时钟信号TP的当前上升沿Tr到来之前将当前显示数据D(n)全部锁存，并传输至输出模块20，因此，输出时间段t2的结束节点需要位于时钟信号TP的当前上升沿Tr到来之前或者位于时钟信号TP的当前上升沿Tr处。同理，由于本申请实施例无需对时钟信号TP的脉冲宽度进行限定，因此，重置时间段t1的结束节点位于时钟信号TP的当前下降沿Tf到来之前、到来之际或者到来之后均可。
此外，在本申请实施例中，无需对时钟信号TP的当前上升沿Tr和相应的重置控制信号Re的起始节点之间的时序关系进行限定，进而可以简化数据驱动芯片100中的信号时序，降低设计难度。
具体的，在本申请一些实施例中，锁存模块10可在时钟信号TP的当前上升沿Tr到来之后，接入重置控制信号Re，如图2所示；当然，在本申请另一些实施例中，锁存模块10可在时钟信号TP的当前上升沿Tr来临之际，接入重置控制信号Re，如图4所示。
需要说明的是，在本申请实施例中，重置控制信号Re以及输出控制信号Ft均由时序控制器200提供。当前显示数据D(n)可由系统芯片（图中未标示）或者时序控制器200提供。其中，系统芯片和时序控制器200的结构以及工作原理均为本领域技术人员熟知的技术，在此不再赘述。
基于本申请实施例，数据驱动芯片100的数据传输方法包括以下步骤：锁存模块10在时钟信号TP的当前上升沿Tr来临之前对当前显示数据D(n)进行锁存；待当前显示数据D(n)锁存后，锁存模块10在输出时间段t2内输出当前显示数据D(n)；输出模块20在时钟信号TP的当前上升沿Tr来临之际，输出当前显示数据D(n)至显示面板300；当输出模块20输出当前显示数据D(n)时，锁存模块10基于重置控制信号Re，在重置时间段t1内清除锁存在其内的当前显示数据D(n)。数据驱动芯片100正是通过上述数据传输方法实现了对多行显示数据的传输。
其中，锁存模块10在锁存当前显示数据D(n)之前，已完成了清除锁存在其内的上一显示数据D(n-1)的步骤；锁存模块10还会在完成清除锁存在其内的当前显示数据D(n)的步骤后，在时钟信号TP的下一上升沿来临之前对下一显示数据D(n+1)进行锁存。其中，n为大于1的正整数。
请参阅图5，图5是本申请提供的显示装置的第二结构示意图。其中，图5所示的显示装置1000与图1所示的显示装置1000的不同之处在于，在图5所示的显示装置1000中的数据驱动芯片100中，输出模块20还用于当其输出当前显示数据D(n)至显示面板300后，输出一反馈信号FB至锁存模块10，以使得锁存模块10清除锁存在锁存模块10内的当前显示数据D(n)。
具体的，锁存模块10在时钟信号TP的当前上升沿Tr来临之前对当前显示数据D(n)进行锁存；待当前显示数据D(n)锁存后，锁存模块10在输出时间段t2内输出当前显示数据D(n)；输出模块20在时钟信号TP的当前上升沿Tr来临之际，输出当前显示数据D(n)至显示面板300；其中，输出模块20还用于在输出当前显示数据D(n)至显示面板300时，立即输出一反馈信号FB至锁存模块10，以使得锁存模块10在输出模块20输出当前显示数据D(n)时，响应于该反馈信号FB，在重置时间段t1内清除锁存在其内的当前显示数据D(n)。
由此，时序控制器200无需向锁存模块10提供重置控制信号Re，可以减少时序控制器200的功耗，并简化数据驱动芯片100与时序控制器200之间的信号传输。同时，输出模块20在输出当前显示数据D(n)至显示面板后，立即输出反馈信号FB至锁存模块10，可以减少锁存模块10清除锁存在其内的当前显示数据D(n)的响应时间，进而提高数据驱动芯片100的工作效率。
本申请提供的显示装置1000包括数据驱动芯片100，数据驱动芯片100通过将锁存模块10配置为当输出模块10输出当前显示数据D(n)时，清除锁存在锁存模块10内的当前显示数据D(n)，以便于锁存模块10对下一显示数据进行锁存，从而使得数据驱动芯片100内不需要设置两组锁存模块10就能输出当前显示数据D(n)。因此，相较于现有技术，本申请提供的数据驱动芯片100中的锁存模块10的数量大大减少，从而可以有效减小数据驱动芯片100的尺寸；同时由于简化了当前显示数据D(n)在数据驱动芯片100中的传输路径，提高了当前显示数据D(n)的传输速率，从而提高了显示装置1000的品质。
以上对本申请提供的数据驱动芯片以及显示装置进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的一般技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (20)

  1. 一种数据驱动芯片，其包括：
    锁存模块，所述锁存模块用于接收当前显示数据，并对所述当前显示数据进行锁存，待所述当前显示数据锁存后，输出所述当前显示数据；以及
    输出模块，所述输出模块用于将所述锁存模块输出的所述当前显示数据输出至显示面板；其中，
    所述锁存模块还用于当所述输出模块输出所述当前显示数据时，清除锁存在所述锁存模块内的所述当前显示数据。
  2. 根据权利要求1所述的数据驱动芯片，其中，所述锁存模块接入一重置控制信号，所述重置控制信号用于在重置时间段内作用于所述锁存模块，以使得所述锁存模块清除所述锁存模块内的所述当前显示数据。
  3. 根据权利要求2所述的数据驱动芯片，其中，所述锁存模块接入一输出控制信号，所述输出控制信号用于在输出时间段内作用于所述锁存模块，以使得所述锁存模块输出所述当前显示数据至所述输出模块。
  4. 根据权利要求3所述的数据驱动芯片，其中，所述重置控制信号以及所述输出控制信号均由时序控制器提供。
  5. 根据权利要求3所述的数据驱动芯片，其中，所述锁存模块具体用于在一时钟信号的当前上升沿来临之前对所述当前显示数据进行锁存，并且待所述当前显示数据锁存后，输出所述当前显示数据；
    所述输出模块具体用于在所述时钟信号的当前上升沿来临之前接收所述锁存模块输出的所述当前显示数据，并在所述时钟信号的当前上升沿来临之际，输出所述当前显示数据至所述显示面板。
  6. 根据权利要求5所述的数据驱动芯片，其中，所述重置时间段对应所述时钟信号的当前下降沿设置，所述输出时间段对应所述时钟信号的当前上升沿设置。
  7. 根据权利要求5所述的数据驱动芯片，其中，所述锁存模块用于在所述时钟信号的当前上升沿来临之际或者所述时钟信号的当前上升沿到来之后接入所述重置控制信号。
  8. 根据权利要求1所述的数据驱动芯片，其中，所述当前显示数据包括多个数据信号；
    所述锁存模块具体用于接收一锁存控制时钟信号，并在所述锁存控制时钟信号的每一上升沿处和每一下降沿处均接收一个所述数据信号，且所述锁存模块在每接收一个所述数据信号后，均对所述数据信号进行锁存。
  9. 根据权利要求8所述的数据驱动芯片，其中，所述锁存模块还用于在清除所述锁存模块内的所述当前显示数据后，在所述锁存控制时钟信号的上升沿来临之际对下一显示数据进行锁存。
  10. 根据权利要求1所述的数据驱动芯片，其中，所述输出模块还用于当所述输出模块输出所述当前显示数据后，输出一反馈信号至所述锁存模块，以使得所述锁存模块清除所述锁存模块内的所述当前显示数据。
  11. 一种显示装置，其包括数据驱动芯片，所述数据驱动芯片包括：
    锁存模块，所述锁存模块用于接收当前显示数据，并对所述当前显示数据进行锁存，待所述当前显示数据锁存后，输出所述当前显示数据；以及
    输出模块，所述输出模块用于将所述锁存模块输出的所述当前显示数据输出至显示面板；其中，
    所述锁存模块还用于当所述输出模块输出所述当前显示数据时，清除锁存在所述锁存模块内的所述当前显示数据。
  12. 根据权利要求11所述的显示装置，其中，所述锁存模块接入一重置控制信号，所述重置控制信号用于在重置时间段内作用于所述锁存模块，以使得所述锁存模块清除所述锁存模块内的所述当前显示数据。
  13. 根据权利要求12所述的显示装置，其中，所述锁存模块接入一输出控制信号，所述输出控制信号用于在输出时间段内作用于所述锁存模块，以使得所述锁存模块输出所述当前显示数据至所述输出模块。
  14. 根据权利要求13所述的显示装置，其中，所述重置控制信号以及所述输出控制信号均由时序控制器提供。
  15. 根据权利要求13所述的显示装置，其中，所述锁存模块具体用于在一时钟信号的当前上升沿来临之前对所述当前显示数据进行锁存，并且待所述当前显示数据锁存后，输出所述当前显示数据；
    所述输出模块具体用于在所述时钟信号的当前上升沿来临之前接收所述锁存模块输出的所述当前显示数据，并在所述时钟信号的当前上升沿来临之际，输出所述当前显示数据至所述显示面板。
  16. 根据权利要求15所述的显示装置，其中，所述重置时间段对应所述时钟信号的当前下降沿设置，所述输出时间段对应所述时钟信号的当前上升沿设置。
  17. 根据权利要求15所述的显示装置，其中，所述锁存模块用于在所述时钟信号的当前上升沿来临之际或者所述时钟信号的当前上升沿到来之后接入所述重置控制信号。
  18. 根据权利要求11所述的显示装置，其中，所述当前显示数据包括多个数据信号；
    所述锁存模块具体用于接收一锁存控制时钟信号，并在所述锁存控制时钟信号的每一上升沿处和每一下降沿处均接收一个所述数据信号，且所述锁存模块在每接收一个所述数据信号后，均对所述数据信号进行锁存。
  19. 根据权利要求18所述的显示装置，其中，所述锁存模块还用于在清除所述锁存模块内的所述当前显示数据后，在所述锁存控制时钟信号的上升沿来临之际对下一显示数据进行锁存。
  20. 根据权利要求11所述的显示装置，其中，所述输出模块还用于当所述输出模块输出所述当前显示数据后，输出一反馈信号至所述锁存模块，以使得所述锁存模块清除所述锁存模块内的所述当前显示数据。
PCT/CN2020/133840 2020-11-27 2020-12-04 数据驱动芯片以及显示装置 Ceased WO2022110276A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/251,882 US20230154367A1 (en) 2020-11-27 2020-12-04 Data driving chip and display device

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202011351555.2 2020-11-27
CN202011351555.2A CN112382226B (zh) 2020-11-27 2020-11-27 数据驱动芯片以及显示装置

Publications (1)

Publication Number Publication Date
WO2022110276A1 true WO2022110276A1 (zh) 2022-06-02

Family

ID=74588323

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2020/133840 Ceased WO2022110276A1 (zh) 2020-11-27 2020-12-04 数据驱动芯片以及显示装置

Country Status (3)

Country Link
US (1) US20230154367A1 (zh)
CN (1) CN112382226B (zh)
WO (1) WO2022110276A1 (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102565514A (zh) * 2010-12-14 2012-07-11 鸿富锦精密工业（深圳）有限公司 电压降侦测电路
CN103489403A (zh) * 2013-09-26 2014-01-01 中颖电子股份有限公司 有源矩阵有机发光二极管屏幕显示驱动芯片系统
CN107633817A (zh) * 2017-10-26 2018-01-26 京东方科技集团股份有限公司 源极驱动单元及其驱动方法、源极驱动电路、显示装置
US9990248B2 (en) * 2015-04-07 2018-06-05 Samsung Electronics Co., Ltd. Display driver integrated circuit and display device having the same
CN109493824A (zh) * 2018-12-28 2019-03-19 北京集创北方科技股份有限公司 源极驱动器、显示装置及其驱动方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3227698B2 (ja) * 1998-03-16 2001-11-12 日本電気株式会社 不揮発性半導体記憶装置
US6473061B1 (en) * 1998-06-27 2002-10-29 Lg Electronics Inc. Plasma display panel drive method and apparatus
JP3799307B2 (ja) * 2002-07-25 2006-07-19 Ｎｅｃ液晶テクノロジー株式会社 液晶表示装置及びその駆動方法
KR101090248B1 (ko) * 2004-05-06 2011-12-06 삼성전자주식회사 칼럼 드라이버 및 이를 갖는 평판 표시 장치
JP2006011199A (ja) * 2004-06-29 2006-01-12 Nec Electronics Corp 平面表示装置のデータ側駆動回路
JP2006017797A (ja) * 2004-06-30 2006-01-19 Nec Electronics Corp 平面表示装置のデータ側駆動回路
TWI305335B (en) * 2005-09-23 2009-01-11 Innolux Display Corp Liquid crystal display and method for driving the same
CN100444235C (zh) * 2005-09-30 2008-12-17 群康科技(深圳)有限公司 液晶显示器及其驱动方法
US7250888B2 (en) * 2005-11-17 2007-07-31 Toppoly Optoelectronics Corp. Systems and methods for providing driving voltages to a display panel
CN100535974C (zh) * 2006-11-09 2009-09-02 上海大学 完全缓存oled显示屏列控制电路
JP2008180944A (ja) * 2007-01-25 2008-08-07 Toshiba Microelectronics Corp 電流出力型集積回路
JP5072489B2 (ja) * 2007-08-30 2012-11-14 株式会社ジャパンディスプレイウェスト 表示装置およびその駆動方法、電子機器
CN102890919A (zh) * 2011-07-20 2013-01-23 联咏科技股份有限公司 源极驱动器数组与其驱动方法及液晶驱动装置
CN102708816B (zh) * 2012-03-02 2013-06-12 京东方科技集团股份有限公司 移位寄存器、栅极驱动装置和显示装置
CN103165095B (zh) * 2013-03-29 2016-04-27 深圳市华星光电技术有限公司 一种液晶面板的驱动电路、液晶面板和一种驱动方法
CN103236272B (zh) * 2013-03-29 2016-03-16 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动装置与显示装置
JP5696190B2 (ja) * 2013-09-20 2015-04-08 株式会社半導体エネルギー研究所 表示装置
CN105099407B (zh) * 2015-09-10 2017-12-15 中国人民解放军国防科学技术大学 具有异步复位功能的脉冲型d触发器
CN107424582B (zh) * 2017-09-27 2019-08-30 武汉华星光电技术有限公司 扫描驱动电路及显示装置
KR102635773B1 (ko) * 2018-09-13 2024-02-08 삼성전자주식회사 저장 장치
KR102653791B1 (ko) * 2019-05-31 2024-04-01 엘지디스플레이 주식회사 게이트 구동회로 및 이의 수리 방법
CN110599975B (zh) * 2019-09-04 2021-07-06 Tcl华星光电技术有限公司 液晶显示装置及其驱动方法
CN110796982B (zh) * 2019-11-15 2024-07-23 北京集创北方科技股份有限公司 影像显示的驱动方法、驱动芯片、驱动装置以及显示装置
CN111477152B (zh) * 2020-05-06 2021-11-02 Tcl华星光电技术有限公司 一种时序控制器、时序控制方法及存储介质

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102565514A (zh) * 2010-12-14 2012-07-11 鸿富锦精密工业（深圳）有限公司 电压降侦测电路
CN103489403A (zh) * 2013-09-26 2014-01-01 中颖电子股份有限公司 有源矩阵有机发光二极管屏幕显示驱动芯片系统
US9990248B2 (en) * 2015-04-07 2018-06-05 Samsung Electronics Co., Ltd. Display driver integrated circuit and display device having the same
CN107633817A (zh) * 2017-10-26 2018-01-26 京东方科技集团股份有限公司 源极驱动单元及其驱动方法、源极驱动电路、显示装置
CN109493824A (zh) * 2018-12-28 2019-03-19 北京集创北方科技股份有限公司 源极驱动器、显示装置及其驱动方法

Also Published As

Publication number Publication date
CN112382226A (zh) 2021-02-19
CN112382226B (zh) 2022-04-26
US20230154367A1 (en) 2023-05-18

Similar Documents

Publication Publication Date Title
US10923008B2 (en) Shift register and method of driving the same, gate driving circuit, and display device
CN110660362B (zh) 移位寄存器及栅极驱动电路
TWI397882B (zh) 用於顯示器的驅動裝置及其相關方法
CN113299223B (zh) 一种显示面板和显示装置
US10984738B2 (en) Driving device and driving method of display panel
US9224347B2 (en) TFT-LCD driving circuit
WO2020168798A1 (zh) 移位寄存器单元及其驱动方法、栅极驱动电路及其驱动方法和显示装置
WO2021237854A1 (zh) 移位寄存器、显示面板和显示装置
WO2019007085A1 (zh) 扫描驱动电路及驱动方法、阵列基板和显示装置
CN105869566A (zh) 移位寄存器单元、驱动方法、栅极驱动电路及显示装置
KR20170102134A (ko) 게이트 구동 회로 및 이를 포함하는 표시 장치
CN115294911A (zh) 显示面板及显示装置
WO2020206973A1 (zh) 阵列基板驱动电路及阵列基板驱动方法
WO2023173492A1 (zh) 移位寄存器、栅极驱动电路及显示装置
WO2017185822A1 (zh) 移位寄存器、栅极驱动电路、阵列基板
CN110599978A (zh) 移位寄存器、栅极驱动电路及显示装置
CN104966503A (zh) 一种栅极驱动电路及其驱动方法、电平移位器
CN114863873B (zh) 一种显示面板及显示装置
WO2022077718A1 (zh) 显示面板及显示装置
CN114093332A (zh) 移位寄存器单元及其控制方法、栅极驱动电路、阵列基板
JP2006031908A (ja) シフトレジスタ及びこれを用いたフラットパネルディスプレイ
US12057045B2 (en) Display device
KR20150062807A (ko) 전원 드라이버 및 이를 포함하는 디스플레이 패널 드라이버
CN112382226B (zh) 数据驱动芯片以及显示装置
CN114596804B (zh) 移位寄存器单元、栅极驱动电路及显示装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20963164

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20963164

Country of ref document: EP

Kind code of ref document: A1