WO2022085866A1 - 전동기 또는 발전기의 전류를 결정하는 방법 및 디바이스 - Google Patents

전동기 또는 발전기의 전류를 결정하는 방법 및 디바이스 Download PDF

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WO2022085866A1
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filter
time delay
generator
determining
current
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PCT/KR2020/095141
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성소영
강희진
심형원
김영식
김윤호
홍장표
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한국해양과학기술원
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    • Y10S388/90—Specific system operational feature
    • Y10S388/902—Compensation

Definitions

  • the present disclosure relates to a method and device for determining the current of an electric motor or generator, and more particularly, to a method and device capable of effectively compensating for a time delay caused by a filter to control the current of an electric motor or generator .
  • a control system of a three-phase synchronous motor/generator is composed of a power converter using PWM (Pulse Width Modulation) and a real-time controller for controlling torque/current/speed/position, etc.
  • PWM Pulse Width Modulation
  • the current signal of the motor/generator is measured, the three-phase rotational coordinate system is converted into the two-phase stationary coordinate system, and the current control is performed based on the position information of the rotor to generate the desired torque.
  • a non-contact sensor such as a Hall sensor is used to measure the current of a three-phase synchronous motor/generator, and a low-pass filter is used to remove electrical noise included in the current signal and harmonic noise signals such as PWM.
  • the low-pass filter used to measure the current signal can be configured in various forms such as an analog filter and a digital filter.
  • the output signal of the filter is delayed compared to the input signal. This time delay is called group delay, and the synchronization between the measured current signal and the rotor position information is different by the group delay, so that the phase of the d-q axis of the two-phase stationary coordinate system of the synchronous motor/generator control system is out of phase. This results in loss of performance, resulting in less than optimal performance.
  • At least a second-order filter and an AAF are installed in the front stage of the ADC (Analog-Digital Converter) used for digital motor control algorithm calculation in the current measurement sensor and pass through the ADC. It is necessary to remove the electrical noise by using a digital filter such as an FIR filter in the signal, but as mentioned above, if the filter performance increases, the delay time by the filter also increases, which is the cause of lowering the control performance of the motor/generator. works
  • An embodiment of the present disclosure is intended to solve the problems of the prior art described above, and it is possible to provide a method and a device capable of controlling the current of an electric motor or the generator by effectively compensating for a time delay caused by a filter.
  • a method for determining a current of an electric motor or generator includes: obtaining characteristics of a filter for filtering noise generated in the process of determining the electric current of the electric motor or the generator; determining a time delay generated by the filter based on a change in a phase representing a characteristic of the filter according to a change in the operating frequency of the electric motor or the generator; and determining the current of the electric motor or the generator by compensating for the time delay.
  • the magnitude indicating the characteristics of the filter and the phase indicating the characteristics of the filter may be determined according to the operating frequency.
  • the filter may include at least one of a low-pass filter, an anti-aliasing filter, and a finite impulse response (FIR) filter.
  • the filter includes a low-pass filter, an anti-aliasing filter, and a finite impulse response (FIR) filter, the first time delay generated by the low-pass filter, by the anti-aliasing filter
  • the time delay may be determined by adding the second time delay generated and the third time delay generated by the FIR filter.
  • the determining of the current of the generator may update the phase of the current of the electric motor or the generator based on a value obtained by multiplying the operating frequency by the time delay.
  • the determining of the time delay may include determining the time delay by differentiating a phase of a transfer function representing the characteristics of the filter with the operating frequency, and the phase of the transfer function may use the operating frequency as a variable input. .
  • Equation (2) the time delay ⁇ 2 may satisfy Equation (2) below.
  • a device for determining a current of an electric motor or a generator includes a filter for filtering noise generated in the process of determining the current of the electric motor or the generator; and obtaining a characteristic of the filter, determining a time delay generated by the filter based on a change in phase representing the characteristic of the filter according to a change in an operating frequency of the electric motor or the generator, and compensating for the time delay and a processor for determining the current of the electric motor or the generator.
  • the magnitude indicating the characteristics of the filter and the phase indicating the characteristics of the filter may be determined according to the operating frequency.
  • the filter may include at least one of a low-pass filter, an anti-aliasing filter, and a finite impulse response (FIR) filter.
  • the filter includes a low-pass filter, an anti-aliasing filter, and a finite impulse response (FIR) filter, the first time delay generated by the low-pass filter, by the anti-aliasing filter
  • the time delay may be determined by adding the second time delay generated and the third time delay generated by the FIR filter.
  • the processor may update the phase of the current of the electric motor or the generator based on a value obtained by multiplying the operating frequency by the time delay.
  • the processor may determine the time delay by differentiating a phase of a transfer function representing the characteristics of the filter with the operating frequency, and the phase of the transfer function may use the operating frequency as a variable input.
  • the time delay ⁇ 2 may satisfy Equation (2) below.
  • a third aspect of the present disclosure may provide a computer-readable recording medium recording a program for executing the method according to the first aspect on a computer.
  • the fourth aspect of the present disclosure may provide a computer program stored in a recording medium to implement the method according to the first aspect.
  • FIG. 1 is a block diagram schematically illustrating a configuration of a current determination device according to an embodiment.
  • FIG. 2 is a block diagram illustrating an example of a configuration of a current determining device according to an embodiment in more detail.
  • FIG 3 is a block diagram of a filter according to the sixth embodiment.
  • FIG. 4 is a conceptual diagram illustrating an operation of a device according to a sixth embodiment.
  • FIG. 7 is a circuit diagram of a Saline-Key type low-pass filter according to a fourth embodiment.
  • FIGS. 8 to 9 are graphs illustrating simulation results of size characteristics and time delay characteristics determined by the device for each of a plurality of types of filters according to the fourth embodiment.
  • FIG. 10 is a graph showing a simulation result of a frequency response characteristic of a device to which various filters are combined according to the sixth embodiment.
  • 11 is a flowchart illustrating a method for a device to determine a current of an electric motor or a generator according to an embodiment.
  • 12 to 15 are graphs illustrating simulation results improved as a device effectively compensates for a time delay, according to an embodiment.
  • module means a unit that processes at least one function or operation, which may be implemented as hardware or software, or a combination of hardware and software.
  • FIG. 1 is a block diagram schematically illustrating a configuration of a current determining device 1000 according to an exemplary embodiment.
  • the current determining device 1000 may include a filter 100 and a processor 200 .
  • Filter 100 can filter noise generated in the process of determining the current of the motor or generator 10, for example, is disposed in front of the filter 100 to the current signal of the motor or generator 10 A current signal may be received from a measuring current sensor unit (not shown), and noise included in the current signal may be removed and output.
  • the filter 100 may include at least one of a low-pass filter 110 , an anti-aliasing filter 120 , and a finite impulse response (FIR) filter 130 . It is not limited, and may further include various types of filters required in the process of controlling the current of the motor or generator 10, and may be configured in various forms such as analog filters and digital filters.
  • FIR finite impulse response
  • the filter 100 may be implemented to include one or more filters having a first order or higher, for example, the low-pass filter 110 is composed of a first-order filter or a second-order filter, or one It is composed of a combination of the above first-order filter and the second-order filter and can be designed with a specific order.
  • the low-pass filter 110 is composed of a first-order filter or a second-order filter, or one It is composed of a combination of the above first-order filter and the second-order filter and can be designed with a specific order.
  • the processor 200 may acquire characteristics of the filter 100 .
  • the magnitude indicating the characteristics of the filter 100 and the phase indicating the characteristics of the filter 100 may be determined according to the operating frequency.
  • the processor 200 may determine a magnitude function and a phase function in the frequency domain from a transfer function indicating the characteristics of the pre-stored filter 100 .
  • information indicating characteristics of the filter 100 eg, transfer function, order information, circuit implementation method, circuit design parameters, etc.
  • the processor 200 may determine a time delay generated by the filter 100 based on a change in phase representing the characteristics of the filter 100 according to a change in the operating frequency of the motor or generator 10 .
  • the time delay may be determined by differentiating the phase of the transfer function representing the characteristics of the filter 100 with the operating frequency, and the phase of the transfer function may use the operating frequency as a variable input.
  • the processor 200 may determine the current 10 of the electric motor or generator by compensating for the time delay.
  • the processor 200 may update the phase of the current of the motor or generator 10 based on a value obtained by multiplying the time delay by the operating frequency. For example, the processor 200 obtains a time delay by adding the first to third time delays generated by the low-pass filter 110, the anti-aliasing filter 120, and the FIR filter 130, respectively. Then, it is possible to compensate for the attenuation ratio of the gain function by calculating the product of w calculated based on the position information of the rotor.
  • FIG. 2 is a block diagram illustrating an example of the configuration of the current determining device 1000 according to an embodiment in more detail.
  • the current determining device 1000 includes a first part 1000a that determines a time delay generated by the filter 100 based on the characteristics of the filter 100 and an electric motor or It may be divided into a second part 1000b that determines and controls the current of the generator 10 .
  • the processor 200 may include a differentiator 210 and a time delay operator 220 .
  • the differentiator 210 may differentiate the phase of the transfer function indicating the characteristics of the filter 100 by the operating frequency, for example, is disposed in front of the differentiator 210 to the motor or generator 10 Receives the phase angle ⁇ from the rotor position detection unit (not shown) that detects the position of the rotor, and differentiates the phase function determined from the transfer function of the low-pass filter 110 by the operating frequency w A time delay function ( ⁇ (t)) representing the characteristic of ⁇ ) can be determined.
  • the time delay calculator 220 determines a time delay (eg, T g ) based on the time delay function ( ⁇ (t)) determined by the differentiator 210, and determines the time delay by the electric motor or
  • the phase compensation value ( ⁇ d ) for time delay compensation may be determined by multiplying the operating frequency of the generator 10 .
  • the processor 200 is the motor or generator 10 based on the phase ( ⁇ ) and the phase compensation value ( ⁇ d ) of the current of the motor or generator (10) It is possible to determine the current of, and control the driving of the electric motor or the generator 10 according to the determined current.
  • the low-pass filter 110 included in the filter 100 is a first-order filter, and when the first transfer function G 1 (s) of the low-pass filter 110 satisfies Equation 1 , the first time delay ⁇ 1 may satisfy Equation (4).
  • the gain and time delay graph with respect to frequency according to the first embodiment is the same as that shown in FIG. 5, and it can be seen that the time delay varies according to the frequency, and the maximum time delay is w n -1 , (0.1*w n ⁇ w n ), it can be seen that the amount of change of the time delay per unit frequency is the largest, and it is 1/2 of the maximum time delay at the point where the gain is -3dB.
  • Equation (8) the second magnitude function (M 2 ) and the second phase function ( ⁇ 2 ) of the low-pass filter 110 can be determined as in Equations 6 and 7, respectively, and the second phase function ( A second time delay ( ⁇ 2 ) representing an instantaneous time delay with respect to the frequency by differentiating ⁇ 2 ) with respect to the frequency w may be determined as in Equation (8).
  • the processor 200 may determine the relationship between the frequency w and the second time delay ⁇ 2 as in Equation 9 based on Equation (8).
  • the processor 200 may obtain the peak value of the gain function as in Equation (10) based on Equation (6).
  • the processor 200 may also calculate the peak value of the group delay, and since the denominator is a fourth-order polynomial and the numerator is a second-order polynomial, when differentiating with respect to frequency, the denominator term is an eighth-order polynomial. , the numerator term appears as a fifth-order polynomial, and multiple solutions are obtained, but since the group delay must be greater than 0, Equation 11 can be used.
  • the processor 200 calculates the attenuation index ⁇ of the second-order low-pass filter based on the condition that (1-2 ⁇ 2 ) > 0, which must be established for a real value to be calculated according to Equation (10). , and the gain function in w n can be determined as in Equation 12 based on Equation 6 .
  • the processor 200 may determine the attenuation factor ⁇ such that the gain value at the cutoff frequency w n becomes -3 [dB], for example, the output value according to Equation 12 is -3 [dB] ], ⁇ can be designed as 0.707.
  • the low-pass filter 110 included in the filter 100 may be composed of a combination of one or more primary filters and secondary filters, for example, using one or more of Equations 1 to 8 It can be designed as a high-order filter using
  • the analog filter included in the filter 100 may include the anti-aliasing filter 120 .
  • the analog filter may be determined based on a circuit implementation method and circuit parameters, for example, may be designed according to any one of a Sallen-Key method and a multiple feedback method.
  • the Saline-Key scheme may be used to amplify a unity gain or a signal of 20 [dB] or less
  • the multiple feedback scheme may be used to amplify a signal of 20 [dB] or more.
  • the circuit diagram of the low-pass filter 110 of the Saline-Key method according to the fourth embodiment is as shown in FIG. 7 , and the third transfer function A(s) of the low-pass filter 110 according to the Saline-Key method )) may be determined according to Equation 13.
  • the processor 200 may calculate the third time delay ⁇ S from Equation 13 in the same manner as in the above-described embodiments, and specifically, the third transfer function of the low-pass filter 110 .
  • (A(s)) satisfies Equation 13
  • the third magnitude function M S and the third phase function ⁇ S of the low-pass filter 110 satisfy Equations 14 and 15, respectively, and 3 time delay ( ⁇ S ) may satisfy Equation (16).
  • the capacitances C 1 and C 2 may be determined as in Equation 17 by setting , but the present invention is not limited thereto, and each resistance value may be set to a specific value selected and input by the user.
  • the processor 200 may determine the group delay by using Table 2, and obtain time delay characteristics appearing in the frequency domain as shown in Table 3 and FIG. 8 .
  • Table 2 There is a lot of difference in the time delay characteristics depending on the various types of filters. Butterworth, Chebyshev, and Gaussian filters show a relatively large time delay change rate, and in the case of Bessel, Linear Phase and Elliptic filters, the smallest time delay at the half cutoff frequency. It can be seen that the rate of change is shown, and in particular, the Elliptic filter has the smallest time delay up to 0.5w n .
  • the filter 100 may include an anti-aliasing filter 120
  • the anti-aliasing filter 120 may include an elliptic filter.
  • the anti-aliasing filter 120 may include an elliptic filter disposed in front of an Analog-Digital Converter (ADC) used for operation of a control algorithm of the motor or generator 10, and in this case, Table 3
  • ADC Analog-Digital Converter
  • Table 3 the performance can be improved by implementing the elliptic filter to show a small time delay by using a feature having a relatively small difference in the passband and a feature having the smallest time delay up to 0.5w n .
  • the digital filter included in the filter 100 may include any one of an FIR filter 130 and an IIR (Infinite Impulse Response) filter (not shown).
  • IIR Infinite Impulse Response
  • the filter can be implemented using the transfer function of the analog filter, and the group delay of the IIR filter has the same characteristics as the analog filter.
  • the IIR filter may be implemented by converting Equation 5 into a continuous state equation and converting the converted equation into a discrete state equation, for example, the IIR filter Equation 18 can be used for the discrete state equation of .
  • the formula f s means a sampling frequency
  • u(k) is an input signal of the filter
  • y(k) is an output signal of the filter
  • x 1 and x 2 are state variables
  • K is Equation 19 is used
  • the constants ⁇ , w n , and f s are set by the user during the filter design process, and all values in the matrix appear as constants, so that the output value of the IIR filter can be calculated through the operation of the equation of state, , the time delay can be calculated in the same way by calculating Equation (8).
  • the FIR filter has a constant group delay in all frequency domains, and may be implemented according to a direct realization method or an optimized realization method.
  • the direct implementation method is determined by dividing the sampling frequency by the number of TAPs (N) of the FIR filter, and the optimal implementation method may be determined based on Equation (20).
  • FIG. 3 is a block diagram of the filter 100 according to the sixth embodiment
  • FIG. 4 is a conceptual diagram for explaining the operation of the device 100 according to the sixth embodiment.
  • the filter 100 may include a low-pass filter 110 , an anti-aliasing filter 120 , and an FIR filter 130 .
  • the device 100 may use a combination of various types of filters to effectively control the electric motor or generator 10 , for example, the filter 100 may control the electric current of the electric motor or generator 10 .
  • a logic module eg, FPGA
  • IIR may include the FIR filter 130 located within, and is connected to the processor 200 or the driving unit 300 that controls the motor or generator 10 in real time to finally remove the electrical noise and PMW frequency from the current signal It may further include a filter and the like.
  • the filter 100 is a cell (Bessel) type secondary low-pass filter 110 disposed at the rear end of the current sensor unit, and an elliptic type secondary anti-aliasing filter disposed at the front end of the ADC. 120, and a Blackman-Harris type FIR filter 130 disposed in the FPGA, and the processor 200 passes the low-pass filter 110 and a first time delay is generated.
  • T d1 a second time delay (T d2 ) generated while passing through the low-pass filter 110 and the anti-aliasing filter 120 , and the low-pass filter 110 , the anti-aliasing filter 120 and the FIR filter
  • T d3 The third time delay (T d3 ) generated while passing through 130 is summed to determine the time delay (T g ), the frequency w is calculated using the position information of the rotor and the above-described equations, and the time delay
  • a phase compensation value ( ⁇ d ) for time delay compensation may be determined through an operation of multiplying (T g ) by the calculated frequency w.
  • the first time delay (T d1 ) to the third time delay (T d3 ) may be determined based on the above-described method, for example, the processor 200 is the attenuation index ⁇ in Table 1
  • the processor 200 may obtain the gain and time delay at the half cutoff frequency determined using Equations 20 to 25 as shown in Table 4.
  • Table 5 it can be seen that the gain at the half cutoff frequency is reduced by about 15% to -1.44 [dB], and the time demonstration is 605.38 [uSec], which shows a difference of about 2.8%.
  • the frequency response characteristic of the device 100 in which various filters are combined according to the sixth embodiment is as shown in FIG. 10, and as the gain characteristic is -100 [dB] above 5 [kHz], most of the electrical noise is reduced It can be seen that the PWM frequency can be removed almost completely when the PWM frequency is set to 5 [kHz] or higher.
  • the processor 200 calculates the delay phase angle using Equation 15 in the case of the low-pass filter 110 and the anti-aliasing filter 120 in the process of compensating for the time delay, and the FIR filter ( 130), the time delay of the analog filter can be calculated. In this case, it may be effective in terms of resource consumption of the MCU performing the operation by reducing the operation time required by the FIR filter 130.
  • the processor 200 determines whether the magnitude of the gain function is 1 or less. Based on the time delay can be compensated. For example, if the magnitude of the gain function is 1 or less, the processor 200 compensates the attenuation ratio of the gain function as shown in FIG.
  • the gain function compensator M k may be determined based on Equation (26).
  • the processor 200 may determine a phase for time delay compensation based on a lookup table including information on time delay. For example, as shown in Table 5, when the error between the time delay phase and the half cutoff frequency is about 2.8% and is within the allowable error range (eg 3%), the time delay T g calculated according to the sixth embodiment can be expressed as a constant value based on Equation 27, the time delay T g can be used in the form of a lookup table, and when the motor or generator 10 operates at the rated frequency, the delay phase based on Equation 28 The angle may be determined, and the gain error may be naturally compensated for by the error dynamics of the device 100 . In this case, even if a low-cost microcontroller unit (MCU) having no built-in floating point unit (FPU) is used for the operation of the processor 200 , the operation of the algorithm can be easily performed.
  • MCU microcontroller unit
  • FPU floating point unit
  • the processor 200 may determine the three-phase current signal passing through the components of the device 100 as Equation 29 based on Equation 28, and based on Equation 29, the three-phase current signal can be determined as in Equation 30 by DQ transformation into a two-phase Clarke Transformation, and a two-phase Park Transformation can be determined as in Equation 31 using Equation 30.
  • the processor 200 may perform a series of operations for determining the current of the electric motor or generator 10 , and includes a central processor unit (CPU) that controls overall operation of the device 100 . It may be implemented, and may be electrically connected to the filter 100 and other components to control the flow of data therebetween.
  • CPU central processor unit
  • the device 100 is a drive unit 300 that controls the driving of the driver or generator 10 based on a control signal by the processor 200 and a rotor based on the power supplied by the drive unit 300 . It may further include an electric motor or generator 10 for rotating.
  • the device 100 may include a current detection unit capable of detecting a current applied to the motor or generator 10 , a rotor position detection unit capable of detecting the position of a rotor rotating in the motor or generator 10 , etc. may further include, and in another embodiment, some of the components shown in FIG. 1 or FIG. 2 may be omitted.
  • FIG. 11 is a flowchart illustrating a method for the device 100 to determine a current of an electric motor or a generator 10 according to an embodiment.
  • the device 100 may acquire characteristics of the filter 100 for filtering noise generated in the process of determining the current of the electric motor or generator 10 .
  • the magnitude indicating the characteristics of the filter 100 and the phase indicating the characteristics of the filter 100 may be determined according to the operating frequency.
  • the device 100 may determine a time delay generated by the filter 100 based on a change in phase indicating the characteristics of the filter 100 according to a change in the operating frequency of the motor or generator 10 . In an embodiment, the device 100 may determine the time delay by differentiating the phase of the transfer function representing the characteristics of the filter 100 with the operating frequency.
  • the device 100 may determine the current of the electric motor or the generator 10 by compensating for the time delay. In an embodiment, the device 100 may update the phase of the current of the motor or generator based on a value obtained by multiplying the time delay by the operating frequency.
  • the device 100 accurately determines the time delay generated by the filter 100 based on a change in phase indicating the characteristics of the filter 100 to determine the current of the electric motor or generator 10 . can be effectively compensated for.
  • 12 to 15 are graphs illustrating simulation results improved as the device 100 effectively compensates for a time delay, according to an exemplary embodiment.
  • the device 100 improved the mechanical output by about 38.7% by effectively compensating for the time delay generated by the filter 100, and referring to FIG. 13 , the rotation speed was improved by about 28.2% , 14 , about 14.6% greater torque was generated at the same current, and referring to FIG. 15 , it can be seen that the degree of torque improvement significantly increases by about 10.8% or more as the rotation speed increases.
  • the device 100 may improve current consumption and power consumption according to time delay compensation, and may provide effects such as maintaining a constant torque up to a set RPM (eg, 12000 RPM).
  • the above-described method can be written as a program that can be executed on a computer, and can be implemented in a general-purpose digital computer that operates the program using a computer-readable recording medium.
  • the structure of the data used in the above-described method may be recorded in a computer-readable recording medium through various means.
  • the computer-readable recording medium includes a storage medium such as a magnetic storage medium (eg, ROM, RAM, USB, floppy disk, hard disk, etc.) and an optically readable medium (eg, CD-ROM, DVD, etc.) do.

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Abstract

일 실시 예에 따르면, 전동기 또는 발전기의 전류를 결정하는 방법에 있어서, 상기 전동기 또는 상기 발전기의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링하는 필터의 특성을 획득하는 단계; 상기 전동기 또는 상기 발전기의 동작 주파수의 변화에 따른 상기 필터의 특성을 나타내는 위상의 변화에 기초하여 상기 필터에 의해 발생하는 시간 지연을 결정하는 단계; 및 상기 시간 지연을 보상하여 상기 전동기 또는 상기 발전기의 전류를 결정하는 단계;를 포함하는 방법이 제공된다.

Description

전동기 또는 발전기의 전류를 결정하는 방법 및 디바이스
본 개시는 전동기 또는 발전기의 전류를 결정하는 방법 및 디바이스에 관한 것으로, 더욱 상세하게는 필터에 의해 발생하는 시간 지연을 효과적으로 보상하여 전동기 또는 상기 발전기의 전류를 제어할 수 있는 방법 및 디바이스에 관한 것이다.
일반적으로, 3상의 동기 전동기/발전기의 제어 시스템은 PWM(Pulse Width Modulation)을 사용하는 전력변환부와 토크/전류/속도/위치 등을 제어하기위한 실시간 제어부로 구성된다. 가장 기본적으로 토크 제어를 위해서는 전동기/발전기의 전류 신호를 측정하여 3상의 회전좌표계를 2상의 정지좌표계로 변환한 후 회전자의 위치정보를 바탕으로 전류 제어를 수행하여 원하는 토크를 생성한다. 이 때 3상 동기 전동기/발전기의 전류 측정을 위해서는 홀 센서(Hall Sensor)와 같은 비 접촉 센서를 사용하고, 전류 신호에 포함된 전기적 잡음과 PWM과 같은 고조파 잡음 신호를 제거하기 위해서 저역통과 필터를 사용하는 것이 필수적이다. 전류 신호 측정을 위해서 사용하는 저역통과 필터는 아날로그 필터와 디지털 필터 등 다양한 형태로 구성할 수 있다. 그러나 필터의 영향에 의해서 필터의 출력 신호는 입력 신호에 비해서 시간지연이 발생하게 된다. 이러한 시간 지연을 그룹 딜레이(Group delay)라고 하며, 측정된 전류 신호와 회전자위치정보의 동기가 그룹 딜레이만큼 차이가 나게 되어, 동기 전동기/발전기 제어 시스템의 2상 정지좌표계의 d-q축의 위상이 틀어지게 되는 결과를 가져와서 최적 성능을 얻지 못하는 결과를 야기한다.
이를 해결하기 위하여 전류 측정 시 필터의 대역폭을 전동기/발전기의 기본 구동 주파수보다 크게 설정하여 그룹 딜레이를 제어 가능한 수준으로 최소화 하거나 간단한 1차의 RC필터와 같이 그룹 딜레이를 쉽게 구할 수 있는 경우에는 룩업(Look up) 테이블을 활용하여 보상하는 기법들이 제안되어 왔다.
그러나 이러한 방법들은 전동기의 동기 저항 및 인덕턴스가 매우 작은 고속기기에서는 사용하기가 어려운 측면이 있으며, PWM에 의해서 생성되는 고주파 잡음 및 전력변환소자의 스위칭 잡음을 효과적으로 제거하지 못하는 문제점이 있다. 이러한 문제를 해결하기 위해서는 전류측정 센서부에 최소 2차 이상의 필터와 디지털 전동기 제어알고리즘 연산을 위해서 사용하는 ADC(Analog-Digital Converter) 앞 단에 AAF(Anti-Aliasing Filter)를 설치하고 ADC를 통과한 신호에 FIR필터와 같은 디지털 필터를 사용하여 전기적 잡음을 제거해야 하나, 앞서 언급하였듯이 필터의 성능이 높아지면 필터에 의한 지연 시간도 같이 증가하는 결과를 가져와 전동기/발전기의 제어 성능을 저하시키는 원인으로 작용한다.
이에, 상술한 문제점을 해결하기 위한 기술에 대한 요구가 점차 증대되고 있다.
본 개시의 일 실시 예는 전술한 종래 기술의 문제점을 해결하기 위한 것으로, 필터에 의해 발생하는 시간 지연을 효과적으로 보상하여 전동기 또는 상기 발전기의 전류를 제어할 수 있는 방법 및 디바이스를 제공할 수 있다.
본 개시의 목적은 이상에서 언급한 목적으로 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 명확하게 이해될 수 있을 것이다.
본 개시의 제 1 측면에 따른 전동기 또는 발전기의 전류를 결정하는 방법은 상기 전동기 또는 상기 발전기의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링하는 필터의 특성을 획득하는 단계; 상기 전동기 또는 상기 발전기의 동작 주파수의 변화에 따른 상기 필터의 특성을 나타내는 위상의 변화에 기초하여 상기 필터에 의해 발생하는 시간 지연을 결정하는 단계; 및 상기 시간 지연을 보상하여 상기 전동기 또는 상기 발전기의 전류를 결정하는 단계;를 포함할 수 있다.
또한, 상기 필터의 특성을 나타내는 크기 및 상기 필터의 특성을 나타내는 위상은 상기 동작 주파수에 따라 결정될 수 있다.
또한, 상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터 중 적어도 하나를 포함할 수 있다.
또한, 상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터를 포함하고, 상기 저역 통과 필터에 의해 발생하는 제 1 시간지연, 상기 안티 엘리어싱 필터에 의해 발생하는 제 2 시간지연 및 상기 FIR 필터에 의해 발생하는 제 3 시간지연을 더하여 상기 시간 지연을 결정할 수 있다.
또한, 상기 발전기의 전류를 결정하는 단계는 상기 시간 지연에 상기 동작 주파수를 곱하여 획득한 값에 기초하여 상기 전동기 또는 상기 발전기의 전류의 위상을 갱신할 수 있다.
또한, 상기 시간 지연을 결정하는 단계는 상기 필터의 특성을 나타내는 전달 함수의 위상을 상기 동작 주파수로 미분하여 상기 시간 지연을 결정하고, 상기 전달 함수의 위상은 상기 동작 주파수를 변수 입력으로 이용할 수 있다.
또한, 상기 전달 함수(G 2(s))가 하기 수학식 (1)을 만족할 때, 상기 시간 지연(ρ 2)은 하기 수학식 (2)를 만족할 수 있다.
Figure PCTKR2020095141-appb-img-000001
(1)
Figure PCTKR2020095141-appb-img-000002
(2)
본 개시의 제 2 측면에 따른 전동기 또는 발전기의 전류를 결정하는 디바이스는 상기 전동기 또는 상기 발전기의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링하는 필터; 및 상기 필터의 특성을 획득하고, 상기 전동기 또는 상기 발전기의 동작 주파수의 변화에 따른 상기 필터의 특성을 나타내는 위상의 변화에 기초하여 상기 필터에 의해 발생하는 시간 지연을 결정하고, 상기 시간 지연을 보상하여 상기 전동기 또는 상기 발전기의 전류를 결정하는 프로세서;를 포함할 수 있다.
또한, 상기 필터의 특성을 나타내는 크기 및 상기 필터의 특성을 나타내는 위상은 상기 동작 주파수에 따라 결정될 수 있다.
또한, 상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터 중 적어도 하나를 포함할 수 있다.
또한, 상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터를 포함하고, 상기 저역 통과 필터에 의해 발생하는 제 1 시간지연, 상기 안티 엘리어싱 필터에 의해 발생하는 제 2 시간지연 및 상기 FIR 필터에 의해 발생하는 제 3 시간지연을 더하여 상기 시간 지연을 결정할 수 있다.
또한, 상기 프로세서는 상기 시간 지연에 상기 동작 주파수를 곱하여 획득한 값에 기초하여 상기 전동기 또는 상기 발전기의 전류의 위상을 갱신할 수 있다.
또한, 상기 프로세서는 상기 필터의 특성을 나타내는 전달 함수의 위상을 상기 동작 주파수로 미분하여 상기 시간 지연을 결정하고, 상기 전달 함수의 위상은 상기 동작 주파수를 변수 입력으로 이용할 수 있다.
또한, 상기 전달 함수(G 2(s))가 하기 수학식 (1)을 만족할 때,
상기 시간 지연(ρ 2)은 하기 수학식 (2)를 만족할 수 있다.
Figure PCTKR2020095141-appb-img-000003
(1)
Figure PCTKR2020095141-appb-img-000004
(2)
본 개시의 제 3 측면은 제 1 측면에 따른 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체를 제공할 수 있다. 또는, 본 개시의 제 4 측면은 제 1 측면에 따른 방법을 구현하기 위하여 기록매체에 저장된 컴퓨터 프로그램을 제공할 수 있다.
본 개시의 일 실시 예에 따르면, 필터에 의해 발생하는 시간 지연을 효과적으로 보상하여 전동기 또는 상기 발전기의 전류를 제어할 수 있다.
또한, 전동기/발전기 제어시스템에서 사용할 수 있는 다양한 필터들에 대한 특성 분석을 기반으로 필터의 시간 지연에 대한 최적의 보상을 수행할 수 있다.
또한, 효과적인 시간 지연 보상에 따라 기계적 출력, 회전 속도, 동일 전류에서의 토크 등을 현저하게 개선할 수 있다.
본 개시의 효과는 상기한 효과로 한정되는 것은 아니며, 본 개시의 상세한 설명 또는 특허청구범위에 기재된 발명의 구성으로부터 추론 가능한 모든 효과를 포함하는 것으로 이해되어야 한다.
도 1은 일 실시 예에 따른 전류 결정 디바이스의 구성을 개략적으로 도시한 블록도이다.
도 2는 일 실시 예에 따른 전류 결정 디바이스의 구성의 일 예를 보다 구체적으로 도시한 블록도이다.
도 3은 제 6 실시 예에 따른 필터의 블록도를 나타낸다.
도 4는 제 6 실시 예에 따른 디바이스의 동작을 설명하기 위한 개념도를 나타낸다.
도 7은 제 4 실시 예에 따른 샐린-키 방식의 저역 통과 필터의 회로도를 나타낸다.
도 8 내지 도 9는 제 4 실시 예에 따른 디바이스가 복수개의 유형의 필터 각각에 대하여 결정한 크기 특성 및 시간 지연 특성에 대한 시뮬레이션 결과를 나타내는 그래프이다.
도 10은 제 6 실시 예에 따라 다양한 필터가 결합된 디바이스의 주파수 응답 특성에 대한 시뮬레이션 결과를 나타내는 그래프이다.
도 11은 일 실시 예에 따른 디바이스가 전동기 또는 발전기의 전류를 결정하는 방법을 설명하기 위한 흐름도이다.
도 12 내지 도 15는 일 실시 예에 따른 디바이스가 시간 지연을 효과적으로 보상함에 따라 개선되는 시뮬레이션 결과를 나타내는 그래프이다.
실시 예들에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 “포함”한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 “…부”, “…모듈” 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다.
아래에서는 첨부한 도면을 참고하여 본 개시의 실시 예에 대하여 본 개시가 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 개시는 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다.
이하에서는 도면을 참조하여 본 개시의 실시 예들을 상세히 설명한다.
도 1은 일 실시 예에 따른 전류 결정 디바이스(1000)의 구성을 개략적으로 도시한 블록도이다.
도 1을 참조하면, 전류 결정 디바이스(1000)는 필터(100) 및 프로세서(200)를 포함할 수 있다.
필터(100)는 전동기 또는 발전기(10)의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링할 수 있고, 예를 들면, 필터(100)의 앞단에 배치되어 전동기 또는 발전기(10)의 전류 신호를 측정하는 전류 센서부(미도시)로부터 전류 신호를 수신하고, 전류 신호에 포함된 노이즈를 제거하여 출력할 수 있다.
일 실시 예에서, 필터(100)는 저역 통과 필터(110), 안티 엘리어싱(anti-aliasing) 필터(120) 및 FIR(finite impulse response) 필터(130) 중 적어도 하나를 포함할 수 있으나, 이에 제한되는 것은 아니며, 전동기 또는 발전기(10)의 전류를 제어하는 과정에서 요구되는 다양한 종류의 필터를 더 포함할 수 있고, 아날로그 필터와 디지털 필터 등 다양한 형태로 구성될 수 있다.
일 실시 예에서, 필터(100)는 1차 이상의 차수를 가지는 하나 이상의 필터를 포함하여 구현될 수 있으며, 예를 들면, 저역 통과 필터(110)는 1차 필터 또는 2차 필터로 구성되거나, 하나 이상의 1차 필터와 2차 필터의 조합으로 구성되어 특정 차수로 설계될 수 있다.
프로세서(200)는 필터(100)의 특성을 획득할 수 있다. 일 실시 예에서, 필터(100)의 특성을 나타내는 크기 및 필터(100)의 특성을 나타내는 위상은 동작 주파수에 따라 결정될 수 있다. 예를 들면, 프로세서(200)는 기저장된 필터(100)의 특성을 나타내는 전달 함수로부터 주파수 도메인에서의 크기 함수 및 위상 함수를 결정할 수 있다. 일 실시 예에서, 필터(100)의 특성을 나타내는 정보(예: 전달 함수, 차수 정보, 회로 구현 방식, 회로 설계 파라미터 등)는 사용자 설정에 기초하여 메모리에 저장되거나, 사용자 인터페이스 또는 외부 디바이스로부터 수신될 수 있다.
프로세서(200)는 전동기 또는 발전기(10)의 동작 주파수의 변화에 따른 필터(100)의 특성을 나타내는 위상의 변화에 기초하여 필터(100)에 의해 발생하는 시간 지연을 결정할 수 있다. 일 실시 예에서, 필터(100)의 특성을 나타내는 전달 함수의 위상을 동작 주파수로 미분하여 시간 지연을 결정할 수 있고, 전달 함수의 위상은 동작 주파수를 변수 입력으로 이용할 수 있다.
프로세서(200)는 시간 지연을 보상하여 전동기 또는 발전기의 전류(10)를 결정할 수 있다. 일 실시 예에서, 프로세서(200)는 시간 지연에 동작 주파수를 곱하여 획득한 값에 기초하여 전동기 또는 발전기(10)의 전류의 위상을 갱신할 수 있다. 예를 들면, 프로세서(200)는 저역 통과 필터(110), 안티 엘리어싱 필터(120) 및 FIR 필터(130) 각각에 의해 발생하는 제 1 시간지연 내지 제 3 시간지연을 더하여 시간 지연을 획득한 후, 회전자의 위치 정보에 기초하여 연산된 w의 곱으로 연산하여 이득 함수의 감쇄비를 보상할 수 있다.
이하, 필터(100)에 의해 발생하는 시간 지연을 결정 및 보상하는 다양한 실시 예들에 관해 도 2 내지 도 9를 더 참조하여 서술하도록 한다.
도 2는 일 실시 예에 따른 전류 결정 디바이스(1000)의 구성의 일 예를 보다 구체적으로 도시한 블록도이다.
도 2를 참조하면, 전류 결정 디바이스(1000)는 필터(100)의 특성에 기초하여 필터(100)에 의해 발생하는 시간 지연을 결정하는 제 1 부분(1000a) 및 결정된 시간 지연에 기초하여 전동기 또는 발전기(10)의 전류를 결정 및 제어하는 제 2 부분(1000b)으로 구분될 수 있다.
일 실시 예에서, 제 1 부분(1000a)과 관련하여, 프로세서(200)는 미분기(210) 및 시간 지연 연산기(220)를 포함할 수 있다.
일 실시 예에서, 미분기(210)는 필터(100)의 특성을 나타내는 전달 함수의 위상을 동작 주파수로 미분할 수 있고, 예를 들면, 미분기(210)의 앞단에 배치되어 전동기 또는 발전기(10)의 회전자의 위치를 검출하는 회전자 위치 검출부(미도시)로부터 위상각(θ)을 수신하고, 저역 통과 필터(110)의 전달 함수로부터 결정되는 위상 함수를 동작 주파수 w로 미분하여 시간 지연(ρ)의 특성을 나타내는 시간 지연 함수(ρ(t))를 결정할 수 있다.
일 실시 예에서, 시간 지연 연산기(220)는 미분기(210)에 의해 결정되는 시간 지연 함수(ρ(t))에 기초하여 시간 지연(예: T g)을 결정하고, 결정된 시간 지연에 전동기 또는 발전기(10)의 동작 주파수를 곱하여 시간 지연 보상을 위한 위상 보상값(θ d)을 결정할 수 있다.
일 실시 예에서, 제 2 부분(1000b)과 관련하여, 프로세서(200)는 전동기 또는 발전기(10)의 전류의 위상(θ) 및 위상 보상값(θ d)에 기초하여 전동기 또는 발전기(10)의 전류를 결정할 수 있고, 결정된 전류에 따라 전동기 또는 발전기(10)의 구동을 제어할 수 있다.
상술한 동작들은 필터(100)의 특성에 따라 상이한 방식으로 수행될 수 있으며, 이하에서는 다양한 필터 차수 및 필터 구현 방법에 따라 보다 정확하게 시간 지연을 결정하고 보상하는 구체화된 방법에 관하여 서술하도록 한다.
제 1 실시 예에서, 필터(100)에 포함되는 저역 통과 필터(110)는 1차 필터이고, 저역 통과 필터(110)의 제 1 전달 함수(G 1(s))가 수학식 1을 만족할 때, 제 1 시간 지연(ρ 1)은 수학식 4를 만족할 수 있다. 보다 구체적으로, 저역 통과 필터(110)의 제 1 전달 함수는 입출력되는 신호의 이득와 위상 정보를 포함하고 있어 수학식 1로 표현될 수 있고, 프로세서(200)는 수학식 1에 따른 제 1 전달 함수를 주파수 영역 연산자(s=jw)로 치환하여 저역 통과 필터(110)의 제 1 크기 함수(M 1) 및 제 1 위상 함수(Ψ 1)를 각각 수학식 2 및 수학식 3와 같이 결정할 수 있으며, 수학식 3에 따른 제 1 위상 함수(Ψ 1)를 주파수 w 에 대해서 미분하여 주파수에 대한 순시 지연시간을 나타내는 제 1 시간 지연(ρ 1)을 수학식 4와 같이 결정할 수 있다.
[수학식 1]
Figure PCTKR2020095141-appb-img-000005
[수학식 2]
Figure PCTKR2020095141-appb-img-000006
[수학식 3]
Figure PCTKR2020095141-appb-img-000007
[수학식 4]
Figure PCTKR2020095141-appb-img-000008
제 1 실시 예에 따른 주파수에 대한 이득과 시간 지연 그래프는 도 5에 도시된 것과 같고, 주파수에 따라서 시간 지연이 달라지는 것을 확인할 수 있으며, 최대 시간 지연은 w n -1 이고, (0.1*w n ~ w n)의 영역에서 단위 주파수당 시간 지연의 변화량이 가장 크고, 이득이 -3dB가 되는 지점에서 최대 시간 지연의 1/2이 되는 것을 확인할 수 있다.
제 2 실시 예에서, 필터(100)에 포함되는 저역 통과 필터(110)는 2차 필터이고, 저역 통과 필터(110)의 제 2 전달 함수(G 2(s))가 수학식 5를 만족할 때, 제 2 시간 지연(ρ 2)은 수학식 8을 만족할 수 있다. 보다 구체적으로, 저역 통과 필터(110)의 제 2 전달 함수는 수학식 5로 표현될 수 있고, 프로세서(200)는 수학식 5에 따른 제 2 전달 함수를 주파수 영역 연산자(s=jw)로 치환하여 저역 통과 필터(110)의 제 2 크기 함수(M 2) 및 제 2 위상 함수(Ψ 2)를 각각 수학식 6 및 수학식 7과 같이 결정할 수 있으며, 수학식 7에 따른 제 2 위상 함수(Ψ 2)를 주파수 w 에 대해서 미분하여 주파수에 대한 순시 시간 지연을 나타내는 제 2 시간 지연(ρ 2)을 수학식 8과 같이 결정할 수 있다.
[수학식 5]
Figure PCTKR2020095141-appb-img-000009
[수학식 6]
Figure PCTKR2020095141-appb-img-000010
[수학식 7]
Figure PCTKR2020095141-appb-img-000011
[수학식 8]
Figure PCTKR2020095141-appb-img-000012
제 2 실시 예에서, 프로세서(200)는 수학식 8에 기초하여 주파수 w와 제 2 시간 지연(ρ 2)의 관계를 수학식 9와 같이 결정할 수 있다. 일 실시 예에서, 감쇄지수(Damping Factor, ζ)는 0 이상 1 이하의 정수로 설정될 수 있고, 만일 ζ=1인 경우, 제 1 실시 에에 따른 1차 필터에서와 마찬가지로 주파수가 (0 ~ w n)의 범위에서 2배의 차이가 나고, 1차 필터에 비해서 그룹 딜레이가 2배로 커지는 것을 확인할 수 있다.
[수학식 9]
Figure PCTKR2020095141-appb-img-000013
제 2 실시 예에 따른 복수의 감쇄지수(ζ)에서의 주파수에 대한 크기(magnitude)와 그룹 딜레이(group delay) 그래프는 도 6에 도시된 것과 같고, 감쇄지수는 0<ζ<1의 값이 적용될 수 있으며, 그룹 딜레이는 ζ<0.7인 경우가 ζ=1인 경우보다 작고, 차단 주파수 근처에서 최대치를 가지며, 또한, 감쇄지수가 작아지면 차단 주파수 w n에서의 이득과 시간 지연이 크게 증가하는 것을 확인할 수 있다.
제 2 실시 예에서, 프로세서(200)는 수학식 6에 기초하여 이득함수의 피크값(peak value)을 수학식 10과 같이 구할 수 있다. 또한, 프로세서(200)는 그룹 딜레이의 피크값(peak value)도 산출할 수 있으며, 분모가 4차 다항식이고, 분자가 2차 다항식이므로, 주파수에 대해서 미분을 하는 경우 분모항은 8차 다항식으로, 분자항은 5차 다항식으로 나타나 해가 여러 개로 나오나 그룹 딜레이가 0보다 커야 하므로 수학식 11을 이용할 수 있다.
[수학식 10]
Figure PCTKR2020095141-appb-img-000014
[수학식 11]
Figure PCTKR2020095141-appb-img-000015
제 2 실시 예에서, 프로세서(200)는 수학식 10에 따라 실수 값이 산출되기 위해 성립해야하는 (1-2ζ 2) > 0인 조건에 기초하여, 2차 저역 통과 필터의 감쇄지수 ζ에 대하여
Figure PCTKR2020095141-appb-img-000016
의 관계를 정의하고, w n에서의 이득 함수를 수학식 6에 기초하여 수학식 12와 같이 결정할 수 있다.
[수학식 12]
Figure PCTKR2020095141-appb-img-000017
제 2 실시 예에서, 프로세서(200)는 차단 주파수 w n에서의 이득 값이 -3[dB]가 되도록 감쇄지수 ζ를 결정할 수 있고, 예를 들면, 수학식 12에 따른 출력값이 -3[dB]가 되도록 ζ를 0.707로 설계할 수 있다.
제 3 실시 예에서, 필터(100)에 포함되는 저역 통과 필터(110)는 하나 이상의 1차 필터와 2차 필터의 조합으로 구성될 수 있고, 예를 들면, 수학식 1 내지 8 중 하나 이상을 이용하여 고차수의 필터로서 설계될 수 있다.
제 4 실시 예에서, 필터(100)에 포함되는 아날로그 필터는 안티 엘리어싱 필터(120)를 포함할 수 있다. 일 실시 예에서, 아날로그 필터는 회로 구현 방식과 회로 파라미터에 기초하여 결정될 수 있고, 예를 들면, 샐린-키(Sallen-Key) 방식 및 멀티플 피드백(Multiful feedback) 방식 중 어느 하나에 따라 설계될 수 있다. 여기에서, 샐린-키 방식은 단일 이득 또는 20[dB]이하의 신호를 증폭하는데 이용될 수 있고, 멀티플 피드백 방식은 20[dB]이상의 신호를 증폭하는데 이용될 수 있다.
제 4 실시 예에 따른 샐린-키 방식의 저역 통과 필터(110)의 회로도는 도 7에 도시된 것과 같으며, 샐린-키 방식에 따른 저역 통과 필터(110)의 제 3 전달 함수(A(s))는 수학식 13에 따라 결정될 수 있다. 이러한 경우, 프로세서(200)는 상술한 실시 예들과 마찬가지의 방식으로 수학식 13으로부터 제 3 시간 지연(ρ S)을 산출할 수 있으며, 구체적으로는, 저역 통과 필터(110)의 제 3 전달 함수(A(s))가 수학식 13을 만족할 때, 저역 통과 필터(110)의 제 3 크기 함수(M S) 및 제 3 위상 함수(Ψ S)는 각각 수학식 14 및 15를 만족하고, 제 3 시간 지연(ρ S)은 수학식 16을 만족할 수 있다.
[수학식 13]
Figure PCTKR2020095141-appb-img-000018
[수학식 14]
Figure PCTKR2020095141-appb-img-000019
[수학식 15]
Figure PCTKR2020095141-appb-img-000020
[수학식 16]
Figure PCTKR2020095141-appb-img-000021
제 4 실시 예에서, 프로세서(200)는 수학식 8을 이용하여 필터 계수 및 이득 특성 값을 표 1과 같이 획득할 수 있고, 일 실시 예에서, 회로의 저항값을 R 1=R 2=R 로 설정하여 캐패시턴스 C 1 및 C 2를 수학식 17과 같이 결정할 수 있으나, 이에 제한되는 것은 아니며, 사용자에 의해 선택 입력되는 특정 값으로 각 저항값을 설정 할 수도 있다.
Figure PCTKR2020095141-appb-img-000022
(여기에서, Butt.는 Butterworth를 의미하고, C는 Chebyshev를 의미하고, LP는 Linear Phase를 의미함)
[수학식 17]
Figure PCTKR2020095141-appb-img-000023
제 4 실시 예에서, 프로세서(200)는 표 1을 이용하여 반 차단 주파수(half cutoff frequency)(=0.5w n)에서의 크기(M 2(0.5w n)), 최대 크기를 갖는 주파수(w Mp) 및 최대 크기값(M 2(w Mp))을 표 2와 같이 획득할 수 있으며, Butterworth, Chebyshev 및 Elliptic필터는 반 차단 주파수에서 이득 특성이 크게 변동하지 않으나, Bessel, Linear phase 및 Gaussian 필터는 점진적으로 주파수의 증가에 따라 이득 특성이 감소하는 것을 확인할 수 있다.
Figure PCTKR2020095141-appb-img-000024
제 4 실시 예에서, 프로세서(200)는 표 2를 이용하여 그룹 딜레이를 결정하고, 주파수 도메인에서 나타나는 시간 지연 특성을 표 3 및 도 8과 같이 획득할 수 있다. 이처럼 다양한 필터 종류에 따라서 시간 지연 특성에 많은 차이가 있고, Butterworth, Chebyshev 및 Gaussian filter의 경우는 비교적 큰 시간지연 변화율을 보이고 있으며, Bessel, Linear Phase및 Elliptic필터의 경우 반 차단 주파수에서 가장 작은 시간지연 변화율을 보이고, 특히 Elliptic 필터는 0.5w n까지의 시간 지연이 가장 작게 나타나는 것을 확인할 수 있다.
Figure PCTKR2020095141-appb-img-000025
제 4 실시 예에서, 필터(100)는 안티 엘리어싱 필터(120)를 포함할 수 있고, 안티 엘리어싱 필터(120)는 Elliptic 필터를 포함할 수 있다. 예를 들면, 안티 엘리어싱 필터(120)는 전동기 또는 발전기(10)의 제어 알고리즘 연산에 이용되는 ADC(Analog-Digital Converter)의 앞단에 배치되는 Elliptic 필터를 포함할 수 있고, 이러한 경우, 표 3 및 도 9에 도시된 것처럼, Elliptic 필터가 통과 대역에서 상대적으로 차이가 적게 나는 특징 및 0.5w n까지의 시간 지연이 가장 작은 특징을 이용하여 시간 지연이 적게 나타나도록 구현함으로써 성능을 향상시킬 수 있다.제 5 실시 예에서, 필터(100)에 포함되는 디지털 필터는 FIR 필터(130) 및 IIR(Infinite Impulse Response) 필터(미도시) 중 어느 하나를 포함할 수 있다.제 5 실시 예에서, IIR필터는 아날로그 필터의 전달함수를 이용하여 구현될 수 있고, IIR필터의 그룹 딜레이는 아날로그 필터와 같은 특성을 갖는다. 일 실시 예에서, IIR필터는 수학식 5를 연속공간 상태방정식(continuous state equation)으로 변환하고, 변환된 식을 이산 상태방정식(discrete state equation)으로 변환하여 구현할 수 있으며, 예를 들면, IIR필터의 이산 상태방정식은 수학식 18을 이용할 수 있다. 여기에서, 수학식 f s는 샘플링 주파수(sampling frequency)를 의미하고, u(k)는 필터의 입력신호, y(k)는 필터의 출력신호, x 1 및 x 2는 상태 변수이고, K는 수학식 19가 이용되고, 상수 ζ, w n 및 f s는 필터 설계 과정에서 사용자에 의해 설정되고, 행렬 내의 값들은 모두 상수로 나타나게 되어 상태방정식의 연산을 통해 IIR 필터의 출력값을 산출할 수 있으며, 마찬가지로 수학식 8을 연산하여 같은 방식으로 시간 지연을 산출할 수 있다.
[수학식 18]
Figure PCTKR2020095141-appb-img-000026
[수학식 19]
Figure PCTKR2020095141-appb-img-000027
제 5 실시 예에서, FIR필터는 모든 주파수 영역에서 일정한 그룹 딜레이를 갖고, 직접 구현(direct realization) 방식 또는 최적 구현(optimized realization) 방식에 따라 구현될 수 있다. 일 실시 예에서, 직접 구현 방식은 FIR필터의 TAP수(N)에 샘플링 주파수를 나누는 연산을 통해 결정되고, 최적 구현 방식은 수학식 20에 기초하여 결정될 수 있다.
[수학식 20]
Figure PCTKR2020095141-appb-img-000028
도 3은 제 6 실시 예에 따른 필터(100)의 블록도를 나타내고, 도 4는 제 6 실시 예에 따른 디바이스(100)의 동작을 설명하기 위한 개념도를 나타낸다.
도 3을 참조하면, 필터(100)는 저역 통과 필터(110), 안티 엘리어싱 필터(120) 및 FIR 필터(130)를 포함할 수 있다. 일 실시 예에서, 디바이스(100)는 전동기 또는 발전기(10)를 효과적으로 제어하기 위해 다양한 유형의 필터들을 결합하여 사용할 수 있고, 예를 들면, 필터(100)는 전동기 또는 발전기(10)의 전류를 측정하기 위한 전류 센서부(미도시)에 위치하는 저역 통과 필터(110), ADC 앞단에 위치하는 안티 엘리어싱 필터(120) 및 ADC를 제어하기 위해 로직 모듈(예: FPGA)을 이용하는 경우 로직 모듈 내에 위치하는 FIR 필터(130)를 포함할 수 있으며, 전동기 또는 발전기(10)를 실시간 제어하는 프로세서(200) 또는 구동부(300)에 연결되어 최종적으로 전류 신호에서 전기적 잡음 및 PMW주파수를 제거하는 IIR필터 등을 더 포함할 수 있다.
도 4를 참조하면, 필터(100)는 전류 센서부의 뒷단에 배치되는 셀(Bessel) 타입의 2차의 저역 통과 필터(110), ADC 앞단에 배치되는 엘립틱 타입의 2차의 안티 엘리어싱 필터(120), 및 FPGA내에 배치되는 블랙맨-해리스(Blackman-Harris) 방식의 FIR필터(130)를 포함할 수 있고, 프로세서(200)는 저역 통과 필터(110)를 통과하며 발생되는 제 1 시간지연(T d1), 저역 통과 필터(110) 및 안티 엘리어싱 필터(120)를 통과하며 발생되는 제 2 시간지연(T d2) 및 저역 통과 필터(110), 안티 엘리어싱 필터(120) 및 FIR 필터(130)를 통과하며 발생되는 제 3 시간지연(T d3)를 합산하여 시간 지연(T g)를 결정하고, 회전자의 위치 정보 및 상술한 수학식들을 이용하여 주파수 w를 산출하고, 시간 지연(T g)에 산출된 주파수 w를 곱하는 연산을 통해 시간 지연 보상을 위한 위상 보상값(θ d)을 결정할 수 있다.
제 6 실시 예에서, 제 1 시간지연(T d1) 내지 제 3 시간지연(T d3)은 전술한 방식에 기초하여 결정될 수 있으며, 예를 들면, 프로세서(200)는 표 1에서의 감쇄지수 ζ 및 수학식 6 및 8에 따라 결정되는 차단 주파수 w n=2πf를 이용하여 베셀 타입의 저역 통과 필터(110)에 대한 이득 함수(M 2B)와 시간 지연 함수(ρ 2B)를 수학식 21 및 22와 같이 결정하고, 수학식 23에 따른 차단 주파수 w nE에 기초하여 엘립틱 타입의 안티 엘리어싱 필터(120)에 대한 이득 함수(M 2E)와 시간 지연 함수(ρ 2E)를 수학식 24 및 25와 같이 결정할 수 있다.
[수학식 21]
Figure PCTKR2020095141-appb-img-000029
[수학식 22]
Figure PCTKR2020095141-appb-img-000030
[수학식 23]
Figure PCTKR2020095141-appb-img-000031
[수학식 24]
Figure PCTKR2020095141-appb-img-000032
[수학식 25]
Figure PCTKR2020095141-appb-img-000033
제 6 실시 예에서, 프로세서(200)는 수학식 20 내지 25를 이용하여 결정되는 반 차단 주파수에서의 이득 및 시간 지연을 표 4와 같이 획득할 수 있다. 표 5에서, 반 차단 주파수에서의 이득 -1.44[dB]로 약 15% 정도 감소되는 것을 확인할 수 있고, 시간 시연은 605.38[uSec]로 약 2.8%의 차이가 나는 것을 확인할 수 있다. 제 6 실시 예에 따라 다양한 필터가 결합된 디바이스(100)의 주파수 응답 특성은 도 10에 도시된 바와 같고, 5[kHz]이상에서 이득 특성이 -100[dB]로 나타남에 따라 전기적 잡음을 대부분 제거할 수 있음을 알 수 있으며, PWM 주파수를 5[kHz]이상으로 설정하는 경우에는 PWM에 의한 영향을 거의 완벽하게 제거할 수 있음을 알 수 있다.
Figure PCTKR2020095141-appb-img-000034
일 실시 예에서, 프로세서(200)는 시간 지연을 보상하는 과정에서 저역 통과 필터(110) 및 안티 엘리어싱 필터(120)의 경우에는 수학식 15를 이용하여 지연위상각을 산출하고, FIR 필터(130)의 경우 아날로그 필터의 시간지연을 산출할 수 있다. 이러한 경우, FIR 필터(130)에서 소요되는 연산 시간을 단축하여 연산을 수행하는 MCU의 리소스 소모 측면에서 효율적일 수 있다.일 실시 예에서, 프로세서(200)는 이득 함수의 크기가 1 이하인지 여부에 기초하여 시간 지연을 보상할 수 있다. 예를 들면, 프로세서(200)는 이득 함수의 크기가 1 이하이면 도 4에 도시된 것처럼 이득 함수의 감쇄비를 보상하고, 이득 함수의 크기가 1 미만이면 연산된 이득 함수의 값에서 1보다 큰 값만큼 감산하여 이득 함수의 감쇄비를 보상할 수 있으며, 이러한 경우, 수학식 26에 기초하여 이득 함수 보상기 M k를 결정할 수 있다.
[수학식 26]
Figure PCTKR2020095141-appb-img-000035
일 실시 예에서, 프로세서(200)는 시간 지연 위상에 대한 오차가 기설정 허용 오차 범위 이내인 경우, 시간 지연에 관한 정보를 포함하는 룩업테이블에 기초하여 시간 지연 보상을 위한 위상을 결정할 수 있다. 예를 들면, 표 5에 도시된 것처럼, 시간 지연 위상과 반 차단 주파수까지의 오차가 2.8% 정도로서 허용 오차 범위(예: 3%) 내에 있는 경우, 제 6 실시 예에 따라 산출된 시간 지연 T g를 수학식 27에 기초하여 상수 값으로 나타낼 수 있고, 시간 지연 T g를 룩업테이블의 형태로 이용할 수 있으며, 전동기 또는 발전기(10)가 정격 주파수에서 동작하는 경우에는 수학식 28에 기초하여 지연위상각을 결정할 수 있고, 이득 오차는 디바이스(100)의 에러 역학 관계(Error dynamics)에 의해 자연스럽게 보상될 수 있다. 이러한 경우, 프로세서(200)의 연산을 위해 FPU(floating point unit)가 내장되지 않은 저가형 MCU(Micro Controller Unit])가 이용되더라도 알고리즘의 연산을 용이하게 수행할 수 있다.
[수학식 27]
Figure PCTKR2020095141-appb-img-000036
[수학식 28]
Figure PCTKR2020095141-appb-img-000037
일 실시 예에서, 프로세서(200)는 디바이스(100)의 구성 요소를 통과하는 3상의 전류 신호를 수학식 28에 기초하여 수학식 29와 같이 결정할 수 있고, 수학식 29에 기초하여 3상의 전류 신호를 2상의 화전좌표계(Clarke Transformation)로 DQ변환하여 수학식 30과 같이 결정할 수 있으며, 수학식 30을 이용하여 2상의 정지좌표계(Park Transformation)를 수학식 31과 같이 결정할 수 있다.
[수학식 29]
Figure PCTKR2020095141-appb-img-000038
[수학식 30]
Figure PCTKR2020095141-appb-img-000039
[수학식 31]
Figure PCTKR2020095141-appb-img-000040
일 실시 예에서, 프로세서(200)는 전동기 또는 발전기(10)의 전류를 결정하기 위한 일련의 동작들을 수행할 수 있고, 디바이스(100)의 동작 전반을 제어하는 CPU(central processor unit)를 포함하여 구현될 수 있으며, 필터(100) 및 그 밖의 구성요소들과 전기적으로 연결되어 이들 간의 데이터 흐름을 제어할 수 있다.
일 실시 예에서, 디바이스(100)는 프로세서(200)에 의한 제어 신호에 기초하여 구동기 또는 발전기(10)의 구동을 제어하는 구동부(300) 및 구동부(300)의 공급 전력에 기초하여 회전자를 회전시키는 전동기 또는 발전기(10)를 더 포함할 수 있다.
또한, 도 1에 도시된 구성요소들 외에 다른 범용적인 구성요소들이 디바이스(100)에 더 포함될 수 있음을 관련 기술 분야에서 통상의 지식을 가진 자라면 이해할 수 있다. 예를 들면, 디바이스(100)는 전동기 또는 발전기(10)에 인가되는 전류를 검출할 수 있는 전류 검출부, 전동기 또는 발전기(10)에서 회전하는 회전자의 위치를 검출할 수 있는 회전자 위치 검출부 등을 더 포함할 수 있고, 또한, 다른 일 실시 예에서, 도 1 또는 도 2에 도시된 구성요소들 중 일부는 생략될 수 있다.
도 11은 일 실시 예에 따른 디바이스(100)가 전동기 또는 발전기(10)의 전류를 결정하는 방법을 설명하기 위한 흐름도이다.
도 11을 참조하면, 단계 S1110에서 디바이스(100)는 전동기 또는 발전기(10)의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링하는 필터(100)의 특성을 획득할 수 있다. 일 실시 예에서, 필터(100)의 특성을 나타내는 크기 및 필터(100)의 특성을 나타내는 위상은 동작 주파수에 따라 결정될 수 있다.
단계 S1120에서 디바이스(100)는 전동기 또는 발전기(10)의 동작 주파수의 변화에 따른 필터(100)의 특성을 나타내는 위상의 변화에 기초하여 필터(100)에 의해 발생하는 시간 지연을 결정할 수 있다. 일 실시 예에서, 디바이스(100)는 필터(100)의 특성을 나타내는 전달 함수의 위상을 동작 주파수로 미분하여 시간 지연을 결정할 수 있다.
단계 S1130에서 디바이스(100)는 시간 지연을 보상하여 전동기 또는 발전기(10)의 전류를 결정할 수 있다. 일 실시 예에서, 디바이스(100)는 시간 지연에 동작 주파수를 곱하여 획득한 값에 기초하여 전동기 또는 발전기의 전류의 위상을 갱신할 수 있다.
본 발명의 일 실시 예에 따르면, 디바이스(100)는 필터(100)의 특성을 나타내는 위상의 변화에 기초하여 필터(100)에 의해 발생하는 시간 지연을 정확하게 결정하여 전동기 또는 발전기(10)의 전류를 효과적으로 보상할 수 있다.
도 12 내지 도 15는 일 실시 예에 따른 디바이스(100)가 시간 지연을 효과적으로 보상함에 따라 개선되는 시뮬레이션 결과를 나타내는 그래프이다.
도 12를 참조하면, 디바이스(100)는 필터(100)에 의해 발생되는 시간 지연을 효과적으로 보상함에 따라, 기계적 출력을 약 38.7% 개선하였고, 도 13을 참조하면, 회전 속도를 약 28.2% 개선하였고, 도 14를 참조하면, 동일 전류에서 약 14.6% 더 큰 토크를 생성하였고, 도 15를 참조하면, 회전 속도가 증가할수록 토크가 개선되는 정도가 약 10.8% 이상 현저하게 증가하는 것을 확인할 수 있다. 또한, 디바이스(100)는 그 밖에도 시간 지연 보상에 따라 소모 전류, 소모 전력 등을 개선할 수 있고, 설정 RPM(예: 12000RPM)까지 일정한 토크를 유지하는 등의 효과를 제공할 수 있다.
한편, 상술한 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 방법에서 사용된 데이터의 구조는 컴퓨터로 읽을 수 있는 기록매체에 여러 수단을 통하여 기록될 수 있다. 상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 램, USB, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등)와 같은 저장매체를 포함한다.
전술한 본 개시의 설명은 예시를 위한 것이며, 본 개시가 속하는 기술분야의 통상의 지식을 가진 자는 본 개시의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 개시의 범위는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 개시의 범위에 포함되는 것으로 해석되어야 한다.

Claims (15)

  1. 전동기 또는 발전기의 전류를 결정하는 방법에 있어서,
    상기 전동기 또는 상기 발전기의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링하는 필터의 특성을 획득하는 단계;
    상기 전동기 또는 상기 발전기의 동작 주파수의 변화에 따른 상기 필터의 특성을 나타내는 위상의 변화에 기초하여 상기 필터에 의해 발생하는 시간 지연을 결정하는 단계; 및
    상기 시간 지연을 보상하여 상기 전동기 또는 상기 발전기의 전류를 결정하는 단계;를 포함하는 방법.
  2. 제 1 항에 있어서,
    상기 필터의 특성을 나타내는 크기 및 상기 필터의 특성을 나타내는 위상은 상기 동작 주파수에 따라 결정되는, 방법.
  3. 제 1 항에 있어서,
    상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터 중 적어도 하나를 포함하는, 방법.
  4. 제 1 항에 있어서,
    상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터를 포함하고,
    상기 저역 통과 필터에 의해 발생하는 제 1 시간지연, 상기 안티 엘리어싱 필터에 의해 발생하는 제 2 시간지연 및 상기 FIR 필터에 의해 발생하는 제 3 시간지연을 더하여 상기 시간 지연을 결정하는, 방법.
  5. 제 1 항에 있어서,
    상기 발전기의 전류를 결정하는 단계는
    상기 시간 지연에 상기 동작 주파수를 곱하여 획득한 값에 기초하여 상기 전동기 또는 상기 발전기의 전류의 위상을 갱신하는, 방법.
  6. 제 1 항에 있어서,
    상기 시간 지연을 결정하는 단계는
    상기 필터의 특성을 나타내는 전달 함수의 위상을 상기 동작 주파수로 미분하여 상기 시간 지연을 결정하고,
    상기 전달 함수의 위상은 상기 동작 주파수를 변수 입력으로 이용하는, 방법.
  7. 제 6 항에 있어서,
    상기 전달 함수(G 2(s))가 하기 수학식 (1)을 만족할 때,
    상기 시간 지연(ρ 2)은 하기 수학식 (2)를 만족하는, 방법.
    Figure PCTKR2020095141-appb-img-000041
    (1)
    Figure PCTKR2020095141-appb-img-000042
    (2)
  8. 전동기 또는 발전기의 전류를 결정하는 디바이스에 있어서,
    상기 전동기 또는 상기 발전기의 전류를 결정하는 과정에서 발생하는 노이즈를 필터링하는 필터; 및
    상기 필터의 특성을 획득하고, 상기 전동기 또는 상기 발전기의 동작 주파수의 변화에 따른 상기 필터의 특성을 나타내는 위상의 변화에 기초하여 상기 필터에 의해 발생하는 시간 지연을 결정하고, 상기 시간 지연을 보상하여 상기 전동기 또는 상기 발전기의 전류를 결정하는 프로세서;를 포함하는, 디바이스.
  9. 제 8 항에 있어서,
    상기 필터의 특성을 나타내는 크기 및 상기 필터의 특성을 나타내는 위상은 상기 동작 주파수에 따라 결정되는, 디바이스.
  10. 제 8 항에 있어서,
    상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터 중 적어도 하나를 포함하는, 디바이스.
  11. 제 8 항에 있어서,
    상기 필터는 저역 통과 필터, 안티 엘리어싱(anti-aliasing) 필터 및 FIR(finite impulse response) 필터를 포함하고,
    상기 저역 통과 필터에 의해 발생하는 제 1 시간지연, 상기 안티 엘리어싱 필터에 의해 발생하는 제 2 시간지연 및 상기 FIR 필터에 의해 발생하는 제 3 시간지연을 더하여 상기 시간 지연을 결정하는, 디바이스.
  12. 제 8 항에 있어서,
    상기 프로세서는
    상기 시간 지연에 상기 동작 주파수를 곱하여 획득한 값에 기초하여 상기 전동기 또는 상기 발전기의 전류의 위상을 갱신하는, 디바이스.
  13. 제 8 항에 있어서,
    상기 프로세서는
    상기 필터의 특성을 나타내는 전달 함수의 위상을 상기 동작 주파수로 미분하여 상기 시간 지연을 결정하고,
    상기 전달 함수의 위상은 상기 동작 주파수를 변수 입력으로 이용하는, 디바이스.
  14. 제 13 항에 있어서,
    상기 전달 함수(G 2(s))가 하기 수학식 (1)을 만족할 때,
    상기 시간 지연(ρ 2)은 하기 수학식 (2)를 만족하는, 디바이스.
    Figure PCTKR2020095141-appb-img-000043
    (1)
    Figure PCTKR2020095141-appb-img-000044
    (2)
  15. 제 1 항 내지 제 7 항 중 어느 한 항의 방법을 컴퓨터에서 실행시키기 위한 프로그램을 기록한 컴퓨터로 읽을 수 있는 기록매체.
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