WO2021096309A1 - 인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템 - Google Patents

인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템 Download PDF

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WO2021096309A1
WO2021096309A1 PCT/KR2020/016029 KR2020016029W WO2021096309A1 WO 2021096309 A1 WO2021096309 A1 WO 2021096309A1 KR 2020016029 W KR2020016029 W KR 2020016029W WO 2021096309 A1 WO2021096309 A1 WO 2021096309A1
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WO
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inverter
current
voltage
signal
phase
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PCT/KR2020/016029
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English (en)
French (fr)
Inventor
설승기
권용철
유지원
Original Assignee
서울대학교산학협력단
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Publication date
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration

Definitions

  • the present invention relates to a method of more accurately measuring a voltage synthesis error due to inverter nonlinearity, compensating for a measured voltage synthesis error, and a control system capable of actively overcoming an error in measuring current information essential in this process. .
  • An inverter is a useful device for controlling the load.
  • the inverter converts input power into output power having a desired voltage and frequency by controlling an internal switch.
  • the output voltage of the inverter is used to deliver optimal power energy to the load, and especially when the load is a motor, it is used to control the speed and torque of the motor.
  • Inverters are classified into various types according to purpose and structure, of which the three-phase voltage type inverter is the type of inverter that is most frequently used in the power field.
  • FIG. 1 is a conceptual diagram of a one-phase equivalent model of a typical three-phase voltage type two-level inverter
  • FIG. 2 is a general circuit diagram of a general three-phase two-level inverter.
  • one phase of a three-phase two-level inverter may be represented by a circuit structure as shown in FIG. 1.
  • the inverter includes a switch composed of a diode and a transistor.
  • the three-phase two-level inverter has a structure in which three legs of FIG. 1 are connected in parallel, as shown in FIG. 2.
  • the voltage error ( ⁇ v xn ) is between the pole voltage command (v xn * ), which is the voltage to be output from the n-stage of the three-phase, two-level inverter, and the pole voltage (v xn) actually output from the inverter. If present, the voltage error ⁇ v xn may be defined by the following equation.
  • the voltage error ⁇ v xn has a value of 0 when the inverter operates as an ideal voltage source.
  • the actual inverter has a conduction voltage that occurs when a current flows through the switch, a dead time to prevent an arm short of the inverter, and a parasitic parasitic in the inverter switch. It has parasitic capacitance (C p ), etc. Therefore, in an actual inverter, the voltage error ⁇ v xn exists due to the above-described factors.
  • the voltage error ⁇ v xn may have a value that changes according to a driving situation.
  • the characteristic of the inverter that generates the voltage error ( ⁇ v xn ) is referred to as inverter nonlinearity.
  • the voltage error ( ⁇ v xn ) includes a number of voltage errors such as a voltage error due to a switch conduction voltage and a voltage error due to a dead time depending on the characteristics of occurrence, and the overall voltage error due to inverter nonlinearity is a voltage synthesis due to inverter nonlinearity. It is referred to as an error.
  • the voltage synthesis error ( ⁇ v xn ) due to the inverter nonlinearity is a deterioration factor that deteriorates the control performance of the inverter.
  • the voltage synthesis error ( ⁇ v xn ) degrades the current control performance of the inverter.
  • the audible noise increases, the current THD (Total Harmonic Distortion) increases, or when the inverter load is a motor load, the torque ripple increases. do.
  • the voltage synthesis error ( ⁇ v xn ) due to inverter nonlinearity is zero current clamping (ZCC, Zero Current) that keeps the phase current near the zero current. Clamping) phenomenon is also caused.
  • a voltage synthesis error ( ⁇ v xn ) due to inverter nonlinearity may also lower control stability.
  • the inverter's output voltage itself for example, sensorless without attaching the rotor position sensor of an electric motor such as an encoder or a resolver.
  • control when configuring various observers using output voltage information to determine motor failure, or by injecting additional voltage/current signals in addition to the current controlling the basic torque of the motor to inject a signal to control the motor There may be cases where it is controlled and so on. In these cases, the inverter's output voltage information is used for control.
  • the voltage command applied to the inverter It is common to use as the output information for the control signal. If the voltage command is used as it is as a control signal, the voltage command of the inverter and the actual output voltage are different due to a voltage synthesis error ( ⁇ v xn) due to inverter nonlinearity. Then, in the case of sensorless control, various observers, and signal injection control, the system control performance is greatly deteriorated.
  • the voltage synthesis error due to inverter nonlinearity is theoretically calculated based on the operation information set in advance and the advance information provided by the switch manufacturer, and the compensation voltage corresponding to the theoretically calculated value is calculated as a control signal.
  • FIG. 3 is a graph showing the compensation voltage according to the output current (i xs ) of the inverter
  • FIG. 4 is a graph that occurs when there is a difference between the compensation voltage applied to the voltage command of the inverter and the voltage synthesis error due to actual nonlinearity. This is a graph showing the error voltage after compensation.
  • the voltage synthesis error due to inverter nonlinearity has an outline of origin symmetry with respect to the output current (i xs) of an arbitrary phase x of the inverter. Then, the direction and magnitude of the current compensation voltage also have a shape of origin symmetrical.
  • the blue line is the voltage synthesis error due to the actual inverter nonlinearity.
  • the measured voltage synthesis error value is calculated based on the system design value (or current measurement value).
  • the compensation voltage applied to cancel the voltage synthesis error due to the actual inverter nonlinearity is a voltage approximating the actual error.
  • the compensation result causes an additional error as shown in FIG. 4.
  • the additional error according to the compensation voltage is represented by a graph having a waveform showing a sudden change in zero current as shown in FIG. 4.
  • the difference between the compensation voltage and the voltage synthesis error due to inverter nonlinearity causes the phase current i xs to be distorted near the zero current.
  • the difference between the two also has a shape of origin symmetry.
  • the additional error according to the approximate compensation voltage has the same effect when the phase current (i xs ) rises or falls, causing odd harmonics to the phase current (i xs ).
  • the compensation voltage or the actual voltage synthesis error is not the origin symmetric, even harmonics are induced in the waveform of the phase current i xs.
  • Patent Document 1 Publication Patent Publication No. 10-2017-0015946 measures the current of each phase to calculate a voltage synthesis error due to inverter nonlinearity, determines the calculated voltage synthesis error as a compensation voltage, and then responds to the voltage command of the inverter. Apply the corresponding compensation voltage.
  • the implementation defect is, for example, a measurement error of the inverter output current (e.g., an offset/scale error current), a change in the DC link voltage, a conduction voltage or an on/off delay due to a change in temperature inside the switch, This includes delays in signal transmission due to changes in the temperature/operation conditions of the gate driver. All of these factors have an adverse effect when compensating for voltage synthesis errors caused by inverter nonlinearity. This is because it causes a difference between the compensation voltage based on the measured value and the voltage synthesis error due to the actual inverter nonlinearity, resulting in a compensation error.
  • the current offset error which occurs especially in the inverter output current measurement, prevents complete compensation near the zero current.
  • the voltage synthesis error due to inverter nonlinearity in the system is logically and accurately measured, and/or the artificial voltage is applied to the compensation voltage according to the logical measurement to minimize the effect of implementation defects.
  • a control system for compensating for a voltage synthesis error due to inverter nonlinearity includes: a controller for transmitting a control signal based on a command signal and a compensation signal of the inverter to the inverter, the controller: A command generator configured to generate a command signal of the inverter based on the output signal; And a compensator configured to determine a voltage synthesis error due to inverter nonlinearity in the output information of the inverter based on the output signal of the inverter and generate a compensation signal.
  • the control signal may be further based on the compensation signal, or may be further based on an offset signal that promotes the compensation signal and the output signal of the inverter to deviate from the zero current period.
  • the controller may further include: an offset signal generator configured to generate the offset signal based on the output current of the inverter.
  • the offset signal generator determines the rise or fall of the output current of the inverter based on the output signal of the inverter; It may be further configured to output a negative offset signal when it is determined that the output current of the inverter will rise, and to output a positive offset signal when it is determined that the output current of the inverter will fall.
  • the offset signal generator when the output current of the inverter is greater than the first threshold criterion, +I th , determines that the output current of the inverter will fall, and the output current of the inverter is second If it is less than the threshold criterion, -I th , it may be configured to determine that the output current of the inverter will increase.
  • the threshold criterion value, I th may be set to a value that satisfies the following equation.
  • I s,min represents the minimum value of the phase current of the inverter.
  • the value of the threshold reference, I th is set to be greater than a value of a current corresponding to a specific voltage point, and the specific voltage point is at a voltage point at which the nonlinear resistance component of the inverter inflects. It can be located between the voltage point where the nonlinear resistance component becomes zero.
  • the offset signal when the offset signal is a current signal, I * offset , the offset signal may be set to have a value to satisfy the following equation.
  • L sh is the output inductance of the inverter
  • e xs is the back electromotive force of the x phase
  • Vdc is the voltage provided to the inverter
  • Ts is the sampling period for transmitting the control signal.
  • the offset signal is a current signal
  • I * offset the current offset error of the measurement of the output current (i xs ) that can occur in the current sensor and the entire control system on three phases (x, y, z)
  • I xs,offset the current offset error of the measurement of the output current (i xs ) that can occur in the current sensor and the entire control system on three phases (x, y, z)
  • the offset signal generator When the offset signal satisfies the following equations (1) and (2), the offset signal generator is set to have a smaller current value among current values that satisfy the equations (1) and (2). May be.
  • L sh is the output inductance of the inverter
  • Ts represents the sampling period
  • V xs,max represents the maximum phase voltage output in the operating area considering ZCC in the x phase among the three phases (x,y,z).
  • e xs represents the back electromotive force of the x phase out of the three phases (x,y,z).
  • I s,min is the minimum value of the magnitude of the phase current (i s ) of the inverter
  • I s,min is the magnitude of the magnetizing current of the induction motor.
  • the controller may be configured to apply the compensation signal to which the offset signal is applied to the command signal, or to apply the compensation signal and the offset signal to the command signal.
  • the offset signal generator may be configured to selectively connect a first path through which the negative offset signal is output or a second path through which the positive offset signal is output in response to a determination result.
  • the controller stores a reference table recording the correspondence between the output current of the inverter and the voltage synthesis error due to inverter nonlinearity, and the output current of the inverter included in the received output information of the inverter.
  • the voltage synthesis error due to inverter nonlinearity may be further configured to be retrieved from the reference table.
  • the compensator may generate the compensation signal based on a signal corresponding to the voltage synthesis error and an offset signal, and the controller may apply the compensation signal to the command signal.
  • the controller to determine the rise or fall of the output current of the inverter based on the output signal of the inverter, and to determine the compensation signal to be applied to the command signal, the output current of the inverter
  • the compensation signal may be searched from the first reference table, or when the output current of the inverter decreases, the compensation signal may be searched from the second reference table.
  • the first reference table includes a voltage synthesis error due to inverter nonlinearity with respect to the output current of the inverter, including a waveform at which the output current of the inverter increases, and a corresponding compensation based on an offset current when the output current of the inverter increases.
  • the second reference table includes a voltage synthesis error due to inverter nonlinearity with respect to the output current of the inverter, including a waveform at which the output current of the inverter falls, and an offset when the output current of the inverter falls. This is a recording of the corresponding compensation signal based on the current.
  • the control system includes a controller for transmitting a control signal based on a command signal and a compensation signal of the inverter to the inverter, the controller: to generate a command signal of the inverter based on the output signal of the inverter Configured command generator; And a compensator configured to determine a voltage synthesis error due to inverter nonlinearity in the output information of the inverter based on the output signal of the inverter, and generate the compensation signal, wherein the inverter transmits an output signal to the three-phase load.
  • the compensation signal may be a signal corresponding to a voltage synthesis error due to inverter nonlinearity obtained by applying a current to the inverter to conduct two of the three phases while deactivating the three-phase load. .
  • the current through which the two phases are energized is the d-axis at at least one of three different angles in a state in which the first phase of the three phases is set to 0 degrees of the stator coordinate system.
  • the q-axis size has a value of 0, and the first phase may have an interval of ⁇ 120 degrees from other second and third phases.
  • the current through which the two phases are energized is at three angles of -30 degrees, +90 degrees, and -150 degrees based on the dq-axis coordinate system of the stator when the three-phase load is an electric motor.
  • the d-axis current at -30 degrees conducts the first and second phases
  • the d-axis current at +90 degrees conducts the second and third phases
  • the d-axis current at may be a current that conducts the third and first phases.
  • the d-axis voltage command in the ab phase, bc phase, and ca phase ( ) can be calculated by the following equations, respectively.
  • s represents the neutral point of each phase
  • v xn is the pole voltage in the x phase
  • i xs is the phase current in the x phase
  • ⁇ v xn is the voltage synthesis error due to inverter nonlinearity in each phase
  • R xs is the voltage synthesis error in each phase. Represents the stator resistance.
  • the current for conducting the two phases is applied step by step within a range of a negative rated current from a positive rated current of the three-phase load, and each step may be made with a time to reach a DC steady state. .
  • control system may further include an offset signal generator configured to generate an offset signal based on the output current of the inverter.
  • the control signal may be further based on the offset signal.
  • a control system for applying a compensation voltage for an output current of an inverter is configured to quickly escape a current region in which an error of compensation due to an implementation defect occurs.
  • control system is resistant to errors in the measurement of the output current of the inverter.
  • it can be applied to open-loop control without a current command, and has a distinct performance improvement in the low-frequency operation region where the zero current clamping phenomenon has a great influence on the performance.
  • the error is calculated based on the output current of the inverter, and the voltage synthesis error due to inverter nonlinearity is calculated. It can be measured logically and accurately.
  • voltage synthesis error due to inverter nonlinearity can be calculated even when the output of the inverter is only connected to the motor regardless of the type of the motor, such as an induction motor or a synchronous motor.
  • 1 is a conceptual diagram of a one-phase equivalent model of a typical three-phase two-level inverter.
  • FIG. 2 is a general circuit diagram of a general three-phase two-level inverter.
  • 3 is a graph showing the compensation voltage according to the output current of the inverter.
  • FIG. 4 is a graph showing an additional error voltage after compensation that occurs when there is a difference between the compensation voltage applied to the voltage command of the inverter and the voltage synthesis error due to actual nonlinearity.
  • FIG. 5 is a conceptual diagram of an equivalent model including an x-phase motor load in the inverter of FIG. 2 connected to a three-phase load.
  • FIG. 6 is a diagram illustrating a conduction path according to a current direction and a state of a switch in the two-level inverter of FIG. 5.
  • FIG. 7 is a diagram illustrating a conduction voltage of a switch in the equivalent model of FIG. 5.
  • Fig. 8 is a conceptual diagram of an equivalent model of an x-phase of an inverter in consideration of capacitance parasitic to the inverter switch.
  • Figure 9a may flow in the direction of the dead time is set to the current (i xs) both a diagram showing a conduction path in accordance with the current direction of each phase of the inverter
  • Figure 9b is a dead time is set to the current (i xs When) flows in a negative direction, it is a diagram showing a conduction path according to the current direction in each phase of the inverter.
  • 10 is a graph exemplarily showing a voltage error due to a dead time.
  • FIG. 11 is a block diagram of a control system according to an embodiment of the present invention.
  • FIG. 12A is a diagram for explaining the compensation error when there is a current offset error in the inverter output current measurement in a situation where I x0 > 0, and FIG. 12B is a diagram for explaining the error in the inverter output current measurement in a situation where I x0 ⁇ 0. If there is, it is a diagram for explaining the error of compensation.
  • FIG. 13 is a diagram showing the presence or absence of zero current clamping according to the rise/fall of the output current i xs of the inverter when there is a positive current offset error.
  • FIG. 14 is a diagram illustrating the presence or absence of zero current clamping according to the rise/fall of the output current i xs of the inverter when there is a negative current offset error.
  • 15 is a diagram illustrating an internal structure of an offset signal generator according to an embodiment of the present invention.
  • 16 is a diagram showing a current error due to a switching current pulsation.
  • 17 is a diagram illustrating a voltage applied by an offset signal generator according to an embodiment of the present invention.
  • FIG. 18 is a diagram for explaining a knee point according to an embodiment of the present invention.
  • FIG. 19 is a diagram illustrating a control system according to another embodiment of the present invention.
  • FIG. 20 is a diagram illustrating an internal structure of an offset signal generator included in the control system of FIG. 19.
  • 21 is a diagram illustrating a control system according to another embodiment of the present invention.
  • FIG. 22A is an equivalent circuit model considering an inverter load when an error measurement current flows for a phase ab according to an embodiment of the present invention
  • FIG. 22B is a diagram for a phase bc according to an embodiment of the present invention. It is an equivalent circuit model considering the inverter load when the error measurement current flows
  • FIG. 22C is an equivalent circuit model considering the inverter load when the error measurement current flows with respect to the ca phase according to an embodiment of the present invention.
  • FIG. 23 is a conceptual diagram illustrating a system model capable of measuring a voltage synthesis error by using the error measurement current of FIG. 22.
  • 24A to 24C are diagrams showing experimental results according to the embodiment of FIGS. 22A to 22C, respectively.
  • FIG. 25 is a graph showing a phase voltage command based on the experimental result of FIG. 24.
  • FIG. 26 is a diagram showing a voltage synthesis error due to inverter nonlinearity based on the phase voltage command of FIG. 25.
  • FIG. 27A is a diagram showing a waveform of a phase current when there is no compensation voltage according to an experimental example of the present invention
  • FIG. 27B is, according to an experimental example of the present invention, compensation is performed without applying an offset voltage
  • Fig. 27C is a diagram showing a phase current waveform in consideration of an offset voltage according to an experimental example of the present invention.
  • FIG. 28A is a diagram illustrating a comparison of THD results applying a compensation voltage and an offset voltage under a 2 kHz switching frequency condition according to an embodiment of the present invention
  • FIG. 28B is a 15 kHz switching frequency condition according to an embodiment of the present invention. This is a diagram comparing the THD results of applying the compensation voltage and offset voltage in.
  • 29A is a view showing a waveform after removing a switching waveform by a low-pass filter having a 400 Hz cutoff frequency for a phase current, a line voltage command, and an actual line voltage when only a compensation voltage is applied according to another experiment of the present invention
  • 29B shows a switching waveform for a phase current, a line voltage command, and an actual line voltage by a low-pass filter having a 400 Hz cutoff frequency when a compensation voltage and a first offset current are applied according to another experimental example of the present invention. It is a diagram showing the waveform after removal, and FIG.
  • 29C is a low-frequency circuit having a 400Hz cutoff frequency for the phase current, line voltage command, and actual line voltage when a compensation voltage and a second offset current are applied according to another experimental example of the present invention. It is a figure which shows the waveform after removing a switching waveform by a pass filter.
  • the voltage synthesis error due to inverter nonlinearity includes an error due to a switch conduction voltage and/or an error due to a dead time.
  • FIG. 5 is a conceptual diagram of an equivalent model including an x-phase motor load in the inverter of FIG. 2 connected to a three-phase load.
  • a three-phase two-level inverter outputs a voltage to a three-phase load.
  • each phase in the inverter of FIG. 2 may be modeled as an equivalent model of FIG. 5.
  • x denotes an arbitrary phase
  • the conduction voltage is determined by the direction of the current in one phase and the state of the switch.
  • S x the state in which the upper switch is on
  • the conduction path of the leg current depends on the on/off state of the switch and the direction of the phase current (i xs ).
  • FIG. 6 is a diagram illustrating a conduction path according to a current direction and a state of a switch in the two-level inverter of FIG. 5.
  • the output direction of the phase current i xs is designated as a positive (+) direction.
  • phase current i xs flows in a positive direction while the upper phase switch is turned on, a conduction voltage of a transistor (eg, IGBT) is generated.
  • a conduction voltage of a transistor eg, IGBT
  • the phase current (i xs ) flows in the negative direction while the upper phase switch is on, a conduction voltage of the diode occurs.
  • the phase current (i xs ) flows in the positive direction while the lower phase switch is on, a conduction voltage of the diode occurs.
  • phase current (i xs ) flows in the positive direction while the lower phase switch is on, a conduction voltage of the transistor occurs.
  • the switch conduction voltage v SW of the inverter is defined as a voltage generated in a transistor (IGBT, MOSFET, etc.) or a diode when a current flows.
  • the function of the conduction voltage of the upper phase switch at the phase current i xs can be expressed by the following equation.
  • v Transistor (i xs ) is a function of the transistor conduction voltage at the phase current (i xs )
  • v Diode (i xs ) represents the function of the diode conduction voltage at the phase current (i xs ).
  • FIG. 7 is a diagram illustrating a conduction voltage of a switch in the equivalent model of FIG. 5.
  • the error due to the switch conduction voltage is the average voltage distortion of the switching period.
  • Dead time is the time to keep both switches off between switch states in order to prevent a dark short phenomenon in which the switch is burned due to short-circuiting of the DC link voltage when the upper/lower switch is turned on at the same time in the inverter. Say (T dead ).
  • Fig. 8 is a conceptual diagram of an equivalent model of an x-phase of an inverter in consideration of a capacitance parasitic to the inverter switch.
  • the inverter Since the actual inverter has a characteristic of parasitic capacitance, it may be modeled as shown in FIG. 8. For clarity of explanation, the switch conduction voltage v SW in FIG. 9 is ignored.
  • 9A and 9B are diagrams illustrating conduction paths in each phase of the inverter according to a current direction when a dead time is set.
  • FIG. 9A is a diagram illustrating a case where a phase current i xs flows in a positive direction
  • FIG. 9B is a diagram illustrating a case where a phase current i xs flows in a negative direction.
  • Each phase of the inverter is set to reciprocate from Low state to High state to Low state during one switch period by Pulse Width Modulation (PWM) and insert a dead time during T dead between each change.
  • PWM Pulse Width Modulation
  • i xs >0 that is, the conduction path of the phase current when the current exits the inverter in the positive direction is shown.
  • the pole voltage goes through the transient state of the switch and changes back to V dc /2.
  • the phase current (i xs ) is conducted through the upper phase transistor (IGBT).
  • the current flowing in the upper transistor (IGBT) does not immediately change to the lower phase, and the upper phase is parasitic. Current conducts through the capacitor to charge the capacitance and discharge the parasitic capacitance on the bottom. After the lower phase switch is turned on or the lower phase parasitic capacitance is all discharged, the pole voltage becomes -V dc /2 again through the lower phase diode.
  • FIG. 9B when i xs ⁇ 0, that is, when the current enters the inverter from the load and is in a negative direction, the phase current ixs conduction path is shown.
  • i xs ⁇ 0 the paths are formed in the opposite order compared to FIG. 9A, and the current flowing along the path flows in the opposite direction.
  • T s refers to the time of one sampling cycle
  • t(n) refers to the time point at which the nth sampling starts.
  • the voltage synthesis error due to the total dead time during one switching period is expressed as the sum of ⁇ v xn_DT_on [n] and ⁇ v xn_DT_off [n].
  • Sampling may include single sampling for performing one sampling during a switching period and double sampling for performing two sampling.
  • T s 0.5 T sw
  • ⁇ v xn [n] is not a voltage synthesis error during a switching period, but a voltage synthesis error during a sampling period, so ⁇ v xn [n] is ⁇ v xn_DT_on [n] ]
  • [Formula 7] As double represented in [Formula 7], it is displayed alternately with.
  • the average voltage synthesis error during one switching period is ⁇ v xn_DT_on [n]
  • ⁇ v xn [n] of single sampling is the same as the average of voltage synthesis errors in the case of double sampling. If only the case of double sampling is calculated, the voltage synthesis error of single sampling can be easily understood. Therefore, in this document, the formula is developed based on the double sampling standard.
  • a g may be expressed as a function consisting of at least one of C p , V dc , T s , T dead , and i xs.
  • v xn_DT_off [n] is summarized by the following equation.
  • Equation 9 A 1 according to the phase current i xs can be arranged, and then ⁇ v xn_DT_on [n] can be arranged by the following equation.
  • the total voltage synthesis error due to the dead time of one switching period is represented by the average of ⁇ v xn_DT_on [n] and ⁇ v xn_DT_off [n], and is expressed by the following equation.
  • 10 is a graph exemplarily showing a voltage error due to a dead time.
  • FIG. 10 is a diagram showing an error due to a dead time obtained by experimenting under the conditions of Table 1 using FS50R12KT4_B15 IGBT manufactured by Infineon.
  • the error due to the conduction voltage and the error due to the dead time are non-linear, and both can be interpreted as having resistance in the zero current portion.
  • FIG. 11 is a block diagram of a control system according to an embodiment of the present invention.
  • control system 1 includes a controller 10 configured to transmit a control signal to an inverter 30.
  • control system 1 may further include a load 50 connected to the inverter 30 to receive an output signal (eg, an output voltage) of the inverter 30 in response to the control signal.
  • an output signal eg, an output voltage
  • the inverter 30 is a component for controlling the load 50.
  • the inverter 30 is configured to convert one or more switches to output a desired voltage (ie, a current corresponding thereto).
  • the inverter 30 may be a three-phase inverter. Further, the inverter 30 may be a three-phase two-level inverter.
  • the operation of the load 50 is controlled by the output of the inverter.
  • the load 50 includes, but is not limited to, an induction motor and a synchronous motor.
  • the controller 10 includes a command generator 110 for outputting a command signal for controlling an output command of the inverter 30; And a compensator 130 for compensating the command signal.
  • the command generator 110 transmits a command signal (eg, a voltage command) for outputting a signal (eg, voltage) to be output from the inverter 30 to the inverter 30.
  • a command signal eg, a voltage command
  • a signal eg, voltage
  • the command signal is generated based on the output information of the inverter 30.
  • the output information includes, for example, an actual output signal (eg, an actual output current) of the inverter 30 or a previous command signal of the inverter 30.
  • the command signal is generated based on the previous command signal of the inverter 30.
  • the compensator 130 is configured to apply a compensation signal (eg, a compensation voltage or a compensation current) corresponding to a voltage synthesis error due to inverter nonlinearity to the command signal. For accurate compensation, it is first required to accurately measure the voltage synthesis error due to inverter nonlinearity present in the system.
  • a compensation signal eg, a compensation voltage or a compensation current
  • the command generator 110 is the dq-axis voltage command ( ) Can also be received as the output information of the inverter. Then, the command generator 110 receives the dq-axis voltage command ( ) To the voltage command on abc ( ), and the voltage command on abc ( ) To the pole voltage command ( ) Can be configured to convert.
  • the compensator 130 determines a compensation voltage based on the output information of the inverter 30.
  • the output information of the inverter 30 is the pole voltage command ( ), the compensation voltage is determined based on this.
  • the compensation voltage is determined based on this.
  • the compensator 130 applies a compensation voltage to the voltage command of the inverter 30 that has not yet been compensated, output from the command generator 110. After the compensation voltage corresponding to the voltage synthesis error due to the inverter nonlinearity is applied, the final voltage command (V s * abcn ) of the inverter 30 is provided to the inverter 30.
  • the compensation voltage may be determined through on-line measurement.
  • a loop up table recording the obtained result in advance may be stored in the compensator 130 in advance.
  • the above reference table records a correspondence relationship for voltage synthesis errors due to inverter nonlinearity, which correspond to a phase current or a phase current command on a one-to-one basis. That is, the voltage synthesis error due to the inverter nonlinearity for each output current of the inverter is recorded in the reference table.
  • the compensator 130 may search for a voltage synthesis error based on the output information (ie, output current) of the inverter 30 in the reference table, and determine the value of the searched voltage synthesis error as the value of the compensation voltage. Then, a compensation voltage based on the voltage command of the inverter 30 is applied to the voltage command of the inverter 30 and is provided to the inverter 30 as a control signal of the inverter 30.
  • the voltage synthesis error due to inverter nonlinearity in the control system 1 of FIG. 11 is accurately calculated from the output current (i xs) of the inverter 30 obtained from the measurement. (Ie, voltage synthesis error due to inverter nonlinearity is logically accurately measured).
  • the compensator 130 determines a compensation voltage matching the voltage synthesis error due to the inverter nonlinearity measured logically and accurately, and applies the determined compensation voltage to the command signal. Then, the control signal to which the compensation voltage is applied must output a voltage to be output to the inverter 30.
  • the actual system differs from the design system, and has a defect that occurs during the implementation process.
  • the implementation defect is, for example, a measurement error of the inverter output current (e.g., an offset/scale error current), a change in the DC link voltage, a conduction voltage or an on/off delay due to a change in temperature inside the switch, It includes differences in the process of implementing the operation of the inverter, such as delay in signal transmission due to changes in the temperature/operation conditions of the gate driver, or differences in manufacturing the inverter hardware itself.
  • the output voltage of the inverter can be calculated based on the value of the output current obtained from the actual measurement.
  • the output current of the inverter 30 obtained from the actual measurement ( Suppose that) contains the current offset error (I x0 ). Then, the output current of the inverter 30 obtained from the actual measurement ( ) Is expressed by the following formula.
  • each voltage is expressed as a function of the corresponding current. That is, if there is a current offset error (I x0 ) in the measured output current (i xs ), the compensation voltage matching the logical calculation result is shifted in parallel by I x0. Then, the error between this compensation voltage and the voltage synthesis error due to the actual inverter nonlinearity that actually exists in the system (that is, “the error of compensation”) is expressed by the following equation.
  • 12A and 12B are diagrams for explaining a compensation error when there is a current offset error in the inverter output current measurement.
  • FIG. 12A is a diagram illustrating a compensation error in a situation of I x0 > 0, and FIG. 12B is a diagram illustrating a compensation error in a situation of I x0 ⁇ 0.
  • the sign of I x0 corresponds to the output current i xs of the inverter 30.
  • the voltage synthesis error due to the actual inverter nonlinearity ( ) Has a large slope near the zero current and has a shape in which the sign of the current changes rapidly. Then, the compensation error ( ) Has a shape of a pulse with a very large value near the zero current (zero current section).
  • the current offset error I x0 is an additional error according to the compensation voltage, and causes an error of compensation near the zero current.
  • control system 1 of FIG. 11 further includes an offset signal generator 150 in order to escape the compensation error in the zero current section caused by the current offset error.
  • the current offset error is related to implementation defects, and there may also be implementation differences other than the current offset error in the system. Therefore, it is impossible to accurately compensate for the compensation error due to the current offset error.
  • the offset signal generator 150 calculates an error (e.g., a current offset error) that causes an error in compensation to compensate for the error in compensation, and instead calculates an artificial voltage difference to escape the zero current section in which the error in compensation exists.
  • an error e.g., a current offset error
  • the artificially further provided additional voltage is referred to as an offset voltage, which is different from the logical measurement process.
  • the offset voltage is applied through an offset current corresponding to the corresponding voltage.
  • a positive offset voltage is additionally applied to the voltage command of the inverter 30 (eg, to which the compensation voltage is not applied or the compensation voltage is applied) in the zero current section.
  • the offset signal generator 150 further applies a negative offset voltage near the zero current.
  • the compensation error ( ) Has a negative pulse shape
  • the compensation error ( ) Has a positive pulse shape
  • FIG. 13 is a diagram showing the presence or absence of zero current clamping according to the rise/fall of the output current (i xs ) of the inverter when there is a positive current offset error
  • FIG. 14 is a diagram showing the presence or absence of zero current clamping when there is a negative current offset error. It is a diagram showing the presence or absence of zero current clamping according to the rise/fall of the current i xs. here, Denotes the phase voltage command of the inverter 30 at the neutral point s before being compensated by the compensation voltage.
  • the portion where the current becomes zero is a section in which the current is changed from negative to positive; And a section for converting from positive to negative.
  • the addition of a positive offset voltage facilitates the conversion of the inverter's output current (i xs ) from negative to positive. Therefore, the addition of the positive offset voltage in a state where there is a positive current offset error causes the output current (i xs ) of the inverter to more quickly leave the zero current section.
  • the offset voltage of the offset signal generator 150 in order for the offset voltage of the offset signal generator 150 to quickly escape the output current (i xs ) of the inverter 30 from the zero current section, whether the zero current section is a negative to positive transition section or positive After determining whether it is a transition period from to sound;
  • the output current (i xs ) of the inverter 30 must apply an appropriate offset voltage to facilitate escape from the corresponding section.
  • FIG. 15 is a diagram illustrating an internal structure of an offset signal generator 150 according to an embodiment of the present invention.
  • the offset signal generator 150 determines whether a phase current output from an arbitrary phase x of the inverter, that is, an output current i xs , rises or falls. When the output current (i xs ) rises, it reaches the zero current section that converts from negative to positive. When the output current (i xs ) falls, it reaches the zero current section that converts from positive to negative.
  • the offset signal generator 150 determines whether to rise or fall by comparing the phase current i xs with a preset reference, and outputs an offset voltage having a preset value.
  • the offset signal generator 150 is configured to determine that a falling time will come when the phase current i xs is greater than the first threshold current +I th. In addition, the offset signal generator 150 is further configured to determine that the rising timing will come when the phase current i xs is lower than the second threshold current -I th.
  • the offset signal generator 150 applies a current corresponding to the negative offset voltage, -I * offset to the measured phase current i xs when it is determined that the phase current i xs will fall; If it is determined that the phase current (i xs ) will rise, a current corresponding to the positive offset voltage, +I * offset is applied to the measured phase current (i xs ).
  • the offset signal generator 150 may be configured to switch with a path to which +I * offset or -I * offset is input in response to a determination operation, as shown in FIG. 20.
  • the operation of the offset signal generator 150 depends on the set values of I * offset and I th. If an inappropriate value is set to the values of I * offset and I th, it adversely affects performance improvement.
  • the I * offset is on three phases (x, y, z) as shown in Equation 15 below.
  • the current offset error of the output current (i xs ) measurement which can occur in the current sensor and the entire control system, must be set to a value greater than the maximum value of I xs,offset.
  • the maximum value of the current offset error is a value determined by the current measurement system. For example, a corresponding maximum value may be obtained and provided to a user when manufacturing an inverter.
  • the switch of the inverter is also a factor that causes an error between the logical measured value and the actual measured value.
  • the current offset error there is a current error due to a switching current ripple, which makes it difficult to accurately compensate for inverter nonlinearity.
  • the output inductance since the output inductance has an infinite value, it is assumed that the output current does not change during the switching period by the output inductance. However, in practice, the output inductance also has a finite value.
  • 16 is a diagram showing a current error due to a switching current pulsation.
  • Compensation for the voltage synthesis error due to inverter nonlinearity is determined by the output current (i xs) at the time of switching. This inaccuracy of current information at the time of switching becomes another cause of compensation errors.
  • the offset voltage (or a corresponding current (I * offset )) of the offset signal generator 150 is further set based on a current error due to the switching current pulsation. If the output inductance of the high frequency region on which the pulsation of the output current (i xs ) depends is L sh and the back EMF of the x-phase load is e xs , I * offset must be greater than the amount of current that can change at the time of switching. Assuming that the maximum output phase voltage of the inverter 30 is applied to the load, the lower limit of I * offset is expressed as [Equation 16].
  • L sh is the output inductance of the inverter
  • e xs is the back electromotive force of the x phase
  • V dc is the voltage provided to the inverter in FIG. 2
  • T s is the control operation (e.g., by transmission of a control signal) Represents the sampling period.
  • the lower limit value of I * offset should be set as the phase voltage output reference limited to the zero current section, where ZCC occurs in the low speed region, instead of the maximum phase voltage output reference. Then, the lower limit value of I * offset can be expressed as [Equation 17].
  • V xs,max denotes the maximum phase voltage output in the operation region in which zero current clamping is considered in the x phase among the three phases (x, y, z).
  • the offset signal generator 150 is further configured to output a smaller value among current values satisfying [Equation 15] and [Equation 17] as an offset current (I * offset).
  • 17 is a diagram illustrating a voltage applied by the offset signal generator 150 according to an embodiment of the present invention.
  • the peak value of the injected offset voltage May be expressed as an approximate value as follows.
  • the offset signal generator 150 is the peak voltage at 0.5 i * offset It is configured to have.
  • I th of the offset signal generator 150 is set to be smaller than the minimum value, I s,min of the magnitude of the phase current i s of the inverter, as shown in the following equation. This is because in the case of I th , it is a current that judges only the rise and fall of the current of the phase current (i s ) of the inverter.
  • the magnitude of the phase current i s is generally larger than the magnitude of the magnetizing current.
  • I s,min is equal to the magnitude of the magnetizing current. That is, the offset signal generator 150 determines whether the phase current i s rises/falls based on the magnitude of the magnetizing current.
  • I s,min when the load 50 is a synchronous motor, I s,min may be an arbitrarily designated minimum output current.
  • I th may be set to be greater than the knee point current, I knee of the voltage synthesis error due to inverter nonlinearity.
  • the knee point may be a voltage point included in a region where a sudden change occurs in a voltage synthesis error caused by a logically measured inverter nonlinearity.
  • the knee point is within the range of the point where the nonlinear resistance component becomes 0 (or the point at which the linear resistance component starts) from the point at which the increase of the voltage synthesis error component (e.g., nonlinear resistance component) decreases (inflection point). It can be any point.
  • the knee point may be a point corresponding to 90% of the maximum value of the voltage synthesis error due to inverter nonlinearity, and I knee represents a current corresponding to this voltage point.
  • I th is smaller than I knee , the sign of the offset command i * xs, offset may change when the zero current section is not clearly exceeded, and this may adversely affect the current and voltage waveforms.
  • the offset signal generator 150 receives output information of the inverter 30 and generates an offset voltage based on a preset I * offset and/or I th.
  • the offset signal generator 150 does not calculate the current offset error itself, and does not apply a signal that cancels the current offset error. Therefore, in order to overcome the system error, the conventional technique of accurately calculating the error and then compensating it with an inverse signal that cancels it is completely different from the conventional technique. Due to the offset voltage of the offset signal generator 150, the output current of the inverter 30 quickly leaves the zero current clamping situation, and as a result, occurs in the zero current section without canceling the current offset error, which is the cause of the zero current clamping. It is possible to minimize the influence of the compensation error
  • control system 1 having the compensator 130 and the offset signal generator 150 may be modified into various system structures.
  • control system 1 is the offset voltage generated by the offset signal generator 150 (that is, the corresponding current, I * offset ) is the output of the inverter 30 It may be configured to be applied to the compensator 130 together with the information, and to apply a compensation voltage based on these to the voltage command of the inverter 30.
  • FIG. 19 is a diagram illustrating a control system 1 according to another embodiment of the present invention
  • FIG. 20 is a diagram illustrating an internal structure of an offset signal generator 150 included in the control system 1 of FIG. 19. .
  • the offset signal generator 150 receives the output information of the inverter 30, based on the output information of the inverter 30, the offset voltage (that is, the corresponding current) to the voltage command of the inverter It is configured to apply.
  • the offset signal generator 150 is configured to directly apply an offset voltage to the voltage command of the inverter 30.
  • the phase current i xs is configured to directly apply an offset voltage allowing the zero current section to quickly escape.
  • the detailed components of the offset signal generator 150 of FIG. 20 are the same as those of the offset signal generator 150 of FIG. 15, detailed descriptions will be omitted.
  • the control signal finally applied in FIG. 19 includes a voltage command output from the command generator 110, a compensation voltage output from the compensator 130, and an offset voltage output from the offset signal generator 150.
  • 21 is a diagram illustrating a control system 1 according to another embodiment of the present invention.
  • the control system 1 of FIG. 21 is configured to generate a new compensation voltage in which the offset voltage is reflected in the compensation voltage, rather than generating an offset voltage separate from the compensation voltage.
  • the reference table of FIG. 21 shows the result of reflecting the offset voltage in the reference table of FIG. 11. Since the offset voltage used to generate the compensation signal depends on the rise or fall of the output current, the control system 1 of FIG. 21 includes a first reference table used when rising and a second reference table used when falling. May be.
  • the control system 1 configured to further apply the offset voltage is robust to errors in measurement of the output current of the inverter. It can also be applied to open-loop control without current command. For example, it can be used for V/F control, which is widely used in induction motors of general-purpose inverters. Furthermore, it has a distinct performance improvement in the low-frequency operation region where the zero current clamping phenomenon has a great influence on the performance.
  • control system 1 of FIGS. 11, 19 and 21 described above may include other components not described herein.
  • the control system 1 has a network interface, an input device for data entry, a sensor for receiving a physical signal, and an output device for display, printing or other data display, required to implement the embodiments. It may also include other hardware elements necessary for the operations described herein, such as storage devices (eg, memory) that store data or information.
  • the voltage synthesis error due to inverter nonlinearity is accurately calculated from the output current (i xs ) of the inverter 30 obtained from measurement (that is, the voltage synthesis error due to inverter nonlinearity is logical. Was assumed to be measured accurately).
  • generating the correct compensation voltage in the control system 1 is as important as applying the offset voltage. For example, if the value of the nonlinearity voltage synthesis error stored in the reference table of FIG. 11 is inaccurate, the above-described compensation error will be further increased, and the effect of applying the offset voltage will be halved.
  • control system 1 When the control system 1 has a three-phase load, the control system 1 has the same connection structure as when driving a general three-phase load, as shown in FIG. 4.
  • the controller 10 when a phase is set to 0 degrees in the stator coordinate system, the controller 10 is a current for measuring a voltage synthesis error due to inverter nonlinearity (hereinafter, “current for error measurement”), which are different from each other.
  • the negative rated current is output to the inverter 30 from the positive rated current for the load at an angle.
  • the error measurement current may be a d-axis current at a specific angle with respect to the dq-axis coordinate system.
  • the q-axis current of the error measurement current has a value of 0 (ie, 0A). That is, the current for error measurement may be a d-axis component of the current having the size of the rated current range of the load at the corresponding angle.
  • the error measurement current when the load 50 is a three-phase load, the error measurement current may be a d-axis current at at least one of three different angles.
  • the three angles have a difference of 120 degrees from each other.
  • the load 50 may be a three-phase motor load controlled on a synchronous coordinate system.
  • the three-phase motor load must be deactivated during the measurement process (rotor constrained state).
  • the error measurement current may be a d-axis current at an angle that is not activated even when the three-phase motor load is not constrained.
  • the error measurement current may be a d-axis current at three angles of -30 degrees, +90 degrees, and/or -150 degrees in terms of electric angles based on the dq-axis coordinate system of the stator.
  • 22A to 22C are conceptual diagrams of an equivalent circuit model in consideration of an inverter load according to an error measurement current according to an embodiment of the present invention.
  • FIG. 22A is an equivalent circuit model taking into account the inverter load when the error measurement current for the phase ab flows
  • FIG. 22B is an equivalent circuit model considering the inverter load when the error measurement current for the bc phase flows
  • FIG. This is an equivalent circuit model that considers the inverter load when the current for measuring the error of the phase flows.
  • the controller 10 applies a d-axis current at -30 degrees to the inverter 30 as an error measurement current based on the dq-axis coordinate system of the stator, as shown in Fig. 12A, the phase ab is energized.
  • the reference voltage command of the synchronous coordinate system of the inverter 30 ( ) can be expressed by the following equation.
  • the controller 10 applies the d-axis current at +90 degrees to the inverter 30 as an error measurement current based on the dq-axis coordinate system of the stator, as shown in FIG. 22B, the bc phase is energized. .
  • the controller 10 selects the current to be applied to the inverter 30 even when all three phases are connected in the controller 10 two phase) can be selectively energized.
  • D-axis voltage command calculated through this ( ) Contains information on the voltage synthesis error of the inverter nonlinearity in the two phases as follows.
  • the voltage synthesis error component due to the inverter nonlinearity and the linearity can be calculated through the following process.
  • the controller 10 applies the current for error measurement to the inverter 30, and the voltage synthesis error component ( , , ) And linear resistance components (R as , R bc , R cs ), respectively.
  • the controller 10 may obtain a stator resistance component in a process of measuring (or calculating) a voltage synthesis error due to inverter nonlinearity, and store the stator resistance component to be used to perform a control operation of the inverter 30. As a result, it is possible to more accurately measure a voltage synthesis error due to inverter nonlinearity.
  • 24A to 24C are diagrams showing experimental results according to the embodiment of FIG. 22.
  • one scale corresponds to 20 seconds.
  • the load 50 is an induction motor
  • the conditions of the experimental example are shown in Table 2.
  • One two-phase current control operation consists of a total of 121 steps, and in each step, a current for measuring an error at an angle for the two-phase current is applied to the inverter 30 at a corresponding current level for 1 second.
  • the current level is set to be large so that voltage fluctuations due to inverter nonlinearity can be observed relatively well.
  • FIG. 24A shows a nonlinearity error when energized through the ab phase
  • FIG. 24B is energized through the bc phase
  • FIG. 24C when energized through the ca phase.
  • Each experimental result is a graph of only the nonlinearity error part excluding the linear resistance component from the observation result based on the obtained stator component.
  • FIG. 25 is a graph showing a phase voltage command based on the experimental result of FIG. 24, and FIG. 26 is a diagram showing a voltage synthesis error due to inverter nonlinearity based on the phase voltage command of FIG. 25.
  • the estimated d-axis voltage (v ds e ) can be obtained. Then, the phase voltage can be restored from the obtained v ds e. For example, when the D-axis voltage command is obtained, the phase voltage command is restored as shown in FIG. 25.
  • the restored linear slope can be separated by a resistance component, and the voltage excluding the resistance component can be separated by a voltage synthesis error due to inverter nonlinearity. Then, a voltage synthesis error due to inverter nonlinearity as shown in FIG. 26 can be obtained.
  • Embodiments of the present invention are not limited to the experimental conditions described above.
  • a synchronous motor eg, IPM
  • the energization control for one or more consumes a different time (eg, about 20 seconds).
  • the error is calculated based on the output current of the inverter, and the voltage due to inverter nonlinearity is The synthesis error can be accurately measured. Then, by generating an accurate reference table, it is possible to improve the performance of the compensator 130.
  • a voltage synthesis error due to inverter nonlinearity can be calculated even when detailed information on components, such as a conduction voltage of a switch and an on/off delay of a gate driver, is not available.
  • voltage synthesis error due to inverter nonlinearity can be calculated even when the output of the inverter is only connected to the motor regardless of the type of the motor, such as an induction motor or a synchronous motor.
  • the most important parameter stator resistance component in all controls such as current control and motor control can also be obtained in the process of calculating the voltage synthesis error due to inverter nonlinearity.
  • the above-described angle value represents an exemplary value representing a relative vector relationship in a specific stator coordinate system in which a phase is set to 0 degrees of the stator coordinate system. It should be understood that the embodiments of the present invention can be applied in a manner similar to the above-described principle even when a phase other than the a phase is set to be deformed to 0 degrees of the stator coordinate system.
  • the error measurement current when the load 50 is not a three-phase motor load, the error measurement current may be a d-axis current at an angle other than an angle of -30 degrees.
  • 27A to 27C are diagrams illustrating phase current waveforms when there is no compensation voltage at all, when compensation without applying an offset voltage, and when an offset voltage is considered according to an experimental example of the present invention.
  • FIG. 27A is a diagram showing a phase current waveform when there is no compensation voltage
  • FIG. 27B is a diagram showing a phase current waveform when compensation is performed without an offset voltage applied
  • FIG. 27C is a diagram showing the phase current waveform when the offset voltage is also considered. It is a diagram showing a phase current waveform.
  • a waveform when a voltage synthesis error is not compensated during 3Hz operation (FIG. 27A)
  • a waveform when a compensation voltage matching the voltage synthesis error obtained based on FIG. 22 is compensated without an offset voltage ( A waveform (FIG. 27C) when the compensation voltage matching the voltage synthesis error obtained based on FIGS. 27B) and 22 was compensated with the offset voltage was tested.
  • the offset current (I * offset ) was set to 0.1 A
  • the threshold current (I th ) for determining rising and falling was set to 0.7 A.
  • 27A is a graph showing a three-phase current waveform when voltage synthesis error due to inverter nonlinearity is not compensated at all. Significantly distorted waveforms appear due to voltage synthesis errors.
  • FIG. 27B is a graph showing a three-phase current waveform when a voltage synthesis error due to inverter nonlinearity is compensated without offset modulation.
  • distortion is alleviated compared to Fig. 27A.
  • errors due to implementation differences, such as a current offset error of the inverter output current measurement still remain, and some distortion exists.
  • FIG. 28A is a diagram illustrating a comparison of THD results applying a compensation voltage and an offset voltage under a 2 kHz switching frequency condition according to an embodiment of the present invention
  • FIG. 28B is a 15 kHz switching frequency condition according to an embodiment of the present invention. This is a diagram comparing the THD results of applying the compensation voltage and offset voltage in.
  • FIG. 28A shows the THD result according to the operating frequency at the time of 2kHz switching
  • FIG. 28B shows the THD result according to the operation frequency at the time of 15kHz switching.
  • FIGS. 28A and 28B it can be seen that the embodiment of FIG. 11 has the lowest THD.
  • a clear THD improvement effect appears in a low operating frequency range and/or a high switching frequency setting.
  • 29A to 29C are diagrams illustrating waveforms of phase current, line-to-line voltage command, and actual line-to-line voltage after removing a switching waveform by a low-pass filter having a 400 Hz cutoff frequency according to another experimental example of the present invention.
  • FIG. 29A shows the waveform after removing the switching waveform with a low-pass filter having a 400 Hz cutoff frequency for the phase current, the line voltage command, and the actual line voltage when only the compensation voltage is applied
  • FIG. 29B is the compensation voltage and the first offset current applied.
  • the phase current, line voltage command, and actual line voltage are shown after removing the switching waveform with a low pass filter having a 400 Hz cutoff frequency
  • FIG. 29C shows the phase current and line voltage command when the compensation voltage and the second offset current are applied. And a waveform after removing the switching waveform by using a low-pass filter having a cutoff frequency of 400 Hz for the actual line voltage.
  • the line voltage is a line-to-line according to whether or not an offset voltage is applied to the compensation voltage after removing the PWM voltage by filtering the ab-phase voltage through a 400Hz primary RC filter. line)
  • the waveform of the voltage was acquired.
  • a control system for generating a control signal based on an offset voltage in FIGS. 11, 19, and 21 is a method of further injecting an offset voltage so that the ZCC can be more quickly escaped.
  • This is a form in which the voltage is injected according to the direction of the current when the phase current passes near the zero current, rather than a sine wave with a smooth sine wave of the actual measured phase voltage or line voltage when measuring the phase voltage when an alternating current is flowing through the motor. appear.
  • FIG. 29A shows the result of applying only the compensation voltage without applying the offset voltage
  • the control system for compensating for a voltage synthesis error due to inverter nonlinearity can maximize the performance of an inverter by accurately compensating for a voltage synthesis error due to the nonlinearity of the inverter. As a result, high industrial applicability can be expected in the power field using an inverter.

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Abstract

실시예들은, 인버터의 지령 신호에 기초한 제어 신호를 상기 인버터로 전송하는 제어기를 포함하고, 상기 제어기는: 상기 인버터의 출력 신호에 기초하여 인버터의 지령 신호를 생성하도록 구성된 지령 발생기; 및 상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 정보에서의 인버터 비선형성에 의한 전압 합성 오차를 결정하고, 그리고 보상 신호를 생성하도록 구성된 보상기;를 포함한 제어 시스템에 관련된다. 상기 제어 신호는 상기 보상 신호에 더 기초하거나, 또는 상기 보상 신호 및 상기 인버터의 출력 신호가 영전류 구간에서 벗어나도록 촉진하는 오프셋 신호에 더 기초한다. 또한, 상기 제어 시스템에서 상기 인버터가 3상 부하에 연결된 경우, 보다 정확하게 인버터 비선형성에 의한 전압 합성 오차를 측정할 수 있다.

Description

인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템
본 발명은 인버터 비선형성에 의한 전압 합성 오차를 보다 정확하게 측정하고, 측정된 전압 합성 오차를 보상하는 방법과 이 과정에서 필수적으로 이용 되는 전류 정보 측정 상의 오차를 능동적으로 극복할 수 있는 제어 시스템에 관련된다.
부하를 제어하기 위한 유용한 기기로 인버터가 있다. 인버터는 내부 스위치를 제어하여 입력 전력을 원하는 크기의 전압 및 주파수를 가지는 출력 전력으로 변환한다. 인버터의 출력 전압은 부하로 최적의 전력 에너지를 전달하기 위해 사용되며, 특히 부하가 모터인 경우에는 모터의 속도 및 토크 제어를 위해 사용된다. 인버터는 목적 및 구조에 따라 다양한 유형으로 구분되는데, 이 중 3상 전압형 인버터는 전력 분야에서 활용이 가장 많이 되는 유형의 인버터이다.
도 1은 일반적인 3상 전압형 2레벨 인버터의 한 상의 등가 모델의 개념도이고, 도 2는 일반적인 3상 2레벨 인버터의 일반적인 회로도이다.
일반적으로 3상 2레벨(level) 인버터의 하나의 상(phase)은 도 1과 같은 회로 구조로 표현될 수 있다. 한상에 대해서 인버터는, 다이오드와 트랜지스터로 구성된 스위치를 포함한다. 3상 2레벨 인버터는 도 2와 같이, 통상 도 1의 레그(leg)가 병렬로 3개 연결된 구조를 가진다.
이러한 3상 2레벨 인버터의 n단에서 출력하고자 하는 전압인 극전압(pole voltage) 지령(v xn *)과 상기 인버터에서 실제로 출력되는 극전압(v xn) 사이에 전압의 오차(δv xn)가 있는 경우, 상기 전압 오차(δv xn)는 아래의 수식으로 정의될 수 있다.
Figure PCTKR2020016029-appb-img-000001
상기 전압 오차(δv xn)는 인버터가 이상적(Ideal)인 전압원으로 동작하는 경우, 0의 값을 가진다. 그러나, 실제 인버터는 스위치에 전류가 흐를 때 발생하는 도통전압(Conduction voltage)과, 인버터의 암쇼트(Arm short) 현상을 방지하기 위한 데드타임(Dead time), 그리고, 인버터 스위치에 병렬로 기생하는 캐패시턴스(Parasitic capacitance, C p) 등을 가진다. 따라서 실제 인버터에서는 전술한 요소들로 인해 상기 전압 오차(δv xn)가 존재한다. 상기 전압 오차(δv xn)는 운전 상황에 따라 변하는 값을 가질 수도 있다. 통상적으로, 상기 전압 오차(δv xn)를 발생시키는 인버터의 특성은 인버터 비선형성(Nonlinearity)으로 지칭된다. 상기 전압 오차(δv xn)는 발생 특성에 따라 스위치 도통전압으로 인한 전압 오차, 데드타임으로 인한 전압 오차와 같은 다수의 전압 오차를 포함하며, 인버터 비선형성에 의한 전체적인 전압 오차는 인버터 비선형성에 의한 전압 합성 오차로 지칭된다.
이러한 인버터 비선형성에 의한 전압 합성 오차(δv xn)는 인버터의 제어 성능을 저하시키는 열화 요소이다.
먼저, 전압 합성 오차(δv xn)는 인버터의 전류 제어 성능을 저하시킨다. 전류 제어 성능이 저하되는 경우, 가청 소음이 증가하거나, 전류 THD(Total Harmonic Distortion)가 증가하거나, 또는 인버터의 부하가 전동기 부하인 경우에는 토크 맥동(Ripple)이 증가하는 등의 성능 저하 결과를 초래한다. 특히, 각 상의 전류가 영(Zero)전류 지점을 지날 때, 인버터 비선형성에 의한 전압 합성 오차(δv xn)는 상 전류(phase current)가 영전류 근처에 계속 머물게 하는 영전류 클램핑(ZCC, Zero Current Clamping) 현상 또한 초래한다.
나아가, 인버터의 출력 전압 자체를 다시 제어 정보로 활용하는 경우 인버터 비선형성에 의한 전압 합성 오차(δv xn)는 제어 안정성(Stability)도 저하 시킬 수 있다. 인버터의 출력 전압 자체를 다시 제어 정보로 활용하는 경우는, 예를 들어, 엔코더(Encoder), 레졸버(Resolver)등과 같은 전동기의 회전자 위치 센서(Position sensor)를 부착하지 않는 센서리스(Sensorless) 제어의 경우, 전동기 고장 판단 등을 위하여 출력 전압 정보를 이용한 각종 관측기(Observer)를 구성하는 경우, 또는 전동기의 기본 토크를 제어하는 전류 이외에 추가적인 전압/전류 신호를 주입하여 전동기를 제어하는 신호를 주입하여 제어하는 경우 등이 있을 수 있다. 이들 경우에서 인버터의 출력 전압 정보가 제어를 위해 활용된다. 하지만, 가격 문제 및 기술적 문제 때문에, 직접 센서 등을 통해 인버터의 출력 전압을 실제로 측정하고 그 실제 측정 결과(즉, 실제 출력 전압 정보)를 제어 신호로 사용하는 경우 대신에, 인버터에 인가한 전압 지령을 제어 신호를 위한 출력 정보로 사용하는 것이 일반적이다. 전압 지령을 제어 신호로 그대로 사용하면, 인버터 비선형성에 의한 전압 합성 오차(δv xn)로 인해, 인버터의 전압 지령과 실제 출력 전압이 상이하게 된다. 그러면, 센서리스 제어, 각종 관측기 및 신호 주입 제어의 경우에 시스템 제어 성능을 크게 악화시킨다.
또한, 인버터 비선형성에 의한 전압 합성 오차(δv xn)는 전류 궤환(Feedback)에 의한, 폐루프(Closed loop) 전류 제어를 사용하지 않는 유도전동기 V/F 제어에 있어 제어 성능이 크게 악화되며, 상기 전압 합성 오차(δv xn)를 정확하게 보상하지 않는다면 기동 및 저속 운전이 거의 불가능하게 된다.
한편, 개루프(Open loop) 제어의 경우엔 상 전류(phase current)를 직접 제어하지 않기 때문에, 영전류 클램핑 현상이 더욱 두드러진다. 특히 운전 주파수가 1Hz미만인 극저속(Extreme low speed) 영역에서는 전류가 영전류 근처에서 벗어나지 못하는 현상이 발생하기도 한다. 현재 범용(General purpose) 인버터의 상당수가 제어의 간편함과 범용성을 이유로, 폐루프 전류 제어를 활용한 벡터 제어 대신에, 개루프 V/F 제어를 활용하는 경우가 많은데, 인버터 비선형성에 의한 전압 합성 오차(δv xn)는 이 개루프 V/F 제어에서 성능 저하의 주된 원인이 된다.
이러한 문제점을 피하기 위해, 미리 설정해둔 운전 정보와 스위치의 제조사로부터 제공되는 사전 정보 등에 기반하여 이론적으로 인버터 비선형성으로 인한 전압 합성 오차를 계산하고, 이론적으로 계산된 값에 대응하는 보상 전압을 제어 신호에 인가하는, 인버터 비선형성에 의한 전압 합성 오차(δv xn) 보상 방식이 있을 수 있다.
도 3은 인버터의 출력 전류(i xs)에 따른 보상 전압을 도시한 그래프이고, 도 4는, 인버터의 전압 지령에 인가한 보상 전압과 실제 비선형성에 의한 전압 합성 오차 사이에 차이가 있는 경우 발생하는 보상 후 오차전압을 도시한 그래프이다.
인버터 비선형성에 의한 전압 합성 오차는 인버터의 임의의 상 x의 출력 전류(i xs)에 대해 원점 대칭의 개형을 갖는다. 그러면 보상 전압 또한 전류의 방향과 크기가 원점 대칭의 형태를 가진다.
도 3에서 파란색 선이 실제 인버터 비선형성에 의한 전압 합성 오차다. 측정된 전압 합성 오차 값이 시스템 설계 값(또는 전류 측정 값)에 기초하여 계산된다. 측정된 인버터 비선형성에 의한 전압 합성 오차가 도 3의 빨간색 파형으로 계산되면, 실제 인버터 비선형성에 의한 전압 합성 오차를 상쇄하기 위해 인가되는 보상 전압은 실제 오차에 근사한 전압이다. 그러면, 보상 결과는 도 4와 같이 추가 오차를 초래한다. 이 보상 전압에 따른 추가 오차는 도 4에서와 같이 영전류에서 급격한 변화를 보이는 파형을 갖는 그래프로 나타난다.
도 4에 도시된 것과 같이, 보상 전압과 인버터 비선형성에 의한 전압 합성 오차 사이의 차이는 영전류 근처에서 상 전류(i xs)를 왜곡하게 만든다. 정현파 전압 지령을 사용하는 경우, 실제 인버터 비선형성에 의한 전압 합성 오차 및 이에 근사한 보상 전압이 원점 대칭 형태를 가지므로, 그 둘 사이의 차이도 마찬가지로 원점 대칭의 형태를 가진다. 근사한 보상 전압에 따른 추가 오차는 상 전류(i xs)의 상승 또는 하강에서 동일한 영향을 미치게 되어, 상 전류(i xs)에 홀수 고조파를 유발하게 된다. 또한, 보상 전압 또는 실제 전압 합성 오차가 원점 대칭이 아니면, 상 전류(i xs)의 파형에 짝수 고조파가 유발된다.
따라서, 준비된 인버터에 대해서 비선형성에 의한 전압 합성 오차를 직접 측정한 뒤, 측정된 값에 대응하는 전압을 보상하는 방식이 있을 수 있다. 특허문헌 1(공개특허공보 제10-2017-0015946호)은 각 상의 전류를 측정하여 인버터 비선형성에 의한 전압 합성 오차를 계산하고, 계산된 전압 합성 오차를 보상 전압으로 결정한 뒤, 인버터의 전압 지령에 해당 보상 전압을 인가한다.
그러나, 제어 시스템을 구현하는데 있어서 설계와 실제 구현 사이의 괴리(구현 결함)가 있을 수 있다. 그러면, 정확하게 측정했다고 생각되는 측정 전류 값에 구현 결함에 따른 차이가 있을 수 있다.
상기 구현 결함은, 예를 들어 인버터 출력 전류의 측정 오차(예컨대, 오프셋(offset)/스케일(scale) 오차 전류), DC link 전압의 변화, 스위치 내부 온도 변화로 인한 도통 전압 또는 on/off 지연, 게이트 드라이버의 온도/운전 조건 변화로 인한 신호 전달 지연 등을 포함한다. 이들 요소는 모두 인버터 비선형성에 의한 전압 합성 오차를 보상할 때 악영향을 미친다. 측정 값에 기초한 보상 전압과 실제 인버터 비선형성에 의한 전압 합성 오차 사이의 차이를 유발하여, 보상의 오차가 발생하기 때문이다. 특히 인버터 출력 전류 측정에서 발생하는, 전류 오프셋 오차는 영전류 근처에서 완전한 보상을 방해한다.
즉, 인버터 비선형성에 의한 전압 합성 오차를 최대한 보상하기 위해서는 시스템 내 인버터 비선형성에 의한 저압 합성 오차를 정확하게 측정하는 것, 그리고 구현 결함의 영향을 최소화하는 것이 요구된다.
본 발명의 실시예들에 의하면, 정확한 보상 전압을 결정하기 위해 시스템 내 인버터 비선형성에 의한 전압 합성 오차를 논리적으로 정확하게 측정, 및/또는 구현 결함의 영향을 최소화하도록 논리적 측정에 따른 보상 전압에 인위적인 전압을 추가로 인가함으로써, 인버터 비선형성에 의한 전압 합성 오차를 최대한 보상하는 방법 및 이를 수행하는 제어 시스템을 제공할 수 있다.
본 발명의 일 측면에 따른 인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템은: 인버터의 지령 신호 및 보상 신호에 기초한 제어 신호를 상기 인버터로 전송하는 제어기를 포함하고, 상기 제어기는:상기 인버터의 출력 신호에 기초하여 인버터의 지령 신호를 생성하도록 구성된 지령 발생기; 및 상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 정보에서의 인버터 비선형성에 의한 전압 합성 오차를 결정하고, 그리고 보상 신호를 생성하도록 구성된 보상기;를 포함할 수 있다. 여기서, 상기 제어 신호는 상기 보상 신호에 더 기초하거나, 또는 상기 보상 신호 및 상기 인버터의 출력 신호가 영전류 구간에서 벗어나도록 촉진하는 오프셋 신호에 더 기초할 수도 있다.
일 실시예에서, 상기 제어기는: 상기 인버터의 출력 전류에 기초하여 상기 오프셋 신호를 생성하도록 구성된 오프셋 신호 발생기를 더 포함할 수 있다.
일 실시예에서, 상기 오프셋 신호 발생기는, 상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 전류의 상승 또는 하강을 판단하고; 상기 인버터의 출력 전류가 상승할 것으로 판단할 경우 음의 오프셋 신호를 출력하고, 상기 인버터의 출력 전류가 하강할 것으로 판단할 경우, 양의 오프셋 신호를 출력하도록 더 구성될 수 있다.
일 실시예에서, 상기 오프셋 신호 발생기는, 상기 인버터의 출력 전류가 제1 임계 기준, +I th 보다 큰 경우, 상기 인버터의 출력 전류가 하강할 것으로 판단하고, 그리고 상기 인버터의 출력 전류가 제2 임계 기준, - I th보다 작은 경우, 상기 인버터의 출력 전류가 상승할 것으로 판단하도록 구성될 수 있다.
일 실시예에서, 상기 임계 기준의 값, I th는 다음의 수학식을 만족하는 값으로 설정될 수 있다.
[수학식]
Figure PCTKR2020016029-appb-img-000002
여기서, I s,min은 상기 인버터의 상 전류의 최소 값을 나타낸다.
일 실시예에서, 상기 임계 기준의 값, I th는 특정 전압 포인트에 대응하는 전류의 값 보다 크도록 설정되며, 상기 특정 전압 포인트는, 상기 인버터의 비선형 저항 성분이 변곡하는 전압 포인트에서 상기 인버터의 비선형 저항 성분이 0이 되는 전압 포인트 사이에 위치할 수 있다.
일 실시예에서, 상기 오프셋 신호가 전류 신호, I * offset인 경우, 상기 오프셋 신호는, 다음의 수학식을 만족하도록 값을 갖도록 설정될 수 있다.
[수학식]
Figure PCTKR2020016029-appb-img-000003
여기서, L sh는 인버터의 출력 인덕턴스이고, e xs는 x상의 역기전력이며, Vdc는 상기 인버터에 제공되는 전압이고, Ts는 제어 신호를 전송하는, 샘플링 한 주기를 나타낸다.
일 실시에예서, 상기 오프셋 신호가 전류 신호, I * offset인 경우, 3상(x, y, z) 상에서 전류 센서 및 전체 제어 시스템에서 발생할 수 있는 출력 전류(i xs) 측정의 전류 오프셋 오차, I xs,offset의 최대값 보다 큰 값으로 설정되며,
상기 오프셋 신호가 다음의 수학식 1 및 수학식 2를 만족하는 하는 경우, 상기 오프셋 신호 발생기는 상기 수학식 1 및 수학식 2를 만족하는 전류 값 중 보다 작은 전류 값을 상기 오프셋 신호가 갖도록 설정될 수도 있다.
[수학식 1]
Figure PCTKR2020016029-appb-img-000004
[수학식 2]
Figure PCTKR2020016029-appb-img-000005
여기서, L sh는 인버터의 출력 인덕턴스이고, Ts는 샘플링 한 주기를 나타내고, V xs,max는 3상(x,y,z) 중 x상에서 ZCC를 고려하고 있는 운전 영역에서의 최대 상전압 출력을 나타내고, e xs는 3상(x,y,z) 중 x상의 역기전력을 나타낸다.
일 실시예에서, 상기 인버터가 유도 전동기에 출력 신호를 인가하는 경우, I s,min는 인버터의 상 전류(i s)의 크기의 최소값으로서, 상기 I s,min 는 유도 전동기의 자화 전류의 크기를 가질 수도 있다.
일 실시예에서, 상기 제어기는, 상기 오프셋 신호가 인가된 상기 보상 신호를 상기 지령 신호에 인가하거나, 또는 상기 보상 신호 및 상기 오프셋 신호를 지령 신호에 인가하도록 구성될 수도 있다.
일 실시예에서, 상기 오프셋 신호 발생기는, 판단 결과에 응답하여, 상기 음의 오프셋 신호가 출력되는 제1 경로 또는 상기 양의 오프셋 신호가 출력되는 제2 경로를 선택적으로 연결하도록 구성될 수도 있다.
일 실시예에서, 상기 제어기는, 인버터의 출력 전류와 인버터 비선형성에 의한 전압 합성 오차 사이의 대응 관계를 기록한 참조표를 저장하며, 수신한 인버터의 출력 정보에 포함된, 상기 인버터의 출력 전류에서의 인버터 비선형성에 의한 전압 합성 오차를 상기 참조표로부터 검색하도록 더 구성될 수도 있다.
일 실시예에서, 상기 보상기는 상기 전압 합성 오차에 대응한 신호 및 오프셋 신호에 기초한 상기 보상 신호를 생성하고, 상기 제어기는 상기 보상 신호를 상기 지령 신호에 인가할 수도 있다.
일 실시예에서, 상기 제어기는, 상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 전류의 상승 또는 하강을 판단하고, 그리고 상기 지령 신호에 인가될 상기 보상 신호를 결정하기 위해, 상기 인버터의 출력 전류가 상승할 경우 제1 참조표로부터 상기 보상 신호를 검색하거나, 또는 상기 인버터의 출력 전류가 하강할 경우 제2 참조표로부터 상기 보상 신호를 검색할 수도 있다. 상기 제1 참조표는, 상기 인버터의 출력 전류가 상승하는 파형을 포함한, 해당 인버터의 출력 전류에 대한 인버터 비선형성에 의한 전압 합성 오차와 상기 인버터의 출력 전류가 상승할 때의 오프셋 전류에 기초한 해당 보상 신호를 기록하고, 상기 제2 참조표는, 상기 인버터의 출력 전류가 하강하는 파형을 포함한, 해당 인버터의 출력 전류에 대한 인버터 비선형성에 의한 전압 합성 오차와 상기 인버터의 출력 전류가 하강할 때의 오프셋 전류에 기초한 해당 보상 신호를 기록한 것이다.
일 실시예에서, 상기 제어 시스템은 인버터의 지령 신호 및 보상 신호에 기초한 제어 신호를 상기 인버터로 전송하는 제어기를 포함하고, 상기 제어기는: 상기 인버터의 출력 신호에 기초하여 인버터의 지령 신호를 생성하도록 구성된 지령 발생기; 및 상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 정보에서의 인버터 비선형성에 의한 전압 합성 오차를 결정하고, 그리고 상기 보상 신호를 생성하도록 구성된 보상기를 포함하되, 상기 인버터가 3상 부하에 출력 신호를 인가하도록 연결된 경우에서, 상기 보상 신호는, 상기 3상 부하를 비활성화 시키면서 상기 3상 중 2상을 통전시키는 전류를 상기 인버터에 인가하여 획득된, 인버터 비선형성에 의한 전압 합성 오차에 대응하는 신호일 수 있다.
일 실시예에서, 상기 2상을 통전시키는 전류는, 상기 3상 중 제1 상(phase)이 고정자 좌표계의 0도로 설정된 상태에서, 서로 상이한 세 각(angle) 중 적어도 하나의 각에서의 d축 전류로서, q축 크기는 0의 값을 가지며, 상기 제1 상은 다른 제2 및 제3 상과 서로 ±120도 간격을 가질 수 있다.
일 실시예에서, 상기 2상을 통전시키는 전류는, 상기 3상 부하가 전동기인 경우, 고정자의 dq축 좌표계를 기준으로, 전기각으로 -30도, +90도, 및 -150도의 세 각도에서의 d축 전류 중 적어도 하나로서, -30도에서의 d축 전류는 제1 및 제2상을 통전하고, +90도에서의 d축 전류는 제2 및 제3 상을 통전하며, -150도에서의 d축 전류는 제3 및 제1 상을 통전하는 전류일 수 있다.
일 실시예에서, 상기 제1 상이 a상, 상기 제2 상이 b상 및 상기 제3 상이 c상인 경우, ab상, bc상 및 ca상에서의 d축 전압 지령(
Figure PCTKR2020016029-appb-img-000006
)은 각각 다음의 수학식으로 산출될 수 있다.
[수학식]
Figure PCTKR2020016029-appb-img-000007
여기서, s는 각 상에서의 중성점을 나타내고, v xn는 x상에서의 극전압, i xs는 x상에서의 상 전류, δv xn는 각 상에서의 인버터 비선형성에 의한 전압 합성 오차, 및 R xs는 각 상에서의 고정자 저항을 나타낸다.
일 실시예에서, 상기 2상을 통전시키는 전류는, 상기 3상 부하의 양의 정격 전류에서 음의 정격 전류 범위 내에서 단계별로 인가되며, 각 단계는 DC 정상 상태에 도달하는 시간으로 이루어질 수 있다.
일 실시예에서, 상기 제어 시스템은 상기 인버터의 출력 전류에 기초하여 오프셋 신호를 생성하도록 구성된 오프셋 신호 발생기를 더 포함할 수도 있다. 상기 제어 신호는 상기 오프셋 신호에 더 기초하는 것일 수도 있다.
본 발명의 일 실시예에 의하면, 인버터의 출력 전류에 대한 보상 전압을 인가하는 제어 시스템은, 구현 결함에 따른 보상의 오차가 발생하는 전류 영역을 신속하게 탈출하도록 구성된다.
그 결과, 정확한 값을 산출하는 것이 실질적으로 불가능한 구현 결함에 따른 오차가 있음에도 불구하고, 구현 결함에 따른 오차로부터의 보상 방해를 최소화할 수 있다. 예를 들어, 상기 제어 시스템은 인버터의 출력 전류의 측정 내 오차에 강인하다. 또한, 전류 지령이 없는 개루프(open-loop) 제어에서도 적용될 수 있으며 영전류 클램핑 현상이 성능에 많은 영향을 미치는 저주파수 운전 영역에서 뚜렷한 성능 개선을 가진다.
본 발명의 다른 일 실시예에 의하면, 인버터의 결선을 변경할 필요가 없고, 그리고 인버터의 출력 전압을 측정할 필요 없이, 인버터의 출력 전류에 기초하여 오차를 계산하여, 인버터 비선형성에 의한 전압 합성 오차를 논리적으로 정확하게 측정할 수 있다.
또한, 상(phase) 스위치의 도통 전압, 데드타임, 및 저항의 불균형이 존재하는 경우에도 이들에 의한 오차를 계산하고 구분할 수 있다. 특히, 스위치의 도통 전압, 게이트 드라이버의 온/오프 딜레이 등과 같은, 구성요소의 상세한 정보가 없는 경우에도 인버터 비선형성에 의한 전압 합성 오차를 계산할 수 있다.
나아가, 유도 전동기, 동기 전동기 등과 같은, 전동기의 종류에 관계없이 인버터의 출력이 전동기에 연결만 되어 있는 경우에도 인버터 비선형성에 의한 전압 합성 오차를 계산할 수 있다.
또한, 전류 제어, 전동기 제어 등의 모든 제어에서 가장 중요한 파라미터 고정자 저항 성분도 인버터 비선형성에 의한 전압 합성 오차를 계산하는 과정에서 얻을 수 있다.
만약 전류 전압 센서에 약간의 크기(scale) 오차가 있는 경우에도, 동일한 센서를 인버터의 비선형성에 의한 전압 합성 오차의 계산 및 부하의 제어를 위해 사용하는 경우 이 크기 오차는 부하의 제어에 영향을 주지 않는다.
본 발명의 효과들은 이상에서 언급한 효과들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 청구범위의 기재로부터 해당 기술분야의 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명 또는 종래 기술의 실시예의 기술적 해결책을 보다 명확하게 설명하기 위해, 실시 예에 대한 설명에서 필요한 도면이 아래에서 간단히 소개된다. 아래의 도면들은 본 명세서의 실시 예를 설명하기 목적일 뿐 한정의 목적이 아니라는 것으로 이해되어야 한다. 또한, 설명의 명료성을 위해 아래의 도면 들에서 과장, 생략 등 다양한 변형이 적용된 일부 요소들이 도시될 수 있다.
도 1은 일반적인 3상 2레벨 인버터의 한 상의 등가 모델의 개념도이다.
도 2는 일반적인 3상 2레벨 인버터의 일반적인 회로도이다.
도 3은 인버터의 출력 전류에 따른 보상 전압을 도시한 그래프이다.
도 4는, 인버터의 전압 지령에 인가한 보상 전압과 실제 비선형성에 의한 전압 합성 오차 사이에 차이가 있는 경우 발생하는 보상 후 추가 오차전압을 도시한 그래프이다.
도 5는, 3상 부하에 연결된 도 2의 인버터에서 x 상의 전동기 부하를 포함한 등가 모델의 개념도이다.
도 6은, 도 5의 2레벨 인버터에서 전류의 방향 및 스위치의 상태에 따른 도통 경로를 도시한 도면이다.
도 7은 도 5의 등가 모델에서 스위치의 도통 전압을 도시한 도면이다.
도 8은, 인버터 스위치에 병렬로 기생하는 캐패시턴스를 고려한 인버터의 x상의 등가 모델의 개념도이다.
도 9a는 데드 타임이 설정되고 상 전류(i xs)가 양의 방향으로 흐르는 경우 인버터의 각 상에서 전류 방향에 따른 도통 경로를 도시한 도면이고, 도 9b는 데드 타임이 설정되고 상 전류(i xs)가 음의 방향으로 흐르는 경우 인버터의 각 상에서 전류 방향에 따른 도통 경로를 도시한 도면이다.
도 10은 데드 타임에 의한 전압 오차를 예시적으로 도시한 그래프이다.
도 11은, 본 발명의 일 실시 예에 따른, 제어 시스템의 블록도이다.
도 12a는 I x0 > 0의 상황에서 인버터 출력 전류 측정에 전류 오프셋 오차가 있는 경우 보상의 오차를 설명하기 위한 도면이고, 도 12b는 I x0 < 0의 상황에서 인버터 출력 전류 측정에 전류 오프셋 오차가 있는 경우 보상의 오차를 설명하기 위한 도면이다.
도 13은 양의 전류 오프셋 오차가 있는 경우 인버터의 출력 전류(i xs)의 상승/하강에 따른 영전류 클램핑의 유무를 도시한 도면이다.
도 14는 음의 전류 오프셋 오차가 있는 경우 인버터의 출력 전류(i xs)의 상승/하강에 따른 영전류 클램핑의 유무를 도시한 도면이다.
도 15는, 본 발명의 일 실시 예에 따른, 오프셋 신호 발생기의 내부 구조도이다.
도 16은 스위칭 전류 맥동으로 인한 전류 오차를 도시한 도면이다.
도 17은, 본 발명의 일 실시 예에 따른, 오프셋 신호 발생기에 의해 인가되는 전압을 도시한 도면이다.
도 18는, 본 발명의 일 실시 예에 따른, knee point를 설명하기 위한 도면이다.
도 19는, 본 발명의 다른 일 실시 예에 따른, 제어 시스템을 도시한 도면이다.
도 20은, 도 19의 제어 시스템에 포함된 오프셋 신호 발생기의 내부 구조도이다.
도 21은, 본 발명의 또 다른 일 실시 예에 따른, 제어 시스템을 도시한 도면이다.
도 22a는, 본 발명의 일 실시예에 따른, ab상에 대한 오차 측정용 전류가 흐를 경우 인버터 부하를 고려한 등가 회로 모델이고, 도 22b는, 본 발명의 일 실시예에 따른, bc상에 대한 오차 측정용 전류가 흐를 경우 인버터 부하를 고려한 등가 회로 모델이며, 도 22c는, 본 발명의 일 실시예에 따른, ca상에 대한 오차 측정용 전류가 흐를 경우 인버터 부하를 고려한 등가 회로 모델이다.
도 23은, 도 22의 오차 측정용 전류를 사용하여 전압 합성 오차를 측정 가능한 시스템 모델을 도시한 개념도이다.
도 24a 내지 도 24c는 도 22a 내지 도 22c의 실시 예에 따른 실험 결과를 각각 도시한 도면이다.
도 25는, 도 24의 실험 결과에 기초한 상 전압 지령을 도시한 그래프이다.
도 26은, 도 25의 상전압 지령에 기초한 인버터 비선형으로 인한 전압 합성 오차를 도시한 도면이다.
도 27a는, 본 발명의 일 실험예에 따른, 보상 전압이 전혀 없을 때의 상전류 파형을 도시한 도면이고, 도 27b는, 본 발명의 일 실험예에 따른, 오프셋 전압이 인가되지 않은 채 보상할 때의 상전류 파형을 도시한 도면이며, 도 27c는, 본 발명의 일 실험예에 따른, 오프셋 전압까지 고려했을 때의 상전류 파형을 도시한 도면이다.
도 28a는, 본 발명의 일 실시예에 따른, 2kHz 스위칭 주파수 조건에서 보상 전압, 오프셋 전압을 적용한 THD 결과를 비교한 도면이고, 도 28b는, 본 발명의 일 실시예에 따른, 15kHz 스위칭 주파수 조건에서 보상 전압, 오프셋 전압을 적용한 THD 결과를 비교한 도면이다.
도 29a는, 본 발명의 또 다른 일 실험에에 따른, 보상 전압만을 인가한 경우 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시한 도면이고, 도 29b는, 본 발명의 또 다른 일 실험예에 따른, 보상 전압 및 제1 오프셋 전류를 인가한 경우 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시한 도면이며, 도 29c는, 본 발명의 또 다른 실험 예에 따른, 보상 전압 및 제2 오프셋 전류를 인가한 경우 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시한 도면이다.
여기서 사용되는 전문 용어는 단지 특정 실시 예를 언급하기 위한 것이며, 본 발명을 한정하는 것을 의도하지 않는다. 여기서 사용되는 단수 형태들은 문구들이 이와 명백히 반대의 의미를 나타내지 않는 한 복수 형태들도 포함한다. 명세서에서 사용되는 "포함하는"의 의미는 특정 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분을 구체화하며, 다른 특성, 영역, 정수, 단계, 동작, 요소 및/또는 성분의 존재나 부가를 제외시키는 것은 아니다.
다르게 정의하지는 않았지만, 여기에 사용되는 기술용어 및 과학용어를 포함하는 모든 용어들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 일반적으로 이해하는 의미와 동일한 의미를 가진다. 보통 사용되는 사전에 정의된 용어들은 관련기술문헌과 현재 개시된 내용에 부합하는 의미를 가지는 것으로 추가 해석되고, 정의되지 않는 한 이상적이거나 매우 공식적인 의미로 해석되지 않는다.
후술하는 본 발명에 대한 상세한 설명은, 본 발명이 실시될 수 있는 특정 실시 예를 예시로서 도시하는 첨부 도면을 참조한다. 이들 실시 예는 해당 기술분야의 통상의 기술자가 본 발명을 실시할 수 있기에 충분하도록 상세히 설명된다. 본 발명의 다양한 실시 예는 서로 다르지만 상호 배타적일 필요는 없음이 이해되어야 한다. 예를 들어, 여기에 기재되어 있는 특정 형상, 구조 및 특성은 일 실시 예에 관련하여 본 발명의 정신 및 범위를 벗어나지 않으면서 다른 실시예로 구현될 수 있다.
또한, 각각의 개시된 실시 예 내의 개별 구성요소의 위치 또는 배치는 본 발명의 정신 및 범위를 벗어나지 않으면서 변경될 수 있음이 이해되어야 한다. 따라서, 후술하는 상세한 설명은 한정적인 의미로서 취하려는 것이 아니며, 본 발명의 범위는, 적절하게 설명된다면, 그 청구항들이 주장하는 것과 균등한 모든 범위와 더불어 첨부된 청구항에 의해서만 한정된다. 도면에서 유사한 참조부호는 여러 측면에 걸쳐서 동일하거나 유사한 기능을 지칭한다.
본 발명을 설명하기에 앞서, 인버터 비선형성에 의한 전압 합성 오차에 대해 간단히 살펴본다. 위에서 서술한 바와 같이, 인버터 비선형성에 의한 전압 합성 오차는 스위치 도통 전압으로 인한 오차, 및/또는 데드 타임으로 인한 오차를 포함한다.
도 5는, 3상 부하에 연결된 도 2의 인버터에서 x 상의 전동기 부하를 포함한 등가 모델의 개념도이다.
다시 도 2를 참조하면, 3상 2레벨 인버터는 3상 부하로 전압을 출력한다. R-L, Back EMF 부하 등과 같은 3상 부하의 경우, 도 2의 인버터에서 각 상은 도 5의 등가모델로 모델화될 수 있다. 도 5에서 x는 임의의 상을 나타내며, s는 각 상들의 부하의 중성점이다. 중성점(s)이 3상 외의 다른 노드에 연결되어 있지 않는 경우, 3상에서 흐르는 전류의 합은 0이다(i as + i bs + i cs = 0).
한 상에서 전류의 방향과 스위치의 상태에 따라서 도통 전압이 결정된다. 임의의 상(x)의 레그에서 윗상 스위치가 켜져 있는 상태를 S x=1, 아랫상 스위치가 켜져 있는 상태를 S x=0이라 정의한다. 레그 전류의 도통 경로는 스위치의 온/오프 상태 및 상 전류(i xs) 방향에 의존한다.
도 6은, 도 5의 2레벨 인버터에서 전류의 방향 및 스위치의 상태에 따른 도통 경로를 도시한 도면이다. 도 6에서 상 전류(i xs)는 출력 방향이 양(+)의 방향으로 지정된다.
도 6을 참조하면, 윗상 스위치가 켜져 있는 상태에서 상 전류(i xs)가 양의 방향으로 흐르는 경우, 트랜지스터(예컨대, IGBT)의 도통 전압이 생긴다. 반면, 윗상 스위치가 켜져 있는 상태에서 상 전류(i xs)가 음의 방향으로 흐르는 경우, 다이오드의 도통 전압이 생긴다. 다른 한편, 아랫상 스위치가 켜져 있는 상태에서 상 전류(i xs)가 양의 방향으로 흐르는 경우 다이오드의 도통 전압이 생긴다. 반면 아랫상 스위치가 켜져 있는 상태에서 상 전류(i xs)가 양의 방향으로 흐르는 경우, 트랜지스터의 도통 전압이 생긴다.
이와 같이, 인버터의 스위치 도통 전압(v SW)은 전류가 흐를 때 트랜지스터(IGBT, MOSFET 등) 또는 다이오드에 발생하는 전압으로 정의된다.
예를 들어, 상 전류(i xs)에서의 윗상 스위치 도통 전압의 함수는 다음의 수식으로 나타낼 수 있다.
Figure PCTKR2020016029-appb-img-000008
여기서, v Transistor(i xs)는 상 전류(i xs)에서의 트랜지스터 도통 전압의 함수이고, v Diode(i xs)는 상 전류(i xs)에서의 다이오드 도통 전압의 함수를 나타낸다.
도 7은 도 5의 등가 모델에서 스위치의 도통 전압을 도시한 도면이다.
도 7에 도시된 바와 같이, 상 전류(i xs)가 음의 방향인 경우 음의 스위치 도통 전압이 발생한다.
이 스위치 도통 전압 함수 v SW(i sw)를 이용하면, 스위칭 한 주기 동안의 평균 도통 전압을 구할 수 있다. 여기서, 스위치 한 주기는 온(S x=1) 상태 및 오프(S x=0) 상태를 포함한다.
먼저 스위치 한 주기 중 윗상 스위치가 켜져 있는 비율을 D x라 할 때, 이상적인 경우의 인버터 스위칭 한 주기 평균 출력 전압 v xn *은 다음의 수식으로 결정된다.
Figure PCTKR2020016029-appb-img-000009
반면 인버터의 도통 전압을 고려할 때, 전류가 스위칭 한 주기 동안 출력 인덕터에 의해서 일정하게 유지된다고 가정하면, 실제 인버터 평균 출력 전압 v xn은 다음의 수식으로 표현된다.
Figure PCTKR2020016029-appb-img-000010
상기 [수식 3] 및 [수식 4]에 기초할 때, 도통전압에 의한 스위칭 주기 평균 전압 왜곡(δv xn_on)은 다음의 수식으로 표현된다.
Figure PCTKR2020016029-appb-img-000011
즉, 스위치 도통 전압으로 인한 오차는 스위칭 주기 평균 전압 왜곡이다.
데드타임으로 인한 전압 합성 오차는 스위치 도통 전압 보다 주요한 인버터 비선형성에 의한 전압 합성 오차의 원인이다. 데드타임은 인버터에서 위/아랫상 스위치가 동시에 켜져, DC link 전압이 단락 되어 스위치가 소손되는 암쇼트 현상을 방지하기 위해, 스위치 상태가 변화할 때 사이에 두 스위치를 모두 끈 상태를 유지하는 시간(T dead)을 말한다.
도 8은, 인버터 스위치에 병렬로 기생하는 캐패시턴스를 고려한 인버터의 x상(phase)의 등가 모델의 개념도이다.
실제 인버터는 기생 캐패시턴스의 특성을 가지므로, 도 8과 같이 모델링될 수도 있다. 설명의 명료성을 위해, 도 9에서 스위치 도통 전압(v SW)은 무시된다.
도 8의 인버터 모델에서, 윗상 스위치가 켜진 경우(S x=1, High state) 전류 방향에 관계없이 극전압은 V dc/2가 되며, 아랫상 스위치가 켜진 경우(S x=0, Low state) 극전압은 -V dc/2 된다.
하지만 데드타임 구간에서는 트랜지스터(IGBT)로 전류가 흐르지 못하고, 전류 방향과 크기에 따라서 윗상/아랫상 스위치의 기생 캐패시턴스를 충/방전 시키거나 혹은 다이오드를 통해서 전류가 흐르게 된다.
도 9a 및 도 9b는, 데드 타임이 설정되는 경우 인버터의 각 상에서 전류 방향에 따른 도통 경로를 도시한 도면이다.
도 9a는 상 전류(i xs)가 양의 방향으로 흐르는 경우를 도시한 도면이고, 도 9b는 상 전류(i xs)가 음의 방향으로 흐르는 경우를 도시한 도면이다.
인버터의 각상은 펄스폭 변조(Pulse Width Modulation, PWM)에 의해, 한 스위치 주기 동안 Low state→High state→Low state를 왕복하게 되며 각 변화 사이에 T dead 동안 데드타임이 삽입되도록 설정된다.
도 9a에서는, 에선 i xs > 0, 즉 전류가, 인버터에서 나가는, 양의 방향일 때 상 전류의 도통 경로를 나타내고 있다. i xs > 0일 때 스위치 주기의 시작 구간에서, 아랫상 스위치가 도통 되어 있을 때(S x = 0), 아랫상 전류는 트랜지스터(IGBT)가 아닌 다이오드를 통해서 흐르게 된다. 이 아랫상 스위치 도통 구간에서 데드타임 구간으로 넘어가게 되더라도, 첫번째 데드타임 구간에서 극전압(v xn)은 -V dc/2가 된다. 이는 구간이 넘어가는 과정에서 그대로 아랫상 다이오드를 통해서 전류가 도통하기 때문이다. 따라서 이 구간 동안에는 다이오드만 연결되는 상태로 볼 수 있다. 데드타임 구간 이후 상태(S x = 1) 구간으로 넘어가게 되면, 스위치의 과도 상태를 지나 극전압은 다시 V dc/2로 바뀌게 된다. 상태(S x=1) 구간에서 상 전류(i xs)는 윗상 트랜지스터(IGBT)를 통해서 도통하게 된다. 상태(S x=1) 구간에서 다시 아랫상 스위치 도통 구간(S x=0)으로 넘어가는 두번째 데드타임 구간에서는 윗상의 트랜지스터(IGBT)에서 흐르던 전류가 바로 아랫상으로 전환 되지 않고, 윗상의 기생 캐패시턴스를 충전하고 아랫상 기생 캐패시턴스를 방전하도록, 캐패시터를 통해 전류가 도통하게 된다. 이후 아랫상 스위치가 켜지거나, 아랫상 기생 캐패시턴가 모두 방전되고 나면, 다시 아랫상 다이오드를 통해서 극전압은 -V dc/2가 된다.
도 9b에서는, i xs < 0, 즉 전류가 부하에서 인버터로 들어오는, 음의 방향일 때, 상 전류(ixs) 도통 경로를 나타내고 있다. i xs < 0일 때, 도 9a와 비교하여 경로는 반대 순서로 형성되고, 경로를 따라 흐르는 전류는 반대 방향으로 흐르게 된다.
한편, n번째 샘플링 한주기 동안 극전압의 평균, v xn[n]은 [수식 6]과 같이 표현할 수 있다.
Figure PCTKR2020016029-appb-img-000012
여기서, T s는 샘플링 한 주기의 시간을 말하며, t(n)은 n번째 샘플링이 시작할 때의 시점을 의미한다. 도 9에서 S x=0 에서 S x=1로 넘어갈 때의 데드타임으로 인한 평균 전압 합성 오차, δv xn_DT_on[n]는 A l/T sw이다. 도 9에서 S x=1에서 S x=0 로 넘어갈 때의 데드타임으로 인한 평균 전압 합성 오차, δv xn_DT_off[n]는 -A g/T sw로 계산된다. 스위칭 한주기동안의 총 데드타임으로 인한 전압 합성 오차는 δv xn_DT_on[n]와 δv xn_DT_off[n]의 합으로 나타난다.
샘플링은 스위칭 한 주기 동안 한 번 샘플링을 수행하는 싱글 샘플링(single sampling)과 두 번 샘플링을 수행하는 더블 샘플링(double sampling)이 있을 수 있다.
더블 샘플링의 경우, T s =0.5 T sw이며, δv xn[n]은 스위칭 한주기동안의 전압 합성 오차가 아닌 샘플링 한주기동안의 전압 합성 오차를 의미하므로 δv xn[n]은 δv xn_DT_on[n]| double와 δv xn_DT_off[n]| double 가 [수식 7]에 표현된 바와 같이, 같이 번갈아 가며 나타나게 된다.
Figure PCTKR2020016029-appb-img-000013
그러므로 더블 샘플링에선 스위칭 한 주기 동안의 평균 전압 합성 오차는 δv xn_DT_on[n]| double 과 δv xn_DT_off[n]| double 의 평균이 된다.
한편, 싱글 샘플링의 경우, T s = T sw 이므로 δv xn_DT_on[n]| single 와 δv xn_DT_off[n]| single 가 모두 더블 샘플링의 경우에 비해서 절반의 값을 가진다. 이로 인해, 싱글 샘플링에서 샘플링 한 주기의 평균 전압 합성 오차는 [수식 8]과 같이 δv xn_DT_on[n]| single 와 δv xn_DT_off[n]| single 의 합으로 나타난다.
Figure PCTKR2020016029-appb-img-000014
결국 싱글샘플링의 δv xn[n]은 더블 샘플링의 경우의 전압 합성 오차의 평균과 그 값이 같다. 더블샘플링의 경우만 계산하면, 싱글샘플링의 전압 합성 오차는 쉽게 이해할 수 있으므로, 본 문서에서는 더블 샘플링 기준으로 수식을 전개한다.
δv xn_DT_off[n]에서 -A g/T s 는 임의의 x상에서 출력되는 상 전류(i xs)에 따라 달라지게 된다. 도 9에 도시된 바와 같이, 상 전류(i xs)에 따라 A g는 C p, V dc, T s, T dead, 및 i xs 중 적어도 하나로 이루어진 함수로 표현될 수 있다.
예를 들어, v xn_DT_off[n]는 다음의 수식으로 정리된다.
Figure PCTKR2020016029-appb-img-000015
또한, 수식 9와 유사하게 상 전류(i xs)에 따른 A l을 정리할 수 있고, 그러면 δv xn_DT_on[n]을 다음의 수식으로 정리할 수 있다.
Figure PCTKR2020016029-appb-img-000016
한 스위칭 구간의 데드타임으로 인한 총 전압 합성 오차는 δv xn_DT_on[n]와 δv xn_DT_off[n]의 평균으로 나타나므로, 다음의 수식으로 표현된다.
Figure PCTKR2020016029-appb-img-000017
도 10은 데드타임에 의한 전압 오차를 예시적으로 도시한 그래프이다.
도 10은 Infineon 사의 FS50R12KT4_B15 IGBT를 사용하여 표 1의 조건으로 실험하여 얻은 데드타임에 의한 오차를 도시한 도면이다.
Figure PCTKR2020016029-appb-img-000018
도 10에 도시된 바와 같이, 데드타임으로 인한 오차 또한 비선형적으로 나타남을 확인할 수 있다.
결국, 도 7 및 도 10에 도시된 바와 같이, 도통 전압으로 인한 오차와 데드타임으로 인한 오차는 비선형적이며, 모두 영전류 부분에서 저항이 있다고 해석될 수 있다.
도 11은, 본 발명의 일 실시 예에 따른, 제어 시스템의 블록도이다.
도 11을 참조하면, 제어 시스템(1)은 인버터(30)에 제어 신호를 전송하도록 구성된 제어기(10)을 포함한다. 또한, 상기 제어 시스템(1)은 인버터(30)에 연결되어, 제어 신호에 응답한 인버터(30)의 출력 신호(예컨대, 출력 전압)를 수신하는 부하(50)를 더 포함할 수도 있다.
인버터(30)는 부하(50)를 제어하기 위한 구성요소이다. 인버터(30)는, 하나 이상의 스위치를 변환하여 원하는 전압(즉 이에 대응하는 전류)을 출력하도록 구성된다. 일 실시예에서, 인버터(30)는 3상 인버터일 수도 있다. 또한, 인버터(30)는 3상 2레벨 인버터일 수도 있다.
부하(50)는 인버터의 출력에 의해 동작이 제어된다. 상기 부하(50)는 유도 전동기, 동기 전동기를 포함하나, 이에 제한되지 않는다.
일 실시 예에서, 제어기10는 인버터(30)의 출력 지령을 제어하기 위한 지령 신호를 출력하는 지령 발생기(110); 및 상기 지령 신호를 보상하는 보상기(130)를 포함한다.
지령 발생기(110)는 인버터(30)에서 출력하고자 하는 신호(예컨대, 전압)을 출력하게 하는 지령 신호(예컨대, 전압 지령)를 인버터(30)에 전송한다.
일 실시 예에서, 지령 신호는 인버터(30)의 출력 정보에 기초하여 생성된다. 상기 출력 정보는, 예를 들어, 인버터(30)의 실제 출력 신호(예컨대, 실제 출력 전류) 또는 인버터(30)의 이전 지령 신호 등을 포함한다. 센서리스 방식에서 지령 신호는 인버터(30)의 이전 지령 신호에 기초하여 생성된다.
보상기(130)는 인버터 비선형성에 의한 전압 합성 오차에 대응하는 보상 신호(예컨대, 보상 전압 또는 보상 전류)를 상기 지령 신호에 인가하도록 구성된다. 정확한 보상을 위해서는, 우선 시스템에 존재하는 인버터 비선형성에 의한 전압 합성 오차를 정확하게 측정하는 것이 요구된다.
예를 들어, 지령 발생기(110)가 이전 전압 지령인 dq축 전압 지령(
Figure PCTKR2020016029-appb-img-000019
)을 인버터의 출력 정보로 수신할 수도 있다. 그러면, 지령 발생기(110)는 수신한 dq축 전압 지령(
Figure PCTKR2020016029-appb-img-000020
)을 abc상의 전압 지령(
Figure PCTKR2020016029-appb-img-000021
)으로 변환하고, abc상의 전압 지령(
Figure PCTKR2020016029-appb-img-000022
)을 극전압 지령(
Figure PCTKR2020016029-appb-img-000023
)으로 변환하도록 구성될 수 있다.
보상기(130)는 인버터(30)의 출력 정보에 기초하여 보상 전압을 결정한다. 일 실시 예에서, 인버터(30)의 출력 정보가 상기 극전압 지령(
Figure PCTKR2020016029-appb-img-000024
)인 경우, 이에 기초하여 보상 전압을 결정한다. 다른 일 실 시예에서, 인버터(30)의 출력 정보가 실제 측정 전류(i abcs)인 경우 이에 기초하여 보상 전압을 결정한다.
보상기(130)는 지령 발생기(110)로부터 출력된, 아직 보상되지 않은 인버터(30)의 전압 지령에 보상 전압을 인가한다. 인버터 비선형성에 의한 전압 합성 오차에 대응하는 보상전압이 인가된 이후 인버터(30)의 최종 전압 지령(V s* abcn)이 인버터(30)에 제공된다.
상기 보상 전압은 실시간(on-line) 측정을 통해 결정될 수도 있다. 또한, 인버터의 출력 전류에 따른 인버터 비선형성에 의한 전압 합성 오차를 미리 획득한 경우, 미리 획득된 결과를 기록한 참조표(Loop Up Table)가 상기 보상기(130)에 미리 저장될 수도 있다. 상기 참조표는 상 전류 또는 상 전류 지령에 대해서 일대일로 대응하는, 인버터 비선형성에 의한 전압 합성 오차를 대응 관계를 기록한다. 즉, 참조표에는 인버터의 출력 전류별 인버터 비선형서에 의한 전압 합성 오차가 기록된다.
그러면, 상기 보상기(130)는 참조표에서 인버터(30)의 출력 정보(즉, 출력 전류)에 기초하여 전압 합성 오차를 검색하고, 검색된 전압 합성 오차의 값을 보상 전압의 값으로 결정할 수도 있다. 그러면, 인버터(30)의 전압 지령에 기초한 보상 전압이 상기 인버터(30)의 전압 지령에 인가되어 인버터(30)의 제어 신호로 인버터(30)에 제공된다.
오프셋 신호 발생기(150)에 대한 명료한 설명을 위해, 도 11의 제어 시스템(1) 내에서 인버터 비선형성에 의한 전압 합성 오차는 측정으로부터 획득된 인버터(30)의 출력 전류(i xs)로부터 정확하게 산출된 것으로 (즉, 인버터 비선형성에 의한 전압 합성 오차는 논리적으로 정확하게 측정된 것으로) 가정한다.
보상기(130)는 논리적으로 정확하게 측정된 인버터 비선형성에 의한 전압 합성 오차에 매칭하는 보상 전압을 결정하고, 결정된 보상 전압을 상기 지령 신호에 인가한다. 그러면, 보상 전압이 인가된 제어 신호는 인버터(30)에 출력하고자 하는 전압을 출력시켜야 한다.
그러나, 전술한 바와 같이, 실제 시스템은 설계 상의 시스템과 다르게, 구현하는 과정에서 발생하는 결함을 가진다. 상기 구현 결함은, 예를 들어 인버터 출력 전류의 측정 오차(예컨대, 오프셋(offset)/스케일(scale) 오차 전류), DC link 전압의 변화, 스위치 내부 온도 변화로 인한 도통 전압 또는 on/off 지연, 게이트 드라이버의 온도/운전 조건 변화로 인한 신호 전달 지연 등과 같은 인버터의 운전을 구현하는 과정에서의 차이, 또는 인버터 하드웨어 자체의 제조 차이를 포함한다.
이들 요소는 모두 인버터 비선형성에 의한 전압 합성 오차를 보상할 때 악영향을 미치며, 특히 인버터 출력 전류 측정의 전류 오프셋 오차는 영전류 근처에서 완전한 보상을 매우 방해한다.
인버터 비선형성에 의한 전압 합성 오차가 논리적으로 정확하게 측정된 것을 전제로, 인버터 출력 전류 측정의 전류 오차가 없다면, 인버터(30)에서 출력되는 전류는 출력 전압 지령과 동일한 값을 가진다.
인버터의 출력 전압은 실측으로부터 얻어진 출력 전류의 값에 기초하여 계산될 수 있다. 실측으로부터 얻어진 인버터(30)의 출력 전류(
Figure PCTKR2020016029-appb-img-000025
)에 전류 오프셋 오차(I x0)가 포함되어있다고 가정하자. 그러면, 실측으로부터 얻어진 인버터(30)의 출력 전류(
Figure PCTKR2020016029-appb-img-000026
)는 다음의 수식으로 표현된다.
Figure PCTKR2020016029-appb-img-000027
예상되는 인버터의 출력 전류에 따른 인버터 비선형성에 의한 전압 합성 오차는 논리적으로 정확하게 계산되면, 논리적 계산 결과에 매칭하는 전압이 보상 전압으로 결정될 것이다. 그러면, 전류 오프셋 오차가 있는 경우, 실측으로부터 얻어진, 인버터의 출력 전류(
Figure PCTKR2020016029-appb-img-000028
)에 따른 인버터 비선형성에 의한 전압 합성 오차를 위한 보상 전압은 다음의 수식으로 표현된다.
Figure PCTKR2020016029-appb-img-000029
여기서, 각각의 전압은 해당 전류에서의 함수로 표현된다. 즉 측정된 출력 전류(i xs)에 전류 오프셋 오차(I x0)가 있으면, 논리적 계산 결과에 매칭하는 보상 전압이 I x0만큼 평행이동 된다. 그러면, 이 보상 전압과, 시스템에 실제 존재하는, 실제 인버터 비선형성에 의한 전압 합성 오차 사이의 오차(즉, “보상의 오차”)는 다음의 수식으로 표현된다.
Figure PCTKR2020016029-appb-img-000030
도 12a 및 도 12b는, 인버터 출력 전류 측정의 전류 오프셋 오차가 있는 경우 보상의 오차를 설명하기 위한 도면이다.
도 12a는 I x0 > 0의 상황에서 보상의 오차를 도시한 도면이고, 도 12b는 I x0 < 0의 상황에서 보상의 오차를 도시한 도면이다. I x0의 부호는 인버터(30)의 출력 전류(i xs)에 대응한다.
도 12에 도시된 바와 같이, 실제 인버터 비선형성에 의한 전압 합성 오차(
Figure PCTKR2020016029-appb-img-000031
)는 영전류 근처에서 큰 기울기를 가지며 급격히 전류의 부호가 변화하는 형태를 가진다. 그러면, 보상의 오차(
Figure PCTKR2020016029-appb-img-000032
)는 영전류 근처(영전류 구간)에서 매우 큰 값을 가지는 펄스(pulse) 형태를 가진다.
즉, 전류 오프셋 오차(I x0)는 보상 전압에 따른 추가적인 오차로서, 보상의 오차를 영전류 근처에서 초래한다.
이를 해결하기 위해, 도 11의 제어 시스템(1)은 전류 오프셋 오차에 의해 초래되는, 영전류 구간에서 보상의 오차를 탈출하기 위해, 오프셋 신호 발생기(150)를 더 포함한다.
전류 오프셋 오차는 구현 결함과 관련되며, 또한 해당 시스템에 전류 오프셋 오차 이외의 다른 구현 차이가 존재할 수도 있다. 따라서, 전류 오프셋 오차에 의한 보상의 오차는 정확하게 보상하는 것이 불가능하다.
오프셋 신호 발생기(150)는 보상의 오차를 발생시키는 오차(예컨대, 전류 오프셋 오차)를 계산하여 상기 보상의 오차를 상쇄하는 대신에, 보상의 오차가 존재하는 영전류 구간을 탈출하도록 인위적인 전압 차이를 더 제공한다. 상기 인위적으로 더 제공되는 추가 전압은 논리적 측정 과정과 상이한, 오프셋 전압으로 지칭된다. 오프셋 전압은 해당 전압에 대응하는 오프셋 전류를 통해 인가된다.
양의 전류 오프셋 오차가 있을 경우, 영전류 구간에서 (예컨대, 보상전압이 인가되지 않은 또는 보상전압이 인가된) 인버터(30)의 전압 지령에, 양의 오프셋 전압을 추가로 인가하게 된다. 반면, 오프셋 신호 발생기(150)는 음의 전류 오프셋 오차가 있는 경우 영전류 근처에서 음의 오프셋 전압을 더 인가하게 된다.
도 12에서 미리 설명한 바와 같이, 양의 전류 오프셋 오차가 있을 경우 보상의 오차(
Figure PCTKR2020016029-appb-img-000033
)는 음의 펄스 형태를 가지고, 음의 전류 오프셋 오차가 있을 경우 보상의 오차(
Figure PCTKR2020016029-appb-img-000034
)는 양의 펄스 형태를 가진다. 한편, 실제 시스템에서는 전류에 따라
Figure PCTKR2020016029-appb-img-000035
에 대응한 음의 전압이 실제 전동기에 인가될 수 있다.
이러한 양/음의 펄스는 영전류 구간을 통과하는 전류의 방향에 따라서 다른 결과를 발생시킨다.
도 13은 양의 전류 오프셋 오차가 있는 경우 인버터의 출력 전류(i xs)의 상승/하강에 따른 영전류 클램핑의 유무를 도시한 도면이고, 도 14는 음의 전류 오프셋 오차가 있는 경우 인버터의 출력 전류(i xs)의 상승/하강에 따른 영전류 클램핑의 유무를 도시한 도면이다. 여기서,
Figure PCTKR2020016029-appb-img-000036
는 보상 전압에 의해 보상되기 이전의, 중성점(s)에서의 인버터(30)의 상전압 지령을 나타낸다.
정현파와 같이 전류가 양과 음의 상태를 교차로 갖는 경우, 전류가 영(zero)이 되는 부분은 음에서 양으로 전환하는 구간; 및 양에서 음으로 전환하는 구간을 포함한다.
먼저 양의 전류 오프셋 오차가 존재할 때 (즉, 보상의 오차는 음의 펄스 형태) 양의 오프셋 전압이 추가되면, 인버터의 출력 전류(i xs)가 음으로부터 양으로 전환하는 것을 촉진한다. 따라서, 양의 전류 오프셋 오차가 있는 상태에서 양의 오프셋 전압의 추가는 인버터의 출력 전류(i xs)가 영전류 구간을 보다 신속하게 벗어나게 한다.
또한, 양의 전류 오프셋 오차가 있는 상태에서 양의 오프셋 전압의 추가는 출력 전류(i xs) 양으로부터 음으로 전환하는 것을 억제한다. 따라서, 출력 전류(i xs)는 오히려 영전류 구간에서 오래 머물게 되고, 결국 영전류 클램핑이 초래된다. 이는 도 13을 통해 확인 가능하다. 도 13에 도시된 바와 같이, 양의 전류 오프셋 오차가 있는 상태에서 양의 오프셋 전압의 추가된 경우, 인버터의 출력 전류(i xs)가 음에서 양으로 전환될 때 파형의 변화가 거의 없으나, 인버터의 출력 전류(i xs)가 양에서 음으로 전환될 때 영전류 클램핑이 발견되며, 출력 전류(i xs)에 상대적으로 큰 파형의 변화가 있다.
한편, 음의 전류 오프셋 오차가 존재할 때 음의 오프셋 전압이 추가되면, 도 19에 도시된 바와 같이, 인버터의 출력 전류(i xs)가 양으로부터 음으로 전환하는 것을 촉진한다. 따라서, 음의 전류 오프셋 오차가 있는 상태에서 음의 오프셋 전압의 추가는 인버터의 출력 전류(i xs)가 영전류 구간을 보다 신속하게 벗어나게 한다.
또한, 음의 전류 오프셋 오차가 존재할 때 음의 오프셋 전압의 추가는, 출력 전류(i xs)가 음으로부터 양으로 전환하는 것을 억제한다. 따라서, 출력 전류(i xs)는 오히려 영전류 구간에서 오래 머물게 되고, 결국 영전류 클램핑이 초래된다. 이는 도 14에서 확인된다. 도 14에 도시된 바와 같이, 음의 전류 오프셋 오차가 존재할 때 음의 오프셋 전압이 추가되면, 인버터의 출력 전류(i xs)가 양에서 음으로 전환될 때 파형의 변화가 거의 없으나, 인버터의 출력 전류(i xs)가 음에서 양으로 전환될 때 상대적으로 큰 파형의 변화가 있다.
이에 기초할 때, 오프셋 신호 발생기(150)의 오프셋 전압이 인버터(30)의 출력 전류(i xs)를 영전류 구간에서 신속하게 벗어나기 위해서는, 영전류 구간이 음에서 양으로의 전환 구간인지 또는 양에서 음으로의 전환 구간인지를 판단한 뒤; 인버터(30)의 출력 전류(i xs)가 해당 구간에서 탈출을 촉진하는, 적절한 오프셋 전압을 인가해야 한다.
도 15는, 본 발명의 일 실시 예에 따른, 오프셋 신호 발생기(150)의 내부 구조도이다.
도 15를 참조하면, 오프셋 신호 발생기(150)는 인버터의 임의의 상 x에서의 출력되는 상 전류, 즉 출력 전류(i xs)가 상승할지 또는 하강할지를 판단한다. 출력 전류(i xs)가 상승하면 음에서 양으로 전환하는 영전류 구간에 도달하게 된다. 출력 전류(i xs)가 하강하면 양에서 음으로 전환하는 영전류 구간에 도달하게 된다.
일 실시 예에서, 오프셋 신호 발생기(150)는 상 전류(i xs)와 미리 설정된 기준을 비교하여 상승 또는 하강 여부를 결정하고, 미리 설정된 값을 갖는 오프셋 전압을 출력한다.
오프셋 신호 발생기(150)는 상 전류(i xs)가 제1 임계 전류(+I th) 보다 큰 경우, 하강 시기가 올 것으로 판단하도록 구성된다. 또한, 오프셋 신호 발생기(150)는 상 전류(i xs)가 제2 임계 전류(-I th) 보다 낮은 경우, 상승 시기가 올 것으로 판단하도록 더 구성된다.
이어서, 오프셋 신호 발생기(150)는 상 전류(i xs)가 하강할 것으로 판단되면 측정된 상 전류(i xs)에 음의 오프셋 전압에 대응하는 전류, -I * offset를 인가하고; 상 전류(i xs)가 상승할 것으로 판단되면 측정된 상 전류(i xs)에 양의 오프셋 전압에 대응하는 전류, +I * offset를 인가한다. 일부 실시 예에서, 오프셋 신호 발생기(150)는, 도 20에 도시된 바와 같이, 판단 동작에 응답하여 + I * offset 또는 -I * offset 가 입력되는 경로와 스위칭되도록 구성될 수도 있다.
이와 같이, 상기 오프셋 신호 발생기(150)의 동작은 I * offset와 I th의 설정 값에 의존한다. 적절하지 못한 값이 I * offset와 I th의 값으로 설정되면, 오히려 성능의 개선에 악영향을 미친다.
상기 I * offset은 아래 수식 15와 같이 3상(x, y, z) 상에서, 전류 센서 및 전체 제어 시스템에서 발생할 수 있는 출력 전류(i xs) 측정의 전류 오프셋 오차, I xs,offset의 최대값보다 큰 값으로 설정되어야 한다. 여기서, 상기 전류 오프셋 오차의 최대 값은 전류 측정 시스템에 의해 결정되는 값으로서, 예를 들어 인버터 제조 시에 해당 최대값이 획득되어 사용자에게 제공될 수 있다.
Figure PCTKR2020016029-appb-img-000037
한편, 인버터를 갖는 시스템 제어에 있어, 인버터의 스위치 또한 논리적 측정 값과 실제 측정 값의 오차를 발생시키는 요소이다. 예를 들어, 전류 오프셋 오차 이외에도, 인버터 비선형성의 정확한 보상을 어렵게 하는, 스위칭 전류 맥동(Ripple)에 의한 전류 오차가 있다. 위에서 서술한 수식들에서는 출력 인덕턴스가 무한한 값을 가지므로, 출력 인덕턴스에 의해서 출력 전류가 스위칭 구간 동안 변하지 않는다고 가정되었다. 그러나, 실제로는 출력 인덕턴스도 유한한(Finite) 값을 가진다.
도 16은 스위칭 전류 맥동으로 인한 전류 오차를 도시한 도면이다.
인버터의 스위칭 동안 싱글 샘플링의 경우엔 한 번 출력 전류(i xs)가 측정되고, 더블 샘플링의 경우엔 두 번 출력 전류(i xs)가 측정된다. 도 16을 참조하면, 유한한 출력 인덕턴스로 인해, 제n 샘플링 시 스위칭 구간 동안 극전압(v xn)에 의해 출력 전류(i xs)가 임의의 기울기로 변화하게 된다. 임의의 기울기를 갖는 전류 측정 결과로부터 스위칭 시점의 전류를 정확하게 예측하는 것은 실질적으로 불가능하다.
인버터 비선형성에 의한 전압 합성 오차에 대한 보상은 스위칭 시점의 출력 전류(i xs)로 결정된다. 이러한 스위칭 시점의 전류 정보의 부정확성은 보상의 오차의 다른 원인이 된다.
일 실시 예에서, 오프셋 신호 발생기(150)의 오프셋 전압(또는 이에 대응하는 전류(I * offset))은 스위칭 전류 맥동으로 인한 전류 오차에 기초하여 더 설정된다. 출력 전류(i xs)의 맥동이 의존하는 고주파 영역의 출력 인덕턴스가 L sh이며 x상 부하의 역기전력이 e xs인 경우, I * offset은 스위칭 시점에서 변할 수 있는 전류의 크기 보다 커야 한다. 인버터(30)의 최대 출력 상전압이 부하에 인가된 경우를 가정하면 I * offset의 하한 값은 [수식 16]과 같이 표현된다.
Figure PCTKR2020016029-appb-img-000038
여기서, L sh는 인버터의 출력 인덕턴스이고, e xs는 x상의 역기전력이며, V dc는 도 2의 상기 인버터에 제공되는 전압이며, T s는 (예컨대, 제어 신호의 전송에 의한) 제어 동작이 수행되는, 샘플링 한 주기를 나타낸다.
하지만 최대 상전압 출력 기준으로 오프셋 신호 발생기(150)의 I * offset를 설정하는 것은 매우 제한적인 운전 조건일 수 있으며, I * offset이 과도하게 크게 설정되는 결과를 초래할 수 있다. I * offset이 과도하게 클 경우, 영전류 근처의 전류 파형을 심하게 왜곡할 수 있다. 영전류 클램핑의 반대로, 영전류를 너무 빨리 지나가 버리는 현상이 발생할 수도 있기 때문이다. 따라서, 과도한 보상을 막기 위해, 일 실시예에서, I * offset의 하한 값을 최대 상전압 출력 기준 대신에, 저속 영역에서 ZCC가 일어나는, 영전류 구간에 한정된 상전압 출력 기준으로 설정해야 한다. 그러면, I * offset의 하한 값은 [수식 17]와 같이 표현될 수 있다.
Figure PCTKR2020016029-appb-img-000039
여기서, V xs,max는 3상(x,y,z) 중 x상에서 영전류 클램핑을 고려하고 있는 운전 영역에서의 최대 상전압 출력을 의미한다.
또한, 오프셋 신호 발생기(150)는 [수식 15] 및 [수식 17]를 만족하는 전류 값 중에서 되도록 작은 값을 오프셋 전류(I * offset )로 출력하도록 더 구성된다.
도 17은, 본 발명의 일 실시 예에 따른, 오프셋 신호 발생기(150)에 의해 인가되는 전압을 도시한 도면이다.
I * offset가 설정되면, 주입되는 오프셋 전압의 피크 값(peak value)인
Figure PCTKR2020016029-appb-img-000040
은 다음과 같은 근사 값으로 표현될 수도 있다.
Figure PCTKR2020016029-appb-img-000041
그러면, 오프셋 신호 발생기(150)는 0.5 i * offset에서 피크 전압
Figure PCTKR2020016029-appb-img-000042
을 갖도록 구성된다.
일 실시 예에서, 오프셋 신호 발생기(150)의 I th는 다음의 수식과 같이, 인버터의 상 전류(i s)의 크기의 최소값, I s,min보다 작도록 설정된다. I th의 경우 단순히, 인버터의 상 전류(i s)의 전류의 상승, 하강 만을 판단하는 전류이기 때문이다 .
Figure PCTKR2020016029-appb-img-000043
부하(50)가 유도 전동기인 경우, 상 전류(i s)의 크기는 자화(Magnetizing) 전류의 크기보다 큰 것이 일반적이다. 따라서, 일 실시 예에서, I s,min은 자화 전류의 크기와 같다. 즉, 오프셋 신호 발생기(150)는 자화 전류의 크기에 기초하여 상 전류(i s)의 상승/하강 여부를 결정한다.
다른 일 실시예에서, 부하(50)가 동기 전동기인 경우, I s,min는 임의로 지정된 최소 출력 전류일 수 있다.
또한, I th은 인버터 비선형성에 의한 전압 합성 오차의 knee point 전류, I knee보다 크도록 더 설정될 수 있다.
Figure PCTKR2020016029-appb-img-000044
도 18은, 본 발명의 일 실시 예에 따른 , knee point를 설명하기 위한 도면이다.
Knee point는 논리적으로 측정된 인버터 비선형성에 의한 전압 합성 오차에서 급격한 변화가 발생하는 영역에 포함되는 전압 포인트일 수 있다. 예를 들어, Knee point는 상기 전압 합성 오차의 성분(예컨대, 비선형 저항 성분)이 증가분이 감소하는 포인트(변곡점)에서 비선형 저항 성분이 0이 되는 포인트(또는 선형 저항 성분이 시작되는 포인트) 범위의 임의의 점일 수 있다.
또한, 영전류 구간이 종료되는 포인트 범위에 포함될 수도 있다.
예를 들어, knee point는, 도 18에 도시된 바와 같이, 인버터 비선형성에 의한 전압 합성 오차의 최대값의 90%에 해당하는 포인트일 수 있으며, I knee는 이 전압 포인트에 대응하는 전류를 나타낸다.
만약 I knee 보다 I th가 작을 경우엔, 영전류 구간을 확실히 넘지 못한 상황에서 오프셋 지령 i * xs,offset의 부호가 변화할 수 있으며, 이는 전류 및 전압 파형에 악영향을 미칠 수 있다.
오프셋 신호 발생기(150)는 인버터(30)의 출력 정보를 수신하고, 미리 설정된 I * offset 및/또는 I th 에 기초하여 오프셋 전압을 생성한다. 오프셋 신호 발생기(150)는 전류 오프셋 오차 자체를 산출하지 않으며, 전류 오프셋 오차를 상쇄하는 신호를 인가하는 것이 아니다. 따라서, 시스템의 오차를 극복하기 위해 해당 오차를 정확하게 산출한 뒤 이를 상쇄하는 역 신호로 보상하는 종래의 기술과 접근 방법이 전혀 상이하다. 오프셋 신호 발생기(150)의 오프셋 전압으로 인해 인버터(30)의 출력 전류가 영전류 클램핑 상황을 신속하게 벗어나게 되고, 그 결과, 영전류 클램핑의 원인인 전류 오프셋 오차를 상쇄하지 않고도 영전류 구간에서 발생하는 보상의 오차의 영향을 최소화할 수 있다.
이러한 보상기(130) 및 오프셋 신호 발생기(150)를 갖는 제어 시스템(1)은 다양한 시스템 구조로 변형될 수도 있다.
일 실시 예에서, 도 11에 도시된 바와 같이, 제어 시스템(1)은 오프셋 신호 발생기(150)에 의해 생성된 오프셋 전압(즉, 이에 대응하는 전류, I * offset)이 인버터(30)의 출력 정보와 함께 보상기(130)에 인가되고, 이들에 기초한 보상 전압이 인버터(30)의 전압 지령에 인가되도록 구성될 수 있다.
도 19는, 본 발명의 다른 일 실시 예에 따른, 제어 시스템(1)을 도시한 도면이고, 도 20은, 도 19의 제어 시스템(1)에 포함된 오프셋 신호 발생기(150)의 내부 구조도이다.
도 19를 참조하면, 오프셋 신호 발생기(150)는 인버터(30)의 출력 정보를 수신하고, 인버터(30)의 출력 정보에 기초하여 오프셋 전압(즉, 이에 해당하는 전류)을 인버터의 전압 지령에 인가하도록 구성된다.
일 실시 예에서, 오프셋 신호 발생기(150)는 인버터(30)의 전압 지령에 직접 오프셋 전압을 인가하도록 구성된다.
도 20에 도시된 바와 같이, 상 전류(i s)의 크기와 방향에 기초하여, 상 전류(i xs)가 영전류 구간을 신속하게 탈출하게 하는 오프셋 전압을 직접적으로 인가하도록 구성된다. 이 외에, 상기 도 20의 오프셋 신호 발생기(150)의 세부 구성요소는 도 15의 오프셋 신호 발생기(150)의 세부 구성요소와 동일하므로, 자세한 설명은 생략한다.
도 19에서 최종적으로 인가되는 제어 신호는 지령 발생기(110)로부터 출력되는 전압 지령, 보상기(130)로부터 출력되는 보상 전압, 및 오프셋 신호 발생기(150)로부터 출력되는 오프셋 전압을 포함한다.
도 21은, 본 발명의 또 다른 일 실시 예에 따른, 제어 시스템(1)을 도시한 도면이다.
도 21의 제어 시스템(1)은 보상 전압과 별개의 오프셋 전압을 생성하는 것이 아닌, 보상 전압에 오프셋 전압을 반영한 새로운 보상 전압을 생성하도록 구성된다. 예를 들어, 도 21의 참조표는 도 11의 참조표에 오프셋 전압을 반영한 결과를 나타낸다. 상기 보상 신호를 생성하는데 사용되는 오프셋 전압은 출력 전류의 상승 또는 하강에 의존하므로, 도 21의 제어 시스템(1)은 상승 시 사용되는 제1 참조표 및 하강 시 사용되는 제2 참조표를 포함할 수도 있다.
이 외에, 상기 도 21의 오프셋 신호 발생기(150)의 세부 구성요소는 도 15의 오프셋 신호 발생기(150)의 세부 구성요소와 동일하므로, 자세한 설명은 생략한다.
이와 같이, 오프셋 전압이 더 인가된 제어 신호를 사용하면, 시스템의 제어 성능이 개선된다.
상기 오프셋 전압을 더 인가하도록 구성된 제어 시스템(1)은 인버터의 출력 전류의 측정 내 오차에 강인하다. 또한, 전류 지령이 없는 개루프(open-loop) 제어에서도 적용될 수 있다. 예를 들어 범용인버터의 유도전동기에 많이 쓰이는 V/F제어에 사용될 수 있다. 나아가, 영전류 클램핑 현상이 성능에 많은 영향을 미치는 저주파수 운전 영역에서 뚜렷한 성능 개선을 가진다.
전술한 도 11, 19, 도 21의 제어 시스템(1)이 본 명세서에 서술되지 않은 다른 구성요소를 포함할 수도 있다는 것이 통상의 기술자에게 명백할 것이다. 예를 들어, 상기 제어 시스템(1)은 네트워크 인터페이스, 데이터 엔트리를 위한 입력 장치, 물리적 신호를 수신하기 위한 센서, 및 디스플레이, 인쇄 또는 다른 데이터 표시를 위한 출력 장치, 실시예들을 실행하기 위해 요구되는 데이터 또는 정보를 저장하는 저장 장치(예컨대, 메모리)와 같은, 본 명세서에 서술된 동작에 필요한 다른 하드웨어 요소를 포함할 수도 있다.
상기 제어 시스템(1)에서 보상 전압은 인버터 비선형성에 의한 전압 합성 오차는 측정으로부터 획득된 인버터(30)의 출력 전류(i xs)로부터 정확하게 산출된 것으로 (즉, 인버터 비선형성에 의한 전압 합성 오차는 논리적으로 정확하게 측정된 것으로) 가정되었다.
따라서, 제어 시스템(1)에서 정확한 보상 전압을 생성하는 것이 상기 오프셋 전압을 인가하는 것만큼 중요하다. 예를 들어, 도 11의 참조표에 저장된 비선형성 전압 합성 오차의 값이 부정확하다면, 전술한 보상의 오차가 더욱 커져, 오프셋 전압 인가의 효과가 반감될 것이다.
따라서, 보상의 정확성을 위해서, 인버터(30)의 출력 전류에 따른 비선형성 전압 합성 오차를 정확하게 측정하는 과정에 대해서 보다 상세하게 서술한다.
제어 시스템(1)이 3상 부하를 갖는 경우, 상기 제어 시스템(1)은 도 4에 도시된 바와 같은, 일반적인 3상 부하를 구동할 때와 같은 결선 구조를 가진다.
일 실시 예에서, 상기 결선 구조 상에서, a상이 고정자 좌표계의 0도로 설정된 경우, 제어기(10)는 인버터 비선형성에 의한 전압 합성 오차 측정을 위한 전류(이하, “오차 측정용 전류”)로, 서로 상이한 각도에서 부하에 대한 양의 정격 전류로부터 음의 정격 전류를 인버터(30)로 출력한다.
위와 같이 설정된 고정자의 좌표계 상에서, 상기 오차 측정용 전류는, dq축 좌표계를 기준으로 특정 각도에서의 d축 전류일 수 있다. 상기 오차 측정용 전류의 q축 전류는 0의 값(즉, 0A)을 가진다. 즉, 오차 측정용 전류는 해당 각도로 부하의 정격 전류 범위의 크기를 갖는 전류의 d축 성분일 수 있다.
일 실시 예에서, 부하(50)가 3상 부하인 경우, 상기 오차 측정용 전류는 서로 상이한 세 각도 중 적어도 하나에서의 d축 전류일 수 있다. 여기서 상기 세 각도는 서로 간에 120도의 차이를 가진다.
일부 실시 예에서, 부하(50)가 동기 좌표계 상의 제어를 받는 3상 전동기 부하일 수 있다. 이 경우, 3상 전동기 부하는 측정 과정에서 비활성화되어야 한다(회전자 구속 상태). 상기 오차 측정용 전류는 3상 전동기 부하가 구속되어 있지 않아도 활성화되지 않는 각도에서의 d축 전류일 수 있다. 예를 들어, 상기 오차 측정용 전류는 고정자의 dq축 좌표계를 기준으로, 전기각으로 -30도, +90도, 및/또는 -150도의 세 각도에서의 d축 전류일 수 있다.
도 22a 내지 도 22c는, 본 발명의 일 실시 예에 따른, 오차 측정용 전류에 따른 인버터 부하를 고려한 등가 회로 모델의 개념도이다.
도 22a는 ab상에 대한 오차 측정용 전류가 흐를 경우 인버터 부하를 고려한 등가 회로 모델이고, 도 22b는 bc상에 대한 오차 측정용 전류가 흐를 경우 인버터 부하를 고려한 등가 회로 모델이며, 도 22c는 ca상에 대한 오차 측정용 전류가 흐를 경우 인버터 부하를 고려한 등가 회로 모델이다.
상기 세 각도에서의 오차 측정용 전류를 인버터(30)에 입력하면, 각각의 각도별로 각각 ab상, bc상 및 ca상으로만 전류가 흐르는 것으로 간주될 수 있다. 전류(예컨대, -30도에서의 오차 측정용 전류)는 a상, b상 c상 모두에서 흐를 수 있지만, 전류가 흐르는 것으로 간주되는 두 상(예컨대, ab상) 이외의 다른 한 상(예컨대, c상)에서는 전류의 흐름이 서로 상쇄되어, 2상(two phase)에서만 통전되는 것과 등가적이다. 2상 통전에서 각 상의 전류의 크기는 동일하나, 방향은 서로 반대이므로, 인버터 비선형성에 의한 전압 합성 오차를 계산하는데 용이하다.
제어기(10)가 고정자의 dq축 좌표계를 기준으로 -30도에서의 d축 전류를 오차 측정용 전류로 인버터(30)에 인가하는 경우, 도 12a에 도시된 바와 같이, ab상이 통전된다.
여기서, 도 22a의 오차 측정용 전류로 인버터(30)에 대한 전류 제어를 수행하는 경우, 인버터(30)의 동기좌표계 기준 전압 지령(
Figure PCTKR2020016029-appb-img-000045
)은 다음의 수식으로 표현될 수 있다.
Figure PCTKR2020016029-appb-img-000046
한편, 제어기(10)가 고정자의 dq축 좌표계를 기준으로 +90도에서의 d축 전류를 오차 측정용 전류로 인버터(30)에 인가하는 경우, 도 22b에 도시된 바와 같이, bc상이 통전된다.
그리고, 도 22c에 도시된 바와 같이, 제어기(10)가 고정자의 dq축 좌표계를 기준으로 -120도에서의 d축 전류를 오차 측정용 전류로 인버터(30)에 인가하는 경우, ca상이 통전된다.
이와 같이, 제어기(10)는 전술한 오차 측정용 전류를 인버터(30)에 인가할 경우, 제어기(10)에서 3상이 모두 결선된 상황에서도 인버터(30)에 인가할 전류를 선택함으로써 2상(two phase)을 선택적으로 통전시킬 수 있다.
상기 [수식 25]과 동일한 방식으로 도 22b 및 도 22c의 오차 측정용 전류로 인버터(30)에 대한 전류 제어를 수행하는 경우, 인버터(30)의 동기좌표계 기준 전압 지령(
Figure PCTKR2020016029-appb-img-000047
)을 계산할 수 있다.
그러면, 도 22a 내지 도 22c의 전압 지령을 제1 내지 제3 측정용 전압 지령으로 지칭하는 경우, DC 정상상태에서 각각 다음과 같이 정리된다.
Figure PCTKR2020016029-appb-img-000048
이를 통해 계산되는 d축 전압지령(
Figure PCTKR2020016029-appb-img-000049
)은 2상에서의 인버터 비선형성의 전압 합성 오차 정보를 다음과 같이 포함하고 있다.
Figure PCTKR2020016029-appb-img-000050
오차 측정을 위해 양과 음의 정격 전류 범위에서 크기별로 단계적인 전류 제어가 진행되는 경우, 전류가 수렴할 수 있는 시간이 주어져야 DC 정상 상태에 도달하며, [수식 17]이 성립한다. 따라서, 부하(50)가 동기 전동기인 경우 해당 단계에서 동기 전동기 시정수 이상의 시간이 소모된다. 부하(50)가 유도 전동기인 경우 해당 단계에서 회전자 시정수 이상의 시간이 소모된다. 일반적으로 유도 전동기의 회전자 시정수가 수십ms에서 대용량 전동기인 경우 수초를 가지므로, 오차 측정을 위한 전류 제어는 수십초 내지 10여분의 시간이 소모될 수 있다.
상기 세 각도에서의 오차 측정용 전류를 인버터(30)에 입력하는 측정용 전류 제어를 ab상, bc상 및 ca상에 대한 통전이 되도록 3회 반복하면, 인버터 비선형성에 의한 전압 합성 오차 성분과 선형 저항 성분을 다음의 과정을 통해 계산할 수 있다.
Figure PCTKR2020016029-appb-img-000051
Figure PCTKR2020016029-appb-img-000052
Figure PCTKR2020016029-appb-img-000053
이와 같이, 제어기(10)는 오차 측정용 전류를 인버터(30)에 인가하여, 각 상에서의 인버터 비선형성에 의한 전압 합성 오차 성분(
Figure PCTKR2020016029-appb-img-000054
,
Figure PCTKR2020016029-appb-img-000055
,
Figure PCTKR2020016029-appb-img-000056
) 및 선형 저항 성분(R as, R bc, R cs)을 각각 얻을 수 있다.
제어기(10)는 인버터 비선형성에 의한 전압 합성 오차를 측정(또는 산출)하는 과정에서 고정자 저항 성분을 획득하고, 이를 저장하여 인버터(30)의 제어 동작을 수행하는데 활용할 수 있다. 그 결과, 인버터 비선형성에 의한 전압 합성 오차를 보다 정확하게 측정할 수 있다.
전술한 실시예들에서, 도 22 등에 기초한 인버터 비선형성에 의한 전압 합성 오차를 측정하는 과정은 제어 시스템(1)에 의해 수행되는 것으로 기재되었으나, 본 발명은 이에 제한되지 않는다.
예를 들어, 도 23와 같이, 오프셋 신호 발생기(150)가 없는 인버터 제어 시스템에서 수행되어, 인버터 비선형성의 전압 합성을 측정할 수 있다.
도 24a 내지 도 24c는 도 22의 실시예에 따른 실험 결과를 도시한 도면이다. 도 24에서 하나의 스케일은 20초에 해당한다.
도 24의 실험 예에서 부하(50)는 유도 전동기로서, 상기 실험 예의 조건은 표 2와 같다.
Figure PCTKR2020016029-appb-img-000057
1회의 2상(two phase) 통전 제어 동작은 총 121 단계로 이루어지고, 각 단계에서 해당 전류 레벨로 1초씩 해당 2상 통전을 위한 각도에서의 오차 측정용 전류를 인버터(30)에 인가하였다. 인버터 비선형성에 의한 전압 변동을 상대적으로 잘 관찰할 수 있도록, 전류 레벨이 크도록 설정되었다.
상 간의 회로 성분의 불평형을 고려하는 경우, ab상, bc상, 및 ca상에 대한 통전이 수행되었다. 각 상에 대한 통전은 120초 정도의 시간이 소요된다.
도 24a는 ab 상으로 통전된 경우, 도 24b는 bc 상으로 통전된 경우, 도 24c는 ca상으로 통전된 경우 비선형성 오차를 나타낸다. 각 실험 결과는 획득된 고정자 성분에 기초하여 관측 결과에서 선형 저항 성분을 제외한, 비선형성 오차 부분만을 그래프화한 것이다.
도 25는, 도 24의 실험 결과에 기초한 상 전압 지령을 도시한 그래프이고, 도 26은, 도 25의 상전압 지령에 기초한 인버터 비선형으로 인한 전압 합성 오차를 도시한 도면이다.
이러한 통전 시험을 통하여 추정된 d축 전압(v ds e)을 얻을 수 있다. 그러면, 얻어진 v ds e로부터 상 전압을 복원 할 수 있다. 예를 들어, D축 전압 지령이 얻어지면, 도 25와 같이 상전압 지령이 복원된다. 복원된 직선 기울기는 저항 성분으로 분리하고, 저항 성분을 제외한 전압을 인버터 비선형성에 의한 전압 합성 오차로 분리할 수 있다. 그러면, 도 26과 같은 인버터 비선형으로 인한 전압 합성 오차를 얻을 수 있다.
한편, 상 간의 회로 성분의 완전한 평형이 전제되는 경우, 1회의 통전 제어만 수행되면 되며, 그러면 보다 신속하게 (예컨대, 120초) 실험을 종료할 수 있다.
본 발명의 실시 예들은 전술한 실험 조건에 제한되지 않는다. 예를 들어, 동기 전동기(예컨대, IPM)가 부하(50)로 사용되는 경우, 하나의 이상에 대한 통전 제어는 상이한 시간(예컨대, 대략 20초)이 소모된다.
이와 같이, 본 발명의 제1 실시 예에 따르면, 인버터의 결선을 변경할 필요가 없고, 그리고 인버터의 출력 전압을 측정할 필요 없이, 인버터의 출력 전류에 기초하여 오차를 계산하여, 인버터 비선형성에 의한 전압 합성 오차를 정확하게 측정할 수 있다. 그러면 정확한 참조 표를 생성하여, 보상기(130)의 성능을 개선할 수 있다.
또한, 상(phase) 스위치의 도통 전압, 데드타임, 및 저항의 불균형이 존재하는 경우에도 이들에 의한 오차를 계산하고 구분할 수 있다. 특히, 스위치의 도통 전압, 게이트 드라이버의 온/오프 딜레이 등과 같은, 구성요소의 자세한 정보가 없는 경우에도 인버터 비선형성에 의한 전압 합성 오차를 계산할 수 있다. 나아가, 유도 전동기, 동기 전동기 등과 같은, 전동기의 종류에 관계없이 인버터의 출력이 전동기에 연결만 되어 있는 경우에도 인버터 비선형성에 의한 전압 합성 오차를 계산할 수 있다. 또한, 전류 제어, 전동기 제어 등의 모든 제어에서 가장 중요한 파라미터 고정자 저항 성분도 인버터 비선형성에 의한 전압 합성 오차를 계산하는 과정에서 얻을 수 있다. 만약 전류 전압 센서에 약간의 크기(scale) 오차가 있는 경우에도, 동일한 센서를 인버터의 비선형성에 의한 전압 합성 오차의 계산 및 부하의 제어를 위해 사용하는 경우 이 크기 오차는 부하의 제어에 영향을 주지 않는다.
한편, 전술한 각도 수치는 a상이 고정자 좌표계의 0도로 설정된 특정 고정자 좌표계 상에서의 상대적 벡터 관계를 나타내는 예시적인 값을 나타낸다. 본 발명의 실시예들은 a상 이외의 다른 상이 고정자 좌표계의 0도로 변형되어 설정된 경우에도 전술한 원리와 유사한 방식으로 적용될 수 있는 것으로 이해되어야 한다.
다른 일부 실시 예에서, 부하(50)가 3상 전동기 부하가 아닌 경우, 상기 오차 측정용 전류는 -30도의 각도 이외의 다른 각도에서의 d축 전류일 수 있다.
도 27a 내지 도 27c는, 본 발명의 일 실험 예에 따른, 전혀 보상 전압이 없을 때, 오프셋 전압이 인가되지 않은 채 보상할 때, 오프셋 전압까지 고려했을 때의 상전류 파형을 도시한 도면이다.
도 27a는 보상 전압이 전혀 없을 때의 상전류 파형을 도시한 도면이고, 도 27b는 오프셋 전압이 인가되지 않은 채 보상할 때의 상전류 파형을 도시한 도면이며, 도 27c는 오프셋 전압까지 고려했을 때의 상전류 파형을 도시한 도면이다.
도 27의 실험 예에서, 3Hz 운전 시 전압 합성 오차를 보상하지 않았을 경우의 파형(도 27a), 도 22에 기초하여 획득된 전압 합성 오차에 매칭하는 보상 전압을 오프셋 전압 없이 보상한 경우의 파형(도 27b) 및 도 22에 기초하여 획득된 전압 합성 오차에 매칭하는 보상 전압을 오프셋 전압과 함께 보상하였을 경우의 파형(도 27c)를 실험하였다. 오프셋 전류(I * offset)는 0.1 A이며, 상승 하강 판단을 위한 임계 전류(I th)는 0.7 A로 설정하였다.
전술한 3가지 실험 조건이 상기 표 2의 유도 전동기에 적용되었다.
도 27a는 인버터 비선형성에 의한 전압 합성 오차를 전혀 보상하지 않았을 때 삼상 전류 파형을 도시한 그래프이다. 전압 합성 오차로 인해 상당히 왜곡된 파형의 형태가 나타난다.
도 27b는 인버터 비선형성에 의한 전압 합성 오차를 오프셋 변조 없이 보상했을 때 삼상 전류 파형을 도시한 그래프이다. 보상에 의해 도 27a에 비해 왜곡이 완화된다. 그러나, 인버터 출력 전류 측정의 전류 오프셋 오차 등과 같은 구현 차이로 인한 오차는 여전히 남아 있어, 약간의 왜곡이 존재한다.
상기 실험 예를 통해 전술한 실시 예들의 보상 방법의 정확한 성능 개선을 분석하기 위해서는, 인버터 비선형성에 의한 전압 왜곡을 비교해야 타당하다. 그러나, PWM 전압을 직접 측정한 성능 비교가 어려우므로, 상 전류의 THD를 비교하여 성능을 평가하였다.
도 28a는, 본 발명의 일 실시예에 따른, 2kHz 스위칭 주파수 조건에서 보상 전압, 오프셋 전압을 적용한 THD 결과를 비교한 도면이고, 도 28b는, 본 발명의 일 실시예에 따른, 15kHz 스위칭 주파수 조건에서 보상 전압, 오프셋 전압을 적용한 THD 결과를 비교한 도면이다.
도 28a에서는 2kHz 스위칭 시의 운전 주파수에 따른 THD 결과를 도시하였고, 도 28b에서는 15kHz 스위칭 시의 운전 주파수에 따른 THD 결과를 도시하였다.
도 28a 및 도 28b에 도시된 바와 같이, 도 11의 실시 예가 가장 낮은 THD를 갖는 것을 확인할 수 있다. 특히 낮은 운전 주파수 영역 및/또는 높은 스위칭 주파수 설정에서 뚜렷한 THD 개선 효과가 나타남을 확인할 수 있다.
도 29a 내지 도 29c는, 본 발명의 또 다른 실험 예에 따른, 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시한 도면이다.
도 29a는 보상 전압만을 인가한 경우 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시하고, 도 29b는 보상 전압 및 제1 오프셋 전류를 인가한 경우 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시하며, 도 29c는 보상 전압 및 제2 오프셋 전류를 인가한 경우 상전류, 선간 전압 지령 및 실제 선간 전압을 400Hz 차단 주파수를 가지는 저역 통과 필터로 스위칭 파형을 제거한 후의 파형을 도시한다.
도 29의 실험 예에서, 선간 전압은 ab상 전압을 400Hz 1차 RC Filter로 저역(Low pass) 통과(Filtering) 하여, PWM 전압을 제거한 뒤, 보상전압에 오프셋 전압 적용 여부에 따른 선간(Line to line) 전압의 파형을 획득하였다.
전술한 바와 같이, 도 11, 도 19, 도 21 등의 오프셋 전압에 기초한 제어 신호를 생성하는 제어 시스템은, ZCC를 보다 빠르게 벗어날 수 있도록 오프셋 전압을 더 주입하는 방식이다. 이는 전동기에 교류 전류가 흐르고 있을 때, 상 전압을 측정해보면, 실제 측정된 상전압 또는 선간전압이 매끄러운 정현파가 아닌, 상전류가 영전류 근처를 통과할 때 전류의 방향에 따라 전압이 주입된 형태로 나타난다.
도 29a는 오프셋 전압이 인가되지 않는, 보상 전압만 인가한 결과를 나타내고, 도 29b는 I * offset = 0.1A가 더 인가되는 결과, 도 29c는 I * offset = 0.2A가 더 인가된 결과를 나타낸다.
보상전압만 인가하는 경우, ZCC가 일어날 때 상전압의 크기가 줄어드는 것을 볼 수 있다. 하지만 오프셋 전압 인가 시 영전류 근처에서 선간 전압의 크기가 오히려 커지며, 영전류 영역을 빠르게 벗어나는 것을 확인 할 수 있다. 이는 도 29b, 및 29c의 비교에서 알 수 있듯이 보다 큰 오프셋 신호(I * offset=0.2A)를 적용할 경우, 더 잘 나타난다.
이상에서 본 발명이 구체적인 구성요소 등과 같은 특정 사항들과 한정된 실시 예 및 도면에 의해 설명되었으나, 이는 본 발명의 보다 전반적인 이해를 돕기 위해서 제공된 것일 뿐, 본 발명이 상기 실시 예들에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상적인 지식을 가진 자라면 이러한 기재로부터 다양한 수정 및 변형을 꾀할 수 있다.
따라서, 본 발명의 사상은 상기 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등하게 또는 등가적으로 변형된 모든 것들은 본 발명의 사상의 범주에 속한다고 할 것이다.
본 발명의 실시예들에 따른 인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템은 인버터의 비선형성에 의한 전압 합성 오차를 정확하게 보상함으로써 인버터의 성능을 극대화시킬 수 있다. 그 결과, 인버터를 이용하는 전력 분야에서 높은 산업상 이용 가능성을 기대할 수 있다.

Claims (20)

  1. 인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템에 있어서,
    인버터의 지령 신호에 기초한 제어 신호를 상기 인버터로 전송하는 제어기를 포함하고, 상기 제어기는:
    상기 인버터의 출력 신호에 기초하여 인버터의 지령 신호를 생성하도록 구성된 지령 발생기; 및
    상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 정보에서의 인버터 비선형성에 의한 전압 합성 오차를 결정하고, 그리고 보상 신호를 생성하도록 구성된 보상기;를 포함하고,
    상기 제어 신호는 상기 보상 신호에 더 기초하거나, 또는 상기 보상 신호 및 상기 인버터의 출력 신호가 영전류 구간에서 벗어나도록 촉진하는 오프셋 신호에 더 기초하는 것을 특징으로 하는 제어 시스템.
  2. 제1항에 있어서,
    상기 인버터의 출력 전류에 기초하여 오프셋 신호를 생성하도록 구성된 오프셋 신호 발생기를 더 포함하고,
    상기 보상 신호는 상기 결정된 전압 합성 오차에 대응하고, 상기 보상 신호에 대응한 전압 합성 오차는 출력을 의도한 전압과 상기 인버터에서 실제 출력된 전압 사이의 오차이고,
    상기 오프셋 신호는 상기 인버터의 출력 신호가 영전류 구간에서 벗어나도록 촉진하는 신호인 것을 특징으로 하는 제어 시스템.
  3. 제2항에 있어서, 상기 오프셋 신호 발생기는,
    상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 전류의 상승 또는 하강을 판단하고;
    상기 인버터의 출력 전류가 상승할 것으로 판단할 경우 음의 오프셋 신호를 출력하고,
    상기 인버터의 출력 전류가 하강할 것으로 판단할 경우, 양의 오프셋 신호를 출력하도록 더 구성된 것을 특징으로 하는 제어 시스템.
  4. 제3항에 있어서, 상기 오프셋 신호 발생기는,
    상기 인버터의 출력 전류가 제1 임계 기준, +I th 보다 큰 경우, 상기 인버터의 출력 전류가 하강할 것으로 판단하고, 그리고
    상기 인버터의 출력 전류가 제2 임계 기준, - I th보다 작은 경우, 상기 인버터의 출력 전류가 상승할 것으로 판단하도록 구성된 것을 특징으로 하는 제어 시스템.
  5. 제4항에 있어서,
    상기 임계 기준의 값, I th는 다음의 수학식을 만족하는 값으로 설정되며,
    [수학식]
    Figure PCTKR2020016029-appb-img-000058
    여기서, I s,min은 상기 인버터의 상 전류의 최소 값을 나타내는 것을 특징으로 하는 제어 시스템.
  6. 제4항에 있어서,
    상기 임계 기준의 값, I th는 특정 전압 포인트에 대응하는 전류의 값 보다 크도록 설정되며,
    상기 특정 전압 포인트는, 상기 인버터의 비선형 저항 성분이 변곡하는 전압 포인트에서 상기 인버터의 비선형 저항 성분이 0이 되는 전압 포인트 사이에 위치하는 것을 특징으로 하는 제어 시스템.
  7. 제4항에 있어서, 상기 오프셋 신호가 전류 신호, I * offset인 경우,
    상기 오프셋 신호는, 다음의 수학식을 만족하도록 값을 갖도록 설정되며,
    [수학식]
    Figure PCTKR2020016029-appb-img-000059
    여기서, L sh는 인버터의 출력 인덕턴스이고, e xs는 x상의 역기전력이며, Vdc는 상기 인버터에 제공되는 전압이고, Ts는 제어 신호를 전송하는, 샘플링 한 주기를 나타내는 것을 특징으로 하는 제어 시스템.
  8. 제4항에 있어서, 상기 오프셋 신호가 전류 신호, I * offset인 경우, 3상(x, y, z) 상에서 전류 센서 및 전체 제어 시스템에서 발생할 수 있는 출력 전류(i xs) 측정의 전류 오프셋 오차, I xs,offset의 최대값 보다 큰 값으로 설정되며,
    상기 오프셋 신호가 다음의 수학식 1 및 수학식 2를 만족하는 하는 경우, 상기 오프셋 신호 발생기는 상기 수학식 1 및 수학식 2를 만족하는 전류 값 중 보다 작은 전류 값을 상기 오프셋 신호가 갖도록 설정되며,
    [수학식 1]
    Figure PCTKR2020016029-appb-img-000060
    [수학식 2]
    Figure PCTKR2020016029-appb-img-000061
    여기서, L sh는 인버터의 출력 인덕턴스이고, Ts는 샘플링 한 주기를 나타내고, V xs,max는 3상(x,y,z) 중 x상에서 ZCC를 고려하고 있는 운전 영역에서의 최대 상전압 출력을 나타내고, e xs는 3상(x,y,z) 중 x상의 역기전력을 나타내는 것을 특징으로 하는 제어 시스템.
  9. 제6항에 있어서, 상기 인버터가 유도 전동기에 출력 신호를 인가하는 경우,
    I s,min는 인버터의 상 전류(i s)의 크기의 최소값으로서, 상기 I s,min 는 유도 전동기의 자화 전류의 크기를 갖는 것을 특징으로 하는 제어 시스템.
  10. 제2항에 있어서, 상기 제어기는
    상기 오프셋 신호가 인가된 상기 보상 신호를 상기 지령 신호에 인가하거나, 또는
    상기 보상 신호 및 상기 오프셋 신호를 지령 신호에 인가하도록 구성되는 것을 특징으로 하는 제어 시스템.
  11. 제3항에 있어서, 상기 오프셋 신호 발생기는,
    판단 결과에 응답하여, 상기 음의 오프셋 신호가 출력되는 제1 경로 또는 상기 양의 오프셋 신호가 출력되는 제2 경로를 선택적으로 연결하도록 구성된 것을 특징으로 하는 제어 시스템.
  12. 제1항에 있어서, 상기 제어기는,
    인버터의 출력 전류와 인버터 비선형성에 의한 전압 합성 오차 사이의 대응 관계를 기록한 참조표를 저장하며,
    수신한 인버터의 출력 정보에 포함된, 상기 인버터의 출력 전류에서의 인버터 비선형성에 의한 전압 합성 오차를 상기 참조표로부터 검색하도록 더 구성되는 것을 특징으로 하는 제어 시스템.
  13. 제1항에 있어서,
    상기 보상기는 상기 전압 합성 오차에 대응한 신호 및 오프셋 신호에 기초한 상기 보상 신호를 생성하고,
    상기 제어기는 상기 보상 신호를 상기 지령 신호에 인가하는 것을 특징으로 하는 제어 시스템.
  14. 제13항에 있어서, 상기 제어기는,
    상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 전류의 상승 또는 하강을 판단하고, 그리고
    상기 지령 신호에 인가될 상기 보상 신호를 결정하기 위해, 상기 인버터의 출력 전류가 상승할 경우 제1 참조표로부터 상기 보상 신호를 검색하거나, 또는 상기 인버터의 출력 전류가 하강할 경우 제2 참조표로부터 상기 보상 신호를 검색하며,
    상기 제1 참조표는, 상기 인버터의 출력 전류가 상승하는 파형을 포함한, 해당 인버터의 출력 전류에 대한 인버터 비선형성에 의한 전압 합성 오차와 상기 인버터의 출력 전류가 상승할 때의 오프셋 전류에 기초한 해당 보상 신호를 기록하고,
    상기 제2 참조표는, 상기 인버터의 출력 전류가 하강하는 파형을 포함한, 해당 인버터의 출력 전류에 대한 인버터 비선형성에 의한 전압 합성 오차와 상기 인버터의 출력 전류가 하강할 때의 오프셋 전류에 기초한 해당 보상 신호를 기록한 것을 특징으로 하는 제어 시스템.
  15. 인버터 비선형성에 의한 전압 합성 오차를 보상하는 제어 시스템에 있어서,
    인버터의 지령 신호 및 보상 신호에 기초한 제어 신호를 상기 인버터로 전송하는 제어기를 포함하고, 상기 제어기는:
    상기 인버터의 출력 신호에 기초하여 인버터의 지령 신호를 생성하도록 구성된 지령 발생기; 및
    상기 인버터의 출력 신호에 기초하여 상기 인버터의 출력 정보에서의 인버터 비선형성에 의한 전압 합성 오차를 결정하고, 그리고 상기 보상 신호를 생성하도록 구성된 보상기를 포함하되,
    상기 인버터가 3상 부하에 출력 신호를 인가하도록 연결된 경우에서,
    상기 보상 신호는, 상기 3상 부하를 비활성화 시키면서 상기 3상 중 2상을 통전시키는 전류를 상기 인버터에 인가하여 획득된, 인버터 비선형성에 의한 전압 합성 오차에 대응하는 신호인 것을 특징으로 하는 제어 시스템.
  16. 제15항에 있어서, 상기 2상을 통전시키는 전류는,
    상기 3상 중 제1 상(phase)이 고정자 좌표계의 0도로 설정된 상태에서, 서로 상이한 세 각(angle) 중 적어도 하나의 각에서의 d축 전류로서, q축 크기는 0의 값을 가지며, 상기 제1 상은 다른 제2 및 제3 상과 서로 ±120도 간격을 갖는 것을 특징으로 하는 제어 시스템.
  17. 제16항에 있어서, 상기 2상을 통전시키는 전류는,
    상기 3상 부하가 전동기인 경우, 고정자의 dq축 좌표계를 기준으로, 전기각으로 -30도, +90도, 및 -150도의 세 각도에서의 d축 전류 중 적어도 하나로서,
    -30도에서의 d축 전류는 제1 및 제2상을 통전하고,
    +90도에서의 d축 전류는 제2 및 제3 상을 통전하며,
    -150도에서의 d축 전류는 제3 및 제1 상을 통전하는 전류인 것을 특징으로 하는 제어 시스템.
  18. 제17항에 있어서, 상기 제1 상이 a상, 상기 제2 상이 b상 및 상기 제3 상이 c상인 경우,
    ab상, bc상 및 ca상에서의 d축 전압 지령(
    Figure PCTKR2020016029-appb-img-000062
    )은 각각 다음의 수학식으로 산출되며,
    [수학식]
    Figure PCTKR2020016029-appb-img-000063
    여기서, s는 각 상에서의 중성점을 나타내고, v xn는 x상에서의 극전압, i xs는 x상에서의 상 전류, δv xn는 각 상에서의 인버터 비선형성에 의한 전압 합성 오차, 및 R xs는 각 상에서의 고정자 저항을 나타내는 것을 특징으로 하는 제어 시스템.
  19. 제18항에 있어서, 상기 2상을 통전시키는 전류는,
    상기 3상 부하의 양의 정격 전류에서 음의 정격 전류 범위 내에서 단계별로 인가되며, 각 단계는 DC 정상 상태에 도달하는 시간으로 이루어진 것을 특징으로 하는 제어 시스템.
  20. 제15항에 있어서,
    상기 인버터의 출력 전류에 기초하여 오프셋 신호를 생성하도록 구성된 오프셋 신호 발생기를 더 포함하고,
    상기 제어 신호는 상기 오프셋 신호에 더 기초하는 것을 특징으로 하는 제어 시스템.
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