WO2022010194A1 - 메모리 동작을 개선한 3차원 플래시 메모리 - Google Patents

메모리 동작을 개선한 3차원 플래시 메모리 Download PDF

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최선준
심재민
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    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND

Definitions

  • the following embodiments relate to a three-dimensional flash memory and a manufacturing method thereof.
  • Flash memory is an electrically erasable programmable read only memory (EEPROM) that electrically controls input and output of data by means of Fowler-Nordheim tunneling or hot electron injection. do.
  • EEPROM electrically erasable programmable read only memory
  • FIG. 1 is a cross-sectional side view of a conventional three-dimensional flash memory
  • the flash memory 100 of the three-dimensional structure currently researched and developed surrounds the channel layer 110 and the channel layer 110 extending in the vertical direction.
  • ONO oxide-nitride-oxide
  • the charge storage layer 120 having the ONO structure in the vertical direction is formed in the vertical hole scaled down for high integration.
  • a cross-sectional area on a plane of the channel layer 110 is reduced, so that a channel resistance is increased, and a problem of a decrease in channel operating current and speed may occur.
  • the charge storage layer 120 having the ONO structure in the vertical direction is formed in the vertical hole with the increased scale to increase the cross-sectional area on a plane of the channel layer 110 , the charge storage layer having the ONO structure in the vertical direction is formed.
  • the (120)-based 3D flash memory 100 has a disadvantage in that the degree of integration of the memory cell string is increased.
  • a conventional 3D flash memory having a vertical ONO structure is an interference phenomenon caused by a pass voltage V read applied to an unselected memory cell adjacent to upper and lower portions during a read operation on a selected memory cell.
  • V th threshold voltage
  • One embodiment is to propose a three-dimensional flash memory and a method of manufacturing the same for preventing and overcoming problems and disadvantages caused by a charge storage layer-based three-dimensional flash memory having an ONO structure extending in a vertical direction.
  • an object of the present invention is to propose a three-dimensional flash memory that increases operating current and speed, and a method for manufacturing the same.
  • a three-dimensional flash memory based on a charge storage layer having an ONO structure extending in a vertical direction and a channel layer have the same planar cross-sectional area
  • the planar scale of the memory cell string is remarkably reduced to enable high integration.
  • embodiments are to propose a three-dimensional flash memory and a method of manufacturing the same in which a voltage applied to a word line is more strongly transmitted to a channel layer.
  • embodiments are intended to propose a three-dimensional flash memory that minimizes a word line to which a voltage is applied during a program operation of the horizontal charge storage layer.
  • embodiments are intended to propose a three-dimensional flash memory that prevents breakdown between a plurality of word lines and at least one channel layer.
  • a read operation for a selected memory cell among a plurality of memory cells is performed.
  • pass voltages of different values from pass voltages applied to the remaining unselected memory cells except for the unselected adjacent memory cells adjacent to upper and lower portions of the selected memory cell among the unselected memory cells are applied to the unselected adjacent memory cells.
  • a three-dimensional flash memory applied to each and an operating method thereof are proposed.
  • asymmetric pass voltages are applied to the unselected adjacent memory cells adjacent to upper and lower portions of the selected one of the unselected memory cells from the plurality of memory cells, respectively.
  • a three-dimensional flash memory to be applied and a method for operating the same are proposed.
  • a three-dimensional flash memory and an operating method thereof are proposed in which a pass voltage having a value different from a pass voltage applied to the cells is symmetrically applied to unselected adjacent memory cells, respectively.
  • a 3D flash memory may include at least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be connected to the at least one channel layer; A plurality of horizontal charge storage layers are alternately interposed between the plurality of word lines and are formed to extend in a horizontal direction and store electric charges transferred from the at least one channel layer by a voltage applied to the plurality of word lines. field; and a plurality of tunnel oxide layers interposed between the plurality of horizontal charge storage layers and the at least one channel layer.
  • the plurality of horizontal charge storage layers may be formed to fill spaces between the plurality of word lines, respectively.
  • each of the plurality of horizontal charge storage layers may be formed to have a thickness corresponding to a separation distance between the plurality of word lines.
  • the 3D flash memory may further include a plurality of oxide layers formed to surround upper, lower, and side surfaces of the plurality of word lines.
  • the 3D flash memory may further include a plurality of dielectric layers formed to surround upper, lower, and side surfaces of the plurality of oxide layers.
  • a 3D flash memory may include at least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be connected to the at least one channel layer; and a plurality of words each contacting one of the upper and lower surfaces of the plurality of word lines and extending in the horizontal direction, storing electric charges transferred from the at least one channel layer by a voltage applied to the plurality of word lines.
  • horizontal charge storage layers may include at least one channel layer extending in a vertical direction on a substrate; a plurality of word lines extending in a horizontal direction to be connected to the at least one channel layer; and a plurality of words each contacting one of the upper and lower surfaces of the plurality of word lines and extending in the horizontal direction, storing electric charges transferred from the at least one channel layer by a voltage applied to the plurality of word lines.
  • the three-dimensional flash memory further includes a plurality of air gaps respectively formed on a surface opposite to a surface to which the plurality of horizontal charge storage layers are in contact with each other, among upper surfaces or lower surfaces of the plurality of word lines.
  • the plurality of air gaps may be used to prevent breakdown between the plurality of word lines and the at least one channel layer.
  • each of the plurality of horizontal charge storage layers may perform a memory operation by a voltage applied to a contacting word line among the plurality of word lines.
  • the 3D flash memory may include at least one of the plurality of word lines and the plurality of horizontal charge storage layers extending to surround the at least one channel layer and disposed between the plurality of horizontal charge storage layers. It may be characterized in that it further comprises an oxide film.
  • a three-dimensional flash memory may include at least one channel layer extending in one direction on a substrate; a plurality of electrode layers stacked in a vertical direction with respect to the at least one channel layer; and a plurality of memory cells surrounding the at least one channel layer and interposed in the one direction between the at least one channel layer and the plurality of electrode layers, and a plurality of memory cells are implemented in regions in contact with the plurality of electrode layers.
  • at least one charge storage layer used as a storage layer wherein when a read operation is performed on a selected memory cell from among the plurality of memory cells, adjacent to upper and lower portions of the selected memory cell from among unselected memory cells from among the plurality of memory cells Asymmetric pass voltages are respectively applied to unselected adjacent memory cells.
  • the 3D flash memory may apply a pass voltage having a higher value than a pass voltage applied to the remaining unselected memory cells excluding the unselected adjacent memory cells among the unselected adjacent memory cells. It may be characterized in that it is applied to one unselected adjacent memory cell, and a pass voltage lower than the pass voltage applied to the remaining unselected memory cells is applied to the other unselected adjacent memory cells among the unselected adjacent memory cells. have.
  • the three-dimensional flash memory is configured to reduce an electric field in the one unselected adjacent memory cell or to alleviate a decrease in mobility in the one unselected adjacent memory cell, A pass voltage having a higher value than a pass voltage applied to the remaining memory cells may be applied to any one of the unselected adjacent memory cells.
  • a pass voltage of a higher value than a pass voltage applied to the remaining unselected memory cells when a pass voltage of a higher value than a pass voltage applied to the remaining unselected memory cells is applied to the one unselected adjacent memory cell, the surface of the channel layer In order to compensate for the increase in electron concentration, a pass voltage lower than a pass voltage applied to the remaining unselected memory cells may be applied to the remaining unselected adjacent memory cells.
  • the values of the pass voltage applied to the one unselected adjacent memory cell and the pass voltage applied to the other unselected adjacent memory cell are the values of each of the selected memory cell and the unselected adjacent memory cells. It may be determined based on a threshold voltage of the selected memory cell according to a program state.
  • One embodiment may propose a three-dimensional flash memory and a method of manufacturing the same for preventing and overcoming problems and disadvantages caused by a three-dimensional flash memory based on a charge storage layer having an ONO structure extending in a vertical direction.
  • the planar cross-sectional area of the channel layer is increased to reduce the channel resistance and reduce the channel resistance.
  • a three-dimensional flash memory that increases operating current and speed and a method for manufacturing the same can be proposed.
  • a three-dimensional flash memory based on a charge storage layer having an ONO structure extending in a vertical direction and a channel layer have the same planar cross-sectional area
  • the planar scale of the memory cell string is remarkably reduced to enable high integration.
  • a three-dimensional flash memory and a method for manufacturing the same can be proposed.
  • the exemplary embodiments may propose a 3D flash memory and a method of manufacturing the same in which a voltage applied to a word line is more strongly transmitted to a channel layer.
  • embodiments may propose a three-dimensional flash memory that minimizes word lines to which a voltage is applied during a program operation of the horizontal charge storage layer.
  • embodiments may propose a 3D flash memory that prevents breakdown between a plurality of word lines and at least one channel layer.
  • the remaining unselected memory cells excluding unselected adjacent memory cells adjacent to upper and lower portions of the selected memory cell among the unselected memory cells from among the plurality of memory cells
  • asymmetric pass voltages are applied to the unselected adjacent memory cells adjacent to upper and lower portions of the selected one of the unselected memory cells from the plurality of memory cells, respectively.
  • a three-dimensional flash memory to be applied and a method of operating the same may be proposed.
  • the remaining unselected memory excluding the unselected adjacent memory cells adjacent to upper and lower portions of the selected memory cell from among the unselected memory cells from among the plurality of memory cells.
  • FIG. 1 is a side cross-sectional view showing a conventional three-dimensional flash memory.
  • FIG. 2 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • 3 to 4 are plan views illustrating a comparison between a 3D flash memory according to an exemplary embodiment and a conventional 3D flash memory.
  • FIG. 5 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 6A to 6E are side cross-sectional views illustrating a three-dimensional flash memory to explain the manufacturing method illustrated in FIG. 5 .
  • FIG. 7 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • FIG. 8 is a side cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • FIG. 9 is a flowchart illustrating a program operation method of a 3D flash memory according to an exemplary embodiment.
  • FIG. 10 is a side cross-sectional view for explaining a method of operating a 3D flash memory program according to an exemplary embodiment.
  • FIG. 11 is a flowchart illustrating a method of manufacturing a 3D flash memory according to an exemplary embodiment.
  • 12A to 12D are side cross-sectional views illustrating a 3D flash memory in order to explain a method of manufacturing the 3D flash memory according to an exemplary embodiment.
  • FIG. 13 is a Y-Z cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment.
  • 14A to 14C are graphs for explaining a read operation of a 3D flash memory according to an exemplary embodiment.
  • 15 is a flowchart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment.
  • 16 is a flowchart illustrating a method of reading a 3D flash memory according to another exemplary embodiment.
  • FIG. 2 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 200 includes at least one channel layer 210 , a plurality of word lines 220 , a plurality of horizontal charge storage layers 230 , and a plurality of of tunnel oxide layers 240 .
  • At least one channel layer 210 is formed to extend in a vertical direction on a substrate (not shown) to supply charges according to voltages applied to the plurality of word lines 220 to the plurality of horizontal charge storage layers 230 .
  • the at least one channel layer 210 may be formed of a semiconductor material such as single crystal silicon or polycrystalline silicon, and may be formed in the form of a hollow tube as shown in the drawing and further include a buried film 211 therein.
  • the at least one channel layer 210 is not limited thereto and may be formed in a cylindrical shape without an empty inside.
  • Such at least one channel layer 210 forms a plurality of memory cells in regions corresponding to the plurality of horizontal charge storage layers 230 , respectively, in a vertical direction including the at least one channel layer 210 .
  • a component of can be named as a memory cell string.
  • the plurality of word lines 220 extend in a horizontal direction to be connected to the at least one channel layer 210 , and serve to apply a voltage to the at least one channel layer 210 .
  • each of the plurality of word lines 220 may be formed of a conductive material layer.
  • the conductive material layer may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), and Au (gold).
  • the plurality of word lines 220 are connected to the at least one channel layer 210 , the plurality of word lines 220 and the at least one channel layer 210 are disposed between the plurality of word lines 220 and the at least one channel layer 210 as shown in the drawing. It may mean both indirectly connected through the oxide films 250 and the plurality of dielectric films 260 of the have.
  • the plurality of oxide layers 250 may be used as a tunneling insulating layer while being formed to surround the upper, lower, and side surfaces of the plurality of word lines 220 .
  • the plurality of dielectric layers 260 may be formed to surround the upper, lower, and side surfaces of the plurality of oxide layers 250 and may be used as a gate insulating layer.
  • the plurality of dielectric layers 260 may be formed of an insulating material having a high-k characteristic (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO). 2 , Gd 2 O 3 or an insulating material such as Y 2 O 3 ), the voltage applied to the plurality of word lines 220 may be more strongly transmitted to the at least one channel layer 210 . Accordingly, the three-dimensional flash memory 200 according to an embodiment improves the memory operation speed and efficiency by reducing the channel resistance, or as compared to the three-dimensional flash memory based on the charge storage layer having the ONO structure in the vertical direction. Power consumption may be improved by reducing the magnitude of the voltage applied to the word lines 220 .
  • a high-k characteristic eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO. 2 ,
  • the plurality of horizontal charge storage layers 230 are alternately interposed between the plurality of word lines 220 and are formed to extend in the horizontal direction, and at least one channel is formed by a voltage applied to the plurality of word lines 220 . It has the function of a data store for storing charges transferred from the layer 210 .
  • the fact that the plurality of horizontal charge storage layers 230 have the function of data storage means that, in addition to trapping and storing charges or holes, by maintaining states of charges (eg, polarization states of charges), trapping and It means expressing data with stored electric charges or expressing data with states of electric charges.
  • the plurality of horizontal charge storage layers 230 may be formed to fill spaces between the plurality of word lines 220 , respectively.
  • each of the plurality of horizontal charge storage layers 230 includes a separation distance between the plurality of word lines 220 (more precisely, the horizontal charge storage layer 231 includes upper and lower word lines 221 positioned above and below). , 222) may be formed to have a thickness 230-1 corresponding to the separation distance between the dielectric layers 260 corresponding to each of the dielectric layers 260).
  • each of the plurality of horizontal charge storage layers 230 may have a quantum dot shape or a specific layer shape.
  • each of the plurality of horizontal charge storage layers 230 may have a quantum dot shape of nanoparticles including at least one of a semiconductor material, a metal material, and a magnetic material.
  • each of the plurality of horizontal charge storage layers 230 is composed of nanoparticles of a semiconductor material
  • quantum dots forming the same may be composed of nanoparticles of C, Si, SiGe, SiN, GaN, or ZnO, and a plurality of horizontal charges
  • quantum dots forming the storage layers 230 may be composed of nanoparticles of W, Co, Ti, or Pd.
  • each of the plurality of horizontal charge storage layers 230 may have a film type including at least one of silicon nitride or polycrystalline silicon.
  • the plurality of tunnel oxide layers 240 are interposed between the plurality of horizontal charge storage layers 230 and the at least one channel layer 210 , so that charges from the at least one channel layer 210 are transferred to the plurality of horizontal charge storage layers. It may play a role of moving and delivering to the 230 .
  • the three-dimensional flash memory 200 has a conventional three-dimensional (3D) flash memory 200 through a structure in which a plurality of horizontal charge storage layers 230 and a plurality of tunnel oxide layers 240 are alternately interposed between a plurality of word lines 220 . It is possible to solve the problems and disadvantages of the flash memory.
  • the 3D flash memory 200 has the same planar cross-sectional area as the 3D flash memory based on the charge storage layer having the ONO structure extending in the vertical direction as shown in FIGS. 2 and 3 and the channel layer 210 . In this case, it is possible to significantly reduce the planar scale of the memory cell string to enable high integration.
  • the channel layer 210 can be increased to reduce the channel resistance and increase the channel operating current and speed.
  • the 3D flash memory 200 solves the problem that the uniformity of the threshold voltage of the memory cells caused by the 3D flash memory based on the charge storage layer having the ONO structure extending in the vertical direction is reduced. may solve it
  • the three-dimensional flash memory 200 having such a structure can perform memory operations such as program, read, and erase by applying voltages to upper and lower word lines with each of the plurality of horizontal charge storage layers 230 interposed therebetween. have. For example, in a program operation on the horizontal charge storage layer 231 of any one of the plurality of horizontal charge storage layers 230 , the upper and lower word lines 221 and 222 with the horizontal charge storage layer 231 interposed therebetween. ) as a voltage is applied to it.
  • FIG. 5 is a flowchart illustrating a manufacturing method of a 3D flash memory according to an exemplary embodiment
  • FIGS. 6A to 6E are side cross-sectional views illustrating the 3D flash memory to explain the manufacturing method shown in FIG. 5 .
  • the subject of the manufacturing method is an automated and mechanized system, and as a result of performing the manufacturing method, the manufacturing is completed may be the 3D flash memory 200 described with reference to FIGS. 2 to 4 .
  • step S510 the system may prepare the semiconductor structure 600 as shown in FIG. 6A .
  • the semiconductor structure 600 is alternately interposed between a plurality of horizontal charge storage layers 610 and a plurality of horizontal charge storage layers 610 formed extending in a horizontal direction on a substrate (not shown) and extending in the horizontal direction.
  • the plurality of oxide layers 620 , the plurality of horizontal charge storage layers 610 , and at least one channel layer 630 extending in a vertical direction passing through the plurality of oxide layers 620 , and a plurality of horizontal It may include at least one tunnel oxide layer 640 interposed and extending in a vertical direction between the charge storage layers 610 and the at least one channel layer 630 .
  • step S520 the system may remove the plurality of oxide layers 620 as shown in FIG. 6B .
  • step S520 the system performs at least one of the at least one tunnel oxide layer 640 such that at least one channel layer 630 is exposed through the spaces 621 from which the plurality of oxide layers 620 are removed.
  • the plurality of A plurality of tunnel oxide layers 642 interposed between the horizontal charge storage layers 620 and the at least one channel layer 630 may be formed.
  • the system may form a plurality of word lines 650 in the spaces 621 from which the plurality of oxide layers 620 have been removed.
  • step S530 the system deposits a plurality of dielectric films 651 on the inner walls of the spaces 621 from which the plurality of oxide layers 620 are removed as shown in FIG. 6c, and in FIG. 6d and Similarly, after depositing a plurality of oxide films 652 on the inner walls of the spaces 651-1 of the plurality of dielectric films 651, as shown in FIG. 6E , the spaces 652 of the plurality of oxide films 652 .
  • a plurality of word lines 650 may be formed at ⁇ 1), respectively.
  • FIG. 7 is a side cross-sectional view illustrating a three-dimensional flash memory according to an exemplary embodiment.
  • the 3D flash memory 700 includes at least one channel layer 710 , a plurality of word lines 720 , and a plurality of horizontal charge storage layers 730 . do.
  • At least one channel layer 710 is formed extending in a vertical direction on a substrate (not shown) to supply electric charges according to voltages applied to the plurality of word lines 720 to the plurality of horizontal charge storage layers 730 .
  • the at least one channel layer 710 may be formed of a semiconductor material such as single crystal silicon or polycrystalline silicon, and may be formed in the form of an empty tube as shown in the drawing, and may further include a buried film 711 therein.
  • the at least one channel layer 710 is not limited thereto and may be formed in a cylindrical shape without an empty inside.
  • the at least one channel layer 710 as described above forms a plurality of memory cells in regions respectively corresponding to the plurality of horizontal charge storage layers 730 , and is formed to extend to surround the at least one channel layer 710 . Together with the at least one oxide layer 712, it may be referred to as a memory cell string.
  • the at least one oxide layer 712 is disposed between the at least one channel layer 710 and the plurality of word lines 720 and the plurality of horizontal charge storage layers 730 to form the at least one channel layer 710 .
  • Al 2 as an oxide (for example having a high dielectric constant (High-k) characteristic O 3, HfO 2, TiO 2 , La 2 O 5, BaZrO 3, Ta 2 O 5, ZrO 2, Gd 2 O 3 or an oxide such as Y 2 O 3 ).
  • the at least one oxide layer 712 transmits the voltage applied to the plurality of word lines 720 more strongly to the at least one channel layer 710 than the ONO structure through the high dielectric constant characteristic, thereby providing a channel resistance. , to improve the memory operation speed and efficiency, or to reduce the voltage applied to the plurality of word lines 720 to improve power consumption.
  • the plurality of word lines 720 extend in a horizontal direction to be connected to the at least one channel layer 710 , and serve to apply a voltage to the at least one channel layer 710 .
  • each of the plurality of word lines 720 may be formed of a conductive material.
  • the conductive material may include at least one of W (tungsten), Ti (titanium), Ta (tantalum), Cu (copper), and Au (gold).
  • connection of the plurality of word lines 720 to the at least one channel layer 710 means at least one disposed between the plurality of word lines 720 and the at least one channel layer 710 as shown in the drawing.
  • the plurality of word lines 720 may refer to both being directly connected to at least one channel layer 710 .
  • the plurality of horizontal charge storage layers 730 respectively contact one of the upper and lower surfaces of the plurality of word lines 720 and are formed to extend in the horizontal direction (eg, the plurality of horizontal charge storage layers 730 , As shown in the drawing, each of the plurality of word lines 720 is formed to extend in contact with the upper surface) and the plurality of word lines 720 store charges moved from the at least one channel layer 710 by a voltage applied thereto. It has the function of data storage. To this end, each of the plurality of horizontal charge storage layers 730 may be formed of a nitride to enable charge storage, and further may have a quantum dot shape or a specific film quality.
  • each of the plurality of horizontal charge storage layers 730 may have a quantum dot shape of nanoparticles including at least one of a semiconductor material, a metal material, and a magnetic material.
  • quantum dots forming the same may be composed of nanoparticles of C, Si, SiGe, SiN, GaN, or ZnO, and a plurality of horizontal charges
  • quantum dots forming the storage layers 730 may be composed of nanoparticles of W, Co, Ti, or Pd.
  • each of the plurality of horizontal charge storage layers 730 may have a film type including at least one of silicon nitride or polycrystalline silicon.
  • the plurality of horizontal charge storage layers 730 may form a plurality of memory cells together with regions of the at least one channel layer 710 respectively corresponding to the plurality of horizontal charge storage layers 730 .
  • the plurality of horizontal charge storage layers 730 have the function of data storage means that, in addition to trapping and storing charges or holes, by maintaining states of charges (eg, polarization states of charges), It means representing data as traps and stored charges, or representing data as states of charges.
  • states of charges eg, polarization states of charges
  • Each of the plurality of horizontal charge storage layers 730 having such a structure performs a memory operation (hereinafter, referred to as a program operation, an erase operation, or a read operation) by a voltage applied to a contacting word line among the plurality of word lines 720 . action) can be performed. A detailed description thereof will be described with reference to FIGS. 9 to 10 .
  • the plurality of air gaps 740 may be respectively formed on a surface opposite to one surface to which the plurality of horizontal charge storage layers 730 come into contact with each other among the upper surface or the lower surface of the plurality of word lines 720 (eg, a plurality of air gaps 740 ).
  • the air gaps 740 are formed on the lower surface of each of the plurality of word lines 720 as shown in the drawing).
  • the plurality of air gaps 740 is a component (adjacent word line interference) for preventing each of the plurality of horizontal charge storage layers 730 from being affected only by the corresponding word line and not being affected by the non-corresponding adjacent word line. As a component for prevention), it may also be used for preventing breakdown between the plurality of word lines 720 and the at least one channel layer 710 .
  • any one air gap 741 may prevent any one horizontal charge storage layer 731 from being affected only by the corresponding word line 721 and not being affected by the non-corresponding adjacent word line 722 . have.
  • the three-dimensional flash memory 700 has a structure in which a plurality of horizontal charge storage layers 730 contact one of the upper and lower surfaces of the plurality of word lines 720, respectively. It is possible to solve the problems and disadvantages with
  • the planar scale of the memory cell string can be significantly reduced to enable high integration.
  • the planar cross-sectional area of the channel layer is increased. This can reduce the channel resistance and increase the channel operating current and speed.
  • the 3D flash memory 700 solves the problem that the uniformity of the threshold voltage of the memory cells caused by the 3D flash memory based on the charge storage layer having the ONO structure extending in the vertical direction is reduced. may solve it
  • FIG. 8 is a side cross-sectional view illustrating a 3D flash memory according to another exemplary embodiment.
  • a 3D flash memory 800 includes at least one channel layer 810 and a plurality of word lines, similarly to the 3D flash memory 700 shown in FIG. 7 . Although it includes the 820 and the plurality of horizontal charge storage layers 830 , the plurality of horizontal charge storage layers 830 are formed at different positions on the plurality of word lines 820 .
  • the plurality of horizontal charge storage layers 830 are respectively on the lower surface of the upper surface or the lower surface of the plurality of word lines 820 as shown in the drawing. It may be formed to extend in a horizontal direction while in contact.
  • the plurality of air gaps 840 may be formed on the upper surfaces of the plurality of word lines 820 , respectively, as shown in the drawing.
  • the three-dimensional flash memory 800 performs the same function as the three-dimensional flash memory 700 illustrated in FIG. 7 except for the differences described above, and performs the same function, and thus a detailed description thereof will be omitted. do it with
  • FIG. 9 is a flowchart illustrating a method of operating a 3D flash memory program according to an exemplary embodiment
  • FIG. 10 is a side cross-sectional view illustrating a method of operating a program operation of a 3D flash memory according to an exemplary embodiment.
  • the program operation method to be described is performed by the 3D flash memory 700 illustrated in FIG. 7 described above. However, this is for convenience of description and may be equally performed by the 3D flash memory 800 illustrated in FIG. 8 .
  • step S910 the 3D flash memory 1000 applies a ground voltage to at least one channel layer 1010 .
  • step S920 the 3D flash memory 1000 applies a program voltage to any one word line 1030 in contact with the target horizontal charge storage layer 1020 that is the target of the program operation among the plurality of word lines. (Vpgm) is applied.
  • the 3D flash memory 1000 may apply a pass voltage Vpass to the remaining word lines 1031 except for any one of the plurality of word lines 1030 . .
  • step S930 in response to the program voltage being applied to any one word line 1030 in contact with the target horizontal charge storage layer 1020 , in step S930 , the three-dimensional flash memory 1000 is formed in the target horizontal charge storage layer 1020 .
  • program operation can be performed.
  • the three-dimensional flash memory 1000 includes a plurality of air gaps respectively formed on a surface opposite to a surface to which the plurality of horizontal charge storage layers 1020 of the plurality of word lines are in contact with each other. Breakdown between the plurality of word lines and the at least one channel layer 1010 may be prevented by using the 1040 .
  • a verification voltage Vverify is applied to any one word line 1030 in contact with the horizontal charge storage layer 1020 that is the target of a read operation among the plurality of word lines, and the remaining word lines 1031 .
  • a read operation may be performed by applying a pass voltage to .
  • a ground voltage is applied to all of the plurality of word lines and an erase voltage is applied through the at least one channel layer 1010 , an erase is performed in which a hole is injected through the at least one channel layer 1010 .
  • An action may be performed.
  • FIGS. 12A to 12D are side views illustrating a 3D flash memory to explain a method of manufacturing the 3D flash memory according to an exemplary embodiment; It is a cross section.
  • the subject of the manufacturing method is an automated and mechanized system, and as a result of performing the manufacturing method, the manufacturing completed may be the above-described 3D flash memory 700 .
  • the above-described 3D flash memory 800 may be manufactured.
  • step S1110 the system may prepare the semiconductor structure 1200 as shown in FIG. 12A .
  • the semiconductor structure 1200 is in contact with one of a plurality of horizontal charge storage layers 1210 and an upper surface or a lower surface of the plurality of horizontal charge storage layers 1210 extending in the horizontal direction on a substrate (not shown), respectively, and
  • the plurality of first sacrificial layers 1220 extending in the horizontal direction and the top surface or the bottom surface of the plurality of horizontal charge storage layers 1210 are opposite to one surface to which the plurality of first sacrificial layers 1220 are in contact with each other.
  • a plurality of second sacrificial layers 1230 , a plurality of horizontal charge storage layers 1210 , a plurality of first sacrificial layers 1220 , and a plurality of second sacrificial layers respectively contact the surface and extend in the horizontal direction.
  • At least one channel layer 1240 penetrating through the channels 1230 and extending in a vertical direction may be included.
  • a plurality of first sacrificial layers 1220 are formed on the lower surface of the plurality of horizontal charge storage layers 1210
  • a plurality of second sacrificial layers 1230 are formed on the plurality of horizontal charge storage layers 1210 .
  • the plurality of first sacrificial layers 1220 are formed on the upper surface of the plurality of horizontal charge storage layers 1210
  • the plurality of second sacrificial layers 1230 are formed on the plurality of horizontal charge storage layers. It may be formed on the lower surface of the layers 1210 .
  • the at least one channel layer 1240 , the plurality of horizontal charge storage layers 1210 , and the plurality of first sacrificial layers are extended to surround the at least one channel layer 1240 . It may further include at least one oxide layer 1241 disposed between the layers 1220 and the plurality of second sacrificial layers 1230 .
  • the system may remove the plurality of first sacrificial layers 1220 as shown in FIG. 12B .
  • the system may form a plurality of word lines 1222 in the spaces 1221 from which the plurality of first sacrificial layers 1220 are removed, respectively, as shown in FIG. 12C .
  • step S1140 the system removes the plurality of second sacrificial layers 1230 as shown in FIG. 12D , and enters a plurality of spaces 731 in which the plurality of second sacrificial layers 730 are removed. Air gaps 1231 may be formed.
  • FIG. 13 is a Y-Z cross-sectional view illustrating a read operation of a 3D flash memory according to an exemplary embodiment
  • FIGS. 14A to 14C are graphs illustrating a read operation of the 3D flash memory according to an exemplary embodiment.
  • the 3D flash memory 1300 includes at least one channel layer 1310 , a plurality of electrode layers 1320 , and at least one charge storage layer 1330 . may include
  • At least one channel layer 1310 is formed to extend in one direction on a substrate (not shown).
  • the at least one channel layer 1310 may be formed of single crystal silicon or poly-silicon, and a selective epitaxial growth process or phase change using a substrate (not shown) as a seed. It may be formed by an epitaxial process or the like.
  • the at least one channel layer 1310 may be formed in the form of an empty tube inside and further include a buried film (not shown) therein.
  • a drain line (not shown) may be connected to the upper portion of the at least one channel layer 1310 .
  • the plurality of electrode layers 1320 are stacked in a direction perpendicular to the at least one channel layer 1310 and are formed to extend in one direction orthogonal to the other direction.
  • the plurality of electrode layers 1320 may be electrically conductive such as tungsten, titanium, or tantalum to apply a voltage to the plurality of memory cells 1331 , 1332 , 1333 , 1334 , 1335 implemented by the at least one charge storage layer 1330 . It may be formed of a material.
  • a plurality of insulating layers may be interposed between the plurality of electrode layers 1320 .
  • Each of the plurality of insulating layers is formed of an insulating material (eg, Al 2 O 3 , HfO 2 , TiO 2 , La 2 O 5 , BaZrO 3 , Ta 2 O 5 , ZrO 2 , Gd 2 O 3 or Y 2 O 3 and the same insulating material).
  • the at least one charge storage layer 1330 surrounds the at least one channel layer 1310 and is interposed between the at least one channel layer 1310 and the plurality of electrode layers 1320 in one direction, and includes a plurality of electrode layers.
  • a plurality of memory cells 1331 , 1332 , 1333 , 1334 , and 1335 are implemented as regions in contact with 1320 to be used as data storage.
  • being used as a data storage means that each of the regions of the at least one charge storage layer 1330 constituting the plurality of memory cells 1331 , 1332 , 1333 , 1334 and 1335 respectively collects and stores charges. It represents the value of data.
  • the at least one charge storage layer 1330 may be formed of an oxide-nitride-oxide (ONO) structure, and the at least one charge storage layer 1330 will be described below as including only a vertical element, The present invention is not limited thereto, and a horizontal element covering upper and lower portions of the plurality of electrode layers 1320 may be further included.
  • ONO oxide-nitride-oxide
  • the threshold voltage V th of the selected memory cell may be affected due to interference caused by the pass voltages V read1 and V read2 applied to the selected adjacent memory cells 1332 and 1334 , respectively.
  • the application of the pass voltages V read1 and V read2 to the unselected adjacent memory cells 1332 and 1334 respectively corresponds to the unselected adjacent memory cells 1332 and 1334 among the plurality of electrode layers 1320 . It means that pass voltages V read1 and V read2 are applied to the electrode layers, respectively.
  • the 3D flash memory 1300 solves the interference phenomenon caused by the pass voltages applied to the unselected adjacent memory cells 1332 and 1334, respectively, in order to solve this problem, It is characterized in that the values of pass voltages applied to the selected adjacent memory cells 1332 and 1334, respectively, are adjusted.
  • the 3D flash memory 1300 performs a read operation on the selected memory cell 1333 among the plurality of memory cells 1331 , 1332 , 1333 , 1334 , and 1335 , when the non-selected memory cell 1333 is read.
  • a selected memory cell is obtained by applying pass voltages V read1 and V read2 different from the pass voltage V read3 applied to the remaining memory cells 1331 and 1335 to the unselected adjacent memory cells 1332 and 1334, respectively.
  • the pass voltages V read1 and V read2 respectively applied to the unselected adjacent memory cells 1332 and 1334 may be asymmetrical or symmetrical.
  • the pass voltages V read1 and V read2 are asymmetric means that the pass voltage V read1 applied to the unselected adjacent memory cell 1332 positioned below the selected memory cell 1333 and the selected memory cell It means that the pass voltages V read2 applied to the non-selected adjacent memory cells 1334 positioned above the 1333 have different values, and that the pass voltages V read1 and V read2 are symmetrical means that , the pass voltage V read1 applied to the unselected adjacent memory cell 1332 positioned below the selected memory cell 1333 and the unselected adjacent memory cell 1334 positioned above the selected memory cell 1333 It means that the applied pass voltage V read2 has the same value.
  • a pass voltage V read1 , V read2 having a higher value than the pass voltage V read3 is applied to any one of the unselected adjacent memory cells 1332 and 1334 , and the remaining unselected memory cells ( A pass voltage lower than the pass voltage applied to 1332 and 1334 may be applied to the remaining unselected adjacent memory cells among the unselected adjacent memory cells 1332 and 1334 .
  • the pass voltages V read1 and V read2 applied to the unselected adjacent memory cells 1332 and 1334, respectively are in the program state of the selected memory cell 1333 and the unselected adjacent memory cells 1332 and 1334, respectively. It may be determined based on the threshold voltage of the selected memory cell 1333 according to .
  • the unselected lower adjacent memory cell 1334 when the unselected upper adjacent memory cell 1334 is in the erase state and the unselected lower adjacent memory cell 1332 is in the program state (patterns B and F), the unselected lower adjacent memory cell Since interference due to the electric field at 1332 may be largely generated in the selected memory cell 1333 , the value of the pass voltage V read1 applied to the unselected lower adjacent memory cell 1332 is determined by the unselected lower adjacent memory cell 1332 . In order to decrease the electric field in the cell 1332 , as shown in FIG. 14A , a value 1410 may be determined to be higher than the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 .
  • the channel layer surface according to the pass voltage V read1 having a higher value than the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 is applied to the unselected lower adjacent memory cell 1332 .
  • the pass voltage V read2 applied to the unselected upper adjacent memory cell 1334 is the pass voltage V applied to the remaining unselected memory cells 1331 and 1335 as shown in FIG. 14A .
  • read3 may be determined as a lower value 1420 .
  • the unselected upper adjacent memory cell 1334 when the unselected upper adjacent memory cell 1334 is in the program state and the unselected lower adjacent memory cell 1332 is in the erased state (patterns C and G), the unselected upper adjacent memory cell 1332 is in the erase state. Since interference due to reduced mobility in the cell 1334 may be greatly generated in the selected memory cell 1333 , the value of the pass voltage V read2 applied to the unselected upper adjacent memory cell 1334 is In order to alleviate the decrease in mobility in the adjacent memory cell 1334 , as shown in FIG. 14B , the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 may be determined as a value 1430 .
  • the channel layer surface as the pass voltage V read2 having a higher value than the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 is applied to the unselected upper adjacent memory cell 1334 .
  • the pass voltage V read1 applied to the unselected lower adjacent memory cell 1332 is the pass voltage V applied to the remaining unselected memory cells 1331 and 1335 as shown in FIG. 14B .
  • read3 may be determined as a lower value (1440).
  • any one of the unselected adjacent memory cells 1332 and 1334 is set to pass voltages V read1 and V read2 higher than the pass voltages V read3 applied to the remaining unselected memory cells 1331 and 1335 . is applied to the unselected adjacent memory cells of , and a pass voltage having a lower value than the pass voltage applied to the remaining unselected memory cells 1332 and 1334 is applied to the remaining unselected adjacent memory cells among the unselected adjacent memory cells 1332 and 1334.
  • the application method asymmetric application method
  • it can be applied to the cases of patterns A and E in Table 1 above, and eventually, the asymmetric application method is the pattern A, B, C, E, G, F may be applicable to all of them.
  • the difference between the high value of the pass voltage and the pass voltage V read3 applied to any one of the unselected adjacent memory cells 1332 and 1334 and the unselected adjacent memory cells may be experimentally determined to be 1.5V compared to the pass voltage V read3 . Accordingly, considering that the normal pass voltage V read3 is 6V, the value of the pass voltage V read1 applied to the unselected lower adjacent memory cell 1332 in FIG. 14A is 7.5V, and the value of the unselected upper adjacent memory is 7.5V.
  • the pass voltage V read2 applied to the cell 1334 may have a value of 4.5V.
  • the value of the pass voltage (V read1) applied to the lower adjacent memory cell (1332) from the selected non 14b is 4.5V
  • the value of the pass voltage (V read2) applied to the non-selected upper adjacent memory cell (1334) can be 7.5V
  • the 3D flash memory 1300 applies a pass voltage V read1 higher than the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 to the unselected adjacent memory cells 1332 , 1334), the pass voltage V read2 is applied to the unselected lower adjacent memory cell 1332 , and a pass voltage V read2 having a higher value than the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 is similarly applied to the unselected upper part may be applied to the adjacent memory cell 1334 .
  • the pass voltages V read1 and V read2 symmetrically applied to the unselected adjacent memory cells 1332 and 1334 are program states of the selected memory cell 1333 and the unselected adjacent memory cells 1332 and 1334, respectively. It may be determined based on the threshold voltage of the selected memory cell 1333 according to .
  • the electric field in the unselected lower adjacent memory cell 1332 is Since interference due to reduced mobility in the unselected upper adjacent memory cell 1334 can be significantly generated in the selected memory cell 1333 while interference is largely generated in the selected memory cell 1333, the unselected lower adjacent memory cell values all of the pass voltage (V read2) applied to the value and the unselected upper adjacent memory cell 1334 of the pass voltage (V read1) is applied to 1332, the non-selected lower adjacent electric field in the memory cell 1332 In order to decrease the value 1450 of the pass voltage V read3 applied to the remaining unselected memory cells 1331 and 1335 as shown in FIG. 14C , as shown in FIG. ) can be determined respectively.
  • the described example may be applicable to the patterns D and H in Table 1 above, and the pass voltages V read1 and V read2 and pass voltages respectively applied to the unselected adjacent memory cells 1332 and 1334 , respectively.
  • the difference, ⁇ V , of (V read3 ) may be experimentally determined to be a value of 1.5V compared to the pass voltage (V read3 ). Accordingly, considering that the normal pass voltage V read3 is 6V, in FIG. 14C , the value of the pass voltage V read1 applied to the unselected lower adjacent memory cell 1332 and the unselected upper adjacent memory cell 1334 .
  • a value of the pass voltage V read2 applied to may be equal to 7.5V.
  • FIG. 15 is a flowchart illustrating a read operation method of a 3D flash memory according to an exemplary embodiment.
  • a subject performing a method of reading a 3D flash memory according to an exemplary embodiment may be a 3D flash memory having the structure described with reference to FIGS. 13 to 14C .
  • the 3D flash memory applies a pass voltage higher than a pass voltage applied to the remaining unselected memory cells excluding the unselected adjacent memory cells among the unselected adjacent memory cells. After being applied to any one of the unselected adjacent memory cells, a pass voltage lower than the pass voltage applied to the remaining unselected memory cells may be applied to the remaining adjacent memory cells among the unselected adjacent memory cells.
  • applying a pass voltage higher than the pass voltage applied to the remaining unselected memory cells to any one of the unselected adjacent memory cells may reduce the electric field in any one of the unselected adjacent memory cells or cause any one of them. This may be to mitigate mobility degradation in unselected adjacent memory cells.
  • a pass voltage having a lower value than a pass voltage applied to the remaining unselected memory cells is applied to the remaining adjacent memory cells
  • a pass voltage having a higher value than a pass voltage applied to the remaining unselected memory cells is determined by any one of the unselected memory cells. This may be for compensating for an increase in the electron concentration on the surface of the channel layer that is applied to the adjacent memory cell.
  • the values of the pass voltage applied to any one unselected adjacent memory cell and the pass voltage applied to the remaining unselected adjacent memory cells are the values of the selected memory cell according to the program state of each of the selected memory cell and the unselected adjacent memory cells. It may be determined based on the threshold voltage.
  • the 3D flash memory may apply a verification voltage V verify to the selected memory cell.
  • FIG. 16 is a flowchart illustrating a method of reading a 3D flash memory according to another exemplary embodiment.
  • a subject performing a method of reading a 3D flash memory according to another exemplary embodiment may be a 3D flash memory having the structure described with reference to FIGS. 13 to 14C .
  • the unselected adjacent memory cell adjacent to the upper and lower portions of the selected one of the unselected memory cells from the plurality of memory cells A pass voltage having a value different from a pass voltage applied to the remaining unselected memory cells excluding ? may be symmetrically applied to each of the unselected adjacent memory cells.
  • step S1610 the 3D flash memory lowers the electric field in any one of the unselected adjacent memory cells while reducing the electric field in the other unselected adjacent memory cells among the unselected adjacent memory cells.
  • a pass voltage higher than the pass voltage applied to the remaining unselected memory cells may be symmetrically applied to each of the unselected adjacent memory cells.
  • the pass voltage values respectively applied to one unselected adjacent memory cell and the other unselected adjacent memory cells are based on the threshold voltage of the selected memory cell according to the program state of each of the selected memory cell and the unselected adjacent memory cells. can be determined by
  • the 3D flash memory may apply a verification voltage V verify to the selected memory cell.

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

메모리 동작을 개선한 3차원 플래시 메모리가 개시된다. 상기 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되는 복수의 워드라인들; 상기 복수의 워드라인들 사이에 교번하며 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 워드라인들에 인가되는 전압에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들; 및 상기 복수의 수평 전하 저장층들과 상기 적어도 하나의 채널층 사이에 개재되는 복수의 터널 산화막들을 포함한다.

Description

메모리 동작을 개선한 3차원 플래시 메모리
아래의 실시예들은 3차원 플래시 메모리 및 그 제조 방법에 관한 것이다.
플래시 메모리는 전기적으로 소거가능하며 프로그램 가능한 판독 전용 메모리(Electrically Erasable Programmable Read Only Memory; EEPROM)로서, FN 터널링(Fowler-Nordheim tunneling) 또는 열전자 주입(Hot electron injection)에 의해 전기적으로 데이터의 입출력을 제어한다.
특히, 플래시 메모리와 관련하여, 최근 반도체 공정 기술의 발달로 인하여 저장 능력이 대용량화되고 있으며, 2차원을 벗어나 수직으로 메모리 셀들이 적층되는 3차원 구조에 대한 연구가 활발히 진행되고 있다.
기존의 3차원 플래시 메모리를 나타낸 측면 단면도인 도 1을 참조하면, 현재 연구 개발된 3차원 구조의 플래시 메모리(100)는 수직 방향으로 연장 형성되는 채널층(110), 채널층(110)을 감싸며 수직 방향으로 연장 형성되는 ONO(Oxide-Nitride-Oxide) 구조의 전하 저장층(120), 복수의 워드라인들(130) 및 복수의 워드라인들(130)의 사이에 개재되는 복수의 절연층들(140)을 포함하고 있다.
이처럼 수직 방향의 ONO 구조를 갖는 전하 저장층(120) 기반의 3차원 플래시 메모리(100)에서는, 고집적을 위해 스케일이 다운된 수직 홀 내에 수직 방향의 ONO 구조를 갖는 전하 저장층(120)이 형성되는 경우, 채널층(110)의 평면상 단면적이 줄어 채널 저항이 증가하게 되고 채널 동작 전류 및 속도가 감소하는 문제가 발생될 수 있다.
반면, 스케일이 증가된 수직 홀 내에 채널층(110)의 평면상 단면적을 증가시키도록 수직 방향의 ONO 구조를 갖는 전하 저장층(120)이 형성되는 경우, 수직 방향의 ONO 구조를 갖는 전하 저장층(120) 기반의 3차원 플래시 메모리(100)는 메모리 셀 스트링의 집적도가 증가되는 단점을 갖게 된다.
이에, 상기 문제점 및 단점을 해결하고 방지하기 위한 새로운 구조의 3차원 플래시 메모리가 제안될 필요가 있다.
또한, 수직 방향의 ONO 구조를 갖는 기존의 3차원 플래시 메모리는, 선택된 메모리 셀에 대한 판독 동작 시 상하부에 인접한 비선택된 메모리 셀에 인가되는 패스 전압(Vread)에 의한 간섭 현상으로, 선택된 메모리 셀의 문턱 전압(Vth)이 영향을 받는 문제점이 발생될 수 있다.
이에, 셀간 간섭으로 인한 문제점을 해결하기 위한 기술이 요구된다.
일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리가 야기하는 문제점 및 단점을 방지 및 극복하는 3차원 플래시 메모리 및 그 제조 방법을 제안하고자 한다.
보다 상세하게, 일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 동일한 수직 홀 크기를 갖는 경우 채널층의 평면상 단면적이 증가되어 채널 저항을 감소시키고 채널 동작 전류 및 속도를 증가시키는 3차원 플래시 메모리 및 그 제조 방법을 제안하고자 한다.
또한, 일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 채널층의 평면상 단면적이 동일한 경우 메모리 셀 스트링의 평면상 스케일이 현저하게 줄어 고집적을 가능하게 하는 3차원 플래시 메모리 및 그 제조 방법을 제안하고자 한다.
또한, 일 실시예들은 메모리 동작에서의 효율을 향상시키고자, 워드라인에 인가되는 전압이 채널층에 보다 강하게 전달되도록 하는 3차원 플래시 메모리 및 그 제조 방법을 제안하고자 한다.
또한, 일 실시예들은 수평 전하 저장층의 프로그램 동작 시 전압이 인가되는 워드라인을 최소화하는 3차원 플래시 메모리를 제안하고자 한다.
또한, 일 실시예들은 복수의 워드라인들과 적어도 하나의 채널층 사이의 브레이크다운을 방지하는 3차원 플래시 메모리를 제안하고자 한다.
또한, 일 실시예들은 선택된 메모리 셀에 대한 판독 동작 시 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 패스 전압에 의한 셀간 간섭 현상을 완화하기 위하여, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압들을 비선택된 인접 메모리 셀들에 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법을 제안한다.
일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안된다.
다른 일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안된다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되는 복수의 워드라인들; 상기 복수의 워드라인들 사이에 교번하며 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 워드라인들에 인가되는 전압에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들; 및 상기 복수의 수평 전하 저장층들과 상기 적어도 하나의 채널층 사이에 개재되는 복수의 터널 산화막들을 포함한다.
일 측면에 따르면, 상기 복수의 수평 전하 저장층들은, 상기 복수의 워드라인들 사이의 공간들을 각각 가득 채우도록 형성되는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들 각각은, 상기 복수의 워드라인들 사이의 이격 거리에 대응하는 두께로 형성되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 워드라인들의 상하면 및 측면을 감싸도록 형성되는 복수의 산화막들을 더 포함할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 산화막들의 상하면 및 측면을 감싸도록 형성되는 복수의 유전막들을 더 포함할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되는 복수의 워드라인들; 및 상기 복수의 워드라인들의 상면 또는 하면 중 일면에 각각 접촉하며 수평 방향으로 연장 형성된 채, 상기 복수의 워드라인들에 인가되는 전압에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들을 포함한다.
일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 복수의 워드라인들의 상면 또는 하면 중 상기 복수의 수평 전하 저장층들이 각각 접촉되는 일면과 반대되는 면에 각각 형성되는 복수의 에어 갭들을 더 포함하는 것을 특징으로 할 수 있다.
다른 일 측면에 따르면, 상기 복수의 에어 갭들은, 상기 복수의 워드라인들과 상기 적어도 하나의 채널층 사이의 브레이크다운을 방지하는 용도로 사용되는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 복수의 수평 전하 저장층들 각각은, 상기 복수의 워드라인들 중 접촉되는 워드라인에 인가되는 전압에 의해 메모리 동작을 수행하는 것을 특징으로 할 수 있다.
또 다른 일 측면에 따르면, 상기 3차원 플래시 메모리는, 상기 적어도 하나의 채널층을 감싸도록 연장 형성된 채 상기 복수의 워드라인들 및 상기 복수의 수평 전하 저장층들과의 사이에 배치되는 적어도 하나의 산화막을 더 포함하는 것을 특징으로 할 수 있다.
일 실시예에 따르면, 3차원 플래시 메모리는, 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층; 상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및 상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막을 포함하고, 상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 것을 특징으로 한다.
일측에 따르면, 상기 3차원 플래시 메모리는, 상기 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 할 수 있다.
다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 3차원 플래시 메모리는, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 상기 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 상기 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 할 수 있다.
또 다른 일측에 따르면, 상기 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 상기 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은, 상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 할 수 있다.
일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리가 야기하는 문제점 및 단점을 방지 및 극복하는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
보다 상세하게, 일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 동일한 수직 홀 크기를 갖는 경우 채널층의 평면상 단면적이 증가되어 채널 저항을 감소시키고 채널 동작 전류 및 속도를 증가시키는 3차원 플래시 메모리 및 그 제조 방법을 제안할 수 있다.
또한, 일 실시예들은 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 채널층의 평면상 단면적이 동일한 경우 메모리 셀 스트링의 평면상 스케일이 현저하게 줄어 고집적을 가능하게 하는 3차원 플래시 메모리 및 그 제조 방법을 제안 할 수 있다.
또한, 일 실시예들은 메모리 동작에서의 효율을 향상시키고자, 워드라인에 인가되는 전압이 채널층에 보다 강하게 전달되도록 하는 3차원 플래시 메모리 및 그 제조 방법을 제안 할 수 있다.
또한, 일 실시예들은 수평 전하 저장층의 프로그램 동작 시 전압이 인가되는 워드라인을 최소화하는 3차원 플래시 메모리를 제안할 수 있다.
또한, 일 실시예들은 복수의 워드라인들과 적어도 하나의 채널층 사이의 브레이크다운을 방지하는 3차원 플래시 메모리를 제안할 수 있다.
또한, 일 실시예들은 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압들을 비선택된 인접 메모리 셀들에 각각 인가함으로써, 선택된 메모리 셀에 대한 판독 동작 시 상하부에 인접한 비선택된 인접 메모리 셀에 인가되는 패스 전압에 의한 셀간 간섭 현상을 완화하는 3차원 플래시 메모리 및 그 동작 방법을 제안할 수 있다.
일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안될 수 있다.
다른 일측에 따르면, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가하는 3차원 플래시 메모리 및 그 동작 방법이 제안될 수 있다.
도 1은 기존의 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 3 내지 4는 일 실시예에 따른 3차원 플래시 메모리와 기존의 3차원 플래시 메모리를 비교 설명하기 위한 평면도이다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 6a 내지 6e는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 7은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이다.
도 10은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 설명하기 위한 측면 단면도이다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이다.
도 12a 내지 12d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이다.
도 14a 내지 14c는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 그래프이다.
도 15는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
도 16은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다.
이하, 실시예들을 첨부된 도면을 참조하여 상세하게 설명한다. 그러나 본 발명이 실시예들에 의해 제한되거나 한정되는 것은 아니다. 또한, 각 도면에 제시된 동일한 참조 부호는 동일한 부재를 나타낸다.
또한, 본 명세서에서 사용되는 용어(terminology)들은 본 발명의 바람직한 실시예를 적절히 표현하기 위해 사용된 용어들로서, 이는 사용자, 운용자의 의도 또는 본 발명이 속하는 분야의 관례 등에 따라 달라질 수 있다. 따라서, 본 용어들에 대한 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.
도 2는 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 2를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(200)는, 적어도 하나의 채널층(210), 복수의 워드라인들(220), 복수의 수평 전하 저장층들(230) 및 복수의 터널 산화막들(240)을 포함한다.
적어도 하나의 채널층(210)은 기판(미도시) 상 수직 방향으로 연장 형성되어, 복수의 워드라인들(220)의 인가 전압에 따른 전하를 복수의 수평 전하 저장층들(230)로 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(210)은 단결정 실리콘 또는 다결정 실리콘과 같은 반도체 물질로 형성될 수 있으며, 도면과 같이 내부가 빈 튜브 형태로 형성되어 내부에 매립막(211)을 더 포함할 수 있다. 그러나 적어도 하나의 채널층(210)은 이에 제한되거나 한정되지 않고 내부가 비어있지 않은 원기둥 형태로 형성될 수 있다.
이와 같은 적어도 하나의 채널층(210)은 복수의 수평 전하 저장층들(230)에 각각 대응하는 영역들로 복수의 메모리 셀들을 형성하는 바, 적어도 하나의 채널층(210)을 포함하는 수직 방향의 구성요소는 메모리 셀 스트링으로 명명될 수 다.
복수의 워드라인들(220)은 적어도 하나의 채널층(210)에 연결되도록 수평 방향으로 연장 형성되며, 적어도 하나의 채널층(210)에 전압을 인가하는 역할을 한다. 이 때, 복수의 워드라인들(220) 각각은 도전성 물질층으로 형성될 수 있다. 일례로, 도전성 물질층은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있다.
이하, 복수의 워드라인들(220)이 적어도 하나의 채널층(210)과 연결된다는 것은, 도면과 같이 같이 복수의 워드라인들(220)과 적어도 하나의 채널층(210) 사이에 배치되는 복수의 산화막들(250) 및 복수의 유전막들(260)을 통해 간접적으로 연결되는 것은 물론 복수의 워드라인들(220)이 적어도 하나의 채널층(210)과 직접적으로 연결되는 것 모두를 의미할 수 있다.
여기서, 복수의 산화막들(250)은 복수의 워드 라인들(220)의 상하면 및 측면을 감싸도록 형성된 채 터널링 절연막으로 사용될 수 있다. 복수의 유전막들(260)은 복수의 산화막들(250)의 상하면 및 측면을 감싸도록 형성된 채 게이트 절연막으로 사용될 수 있다.
여기서, 복수의 유전막들(260)은 고유전율(High-K) 특성을 갖는 절연 물질(예컨대, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 구성됨으로써, 복수의 워드라인들(220)에 인가되는 전압을 적어도 하나의 채널층(210)에 보다 강하게 전달되도록 할 수 있다. 이에, 일 실시예에 따른 3차원 플래시 메모리(200)는 채널 저항을 감소시켜 메모리 동작 속도 및 효율을 향상시키거나, 수직 방향의 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리에 비해 복수의 워드라인들(220)에 인가되는 전압의 크기를 줄여 전력 소모를 향상시킬 수 있다.
복수의 수평 전하 저장층들(230)은 복수의 워드라인들(220) 사이에 교번하여 개재되며 수평 방향으로 연장 형성된 채, 복수의 워드라인들(220)에 인가되는 전압에 의해 적어도 하나의 채널층(210)으로부터 이동되는 전하를 저장하는 데이터 저장소의 기능을 갖는다. 복수의 수평 전하 저장층들(230)이 데이터 저장소의 기능을 갖는다는 것은, 전하 또는 홀(Hole)을 트랩 및 저장하는 것 이외에도 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써, 트랩 및 저장된 전하들로 데이터를 표현하는 것 또는 전하들의 상태로 데이터를 표현하는 것을 의미한다.
이 때, 복수의 수평 전하 저장층들(230)은, 복수의 워드라인들(220) 사이의 공간들을 각각 가득 채우도록 형성될 수 있다. 구체적으로, 복수의 수평 전하 저장층들(230) 각각은, 복수의 워드라인들(220) 사이의 이격 거리(보다 정확하게, 수평 전하 저장층(231)은 상하부에 위치하는 상하부 워드라인들(221, 222) 각각에 대응하는 유전막(260) 사이의 이격 거리)에 대응하는 두께(230-1)로 형성될 수 있다.
또한, 복수의 수평 전하 저장층들(230) 각각은 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들(230) 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들(230) 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들(230) 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들(230) 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.
복수의 터널 산화막들(240)은 복수의 수평 전하 저장층들(230)과 적어도 하나의 채널층(210) 사이에 개재되어, 적어도 하나의 채널층(210)으로부터 전하가 복수의 수평 전하 저장층들(230)로 이동 및 전달되도록 하는 역할을 담당할 수 있다.
이처럼 3차원 플래시 메모리(200)는 복수의 수평 전하 저장층들(230) 및 복수의 터널 산화막들(240)이 복수의 워드라인들(220) 사이에 교번하며 개재되는 구조를 통해 기존의 3차원 플래시 메모리가 갖는 문제점 및 단점을 해결할 수 있다.
예를 들어, 3차원 플래시 메모리(200)는, 도 2 및 3과 같이 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 채널층(210)의 평면상 단면적이 동일한 경우, 메모리 셀 스트링의 평면상 스케일을 현저하게 줄여 고집적을 가능하게 할 수 있다.
다른 예를 들면, 3차원 플래시 메모리(200)는, 도 4와 같이 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 동일한 수직 홀 크기를 갖는 경우, 채널층(210)의 평면상 단면적을 증가시켜 채널 저항을 감소시키고 채널 동작 전류 및 속도를 증가시킬 수 있다.
또한 설명된 예시들 모두에서, 3차원 플래시 메모리(200)는 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리가 야기하는 메모리 셀의 문턱 전압의 균일도가 저하되는 문제를 해결할 수도 있다.
이와 같은 구조의 3차원 플래시 메모리(200)는, 복수의 수평 전하 저장층들(230) 각각을 사이에 두는 상하 워드라인들에 전압을 인가함으로써 프로그램, 판독, 소거 등의 메모리 동작을 수행할 수 있다. 예를 들어, 복수의 수평 전하 저장층들(230) 중 어느 하나의 수평 전하 저장층(231)에 대한 프로그램 동작은, 수평 전하 저장층(231)을 사이에 두는 상하 워드라인들(221, 222)에 전압이 인가됨에 따라 수행될 수 있다.
이상 설명된 바와 같은 3차원 플래시 메모리(200)의 제조 방법에 대한 상세한 설명은 도 5, 6a 내지 6e를 참조하여 기재하기로 한다.
도 5는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 6a 내지 6e는 도 5에 도시된 제조 방법을 설명하기 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다. 이하, 제조 방법의 주체는 자동화 및 기계화된 시스템이며, 제조 방법이 수행된 결과 제조 완료되는 것은 도 2 내지 4를 참조하여 설명된 3차원 플래시 메모리(200)일 수 있다.
단계(S510)에서 시스템은, 도 6a와 같이 반도체 구조체(600)를 준비할 수 있다.
여기서, 반도체 구조체(600)는 기판(미도시) 상 수평 방향으로 연장 형성된 복수의 수평 전하 저장층들(610), 복수의 수평 전하 저장층들(610) 사이에 교번하며 개재되며 수평 방향으로 연장 형성된 복수의 산화물층들(620), 복수의 수평 전하 저장층들(610) 및 복수의 산화물층들(620)을 관통하며 수직 방향으로 연장 형성된 적어도 하나의 채널층(630)과, 복수의 수평 전하 저장층들(610) 및 적어도 하나의 채널층(630) 사이에 수직 방향으로 연장 형성되며 개재된 적어도 하나의 터널 산화막(640)을 포함할 수 있다.
이어서, 단계(S520)에서 시스템은, 도 6b와 같이 복수의 산화물층들(620)을 제거할 수 있다.
보다 상세하게, 단계(S520)에서 시스템은, 복수의 산화물층들(620)이 제거된 공간들(621)을 통해 적어도 하나의 채널층(630)이 노출되도록 적어도 하나의 터널 산화막(640) 중 복수의 산화물층들(620)과 맞닿는 영역들(641)을 제거하고, 적어도 하나의 터널 산화막(640) 중 복수의 수평 전하 저장층들(610)에 맞닿는 영역들(642)을 잔여시킴으로써, 복수의 수평 전하 저장층들(620)과 적어도 하나의 채널층(630) 사이에 개재되는 복수의 터널 산화막들(642)을 형성할 수 있다.
그 후, 단계(S530)에서 시스템은, 복수의 산화물층들(620)이 제거된 공간들(621)에 각각 복수의 워드라인들(650)을 형성할 수 있다.
보다 상세하게, 단계(S530)에서 시스템은, 도 6c와 같이 복수의 산화물층들(620)이 제거된 공간들(621)의 내벽에 각각 복수의 유전막들(651)을 증착하고, 도 6d와 같이 복수의 유전막들(651)이 갖는 공간들(651-1)의 내벽에 각각 복수의 산화막들(652)을 증착한 뒤, 도 6e와 같이 복수의 산화막들(652)이 갖는 공간들(652-1)에 각각 복수의 워드라인들(650)을 형성할 수 있다.
도 7은 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 7을 참조하면, 일 실시예에 따른 3차원 플래시 메모리(700)는, 적어도 하나의 채널층(710), 복수의 워드라인들(720) 및 복수의 수평 전하 저장층들(730)을 포함한다.
적어도 하나의 채널층(710)은 기판(미도시) 상 수직 방향으로 연장 형성되어, 복수의 워드라인들(720)의 인가 전압에 따른 전하를 복수의 수평 전하 저장층들(730)로 공급하는 역할을 한다. 따라서, 적어도 하나의 채널층(710)은 단결정 실리콘 또는 다결정 실리콘과 같은 반도체 물질로 형성될 수 있으며, 도면과 같이 내부가 빈 튜브 형태로 형성되어 내부에 매립막(711)을 더 포함할 수 있다. 그러나 적어도 하나의 채널층(710)은 이에 제한되거나 한정되지 않고 내부가 비어있지 않은 원기둥 형태로 형성될 수 있다.
이와 같은 적어도 하나의 채널층(710)은 복수의 수평 전하 저장층들(730)에 각각 대응하는 영역들로 복수의 메모리 셀들을 형성하는 바, 적어도 하나의 채널층(710)을 감싸도록 연장 형성되는 적어도 하나의 산화막(712)과 함께 메모리 셀 스트링으로 명명될 수 있다.
여기서, 적어도 하나의 산화막(712)은 적어도 하나의 채널층(710)과 복수의 워드라인들(720) 및 복수의 수평 전하 저장층들(730) 사이에 배치되어 적어도 하나의 채널층(710)을 둘러싸는 구성요소로서, 고유전율(High-k) 특성을 갖는 산화물(일례로 Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 산화물)로 구성될 수 있다. 이에, 적어도 하나의 산화막(712)은 고유전율 특성을 통하여, ONO 구조에 비해 복수의 워드라인들(720)에 인가되는 전압을 적어도 하나의 채널층(710)에 보다 강하게 전달되도록 함으로써, 채널 저항을 감소시켜 메모리 동작 속도 및 효율을 향상시키거나, 복수의 워드라인들(720)에 인가되는 전압의 크기를 줄여 전력 소모를 향상시킬 수 있다.
복수의 워드라인들(720)은 적어도 하나의 채널층(710)에 연결되도록 수평 방향으로 연장 형성되며, 적어도 하나의 채널층(710)에 전압을 인가하는 역할을 한다. 이 때, 복수의 워드라인들(720) 각각은 도전성 물질로 형성될 수 있다. 일례로, 도전성 물질은 W(텅스텐), Ti(티타늄), Ta(탄탈륨), Cu(구리) 또는 Au(금) 중 적어도 하나를 포함할 수 있다.
이하, 복수의 워드라인들(720)이 적어도 하나의 채널층(710)과 연결된다는 것은, 도면과 같이 복수의 워드라인들(720)과 적어도 하나의 채널층(710) 사이에 배치되는 적어도 하나의 산화막(712)을 통해 간접적으로 연결되는 것은 물론 복수의 워드라인들(720)이 적어도 하나의 채널층(710)과 직접적으로 연결되는 것 모두를 의미할 수 있다.
복수의 수평 전하 저장층들(730)은 각각 복수의 워드라인들(720)의 상면 또는 하면 중 일면에 각각 접촉하며 수평 방향으로 연장 형성된 채(예컨대, 복수의 수평 전하 저장층들(730)은 도면과 같이 각각 복수의 워드라인들(720)의 상면에 접촉하며 연장 형성됨), 복수의 워드라인들(720)에 인가되는 전압에 의해 적어도 하나의 채널층(710)으로부터 이동되는 전하를 저장하는 데이터 저장소의 기능을 갖는다. 이를 위해 복수의 수평 전하 저장층들(730) 각각은 전하 저장이 가능하도록 질화물로 형성될 수 있으며, 더 나아가 양자점 형태 또는 특정 막질 형태를 가질 수 있다. 예를 들어, 복수의 수평 전하 저장층들(730) 각각은 반도체 물질, 금속 물질 또는 자성 물질 중 적어도 하나를 포함하는 나노 입자의 양자점 형태를 가질 수 있다. 복수의 수평 전하 저장층들(730) 각각이 반도체 물질의 나노 입자로 구성되는 경우 이를 형성하는 양자점은 C, Si, SiGe, SiN, GaN 또는 ZnO의 나노 입자로 구성될 수 있으며, 복수의 수평 전하 저장층들(730) 각각이 금속 물질 또는 자성 물질의 나노 입자로 구성되는 경우, 이를 형성하는 양자점은 W, Co, Ti 또는 Pd의 나노 입자로 구성될 수 있다. 다른 예를 들면, 복수의 수평 전하 저장층들(730) 각각은 실리콘 질화물 또는 다결정 실리콘 중 적어도 하나를 포함하는 막질 형태일 수 있다.
따라서, 복수의 수평 전하 저장층들(730)은 복수의 수평 전하 저장층들(730)에 각각 대응하는 적어도 하나의 채널층(710)의 영역들과 함께 복수의 메모리 셀들을 형성할 수 있다.
이하, 복수의 수평 전하 저장층들(730)이 데이터 저장소의 기능을 갖는다는 것은, 전하 또는 홀(Hole)을 트랩 및 저장하는 것 이외에도 전하들의 상태(예컨대, 전하들의 분극 상태)를 유지함으로써, 트랩 및 저장된 전하들로 데이터를 표현하는 것 또는 전하들의 상태로 데이터를 표현하는 것을 의미한다.
이와 같은 구조의 복수의 수평 전하 저장층들(730) 각각은 복수의 워드라인들(720) 중 접촉되는 워드라인에 인가되는 전압에 의해 메모리 동작(이하, 메모리 동작은 프로그램 동작, 소거 동작 또는 판독 동작을 포함함)을 수행할 수 있다. 이에 대한 상세한 설명은 도 9 내지 10을 참조하여 기재하기로 한다.
복수의 에어 갭들(740)은 복수의 워드라인들(720)의 상면 또는 하면 중 복수의 수평 전하 저장층들(730)이 각각 접촉되는 일면과 반대되는 면에 각각 형성될 수 있다(예컨대, 복수의 에어 갭들(740)은 도면과 같이 각각 복수의 워드라인들(720)의 하면에 형성됨).
여기서, 복수의 에어 갭들(740)은 복수의 수평 전하 저장층들(730) 각각이 대응하는 워드라인에만 영향을 받고 대응하지 않는 인접 워드라인에 영향을 받지 않도록 하기 위한 구성요소(인접 워드라인 간섭 방지를 위한 구성요소)로서, 복수의 워드라인들(720)과 적어도 하나의 채널층(710) 사이의 브레이크다운을 방지하는 용도로도 사용될 수 있다. 일례로, 어느 하나의 에어 갭(741)은 어느 하나의 수평 전하 저장층(731)이 대응하는 워드라인(721)에만 영향을 받고 대응하지 않는 인접 워드라인(722)에 영향을 받지 않도록 할 수 있다.
이처럼 3차원 플래시 메모리(700)는 복수의 수평 전하 저장층들(730)이 복수의 워드라인들(720)의 상면 또는 하면 중 일면에 각각 접촉하며 형성되는 구조를 통해 기존의 3차원 플래시 메모리가 갖는 문제점 및 단점을 해결할 수 있다.
예를 들어, 3차원 플래시 메모리(700)는, 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 채널층의 평면상 단면적이 동일한 경우, 메모리 셀 스트링의 평면상 스케일을 현저하게 줄여 고집적을 가능하게 할 수 있다.
다른 예를 들면, 3차원 플래시 메모리(700)는, 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리와 동일한 수직 홀 크기를 갖는 경우, 채널층의 평면상 단면적을 증가시켜 채널 저항을 감소시키고 채널 동작 전류 및 속도를 증가시킬 수 있다.
또한 설명된 예시들 모두에서, 3차원 플래시 메모리(700)는 수직 방향으로 연장 형성되는 ONO 구조를 갖는 전하 저장층 기반의 3차원 플래시 메모리가 야기하는 메모리 셀의 문턱 전압의 균일도가 저하되는 문제를 해결할 수도 있다.
이상 설명된 바와 같은 3차원 플래시 메모리(700)의 제조 방법에 대한 상세한 설명은 11, 12a 내지 12d를 참조하여 기재하기로 한다.
도 8은 다른 일 실시예에 따른 3차원 플래시 메모리를 나타낸 측면 단면도이다.
도 8을 참조하면, 다른 일 실시예에 따른 3차원 플래시 메모리(800)는 도 7에 도시된 3차원 플래시 메모리(700)와 동일하게, 적어도 하나의 채널층(810), 복수의 워드라인들(820) 및 복수의 수평 전하 저장층들(830)을 포함하마, 복수의 수평 전하 저장층들(830)이 복수의 워드라인들(820)에 각각 형성되는 위치가 상이하다는 차이를 갖는다.
보다 상세하게, 다른 일 실시예에 따른 3차원 플래시 메모리(800)에서 복수의 수평 전하 저장층들(830)은, 도면과 같이 각각 복수의 워드라인들(820)의 상면 또는 하면 중 하면에 각각 접촉하며 수평 방향으로 연장 형성될 수 있다.
이에 따라, 다른 일 실시예에 따른 3차원 플래시 메모리(800)에서 복수의 에어 갭들(840)은, 도면과 같이 각각 복수의 워드라인들(820)의 상면에 형성될 수 있다.
다른 일 실시예에 따른 3차원 플래시 메모리(800)는 설명된 차이 이외에 도 7에 도시된 3차원 플래시 메모리(700)와 동일한 구성요소를 포함한 채 동일한 기능을 수행하므로, 이에 대한 상세한 설명은 생략하기로 한다.
도 9는 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 나타낸 플로우 차트이고, 도 10은 일 실시예에 따른 3차원 플래시 메모리의 프로그램 동작 방법을 설명하기 위한 측면 단면도이다. 이하, 설명되는 프로그램 동작 방법은 전술된 도 7에 도시된 3차원 플래시 메모리(700)에 의해 수행되는 것을 전제로 한다. 그러나 이는 설명의 편의를 위한 것으로, 도 8에 도시된 3차원 플래시 메모리(800)에 의해서도 동일하게 수행될 수 있다.
도 9 내지 10을 참조하면, 단계(S910)에서 3차원 플래시 메모리(1000)는, 적어도 하나의 채널층(1010)에 접지 전압을 인가한다.
그 후 단계(S920)에서 3차원 플래시 메모리(1000)는, 복수의 워드라인들 중 프로그램 동작의 대상이 되는 대상 수평 전하 저장층(1020)과 접촉되는 어느 하나의 워드라인(1030)에 프로그램 전압(Vpgm)을 인가한다.
또한, 단계(S920)에서 3차원 플래시 메모리(1000)는, 복수의 워드라인들 중 어느 하나의 워드 라인(1030)을 제외한 나머지 워드라인들(1031)에는 패스 전압(Vpass)을 인가할 수 있다.
이처럼 대상 수평 전하 저장층(1020)과 접촉되는 어느 하나의 워드라인(1030)에 프로그램 전압이 인가됨에 응답하여, 단계(S930)에서 3차원 플래시 메모리(1000)는 대상 수평 전하 저장층(1020)에 대한 프로그램 동작을 수행할 수 있다.
이 때, 단계(S930)에서 3차원 플래시 메모리(1000)는, 복수의 워드라인들 중 복수의 수평 전하 저장층들(1020)이 각각 접촉되는 일면과 반대되는 면에 각각 형성되는 복수의 에어 갭들(1040)들을 이용하여, 복수의 워드라인들 및 적어도 하나의 채널층(1010) 사이의 브레이크다운을 방지할 수 있다.
이상, 3차원 플래시 메모리(1000)에 대한 프로그램 동작만이 설명되었으나, 소거 동작 및 판독 동작 역시 유사한 방식으로 실행될 수 있다. 예를 들어, 복수의 워드라인들 중 판독 동작의 대상이 되는 수평 전하 저장층(1020)과 접촉되는 어느 하나의 워드라인(1030)에 검증 전압(Vverify)이 인가되고 나머지 워드라인들(1031)에 패스 전압이 인가됨으로써 판독 동작이 수행될 수 있다. 다른 예를 들면, 복수의 워드라인들 모두에 접지 전압이 인가되고 적어도 하나의 채널층(1010)을 통해 소거 전압이 인가됨으로써 적어도 하나의 채널층(1010)을 통해 홀(Hole)이 주입되는 소거 동작이 수행될 수 있다.
도 11은 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 나타낸 플로우 차트이고, 도 12a 내지 12d는 일 실시예에 따른 3차원 플래시 메모리의 제조 방법을 설명하기 위해 위해 3차원 플래시 메모리를 나타낸 측면 단면도이다.
이하, 제조 방법의 주체는 자동화 및 기계화된 시스템이며, 제조 방법이 수행된 결과 제조 완료되는 것은 전술된 3차원 플래시 메모리(700)일 수 있다. 그러나 이는 설명의 편의를 위한 것으로, 제조 방법이 수행된 결과 제조 완료되는 것은 전술된 3차원 플래시 메모리(800)일 수도 있다.
단계(S1110)에서 시스템은, 도 12a와 같이 반도체 구조체(1200)를 준비할 수 있다.
여기서, 반도체 구조체(1200)는 기판(미도시) 상 수평 방향으로 연장 형성된 복수의 수평 전하 저장층들(1210), 복수의 수평 전하 저장층들(1210)의 상면 또는 하면 중 일면에 각각 접촉하며 수평 방향으로 연장 형성되는 복수의 제1 희생층들(1220), 복수의 수평 전하 저장층들(1210)의 상면 또는 하면 중 복수의 제1 희생층들(1220)이 각각 접촉되는 일면과 반대되는 면에 각각 접촉하며 수평 방향으로 연장 형성되는 복수의 제2 희생층들(1230) 및 복수의 수평 전하 저장층들(1210), 복수의 제1 희생층들(1220), 복수의 제2 희생층들(1230)을 관통하며 수직 방향으로 연장 형성되는 적어도 하나의 채널층(1240)을 포함할 수 있다.
도면에는 복수의 제1 희생층들(1220)이 복수의 수평 전하 저장층들(1210)의 하면에 형성되고 복수의 제2 희생층들(1230)이 복수의 수평 전하 저장층들(1210)의 상면에 형성되는 것으로 기재되었으나, 복수의 제1 희생층들(1220)이 복수의 수평 전하 저장층들(1210)의 상면에 형성되고 복수의 제2 희생층들(1230)이 복수의 수평 전하 저장층들(1210)의 하면에 형성될 수도 있다.
이 때, 반도체 구조체(1200)에는, 적어도 하나의 채널층(1240)을 감싸도록 연장 형성된 채 적어도 하나의 채널층(1240)과 복수의 수평 전하 저장층들(1210), 복수의 제1 희생층들(1220) 및 복수의 제2 희생층들(1230) 사이에 배치되는 적어도 하나의 산화막(1241)을 더 포함할 수 있다.
이어서, 단계(S1120)에서 시스템은, 도 12b와 같이 복수의 제1 희생층들(1220)을 제거할 수 있다.
그 다음, 단계(S1130)에서 시스템은, 도 12c와 같이 복수의 제1 희생층들(1220)이 제거된 공간들(1221)에 복수의 워드라인들(1222)을 각각 형성할 수 있다.
그 후, 단계(S1140)에서 시스템은, 도 12d와 같이 복수의 제2 희생층들(1230)을 제거하여, 복수의 제2 희생층들(730)이 제거된 공간들(731)로 복수의 에어 갭들(1231)을 형성할 수 있다.
도 13은 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 Y-Z 단면도이고, 도 14a 내지 14c는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작을 설명하기 위한 그래프이다.
도 13 및 14a 내지 14c를 참조하면, 일 실시예에 따른 3차원 플래시 메모리(1300)는, 적어도 하나의 채널층(1310), 복수의 전극층들(1320) 및 적어도 하나의 전하 저장막(1330)을 포함할 수 있다.
적어도 하나의 채널층(1310)은 기판(미도시) 상 일 방향으로 연장 형성된다. 이 때, 적어도 하나의 채널층(1310)은 단결정질 실리콘(Single crystal silicon) 또는 다결정 실리콘(Poly-silicon)으로 형성될 수 있으며, 기판(미도시)을 시드로 이용하는 선택적 에피택셜 성장 공정 또는 상전이 에피택셜 공정 등으로 형성될 수 있다. 또한, 적어도 하나의 채널층(1310)은 내부가 빈 튜브 형태로 형성되어 내부에 매립막(미도시)을 더 포함할 수도 있다.
또한, 도면에는 도시되지 않았지만, 적어도 하나의 채널층(1310)의 상부에는 드레인 라인(미도시)이 연결될 수 있다.
복수의 전극층들(1320)은, 적어도 하나의 채널층(1310)에 대해 수직 방향으로 적층되며, 일 방향과 직교하는 다른 방향으로 연장 형성된다. 복수의 전극층들(1320)은 적어도 하나의 전하 저장막(1330)이 구현하는 복수의 메모리 셀들(1331, 1332, 1333, 1334, 1335)로 전압을 인가할 수 있도록 텅스텐, 티타늄, 탄탈륨 등의 도전성 물질로 형성될 수 있다.
여기서, 복수의 전극층들(1320) 사이에는, 복수의 절연층들(미도시)이 개재될 수 있다. 복수의 절연층들 각각은 절연 물질(일례로, Al2O3, HfO2, TiO2, La2O5, BaZrO3, Ta2O5, ZrO2, Gd2O3 또는 Y2O3와 같은 절연 물질)로 형성될 수 있다.
적어도 하나의 전하 저장막(1330)은 적어도 하나의 채널층(1310)을 둘러싸며 적어도 하나의 채널층(1310)과 복수의 전극층들(1320) 사이에 일 방향으로 개재된 채, 복수의 전극층들(1320)과 맞닿는 영역들로 복수의 메모리 셀들(1331, 1332, 1333, 1334, 1335)을 구현하여 데이터 저장소로 사용된다. 이하, 데이터 저장소로 사용된다는 것은, 복수의 메모리 셀들(1331, 1332, 1333, 1334, 1335)을 각각 구성하는 적어도 하나의 전하 저장막(1330)의 영역들 각각이 전하를 포집, 저장하는 것으로 이진 데이터의 값을 나타내는 것을 의미한다.
예를 들어, 적어도 하나의 전하 저장막(1330)은 ONO(Oxide-Nitride-Oxide)의 구조로 형성될 수 있으며, 이하 적어도 하나의 전하 저장막(1330)이 수직 요소만을 포함하는 것으로 설명되나, 이에 제한되거나 한정되지 않고 복수의 전극층들(1320)의 상하부를 덮는 수평 요소도 더 포함할 수 있다.
이러한 구조를 갖는 3차원 플래시 메모리(1300)에서는, 선택된 메모리 셀(1333)에 대한 판독 동작 시, 비선택된 메모리 셀들(1331, 1332, 1334, 1335) 중 선택된 메모리 셀(1333)의 상하부에 인접한 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들(Vread1, Vread2)에 의한 간섭 현상으로 선택된 메모리 셀의 문턱 전압(Vth)이 영향을 받는 문제점이 발생될 수 있다. 이하, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 패스 전압들(Vread1, Vread2)이 인가된다는 것은, 복수의 전극층들(1320) 중 비선택된 인접 메모리 셀들(1332, 1334)에 대응하는 전극층들에 각각 패스 전압들(Vread1, Vread2)이 인가되는 것을 의미한다.
따라서, 일 실시예에 따른 3차원 플래시 메모리(1300)는 이와 같은 문제점을 해결하기 위하여, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들에 의한 간섭 현상을 해결하기 위하여, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들의 값을 조절하는 것을 특징으로 한다.
보다 상세하게, 일 실시예에 따른 3차원 플래시 메모리(1300)는 복수의 메모리 셀들(1331, 1332, 1333, 1334, 1335) 중 선택된 메모리 셀(1333)에 대한 판독 동작을 수행할 때, 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)과 상이한 값의 패스 전압들(Vread1, Vread2)을 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가함으로써, 선택된 메모리 셀(1333)의 하부에 위치하는 비선택된 인접 메모리 셀(1332)에서의 전기장을 저하시키거나, 선택된 메모리 셀(1333)의 하부에 위치하는 비선택된 인접 메모리 셀(1333)에서의 이동성 저하를 완화시켜, 비선택된 인접 메모리 셀들(1332, 1334)로부터의 간섭 현상을 해결할 수 있다.
이 때, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들(Vread1, Vread2)은, 비대칭적이거나 대칭적일 수 있다. 이하, 패스 전압들(Vread1, Vread2)이 비대칭적이라는 것은, 선택된 메모리 셀(1333)의 하부에 위치하는 비선택된 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)과 선택된 메모리 셀(1333)의 상부에 위치하는 비선택된 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)이 서로 상이한 값을 갖는 것을 의미하며, 패스 전압들(Vread1, Vread2)이 대칭적이라는 것은, 선택된 메모리 셀(1333)의 하부에 위치하는 비선택된 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)과 선택된 메모리 셀(1333)의 상부에 위치하는 비선택된 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)이 동일한 값을 갖는 것을 의미한다.
먼저, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들(Vread1, Vread2)이 비대칭적인 경우(선택된 메모리 셀(333)에 대한 판독 동작을 수행할 때, 비선택된 인접 메모리 셀들(332, 334)에 비대칭적인 패스 전압들(Vread1, Vread2)을 각각 인가하는 경우)를 설명하면, 3차원 플래시 메모리(1300)는, 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1, Vread2)을 비선택된 인접 메모리 셀들(1332, 1334) 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 비선택된 나머지 메모리 셀들(1332, 1334)에 인가되는 패스 전압보다 낮은 값의 패스 전압을 비선택된 인접 메모리 셀들(1332, 1334) 중 나머지 비선택된 인접 메모리 셀에 인가할 수 있다.
이 때, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들(Vread1, Vread2)은, 선택된 메모리 셀(1333) 및 비선택된 인접 메모리 셀들(1332, 1334) 각각의 프로그램 상태에 따른 선택된 메모리 셀(1333)의 문턱 전압에 기초하여 결정될 수 있다.
예를 들어, 아래의 표 1과 같이 비선택된 상부 인접 메모리 셀(1334)이 소거 상태이고 비선택된 하부 인접 메모리 셀(1332)이 프로그램 상태인 경우(패턴 B, F), 비선택된 하부 인접 메모리 셀(1332)에서의 전기장으로 인한 간섭이 선택된 메모리 셀(1333)에 크게 발생될 수 있기 때문에, 비선택된 하부 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)의 값은 비선택된 하부 인접 메모리 셀(1332)에서의 전기장을 저하시키기 위하여, 도 14a와 같이 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값(1410)으로 결정될 수 있다. 또한, 예시처럼 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1)이 비선택된 하부 인접 메모리 셀(1332)에 인가됨에 따른 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 비선택된 상부 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)은 도 14a와 같이 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 낮은 값(1420)으로 결정될 수 있다.
구분 비선택된 상부 인접 메모리 셀 선택된 메모리 셀 비선택된 하부 인접 메모리 셀
패턴 A 소거 상태 소거 상태 소거 상태
패턴 B 소거 상태 소거 상태 프로그램 상태
패턴 C 프로그램 상태 소거 상태 소거 상태
패턴 D 프로그램 상태 소거 상태 프로그램 상태
패턴 E 소거 상태 프로그램 상태 소거 상태
패턴 F 소거 상태 프로그램 상태 프로그램 상태
패턴 G 프로그램 상태 프로그램 상태 소거 상태
패턴 H 프로그램 상태 프로그램 상태 프로그램 상태
다른 예를 들면, 위의 표 1과 같이 비선택된 상부 인접 메모리 셀(1334)이 프로그램 상태이고 비선택된 하부 인접 메모리 셀(1332)이 소거 상태인 경우(패턴 C, G), 비선택된 상부 인접 메모리 셀(1334)에서의 이동성 저하로 인한 간섭이 선택된 메모리 셀(1333)에 크게 발생될 수 있기 때문에, 비선택된 상부 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)의 값은 비선택된 상부 인접 메모리 셀(1334)에서의 이동성 저하를 완화시키기 위하여, 도 14b와 같이 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값(1430)으로 결정될 수 있다. 또한, 예시처럼 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread2)이 비선택된 상부 인접 메모리 셀(1334)에 인가됨에 따른 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 비선택된 하부 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)은 도 14b와 같이 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 낮은 값(1440)으로 결정될 수 있다.
설명된 예시들은 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1, Vread2)을 비선택된 인접 메모리 셀들(1332, 1334) 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 비선택된 나머지 메모리 셀들(1332, 1334)에 인가되는 패스 전압보다 낮은 값의 패스 전압을 비선택된 인접 메모리 셀들(1332, 1334) 중 나머지 비선택된 인접 메모리 셀에 인가하는 방식(비대칭 인가 방식)으로 일반화됨으로써, 위의 표 1에서의 패턴 A, E의 경우까지 적용 가능하게 될 수 있어, 결국, 비대칭 인가 방식은 패턴 A, B, C, E, G, F에 모두 적용 가능하게 될 수 있다.
또한, 설명된 예시들에서 비선택된 인접 메모리 셀들(1332, 1334) 중 어느 하나의 비선택된 인접 메모리 셀에 인가되는 높은 값의 패스 전압과 패스 전압(Vread3)의 차이 및 비선택된 인접 메모리 셀들(1332, 1334) 중 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압과 패스 전압(Vread3)의 차이인, △V는 패스 전압(Vread3) 대비 1.5V의 값인 것으로 실험적으로 결정될 수 있다. 이에, 통상의 패스 전압(Vread3)이 6V인 것을 감안하면, 도 14a에서 비선택된 하부 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)의 값은 7.5V이고, 비선택된 상부 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)의 값은 4.5V일 수 있다. 마찬가지로, 도 14b에서 비선택된 하부 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)의 값은 4.5V이고, 비선택된 상부 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)의 값은 7.5V일 수 있다
다음으로, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압들(Vread1, Vread2)이 대칭적인 경우(선택된 메모리 셀(1333)에 대한 판독 동작을 수행할 때, 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)과 상이한 값의 패스 전압(Vread1=Vread2)을 비선택된 인접 메모리 셀들(1332, 1334)에 대칭적으로 각각 인가하는 경우)를 설명하면, 3차원 플래시 메모리(1300)는, 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread1)을 비선택된 인접 메모리 셀들(1332, 1334) 중 비선택된 하부 인접 메모리 셀(1332)에 인가하고, 마찬가지로 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값의 패스 전압(Vread2)을 비선택된 상부 인접 메모리 셀(1334)에 인가할 수 있다.
여기서, 비선택된 인접 메모리 셀들(1332, 1334)에 대칭적으로 인가되는 패스 전압(Vread1, Vread2)은, 선택된 메모리 셀(1333) 및 비선택된 인접 메모리 셀들(1332, 1334) 각각의 프로그램 상태에 따른 선택된 메모리 셀(1333)의 문턱 전압에 기초하여 결정될 수 있다.
예를 들어, 위의 표 1과 같이 비선택된 상부 인접 메모리 셀(1334) 및 비선택된 하부 인접 메모리 셀(1332) 모두가 프로그램 상태인 경우, 비선택된 하부 인접 메모리 셀(1332)에서의 전기장으로 인한 간섭이 선택된 메모리 셀(1333)에 크게 발생되는 동시에 비선택된 상부 인접 메모리 셀(1334)에서의 이동성 저하로 인한 간섭이 선택된 메모리 셀(1333)에 크게 발생될 수 있기 때문에, 비선택된 하부 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)의 값 및 비선택된 상부 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)의 값 모두는, 비선택된 하부 인접 메모리 셀(1332)에서의 전기장을 저하시키는 동시에 비선택된 상부 인접 메모리 셀(1334)에서의 이동성 저하를 완화시키기 위하여, 도 14c와 같이 비선택된 나머지 메모리 셀들(1331, 1335)에 인가되는 패스 전압(Vread3)보다 높은 값(1450)으로 각각 결정될 수 있다.
이에, 설명된 예시는 위의 표 1에서의 패턴 D, H의 경우에 적용 가능할 수 있으며, 비선택된 인접 메모리 셀들(1332, 1334)에 각각 인가되는 패스 전압(Vread1, Vread2)과 패스 전압(Vread3)의 차이인, △V는 패스 전압(Vread3) 대비 1.5V의 값인 것으로 실험적으로 결정될 수 있다. 이에, 통상의 패스 전압(Vread3)이 6V인 것을 감안하면, 도 14c에서 비선택된 하부 인접 메모리 셀(1332)에 인가되는 패스 전압(Vread1)의 값 및 비선택된 상부 인접 메모리 셀(1334)에 인가되는 패스 전압(Vread2)의 값은 동일하게 7.5V 일 수 있다.
도 15는 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다. 이하, 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법의 수행 주체는, 도 13 내지 14c를 참조하여 설명된 구조의 3차원 플래시 메모리일 수 있다.
단계(S1510)에서 3차원 플래시 메모리는, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압을 각각 인가할 수 있다.
보다 상세하게, 단계(S1510)에서 3차원 플래시 메모리는, 비선택된 메모리 셀들 중 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가한 뒤, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 비선택된 인접 메모리 셀들 중 나머지 인접 메모리 셀에 인가할 수 있다.
여기서, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 어느 하나의 비선택된 인접 메모리 셀에 인가하는 것은, 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위한 것일 수 있다. 또한, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 나머지 인접 메모리 셀에 인가하는 것은, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 채널층 표면에서의 전자 농도 증가분을 보상하기 위한 것일 수 있다.
이와 같이 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은, 선택된 메모리 셀 및 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 선택된 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다.
그 후, 단계(S1520)에서 3차원 플래시 메모리는, 선택된 메모리 셀에 검증 전압(Vverify)을 인가할 수 있다.
도 16은 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법을 나타낸 플로우 차트이다. 이하, 다른 일 실시예에 따른 3차원 플래시 메모리의 판독 동작 방법의 수행 주체는, 도 13 내지 14c를 참조하여 설명된 구조의 3차원 플래시 메모리일 수 있다.
단계(S1610)에서 3차원 플래시 메모리는, 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압과 상이한 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가할 수 있다.
보다 상세하게, 단계(S1610)에서 3차원 플래시 메모리는, 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키는 동시에 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 비선택된 인접 메모리 셀들에 대칭적으로 각각 인가할 수 있다.
이와 같이 어느 하나의 비선택된 인접 메모리 셀 및 나머지 비선택된 인접 메모리 셀에 각각 인가되는 패스 전압의 값은, 선택된 메모리 셀 및 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 선택된 메모리 셀의 문턱 전압에 기초하여 결정될 수 있다.
그 후, 단계(S1620)에서 3차원 플래시 메모리는, 선택된 메모리 셀에 검증 전압(Vverify)을 인가할 수 있다.
이상과 같이 실시예들이 비록 한정된 실시예와 도면에 의해 설명되었으나, 해당 기술분야에서 통상의 지식을 가진 자라면 상기의 기재로부터 다양한 수정 및 변형이 가능하다. 예를 들어, 설명된 기술들이 설명된 방법과 다른 순서로 수행되거나, 및/또는 설명된 시스템, 구조, 장치, 회로 등의 구성요소들이 설명된 방법과 다른 형태로 결합 또는 조합되거나, 다른 구성요소 또는 균등물에 의하여 대치되거나 치환되더라도 적절한 결과가 달성될 수 있다.
그러므로, 다른 구현들, 다른 실시예들 및 특허청구범위와 균등한 것들도 후술하는 특허청구범위의 범위에 속한다.

Claims (15)

  1. 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되는 복수의 워드라인들;
    상기 복수의 워드라인들 사이에 교번하며 개재되며 수평 방향으로 연장 형성된 채, 상기 복수의 워드라인들에 인가되는 전압에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들; 및
    상기 복수의 수평 전하 저장층들과 상기 적어도 하나의 채널층 사이에 개재되는 복수의 터널 산화막들
    을 포함하는 3차원 플래시 메모리.
  2. 제1항에 있어서,
    상기 복수의 수평 전하 저장층들은,
    상기 복수의 워드라인들 사이의 공간들을 각각 가득 채우도록 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  3. 제2항에 있어서,
    상기 복수의 수평 전하 저장층들 각각은,
    상기 복수의 워드라인들 사이의 이격 거리에 대응하는 두께로 형성되는 것을 특징으로 하는 3차원 플래시 메모리.
  4. 제1항에 있어서,
    상기 복수의 워드라인들의 상하면 및 측면을 감싸도록 형성되는 복수의 산화막들
    을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  5. 제4항에 있어서,
    상기 복수의 산화막들의 상하면 및 측면을 감싸도록 형성되는 복수의 유전막들
    을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  6. 기판 상 수직 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 연결되도록 수평 방향으로 연장 형성되는 복수의 워드라인들; 및
    상기 복수의 워드라인들의 상면 또는 하면 중 일면에 각각 접촉하며 수평 방향으로 연장 형성된 채, 상기 복수의 워드라인들에 인가되는 전압에 의해 상기 적어도 하나의 채널층으로부터 이동되는 전하를 저장하는 복수의 수평 전하 저장층들
    을 포함하는 3차원 플래시 메모리.
  7. 제6항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 복수의 워드라인들의 상면 또는 하면 중 상기 복수의 수평 전하 저장층들이 각각 접촉되는 일면과 반대되는 면에 각각 형성되는 복수의 에어 갭들
    을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  8. 제7항에 있어서,
    상기 복수의 에어 갭들은,
    상기 복수의 워드라인들과 상기 적어도 하나의 채널층 사이의 브레이크다운을 방지하는 용도로 사용되는 것을 특징으로 하는 3차원 플래시 메모리.
  9. 제6항에 있어서,
    상기 복수의 수평 전하 저장층들 각각은,
    상기 복수의 워드라인들 중 접촉되는 워드라인에 인가되는 전압에 의해 메모리 동작을 수행하는 것을 특징으로 하는 3차원 플래시 메모리.
  10. 제6항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 적어도 하나의 채널층을 감싸도록 연장 형성된 채 상기 복수의 워드라인들 및 상기 복수의 수평 전하 저장층들과의 사이에 배치되는 적어도 하나의 산화막
    을 더 포함하는 것을 특징으로 하는 3차원 플래시 메모리.
  11. 기판 상 일 방향으로 연장 형성되는 적어도 하나의 채널층;
    상기 적어도 하나의 채널층에 대해 수직 방향으로 적층되는 복수의 전극층들; 및
    상기 적어도 하나의 채널층을 둘러싸며 상기 적어도 하나의 채널층과 상기 복수의 전극층들 사이에 상기 일 방향으로 개재된 채, 상기 복수의 전극층들과 맞닿는 영역들로 복수의 메모리 셀들을 구현하여 데이터 저장소로 사용되는 적어도 하나의 전하 저장막
    을 포함하고,
    상기 복수의 메모리 셀들 중 선택된 메모리 셀에 대한 판독 동작을 수행할 때, 상기 복수의 메모리 셀들에서 비선택된 메모리 셀들 중 상기 선택된 메모리 셀의 상하부에 인접한 비선택된 인접 메모리 셀들에 비대칭적인 패스 전압들을 각각 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  12. 제11항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 비선택된 메모리 셀들 중 상기 비선택된 인접 메모리 셀들을 제외한 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 어느 하나의 비선택된 인접 메모리 셀에 인가하고, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 비선택된 인접 메모리 셀들 중 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  13. 제12항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 어느 하나의 비선택된 인접 메모리 셀에서의 전기장을 저하시키거나, 상기 어느 하나의 비선택된 인접 메모리 셀에서의 이동성 저하를 완화시키기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압을 상기 어느 하나의 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  14. 제12항에 있어서,
    상기 3차원 플래시 메모리는,
    상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 높은 값의 패스 전압이 상기 어느 하나의 비선택된 인접 메모리 셀에 인가됨에 따른 상기 채널층 표면에서의 전자 농도 증가분을 보상하기 위하여, 상기 비선택된 나머지 메모리 셀들에 인가되는 패스 전압보다 낮은 값의 패스 전압을 상기 나머지 비선택된 인접 메모리 셀에 인가하는 것을 특징으로 하는 3차원 플래시 메모리.
  15. 제12항에 있어서,
    상기 어느 하나의 비선택된 인접 메모리 셀에 인가되는 패스 전압 및 상기 나머지 비선택된 인접 메모리 셀에 인가되는 패스 전압의 값은,
    상기 선택된 메모리 셀 및 상기 비선택된 인접 메모리 셀들 각각의 프로그램 상태에 따른 상기 선택된 메모리 셀의 문턱 전압에 기초하여 결정되는 것을 특징으로 하는 3차원 플래시 메모리.
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