WO2022010127A1 - 표시 장치 및 그의 제조 방법 - Google Patents

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김덕성
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method for manufacturing the same.
  • An object of the present invention is to provide a display device formed through a simple manufacturing process by reducing the number of masks while improving light output efficiency by minimizing misalignment of light emitting devices, and a method of manufacturing the same.
  • a display device includes: a substrate including a plurality of pixel regions each having first and second regions; and a pixel provided in each of the pixel areas.
  • the pixel may include: a pixel circuit portion provided in the first region and having a bottom metal layer provided on the substrate, at least one transistor provided on the bottom metal layer, and an interlayer insulating layer provided on the transistor; and a display element unit provided in the second region and including a plurality of light emitting elements emitting light, an insulating pattern provided on each of the light emitting elements, and a bank adjacent to the light emitting elements.
  • the interlayer insulating layer and the insulating pattern may include the same material.
  • each of the pixel circuit unit and the display element unit may be provided as a multi-layer including at least one conductive layer and at least one insulating layer. At least one layer of the pixel circuit unit and at least one layer of the display element unit may be provided on the same layer, and may include the same material.
  • the insulating layer included in the pixel circuit part may include a buffer layer, a gate insulating layer, the interlayer insulating layer, and a first insulating layer sequentially provided on the substrate.
  • the insulating layer included in the display element part may include the buffer layer provided on the substrate, the insulating pattern provided on the buffer layer, and the first insulating layer provided on the insulating pattern.
  • the conductive layer included in the pixel circuit part includes the bottom metal layer provided between the substrate and the buffer layer, the first conductive layer provided between the gate insulating layer and the interlayer insulating layer, and the interlayer and a second conductive layer provided between the insulating layer and the first insulating layer.
  • the conductive layer included in the display element part may include first and second electrodes that are provided between the substrate and the buffer layer and are spaced apart from each other, and first and second contact electrodes that are spaced apart from each other on the insulating pattern.
  • the light emitting devices may be positioned on the buffer layer between the first electrode and the second electrode.
  • the bottom metal layer and the first and second electrodes may be provided on the same layer and may include the same material.
  • the second region may include a light emitting region from which the light is emitted.
  • the bank may not overlap the light emitting area and may be provided between the buffer layer and the first insulating layer. When viewed in a plan view, the bank may surround the periphery of the light emitting devices.
  • the buffer layer of the display element part may expose a portion of each of the first and second electrodes.
  • the first contact electrode may be provided on the buffer layer to be connected to each of the first electrode and the light emitting devices.
  • the second contact electrode may be provided on the buffer layer to be connected to the second electrode and each of the light emitting devices.
  • the first insulating layer may be provided on the first and second contact electrodes to cover the first and second contact electrodes.
  • the substrate may include a display area in which the pixel areas are disposed and a non-display area surrounding at least one side of the display area.
  • the buffer layer, the gate insulating layer, the interlayer insulating layer, a wiring part provided on the interlayer insulating layer, and a pad part connected to the wiring part may be provided in the non-display area.
  • the pad part may include: a first pad electrode provided on the interlayer insulating layer; and a second pad electrode provided on the first pad electrode and in contact with the first pad electrode.
  • the second pad electrode may include the same material as the first and second contact electrodes.
  • the display device may further include a light blocking layer disposed on the first insulating layer provided in each of the first and second regions.
  • the light blocking layer may include a black matrix and may not be provided in the light emitting area of the second area.
  • the display device may include: a second insulating layer provided on the first insulating layer on the first and second contact electrodes and on the light blocking layer, respectively; and a light conversion pattern layer provided in the light emitting area of the second area and positioned on the second insulating layer.
  • the display device may further include a planarization layer provided on the light conversion pattern layer.
  • the transistor may include: an active pattern provided on a buffer layer on the bottom metal layer; a gate electrode provided on the gate insulating layer on the active pattern and overlapping the active pattern; and a first terminal and a second terminal contacting both ends of the active pattern.
  • the first conductive layer may include the gate electrode.
  • the above-described display device may be manufactured by providing a pixel including at least one pixel region having first and second regions on a substrate.
  • the providing of the pixel may include: forming a first conductive layer on the substrate in the first and second regions; forming a buffer layer on the first conductive layer and forming a semiconductor layer on the buffer layer in the first region; forming a gate insulating layer on the buffer layer in the first region including the semiconductor layer, and forming a second conductive layer on the gate insulating layer; forming a bank on the buffer layer in the second region; arranging light emitting devices on the buffer layer in the second region that does not overlap the bank; forming an interlayer insulating layer on the gate insulating layer in the first region, and forming an insulating pattern on one surface of each of the light emitting devices; forming a third conductive layer on the interlayer insulating layer; and forming a fourth conductive layer on the insulating pattern.
  • a slim display device having a reduced thickness by disposing a pixel circuit unit and a display element unit on one surface of the same substrate and a method of manufacturing the same may be provided.
  • components included in the pixel circuit unit and components included in the display element unit are formed in the same process, thereby simplifying the manufacturing process of the display device.
  • FIG. 1 is a perspective view schematically illustrating a light emitting device according to an embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1 .
  • FIG. 3 is a perspective view schematically illustrating a light emitting device according to another embodiment of the present invention.
  • FIG. 4 is a cross-sectional view of the light emitting device of FIG. 3 .
  • FIG. 5 is a schematic plan view of a display device according to an embodiment of the present invention, in particular, a display device using any one of the light emitting devices shown in FIGS. 1 to 4 as a light source.
  • 6A to 6C are circuit diagrams illustrating electrical connection relationships between components included in one pixel illustrated in FIG. 5 , according to various embodiments.
  • FIG. 7 is an enlarged schematic plan view of part EA of FIG. 5 .
  • FIG. 8 is a cross-sectional view taken along line I to I' of FIG. 7 .
  • FIG. 9 is a cross-sectional view taken along line II to II′ of FIG. 7 .
  • 10A to 10M are cross-sectional views sequentially illustrating a method of manufacturing the display device illustrated in FIG. 8 .
  • 11A to 11L are schematic cross-sectional views sequentially illustrating another method of manufacturing the display device illustrated in FIG. 8 .
  • first, second, etc. may be used to describe various elements, but the elements should not be limited by the terms. The above terms are used only for the purpose of distinguishing one component from another. For example, without departing from the scope of the present invention, a first component may be referred to as a second component, and similarly, a second component may also be referred to as a first component.
  • the singular expression includes the plural expression unless the context clearly dictates otherwise.
  • the formed direction is not limited only to the upper direction, and includes those formed in the side or lower direction.
  • a part of a layer, film, region, plate, etc. is said to be "under” another part, this includes not only cases where it is “directly under” another part, but also cases where there is another part in between.
  • a certain component eg, a “first component” is “(functionally or communicatively) connected to another component (eg, a “second component”) ((operatively or communicatively)
  • another component eg, a “second component”
  • the certain component is directly connected to the other component, or another component (eg, a “third component”).
  • a certain element eg “first element” is “directly connected” or “directly connected” to another element (eg, "second element”).
  • no other element eg, a "third element
  • FIG. 1 is a perspective view schematically showing a light emitting device according to an embodiment of the present invention
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1
  • FIG. 3 is a schematic view of a light emitting device according to another embodiment of the present invention It is a perspective view
  • FIG. 4 is a cross-sectional view of the light emitting device of FIG. 3 .
  • the type and/or shape of the light emitting device is not limited to the embodiments shown in FIGS. 1 to 4 .
  • the light emitting device LD includes a first semiconductor layer 11 , a second semiconductor layer 13 , and an active layer interposed between the first and second semiconductor layers 11 and 13 ( 12) may be included.
  • the light emitting device LD may implement a light emitting stack in which the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction.
  • the light emitting device LD may include one end (or lower end) and the other end (or upper end) along the extending direction.
  • any one of the first and second semiconductor layers 11 and 13 is formed, and at the other end (or upper end) of the light emitting device LD, the first and second semiconductor layers 11 and 13 are disposed.
  • the remaining semiconductor layers among the first and second semiconductor layers 11 and 13 may be disposed.
  • the first semiconductor layer 11 is disposed at one end (or lower end) of the light emitting device LD
  • the second semiconductor layer 13 is disposed at the other end (or upper end) of the light emitting device LD. can be placed.
  • the light emitting device LD may be provided in various shapes.
  • the light emitting device LD may have a long rod-like shape in the longitudinal direction (ie, an aspect ratio greater than 1) or a bar-like shape.
  • the length L of the light emitting device LD in the longitudinal direction may be greater than the diameter D or the width of the cross-section.
  • the light emitting device LD is, for example, a light emitting diode (LED) manufactured so as to have a diameter (D) and/or a length (L) of about a nano scale to a micro scale. ) may be included.
  • LED light emitting diode
  • the diameter D of the light emitting device LD may be about 0.5 ⁇ m to 500 ⁇ m, and the length L thereof may be about 1 ⁇ m to 1000 ⁇ m.
  • the diameter D and the length L of the light emitting element LD are not limited thereto, and the light emitting element LD is not limited thereto so as to meet the requirements (or design conditions) of a lighting device or a self-luminous display device to which the light emitting element LD is applied.
  • the size of the light emitting device LD may be changed.
  • the first semiconductor layer 11 may include, for example, at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes a semiconductor material of any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and includes a first conductive dopant (or an n-type dopant) such as Si, Ge, Sn, or the like. ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited thereto, and in addition to this, the first semiconductor layer 11 may be formed of various materials.
  • the first semiconductor layer 11 may include a gallium nitride (GaN) semiconductor material doped with a first conductive dopant (or an n-type dopant).
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 and a lower surface exposed to the outside along the length L direction of the light emitting device LD.
  • the lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed in a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer (not shown), a strain reinforcing layer, and a well layer. It can be repeatedly stacked as a unit of The strain-reinforced layer may have a smaller lattice constant than the barrier layer to further strengthen the strain applied to the well layer, for example, the compressive strain.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 may emit light having a wavelength of 400 nm to 900 nm, and a double hetero structure may be used.
  • a clad layer (not shown) doped with a conductive dopant is formed on the upper and/or lower portions of the active layer 12 along the length L of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • a material such as AlGaN or InAlGaN may be used to form the active layer 12 , and in addition to this, various materials may constitute the active layer 12 .
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13 .
  • the light emitting device LD When an electric field greater than a predetermined voltage is applied to both ends of the light emitting device LD, the light emitting device LD emits light while electron-hole pairs are combined in the active layer 12 .
  • the light emitting device LD can be used as a light source (or light emitting source) of various light emitting devices including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second surface of the active layer 12 , and may include a semiconductor layer of a different type from that of the first semiconductor layer 11 .
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and is doped with a second conductive dopant (or p-type dopant) such as Mg. It may include a p-type semiconductor layer.
  • the material constituting the second semiconductor layer 13 is not limited thereto, and in addition to this, various materials may form the second semiconductor layer 13 .
  • the second semiconductor layer 13 may include a gallium nitride (GaN) semiconductor material doped with a second conductive dopant (or a p-type dopant).
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the length L direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the length L direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the length L direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11 .
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 is at least one or more layers, for example, a cladding layer and/or TSBR (tensile strain) It may further include a barrier reducing layer.
  • the TSBR layer may be a strain mitigating layer disposed between semiconductor layers having different lattice structures to serve as a buffer for reducing a lattice constant difference.
  • the TSBR layer may be formed of a p-type semiconductor layer such as p-GaInP, p-AlInP, or p-AlGaInP, but the present invention is not limited thereto.
  • the light emitting device LD includes an additional electrode ( (not shown, hereinafter referred to as a “first additional electrode”) may be further included.
  • an additional electrode (not shown, hereinafter referred to as a “first additional electrode”) may be further included.
  • one other additional electrode (not shown, hereinafter referred to as a “second additional electrode”) disposed on one end of the first semiconductor layer 11 may be further included.
  • first and second additional electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second additional electrodes may be Schottky contact electrodes.
  • the first and second additional electrodes may include a conductive material (or material).
  • the first and second additional electrodes may be formed by using chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and oxides or alloys thereof alone or in combination. It may include an opaque metal used, but the present invention is not limited thereto.
  • the first and second additional electrodes may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), and indium gallium zinc oxide (indium). It may include a transparent conductive oxide such as gallium zinc oxide (IGZO) or indium tin zinc oxide (ITZO).
  • first and second additional electrodes may be the same as or different from each other.
  • the first and second additional electrodes may be substantially transparent or translucent. Accordingly, the light generated by the light emitting device LD may pass through each of the first and second additional electrodes to be emitted to the outside of the light emitting device LD. In some embodiments, light generated by the light emitting device LD is emitted to the outside of the light emitting device LD through a region excluding both ends of the light emitting device LD without passing through the first and second additional electrodes If applicable, the first and second additional electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating layer 14 .
  • the insulating layer 14 may be omitted or provided to cover only a portion of the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating layer 14 may prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13 .
  • the insulating layer 14 may minimize surface defects of the light emitting device LD, thereby improving the lifetime and luminous efficiency of the light emitting device LD.
  • the insulating layer 14 may prevent an unwanted short circuit between the light emitting devices LD. As long as the active layer 12 can prevent a short circuit with an external conductive material, whether or not the insulating layer 14 is provided is not limited.
  • the insulating layer 14 may be provided to completely surround the outer circumferential surface of the light emitting stack including the first semiconductor layer 11 , the active layer 12 , and the second semiconductor layer 13 .
  • the insulating film 14 has been described in a form that completely surrounds the outer circumferential surface of each of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13, but the present invention is not limited thereto. it is not According to an embodiment, when the light emitting device LD includes the first additional electrode, the insulating layer 14 may include the first semiconductor layer 11 , the active layer 12 , the second semiconductor layer 13 , and the first additional electrode. The outer peripheral surface of each electrode may be entirely surrounded.
  • the insulating layer 14 may not entirely surround the outer circumferential surface of the first additional electrode or surround only a portion of the outer circumferential surface of the first additional electrode and may not surround the rest of the outer circumferential surface of the first additional electrode. have. Further, according to another embodiment, a first additional electrode is disposed at the other end (or upper end) of the light emitting device LD, and a second additional electrode is disposed at one end (or lower end) of the light emitting device LD. When disposed, the insulating layer 14 may expose at least one region of each of the first and second additional electrodes.
  • the insulating layer 14 may include a transparent insulating material.
  • the insulating layer 14 may include at least one insulating material selected from the group consisting of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), and titanium oxide (TiO2). may be included, but the present invention is not limited thereto, and various materials having insulating properties may be used as the material of the insulating layer 14 .
  • the light emitting device LD may include a light emitting pattern 10 having a core-shell structure, as shown in FIGS. 3 and 4 .
  • the first semiconductor layer 11 may be located in the core, that is, in the middle (or center) of the light emitting device LD, and the active layer 12 may be disposed in the length L direction of the light emitting device LD.
  • the second semiconductor layer 13 surrounds the active layer 12 in the length (L) direction of the light emitting device LD may be provided and/or formed in the form.
  • the light emitting device LD may further include an additional electrode (not shown) surrounding at least one side of the second semiconductor layer 13 .
  • the light emitting device LD may further include an insulating layer 14 provided on an outer circumferential surface of the light emitting pattern 10 having a core-shell structure and including a transparent insulating material.
  • the light emitting device LD including the light emitting pattern 10 having a core-shell structure may be manufactured by a growth method.
  • the above-described light emitting device LD may be used as a light emitting source of various display devices.
  • the light emitting device LD may be manufactured through a surface treatment process. For example, when a plurality of light emitting devices LD are mixed with a fluid solution (or solvent) and supplied to each pixel area (eg, a light emitting area of each pixel or a light emitting area of each sub-pixel), the light emission Each of the light emitting elements LD may be surface-treated so that the elements LD may be uniformly sprayed without agglomeration in the solution.
  • the light emitting unit (or light emitting device) including the above-described light emitting element LD may be used in various types of electronic devices requiring a light source, including a display device.
  • the light emitting devices LD may be used as light sources of each pixel.
  • the field of application of the light emitting device LD is not limited to the above-described example.
  • the light emitting device LD may be used in other types of electronic devices that require a light source, such as a lighting device.
  • FIG. 5 is a schematic plan view of a display device according to an embodiment of the present invention, in particular, a display device using any one of the light emitting devices shown in FIGS. 1 to 4 as a light source.
  • FIG. 5 the structure of the display device is schematically illustrated with the display area DA in which an image is displayed for convenience.
  • a display device in a display device according to an exemplary embodiment of the present invention, a plurality of pixels ( ) provided on the substrate SUB and the substrate SUB and each including at least one light emitting device LD. PXL), a driver provided on the substrate SUB and driving the pixels PXL, and a wiring unit connecting the pixels PXL and the driver.
  • Display devices are smartphones, televisions, tablet PCs, mobile phones, video phones, e-book readers, desktop PCs, laptop PCs, netbook computers, workstations, servers, PDA, PMP (portable multimedia player), MP3 players, medical devices,
  • the present invention may be applied to any electronic device having a display surface applied to at least one surface, such as a camera or a wearable device.
  • a display device may be classified into a passive matrix type display device and an active matrix type display device according to a driving method of the light emitting device LD.
  • each of the pixels PXL includes a driving transistor that controls the amount of current supplied to the light emitting device LD, and a switching transistor that transfers a data signal to the driving transistor. can do.
  • the display device may be provided in various shapes, and may be provided in, for example, a rectangular plate shape having two pairs of sides parallel to each other, but the present invention is not limited thereto.
  • a rectangular plate shape having two pairs of sides parallel to each other, but the present invention is not limited thereto.
  • one pair of sides of the two pairs of sides may be provided longer than the other pair of sides.
  • a corner portion in which one long side and one short side contact (or meet) may have a round shape.
  • the substrate SUB may include a display area DA and a non-display area NDA.
  • the display area DA may be an area in which pixels PXL displaying an image are provided.
  • the non-display area NDA may be an area in which a driver for driving the pixels PXL and a portion of a wiring connecting the pixels PXL and the driver are provided. For convenience, only one pixel PXL is illustrated in FIG. 5 , but a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround a circumference (or an edge) of the display area DA.
  • a wiring unit connected to the pixels PXL and a driver connected to the wiring unit may be provided in the non-display area NDA to drive the pixels PXL.
  • the wiring unit may electrically connect the driver and the pixels PXL.
  • the wiring unit provides a signal to each pixel PXL and may be a fan-out line connected to signal lines connected to each pixel PXL, for example, a scan line, a data line, a light emission control line, and the like.
  • the wiring unit is a fan-out line connected to signal lines connected to each pixel PXL, for example, a control line, a sensing line, etc., in order to compensate for the change in electrical characteristics of each pixel PXL in real time.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the substrate SUB may serve as the display area DA to arrange the pixels PXL, and the remaining area on the substrate SUB may serve as the non-display area NDA.
  • the substrate SUB may include a display area DA including pixel areas in which each pixel PXL is disposed, and a periphery of the display area DA (or adjacent to the display area DA). ) may include a non-display area NDA.
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe arrangement structure or a pentile arrangement structure, but the present invention is not limited thereto.
  • Each pixel PXL may include at least one light emitting device LD driven by a corresponding scan signal and data signal.
  • the light emitting device LD has a size as small as a nano-scale to a micro-scale and may be connected in parallel to adjacent light emitting devices, but the present invention is not limited thereto.
  • the light emitting element LD may constitute a light source of each pixel PXL.
  • Each pixel PXL includes at least one light source driven by a predetermined signal (eg, a scan signal and a data signal) and/or a predetermined power (eg, a first driving power and a second driving power);
  • a predetermined signal eg, a scan signal and a data signal
  • a predetermined power eg, a first driving power and a second driving power
  • the light emitting device LD shown in FIGS. 1 to 4 may be included.
  • the type of the light emitting device LD that can be used as a light source of each pixel PXL is not limited thereto.
  • the driver may provide a predetermined signal and a predetermined power to each pixel PXL through a wiring unit, and thus may control driving of the pixel PXL.
  • the driver may include a scan driver, a light emission driver, a data driver, and a timing controller.
  • 6A to 6C are circuit diagrams illustrating electrical connection relationships between components included in one pixel illustrated in FIG. 5 , according to various embodiments.
  • FIGS. 6A to 6C illustrate an electrical connection relationship between components included in a pixel PXL that can be applied to an active display device according to different exemplary embodiments.
  • the types of components included in the pixel PXL to which the embodiment of the present invention can be applied are not limited thereto.
  • FIGS. 6A to 6C not only components included in each of the pixels illustrated in FIG. 5 , but also regions in which the components are provided (or located) are collectively referred to as a pixel PXL.
  • one pixel may include a light emitting unit EMU that generates light having a luminance corresponding to a data signal. Also, the pixel PXL may selectively further include a pixel circuit PXC for driving the light emitting unit EMU.
  • the light emitting unit EMU is connected in parallel between the first power line PL1 to which the voltage of the first driving power VDD is applied and the second power line PL2 to which the voltage of the second driving power VSS is applied. It may include a plurality of light emitting devices LD.
  • the light emitting unit EMU may have a first electrode EL1 connected to the first driving power source VDD via the pixel circuit PXC and the first power line PL1 (or “first alignment electrode”) and the second electrode EL2 or “second alignment electrode” connected to the second driving power source VSS through the second power supply line PL2 and the first and second electrodes EL1 and EL2 may include a plurality of light emitting devices LD connected in parallel in the same direction.
  • the first electrode EL1 may be an anode electrode
  • the second electrode EL2 may be a cathode electrode.
  • Each of the light emitting elements LD included in the light emitting unit EMU includes an end connected to the first driving power VDD through the first electrode EL1 and a second driving power source through the second electrode EL2 . It may include the other end connected to (VSS).
  • the first driving power VDD and the second driving power VSS may have different potentials. For example, the first driving power VDD may be set as a high potential power, and the second driving power VSS may be set as a low potential power.
  • Each of the light emitting devices LD connected in parallel in the same direction between the first electrode EL1 and the second electrode EL2 to which voltages of different potentials are respectively supplied may constitute an effective light source. These effective light sources may be gathered to configure the light emitting unit EMU of each pixel PXL.
  • the light emitting elements LD of the light emitting unit EMU may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit PXC.
  • the pixel circuit PXC may supply a driving current corresponding to the grayscale value of the corresponding frame data to the light emitting unit EMU.
  • the driving current supplied to the light emitting unit EMU may be divided and flow through the light emitting devices LD. Accordingly, the light emitting unit EMU may emit light having a luminance corresponding to the driving current while each light emitting element LD emits light with a luminance corresponding to the current flowing therein.
  • the light emitting unit EMU may further include at least one ineffective light source, for example, a reverse light emitting device LDr, in addition to the light emitting devices LD constituting each effective light source.
  • the reverse light emitting element LDr is connected in parallel between the first and second electrodes EL1 and EL2 together with the light emitting elements LD constituting the effective light sources, and is opposite to the light emitting elements LD. direction may be connected between the first and second electrodes EL1 and EL2.
  • the reverse light emitting device LDr maintains an inactive state even when a predetermined driving voltage (eg, a forward driving voltage) is applied between the first and second electrodes EL1 and EL2 , and thus the reverse direction A current does not substantially flow through the light emitting element LDr.
  • a predetermined driving voltage eg, a forward driving voltage
  • the pixel circuit PXC may be connected to the scan line Si and the data line Dj of the corresponding pixel PXL.
  • the pixel circuit PXC of the pixel PXL is the display area It may be connected to the i-th scan line Si and the j-th data line Dj of (DA).
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • the structure of the pixel circuit PXC is not limited to the embodiments illustrated in FIGS. 6A to 6C .
  • the pixel circuit PXC may include first and second transistors T1 and T2 and a storage capacitor Cst.
  • a first terminal of the second transistor T2 may be connected to the j-th data line Dj, and a second terminal may be connected to the first node N1.
  • the first terminal and the second terminal of the second transistor T2 are different terminals.
  • the first terminal is a source electrode
  • the second terminal may be a drain electrode.
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a voltage at which the second transistor T2 can be turned on (eg, a low voltage) is supplied from the i-th scan line Si,
  • the j-th data line Dj and the first node N1 are electrically connected.
  • the data signal of the corresponding frame is supplied to the j-th data line Dj, and accordingly, the data signal is transmitted to the first node N1.
  • the data signal transferred to the first node N1 is charged in the storage capacitor Cst.
  • a first terminal of the first transistor T1 (or driving transistor) may be connected to the first driving power source VDD, and a second terminal may be electrically connected to the first electrode EL1 .
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 controls the amount of driving current supplied to the light emitting devices LD in response to the voltage of the first node N1 .
  • One electrode of the storage capacitor Cst may be connected to the first driving power VDD, and the other electrode may be connected to the first node N1 .
  • the storage capacitor Cst charges a voltage corresponding to the data signal supplied to the first node N1 and maintains the charged voltage until the data signal of the next frame is supplied.
  • a second transistor T2 for transferring a data signal into the pixel PXL, a storage capacitor Cst for storing the data signal, and a driving current corresponding to the data signal are applied to the light emitting devices (
  • the pixel circuit PXC including the first transistor T1 for supplying the LD is shown.
  • the present invention is not limited thereto, and the structure of the pixel circuit PXC may be variously changed.
  • the pixel circuit PXC adjusts the emission time of the transistor device for compensating the threshold voltage of the first transistor T1 , the transistor device for initializing the first node N1 , and/or the light emitting devices LDs.
  • At least one transistor element such as a transistor element for controlling, or other circuit elements such as a boosting capacitor for boosting the voltage of the first node N1 may be further included.
  • transistors included in the pixel circuit PXC are all P-type transistors in FIG. 6A
  • the present invention is not limited thereto. That is, at least one of the first and second transistors T1 and T2 included in the pixel circuit PXC is changed to an N-type transistor, or both of the first and second transistors T1 and T2 are N-type. It can also be changed to a transistor of
  • the pixel circuit PXC may be further connected to at least one other scan line according to an embodiment. As described above, when the pixel PXL is disposed in the i-th pixel row of the display area DA, the pixel circuit PXC of the corresponding pixel PXL is the i-1th scan line as shown in FIG. 6B . It may be further connected to (Si-1) and/or the i+1th scan line (Si+1). Also, according to an embodiment, the pixel circuit PXC may be further connected to a third power source in addition to the first and second driving power sources VDD and VSS. For example, the pixel circuit PXC may also be connected to the initialization power source Vint. In this case, the pixel circuit PXC may include first to seventh transistors T1 to T7 and a storage capacitor Cst.
  • a first terminal, eg, a source electrode, of the first transistor T1 may be connected to the first driving power source VDD via the fifth transistor T5, and a second terminal thereof, one
  • the drain electrode may be electrically connected to one end of the light emitting devices LD via the sixth transistor T6.
  • a gate electrode of the first transistor T1 may be connected to the first node N1 .
  • the first transistor T1 has a driving current flowing between the first driving power VDD and the second driving power VSS via the light emitting devices LD in response to the voltage of the first node N1 .
  • the second transistor T2 (or switching transistor) may be connected between the j-th data line Dj connected to the pixel PXL and the first terminal of the first transistor T1 .
  • the gate electrode of the second transistor T2 may be connected to the i-th scan line Si.
  • the second transistor T2 is turned on when a scan signal of a gate-on voltage (eg, a low voltage) is supplied from the i-th scan line Si to connect the j-th data line Dj to the first transistor It may be electrically connected to the first terminal of (T1). Accordingly, when the second transistor T2 is turned on, the data signal supplied from the j-th data line Dj may be transferred to the first transistor T1 .
  • a gate-on voltage eg, a low voltage
  • the third transistor T3 may be connected between the second terminal of the first transistor T1 and the first node N1 .
  • the gate electrode of the third transistor T3 may be connected to the i-th scan line Si.
  • the third transistor T3 is turned on when the scan signal of the gate-on voltage is supplied from the i-th scan line Si to connect the second terminal of the first transistor T1 and the first node N1 . It can be electrically connected.
  • the fourth transistor T4 may be connected between the first node N1 and the initialization power line IPL to which the initialization power Vint is applied.
  • the gate electrode of the fourth transistor T4 may be connected to the previous scan line, for example, the i-1 th scan line Si-1.
  • the fourth transistor T4 is turned on when the scan signal of the gate-on voltage is supplied to the i-1 th scan line Si-1 to apply the voltage of the initialization power Vint to the first node N1.
  • the initialization power source Vint may have a voltage equal to or less than the lowest voltage of the data signal.
  • the fifth transistor T5 may be connected between the first driving power source VDD and the first transistor T1 .
  • the gate electrode of the fifth transistor T5 may be connected to a corresponding emission control line, for example, the i-th emission control line Ei.
  • the fifth transistor T5 may be turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and may be turned on in other cases.
  • the sixth transistor T6 may be connected between the first transistor T1 and a second node N2 electrically connected to one end of the light emitting devices LD.
  • the gate electrode of the sixth transistor T6 may be connected to the i-th emission control line Ei.
  • the sixth transistor T6 may be turned off when the emission control signal of the gate-off voltage is supplied to the i-th emission control line Ei, and may be turned on in other cases.
  • the seventh transistor T7 may be connected between the second node N2 electrically connected to one end of the light emitting devices LD and the initialization power line IPL.
  • the gate electrode of the seventh transistor T7 may be connected to any one of the scan lines of the next row, for example, the i+1th scan line Si+1.
  • the seventh transistor T7 is turned on when the scan signal of the gate-on voltage is supplied to the i+1th scan line Si+1 to apply the voltage of the initialization power Vint to the light emitting devices LD. It can be supplied to one end of
  • the storage capacitor Cst may be connected between the first driving power VDD and the first node N1 .
  • the storage capacitor Cst may store a data signal supplied to the first node N1 and a voltage corresponding to the threshold voltage of the first transistor T1 in each frame period.
  • the transistors included in the pixel circuit PXC for example, the first to seventh transistors T1 to T7 are all P-type transistors, but the present invention is not limited thereto.
  • at least one of the first to seventh transistors T1 to T7 may be changed to an N-type transistor, or all of the first to seventh transistors T1 to T7 may be changed to an N-type transistor. have.
  • the configuration of the pixel circuit PXC is not limited to the embodiment illustrated in FIGS. 6A and 6B .
  • the circuit PXC may be configured as in the embodiment illustrated in FIG. 6C .
  • the pixel circuit PXC may be further connected to the control line CLi and the sensing line SENj as shown in FIG. 6C .
  • the pixel circuit PXC may be connected to the i-th control line CLi and the j-th sensing line SENj of the display area DA.
  • the above-described pixel circuit PXC may further include a third transistor T3 in addition to the first and second transistors T1 and T2 illustrated in FIG. 6A .
  • the first to third transistors T1 to T3 may be configured as N-type transistors.
  • the third transistor T3 is connected between the first transistor T1 and the j-th sensing line SENj.
  • one electrode of the third transistor T3 is connected to a first terminal (eg, a source electrode) of the first transistor T1 connected to the first electrode EL1 , and the third transistor T3 ) may be connected to the j-th sensing line SENj.
  • the gate electrode of the third transistor T3 is connected to the i-th control line CLi.
  • the third transistor T3 is turned on by a control signal of a gate-on voltage (eg, a high level) supplied to the i-th control line CLi for a predetermined sensing period to sense the j-th sensing period.
  • a control signal of a gate-on voltage eg, a high level supplied to the i-th control line CLi for a predetermined sensing period to sense the j-th sensing period.
  • the line SENj and the first transistor T1 are electrically connected.
  • the sensing period may be a period for extracting characteristic information (eg, a threshold voltage of the first transistor T1 ) of each of the pixels PXL disposed in the display area DA.
  • characteristic information eg, a threshold voltage of the first transistor T1
  • a predetermined reference voltage for turning on the first transistor T1 is supplied to the first node N1 through the j-th data line Dj and the second transistor T2, or each The first transistor T1 may be turned on by connecting the pixel PXL to a current source or the like.
  • the third transistor T3 may be turned on by supplying a gate-on voltage control signal to the third transistor T3 to connect the first transistor T1 to the j-th sensing line SENj.
  • characteristic information of each pixel PXL including the threshold voltage of the first transistor T1 may be extracted through the above-described j-th sensing line SENj.
  • the extracted characteristic information may be used to convert image data so that characteristic deviation between the pixels PXL is compensated.
  • the present invention is not limited thereto.
  • at least one of the first to third transistors T1 to T3 may be changed to a P-type transistor.
  • FIG. 6C describes an embodiment in which the light emitting unit EMU is connected between the pixel circuit PXC and the second driving power source VSS, the light emitting unit EMU includes the first driving power source VDD and It may be connected between the pixel circuits PXC.
  • the light emitting unit EMU may be configured to include at least one serial stage including a plurality of light emitting elements LD connected in parallel to each other.
  • the light emitting unit EMU may be configured in a series/parallel mixed structure as shown in FIG. 6A .
  • the light emitting unit EMU may include first and second series terminals SET1 and SET2 sequentially connected between the first and second driving power sources VDD and VSS.
  • Each of the first and second series terminals SET1 and SET2 includes two electrodes EL1 and CTE1, CTE2 and EL2 constituting an electrode pair of the corresponding series terminal, and the two electrodes EL1 and CTE1 and CTE2. and a plurality of light emitting elements LD connected in parallel in the same direction between the EL2 .
  • the first series end SET1 includes a first electrode EL1 and a first intermediate electrode CTE1, and includes at least one first electrode connected between the first electrode EL1 and the first intermediate electrode CTE1.
  • a light emitting device LD1 may be included.
  • the first series end SET1 may include a reverse light emitting device LDr connected in the opposite direction to the first light emitting device LD1 between the first electrode EL1 and the first intermediate electrode CTE1 .
  • the second series end SET2 includes a second intermediate electrode CTE2 and a second electrode EL2 , and includes at least one second electrode connected between the second intermediate electrode CTE2 and the second electrode EL2 .
  • a light emitting device LD2 may be included.
  • the second series end SET2 may include a reverse light emitting device LDr connected in the opposite direction to the second light emitting device LD2 between the second intermediate electrode CTE2 and the second electrode EL2 .
  • the first intermediate electrode CTE1 of the first series end SET1 and the second intermediate electrode CTE2 of the second series end SET2 may be integrally provided to be connected to each other. That is, the first intermediate electrode CTE1 and the second intermediate electrode CTE2 may constitute an intermediate electrode CTE electrically connecting the successive first series end SET1 and the second series end SET2 to each other. .
  • the first intermediate electrode CTE1 and the second intermediate electrode CTE2 are integrally provided, the first intermediate electrode CTE1 and the second intermediate electrode CTE2 are different regions of the intermediate electrode CTE can be
  • the first electrode EL1 of the first series end SET1 may be an anode electrode of the light emitting unit EMU of each pixel PXL, and the first electrode EL1 of the second series end SET2
  • the second electrode EL2 may be a cathode electrode of the light emitting unit EMU.
  • the light emitting unit EMU of the pixel PXL including the light emitting devices LD connected in a series/parallel mixed structure can easily adjust driving current/voltage conditions according to applied product specifications.
  • the light emitting unit EMU of the pixel PXL including the light emitting devices LD connected in a series/parallel mixed structure has a driving current compared to the light emitting unit EMU having a structure in which the light emitting devices LD are connected in parallel. can reduce
  • the light emitting unit EMU of the pixel PXL including the light emitting devices LD connected in a series/parallel mixed structure is compared to the light emitting unit EMU having a structure in which all the light emitting devices LD are connected in series. A driving voltage applied to both ends of the light emitting unit EMU may be reduced.
  • each pixel PXL may be configured in a passive light emitting display device or the like.
  • the pixel circuit PXC is omitted, and both ends of the light emitting devices LD included in the light emitting unit EMU have the i-th scan line Si, the j-th data line Dj, and the first driving unit.
  • the first power line PL1 to which the power VDD is applied, the second power line PL2 to which the second driving power VSS is applied, and/or a predetermined control line may be directly connected.
  • FIG. 7 is an enlarged schematic plan view of part EA of FIG. 5
  • FIG. 8 is a cross-sectional view taken along line I to I′ of FIG. 7
  • FIG. 9 is a cross-sectional view taken along line II to II′ of FIG. 7 .
  • the pixel illustrated in FIG. 7 may be one of the pixels described with reference to FIG. 5 .
  • a scan line Si and a control line connected to the pixel PXL based on one pixel PXL disposed at the intersection of the j-th pixel column and the i-th pixel row in the EA portion (CLi), a data line Dj, power lines PL1 and PL2, and an initialization power line IPL are shown.
  • the i-th pixel row may be the first pixel row.
  • the data line Dj of the j-th column to which the data signal is applied is called a “data line Dj”
  • the scan of the i-th row is A line is called a “scan line Si”
  • a power line to which the first driving power VDD is applied is called a “first power line PL1”
  • a power supply to which the second driving power VSS is applied is applied.
  • the line is called a “second power line PL2”.
  • the pixel PXL is simplified, such as showing each electrode as a single-layer electrode and each insulating layer as only a single-layer insulating layer, but the present invention is not limited thereto.
  • formed and/or provided on the same layer means formed in the same process
  • formed and/or provided on a different layer means formed in different processes.
  • connection between two components may mean that both an electrical connection and a physical connection are used inclusively.
  • the horizontal direction (or horizontal direction) on the plane is the first direction DR1
  • the vertical direction (or vertical direction) on the plane is the second direction DR2
  • the thickness of the substrate SUB on the cross-section is indicated in the third direction DR3 .
  • the first to third directions DR1 , DR2 , and DR3 may refer to directions indicated by the first to third directions DR1 , DR2 , and DR3 , respectively.
  • a display device may include a substrate SUB, a wiring unit, and a plurality of pixels PXL.
  • the substrate SUB may include a transparent insulating material to allow light to pass therethrough.
  • the substrate SUB may be a rigid substrate or a flexible substrate.
  • the rigid substrate may be, for example, one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate including a polymer organic material and a plastic substrate.
  • the flexible substrate may include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide. ), polyethylene naphthalate, polyethylene terephthalate, polyphenylene sulfide, polyarylate, polyimide, polycarbonate, triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • the material constituting the substrate SUB may be variously changed.
  • the material applied to the substrate SUB may preferably have resistance (or heat resistance) to a high processing temperature during the manufacturing process of the display device.
  • the substrate SUB includes a display area DA including at least one pixel area PXA in which each pixel PXL is disposed, and a non-display area (or adjacent) disposed around (or adjacent to) the display area DA. NDA) may be included.
  • the pixel area PXA may include a light emitting area EMA from which light is emitted and a peripheral area adjacent to (or surrounding the periphery of the light emitting area) EMA.
  • the peripheral area may include a non-emission area NEMA from which light is not emitted.
  • a wiring unit connecting each pixel PXL and the driver may be positioned in the non-display area NDA.
  • the wiring unit may include a plurality of fan-out lines.
  • the fan-out lines may be connected to signal lines connected to each pixel PXL.
  • the above-described signal lines include a data line Dj to which a data signal is applied, a scan line Si to which a scan signal is applied, a control line CLi to which a control signal is applied, and an initialization to which the voltage of the initialization power Vint is applied.
  • the initialization power line IPL may be the j-th sensing line SENj described with reference to FIG. 6C .
  • First to fourth conductive layers CL1 to CL4 sequentially stacked may be provided and/or formed on the substrate SUB. At least one insulating layer may be positioned between the first to fourth conductive layers CL1 to CL4 .
  • the insulating layer includes a buffer layer BFL provided on the substrate SUB, a gate insulating layer GI provided on the buffer layer BFL, an interlayer insulating layer ILD provided on the gate insulating layer GI, and an interlayer insulating layer ( The first insulating layer INS1 provided on the ILD may be included.
  • the first conductive layer CL1 may include a conductive material provided and/or formed on the substrate SUB.
  • the second conductive layer CL2 may include a conductive material provided and/or formed on the gate insulating layer GI.
  • the third conductive layer CL3 may include a conductive material provided and/or formed on the interlayer insulating layer ILD.
  • the fourth conductive layer CL4 may include a conductive material provided and/or formed on the third conductive layer CL3 .
  • the pixel PXL illustrated in FIG. 7 may be a pixel disposed at an intersection area of the first pixel row and the j-th pixel column.
  • Each of the pixels PXL may have a substantially similar or identical structure. Accordingly, for convenience, the description of the plurality of pixels PXL will be replaced with the description of one pixel PXL disposed at the intersection area of the first pixel row and the j-th pixel column with reference to FIG. 7 . .
  • the one pixel may be a red pixel, a green pixel, and a blue pixel, but the present invention is not limited thereto.
  • the pixel PXL may be a pixel PXL disposed closest to the non-display area NDA, and may be a first pixel PXL connected to the wiring unit disposed in the non-display area NDA along the second direction DR2. It may be a pixel (PXL).
  • the area in which the pixel PXL is disposed may be the pixel area PXA.
  • the pixel PXL may be electrically connected to the scan line Si, the control line CLi, the data line Dj, and the first and second power lines PL1 and PL2 located in the pixel area PXA.
  • the first power line PL1 may be the first power line PL1 described with reference to FIGS. 6A to 6C
  • the second power line PL2 is the second power source described with reference to FIGS. 6A to 6C . It may be the line PL2.
  • the scan line Si may extend in the first direction DR1 .
  • the scan line Si may be one of the above-described conductive layers.
  • the scan line Si may be the second conductive layer CL2 provided and/or formed on the gate insulating layer GI.
  • the second conductive layer CL2 is a group consisting of copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • the second conductive layer CL2 may be formed of a double layer stacked in the order of titanium (Ti)/copper (Cu).
  • the gate insulating layer GI may be an inorganic insulating layer including an inorganic material.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the gate insulating layer GI may be formed of an organic insulating layer including an organic material.
  • the gate insulating layer GI may be provided as a single layer, or may be provided as a multilayer of at least a double layer.
  • the control line CLi may extend in the same direction as the scan line Si, for example, in the first direction DR1 .
  • a control signal of a gate-on-voltage (eg, a high level) may be applied to the control line CLi for a predetermined sensing period.
  • the control line CLi may be the second conductive layer CL2 provided and/or formed on the gate insulating layer GI.
  • the initialization power line IPL may extend in the same direction as the scan line Si and the control line CLi.
  • the initialization power line IPL is electrically connected to the corresponding pixel PXL, and the voltage of the initialization power Vint may be applied thereto.
  • the initialization power line IPL may be the second conductive layer CL2 provided and/or formed on the gate insulating layer GI.
  • the present invention is not limited thereto, and in some embodiments, the initialization power line IPL may be the third conductive layer CL3 disposed on the interlayer insulating layer ILD.
  • the data line Dj may extend in a second direction DR2 that is different from, for example, crosses the first direction DR1.
  • a corresponding data signal may be applied to the data line Dj.
  • the data line Dj may be one of the conductive layers provided on the substrate SUB.
  • the data line Dj may be the third conductive layer CL3 provided on the interlayer insulating layer ILD.
  • the third conductive layer CL3 may include copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), and silver. (Ag) and low-resistance materials molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) to form a single film or to reduce wiring resistance with single or a mixture thereof selected from the group consisting of (Ag) and alloys thereof Alternatively, it may be formed in a double-layer or multi-layer structure of silver (Ag).
  • the third conductive layer CL3 may be formed of a double layer stacked in the order of titanium (Ti)/copper (Cu).
  • the interlayer insulating layer ILD may include the same material as the gate insulating layer GI, or may include one or more materials selected from materials exemplified as a constituent material of the gate insulating layer GI.
  • the data line Dj may be connected to the first fan-out line FOL1 included in the wiring unit.
  • the first fan-out line FOL1 may be a third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD of the non-display area NDA.
  • the first fan-out line FOL1 may be provided integrally with the data line Dj. One end of the first fan-out line FOL1 may contact the data line Dj and the other end thereof may contact the first-first pad electrode PD1_1 .
  • the 1-1 pad electrode PD1_1 is provided integrally with the first fan-out line FOL1 , and may electrically connect a driver implemented through a chip-on film or an integrated circuit and the corresponding pixel PXL.
  • the first-first pad electrode PD1_1 may transmit a data signal to the data line Dj by connecting the driver and the data line Dj through the first fan-out line FOL1 .
  • the first-first pad electrode PD1_1 is provided non-integrally with the first fan-out line FOL1 and is electrically connected to the first fan-out line FOL1 through a separate connection means such as a bridge electrode. can be connected to
  • the first and second power lines PL1 and PL2 may extend in the same direction as the data line Dj.
  • the first and second power lines PL1 and PL2 may be provided on the same layer as the data line Dj.
  • the first and second power lines PL1 and PL2 may be the third conductive layer CL3 provided on the interlayer insulating layer ILD.
  • the voltage of the first driving power VDD may be applied to the first power line PL1
  • the voltage of the second driving power VSS may be applied to the second power line PL2 .
  • the first power line PL1 may be connected to the second fan-out line FOL2 included in the wiring unit.
  • the second fan-out line FOL2 may be a third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD of the non-display area NDA.
  • the second fan-out line FOL2 may be provided integrally with the first power line PL1 .
  • One end of the second fan-out line FOL2 may contact the first power line PL1 and the other end thereof may contact the second-first pad electrode PD2_1 .
  • the 2-1 th pad electrode PD2_1 is provided integrally with the second fan-out line FOL2 and may electrically connect the driver and the corresponding pixel PXL.
  • the 2-1 th pad electrode PD2_1 connects the driver and the first power line PL1 through the second fan-out line FOL2 to provide the first driving power VDD to the first power line PL1 .
  • voltage can be transmitted.
  • the 2-1 th pad electrode PD2_1 is provided non-integrally with the second fan-out line FOL2 and is electrically connected to the second fan-out line FOL2 through a separate connection means such as a bridge electrode. can be connected to
  • the second power line PL2 may be connected to the third fan-out line FOL3 included in the wiring unit.
  • the third fan-out line FOL3 may be a third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD of the non-display area NDA.
  • the third fan-out line FOL3 may be provided integrally with the second power line PL2 .
  • One end of the third fan-out line FOL3 may contact the second power line PL2 , and the other end thereof may contact the 3-1 th pad electrode PD3_1 .
  • the 3-1 th pad electrode PD3_1 is provided integrally with the third fan-out line FOL3 and may electrically connect the driver and the corresponding pixel PXL.
  • the 3-1 th pad electrode PD3_1 connects the driver and the second power line PL2 through the third fan-out line FOL3 to provide a second driving power VDD to the second power line PL2. voltage can be transmitted.
  • the 3-1 th pad electrode PD3_1 is provided non-integrally with the third fan-out line FOL3 and is electrically connected to the third fan-out line FOL3 through a separate connection means such as a bridge electrode. can be connected to
  • the pixel area PXA may include a first area A1 and a second area A2 partitioned in one direction, for example, the second direction DR2 .
  • the pixel circuit unit PCL may be located in the first area A1
  • the display element unit DPL may be located in the second area A2 .
  • the second area A2 may include a light emitting area EMA from which light is emitted and a non-emission area NEMA adjacent to the light emitting area EMA.
  • the pixel circuit unit PCL will be described first, and then the display element unit DPL will be described.
  • the pixel circuit unit PCL may include a bottom metal layer BML, a buffer layer BFL, and a pixel circuit (refer to “PXC” in FIG. 6C ) positioned in the first area A1 of the pixel area PXA. .
  • the bottom metal layer BML may be provided on the substrate SUB.
  • the bottom metal layer BML may be a light blocking layer that blocks light introduced through the rear surface of the substrate SUB from proceeding to the first transistor T1 of the pixel PXL.
  • the bottom metal layer BML blocks light introduced through the rear surface of the substrate SUB from proceeding to the semiconductor layer of the first transistor T1 , for example, the first active pattern ACT1 , so that the first transistor The malfunction of (T1) can be prevented.
  • the bottom metal layer BML may be positioned on the substrate SUB to overlap the first transistor T1 .
  • the bottom metal layer BML may be positioned on the substrate SUB to overlap the first gate electrode GE1 of the first transistor T1 .
  • the bottom metal layer BML may be the first conductive layer CL1 provided and/or formed on the substrate SUB.
  • the first conductive layer CL1 may be formed of a conductive material (or material) having a constant reflectance.
  • the first conductive layer CL1 includes the same material as the second and third conductive layers CL2 and CL3 or is selected from materials exemplified as constituent materials of the second and third conductive layers CL2 and CL3. It may include one or more substances.
  • the first conductive layer CL1 may be formed of a single layer including aluminum neodymium (AlNd).
  • the bottom metal layer BML may be connected to the fifth connection line CNL5 through a contact hole CH sequentially passing through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL.
  • the fifth connection line CNL5 may be the third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD, and may overlap the bottom metal layer BML when viewed in plan and cross-section.
  • the fifth connection line CNL5 is provided on the same layer as the data line Dj and the first and second power lines PL1 and PL2 , includes the same material, and may be formed by the same process.
  • One end of the fifth connection line CNL5 may be connected to the bottom metal layer BML through the contact hole CH.
  • the other end of the fifth connection line CNL5 has a first source region ( SE1) can be connected.
  • the bottom metal layer BML may be connected to the first source region SE1 of the first transistor T1 through the fifth connection line CNL5 .
  • the swing width margin of the second driving power VDD may be secured.
  • the driving range of the gate voltage applied to the first gate electrode GE1 of the first transistor T1 may be widened.
  • the buffer layer BFL may be provided and/or formed on the bottom metal layer BML.
  • the buffer layer BFL may prevent impurities from diffusing into the first to third transistors T1 to T3 included in the pixel circuit PXC.
  • the buffer layer BFL may include an inorganic insulating layer including an inorganic material.
  • the inorganic insulating layer may include, for example, at least one of a metal oxide such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer BFL may be provided as a single layer, or may be provided as a multilayer of at least a double layer. When the buffer layer BFL is provided as a multilayer, each layer may be formed of the same material or different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst provided on the buffer layer BFL.
  • the first transistor T1 may be the first transistor T1 described with reference to FIGS. 6A to 6C
  • the second transistor T2 may be the second transistor T2 described with reference to FIGS. 6A to 6C
  • the third transistor T3 may be the third transistor T3 described with reference to FIGS. 6A to 6C .
  • the first transistor T1 (or driving transistor) may include a first gate electrode GE1 , a first active pattern ACT1 , a first source region SE1 , and a first drain region DE1 .
  • the first gate electrode GE1 may be connected to the second source region SE2 of the second transistor T2 through the second connection line CNL2 .
  • the first gate electrode GE1 may be formed and/or provided on the gate insulating layer GI.
  • the first gate electrode GE1 may be a second conductive layer CL2 provided on the gate insulating layer GI.
  • the first gate electrode GE1 may be provided on the same layer as the scan line Si, may include the same material, and may be formed by the same process.
  • the second connection line CNL2 may be the third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD.
  • the second connection line CNL2 is provided on the same layer as the data line Dj and the first and second power lines PL1 and PL2 , includes the same material, and may be formed by the same process.
  • One end of the second connection line CNL2 may be connected to the first gate electrode GE1 through a contact hole CH passing through the interlayer insulating layer ILD.
  • the other end of the second connection line CNL2 may be connected to the second source region SE2 through a contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI.
  • the first active pattern ACT1 , the first source region SE1 , and the first drain region DE1 may be semiconductor patterns made of poly silicon, amorphous silicon, an oxide semiconductor, or the like.
  • the first active pattern ACT1 , the first source region SE1 , and the first drain region DE1 may be formed of a semiconductor layer not doped with an impurity or a semiconductor layer doped with an impurity.
  • the first source region SE1 and the first drain region DE1 may be formed of a semiconductor layer doped with an impurity
  • the first active pattern ACT1 may be formed of a semiconductor layer that is not doped with an impurity.
  • the impurity for example, an n-type impurity may be used.
  • the first active pattern ACT1 , the first source region SE1 , and the first drain region DE1 may be provided and/or formed on the buffer layer BFL.
  • the first active pattern ACT1 is a region overlapping the first gate electrode GE1 and may be a channel region of the first transistor T1 .
  • the channel region of the first transistor T1 may be formed to be long.
  • the driving range of the gate voltage (or scan signal) applied to the first transistor T1 may be widened. Accordingly, the gray level of the light (or light) emitted from the light emitting devices LD may be precisely controlled.
  • the first source region SE1 may be connected to (or in contact with) one end of the first active pattern ACT1 . Also, the first source region SE1 may be connected to the third source region SE3 of the third transistor T3 through the upper electrode UE.
  • the upper electrode UE may be one electrode constituting the storage capacitor Cst.
  • the upper electrode UE may include a third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD.
  • the upper electrode UE may be connected to the first source region SE1 through a contact hole CH sequentially passing through the interlayer insulating layer ILD and the gate insulating layer GI.
  • the upper electrode UE may be connected to the third source region SE3 of the third transistor T3 through the contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI. have.
  • the upper electrode UE may be connected to some components of the display device unit DPL through the contact hole CH sequentially passing through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL. can A detailed description thereof will be described later with reference to the display element unit DPL.
  • the upper electrode UE is described as the third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD, but the present invention is not limited thereto.
  • the upper electrode UE includes a conductive layer provided and/or formed on the additional insulating layer when an additional insulating layer is disposed between the gate insulating layer GI and the interlayer insulating layer ILD. it might be
  • the first drain region DE1 may be connected to (or in contact with) the other end of the first active pattern ACT1 . Also, the first drain region DE1 may be connected to the first power line PL1 through a contact hole CH sequentially passing through the interlayer insulating layer ILD and the gate insulating layer GI. Accordingly, the voltage of the first driving power VDD may be applied to the first drain region DE1 .
  • the second transistor T2 (or switching transistor) may include a second gate electrode GE2 , a second active pattern ACT2 , a second source region SE2 , and a second drain region DE2 .
  • the second gate electrode GE2 may be connected to the scan line Si through the first connection line CNL1 .
  • the second gate electrode GE2 may be a second conductive layer CL2 provided and/or formed on the gate insulating layer GI.
  • the second gate electrode GE2 is provided on the same layer as the scan line Si, includes the same material, and may be formed through the same process.
  • the first connection line CNL1 may be a third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD.
  • One end of the first connection line CNL1 may be connected to the scan line Si through a contact hole CH passing through the interlayer insulating layer ILD.
  • the other end of the first connection line CNL1 may be connected to the second gate electrode GE2 through a contact hole CH passing through the interlayer insulating layer ILD.
  • the second gate electrode GE2 is provided non-integrally with the scan line Si and is connected to the scan line Si through a separate connection means, for example, the first connection line CNL1.
  • the second gate electrode GE2 may be provided integrally with the scan line Si.
  • the second gate electrode GE2 may be provided as a part of the scan line Si or may be provided in a shape protruding from the scan line Si.
  • the second active pattern ACT2 , the second source region SE2 , and the second drain region DE2 may be semiconductor patterns made of polysilicon, amorphous silicon, an oxide semiconductor, or the like.
  • the second active pattern ACT2 , the second source region SE2 , and the second drain region DE2 may be formed of a semiconductor layer not doped with an impurity or a semiconductor layer doped with an impurity.
  • the second source region SE2 and the second drain region DE2 may be formed of a semiconductor layer doped with an impurity
  • the second active pattern ACT2 may be formed of a semiconductor layer that is not doped with an impurity.
  • the impurity for example, an n-type impurity may be used.
  • the second active pattern ACT2 , the second source region SE2 , and the second drain region DE2 may be provided and/or formed on the buffer layer BFL.
  • the second active pattern ACT2 overlaps the second gate electrode GE2 and may be a channel region of the second transistor T2 .
  • the second source region SE2 may be connected to (or in contact with) one end of the second active pattern ACT2 . Also, the second source region SE2 may be connected to the first gate electrode GE1 through the second connection line CNL2 .
  • the second drain region DE2 may be connected to (or in contact with) the other end of the second active pattern ACT2 . Also, the second drain region DE2 may be connected to the data line Dj through a contact hole CH sequentially passing through the interlayer insulating layer ILD and the gate insulating layer GI. Accordingly, the data signal applied to the data line Dj may be transferred to the second drain region DE2.
  • the third transistor T3 may include a third gate electrode GE3 , a third active pattern ACT3 , a third source region SE3 , and a third drain region DE3 .
  • the third gate electrode GE3 may be connected to the control line CLi through the third connection line CNL3 .
  • the third gate electrode GE3 may be a second conductive layer CL2 provided and/or formed on the gate insulating layer GI.
  • the third gate electrode GE3 is provided on the same layer as the scan line Si, the control line CLi, and the first and second gate electrodes GE1 and GE2, includes the same material, and is formed by the same process. can be
  • the third connection line CNL3 may be a third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD.
  • One end of the third connection line CNL3 may be connected to the third gate electrode GE3 through a contact hole CH passing through the interlayer insulating layer ILD.
  • the other end of the third connection line CNL3 may be connected to the control line CLi through a contact hole CH passing through the interlayer insulating layer ILD.
  • the third gate electrode GE3 is provided non-integrally with the control line CLi and is connected to the control line CLi through a separate connection means, for example, the third connection line CNL3. Although described as being connected, the present invention is not limited thereto. In some embodiments, the third gate electrode GE3 may be provided as a part of the control line CLi or may be provided in a shape protruding from the control line CLi.
  • the third active pattern ACT3 , the third source region SE3 , and the third drain region DE3 may be semiconductor patterns made of polysilicon, amorphous silicon, oxide semiconductor, or the like.
  • the third active pattern ACT3 , the third source region SE3 , and the third drain region DE3 may be formed of a semiconductor layer not doped with an impurity or a semiconductor layer doped with an impurity.
  • the third source region SE3 and the third drain region DE3 may be formed of a semiconductor layer doped with an impurity
  • the third active pattern ACT3 may be formed of a semiconductor layer that is not doped with an impurity.
  • the impurity for example, an n-type impurity may be used.
  • the third active pattern ACT3 , the third source region SE3 , and the third drain region DE3 may be provided and/or formed on the buffer layer BFL.
  • the third active pattern ACT3 is a region overlapping the third gate electrode GE3 and may be a channel region of the third transistor T3 .
  • the third source region SE3 may be connected to (or in contact with) one end of the third active pattern ACT3 . Also, the third source region SE3 may be connected to the first source region SE1 through the upper electrode UE and the corresponding contact hole CH.
  • the third drain region DE3 may be connected to (or in contact with) the other end of the third active pattern ACT3 . Also, the third drain region DE3 may be connected to the initialization power line IPL through the fourth connection line CNL4 .
  • the fourth connection line CNL4 may be the third conductive layer CL3 provided and/or formed on the interlayer insulating layer ILD. One end of the fourth connection line CNL4 may be connected to the third drain region DE3 through a contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI. Also, the other end of the fourth connection line CNL4 may be connected to the initialization power line IPL through the contact hole CH passing through the interlayer insulating layer ILD.
  • the storage capacitor Cst may include a lower electrode LE and an upper electrode UE.
  • the lower electrode LE may be a second conductive layer CL2 provided and/or formed on the gate insulating layer GI.
  • the lower electrode LE may be provided integrally with the first gate electrode GE1 .
  • the lower electrode LE may be a region of the first gate electrode GE1 .
  • the upper electrode UE overlaps the lower electrode LE and may have a larger area than the lower electrode LE.
  • a portion of the upper electrode UE may extend in the second direction DR2 and overlap each of the first and third source regions SE1 and SE3 .
  • the upper electrode UE may be connected to each of the first and third source regions SE1 and SE3 through a corresponding contact hole CH. Also, the upper electrode UE may be connected to the bottom metal layer BML through a corresponding contact hole CH.
  • a first insulating layer INS1 may be provided and/or formed on the third conductive layer CL3 .
  • a first insulating layer INS1 may be provided and/or formed on the lines FOL1 to FOL3 .
  • the first insulating layer INS1 may not be provided on the 1-1 to 3-1 pad electrodes PD1_1 to PD3_1.
  • the first insulating layer INS1 includes the same material as the buffer layer BFL and/or the gate insulating layer GI, or materials exemplified as constituent materials of the buffer layer BFL and/or the gate insulating layer GI. It may include one or more substances selected from
  • the first insulating layer INS1 may include an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the data line Dj and the first and second power lines PL1 and PL2 are provided across both the first and second areas A1 and A2 of the pixel area PXA.
  • a light blocking layer LBL may be provided and/or formed on the first insulating layer INS1 .
  • the light blocking layer LBL may include a light blocking material that prevents a light leakage defect from leaking light (or light) between the pixel PXL and the pixels PXL adjacent thereto.
  • the light blocking layer LBL may be a black matrix.
  • the light blocking layer LBL may prevent color mixing of light emitted from each of the adjacent pixels PXL.
  • the light blocking layer LBL is configured to include at least one light blocking material and/or a reflective material to emit light emitted from the light emitting devices LD located in the second area A2 of the pixel area PXA.
  • the light output efficiency of the light emitting devices LD may be improved by allowing light to further travel in the image display direction of the display device.
  • the above-described light blocking layer LBL may be provided in one area of the display area DA except for the emission area EMA and the non-display area NDA in the pixel area PXA.
  • the second and third insulating layers INS2 and INS3 may be sequentially provided and/or formed on the light blocking layer LBL.
  • the second insulating layer INS2 may be a protective layer protecting the light blocking layer LBL.
  • the second insulating layer INS2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the third insulating layer INS3 is provided and/or formed on the second insulating layer INS2 and may include the same material as the second insulating layer INS2 .
  • the second and third insulating layers INS2 and INS3 may not be provided on the 1-1 to 3-1 pad electrodes PD1_1 to PD3_1 in the non-display area NDA. Accordingly, the 1-1 to 3-1 pad electrodes PD1_1 to PD3_1 may be exposed to the outside.
  • a 1-2 th pad electrode PD1_2 is provided on the 1-1 th pad electrode PD1_1 exposed to the outside, and a 2-2 th pad electrode PD1_1 is provided on the 2-1 th pad electrode PD2_1 exposed to the outside.
  • PD2_2 may be provided, and a 3-2 th pad electrode PD3_2 may be provided on the 3-1 th pad electrode PD3_1 exposed to the outside.
  • the 1-2-th pad electrode PD1_2 may be the fourth conductive layer CL4 .
  • the 1-2 th pad electrode PD1_2 may be directly disposed on the 1-1 th pad electrode PD1_1 to be connected to the 1-1 th pad electrode PD1_1 .
  • the 1-2-th pad electrode PD1_2 may have a configuration in direct contact with one terminal of a driving unit embodied as a chip-on-film or an integrated circuit.
  • the fourth conductive layer CL4 may be formed of various transparent conductive materials (or materials).
  • the fourth conductive layer CL4 may include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), or indium gallium zinc oxide. oxide, IGZO), indium tin zinc oxide (ITZO), and the like, including at least one of a variety of transparent conductive materials, and may be substantially transparent or translucent to satisfy a predetermined transmittance (or transmittance). have.
  • the material of the fourth conductive layer CL4 is not limited to the above-described embodiment.
  • the fourth conductive layer CL4 may be formed of various opaque conductive materials.
  • the opaque conductive material may include, for example, titanium (Ti), aluminum (Al), silver (Ag), and the like, but the present invention is not limited thereto.
  • the fourth conductive layer CL4 may be formed of a single layer or a multilayer.
  • the 2-2nd pad electrode PD2_2 may be the fourth conductive layer CL4 .
  • the 2-2 th pad electrode PD2_2 may be directly disposed on the 2-1 th pad electrode PD2_1 to be connected to the 2-1 th pad electrode PD2_1 .
  • the second-second pad electrode PD2_2 may be configured to directly contact one terminal of the driver.
  • the 3-2 th pad electrode PD3_2 may be the fourth conductive layer CL4 .
  • the 3-2 th pad electrode PD3_2 may be directly disposed on the 3-1 th pad electrode PD3_1 to be connected to the 3-1 th pad electrode PD3_1 .
  • the 3-2 th pad electrode PD3_2 may be configured to directly contact one terminal of the driver.
  • the above-described 1-2-th to 3-2th pad electrodes PD1_2 to PD3_2 may be provided on the same layer, may include the same material, and may be formed by the same process.
  • a fourth insulating layer INS4 may be provided and/or formed on the third insulating layer INS3 .
  • the fourth insulating layer INS4 may be a planarization layer that alleviates a step difference generated by components disposed thereunder. Also, the fourth insulating layer INS4 may be a protective layer for protecting all components disposed in the pixel area PXA. The fourth insulating layer INS4 may not be provided in the non-display area NDA to connect each of the 1-2 th to 3-2 pad electrodes PD1_2 to PD3_2 and the driver.
  • the display element part DPL includes a conductive pattern CP positioned in the second area A2 of the pixel area PXA, the first and second electrodes EL1 and EL2 , a sixth connection line CNL6 , It may include a bank BNK, light emitting devices LD, and first and second contact electrodes CNE1 and CNE2.
  • the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may be provided on the substrate SUB.
  • the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may be the first conductive layer CL1 provided and/or formed on the substrate SUB.
  • the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 are the same layer as the bottom metal layer BML provided in the first area A1 of the pixel area PXA. provided to, including the same material, and may be formed by the same process.
  • the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 allow light emitted from each of the light emitting devices LD to travel in the image display direction of the display device. It may be made of a material having a constant reflectance.
  • Each of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may include a conductive material (or material) having a constant reflectance.
  • the conductive material (or material) may include an opaque metal advantageous for reflecting light emitted from the light emitting elements LD in an image display direction of the display device.
  • each of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may include a transparent conductive material (or material).
  • the transparent conductive material examples include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium tin zinc oxide (ITZO), and A conductive oxide such as a conductive oxide, a conductive polymer such as poly(3,4-ethylenedioxythiophene) (PEDOT) may be included.
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • each of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 includes a transparent conductive material, light emitted from the light emitting devices LD is emitted from the display device.
  • a separate conductive layer made of an opaque metal for reflecting in the image display direction may be additionally included.
  • the materials of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 are not limited to the above-described materials.
  • each of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may be provided and/or formed as a single layer, but the present invention is not limited thereto.
  • each of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may be formed of at least two or more of metals, alloys, conductive oxides, and conductive polymers. It may also be provided and/or formed with this laminated multi-film.
  • each of the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 transmits a signal (or voltage) to both ends of each of the light emitting devices LD.
  • it may be formed of at least a double layer or more as a multilayer.
  • the conductive pattern CP, the first and second electrodes EL1 and EL2 , and the sixth connection line CNL6 may be formed of a single layer including aluminum neodymium (AlNd). .
  • the conductive pattern CP may be spaced apart from the first electrode EL1 when viewed in a plan view. Before the light emitting devices LD are aligned in the pixel area PXA, the conductive pattern CP may be provided to be connected to the first electrode EL1 . That is, before the light emitting elements LD are aligned, the conductive pattern CP and the first electrode EL1 may be connected to each other. After the light emitting elements LD are aligned, the conductive pattern CP and the first electrode EL1 may be spaced apart from each other to be electrically and/or physically separated from each other.
  • the conductive pattern CP is connected to a first alignment signal pad (not shown) positioned in the non-display area NDA to provide the first alignment signal
  • An alignment signal (or alignment voltage) may be received from the pad and the alignment signal may be applied to the first electrode EL1 .
  • the first electrode EL1 may function as a first alignment electrode (or a first alignment line) for aligning the light emitting elements LD.
  • the first electrode EL1 is electrically separated from the conductive pattern CP, and the upper electrode UE through the corresponding contact hole CH It may be connected to and function as a driving electrode for driving the light emitting devices LD.
  • the sixth connection line CNL6 may be connected to the second power line PL2 through a contact hole CH sequentially passing through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL. .
  • the sixth connection line CNL6 is connected to a second alignment signal pad (not shown) located in the non-display area NDA and the second An alignment signal (or alignment voltage) may be received from the alignment signal pad, and the alignment signal may be applied to the second electrode EL2 .
  • the second electrode EL2 may function as a second alignment electrode (or a second alignment line) for aligning the light emitting elements LD.
  • the sixth connection line CNL6 may be electrically separated from the second alignment signal pad.
  • the sixth connection line CNL6 is electrically connected to the second power line PL2 through the corresponding contact hole CH, and the voltage of the second driving power VSS from the second power line PL2 is This may be transmitted to the second electrode EL2 through the sixth connection line CNL6 .
  • the second electrode EL2 may function as a driving electrode for driving the light emitting elements LD.
  • the sixth connection line CNL6 may extend in the first direction DR1 .
  • the sixth connection line CNL6 may be provided in common to the pixel PXL and pixels PXL adjacent thereto. Accordingly, the plurality of pixels PXL disposed in the same pixel row, for example, the first pixel row, in the first direction DR1 may be commonly connected to the sixth connection line CNL6 .
  • the second electrode EL2 may branch from the sixth connection line CNL6 in the second direction DR2 .
  • the second electrode EL2 may be provided integrally with the sixth connection line CNL6 . Accordingly, the second electrode EL2 and the sixth connection line CNL6 may be electrically and/or physically connected to each other.
  • the sixth connection line CNL6 may be a region of the second electrode EL2 , or the second electrode EL2 may be a region of the sixth connection line CNL6 .
  • the present invention is not limited thereto, and according to embodiments, the second electrode EL2 and the sixth connection line CNL6 may be formed separately from each other and electrically connected to each other through a separate connection means.
  • the alignment signal applied to the first electrode EL1 and the alignment signal applied to the second electrode EL2 may cause the light emitting elements LD to be aligned between the first and second electrodes EL1 and EL2. It may be signals with a voltage difference and/or a phase difference of a degree. At least one of the alignment signal applied to the first electrode EL1 and the alignment signal applied to the second electrode EL2 may be an AC signal, but the present invention is not limited thereto.
  • the first electrode EL1 may be an anode electrode
  • the second electrode EL2 may be a cathode electrode
  • the first electrode EL1 and the second electrode EL2 may be positioned in the emission area EMA of the second area A2 of the pixel area PXA.
  • the emission area EMA may be an area in which light is finally emitted in the pixel area PXA.
  • a buffer layer BFL may be provided and/or formed on the first electrode EL1 and the second electrode EL2 .
  • the buffer layer BFL may have the same configuration as the buffer layer BFL positioned in the first area A1 of the pixel area PXA.
  • the buffer layer BFL may expose a portion of the first electrode EL1 and a portion of the second electrode EL2 to the outside.
  • Light emitting devices LD may be disposed on the buffer layer BFL.
  • Each of the light emitting devices LD may be a light emitting diode having a size as small as a nano-scale to a micro-scale, as an example of a microminiature using a material having an inorganic crystal structure.
  • each of the light emitting devices LD may be a micro light emitting diode manufactured by an etching method or a micro light emitting diode manufactured by a growth method.
  • At least two to tens of light emitting devices LD may be arranged and/or provided in the pixel area PXA, but the number of the light emitting devices LD is not limited thereto. According to an embodiment, the number of light emitting devices LD arranged and/or provided in the pixel area PXA may be variously changed. The light emitting devices LD may be positioned in the light emitting area EMA of the pixel area PXA.
  • Each of the light emitting devices LD may emit any one of color light and/or white light.
  • Each of the light emitting elements LD is aligned on the buffer layer BFL between the first electrode EL1 and the second electrode EL2 so that the extension direction (or the length L direction) is parallel to the first direction DR1 .
  • the light emitting elements LD may be provided in the form of being sprayed in a solution and may be injected into the pixel area PXA.
  • the light emitting elements LD may be input to the pixel area PXA of each pixel PXL through an inkjet printing method, a slit coating method, or other various methods.
  • the light emitting devices LD may be mixed with a volatile solvent and supplied to the pixel area PXA through an inkjet printing method or a slit coating method.
  • an alignment signal corresponding to each of the first and second electrodes EL1 and EL2 provided to the pixel area PXA is applied, an electric field may be formed between the first and second electrodes EL1 and EL2 can Accordingly, the light emitting elements LD may be aligned between the first electrode EL1 and the second electrode EL2 .
  • the solvent is evaporated or removed by other methods to finally align and/or provide the light emitting elements LD in the pixel area PXA of each pixel PXL.
  • the bank BNK may be located in a peripheral area surrounding at least one side of the emission area EMA of the pixel PXL.
  • the peripheral area is a non-emission area NEMA from which light is not emitted, and may be one area of the second area A2 of the pixel area PXA.
  • the bank BNK may be provided and/or formed only in the second area A2 .
  • the bank BNK may be provided in a form that surrounds (or surrounds) the light emitting devices LD arranged in the light emitting area EMA.
  • the bank BNK may be provided in a shape that surrounds (or surrounds) at least a portion of the first and second electrodes EL1 and EL2 positioned in the light emitting area EMA when viewed in a plan view.
  • the bank BNK may be a structure defining (or partitioning) the light emitting area EMA of the corresponding pixel PXL and the pixels PXL adjacent thereto. Also, the bank BNK may guide the alignment positions of the light emitting devices LD when the light emitting devices LD are aligned in the pixel area PXA.
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material to prevent a light leakage defect in which light (or light) leaks between the corresponding pixel PXL and the pixels PXL adjacent thereto.
  • the bank BNK may include a transparent material (or material).
  • the transparent material may include, for example, polyamides resin, polyimides rein, and the like, but the present invention is not limited thereto.
  • a reflective material layer may be formed on the bank BNK to further improve the efficiency of light emitted from the corresponding pixel PXL.
  • the bank BNK may be provided and/or formed on the buffer layer BFL provided in the second area A2 of the pixel area PXA.
  • Interlayer insulating layers ILD and INSP may be provided on the light emitting devices LD, respectively.
  • the interlayer insulating layers ILD and INSP may have the same configuration as the interlayer insulating layer ILD located in the first area A1 of the pixel area PXA.
  • the interlayer insulating layers ILD and INSP may be configured as a single layer or a multilayer, and may include an inorganic insulating layer including at least one inorganic material or an organic insulating layer including at least one organic material.
  • the interlayer insulating layers ILD and INSP are provided and/or formed on the light emitting devices LD to partially cover the outer circumferential surface (or surface) of each of the light emitting devices LD, Both ends of the light emitting devices LD may be exposed to the outside.
  • the interlayer insulating layers ILD and INSP may further fix each of the light emitting devices LD.
  • the interlayer insulating layers ILD and INSP may include an inorganic insulating layer advantageous for protecting the active layer 12 of each of the light emitting devices LD from external oxygen and moisture.
  • the present invention is not limited thereto.
  • the interlayer insulating layers ILD and INSP may be formed of an organic insulating layer including an organic material.
  • interlayer insulating layers ILD and INSP are formed on the light emitting devices LD, whereby the light emitting devices LD are aligned can be prevented from escaping from
  • the interlayer insulating layers ILD and INSP Before the formation of the interlayer insulating layers ILD and INSP, as shown in FIG. 9 , when a gap (or space) exists between the buffer layer BFL and the light emitting devices LD, the gap is formed between the interlayers.
  • the interlayer insulating layers ILD and INSP may be filled with the interlayer insulating layers ILD and INSP. Accordingly, the interlayer insulating layers ILD and INSP may be formed of an organic insulating layer advantageous for filling a gap between the buffer layer BFL and the light emitting devices LD.
  • the interlayer insulating layers ILD and INSP may be provided in a peripheral area surrounding the light emitting area EMA, for example, in the non-emission area NEMA.
  • the interlayer insulating layers ILD and INSP may be provided and/or formed on the gate insulating layer GI located in the non-emission region NEMA of the second region A2 .
  • the interlayer insulating layers ILD and INSP cover one surface, for example, a portion of the top surface of each of the light emitting devices LD, and are formed of each of the light emitting devices LD. Both ends can be exposed.
  • the interlayer insulating layers ILD and INSP provided in the light emitting area EMA are located only on the light emitting devices LD and are located in the non-emission area EMA adjacent to the light emitting area EMA; INSP) and may be provided as an insulation pattern independent of the above.
  • interlayer insulating layers ILD and INSP provided on each of the light emitting devices LD and exposing both ends of each of the light emitting devices LD to the outside are formed as “insulation patterns ( INSP)".
  • the first and second contact electrodes CNE1 and CNE2 may be configured to electrically more stably connect each of the first and second electrodes EL1 and EL2 and the light emitting devices LD.
  • the first and second contact electrodes CNE1 and CNE2 may be the fourth conductive layer CL4 provided and/or formed on the substrate SUB after the above-described interlayer insulating layers ILD and INSP are formed.
  • the first and second contact electrodes CNE1 and CNE2 may include the 1-2 th to 3-2 th pad electrodes PD1_2 to PD3_2 provided in the non-display area NDA and It is provided on the same layer, includes the same material, and can be formed by the same process.
  • the first contact electrode CNE1 is provided on the buffer layer BFL located in the second area A2 and may be connected to the first electrode EL1 exposed to the outside. Also, the first contact electrode CNE1 may be connected to one end of both ends of each of the light emitting devices LD. A predetermined signal applied to the first electrode EL1 may be transmitted to one end of each of the light emitting elements LD through the first contact electrode CNE1 .
  • the second contact electrode CNE2 is provided on the buffer layer BFL located in the second area A2 and may be connected to the second electrode EL2 exposed to the outside. Also, the second contact electrode CNE2 may be connected to the other end of both ends of each of the light emitting devices LD. A predetermined signal applied to the second electrode EL2 may be transmitted to the remaining ends of each of the light emitting devices LD through the second contact electrode CNE2 .
  • each of the first and second contact electrodes CNE1 and CNE2 may have a bar shape extending in the second direction DR2, but the present invention is not limited thereto.
  • the shape of each of the first and second contact electrodes CNE1 and CNE2 may be variously changed within a range electrically stably connected to each of the light emitting devices LD.
  • the shape of each of the first and second contact electrodes CNE1 and CNE2 may be variously changed in consideration of a connection relationship with electrodes disposed below the first and second contact electrodes CNE1 and CNE2.
  • the first and second contact electrodes CNE1 and CNE2 may be positioned in the emission area EMA of the pixel area PXA.
  • the first and second insulating layers INS1 and INS2 may be sequentially provided and/or formed on the first and second contact electrodes CNE1 and CNE2 .
  • the first insulating layer INS1 may have the same configuration as the first insulating layer INS1 positioned in the first area A1 of the pixel area PXA
  • the second insulating layer INS2 may include the first It may have the same configuration as the second insulating layer INS2 located in the area A1 .
  • Each of the first and second insulating layers INS1 and INS2 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • At least one insulating layer among the first and second insulating layers INS1 and INS2 may have a structure in which at least one inorganic insulating layer or at least one organic insulating layer is alternately stacked.
  • the second insulating layer INS2 may be an encapsulation layer that entirely covers the display element part DPL and blocks moisture or moisture from flowing into the display element part DPL including the light emitting elements LD.
  • a light conversion pattern layer LCP may be provided and/or formed on the second insulating layer INS2 .
  • the light conversion pattern layer LCP may be located in the emission area EMA of the pixel area PXA.
  • the light conversion pattern layer LCP may include a color conversion layer CCL and a color filter CF.
  • the color conversion layer CCL may include color conversion particles QD corresponding to a specific color.
  • the color filter CF may selectively transmit the light of the specific color.
  • the color conversion layer CCL may include color conversion particles QD that convert light emitted from the light emitting devices LD disposed in the pixel PXL into light of a specific color.
  • the color conversion layer CCL may include color conversion particles QD of red quantum dots that convert light emitted from the light emitting devices LD into red light.
  • the color conversion layer CCL includes color conversion particles QD of green quantum dots that convert light emitted from the light emitting devices LD into green light.
  • the color conversion layer CCL includes blue quantum dot color conversion particles QD that convert light emitted from the light emitting devices LD into blue light.
  • a third insulating layer INS3 may be provided and/or formed on the color conversion layer CCL.
  • the third insulating layer INS3 may have the same configuration as the third insulating layer INS3 positioned in the first area A1 of the pixel area PXA.
  • the third insulating layer INS3 may include the same material as the second insulating layer INS2 , or may include one or more materials selected from the exemplified materials of the second insulating layer INS2 .
  • the third insulating layer INS3 may include an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the color filter CF may be provided and/or formed on the third insulating layer INS3 .
  • the color filter CF constitutes the light conversion pattern layer LCP together with the color conversion layer CCL, and may include a color filter material that selectively transmits light of a specific color converted by the color conversion layer CCL. have.
  • the color filter CF may include a red color filter, a green color filter, and a blue color filter.
  • the above-described color filter CF may be provided in the emission area EMA of the pixel area PXA to correspond to the color conversion layer CCL.
  • a fourth insulating layer INS4 may be provided on the color filter CF.
  • the fourth insulating layer INS4 may have the same configuration as the fourth insulating layer INS4 positioned in the first area A1 of the pixel area PXA.
  • the fourth insulating layer INS4 may be a planarization layer that relieves a step difference generated by the components disposed below the fourth insulating layer INS4 in the second area A2 of the pixel area PXA.
  • a driving current flows from the first power line PL1 to the second power line PL2 via the pixel circuit PXC by the first transistor T1 included in the pixel circuit PXC of the pixel PXL.
  • the driving current may flow into the light emitting unit of the pixel PXL (refer to “EMU” in FIGS. 6A to 6C ) through the sixth transistor T6 and the upper electrode UE.
  • a driving current is supplied to the first electrode EL1 through the upper electrode UE and the corresponding contact hole CH, and the driving current is passed through the light emitting elements LD to the second electrode EL2 will flow to Accordingly, each of the light emitting devices LD may emit light with a luminance corresponding to the distributed current.
  • each of the pixel circuit unit PCL and the display element unit DPL of the pixel PXL includes at least one conductive layer and at least one insulating layer provided and/or formed on one surface of the substrate SUB. It may be provided in multiple layers including At least one layer of the pixel circuit unit PCL and at least one layer of the display element unit DPL may be provided on the same layer, may include the same material, and may be formed by the same process.
  • the pixel circuit unit PCL and the display element unit DPL are formed by forming the components included in the pixel circuit unit PCL and the components included in the display element unit DPL in the same process. ), a display device in which the number of masks is reduced compared to a conventional display device in which each is formed through separate processes, thereby simplifying the manufacturing process may be provided. When the manufacturing process of the display device is simplified, the manufacturing cost of the display device may be reduced.
  • a region in which the light emitting elements LD are desired (or a desired region), for example, a first region in which the display element unit DPL is located in the pixel region PXA of the pixel PXL.
  • the alignment distribution of the light emitting devices LD in the pixel PXL and the alignment distribution of the light emitting devices LD in the adjacent pixels PXL may be uniform.
  • the display device may have a uniform outgoing light distribution over the entire area.
  • the number of unaligned light emitting devices LD may be reduced. Accordingly, loss of the light emitting devices LD may be minimized, and abnormal misalignment in which the light emitting devices LD are aligned in an unwanted area may be prevented.
  • 10A to 10M are cross-sectional views sequentially illustrating a method of manufacturing the display device illustrated in FIG. 8 .
  • the display device according to the exemplary embodiment shown in FIG. 8 will be sequentially described according to a manufacturing method with reference to FIGS. 10A to 10M .
  • a substrate SUB is provided.
  • a first conductive layer CL1 made of a conductive material (or material) having high reflectance is respectively formed in the first area A1 and the second area A2 on the substrate SUB.
  • the first conductive layer CL1 of the first area A1 may be a first conductive layer located on the substrate SUB among the conductive layers included in the pixel circuit unit PCL, and may be a first conductive layer of the second area A2.
  • the first conductive layer CL1 may be a first conductive layer positioned on the substrate SUB among the conductive layers included in the display element part DPL.
  • the first conductive layer CL1 of the pixel circuit part PCL and the first conductive layer CL1 of the display element part DPL are provided on the same layer, include the same material, and may be formed by the same process.
  • the first conductive layer CL1 of the pixel circuit unit PCL may include a bottom metal layer BML.
  • the first conductive layer CL1 of the display element part DPL may include first and second electrodes EL1 and EL2 , a conductive pattern CP, and a sixth connection line CNL6 .
  • a buffer layer BFL is formed on the substrate SUB including the first conductive layer CL1 . Then, the semiconductor layer SCL is formed on the buffer layer BFL.
  • the semiconductor layer SCL may be made of silicon, that is, amorphous silicon, or polysilicon.
  • a crystallization process may be further performed using a laser or the like.
  • the semiconductor layer SCL may include indium (In), zinc (Zn), gallium (Ga), tin (Sn), titanium (Ti), aluminum (Al), hafnium (Hf), and zirconium (Zr). , and magnesium (Mg), and the like. These may be used alone or in combination with each other.
  • the semiconductor layer SCL may be provided only in the first area A1 included in the pixel area PXA of the pixel PXL, but the present invention is not limited thereto. In some embodiments, the semiconductor layer SCL may be provided in the second area A2 included in the pixel area PXA.
  • the gate insulating layer GI is formed on the buffer layer BFL including the semiconductor layer SCL.
  • the gate insulating layer GI may be formed only in the pixel area PXA except for the emission area EMA.
  • a second conductive layer CL2 is formed on the gate insulating layer GI.
  • the second conductive layer CL2 includes the lower electrode LE of the storage capacitor Cst positioned in the first area A1 of the pixel area PXA, the first to third gate electrodes GE1 to GE3 , and initialization. It may include a power line IPL, a control line CLi, and a scan line Si.
  • One region of the semiconductor layer SCL overlapping the first gate electrode GE1 may become the first active pattern ACT1 .
  • Both side portions of the first active pattern ACT1 that do not overlap the first gate electrode GE1 may be the first source region SE1 and the first drain region DE1 .
  • the first active pattern ACT1 , the first gate electrode GE1 , the first source region SE1 , and the first drain region DE1 may constitute the first transistor T1 .
  • One region of the semiconductor layer SCL overlapping the second gate electrode GE2 may become the second active pattern ACT2 .
  • Both side portions of the second active pattern ACT2 that do not overlap the second gate electrode GE2 may become the second source region SE2 and the second drain region DE2 .
  • the second active pattern ACT2 , the second gate electrode GE2 , the second source region SE2 , and the second drain region DE2 may constitute the second transistor T2 .
  • One region of the semiconductor layer SCL overlapping the third gate electrode GE3 may become the third active pattern ACT3 .
  • Both side portions of the third active pattern ACT3 that do not overlap the third gate electrode GE3 may be the third source region SE3 and the third drain region DE3 .
  • the third active pattern ACT3 , the third gate electrode GE3 , the third source region SE3 , and the third drain region DE3 may constitute the third transistor T3 .
  • a bank BNK is formed on the buffer layer BFL of the second area A2 of the pixel area PXA.
  • the bank BNK may be located in a non-emission area (refer to “NEMA” in FIG. 9 ) that is a peripheral area in the second area A2 .
  • the bank BNK may be provided in a shape surrounding at least one side of the first and second electrodes EL1 and EL2 positioned in the light emitting area EMA when viewed in a plan view.
  • the bank BNK may be provided in the non-emission area NEMA to guide the alignment positions of the light emitting devices LD when the light emitting devices LD are aligned in the pixel area PXA.
  • the first electrode EL1 and the second electrode EL2 are connected to the first electrode EL1 and the second electrode EL2 through the conductive pattern CP and the sixth connection line CNL6 .
  • An electric field is formed between the first electrode EL1 and the second electrode EL2 by applying the respective alignment signals (or alignment voltages).
  • the alignment signal from the first alignment signal pad is transmitted to the first electrode EL1 through the conductive pattern CP, and the alignment signal from the second alignment signal pad is transmitted to the second alignment signal through the sixth connection line CNL6. may be transferred to the electrode EL2 .
  • Each of the first electrode EL1 and the second electrode EL2 may be an alignment electrode (or an alignment line) for aligning the light emitting devices LD in the second area A2 of the pixel area PXA.
  • an alignment signal (or alignment voltage) of AC power or DC power having a predetermined voltage and cycle is applied to each of the first electrode EL1 and the second electrode EL2 , the first electrode EL1 and the second electrode EL2 An electric field according to a potential difference between the first and second electrodes EL1 and EL2 may be formed between the electrodes EL2 .
  • a mixed solution including the light emitting devices LD is injected into the pixel area PXA using an inkjet printing method or the like.
  • an inkjet nozzle may be disposed on the buffer layer BFL of the second area A2 , and a solvent mixed with a plurality of light emitting devices LD may be injected into the pixel area PXA through the inkjet nozzle.
  • the solvent may be any one or more of acetone, water, alcohol, and toluene, but the present invention is not limited thereto.
  • the solvent may be in the form of an ink or paste.
  • the method of inputting the light emitting elements LD into the pixel area PXA is not limited to the above-described exemplary embodiment, and the method of inputting the light emitting elements LD may be variously changed.
  • the solvent may be removed.
  • each of the light emitting devices LD may be aligned on the buffer layer BFL located in the light emitting area EMA surrounded by the bank BNK in the second area A2 of the pixel area PXA.
  • an interlayer insulating layer ILD including a plurality of contact holes CH is formed.
  • a portion of the bottom metal layer BML and the first and second electrodes EL1 and EL2 sequentially pass through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL through the above-described process
  • the first to third source regions are sequentially passed through the contact holes CH, the interlayer insulating layer ILD, and the gate insulating layer GI exposing a portion of each and a portion of the sixth connection line CNL6 , respectively.
  • Contact holes CH exposing a portion of each of SE1 to SE3 and contact holes CH exposing a portion of each of the first to third drain regions DE1 to DE3 may be formed.
  • the contact holes CH passing through the interlayer insulating layer ILD and exposing a portion of the scan line Si, a portion of the control line CLi, and a portion of the initialization power line IPL, respectively ) can be formed.
  • contact holes CH exposing a portion of each of the first to third gate electrodes GE1 to GE3 may be formed through the interlayer insulating layer ILD.
  • At least one surface of the buffer layer BFL located in the emission area EMA of the second area A2 of the pixel area PXA may be exposed to the outside through the above-described process.
  • the interlayer insulating layer ILD manufactured by the above-described process is respectively formed on the bank BNK and the light emitting devices LD in the second region A2 to form the bank BNK and the light emitting devices LD. ) can be completely covered.
  • a portion of the conductive pattern CP or a portion of the first electrode EL1 is removed so that the pixel PXL can be driven independently (or separately) from the pixels PXL adjacent thereto. to electrically separate the conductive pattern CP and the first electrode EL1.
  • a third conductive layer CL3 is formed on the interlayer insulating layer ILD.
  • the third conductive layer CL3 includes the first to fifth connection lines CNL1 to CNL5 positioned in the first area A1 of the pixel area PXA and the upper electrode UE of the storage capacitor Cst. can do.
  • the third conductive layer CL3 includes the data line Dj and the first and second power lines PL1 and PL2 positioned over the first and second areas A1 and A2 of the pixel area PXA. ) may be included.
  • the third conductive layer CL3 includes the first to third fan-out lines FOL1 to FOL3 and the 1-1 to 3-1 pad electrodes PD1_1 to PD3_1 positioned in the non-display area NDA. may include
  • the data line Dj may be electrically connected to the second drain region DE2 through a contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI.
  • the data line Dj may be provided integrally with the first fan-out line FOL1 and the first-first pad electrode PD1_1 of the non-display area NDA.
  • the first power line PL1 may be electrically connected to the first drain region DE1 through a contact hole CH sequentially passing through the interlayer insulating layer ILD and the gate insulating layer GI.
  • the first power line PL1 may be provided integrally with the second fan-out line FOL2 and the second-first pad electrode PD2_1 of the non-display area NDA.
  • the second power line PL2 may be electrically connected to the sixth connection line CNL6 through the contact hole CH sequentially passing through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL. can
  • the second power line PL2 may be provided integrally with the third fan-out line FOL3 and the 3-1 th pad electrode PD3_1 of the non-display area NDA.
  • the upper electrode UE may be electrically connected to the bottom metal layer BML through a contact hole CH sequentially penetrating the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL. Also, the upper electrode UE is connected to each of the first source region SE1 and the third source region SE3 through the contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI. may be electrically connected. Additionally, the upper electrode UE may be electrically connected to the first electrode EL1 through a contact hole CH sequentially penetrating the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL. have.
  • the first connection line CNL1 may be electrically connected to each of the scan line Si and the second gate electrode GE2 through a contact hole CH passing through the interlayer insulating layer ILD.
  • the second connection line CNL2 is electrically connected to the second source region SE through a contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI, and the interlayer insulating layer It may be electrically connected to the first gate electrode GE1 through the contact hole CH passing through the ILD.
  • the third connection line CNL3 is electrically connected to the third gate electrode GE3 through a contact hole CH passing through the interlayer insulating layer ILD, and a contact hole passing through the interlayer insulating layer ILD. CH) may be electrically connected to the control line CLi.
  • the fourth connection line CNL4 is electrically connected to the third drain region DE3 through a contact hole CH sequentially penetrating the interlayer insulating layer ILD and the gate insulating layer GI, and the interlayer insulating layer It may be electrically connected to the initialization power line IPL through the contact hole CH passing through the ILD.
  • the fifth connection line CNL5 is electrically connected to the bottom metal layer BML through a contact hole CH sequentially passing through the interlayer insulating layer ILD, the gate insulating layer GI, and the buffer layer BFL, It may be electrically connected to the first source region SE1 through a contact hole CH sequentially passing through the interlayer insulating layer ILD and the gate insulating layer GI.
  • a process using a mask is performed to the light emitting area EMA included in the second area A2 of the pixel area PXA.
  • the insulating pattern INSP is formed, and the interlayer insulating layer ILD positioned on the bank BNK positioned in the non-emission region NEMA of the second region A2 is removed.
  • the insulating pattern INSP is positioned on one surface of each of the light emitting elements LD in the light emitting area EMA, for example, on the upper surface in the third direction DR3, and covers both ends of each of the light emitting elements LD. can be exposed outside.
  • the insulating pattern INSP may include the same material as the interlayer insulating layer ILD described with reference to FIG. 10F .
  • a fourth conductive layer CL4 is formed in the non-display area NDA and the emission area EMA.
  • the fourth conductive layer CL4 of the non-display area NDA may include 1-2 th to 3-2 th pad electrodes PD1_2 to PD3_2 .
  • the 1-2 th pad electrode PD1_2 may be directly disposed on the 1-1 th pad electrode PD1_1 exposed to the outside to be connected to the 1-1 th pad electrode PD1_1 .
  • the 2-2nd pad electrode PD2_2 may be directly disposed on the 2-1 th pad electrode PD2_1 exposed to the outside and connected to the 2-1 th pad electrode PD2_1 .
  • the 3-2 th pad electrode PD3_2 may be directly disposed on the 3-1 th pad electrode PD3_1 exposed to the outside and connected to the 3_1 th pad electrode PD3_1 .
  • the first contact electrode CNE1 is provided on the buffer layer BFL of the light emitting area EMA and may overlap one end of both ends of the first electrode EL1 and each of the light emitting devices LD. .
  • the first contact electrode CNE1 may be connected to the first electrode EL1 exposed to the outside and connected to one end of each of the light emitting elements LD.
  • the second contact electrode CNE2 is provided on the buffer layer BFL of the light emitting area EMA and may overlap the other end of both ends of the second electrode EL2 and each of the light emitting devices LD.
  • the second contact electrode CNE2 may be connected to the second electrode EL2 exposed to the outside and connected to the remaining ends of each of the light emitting elements LD.
  • a first insulating layer INS1 is formed on the fourth conductive layer CL4 , and a light blocking layer LBL is formed thereon.
  • the first insulating layer INS1 is provided only in the first and second areas A1 and A2 of the pixel area PXA, and may not be provided in the non-display area NDA. Accordingly, the first to second to third pad electrodes PD1_2 to PD3_2 that are the fourth conductive layer CL4 positioned in the non-display area NDA may be exposed to the outside.
  • the first insulating layer INS1 includes the data line Dj corresponding to the fourth conductive layer CL4 in the first area A1 of the pixel area PXA, the upper electrode UE, and first and second power sources.
  • the fourth conductive layer CL4 may be protected by being respectively provided on the lines PL1 and PL2 and the first to fifth connection wirings CNL1 to CNL5 .
  • the first insulating layer INS1 is provided on the first and second contact electrodes CNE1 and CNE2 corresponding to the fourth conductive layer CL4 in the second area A2 of the pixel area PXA.
  • the first and second contact electrodes CNE1 and CNE2 may be protected.
  • the light blocking layer LBL may be provided on the first insulating layer INS1 of the first area A1 of the pixel area PXA.
  • the light blocking layer LBL is an area other than the light emitting area EMA in which the light emitting devices LD are aligned in the second area A2 of the pixel area PXA to emit light, for example, non-emission. It may be provided on the first insulating layer INS1 in the area NEMA.
  • the light-blocking layer LBL may include a light-blocking material that prevents light leakage between the pixel PXL and the pixels PXL adjacent thereto, and may include, for example, a black matrix. have.
  • a second insulating layer INS2 is formed on the light blocking layer LBL and the first insulating layer INS1 .
  • the color conversion layer CCL including the color conversion particles QD is formed on the second insulating layer INS2 .
  • the color conversion layer CCL may be provided on the second insulating layer INS2 of the second area A2 to correspond to the emission area EMA of the pixel area PXA.
  • a third insulating layer INS3 is formed on the second insulating layer INS2 including the color conversion layer CCL.
  • the second and third insulating layers INS2 and INS3 may be an inorganic insulating layer including an inorganic material or an organic insulating layer including an organic material.
  • the second and third insulating layers INS2 and INS3 may be provided in the pixel area PXA except for the non-display area NDA.
  • the 1-2 th to 3-2 th pad electrodes PD1_2 to PD3_2 positioned in the non-display area NDA may be exposed to the outside.
  • Each of the 1-2 th to 4-2 th pad electrodes PD1_2 to PD3_2 exposed to the outside may be directly connected to a driver implemented as a chip on film or an integrated circuit.
  • a color filter CF is formed on the third insulating layer INS3 on the color conversion layer CCL.
  • the color filter CF may be provided on one region of the third insulating layer INS3 to correspond to the color conversion layer CCL.
  • the color filter CF and the color conversion layer CCL may constitute a light conversion pattern layer LCP that converts light emitted from the light emitting devices LD into a specific color and selectively transmits the light.
  • a fourth insulating layer INS4 is formed on the third insulating layer INS3 .
  • the fourth insulating layer INS4 may be provided only in the pixel area PXA.
  • the pixel circuit unit PCL and the display element unit DPL are disposed on one surface of the same substrate SUB, and the display element unit DPL is disposed on the pixel circuit unit PCL.
  • the thickness may be reduced compared to a conventional display device in which the .
  • the pixel circuit unit PCL and the display element unit are formed by forming the components included in the pixel circuit unit PCL and the components included in the display element unit DPL in the same process.
  • the number of masks is reduced, thereby simplifying the manufacturing process and reducing manufacturing cost.
  • 11A to 11L are schematic cross-sectional views sequentially illustrating another method of manufacturing the display device illustrated in FIG. 8 .
  • the method of manufacturing the display device illustrated in FIGS. 11A to 11E may be substantially the same as the method of manufacturing the display device illustrated in FIGS. 10A to 10E . Accordingly, a detailed description of the method of manufacturing the display device of FIGS. 11A to 11E will be omitted to avoid overlapping descriptions.
  • a first conductive layer CL1 is formed on a substrate SUB, and a buffer layer (CL1) is formed on the first conductive layer CL1.
  • BFL a semiconductor layer SCL is formed on the buffer layer BFL, a gate insulating layer GI is formed on the buffer layer BFL including the semiconductor layer SCL, and the gate insulation A second conductive layer CL2 is formed on the layer GI.
  • a bank BNK is formed in the second area A2 of the pixel area PXA.
  • the first and second electrodes included in the first conductive layer CL1 by applying a corresponding alignment signal to each of the conductive pattern CP and the sixth connection line CNL6 included in the first conductive layer CL1 .
  • An electric field is formed between the fields EL1 and EL2.
  • the light emitting devices LD are supplied in a state in which the electric field is formed, the light emitting devices LD are arranged on the buffer layer BFL between the first electrode EL1 and the second electrode EL2 .
  • an interlayer insulating layer ILD including a plurality of contact holes CH is formed.
  • Contact holes CH exposing a portion of each of the first to third drain regions DE1 to DE3 may be formed.
  • a portion of the scan line Si, a portion of the control line CLi, a portion of the initialization power line IPL, and the first to third gate electrodes included in the second conductive layer CL2 by the above-described process Contact holes CH exposing a portion of each of (GE1 to GE3) may be formed.
  • the interlayer insulating layer ILD is formed on one surface, for example, an upper surface, of each of the light emitting devices LD in the emission area EMA included in the second area A2 of the pixel area PXA. Accordingly, both ends of each of the light emitting devices LD may be exposed to the outside.
  • the interlayer insulating layer ILD located in the first area A1 of the pixel area PXA and the interlayer insulating layer ILD located on the light emitting devices LD in the second area A2 are performed. ) can be formed by the same process.
  • a third conductive layer CL3 is formed on the interlayer insulating layer ILD.
  • the third conductive layer CL3 includes the first to fifth connection lines CNL1 to CNL5 , the upper electrode UE of the storage capacitor Cst, the data line Dj, and the first and second power lines PL1 . , PL2 ), first to third fan-out lines FOL1 to FOL3 , and 1-1 to 3-1 pad electrodes PD1_1 to PD3_1 .
  • a fourth conductive layer CL4 is formed in the pixel area PXA and the non-display area NDA.
  • the fourth conductive layer CL4 of the non-display area NDA may include 1-2 th to 3-2 th pad electrodes PD1_2 to PD3_2 .
  • the fourth conductive layer CL4 of the pixel area PXA may include first and second contact electrodes CNE1 and CNE2 positioned in the emission area EMA.
  • a first insulating layer INS1 is formed on the fourth conductive layer CL4 , and a light blocking layer LBL is formed thereon.
  • the first insulating layer INS1 is provided only in the first and second areas A1 and A2 of the pixel area PXA, and may not be provided in the non-display area NDA.
  • the light blocking layer LBL may be provided on the first insulating layer INS1 of the first area A1 of the pixel area PXA. Also, the light blocking layer LBL may be provided on the first insulating layer INS1 of the non-emission area (refer to “NEMA” of FIG. 9 ) in the second area A2 of the pixel area PXA.
  • a second insulating layer INS2 is formed on the light blocking layer LBL and the first insulating layer INS1 .
  • the color conversion layer CCL including the color conversion particles QD is formed on the second insulating layer INS2 .
  • the color conversion layer CCL may be provided on the second insulating layer INS2 of the second area A2 to correspond to the emission area EMA of the pixel area PXA.
  • a third insulating layer INS3 is formed on the second insulating layer INS2 including the color conversion layer CCL.
  • a color filter CF is formed on the third insulating layer INS3 on the color conversion layer CCL.
  • the color filter CF may be provided on one region of the third insulating layer INS3 to correspond to the color conversion layer CCL.
  • a fourth insulating layer INS4 is formed on the third insulating layer INS3 .
  • the fourth insulating layer INS4 may be provided only in the pixel area PXA.

Landscapes

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Abstract

표시 장치는, 제1 및 제2 영역들을 각각 구비한 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 상기 제1 영역에 제공되며, 상기 기판 상에 제공된 바텀 금속층, 상기 바텀 금속층 상에 제공된 적어도 하나의 트랜지스터, 및 상기 트랜지스터 상에 제공된 층간 절연층을 구비한 화소 회로부; 및 상기 제2 영역에 제공되며, 광을 방출하는 복수의 발광 소자들, 상기 발광 소자들 상에 각각 제공된 절연 패턴, 및 상기 발광 소자들에 인접한 뱅크를 포함한 표시 소자부를 포함할 수 있다. 상기 층간 절연층과 상기 절연 패턴은 동일 재료를 포함할 수 있다.

Description

표시 장치 및 그의 제조 방법
본 발명은 표시 장치 및 그의 제조 방법에 관한 것이다.
정보 디스플레이에 관한 관심이 고조되고 휴대가 가능한 정보 매체를 이용하려는 요구가 높아지면서, 표시 장치에 대한 요구 및 상업화가 중점적으로 이루어지고 있다.
본 발명은, 발광 소자들의 정렬 불량을 최소화하여 출광 효율을 향상시키면서 마스크 수를 줄여 단순한 제조 공정으로 형성된 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
본 발명의 일 실시예에 따른 표시 장치는, 제1 및 제2 영역들을 각각 구비한 복수의 화소 영역들을 포함한 기판; 및 상기 화소 영역들 각각에 제공된 화소를 포함할 수 있다. 상기 화소는, 상기 제1 영역에 제공되며, 상기 기판 상에 제공된 바텀 금속층, 상기 바텀 금속층 상에 제공된 적어도 하나의 트랜지스터, 및 상기 트랜지스터 상에 제공된 층간 절연층을 구비한 화소 회로부; 및 상기 제2 영역에 제공되며, 광을 방출하는 복수의 발광 소자들, 상기 발광 소자들 상에 각각 제공된 절연 패턴, 및 상기 발광 소자들에 인접한 뱅크를 포함한 표시 소자부를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 층간 절연층과 상기 절연 패턴은 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부와 상기 표시 소자부 각각은 적어도 하나 이상의 도전층과 적어도 하나 이상의 절연층을 포함한 다중층으로 제공될 수 있다. 상기 화소 회로부의 적어도 한 층과 상기 표시 소자부의 적어도 한 층을 동일한 층에 제공되고, 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부에 포함된 절연층은 상기 기판 상에 순차적으로 제공된 버퍼층, 게이트 절연층, 상기 층간 절연층, 및 제1 절연층을 포함할 수 있다. 또한, 상기 표시 소자부에 포함된 절연층은 상기 기판 상에 제공된 상기 버퍼층, 상기 버퍼층 상에 제공된 상기 절연 패턴, 및 상기 절연 패턴 상에 제공된 상기 제1 절연층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소 회로부에 포함된 도전층은 상기 기판과 상기 버퍼층 사이에 제공된 상기 바텀 금속층, 상기 게이트 절연층과 상기 층간 절연층 사이에 제공된 제1 도전층, 및 상기 층간 절연층과 상기 제1 절연층 사이에 제공된 제2 도전층을 포함할 수 있다. 상기 표시 소자부에 포함된 도전층은 상기 기판과 상기 버퍼층 사이에 제공되며 서로 이격된 제1 및 제2 전극들, 상기 절연 패턴 상에서 서로 이격된 제1 및 제2 컨택 전극들을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이의 상기 버퍼층 상에 위치할 수 있다. 상기 바텀 금속층과 상기 제1 및 제2 전극들은 동일한 층에 제공되며, 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 영역은 상기 광이 방출되는 발광 영역을 포함할 수 있다. 상기 뱅크는 상기 발광 영역과 중첩하지 않으며 상기 버퍼층과 상기 제1 절연층 사이에 제공될 수 있다. 평면 상에서 볼 때, 상기 뱅크는 상기 발광 소자들의 주변을 둘러쌀 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 소자부의 상기 버퍼층은 상기 제1 및 제2 전극들 각각의 일부를 노출할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제1 컨택 전극은 상기 버퍼층 상에 제공되어 상기 제1 전극과 상기 발광 소자들 각각에 연결될 수 있다. 또한, 상기 제2 컨택 전극은 상기 버퍼층 상에 제공되어 상기 제2 전극과 상기 발광 소자들 각각에 연결될 수 있다. 여기서, 상기 제1 절연층은 상기 제1 및 제2 컨택 전극들 상에 제공되어 상기 제1 및 제2 컨택 전극들을 커버할 수 있다.
본 발명의 일 실시예에 있어서, 상기 기판은 상기 화소 영역들이 배치되는 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함할 수 있다. 상기 비표시 영역에는 상기 버퍼층, 상기 게이트 절연층, 상기 층간 절연층, 상기 층간 절연층 상에 제공된 배선부, 및 상기 배선부와 연결된 패드부가 제공될 수 있다. 상기 패드부는, 상기 층간 절연층 상에 제공된 제1 패드 전극; 및 상기 제1 패드 전극 상에 제공되어 상기 제1 패드 전극과 접촉하는 제2 패드 전극을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 제2 패드 전극은 상기 제1 및 제2 컨택 전극들과 동일 재료를 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 제1 및 제2 영역들 각각에 제공된 상기 제1 절연층 상에 배치된 차광층을 더 포함할 수 있다. 상기 차광층은 블랙 매트릭스를 포함하고, 상기 제2 영역의 상기 발광 영역에 제공되지 않을 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 제1 및 제2 컨택 전극들 상의 상기 제1 절연층과 상기 차광층 상에 각각 제공된 제2 절연층; 및 상기 제2 영역의 상기 발광 영역에 제공되며, 상기 제2 절연층 상에 위치한 광 변환 패턴층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 표시 장치는, 상기 광 변환 패턴층 상에 제공된 평탄화층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 상기 트랜지스터는, 상기 바텀 금속층 상의 버퍼층 상에 제공된 액티브 패턴; 상기 액티브 패턴 상의 상기 게이트 절연층 상에 제공되며 상기 액티브 패턴과 중첩하는 게이트 전극; 및 상기 액티브 패턴의 양 끝단에 접촉하는 제1 단자와 제2 단자를 포함할 수 있다. 여기서, 상기 제1 도전층은 상기 게이트 전극을 포함할 수 있다.
상술한 표시 장치는, 기판 상에 제1 및 제2 영역들을 갖는 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하여 제조될 수 있다.
본 발명의 일 실시예에 있어서, 상기 화소를 제공하는 단계는, 상기 제1 및 제2 영역들의 상기 기판 상에 제1 도전층을 형성하는 단계; 상기 제1 도전층 상에 버퍼층을 형성하고, 상기 제1 영역의 상기 버퍼층 상에 반도체층을 형성하는 단계; 상기 반도체층을 포함한 상기 제1 영역의 상기 버퍼층 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 제2 도전층을 형성하는 단계; 상기 제2 영역의 상기 버퍼층 상에 뱅크를 형성하는 단계; 상기 뱅크와 중첩되지 않은 상기 제2 영역의 상기 버퍼층 상에 발광 소자들을 정렬하는 단계; 상기 제1 영역의 상기 게이트 절연층 상에 층간 절연층을 형성하고, 상기 발광 소자들 각각의 일면 상에 절연 패턴을 형성하는 단계; 상기 층간 절연층 상에 제3 도전층을 형성하는 단계; 및 상기 절연 패턴 상에 제4 도전층을 형성하는 단계를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 화소 회로부와 표시 소자부를 동일 기판의 일면 상에 배치하여 두께가 얇아진 슬림한 표시 장치 및 그의 제조 방법이 제공될 수 있다.
또한, 본 발명의 일 실시예에 따르면, 화소 회로부에 포함된 구성들과 표시 소자부에 포함된 구성들을 동일 공정으로 형성하여 표시 장치의 제조 공정이 단순해질 수 있다.
본 발명의 일 실시예에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 4는 도 3의 발광 소자의 단면도이다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 내지 도 4에 도시된 발광 소자들 중 어느 하나의 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 6a 내지 도 6c는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
도 7은 도 5의 EA 부분을 확대한 개략적인 평면도이다.
도 8은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이다.
도 9는 도 7의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 10a 내지 도 10m은 도 8에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
도 11a 내지 도 11l은 도 8에 도시된 표시 장치의 다른 제조 방법을 순차적으로 나타낸 개략적인 단면도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조 부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
본 출원에서, "어떤 구성요소(일 예로 "제 1 구성요소")가 다른 구성요소(일 예로 "제 2 구성요소")에 "(기능적으로 또는 통신적으로) 연결되어 ((operatively or communicatively) coupled with/to)" 있다거나, "접속되어 (connected to)" 있다고 언급된 때에는, 상기 어떤 구성요소가 상기 다른 구성요소에 직접적으로 연결되거나, 다른 구성요소(일 예로 "제 3 구성요소")를 통하여 연결될 수 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소(일 예로 "제 1 구성요소")가 다른 구성요소 (일 예로 "제 2 구성요소")에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 상기 어떤 구성요소와 상기 다른 구성요소 사이에 다른 구성요소(일 예로 "제 3 구성요소")가 존재하지 않는 것으로 이해될 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예 및 그 밖에 당업자가 본 발명의 내용을 쉽게 이해하기 위하여 필요한 사항에 대하여 상세히 설명하기로 한다. 아래의 설명에서, 단수의 표현은 문맥상 명백하게 단수만을 포함하지 않는 한, 복수의 표현도 포함한다.
도 1은 본 발명의 일 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이고, 도 2는 도 1의 발광 소자의 단면도이고, 도 3은 본 발명의 다른 실시예에 따른 발광 소자를 개략적으로 도시한 사시도이며, 도 4는 도 3의 발광 소자의 단면도이다.
본 발명의 일 실시예에 있어서, 발광 소자의 종류 및/또는 형상이 도 1 내지 도 4에 도시된 실시예들에 한정되지는 않는다.
도 1 내지 도 4를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체를 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 연장 방향을 따라 일 단부(또는 하 단부)와 타 단부(또는 상 단부)를 포함할 수 있다. 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 및 제2 반도체층들(11, 13) 중 어느 하나의 반도체층, 발광 소자(LD)의 타 단부(또는 상 단부)에는 상기 제1 및 제2 반도체층들(11, 13) 중 나머지 반도체층이 배치될 수 있다. 일 예로, 발광 소자(LD)의 일 단부(또는 하 단부)에는 제1 반도체층(11)이 배치되고, 발광 소자(LD)의 타 단부(또는 상 단부)에는 제2 반도체층(13)이 배치될 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 로드 형상(rod-like shape), 또는 바 형상(bar-like shape)을 가질 수 있다. 본 발명의 일 실시예에 있어서, 길이 방향으로의 발광 소자(LD)의 길이(L)는 그의 직경(D, 또는 횡단면의 폭)보다 클 수 있다. 이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale) 내지 마이크로 스케일(micro scale) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)의 직경(D)은 0.5㎛ 내지 500㎛ 정도일 수 있으며, 그 길이(L)는 1㎛ 내지 1000㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer, 미도시), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 본 발명의 일 실시예에서, 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer, 미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 실시예에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(또는 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 본 발명의 일 실시예에 있어서, 제2 반도체층(13)은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 질화갈륨(GaN) 반도체 물질을 포함할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
본 발명의 일 실시예에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이(L) 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
한편, 제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 본 발명의 일 실시예에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
실시예에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 추가 전극(미도시, 이하 "제1 추가 전극" 이라 함)을 더 포함할 수도 있다. 또한, 다른 실시예에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 추가 전극(미도시, 이하 "제2 추가 전극"이라 함)을 더 포함할 수도 있다.
제1 및 제2 추가 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 추가 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 추가 전극들은 도전성 재료(또는 물질)를 포함할 수 있다. 예를 들어, 제1 및 제2 추가 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 제1 및 제2 추가 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
제1 및 제2 추가 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 추가 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 추가 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 추가 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 추가 전극들은 불투명 금속을 포함할 수도 있다.
본 발명의 일 실시예에 있어서, 발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면을 전체적으로 둘러싸는 형태로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 발광 소자(LD)가 제1 추가 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 추가 전극 각각의 외주면을 전체적으로 둘러쌀 수 있다. 또한, 다른 실시예에 따라, 절연막(14)은 상기 제1 추가 전극의 외주면을 전체적으로 둘러싸지 않거나 상기 제1 추가 전극의 외주면의 일부만을 둘러싸고 상기 제1 추가 전극의 외주면의 나머지를 둘러싸지 않을 수도 있다. 또한, 또 다른 실시예에 따라, 발광 소자(LD)의 타 단부(또는 상단부)에 제1 추가 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 추가 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 추가 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx) 및 산화 타이타늄(TiO2) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 본 발명이 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
실시예에 따라, 발광 소자(LD)는, 도 3 및 도 4에 도시된 바와 같이, 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함할 수 있다. 이 경우, 제1 반도체층(11)은 발광 소자(LD)의 코어(core), 즉 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)은 발광 소자(LD)의 길이(L) 방향에서 제1 반도체층(11)의 외주면을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)은 발광 소자(LD)의 길이(L) 방향에서 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 추가 전극(미도시)을 더 포함할 수도 있다. 또한, 실시예에 따라, 발광 소자(LD)는 코어-쉘(core-shell) 구조의 발광 패턴(10)의 외주면에 제공되며 투명한 절연 물질을 포함하는 절연막(14)을 더 포함할 수 있다. 코어-쉘(core-shell) 구조의 발광 패턴(10)을 포함한 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 상기 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 5는 본 발명의 일 실시예에 따른 표시 장치를 도시한 것으로, 특히, 도 1 내지 도 4에 도시된 발광 소자들 중 어느 하나의 발광 소자를 광원으로 사용한 표시 장치의 개략적인 평면도이다.
도 5에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 5를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치가 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료기기, 카메라, 또는 웨어러블 등과 같이 적어도 일 면에 표시 면이 적용된 전자 장치라면 본 발명이 적용될 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위해 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치는 하나의 장 변과 하나의 단 변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수 있다.
기판(SUB)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 5에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수개의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부와 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다. 또한, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결되는 팬아웃(fan-out) 라인일 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 상기 표시 영역(DA)의 주변에 배치되는(또는 상기 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 본 발명의 일 실시예에 있어서, 화소들(PXL)은 스트라이프(stripe) 배열 구조 또는 펜타일(pentile) 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 본 발명이 이에 한정되지는 않는다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 적어도 하나 이상의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일 내지 마이크로 스케일 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 본 발명이 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 소정의 신호(일 예로, 스캔 신호 및 데이터 신호) 및/또는 소정의 전원(일 예로, 제1 구동 전원 및 제2 구동 전원)에 의해 구동되는 적어도 하나의 광원, 일 예로, 도 1 내지 도 4에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 본 발명의 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 소정의 신호 및 소정의 전원을 제공하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다. 구동부는 스캔 구동부, 발광 구동부, 및 데이터 구동부, 및 타이밍 제어부 등을 포함할 수 있다.
도 6a 내지 도 6c는 도 5에 도시된 하나의 화소에 포함된 구성 요소들의 전기적 연결 관계를 다양한 실시예에 따라 나타낸 회로도들이다.
예를 들어, 도 6a 내지 도 6c는 능동형 표시 장치에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 서로 다른 실시예에 따라 도시하였다. 다만, 본 발명의 실시예가 적용될 수 있는 화소(PXL)에 포함된 구성 요소들의 종류가 이에 한정되지는 않는다.
도 6a 내지 도 6c에서는, 도 5에 도시된 화소들 각각에 포함된 구성 요소들뿐만 아니라 상기 구성 요소들이 제공되는(또는 위치하는) 영역까지 포괄하여 화소(PXL)로 지칭한다.
도 1 내지 도 6c를 참조하면, 하나의 화소(PXL, 이하 "화소"라 함)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
발광 유닛(EMU)은 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 연결된 제1 전극(EL1, 또는 "제1 정렬 전극")과, 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 전극(EL2, 또는 "제2 정렬 전극")과, 상기 제1 및 제2 전극들(EL1, EL2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드(anode) 전극일 수 있고, 제2 전극(EL2)은 캐소드(cathode) 전극일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 전극(EL1)을 통해 제1 구동 전원(VDD)에 연결되는 일 단부 및 제2 전극(EL2)을 통해 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다.
상이한 전위의 전압이 각각 공급되는 제1 전극(EL1)과 제2 전극(EL2) 사이에 동일한 방향으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다. 이러한 유효 광원들이 모여 각 화소(PXL)의 발광 유닛(EMU)을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)는 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급된 구동 전류는 발광 소자들(LD)에 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
발광 유닛(EMU)은 각각의 유효 광원을 구성하는 발광 소자들(LD)외에 적어도 하나의 비유효 광원, 일 예로, 역방향 발광 소자(LDr)를 더 포함할 수 있다. 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 전극들(EL1, EL2)의 사이에 병렬로 연결되되, 상기 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 전극들(EL1, EL2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 전극들(EL1, EL2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 해당 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i(i는 자연수)번째 행 및 j(j는 자연수)번째 열에 배치되었다고 할 때, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si) 및 j번째 데이터 라인(Dj)에 접속될 수 있다. 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다. 다만, 화소 회로(PXC)의 구조가 도 6a 내지 도 6c에 도시된 실시예들에 한정되지는 않는다.
우선, 도 6a를 참조하면, 화소 회로(PXC)는, 제1 및 제2 트랜지스터들(T1, T2)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)의 제1 단자는 j번째 데이터 라인(Dj)에 접속될 수 있고, 제2 단자는 제1 노드(N1)에 접속될 수 있다. 여기서, 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 소스 전극이면 제2 단자는 드레인 전극일 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 제2 트랜지스터(T2)는, i번째 스캔 라인(Si)으로부터 제2 트랜지스터(T2)가 턴-온될 수 있는 전압(예컨대, 로우(low) 전압)의 스캔 신호가 공급될 때 턴-온되어, j번째 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결한다. 이때, j번째 데이터 라인(Dj)으로는 해당 프레임의 데이터 신호가 공급되고, 이에 따라 제1 노드(N1)로 데이터 신호가 전달된다. 제1 노드(N1)로 전달된 데이터 신호는 스토리지 커패시터(Cst)에 충전된다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 제1 단자는 제1 구동 전원(VDD)에 접속될 수 있고, 제2 단자는 제1 전극(EL1)에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 제1 트랜지스터(T1)는 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)로 공급되는 구동 전류의 양을 제어한다.
스토리지 커패시터(Cst)의 일 전극은 제1 구동 전원(VDD)에 접속될 수 있고, 다른 전극은 제1 노드(N1)에 접속될 수 있다. 이와 같은 스토리지 커패시터(Cst)는 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 전압을 충전하고, 다음 프레임의 데이터 신호가 공급될 때까지 충전된 전압을 유지한다.
도 6a에서는 데이터 신호를 화소(PXL) 내부로 전달하기 위한 제2 트랜지스터(T2)와, 상기 데이터 신호의 저장을 위한 스토리지 커패시터(Cst)와, 상기 데이터 신호에 대응하는 구동 전류를 발광 소자들(LD)로 공급하기 위한 제1 트랜지스터(T1)를 포함한 화소 회로(PXC)를 도시하였다.
하지만, 본 발명이 이에 한정되는 것은 아니며 화소 회로(PXC)의 구조는 다양하게 변경될 수 있다. 일 예로, 화소 회로(PXC)는 제1 트랜지스터(T1)의 문턱 전압을 보상하기 위한 트랜지스터 소자, 제1 노드(N1)를 초기화하기 위한 트랜지스터 소자, 및/또는 발광 소자(LD)들의 발광 시간을 제어하기 위한 트랜지스터 소자 등과 같은 적어도 하나의 트랜지스터 소자나, 제1 노드(N1)의 전압을 부스팅하기 위한 부스팅 커패시터 등과 같은 다른 회로 소자들을 추가적으로 더 포함할 수 있다.
또한, 도 6a에서는 화소 회로(PXC)에 포함되는 트랜지스터들, 예컨대 제1 및 제2 트랜지스터들(T1, T2)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 즉, 화소 회로(PXC)에 포함된 제1 및 제2 트랜지스터들(T1, T2) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 및 제2 트랜지스터들(T1, T2) 모두가 N타입의 트랜지스터로 변경될 수도 있다.
화소 회로(PXC)는 실시예에 따라, 적어도 하나의 다른 스캔 라인에 더 연결될 수도 있다. 상술한 바와 같이, 화소(PXL)가 표시 영역(DA)의 i번째 화소 행에 배치된 경우, 해당 화소(PXL)의 화소 회로(PXC)는 도 6b에 도시된 바와 같이 i-1번째 스캔 라인(Si-1) 및/또는 i+1번째 스캔 라인(Si+1)에 더 연결될 수 있다. 또한, 실시예에 따라, 화소 회로(PXC)는 제1 및 제2 구동 전원들(VDD, VSS) 외에도 제3의 전원에 더 연결될 수 있다. 예를 들어, 화소 회로(PXC)는 초기화 전원(Vint)에도 연결될 수 있다. 이 경우, 화소 회로(PXC)는 제1 내지 제7 트랜지스터들(T1 ~ T7)과, 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)의 제1 단자, 일 예로, 소스 전극은 제5 트랜지스터(T5)를 경유하여 제1 구동 전원(VDD)에 접속될 수 있고, 그의 제2 단자, 일 예로, 드레인 전극은 제6 트랜지스터(T6)를 경유하여 발광 소자들(LD)의 일 단부에 전기적으로 접속될 수 있다. 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 접속될 수 있다. 이러한 제1 트랜지스터(T1)는, 제1 노드(N1)의 전압에 대응하여 발광 소자들(LD)을 경유하여 제1 구동 전원(VDD)과 제2 구동 전원(VSS)의 사이에 흐르는 구동 전류를 제어한다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)는 화소(PXL)에 연결된 j번째 데이터 라인(Dj)과 제1 트랜지스터(T1)의 제1 단자 사이에 접속될 수 있다. 그리고, 제2 트랜지스터(T2)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제2 트랜지스터(T2)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 로우 전압)의 스캔 신호가 공급될 때 턴-온되어 j번째 데이터 라인(Dj)을 제1 트랜지스터(T1)의 제1 단자에 전기적으로 연결할 수 있다. 따라서, 제2 트랜지스터(T2)가 턴-온되면, j번째 데이터 라인(Dj)으로부터 공급되는 데이터 신호가 제1 트랜지스터(T1)로 전달될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1) 사이에 접속될 수 있다. 그리고, 제3 트랜지스터(T3)의 게이트 전극은 i번째 스캔 라인(Si)에 접속될 수 있다. 이와 같은 제3 트랜지스터(T3)는 i번째 스캔 라인(Si)으로부터 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 제1 트랜지스터(T1)의 제2 단자와 제1 노드(N1)를 전기적으로 연결할 수 있다.
제4 트랜지스터(T4)는 제1 노드(N1)와 초기화 전원(Vint)이 인가되는 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제4 트랜지스터(T4)의 게이트 전극은 이전 스캔 라인, 일 예로, i-1번째 스캔 라인(Si-1)에 접속될 수 있다. 이와 같은 제4 트랜지스터(T4)는 i-1번째 스캔 라인(Si-1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 제1 노드(N1)로 전달할 수 있다. 여기서, 초기화 전원(Vint)은 데이터 신호의 최저 전압 이하의 전압을 가질 수 있다.
제5 트랜지스터(T5)는 제1 구동 전원(VDD)과 제1 트랜지스터(T1) 사이에 접속될 수 있다. 그리고, 제5 트랜지스터(T5)의 게이트 전극은 대응하는 발광 제어 라인, 일 예로, i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제5 트랜지스터(T5)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제6 트랜지스터(T6)는 제1 트랜지스터(T1)와 발광 소자들(LD)의 일 단부에 전기적으로 연결된 제2 노드(N2) 사이에 접속될 수 있다. 그리고, 제6 트랜지스터(T6)의 게이트 전극은 i번째 발광 제어 라인(Ei)에 접속될 수 있다. 이와 같은 제6 트랜지스터(T6)는 i번째 발광 제어 라인(Ei)으로 게이트-오프 전압의 발광 제어신호가 공급될 때 턴-오프될 수 있고, 그 외의 경우에 턴-온될 수 있다.
제7 트랜지스터(T7)는 발광 소자들(LD)의 일 단부에 전기적으로 연결된 제2 노드(N2)와 초기화 전원 라인(IPL) 사이에 접속될 수 있다. 그리고, 제7 트랜지스터(T7)의 게이트 전극은 다음 행의 스캔 라인들 중 어느 하나, 일 예로, i+1번째 스캔 라인(Si+1)에 접속될 수 있다. 이와 같은 제7 트랜지스터(T7)는 i+1번째 스캔 라인(Si+1)으로 게이트-온 전압의 스캔 신호가 공급될 때 턴-온되어 초기화 전원(Vint)의 전압을 발광 소자들(LD)의 일 단부로 공급할 수 있다.
스토리지 커패시터(Cst)는 제1 구동 전원(VDD)과 제1 노드(N1) 사이에 접속될 수 있다. 스토리지 커패시터(Cst)는 각 프레임 기간에 제1 노드(N1)로 공급되는 데이터 신호 및 제1 트랜지스터(T1)의 문턱 전압에 대응하는 전압을 저장할 수 있다.
도 6b에서는 화소 회로(PXC)에 포함된 트랜지스터들, 일 예로, 제1 내지 제7 트랜지스터들(T1 ~ T7)을 모두 P타입의 트랜지스터들로 도시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 제1 내지 제7 트랜지스터들(T1 ~ T7) 중 적어도 하나가 N타입의 트랜지스터로 변경되거나 상기 제1 내지 제7 트랜지스터들(T1 ~ T7) 모두가 N타입의 트랜지스터로 변경될 수도 있다.
본 발명의 일 실시예에 있어서, 화소 회로(PXC)의 구성은 도 6a 및 도 6b에 도시된 실시예에 한정되지 않는다. 일 예로, 회소 회로(PXC)는 도 6c에 도시된 실시예와 같이 구성될 수도 있다.
화소 회로(PXC)는, 도 6c에 도시된 바와 같이, 제어 라인(CLi) 및 센싱 라인(SENj)에 더 접속될 수 있다. 일 예로, 화소 회로(PXC)는 표시 영역(DA)의 i번째 제어 라인(CLi) 및 j번째 센싱 라인(SENj)에 접속될 수 있다. 상술한 화소 회로(PXC)는 도 6a에 도시된 제1 및 제2 트랜지스터들(T1, T2)외에 제3 트랜지스터(T3)를 더 포함할 수 있다. 상기 제1 내지 제3 트랜지스터들(T1 ~ T3)은 N타입의 트랜지스터로 구성될 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)와 j번째 센싱 라인(SENj) 사이에 접속된다. 예를 들어, 제3 트랜지스터(T3)의 일 전극은, 제1 전극(EL1)에 연결된 제1 트랜지스터(T1)의 제1 단자(일 예로, 소스 전극)에 접속되고, 상기 제3 트랜지스터(T3)의 다른 전극은, j번째 센싱 라인(SENj)에 접속될 수 있다. 실시예에 따라, 제3 트랜지스터(T3)의 게이트 전극은 i번째 제어 라인(CLi)에 접속된다.
이와 같은 제3 트랜지스터(T3)는 소정의 센싱 기간 동안 i번째 제어 라인(CLi)으로 공급되는 게이트-온 전압(일 예로, 하이(high) 레벨)의 제어 신호에 의해 턴-온되어 j번째 센싱 라인(SENj)과 제1 트랜지스터(T1)를 전기적으로 연결한다.
실시예에 따라, 센싱 기간은 표시 영역(DA)에 배치된 화소들(PXL) 각각의 특성 정보(일 예로, 제1 트랜지스터(T1)의 문턱 전압 등)를 추출하는 기간일 수 있다. 상술한 센싱 기간 동안, j번째 데이터 라인(Dj) 및 제2 트랜지스터(T2)를 통해 제1 노드(N1)에 제1 트랜지스터(T1)가 턴-온될 수 있는 소정의 기준 전압을 공급하거나, 각각의 화소(PXL)를 전류원 등에 연결함에 의해 상기 제1 트랜지스터(T1)를 턴-온시킬 수 있다. 또한, 제3 트랜지스터(T3)로 게이트-온 전압의 제어 신호를 공급하여 상기 제3 트랜지스터(T3)를 턴-온시켜 제1 트랜지스터(T1)를 j번째 센싱 라인(SENj)에 연결할 수 있다. 이에 따라, 상술한 j번째 센싱 라인(SENj)을 통해, 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 각 화소(PXL)의 특성 정보를 추출할 수 있다. 추출된 특성 정보는 화소들(PXL) 사이의 특성 편차가 보상되도록 영상 데이터를 변환하는 데에 이용될 수 있다.
한편, 도 6c에서는 제1 내지 제3 트랜지스터들(T1 ~ T3)이 모두 N타입 트랜지스터들인 실시예를 개시하였으나, 본 발명이 이에 한정되지는 않는다. 예를 들어, 상술한 제1 내지 제3 트랜지스터들(T1 ~ T3) 중 적어도 하나는 P타입 트랜지스터로 변경될 수도 있다. 또한, 도 6c에서는 발광 유닛(EMU)이 화소 회로(PXC)와 제2 구동 전원(VSS)의 사이에 접속되는 실시예를 개시하였으나, 상기 발광 유닛(EMU)은 제1 구동 전원(VDD)과 상기 화소 회로(PXC)의 사이에 접속될 수도 있다.
도 6b 및 도 6c에서는, 각각의 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 본 발명이 이에 한정되지는 않는다. 실시예에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬 단을 포함하도록 구성될 수도 있다. 예를 들어, 발광 유닛(EMU)은 도 6a에 도시된 바와 같이, 직/병렬 혼합 구조로 구성될 수도 있다.
도 6a를 참조하면, 발광 유닛(EMU)은 제1 및 제2 구동 전원들(VDD, VSS) 사이에 순차적으로 연결된 제1 및 제2 직렬 단들(SET1, SET2)을 포함할 수 있다. 제1 및 제2 직렬 단들(SET1, SET2) 각각은, 해당 직렬 단의 전극 쌍을 구성하는 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2)과, 상기 두 개의 전극들(EL1 및 CTE1, CTE2 및 EL2) 사이에 동일한 방향으로 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다.
제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1)을 포함하고, 상기 제1 전극(EL1)과 상기 제1 중간 전극(CTE1) 사이에 연결된 적어도 하나의 제1 발광 소자(LD1)를 포함할 수 있다. 또한, 제1 직렬 단(SET1)은 제1 전극(EL1)과 제1 중간 전극(CTE1) 사이에서 제1 발광 소자(LD1)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2)을 포함하고, 상기 제2 중간 전극(CTE2)과 상기 제2 전극(EL2) 사이에 연결된 적어도 하나의 제2 발광 소자(LD2)를 포함할 수 있다. 또한, 제2 직렬 단(SET2)은 제2 중간 전극(CTE2)과 제2 전극(EL2) 사이에서 제2 발광 소자(LD2)와 반대 방향으로 연결된 역방향 발광 소자(LDr)를 포함할 수 있다.
제1 직렬 단(SET1)의 제1 중간 전극(CTE1)과 제2 직렬 단(SET2)의 제2 중간 전극(CTE2)은 일체로 제공되어 서로 연결될 수 있다. 즉, 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)은 연속하는 제1 직렬 단(SET1)과 제2 직렬 단(SET2)을 전기적으로 연결하는 중간 전극(CTE)을 구성할 수 있다. 제1 중간 전극(CTE1)과 제2 중간 전극(CTE2)이 일체로 제공되는 경우, 상기 제1 중간 전극(CTE1)과 상기 제2 중간 전극(CTE2)은 중간 전극(CTE)의 서로 다른 일 영역일 수 있다.
상술한 실시예에서, 제1 직렬 단(SET1)의 제1 전극(EL1)은 각 화소(PXL)의 발광 유닛(EMU)의 애노드(anode) 전극일 수 있고, 제2 직렬 단(SET2)의 제2 전극(EL2)이 상기 발광 유닛(EMU)의 캐소드(cathode) 전극일 수 있다.
상술한 바와 같이, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 적용되는 제품 사양에 맞춰 구동 전류/전압 조건을 용이하게 조절할 수 있다.
특히, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은 상기 발광 소자들(LD)을 병렬 연결한 구조의 발광 유닛(EMU)에 비하여 구동 전류를 감소시킬 수 있다. 또한, 직/병렬 혼합 구조로 연결된 발광 소자들(LD)을 포함한 화소(PXL)의 발광 유닛(EMU)은, 상기 발광 소자들(LD)을 모두 직렬 연결한 구조의 발광 유닛(EMU)에 비하여 상기 발광 유닛(EMU)의 양단에 인가되는 구동 전압을 감소시킬 수 있다.
본 발명에 적용될 수 있는 화소(PXL)의 구조가 도 6a 내지 도 6c에 도시된 실시예들에 한정되지 않으며, 해당 화소(PXL)는 다양한 구조를 가질 수 있다. 예를 들어, 각 화소(PXL)는 수동형 발광 표시 장치 등의 내부에 구성될 수도 있다. 이 경우, 화소 회로(PXC)는 생략되고, 발광 유닛(EMU)에 포함된 발광 소자들(LD)의 양 단부는, i번째 스캔 라인(Si), j번째 데이터 라인(Dj), 제1 구동 전원(VDD)이 인가되는 제1 전원 라인(PL1), 제2 구동 전원(VSS)이 인가되는 제2 전원 라인(PL2) 및/또는 소정의 제어선 등에 직접 접속될 수도 있다.
도 7은 도 5의 EA 부분을 확대한 개략적인 평면도이고, 도 8은 도 7의 Ⅰ ~ Ⅰ'선에 따른 단면도이며, 도 9는 도 7의 Ⅱ ~ Ⅱ'선에 따른 단면도이다.
도 7에 도시된 화소는, 도 5를 참고하여 설명한 화소들 중 하나의 화소일 수 있다.
편의를 위하여, 도 7에서는 EA 부분에서 j번째 화소 열 및 i번째 화소 행의 교차 영역에 배치된 하나의 화소(PXL)를 기준으로, 상기 화소(PXL)에 연결된 스캔 라인(Si), 제어 라인(CLi), 데이터 라인(Dj), 전원 라인들(PL1, PL2), 초기화 전원 라인(IPL)을 도시하였다. 여기서, i번째 화소 행은 첫 번째 화소 행일 수 있다.
이와 더불어, 설명의 편의를 위하여 상기 화소(PXL)에 제공된 배선들에 있어서, 데이터 신호가 인가되는 j번째 열의 데이터 라인(Dj)을 "데이터 라인(Dj)"이라 명명하고, i번째 행의 스캔 라인을 "스캔 라인(Si)"이라 명명하며, 제1 구동 전원(VDD)이 인가되는 전원 라인을 "제1 전원 라인(PL1)"이라 명명하며, 제2 구동 전원(VSS)이 인가되는 전원 라인을 "제2 전원 라인(PL2)"이라 명명한다.
도 7 내지 도 9에서는 각각의 전극을 단일막의 전극으로, 각각의 절연층을 단일막의 절연층으로만 도시하는 등 상기 화소(PXL)를 단순화하여 도시하였으나, 본 발명이 이에 한정되는 것은 아니다.
추가적으로, 본 발명의 일 실시예에 있어서, "동일한 층에 형성 및/또는 제공된다"함은 동일 공정에서 형성됨을 의미하고, "상이한 층에 형성 및/또는 제공된다"함은 상이한 공정에서 형성됨을 의미할 수 있다.
이에 더하여, 본 발명의 일 실시예에 있어서 두 구성들 간의 "연결"이라 함은 전기적 연결 및 물리적 연결을 모두 포괄하여 사용하는 것임을 의미할 수 있다.
또한, 본 발명의 일 실시예에 있어서는 설명의 편의를 위해 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로, 단면 상에서의 기판(SUB)의 두께를 제3 방향(DR3)으로 표시하였다. 제1 내지 제3 방향들(DR1, DR2, DR3)은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향을 의미할 수 있다.
도 1 내지 도 5, 도 7 내지 도 9를 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 기판(SUB), 배선부, 복수의 화소들(PXL)을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다.
경성 기판은, 예를 들어, 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다.
가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
다만, 기판(SUB)을 구성하는 재료는 다양하게 변화될 수 있다. 기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직할 수 있다.
기판(SUB)은, 각각의 화소(PXL)가 배치되는 적어도 하나의 화소 영역(PXA)을 포함한 표시 영역(DA)과 상기 표시 영역(DA)의 주변에 배치되는(또는 인접한) 비표시 영역(NDA)을 포함할 수 있다. 상기 화소 영역(PXA)은 광이 방출되는 발광 영역(EMA) 및 상기 발광 영역(EMA)에 인접한(또는 상기 발광 영역의 주변을 둘러싸는) 주변 영역을 포함할 수 있다. 본 발명의 일 실시예에 있어서, 주변 영역이라 함은 광이 방출되지 않는 비발광 영역(NEMA)을 포함할 수 있다.
비표시 영역(NDA)에는 각각의 화소(PXL)와 구동부를 연결하는 배선부가 위치할 수 있다. 배선부는 복수의 팬-아웃 라인들을 포함할 수 있다. 상기 팬-아웃 라인들은 각각의 화소(PXL)에 연결된 신호 라인들과 연결될 수 있다. 상술한 신호 라인들은, 데이터 신호가 인가되는 데이터 라인(Dj), 스캔 신호가 인가되는 스캔 라인(Si), 제어 신호가 인가되는 제어 라인(CLi), 초기화 전원(Vint)의 전압이 인가되는 초기화 전원 라인(IPL), 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1), 및 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 등을 포함할 수 있다. 여기서, 초기화 전원 라인(IPL)은 도 6c를 참고하여 설명한 j번째 센싱 라인(SENj)일 수 있다.
기판(SUB) 상에는 순차적으로 적층된 제1 내지 제4 도전층들(CL1 ~ CL4)이 제공 및/또는 형성될 수 있다. 제1 내지 제4 도전층들(CL1 ~ CL4) 사이에 적어도 하나 이상의 절연층이 위치할 수 있다. 상기 절연층은 기판(SUB) 상에 제공된 버퍼층(BFL), 버퍼층(BFL) 상에 제공된 게이트 절연층(GI), 게이트 절연층(GI) 상에 제공된 층간 절연층(ILD), 층간 절연층(ILD) 상에 제공된 제1 절연층(INS1) 등을 포함할 수 있다.
제1 도전층(CL1)은 기판(SUB) 상에 제공 및/또는 형성되는 도전성 물질을 포함할 수 있다. 제2 도전층(CL2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 도전성 물질을 포함할 수 있다. 제3 도전층(CL3)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 도전성 물질을 포함할 수 있다. 제4 도전층(CL4)은 제3 도전층(CL3) 상에 제공 및/또는 형성되는 도전성 물질을 포함할 수 있다.
도 7에 도시된 화소(PXL)는 첫 번째 화소 행 및 j번째 화소 열의 교차 영역에 배치된 화소일 수 있다. 화소들(PXL) 각각은 실질적으로 유사하거나 동일한 구조를 가질 수 있다. 이에 따라, 편의를 위하여 복수의 화소들(PXL)에 대한 설명은 도 7을 참고하여 첫 번째 화소 행 및 j번째 화소 열의 교차 영역에 배치된 하나의 화소(PXL)에 대한 설명으로 대신하기로 한다.
상기 하나의 화소(PXL, 이하 "화소"라 함)는 적색 화소, 녹색 화소, 및 청색 화소일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 상기 화소(PXL)는 비표시 영역(NDA)에 가장 인접하게 배치된 화소(PXL)일 수 있으며, 제2 방향(DR2)을 따라 비표시 영역(NDA)에 배치된 배선부와 연결되는 첫 번째 화소(PXL)일 수 있다.
기판(SUB)의 표시 영역(DA)에서, 상기 화소(PXL)가 배치되는 영역은 화소 영역(PXA)일 수 있다.
화소(PXL)는 상기 화소 영역(PXA)에 위치한 스캔 라인(Si), 제어 라인(CLi), 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2)에 전기적으로 연결될 수 있다. 여기서, 제1 전원 라인(PL1)은 도 6a 내지 도 6c를 참고하여 설명한 제1 전원 라인(PL1)일 수 있고, 제2 전원 라인(PL2)은 도 6a 내지 도 6c를 참고하여 설명한 제2 전원 라인(PL2)일 수 있다.
스캔 라인(Si)은 제1 방향(DR1)으로 연장될 수 있다. 스캔 라인(Si)은 상술한 도전층들 중 하나의 도전층일 수 있다. 일 예로, 스캔 라인(Si)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다.
제2 도전층(CL2)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제2 도전층(CL2)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
게이트 절연층(GI)은 무기 재료를 포함한 무기 절연막일 수 있다. 무기 절연막은, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 실시예에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기 절연막으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다.
제어 라인(CLi)은 스캔 라인(Si)과 동일한 방향, 일 예로, 제1 방향(DR1)으로 연장될 수 있다. 제어 라인(CLi)에는 소정의 센싱 기간 동안 게이트 온-전압(일 예로, 하이(high) 레벨)의 제어 신호가 인가될 수 있다. 본 발명의 일 실시예에 있어서, 제어 라인(CLi)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다.
초기화 전원 라인(IPL)은 스캔 라인(Si) 및 제어 라인(CLi)과 동일한 방향으로 연장될 수 있다. 초기화 전원 라인(IPL)은 해당 화소(PXL)와 전기적으로 연결되며, 초기화 전원(Vint)의 전압이 인가될 수 있다. 초기화 전원 라인(IPL)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 초기화 전원 라인(IPL)은 층간 절연층(ILD) 상에 배치된 제3 도전층(CL3)일 수도 있다.
데이터 라인(Dj)은 제1 방향(DR1)과 다른, 일 예로, 교차하는 제2 방향(DR2)으로 연장될 수 있다. 데이터 라인(Dj)에는 대응하는 데이터 신호가 인가될 수 있다. 데이터 라인(Dj)은 기판(SUB) 상에 제공된 도전층들 중 하나의 도전층일 수 있다. 일 예로, 데이터 라인(Dj)은 층간 절연층(ILD) 상에 제공되는 제3 도전층(CL3)일 수 있다.
제3 도전층(CL3)은 제2 도전층(CL2)과 유사하게 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다. 일 예로, 제3 도전층(CL3)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중막으로 구성될 수 있다.
층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
데이터 라인(Dj)은 배선부에 포함된 제1 팬아웃 라인(FOL1)과 연결될 수 있다. 제1 팬아웃 라인(FOL1)은 비표시 영역(NDA)의 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제1 팬아웃 라인(FOL1)은 데이터 라인(Dj)과 일체로 제공될 수 있다. 제1 팬아웃 라인(FOL1)의 일 단은 데이터 라인(Dj)과 접촉하며 그의 타 단은 제1-1 패드 전극(PD1_1)과 접촉할 수 있다. 제1-1 패드 전극(PD1_1)은 제1 팬아웃 라인(FOL1)과 일체로 제공되며, 칩 온 필름 또는 집적 회로 등을 통해 구현된 구동부와 해당 화소(PXL)를 전기적으로 연결할 수 있다. 일 예로, 제1-1 패드 전극(PD1_1)은 제1 팬아웃 라인(FOL1)을 통해 구동부와 데이터 라인(Dj)을 연결하여 상기 데이터 라인(Dj)으로 데이터 신호를 전달할 수 있다. 실시예에 따라, 제1-1 패드 전극(PD1_1)은 제1 팬아웃 라인(FOL1)과 비일체로 제공되어 브릿지 전극과 같은 별도의 연결 수단을 통해 상기 제1 팬아웃 라인(FOL1)과 전기적으로 연결될 수 있다.
제1 및 제2 전원 라인들(PL1, PL2)은 데이터 라인(Dj)과 동일한 방향으로 연장될 수 있다. 제1 및 제2 전원 라인들(PL1, PL2)은 데이터 라인(Dj)과 동일한 층에 제공되는 구성일 수 있다. 일 예로, 제1 및 제2 전원 라인들(PL1, PL2)은 층간 절연층(ILD) 상에 제공되는 제3 도전층(CL3)일 수 있다. 제1 전원 라인(PL1)에는 제1 구동 전원(VDD)의 전압이 인가될 수 있고, 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다.
제1 전원 라인(PL1)은 배선부에 포함된 제2 팬아웃 라인(FOL2)과 연결될 수 있다. 제2 팬아웃 라인(FOL2)은 비표시 영역(NDA)의 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제2 팬아웃 라인(FOL2)은 제1 전원 라인(PL1)과 일체로 제공될 수 있다. 제2 팬아웃 라인(FOL2)의 일 단은 제1 전원 라인(PL1)과 접촉하며 그의 타 단은 제2-1 패드 전극(PD2_1)과 접촉할 수 있다. 제2-1 패드 전극(PD2_1)은 제2 팬아웃 라인(FOL2)과 일체로 제공되며, 구동부와 해당 화소(PXL)를 전기적으로 연결할 수 있다. 즉, 제2-1 패드 전극(PD2_1)은 제2 팬아웃 라인(FOL2)을 통해 구동부와 제1 전원 라인(PL1)을 연결하여 상기 제1 전원 라인(PL1)으로 제1 구동 전원(VDD)의 전압을 전달할 수 있다. 실시예에 따라, 제2-1 패드 전극(PD2_1)은 제2 팬아웃 라인(FOL2)과 비일체로 제공되어 브릿지 전극과 같은 별도의 연결 수단을 통해 상기 제2 팬아웃 라인(FOL2)과 전기적으로 연결될 수 있다.
제2 전원 라인(PL2)은 배선부에 포함된 제3 팬아웃 라인(FOL3)과 연결될 수 있다. 제3 팬아웃 라인(FOL3)은 비표시 영역(NDA)의 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제3 팬아웃 라인(FOL3)은 제2 전원 라인(PL2)과 일체로 제공될 수 있다. 제3 팬아웃 라인(FOL3)의 일 단은 제2 전원 라인(PL2)과 접촉하며 그의 타 단은 제3-1 패드 전극(PD3_1)과 접촉할 수 있다. 제3-1 패드 전극(PD3_1)은 제3 팬아웃 라인(FOL3)과 일체로 제공되며, 구동부와 해당 화소(PXL)를 전기적으로 연결할 수 있다. 즉, 제3-1 패드 전극(PD3_1)은 제3 팬아웃 라인(FOL3)을 통해 구동부와 제2 전원 라인(PL2)을 연결하여 상기 제2 전원 라인(PL2)으로 제2 구동 전원(VDD)의 전압을 전달할 수 있다. 실시예에 따라, 제3-1 패드 전극(PD3_1)은 제3 팬아웃 라인(FOL3)과 비일체로 제공되어 브릿지 전극과 같은 별도의 연결 수단을 통해 상기 제3 팬아웃 라인(FOL3)과 전기적으로 연결될 수 있다.
본 발명의 일 실시예에 있어서, 화소 영역(PXA)은 일 방향, 일 예로, 제2 방향(DR2)을 따라 구획된 제1 영역(A1)과 제2 영역(A2)을 포함할 수 있다. 제1 영역(A1)에는 화소 회로부(PCL)가 위치할 수 있고, 제2 영역(A2)에는 표시 소자부(DPL)가 위치할 수 있다. 제2 영역(A2)은 광이 방출되는 발광 영역(EMA) 및 상기 발광 영역(EMA)에 인접한 비발광 영역(NEMA)을 포함할 수 있다.
편의를 위하여, 화소 회로부(PCL)를 우선적으로 설명한 후, 표시 소자부(DPL)에 대해 설명한다.
화소 회로부(PCL)는 상기 화소 영역(PXA)의 제1 영역(A1)에 위치하는 바텀 금속층(BML), 버퍼층(BFL), 및 화소 회로(도 6c의 "PXC" 참고)를 포함할 수 있다.
바텀 금속층(BML)은 기판(SUB) 상에 제공될 수 있다. 바텀 금속층(BML)은 기판(SUB)의 배면을 통해 유입된 광이 화소(PXL)의 제1 트랜지스터(T1)로 진행되는 것을 차단하는 광 차단막일 수 있다. 특히, 바텀 금속층(BML)은 기판(SUB)의 배면을 통해 유입된 광이 제1 트랜지스터(T1)의 반도체층, 일 예로, 제1 액티브 패턴(ACT1)으로 진행하는 것을 차단하여 상기 제1 트랜지스터(T1)의 오동작을 방지할 수 있다. 이를 위해, 바텀 금속층(BML)은 제1 트랜지스터(T1)와 중첩되도록 기판(SUB) 상에 위치할 수 있다. 일 예로, 바텀 금속층(BML)은 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)과 중첩되도록 기판(SUB) 상에 위치할 수 있다. 본 발명의 일 실시예에 있어서, 바텀 금속층(BML)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층(CL1)일 수 있다.
제1 도전층(CL1)은 일정한 반사율을 갖는 도전성 물질(또는 재료)로 이루어질 수 있다. 제1 도전층(CL1)은 제2 및 제3 도전층들(CL2, CL3)과 동일 물질을 포함하거나 제2 및 제3 도전층들(CL2, CL3)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제1 도전층(CL1)은 알루미늄네오디뮴(AlNd)을 포함한 단일막으로 구성될 수 있다.
바텀 금속층(BML)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제5 연결 배선(CNL5)에 연결될 수 있다.
제5 연결 배선(CNL5)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있으며, 평면 및 단면 상에서 볼 때 바텀 금속층(BML)과 중첩할 수 있다. 제5 연결 배선(CNL5)은 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2)과 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다.
제5 연결 배선(CNL5)의 일 단은 상기 컨택 홀(CH)을 통해 바텀 금속층(BML)과 연결될 수 있다. 또한, 제5 연결 배선(CNL5)의 타 단은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결될 수 있다. 결국, 바텀 금속층(BML)은 제5 연결 배선(CNL5)을 통해 제1 트랜지스터(T1)의 제1 소스 영역(SE1)과 연결될 수 있다.
상술한 바와 같이, 바텀 금속층(BML)이 제1 트랜지스터(T1)의 제1 소스 영역(SE1)에 연결되면, 제2 구동 전원(VDD)의 스윙 폭 마진을 확보할 수 있다. 이 경우, 제1 트랜지스터(T1)의 제1 게이트 전극(GE1)으로 인가되는 게이트 전압의 구동 범위(driving range)를 넓힐 수 있다.
버퍼층(BFL)은 바텀 금속층(BML) 상에 제공 및/또는 형성될 수 있다. 버퍼층(BFL)은 화소 회로(PXC)에 포함된 제1 내지 제3 트랜지스터들(T1 ~ T3)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기 절연막을 포함할 수 있다. 무기 절연막은, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일막으로 제공될 수 있으나, 적어도 이중막 이상의 다중막으로 제공될 수도 있다. 버퍼층(BFL)이 다중막으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
화소 회로(PXC)는 버퍼층(BFL) 상에 제공된 제1 내지 제3 트랜지스터들(T1 ~ T3) 및 스토리지 커패시터(Cst)를 포함할 수 있다. 제1 트랜지스터(T1)는 도 6a 내지 도 6c를 참고하여 설명한 제1 트랜지스터(T1)일 수 있고, 제2 트랜지스터(T2)는 도 6a 내지 도 6c를 참고하여 설명한 제2 트랜지스터(T2)일 수 있으며, 제3 트랜지스터(T3)는 도 6a 내지 도 6c를 참고하여 설명한 제3 트랜지스터(T3)일 수 있다.
제1 트랜지스터(T1)(또는 구동 트랜지스터)는 제1 게이트 전극(GE1), 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)을 포함할 수 있다.
제1 게이트 전극(GE1)은 제2 연결 배선(CNL2)을 통해 제2 트랜지스터(T2)의 제2 소스 영역(SE2)에 연결될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 형성 및/또는 제공될 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에 제공된 제2 도전층(CL2)일 수 있다. 제1 게이트 전극(GE1)은 스캔 라인(Si)과 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다.
제2 연결 배선(CNL2)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제2 연결 배선(CNL2)은 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2)과 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다. 제2 연결 배선(CNL2)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제1 게이트 전극(GE1)과 연결될 수 있다. 제2 연결 배선(CNL2)의 타 단은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 소스 영역(SE2)과 연결될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 폴리 실리콘(poly silicon), 아몰퍼스 실리콘(amorphous silicon), 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 불순물이 도핑되지 않은 반도체층으로 형성되거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 소스 영역(SE1) 및 제1 드레인 영역(DE1)은 불순물이 도핑된 반도체층으로 이루어지며, 제1 액티브 패턴(ACT1)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제1 액티브 패턴(ACT1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제1 액티브 패턴(ACT1)은 제1 게이트 전극(GE1)과 중첩되는 영역으로, 제1 트랜지스터(T1)의 채널 영역일 수 있다. 제1 액티브 패턴(ACT1)이 길게 형성될 경우, 제1 트랜지스터(T1)의 채널 영역이 길게 형성될 수 있다. 이 경우, 제1 트랜지스터(T1)에 인가되는 게이트 전압(또는 스캔 신호)의 구동 범위가 넓어지게 될 수 있다. 이로 인하여, 발광 소자들(LD)에서 방출되는 광(또는 빛)의 계조를 세밀하게 제어할 수 있다.
제1 소스 영역(SE1)은 제1 액티브 패턴(ACT1)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제1 소스 영역(SE1)은 상부 전극(UE)을 통해 제3 트랜지스터(T3)의 제3 소스 영역(SE3)과 연결될 수 있다.
상부 전극(UE)은 스토리지 커패시터(Cst)를 구성하는 하나의 전극일 수 있다. 상부 전극(UE)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)으로 이루어질 수 있다. 상부 전극(UE)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 소스 영역(SE1)에 연결될 수 있다. 또한, 상부 전극(UE)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제3 트랜지스터(T3)의 제3 소스 영역(SE3)에 연결될 수 있다. 추가적으로, 상부 전극(UE)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 표시 소자부(DPL)의 일부 구성과 연결될 수 있다. 이에 대한 상세한 설명은 표시 소자부(DPL)를 참고하여 후술한다.
상술한 실시예에서는, 상부 전극(UE)이 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 상부 전극(UE)은 게이트 절연층(GI)과 층간 절연층(ILD) 사이에 추가 절연층이 배치될 경우, 상기 추가 절연층 상에 제공 및/또는 형성되는 도전층으로 구성될 수도 있다.
제1 드레인 영역(DE1)은 제1 액티브 패턴(ACT1)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제1 드레인 영역(DE1)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 전원 라인(PL1)에 연결될 수 있다. 이에 따라, 제1 드레인 영역(DE1)으로 제1 구동 전원(VDD)의 전압이 인가될 수 있다.
제2 트랜지스터(T2)(또는 스위칭 트랜지스터)는 제2 게이트 전극(GE2), 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)을 포함할 수 있다.
제2 게이트 전극(GE2)은 제1 연결 배선(CNL1)을 통해 스캔 라인(Si)에 연결될 수 있다. 제2 게이트 전극(GE2)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다. 제2 게이트 전극(GE2)은 제1 게이트 전극(GE1)과 마찬가지로 스캔 라인(Si)과 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정을 통해 형성될 수 있다.
제1 연결 배선(CNL1)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제1 연결 배선(CNL1)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 스캔 라인(Si)과 연결될 수 있다. 또한, 제1 연결 배선(CNL1)의 타 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제2 게이트 전극(GE2)에 연결될 수 있다.
상술한 실시예에서, 제2 게이트 전극(GE2)이 스캔 라인(Si)과 비일체로 제공되어 별도의 연결 수단, 일 예로, 제1 연결 배선(CNL1)을 통해 상기 스캔 라인(Si)과 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제2 게이트 전극(GE2)은 스캔 라인(Si)과 일체로 제공될 수 있다. 이 경우, 제2 게이트 전극(GE2)은 스캔 라인(Si)의 일부로 제공되거나 상기 스캔 라인(Si)으로부터 돌출된 형상으로 제공될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 불순물이 도핑되지 않은 반도체층으로 형성되거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제2 소스 영역(SE2) 및 제2 드레인 영역(DE2)은 불순물이 도핑된 반도체층으로 이루어지며, 제2 액티브 패턴(ACT2)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제2 액티브 패턴(ACT2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제2 액티브 패턴(ACT2)은 제2 게이트 전극(GE2)과 중첩되는 영역으로 제2 트랜지스터(T2)의 채널 영역일 수 있다.
제2 소스 영역(SE2)은 제2 액티브 패턴(ACT2)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제2 소스 영역(SE2)은 제2 연결 배선(CNL2)을 통해 제1 게이트 전극(GE1)에 연결될 수 있다.
제2 드레인 영역(DE2)은 제2 액티브 패턴(ACT2)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제2 드레인 영역(DE2)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 데이터 라인(Dj)에 연결될 수 있다. 이에 따라, 데이터 라인(Dj)으로 인가된 데이터 신호가 제2 드레인 영역(DE2)으로 전달될 수 있다.
제3 트랜지스터(T3)는 제3 게이트 전극(GE3), 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)을 포함할 수 있다.
제3 게이트 전극(GE3)은 제3 연결 배선(CNL3)을 통해 제어 라인(CLi)에 연결될 수 있다. 제3 게이트 전극(GE3)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다. 제3 게이트 전극(GE3)은 스캔 라인(Si), 제어 라인(CLi), 제1 및 제2 게이트 전극들(GE1, GE2)과 동일한 층에 제공되며, 동일 재료를 포함하고, 동일 공정으로 형성될 수 있다.
제3 연결 배선(CNL3)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제3 연결 배선(CNL3)의 일 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제3 게이트 전극(GE3)에 연결될 수 있다. 또한, 제3 연결 배선(CNL3)의 타 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제어 라인(CLi)에 연결될 수 있다.
상술한 실시예에 있어서, 제3 게이트 전극(GE3)이 제어 라인(CLi)과 비일체로 제공되어 별도의 연결 수단, 일 예로, 제3 연결 배선(CNL3)을 통해 상기 제어 라인(CLi)에 연결되는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제3 게이트 전극(GE3)은 제어 라인(CLi)의 일부로 제공되거나 상기 제어 라인(CLi)으로부터 돌출된 형상으로 제공될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 불순물이 도핑되지 않은 반도체층으로 형성되거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제3 소스 영역(SE3) 및 제3 드레인 영역(DE3)은 불순물이 도핑된 반도체층으로 이루어지며, 제3 액티브 패턴(ACT3)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있다.
제3 액티브 패턴(ACT3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 버퍼층(BFL) 상에 제공 및/또는 형성될 수 있다.
제3 액티브 패턴(ACT3)은 제3 게이트 전극(GE3)과 중첩되는 영역으로 제3 트랜지스터(T3)의 채널 영역일 수 있다.
제3 소스 영역(SE3)은 제3 액티브 패턴(ACT3)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 제3 소스 영역(SE3)은 상부 전극(UE) 및 대응하는 컨택 홀(CH)을 통해 제1 소스 영역(SE1)에 연결될 수 있다.
제3 드레인 영역(DE3)은 제3 액티브 패턴(ACT3)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 제3 드레인 영역(DE3)은 제4 연결 배선(CNL4)을 통해 초기화 전원 라인(IPL)에 연결될 수 있다.
제4 연결 배선(CNL4)은 층간 절연층(ILD) 상에 제공 및/또는 형성되는 제3 도전층(CL3)일 수 있다. 제4 연결 배선(CNL4)의 일 단은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제3 드레인 영역(DE3)에 연결될 수 있다. 또한, 제4 연결 배선(CNL4)의 타 단은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)과 연결될 수 있다.
스토리지 커패시터(Cst)는 하부 전극(LE)과 상부 전극(UE)을 포함할 수 있다.
하부 전극(LE)은 게이트 절연층(GI) 상에 제공 및/또는 형성되는 제2 도전층(CL2)일 수 있다. 하부 전극(LE)은 제1 게이트 전극(GE1)과 일체로 제공될 수 있다. 하부 전극(LE)이 제1 게이트 전극(GE1)과 일체로 제공되는 경우, 하부 전극(LE)은 제1 게이트 전극(GE1)의 일 영역일 수 있다.
상부 전극(UE)은 하부 전극(LE)과 중첩하여 배치되며, 하부 전극(LE)보다 큰 면적을 가질 수 있다. 상부 전극(UE)의 일부는 제2 방향(DR2)으로 연장하고, 제1 및 제3 소스 영역들(SE1, SE3) 각각에 중첩할 수 있다. 상부 전극(UE)은 대응하는 컨택 홀(CH)을 통해 상기 제1 및 제3 소스 영역들(SE1, SE3) 각각에 연결될 수 있다. 또한, 상부 전극(UE)은 대응하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 연결될 수 있다.
제3 도전층(CL3) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 일 예로, 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2), 상부 전극(UE), 제1 내지 제5 연결 배선들(CNL1 ~ CNL5), 제1 내지 제3 팬아웃 라인들(FOL1 ~ FOL3) 상에 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다. 본 발명의 일 실시예에 있어서, 제1-1 내지 제3-1 패드 전극들(PD1_1 ~ PD3_1) 상에는 제1 절연층(INS1)이 제공되지 않을 수 있다.
제1 절연층(INS1)은 버퍼층(BFL) 및/또는 게이트 절연층(GI)과 동일한 물질을 포함하거나 상기 버퍼층(BFL) 및/또는 상기 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제1 절연층(INS1)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
상술한 실시예에서, 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2)은 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2) 모두에 걸쳐 제공되는 구성일 수 있다.
제1 절연층(INS1) 상에 차광층(LBL)이 제공 및/또는 형성될 수 있다. 차광층(LBL)은 상기 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 이 경우, 차광층(LBL)은 블랙 매트릭스일 수 있다. 상기 차광층(LBL)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다. 실시예에 따라, 차광층(LBL)은 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 상기 화소 영역(PXA)의 제2 영역(A2)에 위치한 발광 소자들(LD)에서 방출된 광을 표시 장치의 화상 표시 방향으로 더욱 진행되게 하여 상기 발광 소자들(LD)의 출광 효율을 향상시킬 수 있다.
상술한 차광층(LBL)은 상기 화소 영역(PXA) 내의 발광 영역(EMA)과 비표시 영역(NDA)을 제외한 표시 영역(DA)의 일 영역에 제공될 수 있다.
차광층(LBL) 상에 제2 및 제3 절연층들(INS2, INS3)이 순차적으로 제공 및/또는 형성될 수 있다.
제2 절연층(INS2)은 차광층(LBL)을 보호하는 보호층일 수 있다. 제2 절연층(INS2)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 제3 절연층(INS3)은 제2 절연층(INS2) 상에 제공 및/또는 형성되며 상기 제2 절연층(INS2)과 동일한 물질을 포함할 수 있다.
제2 및 제3 절연층들(INS2, INS3)은 상기 비표시 영역(NDA)에서 제1-1 내지 제3-1 패드 전극들(PD1_1 ~ PD3_1) 상에 제공되지 않을 수 있다. 이에 따라, 상기 제1-1 내지 제3-1 패드 전극들(PD1_1 ~ PD3_1)이 외부로 노출될 수 있다.
외부로 노출된 제1-1 패드 전극(PD1_1) 상에 제1-2 패드 전극(PD1_2)이 제공되고, 외부로 노출된 제2-1 패드 전극(PD2_1) 상에 제2-2 패드 전극(PD2_2)이 제공되며, 외부로 노출된 제3-1 패드 전극(PD3_1) 상에 제3-2 패드 전극(PD3_2)이 제공될 수 있다.
제1-2 패드 전극(PD1_2)은 제4 도전층(CL4)일 수 있다. 제1-2 패드 전극(PD1_2)은 제1-1 패드 전극(PD1_1) 상에 직접 배치하여 상기 제1-1 패드 전극(PD1_1)과 연결될 수 있다. 제1-2 패드 전극(PD1_2)은 칩 온 필름 또는 집적 회로 등으로 구현되는 구동부의 일 단자와 직접 접촉하는 구성일 수 있다.
제4 도전층(CL4)은 다양한 투명 도전 물질(또는 재료)로 구성될 수 있다. 일 예로, 제4 도전층(CL4)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질 중 적어도 하나를 포함하며, 소정의 투광도(또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제4 도전층(CL4)의 재료는 상술한 실시예에 한정되는 것은 아니다. 실시예에 따라, 제4 도전층(CL4)은 다양한 불투명 도전성 물질로 구성될 수도 있다. 불투명 도전성 물질로는, 예를 들어, 타이타늄(Ti), 알루미늄(Al), 은(Ag) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 제4 도전층(CL4)은 단일막 또는 다중막으로 형성될 수도 있다.
제2-2 패드 전극(PD2_2)은 제4 도전층(CL4)일 수 있다. 제2-2 패드 전극(PD2_2)은 제2-1 패드 전극(PD2_1) 상에 직접 배치하여 상기 제2-1 패드 전극(PD2_1)과 연결될 수 있다. 제2-2 패드 전극(PD2_2)은 구동부의 일 단자와 직접 접촉하는 구성일 수 있다.
제3-2 패드 전극(PD3_2)은 제4 도전층(CL4)일 수 있다. 제3-2 패드 전극(PD3_2)은 제3-1 패드 전극(PD3_1) 상에 직접 배치하여 상기 제3-1 패드 전극(PD3_1)과 연결될 수 있다. 제3-2 패드 전극(PD3_2)은 구동부의 일 단자와 직접 접촉하는 구성일 수 있다.
상술한 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2)은 서로 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다.
제3 절연층(INS3) 상에는 제4 절연층(INS4)이 제공 및/또는 형성될 수 있다.
제4 절연층(INS4)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다. 또한, 제4 절연층(INS4)은 상기 화소 영역(PXA)에 배치된 모든 구성들을 보호하기 위한 보호층일 수 있다. 제4 절연층(INS4)은 상기 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2) 각각과 구동부를 연결하기 위하여 비표시 영역(NDA)에는 제공되지 않을 수 있다.
다음으로, 상기 화소(PXL)의 표시 소자부(DPL)에 대해 설명한다.
표시 소자부(DPL)는 상기 화소 영역(PXA)의 제2 영역(A2)에 위치하는 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6), 뱅크(BNK), 발광 소자들(LD), 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6)은 기판(SUB) 상에 제공될 수 있다. 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6)은 기판(SUB) 상에 제공 및/또는 형성되는 제1 도전층(CL1)일 수 있다. 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6)은 상기 화소 영역(PXA)의 제1 영역(A1)에 제공된 바텀 금속층(BML)과 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다.
도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6)은 발광 소자들(LD) 각각에서 방출된 광을 표시 장치의 화상 표시 방향으로 진행되게 하기 위해 일정한 반사율을 갖는 재료로 이루어질 수 있다. 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각은 일정한 반사율을 갖는 도전성 재료(또는 물질)를 포함할 수 있다. 도전성 재료(또는 물질)로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키는 데에 유리한 불투명 금속을 포함할 수 있다. 불투명 금속으로는, 일 예로, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 실시예에 따라, 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각은 투명 도전성 재료(또는 물질)를 포함할 수 있다. 투명 도전성 재료로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각이 투명 도전성 재료를 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가로 포함될 수 있다. 다만, 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각의 재료는 상술한 재료들에 한정되는 것은 아니다.
또한, 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각은 단일막으로 제공 및/또는 형성될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각은 금속들, 합금들, 도전성 산화물, 도전성 고분자들 중 적어도 둘 이상의 물질이 적층된 다중막으로 제공 및/또는 형성될 수도 있다. 실시예에 따라, 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6) 각각은 발광 소자들(LD) 각각의 양 단부로 신호(또는 전압)를 전달할 때 신호 지연에 의한 왜곡을 최소화하기 위해 적어도 이중막 이상의 다중막으로 형성될 수도 있다. 본 발명의 일 실시예에 있어서, 도전 패턴(CP), 제1 및 제2 전극들(EL1, EL2), 제6 연결 배선(CNL6)은 알루미늄네오디뮴(AlNd)을 포함한 단일막으로 구성될 수 있다.
도전 패턴(CP)은, 평면 상에서 볼 때, 제1 전극(EL1)과 이격될 수 있다. 상기 화소 영역(PXA)에 발광 소자들(LD)이 정렬되기 전에 도전 패턴(CP)은 제1 전극(EL1)에 연결된 형태로 제공될 수 있다. 즉, 발광 소자들(LD)의 정렬 전, 도전 패턴(CP)과 제1 전극(EL1)은 서로 연결될 수 있다. 발광 소자들(LD)의 정렬 이후, 도전 패턴(CP)과 제1 전극(EL1)은 서로 이격되어 전기적 및/또는 물리적으로 분리된 상태가 될 수 있다. 상기 화소 영역(PXA)에 발광 소자들(LD)을 정렬할 때, 도전 패턴(CP)은 비표시 영역(NDA)에 위치하는 제1 정렬 신호 패드(미도시)와 연결되어 상기 제1 정렬 신호 패드로부터 정렬 신호(또는 정렬 전압)를 전달받아 상기 정렬 신호를 제1 전극(EL1)으로 인가할 수 있다. 이에 따라, 제1 전극(EL1)은 발광 소자들(LD)의 정렬을 위한 제1 정렬 전극(또는 제1 정렬 배선)으로 기능할 수 있다. 상기 화소 영역(PXA)에 발광 소자들(LD)을 정렬한 이후, 제1 전극(EL1)은 도전 패턴(CP)과 전기적으로 분리되며, 대응하는 컨택 홀(CH)을 통해 상부 전극(UE)과 연결되어 발광 소자들(LD)을 구동하는 구동 전극으로 기능할 수 있다.
제6 연결 배선(CNL6)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 전원 라인(PL2)과 연결될 수 있다. 상기 화소 영역(PXA)에 발광 소자들(LD)을 정렬할 때, 제6 연결 배선(CNL6)은 비표시 영역(NDA)에 위치하는 제2 정렬 신호 패드(미도시)와 연결되어 상기 제2 정렬 신호 패드로부터 정렬 신호(또는 정렬 전압)를 전달받아 상기 정렬 신호를 제2 전극(EL2)으로 인가할 수 있다. 이에 따라, 제2 전극(EL2)은 발광 소자들(LD)의 정렬을 위한 제2 정렬 전극(또는 제2 정렬 배선)으로 기능할 수 있다. 상기 화소 영역(PXA)에 발광 소자들(LD)을 정렬한 이후, 제6 연결 배선(CNL6)은 상기 제2 정렬 신호 패드와 전기적으로 분리될 수 있다. 이때, 제6 연결 배선(CNL6)은 대응하는 컨택 홀(CH)을 통해 제2 전원 라인(PL2)과 전기적으로 연결되고, 상기 제2 전원 라인(PL2)으로부터 제2 구동 전원(VSS)의 전압이 상기 제6 연결 배선(CNL6)을 통해 제2 전극(EL2)으로 전달될 수 있다. 이에 따라, 제2 전극(EL2)은 발광 소자들(LD)을 구동하는 구동 전극으로 기능할 수 있다.
제6 연결 배선(CNL6)은 제1 방향(DR1)으로 연장될 수 있다. 제6 연결 배선(CNL6)은 상기 화소(PXL) 및 그에 인접한 화소들(PXL)에 공통으로 제공될 수 있다. 이에 따라, 제1 방향(DR1)으로 동일한 화소 행, 일 예로, 첫 번째 화소 행에 배치된 복수의 화소들(PXL)은 제6 연결 배선(CNL6)에 공통으로 연결될 수 있다.
제2 전극(EL2)은 제6 연결 배선(CNL6)으로부터 제2 방향(DR2)으로 분기될 수 있다. 제2 전극(EL2)은 제6 연결 배선(CNL6)과 일체로 제공될 수 있다. 이에 따라, 제2 전극(EL2)과 제6 연결 배선(CNL6)은 전기적 및/또는 물리적으로 서로 연결될 수 있다. 이 경우, 제6 연결 배선(CNL6)이 제2 전극(EL2)의 일 영역이거나 상기 제2 전극(EL2)이 상기 제6 연결 배선(CNL6)의 일 영역일 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니며, 실시예에 따라, 제2 전극(EL2)과 제6 연결 배선(CNL6)은 서로 개별적으로 형성되어 별도의 연결 수단 등을 통해 전기적으로 서로 연결될 수도 있다.
제1 전극(EL1)으로 인가된 정렬 신호와 제2 전극(EL2)으로 인가된 정렬 신호는 제1 및 제2 전극들(EL1, EL2)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 전극(EL1)으로 인가된 정렬 신호와 제2 전극(EL2)으로 인가된 정렬 신호 중 적어도 하나의 정렬 신호는 교류 신호일 수 있으나, 본 발명이 이에 한정되는 것은 아니다.
본 발명의 일 실시예에 있어서, 제1 전극(EL1)은 애노드 전극일 수 있으며, 제2 전극(EL2)이 캐소드 전극일 수 있다.
제1 전극(EL1)과 제2 전극(EL2)은 상기 화소 영역(PXA)의 제2 영역(A2)의 발광 영역(EMA) 내에 위치할 수 있다. 상기 발광 영역(EMA)은 상기 화소 영역(PXA) 내에서 광이 최종적으로 방출되는 영역일 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 상에는 버퍼층(BFL)이 제공 및/또는 형성될 수 있다. 상기 버퍼층(BFL)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 버퍼층(BFL)과 동일한 구성일 수 있다. 버퍼층(BFL)은 제1 전극(EL1)의 일부 및 제2 전극(EL2)의 일부를 외부로 노출할 수 있다.
버퍼층(BFL) 상에는 발광 소자들(LD)이 배치될 수 있다.
발광 소자들(LD) 각각은, 무기 결정 구조의 재료를 이용한 초소형의 일 예로, 나노 스케일 내지 마이크로 스케일 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은 식각 방식으로 제조된 초소형의 발광 다이오드이거나 성장 방식으로 제조된 초소형의 발광 다이오드일 수 있다.
상기 화소 영역(PXA)에는 적어도 2개 내지 수십개의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있으나, 상기 발광 소자들(LD)의 개수가 이에 한정되는 것은 아니다. 실시예에 따라, 상기 화소 영역(PXA)에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다. 발광 소자들(LD)은 상기 화소 영역(PXA)의 발광 영역(EMA)에 위치할 수 있다.
발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 연장 방향(또는 길이(L) 방향)이 제1 방향(DR1)에 평행하도록 제1 전극(EL1)과 제2 전극(EL2) 사이의 버퍼층(BFL) 상에 정렬될 수 있다. 발광 소자들(LD)은 용액 내에서 분사된 형태로 마련되어 상기 화소 영역(PXA)에 투입될 수 있다.
발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 각각의 화소(PXL)의 화소 영역(PXA)에 투입될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 상기 화소 영역(PXA)에 공급될 수 있다. 이때, 상기 화소 영역(PXA)에 제공된 제1 및 제2 전극들(EL1, EL2) 각각에 대응하는 정렬 신호가 인가되면, 제1 및 제2 전극들(EL1, EL2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다.
발광 소자들(LD)이 정렬된 이후에는 용매를 휘발시키거나 이외의 다른 방식으로 제거하여 각각의 화소(PXL)의 화소 영역(PXA)에 발광 소자들(LD)이 최종적으로 정렬 및/또는 제공될 수 있다.
뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)의 적어도 일측을 둘러싼 주변 영역에 위치할 수 있다. 여기서, 상기 주변 영역은 광이 방출되지 않는 비발광 영역(NEMA)으로, 화소 영역(PXA)의 제2 영역(A2)의 일 영역일 수 있다. 뱅크(BNK)는 상기 제2 영역(A2)에만 제공 및/또는 형성될 수 있다. 평면 상에서 볼 때, 상기 뱅크(BNK)는 상기 발광 영역(EMA) 내에 정렬된 발광 소자들(LD)을 에워싸는(또는 둘러싸는) 형태로 제공될 수 있다. 또는 상기 뱅크(BNK)는, 평면 상에서 볼 때, 상기 발광 영역(EMA)에 위치한 제1 및 제2 전극들(EL1, EL2)의 적어도 일부를 에워싸는(또는 둘러싸는) 형태로 제공될 수 있다.
뱅크(BNK)는 해당 화소(PXL)와 그에 인접한 화소들(PXL) 각각의 발광 영역(EMA)을 정의(또는 구획)하는 구조물일 수 있다. 또한, 뱅크(BNK)는 화소 영역(PXA)에 발광 소자들(LD)을 정렬할 때 상기 발광 소자들(LD)의 정렬 위치를 유도할 수 있다. 이러한 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질을 포함하도록 구성되어 해당 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 실시예에 따라, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides rein) 등을 포함할 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예에 따라, 해당 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 형성될 수도 있다. 뱅크(BNK)는 상기 화소 영역(PXA)의 제2 영역(A2)에 제공된 버퍼층(BFL) 상에 제공 및/또는 형성될 수도 있다.
발광 소자들(LD) 상에는 각각 층간 절연층(ILD, INSP)이 제공될 수 있다. 층간 절연층(ILD, INSP)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 층간 절연층(ILD)과 동일한 구성일 수 있다. 층간 절연층(ILD, INSP)은 단일막 또는 다중막으로 구성될 수 있으며, 적어도 하나의 무기 재료를 포함한 무기 절연막 또는 적어도 하나의 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
발광 영역(EMA) 내에서, 층간 절연층(ILD, INSP)은 발광 소자들(LD) 상에 제공 및/또는 형성되어 상기 발광 소자들(LD) 각각의 외주면(또는 표면)을 부분적으로 커버하며 상기 발광 소자들(LD)의 양 단부를 외부로 노출할 수 있다. 층간 절연층(ILD, INSP)은 발광 소자들(LD) 각각을 더욱 고정시킬 수 있다. 층간 절연층(ILD, INSP)은 외부의 산소 및 수분 등으로부터 발광 소자들(LD) 각각의 활성층(12) 보호에 유리한 무기 절연막을 포함할 수 있다. 다만, 본 발명이 이에 한정되는 것은 아니다. 발광 소자들(LD)이 적용되는 표시 장치의 설계 조건 등에 따라 층간 절연층(ILD, INSP)은 유기 재료를 포함한 유기 절연막으로 구성될 수도 있다.
상기 화소 영역(PXA)에 발광 소자들(LD)의 정렬이 완료된 이후 상기 발광 소자들(LD) 상에 층간 절연층(ILD, INSP)을 형성함으로써, 상기 발광 소자들(LD)이 정렬된 위치에서 이탈하는 것을 방지할 수 있다. 층간 절연층(ILD, INSP)의 형성 이전에, 도 9에 도시된 바와 같이, 버퍼층(BFL)과 발광 소자들(LD) 사이에 빈 틈(또는 공간)이 존재할 경우, 상기 빈 틈은 상기 층간 절연층(ILD, INSP)을 형성하는 과정에서 상기 층간 절연층(ILD, INSP)으로 채워질 수도 있다. 이에 따라, 층간 절연층(ILD, INSP)은 상기 버퍼층(BFL)과 발광 소자들(LD) 사이의 빈 틈을 채우는 데에 유리한 유기 절연막으로 구성될 수 있다.
또한, 층간 절연층(ILD, INSP)은 상기 발광 영역(EMA)을 둘러싸는 주변 영역, 일 예로, 비발광 영역(NEMA)에도 제공될 수 있다. 이 경우, 상기 층간 절연층(ILD, INSP)은 상기 제2 영역(A2)의 비발광 영역(NEMA)에 위치한 게이트 절연층(GI) 상에 제공 및/또는 형성될 수 있다.
상기 화소 영역(PXA)의 발광 영역(EMA)에서, 층간 절연층(ILD, INSP)은 발광 소자들(LD) 각각의 일면, 일 예로, 상면 일부를 커버하며 상기 발광 소자들(LD) 각각의 양 단부를 노출할 수 있다. 상기 발광 영역(EMA)에 제공된 층간 절연층(ILD, INSP)은 상기 발광 소자들(LD) 상에만 위치하여 상기 발광 영역(EMA)에 인접한 비발광 영역(EMA)에 위치한 층간 절연층(ILD, INSP)과 독립된 형태의 절연 패턴으로 제공될 수 있다. 이하의 실시예에서는, 편의를 위해, 발광 소자들(LD) 상에 각각 제공되어 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출하는 층간 절연층(ILD, INSP)을 "절연 패턴(INSP)"으로 명명한다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 제1 및 제2 전극들(EL1, EL2) 각각과 발광 소자들(LD)을 전기적으로 더욱 안정되게 연결하는 구성일 수 있다. 제1 및 제2 컨택 전극들(CNE1, CNE2)은 상술한 층간 절연층(ILD, INSP)의 형성 이후에 기판(SUB) 상에 제공 및/또는 형성되는 제4 도전층(CL4)일 수 있다. 본 발명의 일 실시예에 있어서, 제1 및 제2 컨택 전극들(CNE1, CNE2)은 상기 비표시 영역(NDA)에 제공된 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2)과 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다.
제1 컨택 전극(CNE1)은 상기 제2 영역(A2)에 위치한 버퍼층(BFL) 상에 제공되며 외부로 노출된 제1 전극(EL1)과 연결될 수 있다. 또한, 제1 컨택 전극(CNE1)은 발광 소자들(LD) 각각의 양 단부 중 일 단부와 연결될 수 있다. 제1 전극(EL1)으로 인가된 소정의 신호가 제1 컨택 전극(CNE1)을 통해 발광 소자들(LD) 각각의 일 단부로 전달될 수 있다.
제2 컨택 전극(CNE2)은 상기 제2 영역(A2)에 위치한 버퍼층(BFL) 상에 제공되며 외부로 노출된 제2 전극(EL2)과 연결될 수 있다. 또한, 제2 컨택 전극(CNE2)은 발광 소자들(LD) 각각의 양 단부 중 나머지 단부와 연결될 수 있다. 제2 전극(EL2)으로 인가된 소정의 신호가 상기 제2 컨택 전극(CNE2)을 통해 발광 소자들(LD) 각각의 나머지 단부로 전달될 수 있다.
평면 상에서 볼 때, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각은 제2 방향(DR2)으로 연장된 바(bar) 형상을 가질 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 형상은 발광 소자들(LD) 각각과 전기적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 및 제2 컨택 전극들(CNE1, CNE2) 각각의 형상은 그 하부에 배치된 전극들과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2)은 상기 화소 영역(PXA)의 발광 영역(EMA) 내에 위치할 수 있다.
제1 및 제2 컨택 전극들(CNE1, CNE2) 상에 제1 및 제2 절연층들(INS1, INS2)이 순차적으로 제공 및/또는 형성될 수 있다. 상기 제1 절연층(INS1)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 제1 절연층(INS1)과 동일한 구성일 수 있고, 상기 제2 절연층(INS2)은 상기 제1 영역(A1)에 위치한 제2 절연층(INS2)과 동일한 구성일 수 있다. 제1 및 제2 절연층들(INS1, INS2) 각각은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다. 일 예로, 제1 및 제2 절연층들(INS1, INS2) 중 적어도 하나의 절연층은 적어도 하나의 무기 절연막 또는 적어도 하나의 유기 절연막이 교번하여 적층된 구조를 가질 수 있다. 제2 절연층(INS2)은 표시 소자부(DPL)를 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD)을 포함한 표시 소자부(DPL)로 유입되는 것을 차단하는 봉지층일 수 있다.
제2 절연층(INS2) 상에는 광 변환 패턴층(LCP)이 제공 및/또는 형성될 수 있다. 광 변환 패턴층(LCP)은 상기 화소 영역(PXA)의 발광 영역(EMA) 내에 위치할 수 있다. 광 변환 패턴층(LCP)은 컬러 변환층(CCL) 및 컬러 필터(CF)를 포함할 수 있다.
컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 컬러 필터(CF)는 상기 특정 색상의 광을 선택적으로 투과시킬 수 있다.
컬러 변환층(CCL)은, 상기 화소(PXL)에 배치된 상기 발광 소자들(LD)에서 방출되는 광을 특정 색의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 상기 화소(PXL)가 적색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 다른 예로, 상기 화소(PXL)가 녹색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 또 다른 예로, 상기 화소(PXL)가 청색 화소인 경우, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다.
컬러 변환층(CCL) 상에 제3 절연층(INS3)이 제공 및/또는 형성될 수 있다. 제3 절연층(INS3)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치하는 제3 절연층(INS3)과 동일한 구성일 수 있다. 제3 절연층(INS3)은 제2 절연층(INS2)과 동일한 물질을 포함하거나 상기 제2 절연층(INS2)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다. 일 예로, 제3 절연층(INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막을 포함할 수 있다.
컬러 필터(CF)는 제3 절연층(INS3) 상에 제공 및/또는 형성될 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)과 함께 광 변환 패턴층(LCP)을 구성하며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상술한 컬러 필터(CF)는 컬러 변환층(CCL)과 대응되도록 상기 화소 영역(PXA)의 발광 영역(EMA) 내에 제공될 수 있다.
상기 컬러 필터(CF) 상에는 제4 절연층(INS4)이 제공될 수 있다. 상기 제4 절연층(INS4)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 제4 절연층(INS4)과 동일한 구성일 수 있다. 제4 절연층(INS4)은 상기 화소 영역(PXA)의 제2 영역(A2)에서 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키는 평탄화층일 수 있다.
상기 화소(PXL)의 화소 회로(PXC)에 포함된 제1 트랜지스터(T1)에 의해 제1 전원 라인(PL1)으로부터 상기 화소 회로(PXC)를 경유하여 제2 전원 라인(PL2)으로 구동 전류가 흐르는 경우, 상기 구동 전류는 제6 트랜지스터(T6) 및 상부 전극(UE)을 통해 상기 화소(PXL)의 발광 유닛(도 6a 내지 도 6c의 "EMU" 참고)으로 유입될 수 있다. 일 예로, 상부 전극(UE) 및 대응하는 컨택 홀(CH)을 통해 제1 전극(EL1)으로 구동 전류가 공급되고, 상기 구동 전류는 발광 소자들(LD)을 경유하여 제2 전극(EL2)으로 흐르게 된다. 이에 따라, 발광 소자들(LD) 각각은 분배된 전류에 대응하는 휘도로 발광할 수 있다.
상술한 바와 같이, 화소(PXL)의 화소 회로부(PCL)와 표시 소자부(DPL) 각각은 기판(SUB)의 일면 상에 제공 및/또는 형성되는 적어도 하나 이상의 도전층과 적어도 하나 이상의 절연층을 포함한 다중층으로 제공될 수 있다. 화소 회로부(PCL)의 적어도 한 층과 표시 소자부(DPL)의 적어도 한 층은 동일한 층에 제공될 수 있고, 서로 동일 재료를 포함할 수 있으며, 서로 동일 공정으로 형성될 수 있다.
또한, 상술한 실시예에 따르면, 화소 회로부(PCL)에 포함된 구성들과 표시 소자부(DPL)에 포함된 구성들을 동일 공정으로 형성함으로써, 상기 화소 회로부(PCL)와 상기 표시 소자부(DPL)를 각각 별도의 공정으로 형성하는 기존의 표시 장치에 비하여 마스크 수가 줄어들어 제조 공정이 단순해진 표시 장치가 제공될 수 있다. 표시 장치의 제조 공정이 단순해질 경우, 상기 표시 장치의 제조 비용이 줄어들 수 있다.
추가적으로, 상술한 실시예에 따르면, 발광 소자들(LD)을 원하는 영역(또는 목적하는 영역), 일 예로, 상기 화소(PXL)의 화소 영역(PXA)에서 표시 소자부(DPL)가 위치하는 제2 영역(A2)에 집중적으로 정렬시킴으로써, 상기 화소(PXL)에서의 발광 소자들(LD)의 정렬 분포와 인접한 화소들(PXL)에서의 발광 소자들(LD)의 정렬 분포가 균일해질 수 있다. 이 경우, 표시 장치는 전(全) 영역에 걸쳐 균일한 출광 분포를 가질 수 있다.
이에 더하여, 상술한 실시예에 따르면, 발광 소자들(LD)을 목적하는 영역에 집중적으로 정렬시킬 경우, 미정렬되는 발광 소자들(LD)의 수를 감소시킬 수 있다. 이를 통해, 발광 소자들(LD)의 손실을 최소화할 수 있으며, 발광 소자들(LD)이 원하지 않는 영역에 정렬되는 비정상적인 정렬 불량이 방지될 수 있다.
도 10a 내지 도 10m은 도 8에 도시된 표시 장치의 제조 방법을 순차적으로 나타낸 단면도들이다.
이하에서는, 도 10a 내지 도 10m을 참조하여 도 8에 도시된 본 발명의 일 실시예에 따른 표시 장치를 제조 방법에 따라 순차적으로 설명한다.
도 1 내지 도 5, 도 7, 도 8, 및 도 10a를 참조하면, 기판(SUB)을 제공한다.
기판(SUB) 상의 제1 영역(A1)과 제2 영역(A2)에 각각 반사율이 높은 도전성 물질(또는 재료)로 이루어진 제1 도전층(CL1)을 형성한다.
상기 제1 영역(A1)의 제1 도전층(CL1)은 화소 회로부(PCL)에 포함된 도전층들 중 기판(SUB) 상에 위치한 첫 번째 도전층일 수 있으며, 상기 제2 영역(A2)의 제1 도전층(CL1)은 표시 소자부(DPL)에 포함된 도전층들 중 기판(SUB) 상에 위치한 첫 번째 도전층일 수 있다.
화소 회로부(PCL)의 제1 도전층(CL1)과 표시 소자부(DPL)의 제1 도전층(CL1)은 동일한 층에 제공되고, 동일 재료를 포함하며, 동일 공정으로 형성될 수 있다.
화소 회로부(PCL)의 제1 도전층(CL1)은 바텀 금속층(BML)을 포함할 수 있다. 표시 소자부(DPL)의 제1 도전층(CL1)은 제1 및 제2 전극들(EL1, EL2), 도전 패턴(CP), 및 제6 연결 배선(CNL6)을 포함할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a, 및 도 10b를 참조하면, 제1 도전층(CL1)을 포함한 기판(SUB) 상에 버퍼층(BFL)을 형성한다. 그리고, 버퍼층(BFL) 상에 반도체층(SCL)을 형성한다.
반도체층(SCL)은 실리콘, 즉, 아몰퍼스 실리콘으로 구성될 수 있으며, 또는 폴리 실리콘으로 구성될 수도 있다. 반도체층(SCL)이 아몰퍼스 실리콘으로 구성되는 경우, 레이저 등으로 결정화 과정을 더 수행할 수 있다.
실시예에 따라, 반도체층(SCL)은 인듐(In), 아연(Zn), 갈륨(Ga), 주석(Sn), 타이타늄(Ti), 알루미늄(Al), 하프늄(Hf), 지르코늄(Zr), 마그네슘(Mg) 등을 함유하는 이성분계 화합물(ABx), 삼성분계 화합물(ABxCy), 사성분계 화합물(ABxCyDz) 등을 포함하는 반도체 산화물로 구성될 수 있다. 이들은 단독으로 또는 서로 조합되어 사용될 수 있다.
반도체층(SCL)은 화소(PXL)의 화소 영역(PXA)에 포함된 제1 영역(A1)에만 제공될 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 반도체층(SCL)은 상기 화소 영역(PXA)에 포함된 제2 영역(A2)에 제공될 수도 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10c를 참조하면, 반도체층(SCL)을 포함한 버퍼층(BFL) 상에 게이트 절연층(GI)을 형성한다. 상기 게이트 절연층(GI)은 상기 화소 영역(PXA)에서 발광 영역(EMA)을 제외한 영역에만 형성될 수 있다.
이어, 게이트 절연층(GI) 상에 제2 도전층(CL2)을 형성한다.
제2 도전층(CL2)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 스토리지 커패시터(Cst)의 하부 전극(LE), 제1 내지 제3 게이트 전극들(GE1 ~ GE3), 초기화 전원 라인(IPL), 제어 라인(CLi), 및 스캔 라인(Si)을 포함할 수 있다.
제1 게이트 전극(GE1)과 중첩된 반도체층(SCL)의 일 영역은 제1 액티브 패턴(ACT1)이 될 수 있다. 제1 게이트 전극(GE1)과 중첩되지 않는 제1 액티브 패턴(ACT1)의 양 측부는 제1 소스 영역(SE1)과 제1 드레인 영역(DE1)이 될 수 있다. 제1 액티브 패턴(ACT1), 제1 게이트 전극(GE1), 제1 소스 영역(SE1), 및 제1 드레인 영역(DE1)은 제1 트랜지스터(T1)를 구성할 수 있다.
제2 게이트 전극(GE2)과 중첩되는 반도체층(SCL)의 일 영역은 제2 액티브 패턴(ACT2)이 될 수 있다. 제2 게이트 전극(GE2)과 중첩되지 않는 제2 액티브 패턴(ACT2)의 양 측부는 제2 소스 영역(SE2)과 제2 드레인 영역(DE2)이 될 수 있다. 제2 액티브 패턴(ACT2), 제2 게이트 전극(GE2), 제2 소스 영역(SE2), 및 제2 드레인 영역(DE2)은 제2 트랜지스터(T2)를 구성할 수 있다.
제3 게이트 전극(GE3)과 중첩되는 반도체층(SCL)의 일 영역은 제3 액티브 패턴(ACT3)이 될 수 있다. 제3 게이트 전극(GE3)과 중첩되지 않는 제3 액티브 패턴(ACT3)의 양 측부는 제3 소스 영역(SE3)과 제3 드레인 영역(DE3)이 될 수 있다. 제3 액티브 패턴(ACT3), 제3 게이트 전극(GE3), 제3 소스 영역(SE3), 및 제3 드레인 영역(DE3)은 제3 트랜지스터(T3)를 구성할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10d를 참조하면, 상기 화소 영역(PXA)의 제2 영역(A2)의 버퍼층(BFL) 상에 뱅크(BNK)를 형성한다. 뱅크(BNK)는 상기 제2 영역(A2)에서 주변 영역인 비발광 영역(도 9의 "NEMA" 참고)에 위치할 수 있다. 뱅크(BNK)는, 평면 상에서 볼 때, 상기 발광 영역(EMA)에 위치한 제1 및 제2 전극들(EL1, EL2)의 적어도 일측을 둘러싸는 형태로 제공될 수 있다.
뱅크(BNK)는 상기 비발광 영역(NEMA)에 제공되어 상기 화소 영역(PXA)에 발광 소자들(LD)을 정렬할 때 상기 발광 소자들(LD)의 정렬 위치를 유도할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10e를 참조하면, 도전 패턴(CP) 및 제6 연결 배선(CNL6)을 통해 제1 전극(EL1) 및 제2 전극(EL2)에 각각 대응하는 정렬 신호(또는 정렬 전압)를 인가하여 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이에 전계를 형성한다. 이때, 제1 정렬 신호 패드로부터의 정렬 신호가 도전 패턴(CP)을 통해 제1 전극(EL1)으로 전달되고, 제2 정렬 신호 패드로부터의 정렬 신호가 제6 연결 배선(CNL6)을 통해 제2 전극(EL2)으로 전달될 수 있다.
제1 전극(EL1)과 제2 전극(EL2) 각각은 상기 화소 영역(PXA)의 제2 영역(A2)에 발광 소자들(LD)을 정렬하기 위한 정렬 전극(또는 정렬 배선)일 수 있다.
제1 전극(EL1) 및 제2 전극(EL2) 각각에 소정의 전압과 주기를 구비한 교류 전원 또는 직류 전원의 정렬 신호(또는 정렬 전압)를 인가하는 경우, 제1 전극(EL1) 및 제2 전극(EL2) 사이에 상기 제1 및 제2 전극들(EL1, EL2) 각각의 전위 차에 따른 전계가 형성될 수 있다. 제1 및 제2 전극들(EL1, EL2) 사이에 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 혼합액을 상기 화소 영역(PXA)에 투입한다. 일 예로, 상기 제2 영역(A2)의 버퍼층(BFL) 상에 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 용매를 상기 화소 영역(PXA)에 투입할 수 있다. 여기서, 용매는, 아세톤, 물, 알코올, 및 톨루엔 중 어느 하나 이상일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 예를 들어, 용매는 잉크 또는 페이스트의 형태일 수 있다. 발광 소자들(LD)을 상기 화소 영역(PXA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
발광 소자들(LD)을 투입한 이후에 용매는 제거될 수 있다.
발광 소자들(LD)을 상기 화소 영역(PXA)에 투입할 경우, 제1 및 제2 전극들(EL1, EL2) 사이에 형성된 전계로 인해 발광 소자들(LD)의 자가 정렬이 유도될 수 있다. 이에 따라, 제1 전극(EL1)과 제2 전극(EL2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 구체적으로, 발광 소자들(LD) 각각은 상기 화소 영역(PXA)의 제2 영역(A2)에서 뱅크(BNK)에 의해 둘러싸인 발광 영역(EMA)에 위치한 버퍼층(BFL)상에 정렬될 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10f를 참조하면, 발광 소자들(LD)이 정렬된 기판(SUB) 상에 절연 물질층을 도포한 후, 마스크를 이용한 공정을 진행하여 복수의 컨택 홀들(CH)을 포함한 층간 절연층(ILD)을 형성한다.
상술한 공정에 의해, 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하여 바텀 금속층(BML)의 일부, 제1 및 제2 전극들(EL1, EL2) 각각의 일부, 및 제6 연결 배선(CNL6)의 일부를 각각 노출하는 컨택 홀들(CH), 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하여 제1 내지 제3 소스 영역들(SE1 ~ SE3) 각각의 일부를 노출하는 컨택 홀들(CH), 제1 내지 제3 드레인 영역들(DE1 ~ DE3) 각각의 일부를 노출하는 컨택 홀들(CH)이 형성될 수 있다.
또한, 상술한 공정에 의해, 층간 절연층(ILD)을 관통하여 스캔 라인(Si)의 일부, 제어 라인(CLi)의 일부, 및 초기화 전원 라인(IPL)의 일부를 각각 노출하는 컨택 홀들(CH)이 형성될 수 있다.
추가적으로, 상술한 공정에 의해, 층간 절연층(ILD)을 관통하여 제1 내지 제3 게이트 전극들(GE1 ~ GE3) 각각의 일부를 노출하는 컨택 홀들(CH)이 형성될 수 있다.
이에 더하여, 상술한 공정에 의해 상기 화소 영역(PXA)의 제2 영역(A2)의 발광 영역(EMA)에 위치한 버퍼층(BFL)의 일면이 적어도 외부로 노출될 수 있다.
상술한 공정에 의해 제조된 층간 절연층(ILD)은 상기 제2 영역(A2)에서 뱅크(BNK) 및 발광 소자들(LD) 상에 각각 형성되어 상기 뱅크(BNK) 및 상기 발광 소자들(LD)을 완전히 커버할 수 있다.
추가적으로 상술한 공정에 의해, 상기 화소(PXL)가 그에 인접한 화소들(PXL)로부터 독립적으로(또는 개별적으로) 구동될 수 있도록 도전 패턴(CP)의 일부 또는 제1 전극(EL1)의 일부를 제거하여 상기 도전 패턴(CP)과 상기 제1 전극(EL1)으로 전기적으로 분리한다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10g를 참조하면, 층간 절연층(ILD) 상에 제3 도전층(CL3)을 형성한다.
제3 도전층(CL3)은 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 제1 내지 제5 연결 배선들(CNL1 ~ CNL5) 및 스토리지 커패시터(Cst)의 상부 전극(UE)을 포함할 수 있다. 또한, 제3 도전층(CL3)은 상기 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2)에 걸쳐 위치한 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2)을 포함할 수 있다. 추가적으로, 제3 도전층(CL3)은 비표시 영역(NDA)에 위치한 제1 내지 제3 팬아웃 라인들(FOL1 ~ FOL3)과 제1-1 내지 제3-1 패드 전극들(PD1_1 ~ PD3_1)을 포함할 수 있다.
데이터 라인(Dj)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 드레인 영역(DE2)과 전기적으로 연결될 수 있다. 데이터 라인(Dj)은 비표시 영역(NDA)의 제1 팬아웃 라인(FOL1) 및 제1-1 패드 전극(PD1_1)과 일체로 제공될 수 있다.
제1 전원 라인(PL1)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 드레인 영역(DE1)과 전기적으로 연결될 수 있다. 제1 전원 라인(PL1)은 비표시 영역(NDA)의 제2 팬아웃 라인(FOL2) 및 제2-1 패드 전극(PD2_1)과 일체로 제공될 수 있다.
제2 전원 라인(PL2)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제6 연결 배선(CNL6)과 전기적으로 연결될 수 있다. 제2 전원 라인(PL2)은 비표시 영역(NDA)의 제3 팬아웃 라인(FOL3) 및 제3-1 패드 전극(PD3_1)과 일체로 제공될 수 있다.
상부 전극(UE)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 전기적으로 연결될 수 있다. 또한, 상부 전극(UE)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 소스 영역(SE1) 및 제3 소스 영역(SE3) 각각과 전기적으로 연결될 수 있다. 추가적으로, 상부 전극(UE)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 전극(EL1)과 전기적으로 연결될 수 있다.
제1 연결 배선(CNL1)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 스캔 라인(Si) 및 제2 게이트 전극(GE2) 각각과 전기적으로 연결될 수 있다.
제2 연결 배선(CNL2)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제2 소스 영역(SE)과 전기적으로 연결되고, 상기 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제1 게이트 전극(GE1)과 전기적으로 연결될 수 있다.
제3 연결 배선(CNL3)은 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제3 게이트 전극(GE3)과 전기적으로 연결되고, 상기 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 제어 라인(CLi)과 전기적으로 연결될 수 있다.
제4 연결 배선(CNL4)은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제3 드레인 영역(DE3)과 전기적으로 연결되고, 상기 층간 절연층(ILD)을 관통하는 컨택 홀(CH)을 통해 초기화 전원 라인(IPL)과 전기적으로 연결될 수 있다.
제5 연결 배선(CNL5)은 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀(CH)을 통해 바텀 금속층(BML)과 전기적으로 연결되고, 상기 층간 절연층(ILD) 및 상기 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀(CH)을 통해 제1 소스 영역(SE1)과 전기적으로 연결될 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10h를 참조하면, 마스크를 이용한 공정을 진행하여 상기 화소 영역(PXA)의 제2 영역(A2)에 포함된 발광 영역(EMA)에 절연 패턴(INSP)을 형성하고, 상기 제2 영역(A2)의 비발광 영역(NEMA)에 위치한 뱅크(BNK) 상에 위치한 층간 절연층(ILD)을 제거한다.
절연 패턴(INSP)은 상기 발광 영역(EMA) 내에서 발광 소자들(LD) 각각의 일면, 일 예로, 제3 방향(DR3)으로 상면에 위치하며 상기 발광 소자들(LD) 각각의 양 단부를 외부로 노출할 수 있다. 절연 패턴(INSP)은 도 10f를 참고하여 설명한 층간 절연층(ILD)과 동일 재료를 포함할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10i를 참조하면, 비표시 영역(NDA) 및 상기 발광 영역(EMA)에 제4 도전층(CL4)을 형성한다.
상기 비표시 영역(NDA)의 제4 도전층(CL4)은 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2)을 포함할 수 있다. 제1-2 패드 전극(PD1_2)은 외부로 노출된 제1-1 패드 전극(PD1_1) 상에 직접 배치되어 상기 제1-1 패드 전극(PD1_1)과 연결될 수 있다. 제2-2 패드 전극(PD2_2)은 외부로 노출된 제2-1 패드 전극(PD2_1) 상에 직접 배치되어 상기 제2-1 패드 전극(PD2_1)과 연결될 수 있다. 제3-2 패드 전극(PD3_2)은 외부로 노출된 제3-1 패드 전극(PD3_1) 상에 직접 배치되어 상기 제3_1 패드 전극(PD3_1)과 연결될 수 있다.
제1 컨택 전극(CNE1)은 상기 발광 영역(EMA)의 버퍼층(BFL) 상에 제공되며, 제1 전극(EL1) 및 발광 소자들(LD) 각각의 양 단부 중 하나의 단부와 중첩할 수 있다. 제1 컨택 전극(CNE1)은 외부로 노출된 제1 전극(EL1)과 연결되고 발광 소자들(LD) 각각의 하나의 단부와 연결될 수 있다.
제2 컨택 전극(CNE2)은 상기 발광 영역(EMA)의 버퍼층(BFL) 상에 제공되며, 제2 전극(EL2) 및 발광 소자들(LD) 각각의 양 단부 중 나머지 단부와 중첩할 수 있다. 제2 컨택 전극(CNE2)은 외부로 노출된 제2 전극(EL2)과 연결되고 발광 소자들(LD) 각각의 나머지 단부와 연결될 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10j를 참조하면, 상기 제4 도전층(CL4) 상에 제1 절연층(INS1)을 형성하고, 그 상부에 차광층(LBL)을 형성한다.
제1 절연층(INS1)은 상기 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2)에만 제공되며, 비표시 영역(NDA)에 제공되지 않을 수 있다. 이에 따라, 상기 비표시 영역(NDA)에 위치한 제4 도전층(CL4)인 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2)이 외부로 노출될 수 있다.
제1 절연층(INS1)은 상기 화소 영역(PXA)의 제1 영역(A1)에서 제4 도전층(CL4)에 해당하는 데이터 라인(Dj), 상부 전극(UE), 제1 및 제2 전원 라인들(PL1, PL2), 제1 내지 제5 연결 배선들(CNL1 ~ CNL5) 상에 각각 제공되어 상기 제4 도전층(CL4)을 보호할 수 있다.
또한, 제1 절연층(INS1)은 상기 화소 영역(PXA)의 제2 영역(A2)에서 제4 도전층(CL4)에 해당하는 제1 및 제2 컨택 전극들(CNE1, CNE2) 상에 제공되어 상기 제1 및 제2 컨택 전극들(CNE1, CNE2)을 보호할 수 있다.
차광층(LBL)은 상기 화소 영역(PXA)의 제1 영역(A1)의 제1 절연층(INS1) 상에 제공될 수 있다. 또한, 차광층(LBL)은 상기 화소 영역(PXA)의 제2 영역(A2)에서 발광 소자들(LD)이 정렬되어 광을 방출하는 발광 영역(EMA)을 제외한 나머지 영역, 일 예로, 비발광 영역(NEMA)의 제1 절연층(INS1) 상에 제공될 수 있다.
차광층(LBL)은 상기 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있으며, 일 예로, 블랙 매트릭스를 포함할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10k를 참조하면, 차광층(LBL) 및 제1 절연층(INS1) 상에 제2 절연층(INS2)을 형성한다.
이어, 제2 절연층(INS2) 상에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 형성한다. 컬러 변환층(CCL)은 상기 화소 영역(PXA)의 발광 영역(EMA)과 대응되도록 상기 제2 영역(A2)의 제2 절연층(INS2) 상에 제공될 수 있다.
연속하여, 컬러 변환층(CCL)을 포함한 제2 절연층(INS2) 상에 제3 절연층(INS3)을 형성한다. 제2 및 제3 절연층들(INS2, INS3)은 무기 재료를 포함한 무기 절연막 또는 유기 재료를 포함한 유기 절연막일 수 있다.
제2 및 제3 절연층들(INS2, INS3)은 비표시 영역(NDA)을 제외한 상기 화소 영역(PXA)에 제공될 수 있다. 상기 비표시 영역(NDA)에 위치한 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2)은 외부로 노출될 수 있다. 외부로 노출된 제1-2 내지 제4-2 패드 전극들(PD1_2 ~ PD3_2) 각각은 칩 온 필름 또는 집적 회로 등으로 구현되는 구동부와 직접 연결될 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10l을 참조하면, 컬러 변환층(CCL) 상의 제3 절연층(INS3) 상에 컬러 필터(CF)를 형성한다. 컬러 필터(CF)는 컬러 변환층(CCL)에 대응되도록 제3 절연층(INS3)의 일 영역 상에 제공될 수 있다. 컬러 필터(CF)와 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출된 광을 특정 색으로 변환하고 이를 선택적으로 투과시키는 광 변환 패턴층(LCP)을 구성할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 10a 내지 도 10m을 참조하면, 제3 절연층(INS3) 상에 제4 절연층(INS4)을 형성한다. 제4 절연층(INS4)은 상기 화소 영역(PXA)에만 제공될 수 있다.
상술한 제조 공정을 통해 형성된 표시 장치에서는, 화소 회로부(PCL)와 표시 소자부(DPL)를 동일 기판(SUB)의 일면 상에 배치하여 상기 화소 회로부(PCL) 상에 상기 표시 소자부(DPL)를 배치하는 기존의 표시 장치에 비하여 두께가 얇아질 수 있다.
또한, 상술한 제조 공정을 통해 형성된 표시 장치는 화소 회로부(PCL)에 포함된 구성들과 표시 소자부(DPL)에 포함된 구성들을 동일 공정으로 형성함으로써 상기 화소 회로부(PCL)와 상기 표시 소자부(DPL)를 각각 별도의 공정으로 형성하는 기존의 표시 장치에 비하여 마스크 수가 줄어들어 제조 공정이 단순해질 수 있으며 제조 비용이 줄어들 수 있다.
도 11a 내지 도 11l은 도 8에 도시된 표시 장치의 다른 제조 방법을 순차적으로 나타낸 개략적인 단면도들이다.
도 11a 내지 도 11l에 있어서, 상술한 실시예와 중복된 설명을 피하기 위하여 상술한 일 실시예와 상이한 점을 위주로 설명한다. 본 실시예에서 특별히 설명하지 않은 부분은 상술한 일 실시예에 따르며, 상술한 일 실시예와 동일한 번호는 동일한 구성 요소를 나타내고, 상술한 일 실시예와 유사한 번호는 유사한 구성 요소를 나타낸다.
도 11a 내지 도 11e에 도시된 표시 장치의 제조 방법은 도 10a 내지 도 10e에 도시된 표시 장치의 제조 방법과 실질적으로 동일할 수 있다. 이에, 중복된 설명을 피하기 위하여 도 11a 내지 도 11e의 표시 장치의 제조 방법에 대한 상세한 설명은 생략하기로 한다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11e를 참조하면, 기판(SUB) 상에 제1 도전층(CL1)을 형성하고, 상기 제1 도전층(CL1) 상에 버퍼층(BFL)을 형성하고, 상기 버퍼층(BFL) 상에 반도체층(SCL)을 형성하고, 상기 반도체층(SCL)을 포함한 상기 버퍼층(BFL) 상에 게이트 절연층(GI)을 형성하고, 상기 게이트 절연층(GI) 상에 제2 도전층(CL2)을 형성한다. 또한, 화소 영역(PXA)의 제2 영역(A2)에 뱅크(BNK)를 형성한다.
상기 제1 도전층(CL1)에 포함된 도전 패턴(CP) 및 제6 연결 배선(CNL6) 각각으로 대응하는 정렬 신호를 인가하여 상기 제1 도전층(CL1)에 포함된 제1 및 제2 전극들(EL1, EL2) 사이에 전계를 형성한다. 상기 전계가 형성된 상태에서 발광 소자들(LD)을 공급한 후 상기 제1 전극(EL1)과 상기 제2 전극(EL2) 사이의 버퍼층(BFL) 상에 발광 소자들(LD)을 정렬한다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11f를 참조하면, 발광 소자들(LD)이 정렬된 기판(SUB) 상에 절연 물질층을 도포한 후, 마스크를 이용한 공정을 진행하여 복수의 컨택 홀들(CH)을 포함한 층간 절연층(ILD)을 형성한다.
상술한 공정에 의해, 제1 도전층(CL1)에 포함된 바텀 금속층(BML)의 일부, 제1 전극(EL1)의 일부, 제2 전극(EL2)의 일부, 및 제6 연결 배선(CNL6)의 일부를 각각 노출하는 컨택 홀들(CH)이 형성될 수 있다. 또한, 상술한 공정에 의해, 반도체층(SCL)에 포함된 제1 내지 제3 소스 영역들(SE1 ~ SE3) 각각의 일부를 노출하는 컨택 홀들(CH), 상기 반도체층(SCL)에 포함된 제1 내지 제3 드레인 영역들(DE1 ~ DE3) 각각의 일부를 노출하는 컨택 홀들(CH)이 형성될 수 있다.
또한, 상술한 공정에 의해 제2 도전층(CL2)에 포함된 스캔 라인(Si)의 일부, 제어 라인(CLi)의 일부, 초기화 전원 라인(IPL)의 일부, 제1 내지 제3 게이트 전극들(GE1 ~ GE3) 각각의 일부를 각각 노출하는 컨택 홀들(CH)이 형성될 수 있다.
층간 절연층(ILD)은 화소 영역(PXA)의 제2 영역(A2)에 포함된 발광 영역(EMA)에서 발광 소자들(LD) 각각의 일면, 일 예로, 상부 면 상에 형성된다. 이에 따라, 상기 발광 소자들(LD) 각각의 양 단부가 외부로 노출될 수 있다.
상술한 공정에 의해, 상기 화소 영역(PXA)의 제1 영역(A1)에 위치한 층간 절연층(ILD)과 상기 제2 영역(A2)에서 발광 소자들(LD) 상에 위치한 층간 절연층(ILD)이 동일 공정으로 형성될 수 있다.
층간 절연층(ILD)을 형성하는 공정, 또는 그 전후에 실시되는 식각 공정 등을 통해 해당 화소(PXL)가 그에 인접한 화소들(PXL)로부터 독립적으로(또는 개별적으로) 구동될 수 있도록 제1 도전층(CL1)에 포함된 도전 패턴(CP)의 일부 또는 제1 전극(EL1)의 일부를 제거하여 상기 도전 패턴(CP)과 상기 제1 전극(EL1)으로 전기적으로 분리한다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11g를 참조하면, 층간 절연층(ILD) 상에 제3 도전층(CL3)을 형성한다.
제3 도전층(CL3)은 제1 내지 제5 연결 배선들(CNL1 ~ CNL5), 스토리지 커패시터(Cst)의 상부 전극(UE), 데이터 라인(Dj), 제1 및 제2 전원 라인들(PL1, PL2), 제1 내지 제3 팬아웃 라인들(FOL1 ~ FOL3), 제1-1 내지 제3-1 패드 전극들(PD1_1 ~ PD3_1)을 포함할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11h를 참조하면, 상기 화소 영역(PXA) 및 비표시 영역(NDA)에 제4 도전층(CL4)을 형성한다.
비표시 영역(NDA)의 제4 도전층(CL4)은 제1-2 내지 제3-2 패드 전극들(PD1_2 ~ PD3_2)을 포함할 수 있다. 화소 영역(PXA)의 제4 도전층(CL4)은 발광 영역(EMA)에 위치한 제1 및 제2 컨택 전극들(CNE1, CNE2)을 포함할 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11i를 참조하면, 상기 제4 도전층(CL4) 상에 제1 절연층(INS1)을 형성하고, 그 상부에 차광층(LBL)을 형성한다.
제1 절연층(INS1)은 상기 화소 영역(PXA)의 제1 및 제2 영역들(A1, A2)에만 제공되며, 비표시 영역(NDA)에 제공되지 않을 수 있다.
차광층(LBL)은 상기 화소 영역(PXA)의 제1 영역(A1)의 제1 절연층(INS1) 상에 제공될 수 있다. 또한, 차광층(LBL)은 상기 화소 영역(PXA)의 제2 영역(A2)에서 비발광 영역(도 9의 "NEMA" 참고)의 제1 절연층(INS1) 상에 제공될 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11j를 참조하면, 차광층(LBL) 및 제1 절연층(INS1) 상에 제2 절연층(INS2)을 형성한다.
이어, 제2 절연층(INS2) 상에 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 형성한다. 컬러 변환층(CCL)은 상기 화소 영역(PXA)의 발광 영역(EMA)과 대응되도록 상기 제2 영역(A2)의 제2 절연층(INS2) 상에 제공될 수 있다.
컬러 변환층(CCL)을 포함한 제2 절연층(INS2) 상에 제3 절연층(INS3)을 형성한다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11k를 참조하면, 컬러 변환층(CCL) 상의 제3 절연층(INS3) 상에 컬러 필터(CF)를 형성한다. 컬러 필터(CF)는 컬러 변환층(CCL)에 대응되도록 제3 절연층(INS3)의 일 영역 상에 제공될 수 있다.
도 1 내지 도 5, 도 7, 도 8, 도 11a 내지 도 11l을 참조하면, 제3 절연층(INS3) 상에 제4 절연층(INS4)을 형성한다. 제4 절연층(INS4)은 상기 화소 영역(PXA)에만 제공될 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정해져야만 할 것이다.

Claims (20)

  1. 제1 및 제2 영역들을 각각 구비한 복수의 화소 영역들을 포함한 기판; 및
    상기 화소 영역들 각각에 제공된 화소를 포함하고,
    상기 화소는,
    상기 제1 영역에 제공되며, 상기 기판 상에 제공된 바텀 금속층, 상기 바텀 금속층 상에 제공된 적어도 하나의 트랜지스터, 및 상기 트랜지스터 상에 제공된 층간 절연층을 구비한 화소 회로부; 및
    상기 제2 영역에 제공되며, 광을 방출하는 복수의 발광 소자들, 상기 발광 소자들 상에 각각 제공된 절연 패턴, 및 상기 발광 소자들에 인접한 뱅크를 포함한 표시 소자부를 포함하고,
    상기 층간 절연층과 상기 절연 패턴은 동일 재료를 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 화소 회로부와 상기 표시 소자부 각각은 적어도 하나 이상의 도전층과 적어도 하나 이상의 절연층을 포함한 다중층으로 제공되고,
    상기 화소 회로부의 적어도 한 층과 상기 표시 소자부의 적어도 한 층은 동일한 층에 제공되고 동일 재료를 포함하는, 표시 장치.
  3. 제2 항에 있어서,
    상기 화소 회로부에 포함된 절연층은 상기 기판 상에 순차적으로 제공된 버퍼층, 게이트 절연층, 상기 층간 절연층, 및 제1 절연층을 포함하고,
    상기 표시 소자부에 포함된 절연층은 상기 기판 상에 제공된 상기 버퍼층, 상기 버퍼층 상에 제공된 상기 절연 패턴, 및 상기 절연 패턴 상에 제공된 상기 제1 절연층을 포함하고,
    상기 화소 회로부에 포함된 도전층은 상기 기판과 상기 버퍼층 사이에 제공된 상기 바텀 금속층, 상기 게이트 절연층과 상기 층간 절연층 사이에 제공된 제1 도전층, 및 상기 층간 절연층과 상기 제1 절연층 사이에 제공된 제2 도전층을 포함하며,
    상기 표시 소자부에 포함된 도전층은 상기 기판과 상기 버퍼층 사이에 제공되며 서로 이격된 제1 및 제2 전극들, 상기 절연 패턴 상에서 서로 이격된 제1 및 제2 컨택 전극들을 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 발광 소자들은 상기 제1 전극과 상기 제2 전극 사이의 상기 버퍼층 상에 위치하는, 표시 장치.
  5. 제3 항에 있어서,
    상기 바텀 금속층과 상기 제1 및 제2 전극들은 동일한 층에 제공되며, 동일 재료를 포함하는, 표시 장치.
  6. 제3 항에 있어서,
    상기 제2 영역은 상기 광이 방출되는 발광 영역을 포함하고,
    상기 뱅크는 상기 발광 영역과 중첩하지 않으며 상기 버퍼층과 상기 제1 절연층 사이에 제공되는, 표시 장치.
  7. 제6 항에 있어서,
    평면 상에서 볼 때, 상기 뱅크는 상기 발광 소자들의 주변을 둘러싸는, 표시 장치.
  8. 제4 항에 있어서,
    상기 표시 소자부의 상기 버퍼층은 상기 제1 및 제2 전극들 각각의 일부를 노출하는, 표시 장치.
  9. 제8 항에 있어서,
    상기 제1 컨택 전극은 상기 버퍼층 상에 제공되어 상기 제1 전극과 상기 발광 소자들 각각에 연결되고,
    상기 제2 컨택 전극은 상기 버퍼층 상에 제공되어 상기 제2 전극과 상기 발광 소자들 각각에 연결되며,
    상기 제1 절연층은 상기 제1 및 제2 컨택 전극들 상에 제공되어 상기 제1 및 제2 컨택 전극들을 커버하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 기판은 상기 화소 영역들이 배치되는 표시 영역 및 상기 표시 영역의 적어도 일측을 둘러싸는 비표시 영역을 포함하고,
    상기 비표시 영역에는 상기 버퍼층, 상기 게이트 절연층, 상기 층간 절연층, 상기 층간 절연층 상에 제공된 배선부, 및 상기 배선부와 연결된 패드부가 제공되고,
    상기 패드부는,
    상기 층간 절연층 상에 제공된 제1 패드 전극; 및
    상기 제1 패드 전극 상에 제공되어 상기 제1 패드 전극과 접촉하는 제2 패드 전극을 포함하는, 표시 장치.
  11. 제10 항에 있어서,
    상기 제2 패드 전극은 상기 제1 및 제2 컨택 전극들과 동일 재료를 포함하는, 표시 장치.
  12. 제11 항에 있어서,
    상기 제1 및 제2 영역들 각각에 제공된 상기 제1 절연층 상에 배치된 차광층을 더 포함하는, 표시 장치.
  13. 제12 항에 있어서,
    상기 차광층은 블랙 매트릭스를 포함하고, 상기 제2 영역의 상기 발광 영역에 제공되지 않는, 표시 장치.
  14. 제12 항에 있어서,
    상기 제1 및 제2 컨택 전극들 상의 상기 제1 절연층과 상기 차광층 상에 각각 제공된 제2 절연층; 및
    상기 제2 영역의 상기 발광 영역에 제공되며, 상기 제2 절연층 상에 위치한 광 변환 패턴층을 더 포함하는, 표시 장치.
  15. 제14 항에 있어서,
    상기 광 변환 패턴층 상에 제공된 평탄화층을 더 포함하는, 표시 장치.
  16. 제3 항에 있어서,
    상기 트랜지스터는,
    상기 바텀 금속층 상의 버퍼층 상에 제공된 액티브 패턴;
    상기 액티브 패턴 상의 상기 게이트 절연층 상에 제공되며 상기 액티브 패턴과 중첩하는 게이트 전극; 및
    상기 액티브 패턴의 양 끝단에 접촉하는 제1 단자 및 제2 단자를 포함하고,
    상기 제1 도전층은 상기 게이트 전극을 포함하는, 표시 장치.
  17. 기판 상에 제1 및 제2 영역들을 포함하는 적어도 하나의 화소 영역을 포함한 화소를 제공하는 단계를 포함하고,
    상기 화소를 제공하는 단계는,
    상기 제1 및 제2 영역들의 상기 기판 상에 제1 도전층을 형성하는 단계;
    상기 제1 도전층 상에 버퍼층을 형성하고, 상기 제1 영역의 상기 버퍼층 상에 반도체층을 형성하는 단계;
    상기 반도체층을 포함한 상기 제1 영역의 상기 버퍼층 상에 게이트 절연층을 형성하고, 상기 게이트 절연층 상에 제2 도전층을 형성하는 단계;
    상기 제2 영역의 상기 버퍼층 상에 뱅크를 형성하는 단계;
    상기 뱅크와 중첩되지 않은 상기 제2 영역의 상기 버퍼층 상에 발광 소자들을 정렬하는 단계;
    상기 제1 영역의 상기 게이트 절연층 상에 층간 절연층을 형성하고, 상기 발광 소자들 각각의 일면 상에 절연 패턴을 형성하는 단계;
    상기 층간 절연층 상에 제3 도전층을 형성하는 단계; 및
    상기 절연 패턴 상에 제4 도전층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  18. 제17 항에 있어서,
    상기 층간 절연층과 상기 절연 패턴은 동일 재료를 포함하고 동일 공정으로 형성되는, 표시 장치의 제조 방법.
  19. 제17 항에 있어서,
    상기 층간 절연층과 상기 절연 패턴을 형성하는 단계는,
    상기 게이트 절연층, 상기 제2 영역의 상기 버퍼층, 및 상기 발광 소자들 상에 절연 물질층을 도포하는 단계;
    상기 절연 물질층의 일부 및 상기 게이트 절연층의 일부를 제거하여 상기 반도체층의 일부를 노출하고, 상기 절연 물질층의 다른 일부, 상기 게이트 절연층의 다른 일부, 및 상기 버퍼층의 일부를 제거하여 상기 제1 및 제2 영역들 각각의 상기 제1 도전층의 일부를 노출하는 상기 층간 절연층을 형성하는 단계; 및
    상기 제2 영역의 상기 층간 절연층의 일부를 제거하여 상기 발광 소자들 각각의 양 단부를 노출하고 상기 발광 소자들 각각의 일면 상에 제공된 상기 절연 패턴을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  20. 제17 항에 있어서,
    상기 제1 영역의 상기 제1 도전층은 상기 기판과 상기 버퍼층 사이에 제공된 바텀 금속층을 포함하고,
    상기 제2 영역의 상기 제1 도전층은 상기 기판과 상기 버퍼층 사이에서 서로 이격된 제1 전극과 제2 전극을 포함하고,
    상기 바텀 금속층, 상기 제1 및 제2 전극들은 동일 재료를 포함하고, 동일 공정으로 형성되는, 표시 장치의 제조 방법.
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