WO2021223271A1 - Goa电路 - Google Patents

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WO2021223271A1
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metal layer
film transistor
thin film
circuit unit
pull
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邓磊磊
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TCL China Star Optoelectronics Technology Co Ltd
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    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters

Definitions

  • This application relates to the field of display technology, in particular to GOA circuits.
  • the GOA circuit is widely used and deepened.
  • the designed capacitor is precharged and pulled up to quickly pull up the nth level signal potential.
  • the capacitor is generally designed in general It is formed by a whole piece of the first metal layer (M1), the second metal layer (M2) and the insulating layer interposed therebetween.
  • the cost reduction is to enhance the competitiveness of products.
  • the insulating layer tends to be thinner.
  • fine particles and film breakage will be generated during the film formation process, which will cause the failure of the capacitor and affect The GOA function causes the product to be scrapped.
  • the present invention provides a GOA circuit to solve the problem of capacitor failure caused by fine particles and film breakage during film formation.
  • the purpose of the present invention is to provide a GOA circuit.
  • the function of the first capacitor is lost due to small foreign matter or damage to the insulating layer.
  • the connection line between the first capacitor and the GOA circuit is cut off, the overall bootstrap capacitor function will not fail, and the loss of the GOA circuit function caused by the failure of the overall capacitor caused by small foreign objects is avoided.
  • the present invention provides a GOA circuit, including a plurality of cascaded GOA units, wherein the nth level GOA unit includes: a pull-up control circuit unit (101), a pull-up circuit unit (102), and a downstream The circuit unit (103), the pull-down circuit unit (104), the pull-down sustain circuit unit (105), and the bootstrap capacitor (106); wherein, the pull-up control circuit unit (101) and the pull-up circuit unit (102) , The download circuit unit (103), the pull-down circuit unit (104), the pull-down sustain circuit unit (105), and the bootstrap capacitor (106) are all electrically connected to the first node Q(n);
  • the pull-up control circuit unit (101) is respectively connected to an n-1th stage downstream signal ST(n-1) and an n-1th stage scan driving signal G(n-1) to provide the A node Q(n) is precharged; the pull-up circuit unit (102) is connected to the clock signal (CK) to increase the potential of the scan driving signal G(
  • the bootstrap capacitor (106) includes: a first metal layer; an insulating layer arranged on the first metal layer; and a second metal layer arranged on the insulating layer.
  • the patterns of the first metal layer and the second metal layer are both grid-shaped, and the grid nodes of the first metal layer correspond to the grid nodes of the second metal layer. At each grid point, the first metal layer, the insulating layer, and the second metal layer form the first capacitor.
  • the patterns of the first metal layer and the second metal layer are in the shape of vertical bars, and the vertical bars of the first metal layer are perpendicular to the vertical bars of the second metal layer; Located in the overlapping area between the projection of the first metal layer and the first metal layer, the first metal layer, the insulating layer, and the second metal layer form the first capacitor.
  • the pattern of the first metal layer is in the shape of a vertical bar
  • the pattern of the second metal layer is in the shape of a plurality of squares; the projection of the second metal layer on the first metal layer and the In the overlapping area of each vertical strip shape, the first metal layer, the insulating layer, and the second metal layer form the first capacitor.
  • the pattern of the first metal layer is in the shape of a plurality of squares
  • the pattern of the second metal layer is in the shape of a vertical strip
  • the projection of the vertical strip shape on the first metal layer is similar to that of the first metal layer.
  • the pull-up control circuit unit (101) includes a first thin film transistor (T1), and the gate of the first thin film transistor (T1) is connected to the n-1th stage of the downstream signal ST(n -1), the source of the first thin film transistor (T1) is connected to the first node Q(n), and the drain of the first thin film transistor (T1) is connected to the n-1th scan driving stage Signal G(n-1).
  • the pull-up circuit unit (102) includes a second thin film transistor (T2), a gate of the second thin film transistor (T2) is connected to the first node Q(n), and the second thin film transistor
  • the drain stage of (T2) is connected to the clock signal (CK), and the source stage of the second thin film transistor (T2) is connected to the scan driving signal G(n) of the nth stage.
  • the downstream circuit unit (103) includes a third thin film transistor (T3), the gate of the third thin film transistor (T3) is connected to the first node Q(n), and the third thin film transistor
  • the source of (T3) outputs the downstream signal ST(n) of the nth stage, and the drain of the third thin film transistor (T3) is connected to the clock signal (CK).
  • the pull-down circuit unit (104) includes a fourth thin film transistor (T4) and the fifth thin film transistor (T5); the gate of the fourth thin film transistor (T4) is connected to the n+1 th Level scan driving signal G(n+1), the source of the fourth thin film transistor (T4) is connected to the low voltage source (VSS), and the drain of the fourth thin film transistor (T4) is connected to the first n-level scan driving signal G(n); the gate of the fifth thin film transistor (T5) is connected to the n+1th level scan driving signal G(n+1), and the fifth thin film transistor (T5) The source of) is connected to the first node Q(n), and the drain of the fifth thin film transistor (T5) is connected to the low voltage source (VSS);
  • the pull-down sustain circuit unit (105) includes an inverter, a sixth thin film transistor (T6), and a seventh film transistor (T7); one end of the inverter is connected to the first node Q(n), The other end is respectively connected to the gate of the sixth thin film transistor (T6) and the gate of the seventh thin film transistor (T7); the source of the sixth thin film transistor (T6) is connected to the low voltage source ( VSS), the drain of the sixth thin film transistor (T6) is connected to the scan driving signal G(n) of the nth stage; the source of the seventh thin film transistor (T7) is connected to the low voltage source ( VSS), the drain of the seventh thin film transistor (T7) is connected to the first node Q(n).
  • the present invention provides a GOA circuit.
  • the bootstrap capacitor is divided into a plurality of first capacitors connected in parallel. After the function of the first capacitor is lost due to small particles or damage to the insulating layer, the first capacitor is combined with the GOA circuit If the connection line is cut off, the overall bootstrap capacitor function will not fail, and the loss of GOA circuit function caused by the failure of the overall capacitor caused by a small foreign body can be avoided.
  • Fig. 1 is a circuit diagram of the GOA circuit provided by the present invention.
  • Embodiment 1 is a plan view of Embodiment 1 of the bootstrap capacitor pattern provided by the present invention.
  • Fig. 3 is a cross-sectional view of Fig. 2 at the grid node.
  • Embodiment 4 is a plan view of Embodiment 2 of the bootstrap capacitor pattern provided by the present invention.
  • FIG. 5 is a plan view of Embodiment 3 of the bootstrap capacitor pattern provided by the present invention.
  • FIG. 6 is a plan view of Embodiment 3 of the bootstrap capacitor pattern provided by the present invention.
  • FIG. 7 is a plan view of Embodiment 4 of the bootstrap capacitor pattern provided by the present invention.
  • FIG. 8 is a plan view of Embodiment 4 of the bootstrap capacitor pattern provided by the present invention.
  • the present invention provides a GOA circuit, including a plurality of GOA units cascaded, wherein the n-th GOA unit includes: a pull-up control circuit unit (101), a pull-up circuit unit (102), and a lower The transmission circuit unit (103), the pull-down circuit unit (104), the pull-down sustain circuit unit (105), and the bootstrap capacitor (106).
  • the n-th GOA unit includes: a pull-up control circuit unit (101), a pull-up circuit unit (102), and a lower The transmission circuit unit (103), the pull-down circuit unit (104), the pull-down sustain circuit unit (105), and the bootstrap capacitor (106).
  • the pull-up control circuit unit (101), the pull-up circuit unit (102), the downstream circuit unit (103), the pull-down circuit unit (104), the pull-down sustain circuit unit (105) and the bootstrap capacitor (106) are all charged Connect to the first node Q(n).
  • the pull-up control circuit unit (101) is respectively connected to an n-1th stage downstream signal ST(n-1) and an n-1th stage scan driving signal G(n-1) to provide the A node Q(n) is precharged.
  • the pull-up control circuit unit (101) includes a first thin film transistor (T1), and the gate of the first thin film transistor (T1) is connected to the downstream signal ST(n-1) of the n-1th stage, so The source of the first thin film transistor (T1) is connected to the first node Q(n), and the drain of the first thin film transistor (T1) is connected to the n-1th stage scan driving signal G(n-1) .
  • the pull-up circuit unit (102) is connected to a clock signal (CK) to increase the potential of the scan driving signal G(n) of the nth stage.
  • the pull-up circuit unit (102) includes a second thin film transistor (T2), the gate of the second thin film transistor (T2) is connected to the first node Q(n), and the second thin film transistor (T2)
  • the drain stage of is connected to the clock signal (CK), and the source stage of the second thin film transistor (T2) is connected to the scan driving signal G(n) of the nth stage.
  • the downstream circuit unit (103) outputs a downstream signal ST(n) of the nth stage, which is used to control the opening or closing of the pull-up control circuit unit of the GOA unit of the n+1th stage.
  • the downstream circuit unit (103) includes a third thin film transistor (T3), the gate of the third thin film transistor (T3) is connected to the first node Q(n), and the third thin film transistor (T3)
  • the source of the nth-stage downstream signal ST(n) is output, and the drain of the third thin film transistor (T3) is connected to the clock signal (CK).
  • the pull-down circuit unit (104) is connected to the n+1th stage scan driving signal G(n+1) for pulling down the first node Q(n) precharge and the nth stage scan driving signal G(n) Potential to low voltage source (VSS).
  • the pull-down circuit unit (104) includes a fourth thin film transistor (T4) and the fifth thin film transistor (T5).
  • the gate of the fourth thin film transistor (T4) is connected to the n+1th stage scan driving signal G(n+1), and the source of the fourth thin film transistor (T4) is connected to the low voltage source (VSS). ), the drain of the fourth thin film transistor (T4) is connected to the scan driving signal G(n) of the nth stage.
  • the gate of the fifth thin film transistor (T5) is connected to the n+1th stage scan driving signal G(n+1), and the source of the fifth thin film transistor (T5) is connected to the first node Q(n ), the drain of the fifth thin film transistor (T5) is connected to the low voltage source (VSS).
  • the pull-down sustaining circuit unit (105) is used to maintain the precharge of the first node Q(n) and the potential of the scan driving signal G(n) of the nth stage at a low voltage source (VSS) and remain unchanged.
  • the pull-down sustain circuit unit (105) includes an inverter, a sixth thin film transistor (T6), and a seventh film transistor (T7);
  • One end of the inverter is connected to the first node Q(n), and the other end is respectively connected to the gate of the sixth thin film transistor (T6) and the gate of the seventh thin film transistor (T7);
  • the source of the sixth thin film transistor (T6) is connected to the low voltage source (VSS), and the drain of the sixth thin film transistor (T6) is connected to the scan driving signal G(n) of the nth stage;
  • the source of the seventh thin film transistor (T7) is connected to the low voltage source (VSS), and the drain of the seventh thin film transistor (T7) is connected to the first node Q(n).
  • the bootstrap capacitor (106) is used to provide and maintain the precharged potential of the first node Q(n).
  • the bootstrap capacitor (106) includes a plurality of first capacitors (C) connected in parallel. When the first capacitor (C) cannot store electricity, the connection line between the first capacitor (C) and the n-th GOA unit is cut off.
  • the bootstrap capacitor (106) includes: a first metal layer, an insulating layer, and a second metal layer.
  • the insulating layer is provided on the first metal layer; the second metal layer is provided on the insulating layer.
  • the present invention provides four patterns of bootstrap capacitors in Example 1 to Example 4.
  • the patterns of the first metal layer 201 and the second metal layer 202 are both grid-shaped, and the grid nodes of the first metal layer 201 and The grid nodes of the second metal layer 202 correspond to each other.
  • the first metal layer 201, the insulating layer 203, and the second metal layer 202 form the first capacitor .
  • the segments of the first metal layer 201 all correspond to the grid nodes, and the upper metal segment, the lower metal segment and the insulating layer between them form a first capacitor (C).
  • connection line at the grid node corresponding to the capacitor can be cut off.
  • the patterns of the first metal layer 201 and the second metal layer 202 are in the shape of vertical stripes, and the vertical stripes of the first metal layer 201 are perpendicular to the second metal layer.
  • Vertical bar of layer 202 is shown in FIG. 4, in Embodiment 2, the patterns of the first metal layer 201 and the second metal layer 202 in the shape of vertical stripes, and the vertical stripes of the first metal layer 201 are perpendicular to the second metal layer.
  • the first capacitor is formed.
  • the vertical bars of the first metal layer or the vertical bars of the second metal layer can be cut off at the overlapping area corresponding to the capacitor.
  • the pattern of the first metal layer 201 is in the shape of a vertical bar (dotted line in FIG. 5), and the pattern of the second metal layer 202 is in the shape of multiple squares.
  • the first metal layer 201, the insulating layer, and the second metal layer 202 forms the first capacitor.
  • the second metal layer and the first metal layer need to be staggered, and an area where the vertical strip shape can be cut is reserved.
  • the first metal layer 201 also includes a backbone and corresponds to the interval.
  • the backbone is perpendicular to the vertical bars of each first metal layer.
  • the pattern of the first metal layer 201 is a plurality of square shapes
  • the pattern of the second metal layer 202 is a vertical strip shape. In the overlapping area between the projection of the vertical strip shape on the first metal layer 201 and the first metal layer 201, the first metal layer 201, the insulating layer, and the second metal layer 202 are formed The first capacitor.
  • the second metal layer 202 and the first metal layer 201 need to be staggered, leaving a region where the vertical strip shape can be cut off.
  • the second metal layer 202 also includes a backbone and corresponds to the interval.
  • the backbone is perpendicular to each vertical bar of the second metal layer.
  • the present invention provides a GOA circuit.
  • the bootstrap capacitor is divided into a plurality of first capacitors connected in parallel. After the function of the first capacitor is lost due to small particles or damage to the insulating layer, the first capacitor is combined with the GOA circuit If the connection line is cut off, the overall bootstrap capacitor function will not fail, and the loss of GOA circuit function caused by the failure of the overall capacitor caused by a small foreign body can be avoided.

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Abstract

一种GOA电路，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元（101）、上拉电路单元（102）、下传电路单元（103）、下拉电路单元（104）、下拉维持电路单元（105）以及自举电容（106），通过将自举电容（106）分割成多个并列连接的第一电容（C），在因为小颗粒异物或者绝缘层破坏导致第一电容（C）的功能缺失后，将第一电容（C）与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。

Description

GOA电路 技术领域
本申请涉及显示技术领域，尤其涉及GOA电路。
 背景技术
现有的显示面板技术中，GOA电路随着应用的普遍及深入，为提升时钟信号传输效率，设计的电容进行预充和拉升，以便快速拉升输出第n级信号电位，电容普遍设计一般为一整块第一金属层（M1）、第二金属层（M2）以及夹设与中间的绝缘层形成。
 技术问题
随着面板行业的发展，成本降低为提升产品竞争力的，绝缘层趋向于减薄，另外在实际生产过程中，成膜过程中会产生细小颗粒和膜破，这些都会导致电容失效，进而影响GOA功能，导致产品报废。
因此，本发明提供一种GOA电路，用以解决成膜过程中会产生细小颗粒和膜破导致电容失效的问题。
 技术解决方案
本发明的目的在于，本发明提供一种GOA电路，通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。
为了达到上述目的，本发明提供一种GOA电路，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元（101）、上拉电路单元（102）、下传电路单元（103）、下拉电路单元（104）、下拉维持电路单元（105）以及自举电容（106）；其中，所述上拉控制电路单元（101）、所述上拉电路单元（102）、所述下传电路单元（103）、所述下拉电路单元（104）、所述下拉维持电路单元（105）以及所述自举电容（106）均电连接至第一节点Q（n）；所述上拉控制电路单元（101）分别接入一第n-1级的下传信号ST（n-1）以及第n-1级扫描驱动信号G（n-1），用以为所述第一节点Q（n）预充电；所述上拉电路单元（102）接入时钟信号（CK），用以提高第n级的扫描驱动信号G（n）的电位；所述下传电路单元（103）输出第n级的下传信号ST（n），用以控制第n+1级的GOA单元的上拉控制电路单元的打开或关闭；所述下拉电路单元（104）连接第n+1级扫描驱动信号G（n+1），用以拉低第一节点Q（n）预充电和第n级的扫描驱动信号G（n）的电位至低电压源（VSS）；所述下拉维持电路单元（105）用以将所述第一节点Q（n）预充电和第n级的扫描驱动信号G（n）的电位维持在低电压源（VSS）且保持不变；所述自举电容（106）用以提供并维持所述第一节点Q（n）预充电的电位，所述自举电容（106）包括若干并联连接的第一电容（C），当至少一第一电容（C）无法存储电量时，将该第一电容（C）与第n级的GOA单元的连接线切断。
进一步地，所述自举电容（106）包括：第一金属层；绝缘层，设于所述第一金属层上；第二金属层，设于所述绝缘层上。
进一步地，所述第一金属层与所述第二金属层的图案皆为网格状，所述第一金属层的网格节点与所述第二金属层的网格节点相对应，在每个网格点处，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述第一金属层与所述第二金属层的图案为竖条形状，所述第一金属层的竖条垂直所述第二金属层的竖条；在所述第二金属层位于所述第一金属层的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述第一金属层的图案为竖条形状，所述第二金属层的图案为多个方块形状；在所述第二金属层位于所述第一金属层上的投影与所述每一竖条形状的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述第一金属层的图案为多个方块形状，所述第二金属层的图案为竖条形状，在所述竖条形状位于所述第一金属层上的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
进一步地，所述上拉控制电路单元（101）包括第一薄膜晶体管（T1），所述第一薄膜晶体管（T1）的栅极接入所述第n-1级的下传信号ST（n-1），所述第一薄膜晶体管（T1）的源极连接所述第一节点Q（n），所述第一薄膜晶体管（T1）的漏级接入所述第n-1级扫描驱动信号G（n-1）。
进一步地，所述上拉电路单元（102）包括第二薄膜晶体管（T2），所述第二薄膜晶体管（T2）的栅极连接所述第一节点Q（n），所述第二薄膜晶体管（T2）的漏级接入所述时钟信号（CK），所述第二薄膜晶体管（T2）的源级连接所述第n级的扫描驱动信号G（n）。
进一步地，所述下传电路单元（103）包括第三薄膜晶体管（T3），所述第三薄膜晶体管（T3）的栅极连接所述第一节点Q（n），所述第三薄膜晶体管（T3）的源极输出所述第n级的下传信号ST（n），所述第三薄膜晶体管（T3）的漏级接入所述时钟信号（CK）。
进一步地，所述下拉电路单元（104）包括第四薄膜晶体管（T4）以及所述第五薄膜晶体管（T5）；所述第四薄膜晶体管（T4）的栅极接入所述第n+1级扫描驱动信号G（n+1），所述第四薄膜晶体管（T4）的源极接入所述低电压源（VSS），所述第四薄膜晶体管（T4）的漏级连接所述第n级的扫描驱动信号G（n）；所述第五薄膜晶体管（T5）的栅极接入所述第n+1级扫描驱动信号G（n+1），所述第五薄膜晶体管（T5）的源极连接所述第一节点Q（n），所述第五薄膜晶体管（T5）的漏级接入所述低电压源（VSS）；
进一步地，所述下拉维持电路单元（105）包括反相器、第六薄膜晶体管（T6）以及第七膜晶体管（T7）；所述反相器一端连接所述第一节点Q（n），另一端分别连接所述第六薄膜晶体管（T6）的栅极以及所述第七膜晶体管（T7）的栅极；所述第六薄膜晶体管（T6）的源极接入所述低电压源（VSS），所述第六薄膜晶体管（T6）的漏级连接所述第n级的扫描驱动信号G（n）；所述第七薄膜晶体管（T7）的源极接入所述低电压源（VSS），所述第七薄膜晶体管（T7）的漏级连接所述第一节点Q（n）。
 有益效果
本发明提供一种GOA电路，通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。
 附图说明
图1为本发明提供的GOA电路的电路图。
图2为本发明提供的自举电容图案的实施例1的平面图。
图3为图2在网格节点处横向的剖面图。
图4为本发明提供的自举电容图案的实施例2的平面图。
图5为本发明提供的自举电容图案的实施例3的平面图。
图6为本发明提供的自举电容图案的实施例3的平面图。
图7为本发明提供的自举电容图案的实施例4的平面图。
图8为本发明提供的自举电容图案的实施例4的平面图。
 本发明的实施方式
本申请提供一种实体键盘输入系统、键盘输入方法及存储介质，为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
如图1所示，本发明提供一种GOA电路，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元（101）、上拉电路单元（102）、下传电路单元（103）、下拉电路单元（104）、下拉维持电路单元（105）以及自举电容（106）。
所述上拉控制电路单元（101）、上拉电路单元（102）、下传电路单元（103）、下拉电路单元（104）、下拉维持电路单元（105）以及自举电容（106）均电连接至第一节点Q（n）。
所述上拉控制电路单元（101）分别接入一第n-1级的下传信号ST（n-1）以及第n-1级扫描驱动信号G（n-1），用以为所述第一节点Q（n）预充电。
所述上拉控制电路单元（101）包括第一薄膜晶体管（T1），所述第一薄膜晶体管（T1）的栅极接入第n-1级的下传信号ST（n-1），所述第一薄膜晶体管（T1）的源极连接所述第一节点Q（n），所述第一薄膜晶体管（T1）的漏级接入第n-1级扫描驱动信号G（n-1）。
所述上拉电路单元（102）接入时钟信号（CK），用以提高第n级的扫描驱动信号G（n）的电位。
所述上拉电路单元（102）包括第二薄膜晶体管（T2），所述第二薄膜晶体管（T2）的栅极连接所述第一节点Q（n），所述第二薄膜晶体管（T2）的漏级接入所述时钟信号（CK），所述第二薄膜晶体管（T2）的源级连接所述第n级的扫描驱动信号G（n）。
所述下传电路单元（103）输出第n级的下传信号ST（n），用以控制第n+1级的GOA单元的上拉控制电路单元的打开或关闭。
所述下传电路单元（103）包括第三薄膜晶体管（T3），所述第三薄膜晶体管（T3）的栅极连接所述第一节点Q（n），所述第三薄膜晶体管（T3）的源极输出第n级的下传信号ST（n），所述第三薄膜晶体管（T3）的漏级接入所述时钟信号（CK）。
所述下拉电路单元（104）连接第n+1级扫描驱动信号G（n+1），用以拉低第一节点Q（n）预充电和第n级的扫描驱动信号G（n）的电位至低电压源（VSS）。
所述下拉电路单元（104）包括第四薄膜晶体管（T4）以及所述第五薄膜晶体管（T5）。
所述第四薄膜晶体管（T4）的栅极接入第n+1级扫描驱动信号G（n+1），所述第四薄膜晶体管（T4）的源极接入所述低电压源（VSS），所述第四薄膜晶体管（T4）的漏级连接所述第n级的扫描驱动信号G（n）。
所述第五薄膜晶体管（T5）的栅极接入第n+1级扫描驱动信号G（n+1），所述第五薄膜晶体管（T5）的源极连接所述第一节点Q（n），所述第五薄膜晶体管（T5）的漏级接入所述低电压源（VSS）。
所述下拉维持电路单元（105）用以将第一节点Q（n）预充电和第n级的扫描驱动信号G（n）的电位维持在低电压源（VSS）且保持不变。
所述下拉维持电路单元（105）包括反相器、第六薄膜晶体管（T6）以及第七膜晶体管（T7）；
所述反相器一端连接所述第一节点Q（n），另一端分别连接所述第六薄膜晶体管（T6）的栅极以及所述第七膜晶体管（T7）的栅极；
所述第六薄膜晶体管（T6）的源极接入所述低电压源（VSS），所述第六薄膜晶体管（T6）的漏级连接所述第n级的扫描驱动信号G（n）；
所述第七薄膜晶体管（T7）的源极接入所述低电压源（VSS），所述第七薄膜晶体管（T7）的漏级连接所述第一节点Q（n）。
所述自举电容（106）用以提供并维持所述第一节点Q（n）预充电的电位，所述自举电容（106）包括若干并联连接的第一电容（C），当至少一第一电容（C）无法存储电量时，将该第一电容（C）与第n级的GOA单元的连接线切断。
所述自举电容（106）包括：第一金属层、绝缘层以及第二金属层。
所述绝缘层设于所述第一金属层上；所述第二金属层设于所述绝缘层上。本发明给出实施例1~实施例4的4种自举电容的图案。
如图2以及图3所示，在实施例1中，所述第一金属层201与所述第二金属层202的图案皆为网格状，所述第一金属层201的网格节点与所述第二金属层202的网格节点相对应，在每个网格点200处，所述第一金属层201、所述绝缘层203以及所述第二金属层202形成所述第一电容。
第一金属层201的片段皆对应网格节点处，上金属片段、下金属片段以及夹设之间的绝缘层形成一第一电容（C）。
若其中一第一电容（C）出现问题，可在该电容对应的网格节点处的连接线切断即可。
如图4所示，在实施例2中，所述第一金属层201与所述第二金属层202的图案为竖条形状，所述第一金属层201的竖条垂直所述第二金属层202的竖条。
在所述第二金属层202在所述第一金属层201的投影与所述第一金属层201的重叠区域，所述第一金属层201、所述绝缘层以及所述第二金属层202形成所述第一电容。
若其中一第一电容（C）出现问题，可在该电容对应的重叠区域处，切断第一金属层的竖条或第二金属层的竖条。
在实施例3中，所述第一金属层201的图案为竖条形状（图5的虚线），所述第二金属层202的图案为多个方块形状。在所述第二金属层202位于所述第一金属层201上的投影与所述每一竖条形状的重叠区域，所述第一金属层201、所述绝缘层以及所述第二金属层202形成所述第一电容。
如图5所示，当所述第二金属层202的图案为一整块方块形状，则需将第二金属层与第一金属层错开设置，预留可以切断竖条形状的区域。
如图6所述，当所述第二金属层202的图案两块以上方块形状的时候，相邻的方块间隔设置，此时，第一金属层201的还包括一条主干且对应所述间隔，所述主干垂直每一第一金属层的竖条。
在实施例4中，所述第一金属层201的图案为多个方块形状，所述第二金属层202的图案为竖条形状。在所述竖条形状位于所述第一金属层201上的投影与所述第一金属层201的重叠区域，所述第一金属层201、所述绝缘层以及所述第二金属层202形成所述第一电容。
如图7所示，当所述第一金属层201的图案为一整块方块形状，则需将第二金属层202与第一金属层201错开设置，预留可以切断竖条形状的区域。
如图8所述，当所述第一金属层201的图案两块以上方块形状的时候，相邻的方块间隔设置，此时，第二金属层202的还包括一条主干且对应所述间隔，所述主干垂直第二金属层每一竖条。
本发明提供一种GOA电路，通过将自举电容分割成多个并列连接的第一电容，在因为小颗粒异物或者绝缘层破坏导致第一电容的功能缺失后，将该第一电容与GOA电路的连接线切除，整体的自举电容功能不会失效，避免因小颗异物导致整体电容失效而导致的GOA电路功能缺失。
可以理解的是，对本领域普通技术人员来说，可以根据本申请的技术方案及其发明构思加以等同替换或改变，而所有这些改变或替换都应属于本申请所附的权利要求的保护范围。

Claims (11)

  1. 一种GOA电路，其中，包括级联的多个GOA单元，其中，第n级GOA单元包括：上拉控制电路单元（101）、上拉电路单元（102）、下传电路单元（103）、下拉电路单元（104）、下拉维持电路单元（105）以及自举电容（106）；
    其中，所述上拉控制电路单元（101）、所述上拉电路单元（102）、所述下传电路单元（103）、所述下拉电路单元（104）、所述下拉维持电路单元（105）以及自举电容（106）均电连接至第一节点Q（n）；
    所述上拉控制电路单元（101）分别接入一第n-1级的下传信号ST（n-1）以及第n-1级扫描驱动信号G（n-1），用以为所述第一节点Q（n）预充电；
    所述上拉电路单元（102）接入时钟信号（CK），用以提高第n级的扫描驱动信号G（n）的电位；
    所述下传电路单元（103）输出第n级的下传信号ST（n），用以控制第n+1级的GOA单元的上拉控制电路单元的打开或关闭；
    所述下拉电路单元（104）连接第n+1级扫描驱动信号G（n+1），用以拉低第一节点Q（n）预充电和第n级的扫描驱动信号G（n）的电位至低电压源（VSS）；
    所述下拉维持电路单元（105）用以将所述第一节点Q（n）预充电和所述第n级的扫描驱动信号G（n）的电位维持在低电压源（VSS）且保持不变；
    所述自举电容（106）用以提供并维持所述第一节点Q（n）预充电的电位，所述自举电容（106）包括若干并联连接的第一电容（C），当至少一第一电容（C）无法存储电量时，将该第一电容（C）与所述第n级的GOA单元的连接线切断。
  2. 如权利要求1所述的GOA电路，其中，
    所述自举电容（106）包括：
    第一金属层；
    绝缘层，设于所述第一金属层上；
    第二金属层，设于所述绝缘层上。
  3. 如权利要求2所述GOA电路，其中，
    所述第一金属层与所述第二金属层的图案皆为网格状，所述第一金属层的网格节点与所述第二金属层的网格节点相对应，在每个网格点处，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
  4. 如权利要求2所述的GOA电路，其中，
    所述第一金属层与所述第二金属层的图案为竖条形状，所述第一金属层的竖条垂直所述第二金属层的竖条；
    在所述第二金属层位于所述第一金属层的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
  5. 如权利要求2所述的GOA电路，其中，
    所述第一金属层的图案为竖条形状，所述第二金属层的图案为多个方块形状；
    在所述第二金属层位于所述第一金属层上的投影与所述每一竖条形状的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
  6. 如权利要求2所述的GOA电路，其中，
    所述第一金属层的图案为多个方块形状，所述第二金属层的图案为竖条形状；
    在所述竖条形状位于所述第一金属层上的投影与所述第一金属层的重叠区域，所述第一金属层、所述绝缘层以及所述第二金属层形成所述第一电容。
  7. 如权利要求1所述的GOA电路，其中，
    所述上拉控制电路单元（101）包括第一薄膜晶体管（T1），所述第一薄膜晶体管（T1）的栅极接入所述第n-1级的下传信号ST（n-1），所述第一薄膜晶体管（T1）的源极连接所述第一节点Q（n），所述第一薄膜晶体管（T1）的漏级接入所述第n-1级扫描驱动信号G（n-1）。
  8. 如权利要求1所述的GOA电路，其中，
    所述上拉电路单元（102）包括第二薄膜晶体管（T2），所述第二薄膜晶体管（T2）的栅极连接所述第一节点Q（n），所述第二薄膜晶体管（T2）的漏级接入所述时钟信号（CK），所述第二薄膜晶体管（T2）的源级连接所述第n级的扫描驱动信号G（n）。
  9. 如权利要求1所述的GOA电路，其中，
    所述下传电路单元（103）包括第三薄膜晶体管（T3），所述第三薄膜晶体管（T3）的栅极连接所述第一节点Q（n），所述第三薄膜晶体管（T3）的源极输出所述第n级的下传信号ST（n），所述第三薄膜晶体管（T3）的漏级接入所述时钟信号（CK）。
  10. 如权利要求1所述的GOA电路，其中，
    所述下拉电路单元（104）包括第四薄膜晶体管（T4）以及所述第五薄膜晶体管（T5）；
    所述第四薄膜晶体管（T4）的栅极接入所述第n+1级扫描驱动信号G（n+1），所述第四薄膜晶体管（T4）的源极接入所述低电压源（VSS），所述第四薄膜晶体管（T4）的漏级连接所述第n级的扫描驱动信号G（n）；
    所述第五薄膜晶体管（T5）的栅极接入所述第n+1级扫描驱动信号G（n+1），所述第五薄膜晶体管（T5）的源极连接所述第一节点Q（n），所述第五薄膜晶体管（T5）的漏级接入所述低电压源（VSS）。
  11. 如权利要求1所述的GOA电路，其中，
    所述下拉维持电路单元（105）包括反相器、第六薄膜晶体管（T6）以及第七膜晶体管（T7）；
    所述反相器一端连接所述第一节点Q（n），另一端分别连接所述第六薄膜晶体管（T6）的栅极以及所述第七膜晶体管（T7）的栅极；
    所述第六薄膜晶体管（T6）的源极接入所述低电压源（VSS），所述第六薄膜晶体管（T6）的漏级连接所述第n级的扫描驱动信号G（n）；
    所述第七薄膜晶体管（T7）的源极接入所述低电压源（VSS），所述第七薄膜晶体管（T7）的漏级连接所述第一节点Q（n）。
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