WO2021205950A1 - シリコンウェーハのｄｉｃ欠陥の形状測定方法及び研磨方法 - Google Patents

シリコンウェーハのｄｉｃ欠陥の形状測定方法及び研磨方法 Download PDF

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Definitions

  • the present invention relates to a method for measuring the shape of a DIC defect generated on a silicon wafer and a method for polishing.
  • Patent Documents 1 to 3 describe that the polishing agent, the polishing head, and the polishing pad are improved, respectively, in order to reduce or suppress DIC defects. Further, Patent Documents 4 and 5 introduce a method for measuring DIC defects.
  • DIC is an acronym for Differential Interference Contrast, and is expressed as differential interference contrast or differential interference contrast.
  • DIC defects are also described in Patent Documents 3 to 5, but mainly, bright-field observation is performed using an evaluation device of the SurfScan series, which is a particle counter manufactured by KLA-Tencor, for example, SP2 or SP3. Defects detected in the DIC mode used.
  • the DIC defect is characterized by being a shallow and gentle defect, and there are both a raised convex shape and a concave concave shape on the surface of the silicon wafer.
  • the most common shapes are height or depth of several nanometers to several tens of nanometers, width of several tens of micrometers to hundreds of micrometers, and height or depth to width ratio (length and width).
  • the feature is that the ratio) is several thousand times larger.
  • Patent Document 5 describes a method for measuring DIC defects using a microscope using general interference, but does not disclose specific numerical values. As described above, there has been no document that accurately mentions the height and width of DIC defects.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a method for easily and accurately measuring a shape including the size of a DIC defect generated on a main surface of a silicon wafer.
  • the present invention has been made to achieve the above object, and is a method for measuring the shape of a DIC defect of a silicon wafer, which comprises a step of detecting a DIC defect on the main surface of the silicon wafer using a particle counter.
  • a method for measuring the shape of a DIC defect having is a method for measuring the shape of a DIC defect having.
  • the shape including the size of the DIC defect generated on the main surface of the silicon wafer in the height direction can be easily and accurately measured.
  • the shape measuring method of the DIC defect whose main surface of the silicon wafer is the device manufacturing surface can be used.
  • the polishing allowance can be set based on the shape of the DIC defect measured by the method for measuring the shape of the DIC defect, and the silicon wafer can be polished by the silicon wafer polishing method.
  • the DIC defect shape measuring method of the present invention it is possible to accurately and easily measure the shape including the size of the DIC defect generated on the main surface of the silicon wafer in the height direction.
  • the polishing allowance for reducing the DIC defect it becomes possible to accurately set the polishing allowance for reducing the DIC defect, so that the polishing time can be shortened and the cost required for polishing can be increased. Can be reduced.
  • an example of the DIC defect map evaluated by the particle counter is shown.
  • An example of the phase shift interference image acquired in the Example of this invention is shown.
  • An example of the profile obtained by performing the phase analysis of the DIC defect shown in this example is shown.
  • the present inventors have developed a method for measuring the shape of a DIC defect of a silicon wafer, which is a step of detecting a DIC defect on the main surface of the silicon wafer using a particle counter.
  • the present invention has been completed by finding that the shape including the size of the DIC defect generated on the main surface of the silicon wafer in the height direction can be easily and accurately measured by the method for measuring the shape of the DIC defect.
  • FIG. 1 is a flow chart showing a method for measuring the shape of a DIC defect and a method for polishing a silicon wafer according to the present invention.
  • steps such as production of a silicon single crystal ingot, ingot slicing, etching, polishing, and heat treatment may be performed.
  • the polishing process is said to be the most typical process for generating DIC defects.
  • a suspension called a slurry is used. DIC defects are believed to occur due to improper processing of this slurry after polishing.
  • there are many unclear points about the occurrence of DIC defects and the current situation is that it has not been possible to identify that only the polishing process as described above is the generation process.
  • the method for measuring the shape of a DIC defect includes a step of detecting a DIC defect on the main surface of a silicon wafer using a particle counter shown in S1 of FIG. 1, and a position coordinate of the detected DIC defect shown in S2. Is performed, and the shape of the coordinates is measured as described in S3.
  • the particle counter used for detecting DIC defects the SurfScan series manufactured by KLA-Tencor is generally used as described above, but any other device may be used as long as it can detect DIC defects. Further, any device that can output the position coordinates of the detected DIC defect is preferable.
  • the step of S1 and the step of specifying the position coordinates of the detected DIC defect shown in S2 can be performed substantially at the same time, as compared with the case where the coordinate positions are manually specified as described later.
  • the coordinate position can be specified quickly and with high accuracy.
  • the method for measuring the shape of a DIC defect according to the present invention includes the case where the steps S1 and S2 are carried out substantially at the same time.
  • a step of measuring the shape including at least the height or depth of the detected DIC defect is performed by the phase shift interferometry using the position coordinates of the specified DIC defect.
  • the phase shift interferometry is described in Patent Document 6, but briefly explained, it is obtained by observing the interference fringes of monochromatic light while changing the observation height and performing phase analysis to the order of nanometers. This is a measurement method that can obtain the height resolution of.
  • This phase shift interferometry is an observation method that is becoming popular as an observation using the interferometry. As described above, by using the phase shift interferometry, it is possible to easily and accurately measure the shape of the DIC defect, which is a shallow and gentle defect, particularly the shape including the size in the height direction.
  • a device manufacturing surface (the front and back surfaces of the wafer may be distinguished and sometimes referred to as a "main surface") is adopted as the main surface of the silicon wafer for measuring the shape of the DIC defect.
  • a problem in the device manufacturing process is a DIC defect on the device manufacturing surface.
  • the present inventor can use the data of the shape of the DIC defect obtained as described above, particularly the height and the depth, to improve the efficiency when polishing the silicon wafer having the DIC defect to reduce the DIC defect. It was found that can be significantly improved.
  • the silicon wafer in which the DIC defect is detected can reduce the DIC defect by appropriately polishing it.
  • the polishing allowance is set based on the shape of the DIC defect measured by the method for measuring the shape of the DIC defect and the silicon wafer is polished, it is appropriate for each silicon wafer. Since the polishing allowance can be set, it is not necessary to polish more than necessary. Therefore, the productivity can be improved and the cost can be reduced.
  • the polishing allowance to be set is preferably set in a range of 5 times or more of the measured height and depth of the DIC defect, for example, 5 times to 50 times, preferably 10 times to 20 times. DIC defects can be reduced reliably and efficiently.
  • a silicon wafer having a diameter of 300 mm and a main surface of (100) is used.
  • the silicon wafer used was obtained by performing each manufacturing flow of silicon single crystal ingot manufacturing, ingot slicing, chamfering, wrapping, etching, polishing, and cleaning in order.
  • FIG. 2 is an example of a map in which the sample of the silicon wafer after cleaning is evaluated using a particle counter.
  • the particle counter SurfScan SP3 manufactured by KLA-Tencor was used, and the measurement was performed in the DIC mode for bright field observation. From FIG. 2, it can be seen that four DIC defects (indicated by black dots) were detected in the sample used. The position coordinates of each of these four locations are also output as coordinate data. The detection of the DIC defect and the output of the position coordinates correspond to the steps S1 and S2 in FIG.
  • FIG. 3 is an example of a phase shift interference image obtained by observing the position coordinates of the DIC defect output in S1 above. Note that FIG. 3 shows an example of observing a convex-shaped DIC defect.
  • the black and white shades in the figure indicate the height of the DIC defect, and the whitest part in the center of the figure means the apex of the height of the DIC defect.
  • FIG. 4 shows a profile obtained by performing phase analysis on one of the DIC defects shown in FIG. 3 using the hybrid microscope.
  • the DIC defect height could be measured as 30 nm and the DIC defect width as 190 ⁇ m.
  • the silicon wafer used had four DIC defects, but as a result of investigation by the present inventor, a plurality of DIC defects detected in the same wafer are omitted. It was found to be of similar height or depth. Since it is permissible to show similar values at three locations other than the DIC defects measured in FIGS. 3 and 4 in this embodiment, the results of measuring one DIC defect as shown in FIGS. 3 and 4 are shown.
  • the polishing allowance was set and rework was performed.
  • the rework is to perform the polishing and cleaning steps again on the product in which the DIC defect is generated, and the purpose is to eliminate the DIC defect and reduce the number of DIC defects and the height and depth of the DIC defect.
  • the number of samples used here was 10, and all of them were samples in which DIC defects were detected by the particle counter SP3.
  • the height of the DIC defect at one place of each sample was measured, the rework allowance corresponding to each sample was set and polished, and the rework time was measured.
  • the DIC defect disappeared or the number of DIC defects and the DIC defect height and depth were reduced by polishing by setting a allowance of 10 to 20 times the DIC defect height and depth.
  • Table 1 shows the DIC defect height and rework time of each sample.
  • the "rework time” referred to here is the time required for polishing in the rework (excluding the cleaning step and the like).
  • the height (or depth) of the DIC defect can be measured accurately and easily.
  • the polishing allowance for rework is set using the DIC defect height obtained as in the example, as shown in Table 1, the rework time is reduced by up to 80% as compared with the comparative example, 10 The total number of sheets was reduced by 65%, which was a significant reduction compared to the comparative example. It has also been confirmed that the quality of the DIC defect after the rework is the same as that of the comparative example in the examples.
  • various effects such as reduction of cost and improvement of productivity can be obtained as well as shortening of rework time.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an example, and any object having substantially the same configuration as the technical idea described in the claims of the present invention and exhibiting the same effect and effect is the present invention. Is included in the technical scope of.

Abstract

本発明は、シリコンウェーハのＤＩＣ欠陥の形状測定方法であって、パーティクルカウンターを用いて、前記シリコンウェーハの主面におけるＤＩＣ欠陥を検出する工程と、前記検出したＤＩＣ欠陥の位置座標を特定する工程と、前記特定した位置座標を用いて、位相シフト干渉法により、前記検出したＤＩＣ欠陥の少なくとも高さ又は深さを含む形状を測定する工程とを有するＤＩＣ欠陥の形状測定方法である。これにより、シリコンウェーハの主面に発生するＤＩＣ欠陥のサイズを含む形状を、容易に精度良く測定するＤＩＣ欠陥の形状測定方法を提供する。

Description

シリコンウェーハのＤＩＣ欠陥の形状測定方法及び研磨方法
　本発明は、シリコンウェーハに発生するＤＩＣ欠陥の形状測定方法及び研磨方法に関する。
　シリコンウェーハの表面でＤＩＣ欠陥が発生すると、デバイス作製においてＣＭＰでの不良やデフォーカスの発生に影響を及ぼす。そこで特許文献１から３では、ＤＩＣ欠陥低減や抑制のために、それぞれ、研磨剤、研磨ヘッド、研磨布の改良を行うことが記載されている。また、特許文献４及び５では、ＤＩＣ欠陥の測定法について紹介している。
　ここで、ＤＩＣ欠陥について説明する。ＤＩＣとは、Ｄｉｆｆｅｒｅｎｔｉａｌ　Ｉｎｔｅｒｆｅｒｅｎｃｅ　Ｃｏｎｔｒａｓｔの頭文字で、微分干渉コントラストや差分干渉コントラストと表される。ＤＩＣ欠陥とは、特許文献３から５でも述べられているが、主に、ＫＬＡ－Ｔｅｎｃｏｒ社製のパーティクルカウンターであるＳｕｒｆＳｃａｎシリーズの、例えば、ＳＰ２やＳＰ３といった評価装置を用い、さらに明視野観察を使用したＤＩＣモードで検出された欠陥である。ＤＩＣ欠陥は、浅くなだらかな欠陥であることが特徴で、シリコンウェーハ表面で盛り上がった凸型形状もしくは凹んだ凹型形状の両方が存在する。具体的に多くみられる形状としては、高さもしくは深さが数ナノメートルから数十ナノメートルで、幅が数十マイクロメートルから数百マイクロメートルであり、高さもしくは深さと幅の比（縦横比）が数千倍となることが特徴である。
特開２０１９－０２１７１９号公報 特開２０１９－０５８９５５号公報 特開２０１９－１２５７２２号公報 特開２０１８－１０１６９８号公報 特開２０１０－０２１２４２号公報 特開２０１６－０２７４０７号公報
　ＤＩＣ欠陥の検出方法は、上記のようなパーティクルカウンターで検出することが一般的である。ただし、この検出方法ではシリコンウェーハ表面に存在するＤＩＣ欠陥の位置座標の特定しかできず、ＤＩＣ欠陥のサイズを含む形状を求めることはできないという問題があった。特許文献５では、一般的な干渉を利用した顕微鏡によるＤＩＣ欠陥の測定方法が述べられているが、具体的な数値については開示されていない。このように、これまでＤＩＣ欠陥の高さや幅を正確に言及した文献はなかった。
　本発明は、上記問題を解決するためになされたものであり、シリコンウェーハの主面に発生するＤＩＣ欠陥のサイズを含む形状を、容易に精度良く測定する方法を提供することを目的とする。
　本発明は、上記目的を達成するためになされたものであり、シリコンウェーハのＤＩＣ欠陥の形状測定方法であって、パーティクルカウンターを用いて、前記シリコンウェーハの主面におけるＤＩＣ欠陥を検出する工程と、前記検出したＤＩＣ欠陥の位置座標を特定する工程と、前記特定した位置座標を用いて、位相シフト干渉法により、前記検出したＤＩＣ欠陥の少なくとも高さ又は深さを含む形状を測定する工程とを有するＤＩＣ欠陥の形状測定方法を提供する。
　このようなＤＩＣ欠陥の形状測定方法によれば、シリコンウェーハの主面に発生するＤＩＣ欠陥の高さ方向のサイズを含む形状を、容易に精度良く測定することができる。
　このとき、前記シリコンウェーハの主面がデバイス作製面であるＤＩＣ欠陥の形状測定方法とすることができる。
　これにより、デバイス作製工程に影響を及ぼすＤＩＣ欠陥を、正確かつ容易に評価することができる。
　このとき、上記ＤＩＣ欠陥の形状測定方法により測定した前記ＤＩＣ欠陥の形状に基づいて研磨取り代を設定し、前記シリコンウェーハの研磨を行うシリコンウェーハの研磨方法とすることができる。
　これにより、ＤＩＣ欠陥レベルが低減されたシリコンウェーハを、効率よく低コストで生産性高く作製することができる。
　以上のように、本発明のＤＩＣ欠陥の形状測定方法によれば、シリコンウェーハの主面に発生するＤＩＣ欠陥の高さ方向のサイズを含む形状を精度良く容易に測定することが可能となる。また、測定したＤＩＣ欠陥の高さ方向のサイズを含む形状を用いることで、ＤＩＣ欠陥を減少させるための研磨の取り代設定が正確にできるようになり、研磨の短時間化及び研磨にかかるコストが削減可能である。
本発明に係るＤＩＣ欠陥の形状測定方法を示すフロー図である。 本発明に係る実施例において、パーティクルカウンターで評価したＤＩＣ欠陥マップの一例を示す。 本発明に係る実施例において取得した位相シフト干渉像の一例を示す。 本実施例で示すＤＩＣ欠陥の位相解析を行ったプロファイルの一例を示す。
　以下、本発明を詳細に説明するが、本発明はこれらに限定されるものではない。
　上述のように、シリコンウェーハの主面に発生するＤＩＣ欠陥のサイズを含む形状を、精度良く容易に測定するＤＩＣ欠陥の形状測定方法が求められていた。
　本発明者らは、上記課題について鋭意検討を重ねた結果、シリコンウェーハのＤＩＣ欠陥の形状測定方法であって、パーティクルカウンターを用いて、前記シリコンウェーハの主面におけるＤＩＣ欠陥を検出する工程と、前記検出したＤＩＣ欠陥の位置座標を特定する工程と、前記特定した位置座標を用いて、位相シフト干渉法により、前記検出したＤＩＣ欠陥の少なくとも高さ又は深さを含む形状を測定する工程とを有するＤＩＣ欠陥の形状測定方法により、シリコンウェーハの主面に発生するＤＩＣ欠陥の高さ方向のサイズを含む形状を精度良く容易に測定することができることを見出し、本発明を完成した。
　以下、本発明の一実施形態に係る形状測定方法及びシリコンウェーハの研磨方法について、図面を参照しながら説明する。
　図１は、本発明に係るＤＩＣ欠陥の形状測定方法及びシリコンウェーハの研磨方法を示すフロー図である。図１に記載のフローより前段（Ｓ１より前）では、例えば、シリコン単結晶インゴットの作製やインゴットスライス、エッチング、研磨、熱処理などの工程が行われていてもよい。ここで、ＤＩＣ欠陥を発生させる工程として最も代表的といわれているのは研磨工程である。この研磨工程では、スラリーと呼ばれる懸濁液を使用する。ＤＩＣ欠陥は、研磨後に、このスラリーの処理が適切に行われないことで発生すると考えられている。ただし、ＤＩＣ欠陥の発生については不明な点が多く、上述のような研磨工程だけが発生工程であると、特定できていないのが現状である。
　本発明に係るＤＩＣ欠陥の形状測定方法は、図１のＳ１に示す、パーティクルカウンターを用いてシリコンウェーハの主面におけるＤＩＣ欠陥を検出する工程、及び、Ｓ２に示す、検出したＤＩＣ欠陥の位置座標を特定する工程を行い、さらにその座標について、Ｓ３に記載した形状測定を行う。ＤＩＣ欠陥の検出に使用するパーティクルカウンターとしては、前述のようにＫＬＡ－Ｔｅｎｃｏｒ社製のＳｕｒｆＳｃａｎシリーズが一般的であるが、その他の装置であってもＤＩＣ欠陥が検出できるものであればよい。さらに、検出したＤＩＣ欠陥の位置座標を出力できる装置であれば、好ましい。この場合、Ｓ１の工程と、Ｓ２に示す検出したＤＩＣ欠陥の位置座標を特定する工程とを、略同時に行うことができ、後述のように手作業で座標位置の特定を行う場合と比べて、座標位置を迅速かつ高精度で特定することができる。このように、本発明に係るＤＩＣ欠陥の形状測定方法では、Ｓ１とＳ２の工程が略同時に実施される場合を含む。
　ここで座標の特定方法について説明する。前記ＳｕｒｆＳｃａｎシリーズであれば、座標が出力可能だが、それ以外のパーティクルカウンターで座標が出力できない評価装置、方法の場合でも、検出したＤＩＣ欠陥が示されたシリコンウェーハ全面のマップや観察像を出力して、手作業にて座標を特定、取得することが可能である。この時の座標系は限定されず、Ｘ－Ｙ座標でも、極座標と言われるｒ－θ座標でも、ＤＩＣ欠陥の場所が特定できれば、どのような座標系でも良い。
　次に、図１のＳ３に示すように、特定したＤＩＣ欠陥の位置座標を用いて、位相シフト干渉法により、検出したＤＩＣ欠陥の少なくとも高さ又は深さを含む形状を測定する工程を行う。なお、位相シフト干渉法とは、特許文献６に記載されているが、簡単に説明すると、単色光の干渉縞を、観察高さを変化させながら観察し位相解析を行うことで、ナノメートルオーダーの高さ分解能が得られる測定方法である。この位相シフト干渉法は、干渉法を用いた観察としては、一般化しつつある観察方法である。このように、位相シフト干渉法を用いることで、浅くなだらかな欠陥であるＤＩＣ欠陥の形状、特に、高さ方向のサイズを含む形状を、簡便かつ高精度に測定することが可能となる。
　本発明に係るＤＩＣ欠陥の形状測定方法では、ＤＩＣ欠陥の形状測定を行うシリコンウェーハの主面として、デバイス作製面（ウェーハの表裏を区別して、「主表面」ということもある）を採用することが好ましい。通常、デバイス作製工程で問題となるのは、デバイス作製面のＤＩＣ欠陥である。デバイス作製面の評価を行えば、デバイス作製工程に影響を及ぼすＤＩＣ欠陥について、正確かつ容易に評価することができる。
　また、本発明者は、上述のようにして求めたＤＩＣ欠陥の形状、特に、高さや深さのデータを用いると、ＤＩＣ欠陥を有するシリコンウェーハを研磨してＤＩＣ欠陥を減少させる場合に、効率を著しく向上させることができることを見出した。
　ＤＩＣ欠陥が検出されたシリコンウェーハは、適切に研磨を行うことでＤＩＣ欠陥を減少させることができる。従来は、個々のウェーハで検出されたＤＩＣ欠陥の、特に高さ方向のサイズを含む形状は測定できなかったため、一般的なＤＩＣ欠陥の形状に応じた取り代を一律に設定していた。
　しかしながら、図１のＳ４に示すように、ＤＩＣ欠陥の形状測定方法により測定したＤＩＣ欠陥の形状に基づいて研磨取り代を設定し、シリコンウェーハの研磨を行うこととすると、シリコンウェーハ毎に適切な研磨取り代を設定できるため、必要以上に研磨を行わなくてもよい。このため、生産性が向上しコストを低減することができた。なお、設定する研磨取り代は、測定したＤＩＣ欠陥の高さや深さの５倍以上の範囲で設定することが好ましく、例えば、５倍～５０倍、好ましくは１０倍～２０倍とすると、より確実かつ効率よくＤＩＣ欠陥を低減することができる。
　以下、実施例を挙げて本発明について具体的に説明するが、これは本発明を限定するものではない。
　（実施例）
　本実施例では、直径が３００ｍｍで、主面が（１００）面であるシリコンウェーハを使用した。なお、使用したシリコンウェーハは、概略、順に、シリコン単結晶インゴット作製、インゴットスライス、面取り、ラッピング、エッチング、研磨、洗浄の、各作製フローが行われたものである。
　図２は、上記の洗浄後のシリコンウェーハのサンプルを、パーティクルカウンターを用いて評価したマップの一例である。パーティクルカウンターは、ＫＬＡ－Ｔｅｎｃｏｒ社製のＳｕｒｆＳｃａｎ　ＳＰ３を使用し、明視野観察のＤＩＣモードによる測定を行った。図２から、使用したサンプルには４ヶ所のＤＩＣ欠陥（黒点で示す）が検出されたことがわかる。なお、この４ヶ所の各位置座標も座標データとして出力されている。このＤＩＣ欠陥の検出と位置座標の出力までが、図１のＳ１、Ｓ２の工程に相当する。
　次に、図１のＳ３の工程を行った。前記Ｓ２の工程において出力されたＤＩＣ欠陥の位置座標について、位相シフト干渉法を用いた観察を行った。この観察では、１０倍の二光束干渉用対物レンズを装着した、レーザーテック社製ＯＰＴＥＬＩＣＳハイブリッド顕微鏡を使用した。また、前記ハイブリッド顕微鏡には、パーティクルカウンターが出力した位置座標が直ちに観察できるよう、マイクロメートルオーダーの位置座標精度を有した可動式のステージを作製し、設置している。
　図３は、上記Ｓ１にて出力したＤＩＣ欠陥の位置座標について観察を行った、位相シフト干渉像の一例である。なお、この図３は、凸型形状のＤＩＣ欠陥を観察した例を示している。図の白黒の濃淡はＤＩＣ欠陥の高さを示しており、図の中央にある最も白い部分がＤＩＣ欠陥の高さの頂点を意味している。
　図４に、上記ハイブリッド顕微鏡を用いて図３で示したＤＩＣ欠陥の一つについて位相解析を行ったプロファイルを示す。この例では、ＤＩＣ欠陥高さが３０ｎｍ、ＤＩＣ欠陥幅が１９０μｍと測定できた。なお、図２に示すように、使用したシリコンウェーハには４ヶ所のＤＩＣ欠陥があったが、本発明者が調査を行ったところ、同一のウェーハ内で検出された複数のＤＩＣ欠陥は、略同程度の高さ又は深さであることがわかった。本実施例で測定した図３，４のＤＩＣ欠陥以外の他の３ヶ所においても近い値を示すとしても差支えないため、図３や図４に示すようにＤＩＣ欠陥を１ヶ所測定した結果を、そのサンプル（シリコンウェーハ）のＤＩＣ欠陥のサイズの代表値とすることができる。ここまでが、図１のＳ３の工程である。このようにして、サンプル（シリコンウェーハ）のＤＩＣ欠陥の高さ方向のサイズを含む形状の測定を行った。
　次に、測定して取得したＤＩＣ欠陥の高さ又は深さを含む形状に基づいて、研磨の取り代を設定し、リワークを行った。なお、リワークとは、ＤＩＣ欠陥が発生した製品に対して再度研磨及び洗浄工程を通すことで、その目的は、ＤＩＣ欠陥の消滅及びＤＩＣ欠陥数やＤＩＣ欠陥高さ、深さの低減である。
　ここで用いたサンプルは１０枚で、その全数が前記パーティクルカウンターＳＰ３にてＤＩＣ欠陥が検出されたサンプルである。１０枚のサンプルについて、各サンプル１ヶ所のＤＩＣ欠陥の高さ測定を実施し、各サンプルに見合ったリワーク取り代を設定して研磨し、リワーク時間を計測した。なお、リワークは、ＤＩＣ欠陥高さ及び深さの１０～２０倍の取り代を設定して研磨することにより、ＤＩＣ欠陥消滅もしくは、ＤＩＣ欠陥数やＤＩＣ欠陥高さ、深さを低減させた。表１に各サンプルの、ＤＩＣ欠陥高さ、リワーク時間を示す。なお、ここでいう「リワーク時間」とは、リワークのうちの研磨に要する時間である（洗浄工程等は含まない）。
　（比較例）
　比較例では、従来通り、パーティクルカウンターでＤＩＣ欠陥の発生が検出された場合に、一律のリワーク取り代でリワークを行う条件を示した。具体的には、取り代を２μｍに設定し、リワーク時間にすると５分である（表１）。
Figure JPOXMLDOC01-appb-T000001
　本発明に係るＤＩＣ欠陥の形状測定方法によれば、ＤＩＣ欠陥の高さ（又は深さ）が正確かつ容易に測定できることがわかる。また、実施例のようにして求めたＤＩＣ欠陥高さを用いてリワークの研磨取り代を設定すると、表１に示したように、リワーク時間が、比較例に比べて最大で８０％減、１０枚の合計でも６５％減となり、比較例よりも大幅に削減できる結果が得られた。なお、リワーク後のＤＩＣ欠陥に関する品質は、実施例は比較例と同等であることも確認できている。このように、本発明に係るＤＩＣ欠陥の形状測定方法によれば、リワーク時間の短縮だけでなく、コスト削減や生産性の向上など、様々な効果が得られることわかった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (3)

  1. 　シリコンウェーハのＤＩＣ欠陥の形状測定方法であって、
    　パーティクルカウンターを用いて、前記シリコンウェーハの主面におけるＤＩＣ欠陥を検出する工程と、
    　前記検出したＤＩＣ欠陥の位置座標を特定する工程と、
    　前記特定した位置座標を用いて、位相シフト干渉法により、前記検出したＤＩＣ欠陥の少なくとも高さ又は深さを含む形状を測定する工程とを有することを特徴とするＤＩＣ欠陥の形状測定方法。
  2. 　前記シリコンウェーハの主面がデバイス作製面であることを特徴とする請求項１に記載のＤＩＣ欠陥の形状測定方法。
  3. 　請求項１又は２に記載のＤＩＣ欠陥の形状測定方法により測定した前記ＤＩＣ欠陥の形状に基づいて研磨取り代を設定し、前記シリコンウェーハの研磨を行うことを特徴とするシリコンウェーハの研磨方法。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102255421B1 (ko) * 2020-08-11 2021-05-24 충남대학교산학협력단 단결정 산화갈륨의 결함 평가방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006278513A (ja) * 2005-03-28 2006-10-12 Shin Etsu Handotai Co Ltd 半導体ウエーハの評価方法及び製造方法
JP2006278515A (ja) * 2005-03-28 2006-10-12 Shin Etsu Handotai Co Ltd 半導体ウエーハの評価方法及び製造方法
JP2008528960A (ja) * 2005-01-25 2008-07-31 デビオテック ソシエテ アノニム 微小機械装置内の表面形状を光学的に測定することによって微小機械装置内の容積を測定する方法、及びこの測定を実行するアセンブリ

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010021242A (ja) 2008-07-09 2010-01-28 Sumco Corp 貼り合わせ用ウェーハの欠陥検出方法
WO2013047709A1 (ja) 2011-09-30 2013-04-04 ウシオ電機株式会社 デジタルホログラフィ方法及びデジタルホログラフィ装置
JP6327329B1 (ja) 2016-12-20 2018-05-23 株式会社Sumco シリコンウェーハの研磨方法およびシリコンウェーハの製造方法
JP6690606B2 (ja) 2017-07-14 2020-04-28 信越半導体株式会社 研磨方法
JP2019058955A (ja) 2017-09-22 2019-04-18 信越半導体株式会社 研磨ヘッド及び研磨ヘッドの製造方法
JP6919579B2 (ja) 2018-01-17 2021-08-18 株式会社Sumco 貼り合わせウェーハの製造方法、貼り合わせウェーハ

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008528960A (ja) * 2005-01-25 2008-07-31 デビオテック ソシエテ アノニム 微小機械装置内の表面形状を光学的に測定することによって微小機械装置内の容積を測定する方法、及びこの測定を実行するアセンブリ
JP2006278513A (ja) * 2005-03-28 2006-10-12 Shin Etsu Handotai Co Ltd 半導体ウエーハの評価方法及び製造方法
JP2006278515A (ja) * 2005-03-28 2006-10-12 Shin Etsu Handotai Co Ltd 半導体ウエーハの評価方法及び製造方法

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