WO2015129157A1 - 半導体ウェーハの製造方法及び工程異常の検出方法 - Google Patents

半導体ウェーハの製造方法及び工程異常の検出方法 Download PDF

Info

Publication number
WO2015129157A1
WO2015129157A1 PCT/JP2015/000344 JP2015000344W WO2015129157A1 WO 2015129157 A1 WO2015129157 A1 WO 2015129157A1 JP 2015000344 W JP2015000344 W JP 2015000344W WO 2015129157 A1 WO2015129157 A1 WO 2015129157A1
Authority
WO
WIPO (PCT)
Prior art keywords
manufacturing process
manufacturing
abnormality
wafer
wafers
Prior art date
Application number
PCT/JP2015/000344
Other languages
English (en)
French (fr)
Inventor
正弘 加藤
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Publication of WO2015129157A1 publication Critical patent/WO2015129157A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67242—Apparatus for monitoring, sorting or marking
    • H01L21/67288—Monitoring of warpage, curvature, damage, defects or the like
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/10—Measuring as part of the manufacturing process
    • H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps

Definitions

  • the present invention relates to a method of manufacturing a semiconductor wafer for device fabrication or a semiconductor wafer on which a device is formed using a material wafer made of a semiconductor material, and in particular, a process abnormality in a manufacturing process of a semiconductor wafer manufactured by the method. It relates to a detection method.
  • the material wafer for example, a silicon single crystal wafer
  • Various processes such as film growth, etching, ion implantation, cleaning, heat treatment, exposure, and coating are performed.
  • sudden abnormalities may occur.
  • an abnormality such as a wafer surface defect or contamination occurs, it is necessary to detect it quickly and investigate the cause and take countermeasures.
  • abnormalities may not appear immediately but may become apparent after passing through multiple manufacturing processes. In this case, abnormalities are accurately observed between the manufacturing processes. Cannot be detected. As described above, in each actual manufacturing process of a semiconductor wafer, an abnormality may not be detected in the middle due to various restrictions.
  • Patent Document 1 describes an automatic diagnosis system that can automatically and quickly diagnose an abnormality in a production process of a production line.
  • Patent Document 2 describes a wafer surface information processing apparatus that uses data obtained by storing wafer surface information in identifying a defective process such as a wafer processing process.
  • Patent Document 3 describes a process management method capable of quickly finding a defective process and a system using the method.
  • the apparatuses and methods described in Patent Documents 1 to 3 also inspect the material wafer and measure the characteristics of the material wafer during the manufacturing process or during the manufacturing process. Has not reached.
  • the present invention has been made in view of the problems as described above, and when an abnormality occurs in the manufactured semiconductor wafer, in which manufacturing process the abnormality has occurred from the semiconductor wafer after all the manufacturing processes have been completed. It is an object of the present invention to provide a method for manufacturing a semiconductor wafer and a method for detecting a process abnormality that can quickly and easily identify the process.
  • a method of manufacturing a semiconductor wafer by performing a plurality of manufacturing steps on a plurality of material wafers, wherein the plurality of material wafers are put into each manufacturing step.
  • any one or more of a rotation angle at the time of arranging the plurality of material wafers for each manufacturing process, an arrangement position of the material wafer, and a processing order is set to the rotation angle of the previous manufacturing process, the arrangement.
  • a method for manufacturing a semiconductor wafer wherein the semiconductor wafer is manufactured by introducing the plurality of material wafers into each manufacturing process by changing the position and the processing order so as to be different.
  • the rotation angle, the arrangement position, and the processing order of the material wafer are artificially changed for each manufacturing process, and the rotation angle, the arrangement position, and the processing order are characterized for the material wafer in each manufacturing process.
  • the rotation angle, the arrangement position, and the processing order are characterized for the material wafer in each manufacturing process.
  • the specific material wafer is different from the rotation angle of the other material wafers for each manufacturing process. It can be changed by rotating only the rotation angle.
  • the arrangement position or the processing order when the plurality of material wafers are put into each manufacturing process, the arrangement position or the processing order of the plurality of material wafers in the first manufacturing process is used as a reference.
  • the arrangement position or the processing order can be changed from the reference for each subsequent manufacturing process.
  • the material wafer is characterized in this way in the manufacturing process, it is easier to make a manufacturing process where an abnormality has occurred simply by evaluating the continuity of the abnormality in the semiconductor wafer surface corresponding to the arrangement position or processing order of the material wafer. Can be specified.
  • the rotation angle, the arrangement position, and the processing order can be changed in a predetermined cycle unit.
  • a predetermined cycle As described above, by regularly changing in units of a predetermined cycle, it becomes easier to determine the characteristics of the abnormality that has occurred in the semiconductor wafer, and it is possible to more easily and quickly identify the manufacturing process where the abnormality has occurred.
  • the semiconductor wafer is preferably a bonded SOI wafer.
  • the manufacturing method of the present invention is particularly suitable when a bonded SOI wafer is manufactured.
  • the in-plane distribution of a predetermined quality of a plurality of semiconductor wafers manufactured by the above-described semiconductor wafer manufacturing method is measured, and the in-plane distribution pattern and the rotation angle or By comparing the correspondence with the arrangement position or the processing order, the presence or absence of abnormality and / or the process in which the abnormality has occurred is specified, and a process abnormality detection method is provided.
  • the semiconductor wafer manufacturing method and process abnormality detection method of the present invention can easily identify in which manufacturing process an abnormality has occurred when an abnormality occurs in a semiconductor wafer that has been manufactured. Furthermore, if quality inspection is performed on a semiconductor wafer that has undergone all the manufacturing processes, the manufacturing process in which an abnormality has occurred can be identified. Therefore, it is not always necessary to perform a quality inspection between manufacturing processes, and time, labor, and cost Can be suppressed.
  • FIG. 3 is a diagram showing an in-plane distribution of defects of a wafer detected in Example 1. It is the figure which showed an example of the division
  • FIG. 4 is a graph showing the number of defects for each surface area of the wafer in FIG. 3.
  • 5 is a graph showing a case where the number of defects in the graph of FIG. 4 is normalized.
  • 3 is a graph showing the number of defects for each surface area of all wafers in Example 1.
  • FIG. 7 is a graph showing a case where the angle of defect distribution of the wafer 3 is shifted in FIG. 6.
  • FIG. 6 is a diagram showing the number of wafer defects detected in Example 2.
  • FIG. It is the schematic which showed an example of the calculation method of RMS value.
  • 6 is a graph showing the number of defects and the RMS value for each manufacturing process in Example 2.
  • 6 is a view showing an in-plane distribution of defects of a wafer in Comparative Example 1.
  • FIG. 10 is a graph showing the number of defects and the RMS value for each manufacturing process in Comparative Example 2.
  • the present invention is not limited to this.
  • an investigation for detecting an abnormality between manufacturing processes of a semiconductor wafer is performed, a great amount of labor and time are required, which causes an increase in cost and a decrease in productivity.
  • some process abnormalities do not become apparent immediately after the end of the manufacturing process and cannot be detected immediately. Therefore, if it is possible to identify the manufacturing process in which an abnormality has occurred from the abnormalities that exist in the semiconductor wafer after the entire manufacturing process has been performed, it is possible to reliably detect the abnormality and prevent an increase in cost and productivity.
  • a method for manufacturing such a semiconductor wafer and a method for detecting a process abnormality have not been developed yet.
  • the distribution or number of abnormalities in the surface of the semiconductor wafer depends on the rotation angle, the arrangement position, and the processing order. Features with continuous continuity appear.
  • the contamination in the heat treatment furnace has been described as an example, but the characteristics of such an abnormality are common to the abnormality in all other manufacturing processes.
  • the present inventor sets any one or more of the rotation angle, the arrangement position of the material wafer, and the processing order when arranging a plurality of material wafers for each manufacturing process as the rotation angle and arrangement of the previous manufacturing process.
  • the present invention has been completed by conceiving that the above object can be achieved if a plurality of material wafers are introduced into each manufacturing process by changing the position and processing order to be different.
  • a specific material wafer can be rotated by a predetermined rotation angle so as to be different from the rotation angle of other material wafers for each manufacturing process.
  • the manufacturing process of A only the first and eleventh material wafers are charged into a slot or the like in the apparatus at a rotation angle shifted by 90 degrees from the other material wafers. Only the second and twelfth material wafers are shifted by 90 degrees. In this way, each manufacturing process is characterized so that the rotation angle of the material wafer is different from other manufacturing processes.
  • the cause process is specified simply by comparing the occurrence position of the abnormality.
  • the material wafer is characterized by changing an arrangement position such as which material wafer is arranged in which slot in the batch type apparatus, and a processing order in the single wafer type apparatus.
  • the arrangement position or processing order of a plurality of material wafers in the first manufacturing process is used as a reference, and the arrangement position or processing order is changed from the reference for each subsequent manufacturing process. be able to.
  • the rotation angle, arrangement position, and processing order of the material wafer for each manufacturing process using a transfer robot incorporated in the apparatus used in each manufacturing process, the rotation angle, arrangement position, What is necessary is just to perform conveyance operation, such as adjustment of a process order. If a special transfer pattern cannot be specified by the transfer robot of the device, use the wafer sorting device etc. before processing each manufacturing process to change the rotation angle and order of the material wafers. If the wafer is prepared, the rotation angle, the arrangement position, and the processing order of the material wafer in the processing apparatus can be changed. Further, when special transport is possible with the apparatus in the previous process, the material wafer can be stored at the target rotation angle, arrangement position, and processing order in the next process at the end of the previous process.
  • the process abnormality detection method of the present invention measures the in-plane distribution of a predetermined quality of a plurality of semiconductor wafers manufactured by the above method, and determines the in-plane distribution pattern, rotation angle, arrangement position or processing order. By comparing the correspondence with, the presence / absence of abnormality and / or the process in which the abnormality has occurred is specified.
  • LPD Light Point Defect
  • ⁇ -PCD Microwave Photo Conductivity Decay
  • the present invention can be applied to a slight quality deterioration that is acceptable in quality.
  • it is possible to detect even a slight abnormality with high sensitivity by continuously performing common characterization in manufacturing for a certain period, and integrating and averaging the inspection results during that period.
  • the software can automatically determine an abnormal process by using a simple algorithm.
  • a certain threshold for the index obtained from the calculation at this time it is possible to automatically determine whether or not there is an abnormality.
  • An example of the calculation algorithm for determination is shown in Examples 1 and 2 described later. However, many methods can be considered for the algorithm for judgment, and any method may be used as long as it fulfills the purpose.
  • Example 1 the rotation angle of the material wafer was changed so as to be different from other manufacturing processes for each manufacturing process, and the manufacturing process causing the abnormality was specified.
  • a bonded SOI wafer was manufactured using a silicon single crystal wafer as a material wafer.
  • the contents of each manufacturing process consist mainly of forming a fragile layer by implanting hydrogen ions into a material wafer called a bond wafer on which an oxide film is formed, and then using the bond wafer as a base. Bonding with wafer and applying heat, part of bond wafer is peeled off and transferred to base wafer.
  • SC1 cleaning cleaning with a mixed aqueous solution of NH 4 OH and H 2 O 2
  • bonding heat treatment for the purpose of strengthening bonding between a part of the peeled bond wafer and the base wafer is performed.
  • the manufacturing of the bonded SOI wafer is completed through manufacturing steps such as planarization heat treatment of the peeled surface and sacrificial oxidation processing.
  • Example 1 the present invention was applied after the peeling process for manufacturing the bonded SOI wafer, and the present invention was applied in the four manufacturing processes shown in FIG.
  • the first manufacturing process is the SC1 cleaning process.
  • the second manufacturing process is a bonding heat treatment aiming at bond strengthening, and a heat treatment is performed at 900 ° C. for 3 hours in an oxidizing atmosphere.
  • the third manufacturing process was a flattening heat treatment, and heat treatment was performed at 1200 ° C. for 1 hour in an Ar atmosphere.
  • the fourth manufacturing process is a sacrificial oxidation process for adjusting the film thickness of the SOI layer, and heat treatment (sacrificial oxidation) was performed at 950 ° C. for 2 hours in an oxidizing atmosphere.
  • wafer 1 was processed while being rotated 90 ° clockwise with respect to the other wafers. Thereafter, all the wafers were once returned to have the same rotation angle, and in the next bonding heat treatment, only wafer 2 was rotated 90 ° clockwise. Similarly, in the flattening heat treatment, only the wafer 3 was rotated 90 ° clockwise, and in the sacrificial oxidation treatment, only the wafer 4 was rotated 90 ° clockwise.
  • the difference in defect distribution in the map between the wafers can be easily judged visually in this case, but can also be judged automatically using software.
  • an example of such an algorithm will also be described.
  • the area of the surface of the circular wafer (wafer 1) was equally divided into a sector and divided into a plurality of data areas (FIG. 3).
  • the region of the surface of the circular wafer is divided into 24, but the number of divisions is not limited to this.
  • the defect distribution data of the wafer 1 to be investigated was tabulated for each divided area (FIG. 4).
  • the number of defects is used as the characteristic value, but in the case of a film thickness distribution value, an average value in the region may be used.
  • the present invention can be applied to any characteristic value other than the number of defects and the film thickness. Since the data obtained in this way may vary greatly, a smoothing process by moving average or a normalization process for making the overall intensity constant may be performed as necessary.
  • FIG. 5 5 points of moving average processing and normalization processing were performed (FIG. 5).
  • the above calculation was performed on all target wafers (in this case, wafers 1 to 5), and the graph of FIG. 6 was obtained.
  • a shift operation corresponding to the rotation was performed on the data of the wafer rotated in the manufacturing process as an abnormality candidate ((a) in FIG. 7).
  • the data is also shifted by ⁇ 90 ° in order to correspond to the situation where the wafer 3 is rotated by ⁇ 90 ° by the planarization heat treatment.
  • Example 2 As Example 2, the arrangement position was changed by changing the arrangement order of the material wafers (slot position in the apparatus) for each manufacturing process, and the cause process of the abnormality was specified.
  • the target manufacturing process is the latter half of the SOI wafer manufacturing process as in the first embodiment, and is composed of four processes shown in FIG. In these manufacturing processes, 50 material wafers were processed.
  • the numbers shown in parentheses in FIG. 8 indicate the numbers of the respective material wafers and their arrangement order (slot position).
  • the SC1 cleaning in the first manufacturing process was performed without changing the order of the wafers.
  • the arrangement order in the first manufacturing process is set as a reference arrangement order. After that, as shown in FIG.
  • the arrangement order of the wafers was reversed at a cycle of 5 sheets with respect to the reference.
  • the wafer arrangement order is temporarily restored, and as shown in FIG. 8, the arrangement order is reversed at a cycle of 10 sheets in the planarization heat treatment of the third manufacturing process.
  • the arrangement order of the wafers is temporarily restored, and as shown in FIG. 8, in the sacrificial oxidation of the fourth manufacturing process, the arrangement order is reversed at a cycle of 15 sheets with respect to the reference arrangement order. .
  • FIG. 9 is a graph when the dependency of the number of defects on the arrangement order (slot position) of the material wafers is rearranged in the arrangement order of the material wafers in each manufacturing process. From this, it can be seen that the continuity is the best in the arrangement order in the planarization heat treatment of the third manufacturing process. And in manufacturing processes other than the 3rd manufacturing process, it turns out that it is discontinuous by a predetermined cycle unit. Thereby, it was easily identified that the cause of the abnormality was the planarization heat treatment (third manufacturing process).
  • the degree of continuity can be easily determined by a human looking at the graph, but it can also be determined automatically using software.
  • the characteristic values in this case, the number of defects
  • the RMS Root Mean Square
  • the RMS Average square root
  • Comparative Example 1 The case where a semiconductor wafer was manufactured under the same conditions as in Example 1 except that no material wafer was rotated in each manufacturing process is referred to as Comparative Example 1.
  • Example 1 since the cause of the abnormality is found in the third manufacturing process, assuming that the rotation in this process is not performed, the defect position of the wafer 3 is rotated by ⁇ 90 ° within the wafer surface. It was. Further, since the influence of the first manufacturing process, the second manufacturing process, and the fourth manufacturing process is considered to be negligible compared to the influence of the third manufacturing process, the distribution of the wafer 1, the wafer 2, and the wafer 4 is considered. Was left as is. When the defect distribution is recalculated under the above conditions when the rotation angle is the same, the distribution shown in FIG. 12 is obtained. Although the characteristic defect distribution can be confirmed, the process causing the abnormality cannot be identified from this distribution.
  • Comparative Example 2 The case where a semiconductor wafer is manufactured under the same conditions as in Example 2 except that the order of arrangement in each manufacturing process is the same is referred to as Comparative Example 2.
  • the cause of the abnormality is found to be the third manufacturing process, and the effects of the first manufacturing process, the second manufacturing process, and the fourth manufacturing process are ignored compared to the effects of the third manufacturing process. Since it is considered to be possible, the arrangement order at the time of occurrence of abnormality is considered to be almost equal to the graph of the third step in FIG. Further, when rearrangement is performed with the same arrangement order from the first to the fourth manufacturing steps, the graph in FIG. 13 is unified.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Container, Conveyance, Adherence, Positioning, Of Wafer (AREA)

Abstract

　本発明は、複数の材料ウェーハに対し、複数の製造工程を施すことによって半導体ウェーハを製造する方法であって、複数の材料ウェーハを各製造工程に投入する際、製造工程毎に複数の材料ウェーハを配置する際の回転角度、材料ウェーハの配置位置、及び処理順のいずれか１つ以上を、それ以前の製造工程の回転角度、配置位置、及び処理順と異なるように変更して複数の材料ウェーハを各製造工程に投入し、半導体ウェーハを製造することを特徴とする半導体ウェーハの製造方法である。これにより、製造した半導体ウェーハに異常が発生した場合に、すべての製造工程が終了した後の半導体ウェーハから、どの製造工程で異常が発生したのかを迅速かつ容易に特定することができる半導体ウェーハの製造方法及び工程異常検出方法が提供される。

Description

半導体ウェーハの製造方法及び工程異常の検出方法
　本発明は、半導体材料からなる材料ウェーハを用いて、デバイス作製用半導体ウェーハ又はデバイスが形成された半導体ウェーハを製造する方法に関し、特に、その方法で製造された半導体ウェーハの製造工程における工程異常の検出方法に関する。
　一般的に、半導体材料からなる材料ウェーハを用いて、デバイス作製用半導体ウェーハやデバイスが形成された半導体ウェーハを製造する際、材料となる材料ウェーハ（例えば、シリコン単結晶ウェーハ）に対し、研磨、膜成長、エッチング、イオン注入、洗浄、熱処理、露光、塗布等の様々な処理を行う。そのような複数の製造工程を行う中で、突発的な異常が発生することがある。ウェーハの表面欠陥や汚染の発生等といった異常が発生した場合は、いち早くそれを検知し、原因の究明と対策を行うことが必要となる。
　異常を検知する方法としては、各製造工程の終了直後に検査を行うことが有効であるとされている。しかし、製造工程によっては途中の検査を実施することが困難な場合がある。また、半導体ウェーハの品質を各製造工程が終了するたびに検査することは多大な労力と時間を要し、コスト増大や生産性低下の要因となる。
　また、仮に全製造工程で詳細な調査を実施するとしても、異常がすぐに顕在化せず複数の製造工程を経た後で顕在化する場合があり、この場合は各製造工程間で的確に異常を検知することができない。このように、実際の半導体ウェーハの各製造工程では、さまざまな制約により、途中で異常を検出できない場合がある。
　特許文献１には、生産ラインの製造工程の異常を自動的にしかも早期に診断可能な自動診断システムが記載されている。特許文献２には、ウェーハ表面情報を蓄積したデータを、ウェーハ処理工程などの不良工程の特定処理において役立てるウェーハ表面情報処理装置が記載されている。特許文献３には、迅速に不良工程を探し出せる工程管理方法およびその方法を使用したシステムが記載されている。しかし、特許文献１～３に記載の装置、方法も、製造工程間又は製造工程中に、材料ウェーハの検査や材料ウェーハの特性の測定をしているため、上記のような問題を解決するには至っていない。
　また、突発的な工程異常が発生した場合、本質的な原因究明および有効な対策が完了するまで、半導体ウェーハの製造工程を再開することができず、その間の製造業務に大きな損失を与えてしまう。従って、迅速に原因究明することが必要となるが、最終製造工程の終了段階で異常が検知された場合には、途中のどの製造工程に異常があったのかを即座に判断することが困難となる。異常の形態を詳細に調査する方法や、号機間差や処理日時等の状況から推定する方法等により原因究明を試みるが、発生した異常に特徴が少ない場合には原因を特定するまでに多大な時間や労力を要することがある。
特開平１０－２０６２００号公報 特開２００２－１１０７５４号公報 特開２００８－７７６６５号公報
　本発明は前述のような問題に鑑みてなされたもので、製造した半導体ウェーハに異常が発生した場合に、すべての製造工程が終了した後の半導体ウェーハから、どの製造工程で異常が発生したのかを迅速かつ容易に特定することができる半導体ウェーハの製造方法及び工程異常の検出方法を提供することを目的とする。
　上記目的を達成するために、本発明によれば、複数の材料ウェーハに対し、複数の製造工程を施すことによって半導体ウェーハを製造する方法であって、前記複数の材料ウェーハを各製造工程に投入する際、製造工程毎に前記複数の材料ウェーハを配置する際の回転角度、前記材料ウェーハの配置位置、及び処理順のいずれか１つ以上を、それ以前の製造工程の前記回転角度、前記配置位置、及び前記処理順と異なるように変更して前記複数の材料ウェーハを各製造工程に投入し、半導体ウェーハを製造することを特徴とする半導体ウェーハの製造方法を提供する。
　このように、製造工程毎に材料ウェーハの回転角度、配置位置、及び処理順を作為的に変化させ、各製造工程で材料ウェーハに回転角度、配置位置、処理順についての特徴付けをする。このようにすると、製造した半導体ウェーハに異常が検知された際に、各製造工程での材料ウェーハの特徴と半導体ウェーハ面内に現れた異常の特徴とを比較するだけで、異常が発生した製造工程がどの製造工程であるかを特定できる。更に、本発明は各製造工程間で必ずしも品質検査を実施する必要がないため、コスト増大及び生産性悪化を抑制することができる。
　このとき、前記回転角度を変更する場合には、前記複数の材料ウェーハを各製造工程に投入する際、製造工程毎に特定の材料ウェーハを他の材料ウェーハの回転角度と異なるように所定の前記回転角度だけ自転させて変更することができる。
　製造工程において、このように材料ウェーハに特徴付けをすれば、半導体ウェーハに異常が検知された際に、材料ウェーハの回転角度に対応する半導体ウェーハ面内の異常の発生位置を評価するだけで、異常が発生した製造工程をより容易に特定できる。
　またこのとき、前記配置位置又は前記処理順を変更する場合には、前記複数の材料ウェーハを各製造工程に投入する際、最初の製造工程における前記複数の材料ウェーハの配置位置又は処理順を基準とし、以後の製造工程毎に、前記基準から配置位置又は処理順を変更することができる。
　製造工程において、このように材料ウェーハに特徴付けをすれば、材料ウェーハの配置位置又は処理順に対応する半導体ウェーハ面内の異常の連続性を評価するだけで、異常が発生した製造工程をより容易に特定できる。
　このとき、前記回転角度、前記配置位置、及び前記処理順の変更は、所定の周期単位で変更することができる。
　このように、規則的に所定の周期単位で変更することで半導体ウェーハに発生した異常の特徴の判別がより容易となり、異常が発生した製造工程がどこであるかをより簡単かつ迅速に特定できる。
　またこのとき、前記半導体ウェーハが貼り合わせＳＯＩウェーハとすることが好ましい。
　本発明の製造方法は特に貼り合わせＳＯＩウェーハの製造を行う場合に特に好適である。
　また、本発明によれば、上記の半導体ウェーハの製造方法によって製造された複数の半導体ウェーハの所定の品質の面内分布を測定し、該面内分布のパターンと、前記回転角度、或いは、前記配置位置又は前記処理順との対応を比較することによって、異常の有無及び／又は異常が発生した工程を特定することを特徴とする工程異常の検出方法が提供される。
　上記の方法で製造された複数の半導体ウェーハの所定の品質の面内分布と、製造工程毎の、回転角度、或いは、配置位置又は処理順の対応を比較すれば、異常の有無、異常が発生した製造工程を迅速かつ容易に特定することができる。
　また、異常の有無及び／又は異常が発生した工程を特定する際に、ソフトウェアによる自動判定を行うことが好ましい。
　このようにすれば、自動で異常の有無と異常が発生した製造工程を特定できるため、特定に掛かる労力及び時間をより抑えることができる。
　本発明の半導体ウェーハの製造方法及び工程異常の検出方法であれば、製造が完了した半導体ウェーハに異常が発生した場合に、どの製造工程で異常が発生したのかを容易に特定できる。更に、全ての製造工程が終了した半導体ウェーハに対して品質の検査を行えば異常が発生した製造工程を特定できるため、各製造工程間に必ずしも品質検査を行う必要が無く、時間、労力、コストの増大を抑制することができる。
本発明の製造方法を適用した実施例１の製造工程を示したフロー図である。 実施例１において検出されたウェーハの欠陥の面内分布を示した図である。 実施例１のソフトウェアに適用するアルゴリズムにおけるウェーハ表面領域の分割方法の一例を示した図である。 図３におけるウェーハの表面領域ごとの欠陥個数を示したグラフである。 図４のグラフの欠陥個数を規格化した場合を示したグラフである。 実施例１における全てのウェーハの表面領域ごとの欠陥個数を示したグラフである。 図６においてウェーハ３の欠陥分布の角度をシフトさせた場合を示したグラフである。 本発明の製造方法を適用した実施例２の製造工程を示したフロー図である。 実施例２において検出されたウェーハの欠陥の個数を示した図である。 ＲＭＳ値の計算方法の一例を示した概略図である。 実施例２における製造工程ごとの欠陥個数及びＲＭＳ値を示したグラフである。 比較例１におけるウェーハの欠陥の面内分布を示した図である。 比較例２における製造工程ごとの欠陥個数及びＲＭＳ値を示したグラフである。
　以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
　上記のように、半導体ウェーハの製造工程間で異常を検出するための調査を行うと多大な労力と時間を要し、コスト増大や生産性悪化の要因となる。更に、工程異常にはその製造工程終了直後に顕在化せず即座に検出できないものもある。
　そのため、全製造工程を施した後の半導体ウェーハに存在する異常から、どの製造工程で異常が発生したのかを特定することができれば、確実に異常を検出でき、かつコスト増大や生産性悪化を防止できるが、そのような半導体ウェーハの製造方法及び工程異常の検出方法は未だ開発されていなかった。
　シリコン単結晶ウェーハ等を材料ウェーハとするデバイス作製用半導体ウェーハ又はデバイスが形成された半導体ウェーハの製造には様々な工程が含まれ、起こりうる異常も多岐にわたるため、事前にその内容を予測することは難しい。しかし、突発的に異常が発生する場合の共通の特徴として、空間的、あるいは時間的に一定の連続性を示すことを本発明者は知見した。
　例えば、熱処理炉内において何らかの汚染が発生する場合、汚染源から数十～数百ｍｍの範囲の材料ウェーハに影響が現れ、さらに汚染源からの距離に応じてその影響が連続的に弱まる傾向を示す。一般的な直径２００ｍｍ～３００ｍｍの円形ウェーハの場合面内に不均一な異常分布（汚染の分布）が現れ、異常の原因を調査する上で重要な情報となる。
　また、処理対象の材料ウェーハの装置内での配置位置について考えると、バッチ式で処理を行う製造工程では、材料ウェーハが数ｍｍ～十数ｍｍ間隔で平行に並べられることが多く、ここに、数十ｍｍ～数百ｍｍの範囲にわたる汚染が発生する場合、材料ウェーハの配置位置に対応して品質の異常に空間的な連続性が現れる。枚葉処理を行う製造工程においても、異常の影響度が時間的に変化するため、やはり材料ウェーハの処理順に対応して、半導体ウェーハの品質の異常に時間的な連続性が現れる。
　このように、処理方式がバッチ式及び枚葉式のいずれの方式であっても、回転角度、配置位置、処理順に応じて、半導体ウェーハ面内の異常の分布や個数等に、空間的又は時間的な連続性を伴う特徴が現れる。ここでは、熱処理炉における汚染を例に説明をしたが、このような異常についての特徴は他のあらゆる製造工程における異常について共通する。
　これらの特徴は、異常の原因となった製造工程を解明する上で重要な手がかりとなるにも関わらず、従来の半導体ウェーハの製造方法において、全製造工程を通して全ての材料ウェーハは同じ方向に揃えられ、材料ウェーハの配置位置は常に同じ順番が維持されたまま処理される。このため、回転角度、配置位置、処理順に対応する半導体ウェーハの特徴的な異常のパターンが発生したとしても、そのパターンからどの製造工程で異常が発生したのかを区別することができず、異常の原因の特定ができなかった。
　そこで、本発明者は、製造工程毎に複数の材料ウェーハを配置する際の回転角度、材料ウェーハの配置位置、及び処理順のいずれか１つ以上を、それ以前の製造工程の回転角度、配置位置、及び処理順と異なるように変更して複数の材料ウェーハを各製造工程に投入すれば上記目的を達成できることに想到し、本発明を完成させた。
　ここで、製造工程毎に複数の材料ウェーハを配置する際の回転角度を他の製造工程と異なるようにして変更する場合について説明する。
　回転角度を変更する場合には、製造工程毎に特定の材料ウェーハを他の材料ウェーハの回転角度と異なるように所定の回転角度だけ自転させることができる。
　具体的には、例えば、Ａという製造工程では１番目と１１番目の材料ウェーハのみ他の材料ウェーハと９０度ずれた回転角度にして装置内のスロット等に仕込み、次のＢの製造工程では、２番目と１２番目の材料ウェーハのみを９０度ずらして仕込む。このようにして製造工程毎に、材料ウェーハの回転角度について他の製造工程と異なるように特徴付けをする。
　このようにして製造工程毎に材料ウェーハに特徴付けをした結果、製造した半導体ウェーハから異常が検知された際、半導体ウェーハ面内における異常の発生位置等の特徴が、回転角度をずらしたウェーハと他のウェーハとで異なるため、異常の発生位置等を比較するだけで原因工程が特定される。
　また、例えばパターニング工程のように、材料ウェーハを配置する際の回転角度を自由に変更することができない製造工程もある。
　この場合は、バッチ式の装置内においてどのスロットにどの材料ウェーハを配置するかなどといった配置位置、枚葉式の装置においては処理順を変化させることで、材料ウェーハに特徴付けを行う。
　そして、配置位置又は処理順を変更する場合には、最初の製造工程における複数の材料ウェーハの配置位置又は処理順を基準とし、以後の製造工程毎に、基準から配置位置又は処理順を変更することができる。
　そして、回転角度、配置位置、処理順を変化させる際には、所定の周期単位で変更することができる。
　このように、規則的に所定の周期単位で変更することで半導体ウェーハに発生した異常の特徴の判別がより容易となり、異常が発生した製造工程がどこであるかをより簡単かつ迅速に特定できる。
　ここで、バッチ式の複数の製造工程において材料ウェーハの配置位置を変更する際に、所定の周期単位で配置位置を変更するパターンの一例を以下に説明する。
　例として、所定の間隔で平行に並べられた複数の材料ウェーハの並び順を各製造工程で変更していく場合を挙げる。
　まず、最初の製造工程の材料ウェーハの並び順を基準とする。そして、Ａの製造工程では、先頭から５枚周期で材料ウェーハの並び順を反転させ、Ｂの製造工程では１０枚周期で並び順を反転させることで配置位置を他の工程とは異なるように変化させる。この場合、最終的な異常が検知された場合に、５枚あるいは１０枚単位で発生した異常の連続性に所定のパターンが現れ、そのパターンから異常が発生した原因工程を特定することが可能となる。
　また、製造工程毎に材料ウェーハの回転角度、配置位置、処理順を変更させる手段としては、各製造工程で使用する装置に組み込まれた搬送ロボットを利用し、材料ウェーハの回転角度、配置位置、処理順の調整などの搬送動作を実行させればよい。また、装置の搬送ロボットで特殊な搬送パターンを指定できない場合は、各製造工程の処理前にウェーハのソーティング装置等を用いて、材料ウェーハの回転角度や並び順を変更して、収納ボックスに材料ウェーハを準備しておけば、処理装置内での材料ウェーハの回転角度、配置位置、処理順を変更できる。また、前工程の装置で特殊な搬送が可能である場合は、前工程終了時に、次工程で目的とする回転角度、配置位置、処理順で材料ウェーハを収納することもできる。
　次に、本発明の工程異常の検出方法について説明する。
　本発明の工程異常の検出方法は、上記の方法で製造された複数の半導体ウェーハの所定の品質の面内分布を測定し、面内分布のパターンと、回転角度、或いは、配置位置又は処理順との対応を比較することによって、異常の有無及び／又は異常が発生した工程を特定する。
　異常を検知するために用いられる評価方法としては、一般的な光散乱法による欠陥検出（ＬＰＤ（Ｌｉｇｈｔ　Ｐｏｉｎｔ　Ｄｅｆｅｃｔ）測定）、光干渉法による膜厚測定、μ－ＰＣＤ（Ｍｉｃｒｏｗａｖｅ　Ｐｈｏｔｏ　Ｃｏｎｄｕｃｔｉｖｉｔｙ　Ｄｅｃａｙ）法による少数キャリアライフタイム測定、酸化膜耐圧、ｐ－ｎ接合リーク、Ｃ－Ｖ特性評価等の各種電気特性評価による方法が考えられるが、これらに限定されない。発生した異常の面内分布を検知又は定量的な評価ができるものであればあらゆる評価方法が有効である。
　なお、ここまで極端な突発的異常に対してのみ説明を行ってきたが、品質的に合格となる軽微な品質悪化に対しても本発明を適用することが可能である。この場合、一定期間の製造で、共通した特徴付けを継続して行い、その期間の検査結果を積算、平均化することで、僅かな異常も高感度に検知することが可能となる。
　また、異常が発生した工程の特定には、分布角度依存性の特徴や並び順の周期性を判断することが必要となるが、一般的な方法として、人間が面内マップデータやグラフを見て判断することが有効である。
　また、本発明の工程異常の検出方法では、簡単なアルゴリズムを用いることで、異常工程をソフトウェアに自動判断させることができる。このときの計算から得られる指標に一定の閾値を設けることで異常の有無も含めて自動判断させることもできる。
　このようにすれば、自動で異常の有無と異常が発生した製造工程を特定できるため、特定に掛かる労力及び時間をより抑えることができる。
　なお、判断用の計算アルゴリズムについては、後述する実施例１、２の中にその一例を示す。ただし、判断用のアルゴリズムの方式には数多くの方式が考えられ、その目的を果たすものであればどのようなものであってもよい。
　以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　実施例１では、製造工程毎に材料ウェーハの回転角度を他の製造工程と異なるように変更し、異常の原因となる製造工程を特定した。このとき、材料ウェーハとしてシリコン単結晶ウェーハを用いて貼り合わせＳＯＩウェーハを製造した。
　貼り合わせＳＯＩウェーハを製造する場合の各製造工程の内容は、主に酸化膜を形成したボンドウェーハと呼ばれる材料ウェーハに水素イオンの注入を行うことで脆弱層を形成し、その後、ボンドウェーハをベースウェーハと貼り合わせ、熱を加えることでボンドウェーハの一部を剥離し、ベースウェーハに転写する。その後、ＳＣ１洗浄（ＮＨ４ＯＨとＨ２Ｏ２の混合水溶液による洗浄）を実施し、さらに剥離したボンドウェーハの一部とベースウェーハとの結合強化を目的とした結合熱処理を行う。さらに、剥離面の平坦化熱処理、犠牲酸化処理等の製造工程を経て、貼り合わせＳＯＩウェーハの製造が完了となる。
　本実施例１は、上記の貼り合わせＳＯＩウェーハの製造の剥離工程後において本発明を適用したもので、図１に示す４つの製造工程において本発明を適用した。図１に示すように第１の製造工程は、ＳＣ１洗浄工程とした。第２の製造工程は、結合強化を目的とした結合熱処理で、酸化性雰囲気下、９００℃で３時間の熱処理を行った。第３の製造工程は平坦化熱処理で、Ａｒ雰囲気下、１２００℃で１時間の熱処理を行った。第４の製造工程は、ＳＯＩ層の膜厚を調整するための犠牲酸化工程で、酸化性雰囲気下、９５０℃で２時間の熱処理（犠牲酸化）を行った。
　以上のフローで剥離工程後の５枚のウェーハを同時に処理した。この５枚のウェーハをそれぞれウェーハ１、ウェーハ２、ウェーハ３、ウェーハ４、ウェーハ５とした。そして、最初のＳＣ１洗浄工程では、ウェーハ１のみ、他のウェーハに対し９０°時計回り方向に回転にさせた状態で処理を行った。その後、一旦全てのウェーハの回転角度が同じになるように戻し、次の結合熱処理では、ウェーハ２のみ９０°時計回り方向に回転にさせた。以下、同様にして、平坦化熱処理ではウェーハ３のみを９０°時計回り方向に回転させ、犠牲酸化処理ではウェーハ４のみを９０°時計回り方向に回転させた。全ての製造工程が終了後、ＫＬＡ－Ｔｅｎｃｏｒ社製の表面検査装置ＳＰ２を用いて、ウェーハ１～５の表面における９０ｎｍ以上のサイズの欠陥を調査したところ、異常が検出された。ここで、図２に示す欠陥分布を見ると、ウェーハ３の分布のみが他のウェーハの分布と異なっており、第３工程の平坦化熱処理での仕込み角度に対応して９０°ずれていることが確認された。これにより、異常の原因が平坦化熱処理工程にあることが容易に特定された。
　上述したように、ウェーハ間のマップにおける欠陥分布の違いは、この場合では目視でも容易に判断できるが、ソフトウェアを用いて自動的に判断させることもできる。以下、そのようなアルゴリズムの一例についても説明する。まず円形ウェーハ（ウェーハ１）の表面の領域を扇形に等分し複数のデータ領域に分割した（図３）。図３では、円形ウェーハの表面の領域を２４分割しているが、分割数はこれに限定されない。
　次に、調査対象となるウェーハ１の欠陥分布データを分割領域ごとに集計した（図４）。ここでは、欠陥個数を特性値としているが、膜厚分布値のような場合には領域内の平均値を用いてもよい。また、欠陥数や膜厚以外のいかなる特性値に対しても応用が可能である。このようにして得られるデータはバラつきが大きいことがあるため、必要に応じて移動平均による平滑化処理や、全体強度を一定にするための規格化処理を行ってもよい。
　今回の実施例では５点分の移動平均化処理と規格化処理を実施した（図５）。以上の計算を、対象となる全てのウェーハ（この場合ウェーハ１～５）に対して行い、図６のグラフを得た。これらの角度分布のデータの中で、異常候補となる製造工程で回転させたウェーハのデータについて、回転に対応したシフト操作を行った（図７中の（ａ））。図７の例の場合、平坦化熱処理でウェーハ３を－９０°回転させた状況と対応させるため、データも－９０°シフトした。
　次に、それぞれの角度領域毎にウェーハ間の標準偏差を計算した（図７中の（ｂ））。この例では、５枚のウェーハ間の標準偏差値を求めている。このようにして得られた標準偏差を、全領域（この例では図３のような２４個の領域）について足し合わせた（図７中の（ｃ））。以上の計算を全ての製造工程の材料ウェーハの回転パターンに対して行い、数値を比較した。その結果を表１に示す。
Figure JPOXMLDOC01-appb-T000001
　表１に示すように、第３の製造工程の標準偏差の和が、他よりも明らかに小さくなっていることから、この工程で異常が発生したと特定できた。
（実施例２）
　実施例２として、製造工程毎に材料ウェーハの並び順（装置内のスロット位置）を変更することで配置位置を変更し、異常の原因工程を特定した。対象となった製造工程は、実施例１と同じＳＯＩウェーハ製造の後半の製造工程であり、図８に示す４つの工程で構成されている。これらの製造工程で５０枚の材料ウェーハの処理を行った。尚、図８の括弧内に示されている番号は、各材料ウェーハの番号及びその並び順（スロット位置）を示している。
　図８に示すように、第１の製造工程のＳＣ１洗浄ではウェーハの順番を変更せずに処理を行った。そして、この第１の製造工程における並び順を基準の並び順とした。その後、図８に示すように、第２の製造工程の結合熱処理では、基準に対して５枚周期でウェーハの並び順を反転させた。第２の製造工程が終了後、ウェーハの並び順を一旦元に戻し、図８に示すように、第３の製造工程の平坦化熱処理では１０枚周期で並び順を反転させた。第３の製造工程が終了後、ウェーハの並び順を一旦元に戻し、図８に示すように、第４の製造工程の犠牲酸化では基準の並び順に対し１５枚周期で並び順を反転させた。
　全ての製造工程が終了後、ＫＬＡ－Ｔｅｎｃｏｒ社製の表面検査装置ＳＰ２を用いて、５０枚全ての半導体ウェーハの表面における９０ｎｍ以上のサイズの欠陥を調査したところ、異常が検出された。図９は、材料ウェーハの並び順（スロット位置）に対する欠陥数の依存性を、各製造工程における材料ウェーハの並び順に並べ直した場合のグラフである。これを見ると、第３の製造工程の平坦化熱処理での並び順で連続性が最も良いことが分かる。そして、第３の製造工程以外の製造工程では、所定の周期単位で不連続になっていることがわかる。これにより、異常原因が平坦化熱処理（第３の製造工程）であることが容易に特定された。
　連続性の程度は人間がグラフをみることで容易に判断できるが、ソフトウェアを用いて自動的に判断させることも可能である。ここでは、そのようなアルゴリズムの一例についても説明する。まず、特性値（この場合では、欠陥個数）を各製造工程時の並び順に並べた。そこで、隣合う全データの差分（ｎ枚のウェーハの場合ｎ－１個の特性値の差分、すなわちｙｉ－ｙｉ－１、但し２≦ｉ≦ｎ）について、ＲＭＳ（Ｒｏｏｔ　Ｍｅａｎ　Ｓｑｕａｒｅ：二乗平均平方根）値を計算した（図１０）。これを全ての工程の並び順に対して行い、図１１のように数値を比較した。その結果、第３の製造工程のＲＭＳ値が他よりも明らかに小さくなっていることから、この製造工程で異常が発生したと判断された。
（比較例１）
　各製造工程でどの材料ウェーハも回転させなかったこと以外、実施例１のと同様な条件で半導体ウェーハを製造した場合を比較例１とする。実施例１において、異常原因は第３の製造工程と判明しているので、この工程での回転が行われなかった場合を想定し、ウェーハ３の欠陥位置をウェーハ面内で－９０°回転させた。また、第１の製造工程、第２の製造工程、第４の製造工程の影響は、第３の製造工程の影響に比べ無視できる程度と考えられるため、ウェーハ１、ウェーハ２、ウェーハ４の分布はそのままとした。以上の条件で、回転角度を同じにした場合の欠陥分布を再計算すると、図１２に示す分布となる。特徴的な欠陥分布は確認できるが、この分布から異常原因の工程を特定することはできなかった。
（比較例２）
　各製造工程での並び順を同じにしたこと以外、実施例２と同様な条件で半導体ウェーハを製造した場合を比較例２とする。実施例２において、異常原因は第３の製造工程と判明しており、第１の製造工程、第２の製造工程、第４の製造工程の影響は、第３の製造工程の影響に比べ無視できる程度と考えられるため、異常発生時の並び順は、図９の中の第３工程のグラフにほぼ等しいと考えられる。また、第１から第４の製造工程までの並び順を同じにして再配列した場合、図１３のグラフに統一されてしまう。これらのグラフから欠陥個数が材料ウェーハの並び順（配置位置）に依存していることは確認できたが、異常原因の製造工程を特定することはできなかった。また、実施例２で計算したＲＭＳ値もすべて同一となり、異常工程を判断することはできなかった。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (7)

  1. 　複数の材料ウェーハに対し、複数の製造工程を施すことによって半導体ウェーハを製造する方法であって、
    　前記複数の材料ウェーハを各製造工程に投入する際、製造工程毎に前記複数の材料ウェーハを配置する際の回転角度、前記材料ウェーハの配置位置、及び処理順のいずれか１つ以上を、それ以前の製造工程の前記回転角度、前記配置位置、及び前記処理順と異なるように変更して前記複数の材料ウェーハを各製造工程に投入し、半導体ウェーハを製造することを特徴とする半導体ウェーハの製造方法。
  2. 　前記回転角度を変更する場合には、前記複数の材料ウェーハを各製造工程に投入する際、製造工程毎に特定の材料ウェーハを他の材料ウェーハの回転角度と異なるように所定の前記回転角度だけ自転させて変更することを特徴とする請求項１に記載の半導体ウェーハの製造方法。
  3. 　前記配置位置又は前記処理順を変更する場合には、前記複数の材料ウェーハを各製造工程に投入する際、最初の製造工程における前記複数の材料ウェーハの配置位置又は処理順を基準とし、以後の製造工程毎に、前記基準から配置位置又は処理順を変更することを特徴とする請求項１又は請求項２に記載の半導体ウェーハの製造方法。
  4. 　前記回転角度、前記配置位置、及び前記処理順の変更は、所定の周期単位で変更することを特徴とする請求項１から請求項３のいずれか１項に記載の半導体ウェーハの製造方法。
  5. 　前記半導体ウェーハが貼り合わせＳＯＩウェーハであることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体ウェーハの製造方法。
  6. 　請求項１から請求項５のいずれか１項に記載の半導体ウェーハの製造方法によって製造された複数の半導体ウェーハの所定の品質の面内分布を測定し、
    　該面内分布のパターンと、前記回転角度、或いは、前記配置位置又は処理順との対応を比較することによって、異常の有無及び／又は異常が発生した工程を特定することを特徴とする工程異常の検出方法。
  7. 　前記異常の有無及び／又は異常が発生した工程を特定する際に、ソフトウェアによる自動判定を行うことを特徴とする請求項６に記載の工程異常の検出方法。
PCT/JP2015/000344 2014-02-27 2015-01-27 半導体ウェーハの製造方法及び工程異常の検出方法 WO2015129157A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014036810A JP2015162574A (ja) 2014-02-27 2014-02-27 半導体ウェーハの製造方法及び工程異常の検出方法
JP2014-036810 2014-02-27

Publications (1)

Publication Number Publication Date
WO2015129157A1 true WO2015129157A1 (ja) 2015-09-03

Family

ID=54008496

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2015/000344 WO2015129157A1 (ja) 2014-02-27 2015-01-27 半導体ウェーハの製造方法及び工程異常の検出方法

Country Status (3)

Country Link
JP (1) JP2015162574A (ja)
TW (1) TW201545200A (ja)
WO (1) WO2015129157A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11187747B2 (en) 2017-03-02 2021-11-30 Tokyo Electron Limited Inspection system and malfunction analysis/prediction method for inspection system
CN114178971A (zh) * 2021-12-16 2022-03-15 北京烁科精微电子装备有限公司 一种抛光模组故障处理方法、装置及抛光设备

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056353A (ja) * 2003-08-07 2005-03-03 Matsushita Electric Ind Co Ltd 生産管理装置、生産管理システム及び生産管理方法
JP2006253331A (ja) * 2005-03-09 2006-09-21 Sharp Corp 製造検査解析システム、解析装置、解析装置制御プログラム、解析装置制御プログラムを記録した記録媒体、および製造検査解析方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005056353A (ja) * 2003-08-07 2005-03-03 Matsushita Electric Ind Co Ltd 生産管理装置、生産管理システム及び生産管理方法
JP2006253331A (ja) * 2005-03-09 2006-09-21 Sharp Corp 製造検査解析システム、解析装置、解析装置制御プログラム、解析装置制御プログラムを記録した記録媒体、および製造検査解析方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11187747B2 (en) 2017-03-02 2021-11-30 Tokyo Electron Limited Inspection system and malfunction analysis/prediction method for inspection system
CN114178971A (zh) * 2021-12-16 2022-03-15 北京烁科精微电子装备有限公司 一种抛光模组故障处理方法、装置及抛光设备

Also Published As

Publication number Publication date
TW201545200A (zh) 2015-12-01
JP2015162574A (ja) 2015-09-07

Similar Documents

Publication Publication Date Title
US10718722B2 (en) Method of inspecting back surface of epitaxial wafer, epitaxial wafer back surface inspection apparatus, method of managing lift pin of epitaxial growth apparatus, and method of producing epitaxial wafer
KR101985195B1 (ko) 반도체 웨이퍼의 평가 방법 및 제조 방법
US9927719B2 (en) Overlay sampling methodology
CN109923654B (zh) 通过跨层图像相减的晶片噪声减少
US8736832B2 (en) Method of detecting specific defect, and system and program for detecting specific defect
JP2017515097A (ja) 射影画像を用いた自動インライン検査及び計測
JP6057522B2 (ja) 欠陥検査方法
US10338005B2 (en) Apparatus for inspecting back surface of epitaxial wafer and method of inspecting back surface of epitaxial wafer using the same
TWI684018B (zh) 矽晶圓的評價方法
KR101602580B1 (ko) 웨이퍼 검사 방법
WO2015129157A1 (ja) 半導体ウェーハの製造方法及び工程異常の検出方法
KR102189285B1 (ko) 다이들의 위치 정보를 획득하는 방법
US9018023B2 (en) Detection of surface defects by optical inline metrology during Cu-CMP process
TWI760523B (zh) 用於偵測一缺陷之方法、非暫時性電腦可讀媒體及系統
TWI694963B (zh) 光學膜的製造裝置及製造方法
WO2021205950A1 (ja) シリコンウェーハのｄｉｃ欠陥の形状測定方法及び研磨方法
JP6206380B2 (ja) シリコン単結晶ウェーハの評価方法
US10133263B1 (en) Process condition based dynamic defect inspection
KR101561786B1 (ko) 웨이퍼 이미지 정렬 방법 및 웨이퍼 검사 방법
KR102350548B1 (ko) 웨이퍼 검사 방법
US9965851B2 (en) Method for inspecting pattern and an apparatus for manufacturing a semiconductor device using the same
CN113496908B (zh) 半导体器件的检测方法、半导体器件及电子设备
JP2007324163A (ja) 半導体素子の検査方法
CN111883450B (zh) 一种提高氮化镓器件良品率的方法
JP2005057029A (ja) 欠陥解析方法、半導体装置の製造方法および欠陥解析システム

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 15754507

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 15754507

Country of ref document: EP

Kind code of ref document: A1