WO2021189597A1 - 一种显示面板以及电子设备 - Google Patents

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金一坤
赵斌
张鑫
赵军
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Abstract

一种显示面板（100）以及电子设备，显示面板（100）的连接第n1个时钟信号线（102）的第m1个GOA单元（101）内上拉模块的时钟输入晶体管的压降值，大于连接第n2个时钟信号线（102）的第m2个GOA单元（101）内上拉模块的时钟输入晶体管的压降值。从而缓解了8K超高分辨率电子设备存在的CK阻抗差异。

Description

一种显示面板以及电子设备 技术领域
本申请涉及显示技术领域，尤其涉及一种显示面板以及电子设备。
背景技术
随着显示技术的发展，显示屏、电视、手机等电子设备的分辨率越来越高，与分辨率提高对应的是像素数量的增多，像素数量的增多会带来各种各样需要攻克的技术难题。
例如，8K超高分辨率电子设备的loading(压降)较重，充电时间较短，采用GOA(Gate on Array，栅极驱动电路集成在阵列基板上)驱动以及厚铜设计，导致超高分辨率电子设备对GOA中各CK(时钟)信号之间的阻抗差异极为敏感。8K电子设备的分辨率为7680*4320，总共有4320行GOA单元，采用12CK信号线(即12个时钟信号线)的GOA驱动架构，CK信号线的阻抗差异可达到千欧姆级别，阻抗差异会导致CK图形和相应GOA单元输出的扫描线波形存在差异，进而导致面板显示出现水平衡线等问题。
因此，现有8K超高分辨率电子设备至少存在CK阻抗差异导致GOA单元输出信号差异的技术问题，需要改进。
技术问题
本申请提供一种显示面板以及电子设备，以缓解现有8K超高分辨率电子设备存在的CK阻抗差异导致GOA单元输出信号差异的技术问题。
技术解决方案
为解决上述问题，本申请提供的技术方案如下：
本申请提供一种显示面板，其包括：
列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管；
列方向延伸且平行设置的n个时钟信号线；
行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与 所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时钟信号线；
其中，n个所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。
在本申请的显示面板中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的尺寸，大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的尺寸。
在本申请的显示面板中，时钟输入晶体管包括阵列连接的多个子晶体管形成，所述第m1个GOA单元内上拉模块的时钟输入晶体管的子晶体管的数量大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的子晶体管的数量。
在本申请的显示面板中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极面积大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极面积；和/或，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极面积大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极面积。
在本申请的显示面板中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积。
在本申请的显示面板中，第n级GOA单元包括：
上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。
在本申请的显示面板中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极和第四节点，所述第二晶体管的第二电极连接所述第一节点。
在本申请的显示面板中，所述第m1个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率。
在本申请的显示面板中，所述第m1个GOA单元内上拉模块的时钟输入晶体管的源漏极层厚度小于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层厚度。
在本申请的显示面板中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积。
本申请还提供一种电子设备，包括显示面板，所述显示面板包括：
列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管；
列方向延伸且平行设置的n个时钟信号线；
行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体 管连接至对应的时钟信号线；
其中，n个所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。
在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的尺寸，大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的尺寸。
在本申请的电子设备中，所述时钟输入晶体管包括阵列连接的多个子晶体管，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量。
在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极面积大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极面积；和/或，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极面积大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极面积。
在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积。
在本申请的电子设备中，第n级GOA单元包括：
上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。
在本申请的电子设备中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极和第四节点，所述第二晶体管的第二电极连接所述第一节点。
在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层材料电阻率大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率。
在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度。
在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积。
有益效果
本申请提供一种显示面板以及电子设备，该显示面板包括列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管，列方向延伸且平行设置的n个时钟信号线，行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时 钟信号线；其中，所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。基于该电路结构，通过调整不同GOA单元内时钟输入晶体管的压降值，使得对由于时钟信号线和时钟信号连接线长度不同导致的压降值可以得到补偿，进而使得各GOA单元与时钟驱动芯片之间的压降值近似相同，缓解了8K超高分辨率电子设备存在的CK阻抗差异，改善了8K超高分辨率电子设备存在的导致GOA单元输出信号差异的技术问题。
附图说明
图1为本申请实施例提供的显示面板的结构示意图。
图2a至图2f为本申请实施例提供的晶体管的形状对比示意图。
图3为本申请实施例提供的GOA电路的结构示意图。
图4a至图4c为本申请实施例的时序图。
图5为本申请实施例提供的显示面板的另一种结构示意图。
图6为本申请实施例涉及的现有掩模板的示意图。
图7a至图7d为本申请实施例提供的彩膜基板以及对应掩模板的示意图。
图8为本申请实施例提供的目标图案的设计示意图。
图9a至图9o为本申请实施例提供的显示面板的制备示意图。
本发明的实施方式
本申请提供一种显示面板以及电子设备，为使本申请的目的、技术方案及效果更加清楚、明确，以下参照附图并举实施例对本申请进一步详细说明。应当理解，此处所描述的具体实施例仅用以解释本申请，并不用于限定本申请。
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向 用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相近的单元是用以相同标号表示。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”、“顺时针”、“逆时针”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个所述特征。在本申请的描述中，“多个”的含义是两个或两个以上，除非另有明确具体的限定。
在本申请的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是机械连接，也可以是电连接或可以相互通讯；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
在本申请中，除非另有明确的规定和限定，第一特征在第二特征之“上”或之“下”可以包括第一和第二特征直接接触，也可以包括第一和第二特征不是直接接触而是通过它们之间的另外的特征接触。而且，第一特征在第二特征“之上”、“上方”和“上面”包括第一特征在第二特征正上方和斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”包括第一特征在第二特征正下方和斜下方，或仅仅表示第一特征水平高度小于第二特征。
下文的公开提供了许多不同的实施方式或例子用来实现本申请的不同结构。为了简化本申请的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本申请。此外，本申请可以在不同例子中重复参考数字和/或参考字母，这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施方式和/或设置之间的关系。此外，本申请提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的应用和/或其他材料的使用。
本申请提供一种显示面板以及电子设备，以缓解现有8K超高分辨率电子设备存在的CK阻抗差异导致GOA单元输出信号差异的技术问题。
如图1所示，本申请实施例提供的显示面板包括：
列方向排布的m个GOA单元101，所述GOA单元101包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管；
列方向延伸且平行设置的n个时钟信号线102；
行方向延伸且平行设置的m个时钟信号连接线103，所述时钟信号连接线103与所述GOA单元101一一对应，用于将所述GOA单元101内上拉模块的时钟输入晶体管连接至对应的时钟信号线102；
其中，n个所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值，n1与n2不同，且属于1至n，m1与m2不同，且属于1至m。
以显示面板100的分辨率是7680*4320为例，显示面板100包括4320个GOA单元101、12个时钟信号线102(图1中的CK1至CK12)，每个时钟信号线102连接360个GOA单元101，那么可以预见在列方向上和行方向上，连接CK12的GOA单元101(m2)与连接CK1的GOA单元101(m1)的压降值差异为电阻R1和电阻R2之和与电流I的乘积，电阻R1和电阻R2之和可达到千欧姆级别。基于该现状，本申请放弃对时钟信号线进行压降改进，而独创性的提出对GOA单元内的时钟输入晶体管(即连接外界时钟信号的薄膜 晶体管)的参数进行调整，以改变其对应的压降值。
本实施例提供一种显示面板，该显示面板包括列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管，列方向延伸且平行设置的n个时钟信号线，行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时钟信号线；其中，所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。基于该电路结构，通过调整不同GOA单元内时钟输入晶体管的压降值，使得对由于时钟信号线和时钟信号连接线长度不同导致的压降值可以得到补偿，进而使得各GOA单元与时钟驱动芯片之间的压降值近似相同，缓解了8K超高分辨率电子设备存在的CK阻抗差异，改善了8K超高分辨率电子设备存在的导致GOA单元输出信号差异的技术问题。
在一种实施例中，显示面板100包括有源层、第一金属层、第二金属层，所述有源层图案化形成晶体管的沟道区，第一金属层图案化形成栅极、栅极扫描线以及时钟信号线，第二金属层图案化形成时钟信号连接线、晶体管的源极、漏极等，此时，CK信号与GOA单元中时钟输入晶体管的源级相连，CK信号通过时钟信号线(第一金属层)输入，经过转接孔传输到时钟信号连接线(第二金属层)挂到时钟输入晶体管的源级。
在一种实施例中，时钟输入晶体管的参数包括晶体管的尺寸、膜层材料的电阻率、膜层厚度等多个维度，针对连接不同时钟信号线的时钟输入晶体管，可以仅调整一种参数，也可以同时调整多种参数，以使得连接所有时钟信号线的GOA单元到时钟驱动芯片之间的压降近似相同。
在一种实施例中，连接同一时钟信号线的、属于不同GOA单元的时钟输入晶体管的压降值相同。
在一种实施例中，连接不同时钟信号线的时钟输入晶体管的尺寸参数不 同，即第m1个GOA单元内上拉模块的时钟输入晶体管的子晶体管的尺寸，大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的子晶体管的尺寸。
在一种实施例中，如图1所示，时钟输入晶体管包括阵列连接的多个子晶体管形成，所述第m1个GOA单元内上拉模块的时钟输入晶体管的子晶体管的数量，大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的子晶体管的数量。在实际制备过程中，每个晶体管都是采用阵列的子晶体管串联方式实现的，串联的子晶体管的数量越多，晶体管的电阻值越大，本实施例基于此对晶体管的子晶体管数据进行调整，在制备时，仅需改变不同GOA单元中时钟输入晶体管子晶体管对应的掩模板遮光区域的数量即可得到本实施例。
在一种实施例中，如图2a所示，所述第m1个GOA单元内上拉模块的时钟输入晶体管的源极面积，大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源极面积。针对有源层参数、栅极参数、漏极参数(包括材料电阻率、面积、厚度)、源极部分参数(包括材料电阻率、厚度)相同的情况下，源极面积越大，晶体管的电阻值越大，本实施例基于此对晶体管的压降值进行调整，在制备时，仅需改变不同GOA单元中时钟输入晶体管源极对应的掩模板遮光区域的面积即可得到本实施例。
在一种实施例中，如图2b所示，所述第m1个GOA单元内上拉模块的时钟输入晶体管的源极与有源层的接触面积，小于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源极与有源层的接触面积。针对有源层参数、栅极参数、漏极参数(包括材料电阻率、面积、厚度)、源极参数(包括材料电阻率、面积、厚度)相同的情况下，源极与有源层的接触面积越小，晶体管的电阻值越大，本实施例基于此对晶体管的压降值进行调整，在制备时，仅需改变不同GOA单元中时钟输入晶体管源极连接过孔对应的掩模板透光区域的面积即可得到本实施例。
在一种实施例中，如图2c所示，所述第m1个GOA单元内上拉模块的时钟输入晶体管的漏极面积，大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极面积。针对有源层参数、栅极参数、源极参数(包括材料电阻率、面积、厚度)、漏极部分参数(包括材料电阻率、厚度)相同的情况下，漏极面积越大，晶体管的电阻值越大，本实施例基于此对晶体管的压降值进行 调整，在制备时，仅需改变不同GOA单元中时钟输入晶体管漏极对应的掩模板遮光区域的面积即可得到本实施例。
在一种实施例中，如图2d所示，所述第m1个GOA单元内上拉模块的时钟输入晶体管的漏极与有源层的接触面积，小于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极与有源层的接触面积。针对有源层参数、栅极参数、漏极参数(包括材料电阻率、面积、厚度)、源极参数(包括材料电阻率、面积、厚度)相同的情况下，漏极与有源层的接触面积越小，晶体管的电阻值越大，本实施例基于此对晶体管的压降值进行调整，在制备时，仅需改变不同GOA单元中时钟输入晶体管漏极连接过孔对应的掩模板透光区域的面积即可得到本实施例。
在一种实施例中，所述第m1个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率，大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率。针对有源层参数、栅极参数、漏极部分参数(包括面积、厚度)、源极部分参数(包括面积、厚度)相同的情况下，源漏极层材料电阻率越大，晶体管的电阻值越大，本实施例基于此对晶体管的压降值进行调整，在制备时，仅需使用不同电阻率的材料，或者改变不同电阻率材料的材料配比即可得到本实施例。如图2e所示，在一种实施例中，本申请提供的源漏极材料包括4层结构，自下至上依次为金属钛Ti、金属铝Al、金属铜Cu、金属钛Ti，在保证所有晶体管的金属铝Al和金属铜Cu总膜层厚度一定的基础上，改变金属铝Al和金属铜Cu的厚度，可以实现源漏极层材料电阻率的改变，由于铜的电阻率小于铝的电阻率，在沉积金属层时，针对第m1个GOA单元内上拉模块的时钟输入晶体管的源漏极层沉积较厚的铝层，针对第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层沉积较薄的铝层，即可实现本实施例。
在一种实施例中，如图2f所示，所述第m1个GOA单元内上拉模块的时钟输入晶体管的源漏极层厚度，小于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层厚度。针对有源层参数、栅极参数、漏极部分参数(包括材料电阻率、面积)、源极部分参数(包括材料电阻率、面积)相同的情况下，源漏极层材料厚度越小，晶体管的电阻值越大，本实施例基于此对晶体管 的压降值进行调整，在制备时，仅需在不同区域沉积不同厚度的源漏极材料即可得到本实施例。
随着显示面板分辨率的增大，需要实时的对GOA单元输出的信号进行补偿，基于此，本申请实施例还提供了一种GOA电路，如图3所示，本申请实施例提供的GOA电路包括m个级联的GOA单元101，其中GOA单元包括上拉控制模块100、逻辑寻址模块200、上拉模块300、第一下拉模块400、第二下拉模块500、第三下拉模块600、第一下拉维持模块700和第二下拉维持模块800。
上拉控制模块100与第一节点Q连接，用于在显示时间段将第一节点Q的电位拉高。
逻辑寻址模块200包括第二节点M，逻辑寻址模块与第一节点连接，用于在显示时间段，对第二节点电位进行两次拉高，在空白时间段，通过第二节点将第一节点的电位拉高。
上拉模块300与第一节点Q连接，用于将第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)的电位拉高。
第一下拉模块400与第一节点Q连接，用于在空白时间段将第一节点Q的电位拉低。
第二下拉模块500与第一节点Q和第三节点QB连接，用于在显示时间段分别将第一节点Q和第三节点QB的电位拉低。
第三下拉模块600与第三节点QB和第二下拉模块500连接，用于在空白时间段将第三节点QB的电位拉低。
第一下拉维持模块700包括第三节点QB，第一下拉维持模块700与第一节点Q和第一下拉模块400连接，用于维持第一节点Q的低电位。
第二下拉维持模块800与第三节点QB和上拉模块300连接，用于维持第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)的低电位。
显示面板在显示画面时需要经过显示时间段Promgraming和空白时间段Blank，其中显示时间段为每帧画面的实际显示时间段，空白时间段为相邻帧画面的实际显示时间之间的时间段。
本实施例通过在显示时间段对第二节点M的电位进行两次拉高，使得在空白时间段，第一节点Q的充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
如图3所示，上拉控制模块100包括第一晶体管T11和第二晶体管T12，第一晶体管T11的栅极和第一电极、以及第二晶体管T12的栅极均连接第n-2级级传信号Cout(n-2)，第一晶体管T11的第二电极连接第二晶体管T12的第一电极，第二晶体管T12的第二电极连接第一节点Q。
逻辑寻址模块200包括第三晶体管T91、第四晶体管T92、第五晶体管T71、第六晶体管T72、第七晶体管T73、第八晶体管T81、第九晶体管T91和第一存储电容Cbt3，第三晶体管T91的栅极连接第n-2级级传信号Cout(n-2)，第三晶体管T91的第一电极连接第一低电位信号VGL1，第三晶体管T91的第二电极连接第四晶体管T92的第一电极，第四晶体管T92的栅极和第二电极均连接高电位信号VGH，第五晶体管T71的栅极连接第一输入信号LSP，第五晶体管T71的第一电极连接第n-2级级传信号Cout(n-2)，第五晶体管T71的第二电极连接第六晶体管T72的第一电极和第七晶体管T73的第一电极，第六晶体管T72的栅极连接第一输入信号，第六晶体管T72的第二电极和第七晶体管T73的栅极均连接第二节点M，第七晶体管T73的第二电极连接高电位信号VGH，第八晶体管T81的栅极连接第二节点M，第八晶体管T81的第一电极连接高电位信号VGH，第八晶体管T81的第二电极连接第九晶体管T91的第一电极，第九晶体管T91的栅极连接复位信号Total-Reset，第九晶体管T91的第二电极连接第一节点Q，第一存储电容Cbt3的第一极板连接第三晶体管T91的第二电极，第二极板连接第二节点M。
上拉模块300包括第十晶体管T23、第十一晶体管T22、第十二晶体管T21、第十三晶体管T6、第二存储电容Cbt1和第三存储电容Cbt2，第十晶体管T23的栅极、第十一晶体管T22的栅极以及第十二晶体管T21的栅极均连接第一节点Q，第十晶体管T23的第一电极连接第一时钟信号CKa，第十晶体管T23的第二电极连接第n级级传信号Cout(n)，第十一晶体管T22的第一电极连接第二时钟信号CKb，第十一晶体管T22的第二电极连接第一输出信号WR(n)，第十二晶体管T21的第一电极连接第三时钟信号CKc，第十二晶体管T21的 第二电极连接第二输出信号RD(n)，第十三晶体管T6的栅极连接第一节点Q，第十三晶体管T6的第一电极连接第四节点N，第十三晶体管T6的第二电极连接第一输出信号WR(n)，第二存储电容Cbt1的第一极板连接第一节点Q，第二极板连接第一输出信号WR(n)，第三存储电容Cbt2的第一极板连接第一节点Q，第二极板连接第二输出信号RD(n)。
第一下拉模块400包括第十四晶体管T33和第十五晶体管T34，第十四晶体管T33的栅极和第十五晶体管T34的栅极均连接第二输入信号VST，第十四晶体管T33的第一电极连接第一节点Q，第十四晶体管T33的第二电极连接第十五晶体管T34的第一电极和第四节点N，第十五晶体管T34的第二电极连接第一低电位信号VGL1。
第二下拉模块500包括第十六晶体管T31、第十七晶体管T32和第十八晶体管T55，第十六晶体管T31的栅极和第十七晶体管T32的栅极连接第n+2级级传信号Cout(n+2)，第十六晶体管T31的第一电极连接第一节点Q，第十六晶体管T31的第二电极连接第十七晶体管T32的第一电极和第四节点N，第十七晶体T32管的第二电极连接第一低电位信号VGL1，第十八晶体管T55的栅极连接第n-2级级传信号Cout(n-2)，第十八晶体管T55的第一电极连接第二低电位信号VGL2，第十八晶体管T55的第一电极连接第三节点QB。
第三下拉模块600包括第十九晶体管T102和第二十晶体管T101，第十九晶体管T102的栅极连接所述第二节点，第十九晶体管T102的第一电极连接第二低电位信号VGL2，第十九晶体管T102的第二电极连接第二十晶体管T101的第一电极，第二十晶体管T101的栅极连接复位信号Total-Reset，第二十晶体管T101的第二电极连接第三节点QB。
第一下拉维持模块700包括第二十一晶体管T44、第二十二晶体管T45、第二十三晶体管T51、第二十四晶体管T52、第二十五晶体管T53和第二十六晶体管T54，第二十一晶体管T44的栅极和第二十二晶体管T45的栅极连接第三节点QB，第二十一晶体管T44的第一电极连接第一节点Q，第二十一晶体管T44的第二电极连接第二十二晶体管T45的第一电极和第四节点N，第二十二晶体管T45的第二电极连接第一低电位信号VGL1，第二十三晶体管T51的栅极和第一电极连接高电位信号VGH，第二十三晶体管T51的第二电极连 接第二十四晶体管T52的第一电极，第二十四晶体管T52的栅极连接第一节点Q，第二十四晶体管T52的第二电极连接第二低电位信号VGL2，第二十五晶体管T53的栅极连接第二十三晶体管T51的第二电极，第二十五晶体管T53的第一电极连接高电位信号VGH，第二十五晶体管T53的第二电极连接第二十六晶体管T54的第一电极和第三节点QB，第二十六晶体管T54的栅极连接第一节点Q，第二十六晶体管T54的第二电极连接第二低电位信号VGL2。
第二下拉维持模块800包括第二十七晶体管T43、第二十八晶体管T42和第二十九晶体管T41，第二十七晶体管T43的栅极、第二十八晶体管T42的栅极以及第二十九晶体管T41的栅极均连接第三节点QB，第二十七晶体管T43的第一电极连接第一低电位信号VGL1，第二十七晶体管T43的第二电极连接第n级级传信号Cout(n)，第二十八晶体管T42的第一电极连接第三低电位信号VGL3，第二十八晶体管T42的第二电极连接第一输出信号WR(n)，第二十九晶体管T41的第一电极连接第三低电位信号VGL3，第二十九晶体管T41的第二电极连接第二输出信号RD(n)。
在本申请的GOA电路中，包括m个级联的GOA单元，其中第n级GOA单元输出的级传信号为第n级级传信号Cout(n)，2≤n≤m，且n为整数。第n-2级级传信号Cout(n-2)为第n级级传信号Cout(n)之前且与其相隔一级的级传信号，第n+2级级传信号Cout(n+2)为第n级级传信号Cout(n)之前且与其相隔一级的级传信号。
在本申请的GOA电路中，第一输入信号LSP、第二输入信号VST、复位信号Total-Reset均由外部时序器提供。
本实施例提供的GOA电路为实时补偿电路，要求GOA在每一帧对应的显示时间段输出正常的驱动时序显示画面，而在每一帧之间的空白时间段输出宽脉冲时序进行阈值电压Vth探测用。图4a示出了本申请实施例的GOA电路在显示时间段Promgraming和空白时间段Blank内各信号的时序，其中各信号在高电位和低电位时的电压设置数值如表1中所示。
Figure PCTCN2020088082-appb-000001
Figure PCTCN2020088082-appb-000002
表1
下面结合图4b和图4c对显示时间段和空白时间段内GOA电路的工作进行具体说明。
如图4b所示，显示时间段包括第一显示阶段S1、第二显示阶段S2、第三显示阶段S3、第四显示阶段S4和第五显示阶段S5。
在第一显示阶段S1，第n-2级级传信号Cout(n-2)升为高电位，第一晶体管T11与第二晶体管T12打开，第一节点Q被拉升为高电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21打开，由于第一节点Q与第三节点QB之间连接构成了反相器结构，它们之间的电位相反，因此，第三节点QB处于低电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均关闭，同时，第n+2级级传信号Cout(n+2)处于低电位，第十六晶体管T31和第十七晶体管T32关闭，第二输入信号VST为低电位，第十四晶体管T33与第十五晶体管T34关闭。第一时序信号CKa、第二时序信号CKb和第三时序信号CKc处于低电位，第n级级传信号信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)输出低电位。由于第n-2级级传信号 Cout(n-2)为高电位，第三晶体管T91打开，第一存储电容Cbt3的第一极板连接的P点被复位成低电位，第二极板连接的第二节点M同时为低电位。
在第二显示阶段S2，第一输入信号LSP升为高电位，此时第n-2级级传信号Cout(n-2)维持高电位，第二节点M被抬升至高电位，第四晶体管T92打开，P点维持低电位，由于复位信号Totaol-Rest和第二输入信号VST等信号为低电位，第一节点Q维持高电位，第三节点QB维持低电位。
在第三显示阶段S3，第一输入信号LSP由高电位降为低电位，第五晶体管T71及第六晶体管T72关闭，第n-2级级传信号Cout(n-2)由高电位变为低电位，因此第三晶体管T91关闭，P点电位由低电位切换为高电位，由于第一存储电容Cbt3的存在，第二节点M受到耦合作用，被抬升至更高电位。第一时序信号Cka、第二时序信号CKb和第三时序信号CKc由低电位变为高电位，因此第n级级传信号Cout(n)、第一输出信号WR(n)以及第二输出信号RD(n)的电位也被抬升至高电位，同时由于第二存储电容Cbt1及第三存储电容Cbt2的存在，第一节点Q被耦合至更高电位。
在第四显示阶段S4，第一时序信号Cka、第二时序信号CKb和第三时序信号CKc由高电位切换为低电位，第n级级传信号Cout(n)、第一输出信号WR(n)以及第二输出信号RD(n)的电位被拉至低电位，第一节点Q的信号耦合降低，与第二显示阶段S2时的电位一致。
在第五显示阶段S5，第n+2级级传信号Cout(n+2)由低电位升至高电位，第十六晶体管T31及第十七晶体管T32打开，第一节点Q的电位被拉低至低电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21关闭，第三节点QB的电位被抬升至高电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均打开，第一节点Q、第n级级传信号Cout(n)、第一输出信号WR(n)以及第二输出信号RD(n)维持低电位。
如图4c所示，空白时间段包括第一空白阶段B1、第二空白阶段B2、第三空白阶段B3和第四空白阶段B4。
在第一空白阶段B1，复位信号Total reset升为高电位，第九晶体管T82打开，第一节点Q的电位被拉至高电位，第二十四晶体管T52、第二十六晶体 管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21打开，由于第一节点Q与第三节点QB之间连接构成了反相器结构，它们之间的电位相反，因此，第三节点QB处于低电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均关闭，同时，第n+2级级传信号Cout(n+2)处于低电位，第十六晶体管T31和第十七晶体管T32关闭，第二输入信号VST为低电位，第十四晶体管T33与第十五晶体管T34关闭。第一时序信号CKa、第二时序信号CKb和第三时序信号CKc处于低电位，第n级级传信号信号Cout(n)、第一输出信号WR(n)和第二输出信号RD(n)输出低电位。
在第二空白阶段B2，复位信号Toatal reset降为低电位，第九晶体管T82关闭，第一时序信号Cka维持低电位，第二时序信号CKb及第三时序信号CKc升为高电位，第n级级传信号信号Cout(n)维持低电位，第一输出信号WR(n)和第二输出信号RD(n)输出高电位。第一节点Q被耦合至更高电位。
在第三空白阶段B3，第二输入信号VST由低电位升为高电位，第十四晶体管T33与第十五晶体管T34打开，第一节点Q的电位被拉低至低电位，第二十四晶体管T52、第二十六晶体管T54、第十晶体管T23、第十一晶体管T22与第十二晶体管T21关闭，第三节点QB的电位被抬升至高电位，第二十七晶体管T43、第二十八晶体管T42、第二十九晶体管T41、第二十一晶体管T44与第二十二晶体管T45均打开，第一节点Q、第一输出信号WR(n)和第二输出信RD(n)拉低至低电位，第n级级传信号Cout(n)维持低电位。
在第四空白阶段B4，第一输入信号LSP升为高电位，第五晶体管T71及第六晶体管T72打开，由于第n-2级级传信号Cout(n-2)为低电位，第二节点M被复位为低电位，第八晶体管T81关闭。第一节点Q、第n级级传信号Cout(n)、第一输出信号WR(n)和第二输出信RD(n)维持低电位。
本申请实施例提供的GOA电路为实时补偿型GOA电路，通过上述过程，为扫描线提供驱动信号，以使显示面板显示画面。
在上述过程中，通过在第一存储电容Cbt3的第一极板侧设置第三晶体管T91和第四晶体管T92，在第一显示阶段S1，第三晶体管T91和第四晶体管T92均打开，使得P点和第二节点M电位为低电位，在第二显示阶段S2，第 三晶体管T91和第四晶体管T92均打开，P点的电位维持低电位，第二节点M电位进行第一次拉高，在第三显示阶段S3，第三晶体管T91关闭，第四晶体管T92打开，将P点电位拉高，由于耦合作用，第二节点M的电位进行了第二次拉高。因此，在第一空白阶段B1，第一节点Q的电位相对于现有技术被拉至更高，充电率得到保证，进而使得GOA电路允许的阈值电压余量提升，提高了GOA电路的稳定性，降低了晶体管制程的开发难度。
在图3所示的实施例中，上拉模块300中的第十晶体管T23、第十一晶体管T22以及第十二晶体管T21均为上文中的时钟输入晶体管，在图3所示的实施例中，时钟驱动芯片需要为同一个GOA单元输入3个时钟信号CKa、CKb以及CKc，那么此时，每一个时钟信号线又被分为3个子时钟信号线，分别用于传输CKa、CKb以及CKc，每个时钟信号连接线又被分为3个子时钟信号连接线，分别将时钟信号CKa、CKb以及CKc连接至对应的时钟输入晶体管。
针对8K超高分辨率显示面板，除去上述8K电子设备存在的CK阻抗差异的技术问题，至少还存在以下技术问题：
8K分辨率电子设备的单个子像素的面积，是4K分辨率电子设备的单个子像素的面积的四分之一，伴随的是对应掩模板的制备难度以及成本增加。在实际产品制备过程中，针对相同分辨率不同尺寸的显示面板，由于单个子像素的面积不同，需要开发制备不同尺寸的掩模板，例如现有技术在制备65寸8K分辨率的显示面板和85寸8K分辨率的显示面板时，就需要使用不同尺寸的掩模板，开发成本高，此时掩模板的尺寸是指掩模板上遮光区的尺寸，即现有8K电子设备存在需要针对不同尺寸显示面板制备不同尺寸掩模板的技术问题；
8K分辨率电子设备的单个子像素的面积，是4K分辨率电子设备的单个子像素的面积的四分之一，伴随的是面板内支撑柱(ps)与底层接触面积的减少，在8K分辨率电子设备中，支撑柱与底层的接触面积为20微米*20微米甚至更小，这么小的接触面积将导致支撑柱容易从底层上剥落(peeling)，而支撑柱剥落会导致液晶出现空白边、整面压力异常等问题。
液晶显示面板各像素的子像素是设置按行设置的，在本申请中，子像素的 排列方向就是行方向，与行方向垂直的方式就是列方向，行宽度值是指某个区域在行方向上的宽度值大小。
在本申请中，重复区域是指掩模板上的一个区域，掩模板是由陈列分布的重复区域组成的，像素区域是指显示面板中一个最小发光单元(即子像素)对应的区域，像素区域包括出光区以及围绕出光区的遮光区；在制备显示面板的过程中，对位掩模板与基板就是将掩模板的重复区域与基板的像素区域进行对位。
为了解决这些技术问题，在一种实施例中，如图5所示，本申请实施例提供的显示面板包括：
阵列基板51，形成有驱动电路层以及像素电极等；
彩膜基板52，与阵列基板51相对设置；
胶框53，用于封装阵列基板51及彩膜基板52，并与之形成密封空间，密封空间内填充有液晶；
支撑柱54，形成在阵列基板51或者彩膜基板上，用于支撑阵列基板51及彩膜基板52。
在一种实施例中，针对不同尺寸显示面板制备不同尺寸掩模板的技术问题，如图6所示。图6为现有掩模板的效果示意图，掩模板的遮光区设置在像素区域的正中间，如图6所示，在65寸8K分辨率的显示面板中单个子像素的行宽度值为52微米，65寸8K分辨率的显示面板对应的掩模板1的像素区域行宽度值也是52微米，在85寸8K分辨率的显示面板中单个子像素的行宽度值为72微米，85寸8K分辨率的显示面板对应的掩模板2的像素区域行宽度值也是72微米，若采用相同尺寸的掩模板，即遮光区的行宽度值为28微米时，在行方向上，掩模板1的单个透光区的行宽度值为12微米，掩模板2的单个透光区的行宽度值为22微米，在光刻时，透光区形成狭缝，光线透过狭缝产生衍射，根据光的衍射原理，狭缝越小，光的衍射范围越大。
黑色矩阵是负性光阻，没有照射到光线的区域被蚀刻到形成开口。那么，如图6所示，掩模板1遮光区的实际有效遮挡范围的行宽度值为16微米(即单个缝隙的衍射范围为6微米)，形成的65寸8K分辨率显示面板单个子像素的出光区的行宽度为16微米，掩模板2遮光区的实际有效遮挡范围的行宽度 值为18微米(即单个缝隙的衍射范围为5微米)，形成的85寸8K分辨率显示面板单个子像素的出光区的行宽度为18微米，这也是符合光的衍射原理的。但是这会导致65寸8K分辨率显示面板单个子像素的出光区行宽度与85寸8K分辨率显示面板单个子像素的出光区行宽度不同，后续在形成RGB彩膜层时，需要使用不同尺寸的掩模板。因此，现有8K电子设备至少存在需要针对不同尺寸显示面板制备不同尺寸掩模板的技术问题，需要改进。那么，本申请提供一种掩模板、显示面板以及电子设备，可以解决现有8K电子设备至少存在需要针对不同尺寸显示面板制备不同尺寸掩模板的技术问题。
为了解决这些问题，如图7a至图7b所示，彩膜基板包括：
衬底基板521；
形成在所述衬底基板上的黑色矩阵522，所述黑色矩阵包括用于填充彩膜层523的开口；
形成在所述开口内的彩膜层523；
其中，如图7a以及图7b所示，彩膜基板包括多个阵列排布、且与子像素对应的像素区域W，所述像素区域W包括所述开口对应的第一区域W1、以及围绕所述第一区域W1的第二区域W2，所述第二区域W2形成有所述黑色矩阵522；所述第二区域W2包括行方向排列且平行的第一侧边区域D1和第二侧边区域D2、以及列方向排列且平行的第三侧边区域D3和第四侧边区域D4；所述第一侧边区域D1远离所述开口的侧边到所述开口的第一距离L1，小于所述第二侧边区域远离所述开口的侧边到所述开口的第二距离L2。
基于该结构，相同分辨率不同尺寸的显示面板可以使用相同尺寸的掩模板，这些掩模板的区别仅仅是开口图形图案与像素区域边缘的距离不同，解决了现有8K电子设备至少存在需要针对不同尺寸显示面板制备不同尺寸掩模板的技术问题，降低了产品制备成本。
在一种实施例中，在85寸以及85寸以上尺寸8K分辨率的显示面板中，在所述行方向上，所述第一距离L1的值小于18微米，所述第二距离L2的值大于18微米。
在一种实施例中，在85寸8K分辨率的显示面板中，在所述行方向上，所述开口的宽度值为16微米，所述第一距离L1与所述第二距离L2的和为56 微米。
为了制备图7a至图7b所示的彩膜基板，本申请也提供了图7c至图7d所示的掩模板，如图7c至图7d所示，本申请提供的掩模板包括：
掩模板基板M11；
开口图形图案M12，形成于所述掩模板基板M11上，用于形成所述彩膜基板的黑色矩阵或者彩膜层，所述黑色矩阵包括用于填充彩膜层的开口；
其中，所述掩模板包括多个重复区域Z，所述重复区域Z包括所述开口图形图案M12对应的第一区域Z1、以及围绕所述第一区域Z1的第二区域Z2；所述第二区域Z2包括行方向排列且平行的第一侧边区域C1和第二侧边区域C2、以及列方向排列且平行的第三侧边区域C3和第四侧边区域C4；所述第一侧边区域C1远离所述开口图形图案M12的侧边到所述开口图形图案M12的第三距离h1，小于所述第二侧边区域C2远离所述开口图形图案M12的侧边到所述开口图形图案M12的第四距离h2。
该掩模板放弃现有掩模板开口图形图案，如遮光区等位于重复区域中心的设计，将其向侧边移动，这样就可以基于衍射效应得到目标尺寸的黑色矩阵开口或者彩膜层，同时不需要改变开口图形图案的尺寸，基于该结构相同分辨率不同尺寸的显示面板可以使用相同尺寸的掩模板，这些掩模板的区别仅仅是开口图形图案与重复区域Z边缘的距离不同，解决了现有8K电子设备至少存在需要针对不同尺寸显示面板制备不同尺寸掩模板的技术问题，降低了产品制备成本。
在一种实施例中，所述第三侧边区域C3远离所述开口图形图案M12的侧边到所述开口图形图案M12的第五距离h3，等于所述第四侧边区域C4远离所述开口图形图案M12的侧边到所述开口图形图案M12的第六距离h4。
在一种实施例中，挡掩模板用于制备85寸以及85寸以上尺寸8K分辨率的显示面板时，所述第三距离h1的值小于12微米，所述第四距离h2的值大于32微米。
在一种实施例中，挡掩模板用于制备85寸以及85寸以上尺寸8K分辨率的显示面板时，所述第三距离h1的值小于10微米，所述第四距离h2的值大于34微米。
在一种实施例中，挡掩模板用于制备65寸以及65寸以上尺寸8K分辨率的显示面板时，在所述行方向上，所述开口图形图案M12的宽度值为28微米。
在一种实施例中，挡掩模板用于制备85寸8K分辨率的显示面板时，在本申请的掩模板中，所述第三距离h1与所述第四距离h2的和为44微米。
在一种实施例中，开口图形图案M12为光透光率为0的材料图案化形成，该材料包括金属铬等。
在一种实施例中，相邻重复区域Z之间形成有一条光透光率为0的直线，以保证狭缝效应，该直线的宽度小于1微米，不会影响该区域下方黑色矩阵的图案。
在一种实施例中，为了得到图7b所示实施例中的彩膜基板，如图9a至图9o所示，本申请实施例还提供了以下彩膜基板制备方法，该方法包括：
步骤1、提供衬底基板。
如图9a所示，提供透明玻璃基板等作为衬底基板91。
步骤2、在衬底基板上形成黑色矩阵材料层。
如图9b所示，在透明玻璃基板等衬底基板91上，形成黑色矩阵材料层92。其中，黑色矩阵材料层的材料为负性光阻，被掩模板遮光的区域被去除。
步骤3、对位第一掩模板和所述衬底基板。
如图9c所示，取用第一掩模板Y1，该第一掩模板Y1的每个与像素区域W对应的重复区域Z均采用图7c及图7d所示实施例的设计。将第一掩模板Y1与步骤2得到的衬底基板进行对位。
步骤4、图案化处理黑色矩阵材料形成黑色矩阵。
如图9d所示，使用曝光机等设备基于第一掩模板，对黑色矩阵材料层92进行光刻处理，得到黑色矩阵93。
步骤5、涂布红色色阻材料层。
如图9e所示，在步骤4得到的衬底基板上，整面涂布红色光阻层94。其中，红色光阻层的材料为正性光阻，被掩模板遮光的区域保留。
步骤6、对位第二掩模板和所述衬底基板。
如图9f所示，取用第二掩模板Y2，该第二掩模板Y2仅在红色子像素对应的像素区域W对应的重复区域Z采用图7c及图7d所示实施例的设计。将 第二掩模板Y2与步骤5得到的衬底基板进行对位。
步骤7、图案化处理红色光阻层。
如图9g所示，使用曝光机等设备基于第二掩模板，对红色光阻层44进行光刻处理，得到红色滤光层95。
步骤8、涂布绿色色阻材料层。
如图9h所示，在步骤7得到的衬底基板上，整面涂布绿色光阻层96。其中，绿色光阻层的材料为正性光阻，被掩模板遮光的区域保留。
步骤9、对位第三掩模板和所述衬底基板。
如图9i所示，取用第三掩模板Y3，该第三掩模板Y3仅在绿色子像素对应的像素区域W对应的重复区域Z采用图7c及图7d所示实施例的设计。将第三掩模板Y3与步骤8得到的衬底基板进行对位。
步骤10、图案化处理绿色光阻层。
如图9j所示，使用曝光机等设备基于第三掩模板，对绿色光阻层96进行光刻处理，得到绿色滤光层97。
步骤11、涂布蓝色色阻材料层。
如图9k所示，在步骤10得到的衬底基板上，整面涂布蓝色光阻层98。其中，蓝色光阻层的材料为正性光阻，被掩模板遮光的区域保留。
步骤12、对位第四掩模板和所述衬底基板。
如图9l所示，取用第四掩模板Y4，该第四掩模板Y4仅在蓝色子像素对应的像素区域W对应的重复区域Z采用图7c及图7d所示实施例的设计。将第四掩模板Y4与步骤11得到的衬底基板进行对位。
步骤13、图案化处理蓝色光阻层。
如图9m所示，使用曝光机等设备基于第四掩模板，对蓝色光阻层98进行光刻处理，得到蓝色滤光层99。
步骤14、制备支撑柱。
如图9n所示，在步骤13得到的衬底基板的黑色矩阵上制备支撑柱910。
步骤15、制备平坦化层以及公共电极层。
如图9o所示，在步骤14得到的衬底基板上，依次使用大分子有机颗粒制备平坦化层911，使用TIO等透明导电材料在平坦化层911制备公共电极层 912。
在一种实施例中，针对支撑柱容易剥落技术问题，以POA(PS on Array，PS在阵列基板上)结构的显示面板为例，如图5所示，在与所述支撑柱54的接触区域内，所述阵列基板51的与所述支撑柱54接触的接触膜层511(即上文中的底层)形成有凸凹图案55，所述凸凹图案55用于增大所述接触膜层511与所述支撑柱54的接触面积。
在一种实施例中，凸凹图案包括所述接触膜层通过凸起、凹陷、或者凸起凹陷配合中的至少一个方式所形成的目标图案，例如下文实施例中接触膜层通过凹陷这一方式所形成的目标图案，在其他实施例中，所述接触膜层可以仅通过凸起方式或者凸起凹陷配合方式中的至少一个方式形成目标图案，凸起凹陷配合方式是指接触膜层通过凸起形成目标图案的一部分，通过凹陷形成目标图案的其他部分。
本实施例提供的显示面板增大了支撑柱与底层的接触面积，并且不需要改变单个子像素的尺寸，缓解了现有8K超高分辨率电子设备存在的支撑柱容易剥落的技术问题。
在一种实施例中，如图8所示，本申请实施例提供的凸凹图案55对应目标图案的形状为网格状。在一些实施例中，网格大小为1至6微米，间隔为1至6微米，深度小于0.5微米即可，通过掩模板对接触膜层(一般为有机材料层)进行光刻即可实现本实施例，如针对凸凹图案的设置区域，通过改变此处RGB/PFA掩模板的网格设计，使用透过率80％～90％的掩模板，降低透过率，部分光阻被显影液去除，达到膜厚降低0.5微米形成凸凹图案的需求。
在一种实施例中，显示面板为COA(Color Filter on Array，RGB在阵列基板上)结构以及非POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在彩膜基板上，彩膜基板包括衬底基板以及形成在所述衬底基板上的黑色矩阵，所述黑色矩阵围绕阵列排布且与子像素出光区对应的开口；所述支撑柱形成在所述黑色矩阵上，即黑色矩阵为上文中的接触膜层，所述黑色矩阵在与所述支撑柱的接触区域内形成有凸凹图案。此时，驱动电路形成在第三侧边区域D3的范围内，凸凹图案形成在第三侧边区域D3的范围内，例如，凸凹图案形成在第三侧边区域D3内。那么，对应的在一种实施例中，掩模板在 第三侧边区域C3内，形成有与凸凹图案的目标图案对应的遮光图形图案，遮光图形图案的光透过率为80％至90％，进而实现在黑色矩阵的对应区域内形成凹陷的目标图案作为凸凹图案。
在一种实施例中，显示面板为非COA(Color Filter on Array，RGB在阵列基板上)结构以及非POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在彩膜基板上，彩膜基板包括衬底基板、形成在所述衬底基板上的黑色矩阵以及彩膜层，所述黑色矩阵围绕阵列排布且与子像素出光区对应的彩膜层；所述支撑柱形成在所述黑色矩阵上，即黑色矩阵为上文中的接触膜层，所述黑色矩阵在与所述支撑柱的接触区域内形成有凸凹图案。
在一种实施例中，显示面板为非COA(Color Filter on Array，RGB在阵列基板上)结构以及非POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在彩膜基板上，彩膜基板包括衬底基板、形成在所述衬底基板上的黑色矩阵、以及形成在所述黑色矩阵上的彩膜层；所述支撑柱形成在所述彩膜层上，且位于所述彩膜层与所述黑色矩阵重叠的区域内，即彩膜为上文中的接触膜层，所述彩膜层在与所述支撑柱的接触区域内形成有凸凹图案。
在一种实施例中，显示面板为非COA(Color Filter on Array，RGB在阵列基板上)结构以及非POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在彩膜基板上，彩膜基板包括衬底基板、形成在所述衬底基板上的黑色矩阵、以及形成在所述黑色矩阵上的彩膜层；所述支撑柱形成在所述彩膜层上，且位于所述彩膜层与所述黑色矩阵重叠的区域内，即彩膜层为上文中的接触膜层，所述彩膜层在与所述支撑柱的接触区域内形成有凸凹图案，所述黑色矩阵在所述彩膜层与所述支撑柱的接触区域内，也形成有凸凹图案。
在一种实施例中，显示面板为非COA(Color Filter on Array，RGB在阵列基板上)结构以及POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在阵列基板上，阵列基板包括衬底基板、形成在所述衬底基板上的驱动电路层、以及形成在所述驱动电路层上的平坦化层；所述支撑柱形成在所述平坦化层上，即平坦化层为上文中的接触膜层，所述平坦化层在与所述支撑柱的接触区域内形成有凸凹图案。
在一种实施例中，显示面板为COA(Color Filter on Array，RGB在阵 列基板上)结构以及POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在阵列基板上，阵列基板包括衬底基板、形成在所述衬底基板上的驱动电路层、形成在所述驱动电路层上的色阻层、以及形成在所述色阻层上的平坦化层；所述支撑柱形成在所述平坦化层上，即平坦化层为上文中的接触膜层，所述平坦化层在与所述支撑柱的接触区域内形成有凸凹图案。
在一种实施例中，显示面板为COA(Color Filter on Array，RGB在阵列基板上)结构以及POA(PS on Array，PS在阵列基板上)结构时，支撑柱形成在阵列基板上，阵列基板包括衬底基板、形成在所述衬底基板上的驱动电路层、形成在所述驱动电路层上的色阻层、以及形成在所述色阻层(RGB层)上的平坦化层；所述支撑柱形成在所述平坦化层上，即平坦化层为上文中的接触膜层，所述平坦化层在与所述支撑柱的接触区域内形成有凸凹图案，所述色阻层在所述平坦化层与所述支撑柱的接触区域内，也形成有凸凹图案。
在一种实施例中，平坦化层的材料为PFA(大分子有机透明材料)，平坦化层的厚度为1.5微米左右，黑色矩阵、彩膜层以及色阻层的厚度为2至3微米，那么基于该厚度值，形成凸凹图案之后，并不会影响膜层的原有功能。
在一种实施例中，支撑柱包括主支撑柱(Main ps)和辅支撑柱(Sub ps)，接触膜层在接触主支撑柱和辅支撑柱的区域，可以形成参数(包括大小、形状以及深度等)相同的凸凹图案，也可以形成参数(包括大小、形状以及深度等)不相同的凸凹图案，例如接触膜层在接触主支撑柱处形成的凸凹图案15的深度，大于在接触辅支撑柱处形成的凸凹图案的深度。
本申请还提供一种电子设备，包括上述任一实施例提供的显示面板。
在一种实施例中，所述电子设备包括显示面板，所述显示面板包括：
列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管；
列方向延伸且平行设置的n个时钟信号线；
行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时钟信号线；
其中，n个所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线， 所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。
在一种实施例中，在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的尺寸，大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的尺寸。
在一种实施例中，在本申请的电子设备中，所述时钟输入晶体管包括阵列连接的多个子晶体管，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量。
在一种实施例中，在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极面积大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极面积；和/或，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极面积大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极面积。
在一种实施例中，在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积。
在一种实施例中，在本申请的电子设备中，第n级GOA单元包括：
上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。
在一种实施例中，在本申请的电子设备中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极和第四节点，所述第二晶体管的第二电极连接所述第一节点。
在一种实施例中，在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层材料电阻率大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率。
在一种实施例中，在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度。
在一种实施例中，在本申请的电子设备中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积。
根据上述实施例可知：
本申请提供一种显示面板以及电子设备，该显示面板包括列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管，列方向延伸且平行设置的n个时钟信号线，行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时钟信号线；其中，所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号 线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。基于该电路结构，通过调整不同GOA单元内时钟输入晶体管的压降值，使得对由于时钟信号线和时钟信号连接线长度不同导致的压降值可以得到补偿，进而使得各GOA单元与时钟驱动芯片之间的压降值近似相同，缓解了8K超高分辨率电子设备存在的CK阻抗差异，改善了8K超高分辨率电子设备存在的导致GOA单元输出信号差异的技术问题。
在上述实施例中，对各个实施例的描述都各有侧重，某个实施例中没有详述的部分，可以参见其他实施例的相关描述。
以上对本申请实施例所提供的一种显示面板以及电子设备进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的技术方案及其核心思想；本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本申请各实施例的技术方案的范围。

Claims (20)

  1. 一种显示面板，其包括：
    列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管；
    列方向延伸且平行设置的n个时钟信号线；
    行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时钟信号线；
    其中，n个所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。
  2. 如权利要求1所述的显示面板，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的尺寸，大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的尺寸。
  3. 如权利要求2所述的显示面板，其中，所述时钟输入晶体管包括阵列连接的多个子晶体管，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量。
  4. 如权利要求2所述的显示面板，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极面积大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极面积；和/或，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极面积大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极面积。
  5. 如权利要求2所述的显示面板，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积。
  6. 如权利要求1所述的显示面板，其中，第n级GOA单元包括：
    上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
    逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
    上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
    第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
    第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
    第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
    第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
    第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。
  7. 如权利要求6所述的显示面板，其中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极和第四节点，所述第二晶体管的第二电极连接所述第一节点。
  8. 如权利要求1所述的显示面板，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层材料电阻率大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率。
  9. 如权利要求1所述的显示面板，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度。
  10. 如权利要求2所述的显示面板，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积小于所述第m2个 GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积。
  11. 一种电子设备，其包括显示面板，所述显示面板包括：
    列方向排布的m个GOA单元，所述GOA单元包括上拉模块，所述上拉模块包括连接时钟信号的时钟输入晶体管；
    列方向延伸且平行设置的n个时钟信号线；
    行方向延伸且平行设置的m个时钟信号连接线，所述时钟信号连接线与所述GOA单元一一对应，用于将所述GOA单元内上拉模块的时钟输入晶体管连接至对应的时钟信号线；
    其中，n个所述时钟信号线包括第n1个时钟信号线和第n2个时钟信号线，所述第n2个时钟信号线形成在所述第n1个时钟信号线远离所述GOA单元的一侧，连接所述第n1个时钟信号线的第m1个GOA单元内上拉模块的时钟输入晶体管的压降值，大于连接所述第n2个时钟信号线的第m2个GOA单元内上拉模块的时钟输入晶体管的压降值。
  12. 如权利要求11所述的电子设备，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的尺寸，大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的尺寸。
  13. 如权利要求12所述的电子设备，其中，所述时钟输入晶体管包括阵列连接的多个子晶体管，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的子晶体管的数量。
  14. 如权利要求12所述的电子设备，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极面积大于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源极面积；和/或，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的漏极面积大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的漏极面积。
  15. 如权利要求12所述的电子设备，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积小于所述第m2个
    GOA单元内的上拉模块的时钟输入晶体管的源极与有源层的接触面积。
  16. 如权利要求11所述的电子设备，其中，第n级GOA单元包括：
    上拉控制模块，与第一节点连接，用于在显示时间段将所述第一节点的电位拉高；
    逻辑寻址模块，包括第二节点，所述逻辑寻址模块与所述第一节点连接，用于在所述显示时间段，对所述第二节点电位进行两次拉高，在空白时间段，通过所述第二节点将所述第一节点的电位拉高；
    上拉模块，与所述第一节点连接，用于将第n级级传信号、第一输出信号和第二输出信号的电位拉高；
    第一下拉模块，与所述第一节点连接，用于在空白时间段将所述第一节点的电位拉低；
    第二下拉模块，与所述第一节点和第三节点连接，用于在显示时间段分别将所述第一节点和所述第三节点的电位拉低；
    第三下拉模块，与所述第三节点和所述第二下拉模块连接，用于在空白时间段将所述第三节点的电位拉低；
    第一下拉维持模块，包括所述第三节点，所述第一下拉维持模块与所述第一节点和所述第一下拉模块连接，用于维持所述第一节点的低电位；
    第二下拉维持模块，与所述第三节点和所述上拉模块连接，用于维持所述第n级级传信号、所述第一输出信号和所述第二输出信号的低电位。
  17. 如权利要求16所述的电子设备，其中，所述上拉控制模块包括第一晶体管和第二晶体管，所述第一晶体管的栅极和第一电极、以及所述第二晶体管的栅极均连接第n-2级级传信号，所述第一晶体管的第二电极连接所述第二晶体管的第一电极和第四节点，所述第二晶体管的第二电极连接所述第一节点。
  18. 如权利要求11所述的电子设备，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层材料电阻率大于所述第m2个GOA单元内上拉模块的时钟输入晶体管的源漏极层材料电阻率。
  19. 如权利要求11所述的电子设备，其中，所述第m1个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的源漏极层厚度。
  20. 如权利要求12所述的电子设备，其中，所述第m1个GOA单元内的 上拉模块的时钟输入晶体管的漏极与有源层的接触面积小于所述第m2个GOA单元内的上拉模块的时钟输入晶体管的漏极与有源层的接触面积。
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