WO2021152789A1 - 系統周波数検出器 - Google Patents

系統周波数検出器 Download PDF

Info

Publication number
WO2021152789A1
WO2021152789A1 PCT/JP2020/003524 JP2020003524W WO2021152789A1 WO 2021152789 A1 WO2021152789 A1 WO 2021152789A1 JP 2020003524 W JP2020003524 W JP 2020003524W WO 2021152789 A1 WO2021152789 A1 WO 2021152789A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage signal
frequency
phase
value
state
Prior art date
Application number
PCT/JP2020/003524
Other languages
English (en)
French (fr)
Inventor
康晃 三ツ木
隆 重政
Original Assignee
東芝三菱電機産業システム株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 東芝三菱電機産業システム株式会社 filed Critical 東芝三菱電機産業システム株式会社
Priority to JP2020528978A priority Critical patent/JP6909549B1/ja
Priority to EP20816873.2A priority patent/EP4099025A4/en
Priority to US16/973,437 priority patent/US11933825B2/en
Priority to PCT/JP2020/003524 priority patent/WO2021152789A1/ja
Publication of WO2021152789A1 publication Critical patent/WO2021152789A1/ja

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/12—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into phase shift
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/15—Indicating that frequency of pulses is either above or below a predetermined value or within or outside a predetermined range of values, by making use of non-linear or digital elements (indicating that pulse width is above or below a certain limit)
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R23/00—Arrangements for measuring frequencies; Arrangements for analysing frequency spectra
    • G01R23/02—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage
    • G01R23/06—Arrangements for measuring frequency, e.g. pulse repetition rate; Arrangements for measuring period of current or voltage by converting frequency into an amplitude of current or voltage

Definitions

  • An embodiment of the present invention relates to a system frequency detector.
  • Zero cross point detection type frequency calculation is known as a method for detecting the system frequency of the power system.
  • measurement data can be obtained only in a cycle synchronized with the system frequency, and in order to acquire resistance to system disturbance, a filter with a relatively long time constant of 200 msec or more should be provided. Was customary. Therefore, it is difficult to quickly follow the output to a change in the system frequency, for example, to follow with a delay of 40 msec or less.
  • the system frequency detector can follow changes in the system frequency at high speed and can suppress erroneous detection of the system frequency even when a system disturbance occurs.
  • An embodiment of the present invention provides a system frequency detector capable of following a change in system frequency at high speed and suppressing erroneous detection of system frequency even when system disturbance occurs.
  • the three-phase voltage signal of the three-phase AC power of the power system is converted into an orthogonal two-phase voltage signal, and the two-phase voltage signal is converted into the voltage signal of the rotational coordinate system.
  • the moving average of the voltage signal of the rotational coordinate system is calculated, and the voltage signal of the rotational coordinate system after the calculation of the moving average is inversely converted to obtain a two-phase voltage orthogonal to the three-phase voltage signal.
  • An angular frequency for calculating the angular frequency of the power system based on the orthogonal coordinate signal generation unit that generates a signal and the two-phase voltage signal after calculating the moving average generated by the orthogonal coordinate signal generation unit.
  • the frequency calculation unit includes a calculation unit and a frequency calculation unit having a calculation unit that calculates the system frequency of the power system from the corner frequency by multiplying the angular frequency by 1 / 2 ⁇ .
  • a system frequency detector which is provided in series with the arithmetic unit and further has a rate limiter for limiting a change in the system frequency of a predetermined rate of change or more.
  • a system frequency detector capable of following a change in the system frequency at high speed and suppressing erroneous detection of the system frequency even when a system disturbance occurs.
  • FIG. 1 is a block diagram schematically showing a system frequency detector according to the first embodiment.
  • the system frequency detector 10 includes an orthogonal coordinate signal generation unit 12 and a frequency calculation unit 14.
  • the system frequency detector 10 detects the system frequency of the power system of the three-phase AC power.
  • the system frequency detector 10 is used, for example, in a power conversion device that connects a distributed power source such as photovoltaic power generation or wind power generation to a power system.
  • a distributed power source such as photovoltaic power generation or wind power generation
  • the application of the system frequency detector 10 is not limited to this.
  • the system frequency detector 10 can be used for any device that needs to detect the system frequency of the power system of the three-phase AC power.
  • the orthogonal coordinate signal generation unit 12 generates two-phase voltage signals V ⁇ ′ and V ⁇ ′ orthogonal to each other from the three-phase voltage signals V a , V b , and V c of the three-phase AC power of the power system.
  • the three-phase voltage signals V a , V b , and V c are detected by, for example, a voltage detector or the like, and are input to the Cartesian coordinate signal generation unit 12.
  • the three-phase voltage signals V a , V b , and V c are, for example, instantaneous values of the three-phase AC voltage input in a predetermined sampling cycle.
  • the Cartesian coordinate signal generation unit 12 includes a three-phase two-phase conversion unit 20, a rotating coordinate conversion unit 21, moving average filters 22 and 23, and an inverse conversion unit 24.
  • the three-phase two-phase conversion unit 20 converts the three-phase voltage signals V a , V b , and V c into two-phase voltage signals V ⁇ and V ⁇ of ⁇ phase and ⁇ phase by ⁇ ⁇ conversion (Clark conversion). ..
  • Two-phase voltage signals V ⁇ and V ⁇ are input to the rotating coordinate conversion unit 21, and a nominal phase ⁇ n obtained by integrating the nominal angular frequency ⁇ n of the power system is input.
  • the rotational coordinate conversion unit 21 uses so-called dq conversion (park conversion) to convert the voltage signals V ⁇ and V ⁇ of the orthogonal biaxial coordinates into the voltage signals V d and V q of the coordinate system (dq coordinates) synchronized with the phase ⁇ n.
  • dq conversion park conversion
  • the voltage signal V d is a voltage signal representing the d-axis component of the three-phase AC power (voltage signals V a , V b , V c ) of the power system
  • the voltage signal V q is the three-phase AC power of the power system (voltage signal V q). It is a voltage signal representing the q-axis component of the voltage signal V a , V b , V c).
  • Moving average filter 22 by calculating a moving average of the voltage signal V d, and outputs a voltage signal V d 'after the moving average operation.
  • the moving average filter 23 by calculating a moving average of the voltage signal V q, and outputs a voltage signal V q 'after moving average calculation.
  • the moving average filter 22 and 23 by calculating a moving average of the voltage signal V d, V q, suppressing a high-frequency component of the voltage signal V d, V q.
  • the moving average filters 22 and 23 suppress, for example, harmonic components included in the voltage signals V d and V q. This makes it possible to prevent troubles on the power system side such as three-phase voltage imbalance, harmonics, and noise from affecting the detection of the system frequency.
  • the inverse conversion unit 24 reversely transforms the voltage signals V d ′ and V q ′ of the rotational coordinate system into the orthogonal biaxial coordinate system, thereby converting the voltage signals V d ′ and V q ′ to the orthogonal biaxial after the moving average calculation. Converts the coordinate voltage signals to V ⁇ ′ and V ⁇ ′. As a result, the Cartesian coordinate signal generation unit 12 generates two-phase voltage signals V ⁇ ′ and V ⁇ ′ orthogonal to each other from the three-phase voltage signals V a , V b , and V c.
  • the frequency calculation unit 14 calculates the system frequency f of the power system based on the two-phase voltage signals V ⁇ ′ and V ⁇ ′ generated by the Cartesian coordinate signal generation unit 12.
  • the frequency calculation unit 14 detects the synchronous phase ⁇ ⁇ PLL synchronized with the voltage signals V ⁇ ′ and V ⁇ ′ after the two-phase conversion by using the operation of the PLL (Phase-Locked-Loop), and also detects the synchronous phase ⁇ ⁇ PLL.
  • the system frequency f of the power system is calculated from the angular frequency ⁇ obtained in the detection process of ⁇ PLL.
  • the frequency calculation unit 14 has an angular frequency calculation unit AFP.
  • the angular frequency calculation unit AFP integrates, for example, the arithmetic units 30, 31, 32, the multipliers 33, 34, the subtractor 35, the arithmetic units 36, 37, the integrator 38, and the adders 39, 40. It has an integrator 41, an adder 42, and a subtractor 43.
  • Calculator 30 a voltage signal of the two-phase V ⁇ ', V ⁇ ' calculates a cos [theta] n and sin [theta n from.
  • the arithmetic unit 30 inputs the calculated cos ⁇ n to the multiplier 33, and inputs the calculated sin ⁇ n to the multiplier 34.
  • the arithmetic unit 31 calculates sin ⁇ ⁇ PLL based on the detected synchronous phase ⁇ ⁇ PLL , and inputs sin ⁇ ⁇ PLL to the multiplier 33.
  • Calculator 32 based on the detected synchronization phase theta ArufabetaPLL, calculates the cos [theta] ArufabetaPLL, enter the cos [theta] ArufabetaPLL to the multiplier 34.
  • the multiplier 33 multiplies the input cos ⁇ n and sin ⁇ ⁇ PLL, and inputs the multiplication result to the subtractor 35.
  • the multiplier 34 multiplies the input sin ⁇ n and cos ⁇ ⁇ PLL, and inputs the multiplication result to the subtractor 35.
  • the subtractor 35 calculates the error phase ⁇ between the phase ⁇ n of the power system and the synchronous phase ⁇ ⁇ PLL by calculating sin ⁇ n , cos ⁇ ⁇ PLL- cos ⁇ n, and sin ⁇ ⁇ PLL.
  • the frequency calculation unit 14 ⁇ ⁇ n ⁇ ⁇ PLL ⁇ sin ⁇ n and cos ⁇ ⁇ PLL-cos ⁇ n and sin ⁇ ⁇ PLL
  • the error phase ⁇ is calculated as.
  • the arithmetic unit 36 multiplies the error phase ⁇ by the proportional gain K P , and inputs the multiplication result to the adder 39.
  • Calculator 37 multiplies the integral gain K I in error phase [Delta] [theta], and inputs the multiplication result to the integrator 38.
  • the integrator 38 integrates the multiplication result of the error phase ⁇ and the integral gain K I, and inputs the integral value to the adder 39.
  • the adder 39 adds the multiplication result of the arithmetic unit 36 and the integrated value of the integrator 38.
  • the arithmetic units 36 and 37, the integrator 38, and the adder 39 calculate the command value ⁇ of the angular frequency for making the error phase ⁇ zero by so-called proportional integration control.
  • the command value ⁇ of the angular frequency calculated by the adder 39 is input to the adder 40, and the nominal angular frequency ⁇ n of the power system is input.
  • the adder 40 calculates the angular frequency ⁇ of the power system by adding the command value ⁇ of the angular frequency and the nominal angular frequency ⁇ n of the power system. In this way, the angular frequency calculation unit AFP calculates the angular frequency ⁇ by performing proportional integration control based on the two-phase voltage signals V ⁇ ′ and V ⁇ ′.
  • the integrator 41 calculates the synchronous phase ⁇ from the angular frequency ⁇ by integrating the angular frequency ⁇ calculated by the adder 40.
  • the integrator 41 inputs the calculated synchronous phase ⁇ to the subtractor 43.
  • the arithmetic unit 42 calculates the correction value by multiplying the integration result of the integrator 38 by the constant K ⁇ .
  • K ⁇ (T ⁇ ⁇ T SP ) / 2.
  • T SP represents the sampling period of the voltage signals V a , V b , and V c.
  • T ⁇ represents the window length of the moving average filters 22 and 23.
  • T ⁇ is represented by N ⁇ T SP, where N is the average number of the moving average filters 22 and 23.
  • the arithmetic unit 42 inputs the calculated correction value to the subtractor 43.
  • the subtractor 43 corrects the synchronous phase ⁇ by subtracting the correction value from the synchronous phase ⁇ . With this correction, the subtractor 43 calculates the synchronous phase ⁇ ⁇ PLL.
  • the angular frequency calculation unit AFP synchronizes the synchronous phase ⁇ ⁇ PL with the phase ⁇ n of the power system by feeding back the detected synchronous phase ⁇ ⁇ PL to the arithmetic units 31 and 32. In this way, the angular frequency calculation unit AFP detects the synchronous phase ⁇ ⁇ PLL synchronized with the two-phase voltage signals V ⁇ ′ and V ⁇ ′ after calculating the moving average based on the angular frequency ⁇ , and also powers the power. The error phase ⁇ between the nominal phase ⁇ n of the system and the synchronous phase ⁇ ⁇ PLL is calculated, and the angular frequency ⁇ is calculated so that the error phase ⁇ becomes zero.
  • the configuration of the PLL of the angular frequency calculation unit AFP (frequency calculation unit 14) in this example may be referred to as, for example, ⁇ EPMAFPLL ( ⁇ Enhanced Pre-filtering Moving Average Filter PLL).
  • the frequency calculation unit 14 further includes a calculation unit 45 and a rate limiter 46.
  • the frequency calculation unit 14 calculates the system frequency f of the power system from the calculated angular frequency ⁇ .
  • the adder 40 inputs the calculated angular frequency ⁇ to the integrator 41, and inputs the angular frequency ⁇ to the rate limiter 46.
  • the rate limiter 46 limits the change of the angular frequency ⁇ equal to or higher than the predetermined rate of change.
  • the rate limiter 46 inputs an angular frequency ⁇ less than a predetermined rate of change or an angular frequency ⁇ after limiting to a predetermined rate of change to the calculator 45.
  • the arithmetic unit 45 calculates the system frequency f from the angular frequency ⁇ by multiplying the angular frequency ⁇ by 1 / 2 ⁇ .
  • the rate limiter 46 is provided in series with the arithmetic unit 45.
  • the rate limiter 46 limits the change of the system frequency f of the predetermined rate of change or more by limiting the change of the angular frequency ⁇ of the predetermined rate of change or more.
  • the rate limiter 46 suppresses, for example, a change in the system frequency f of 25 Hz / sec or more.
  • the rate limiter 46 suppresses abrupt fluctuations in the system frequency f.
  • the frequency calculation unit 14 calculates the system frequency f of the power system from the two-phase voltage signals V ⁇ ′ and V ⁇ ′.
  • System frequency detector 10 a three-phase voltage signals V a, V b, to detect the power system frequency f of the electric power system from the V c.
  • the system frequency detector 10 includes a rate limiter 46 that limits changes in the system frequency f that is equal to or greater than a predetermined rate of change.
  • a rate limiter 46 that limits changes in the system frequency f that is equal to or greater than a predetermined rate of change.
  • FIG. 2 is a block diagram schematically showing a modified example of the system frequency detector according to the first embodiment. Those having substantially the same functions and configurations as those of the above-described embodiment are designated by the same reference numerals, and detailed description thereof will be omitted.
  • the rate limiter 46 is provided after the arithmetic unit 45 that multiplies 1 / 2 ⁇ . As described above, the rate limiter 46 may directly limit the change of the system frequency f after being converted from the angular frequency ⁇ by a predetermined rate of change or more.
  • the rate limiter 46 may be provided before the arithmetic unit 45 or after the arithmetic unit 45.
  • the rate limiter 46 may limit the change of the system frequency f of the predetermined rate of change or more by limiting the change of the angular frequency ⁇ of the predetermined rate of change or more, or the rate limiter 46 of the system frequency f of the predetermined rate of change or more. Changes may be restricted directly.
  • the configuration of the rate limiter 46 may be any configuration provided in series with the arithmetic unit 45 and capable of limiting the change of the system frequency f at or above a predetermined rate of change.
  • FIG. 3 is a block diagram schematically showing the system frequency detector according to the second embodiment.
  • the frequency calculation unit 14 further includes a low-pass filter 44.
  • the low-pass filter 44 is provided in series with the arithmetic unit 45.
  • the low-pass filter 44 is provided, for example, between the arithmetic unit 45 and the rate limiter 46.
  • the low-pass filter 44 suppresses the high frequency component of the angular frequency ⁇ .
  • the low-pass filter 44 attenuates components having a frequency higher than a predetermined frequency of the angular frequency ⁇ . In other words, the low-pass filter 44 suppresses abrupt fluctuations in the angular frequency ⁇ .
  • a moving average filter may be used as the low-pass filter 44.
  • the low-pass filter 44 inputs the angular frequency ⁇ after suppressing the high frequency component to the arithmetic unit 45.
  • the low-pass filter 44 is provided in series with the arithmetic unit 45.
  • the low-pass filter 44 suppresses the high-frequency component of the system frequency f by suppressing the high-frequency component of the angular frequency ⁇ .
  • the low-pass filter 44 suppresses abrupt fluctuations in the system frequency f.
  • the low-pass filter 44 may be provided before the rate limiter 46 or after the calculator 45, without being limited to between the calculator 45 and the rate limiter 46.
  • the configuration of the low-pass filter 44 may be any configuration that is provided in series with the arithmetic unit 45 and can suppress the high frequency component of the system frequency f.
  • FIG. 4 is a block diagram schematically showing the system frequency detector according to the third embodiment.
  • the frequency calculation unit 14 further includes subtractors 47 and 48.
  • the subtractor 47 is connected to the input side and the output side of the rate limiter 46.
  • the subtractor 47 subtracts the output value of the rate limiter 46 from the input value of the rate limiter 46. That is, the subtractor 47 calculates the difference between the input value and the output value of the rate limiter 46.
  • the subtractor 47 inputs the calculation result of the difference to the subtractor 48.
  • the subtractor 48 is provided between the arithmetic unit 37 and the integrator 38 of the angular frequency calculation unit AFP. Subtractor 48 subtracts the calculation result of the difference of the subtracter 47 from the multiplication result of the arithmetic unit 37 multiplies the integral gain K I in error phase [Delta] [theta]. That is, when the rate limiter 46 limits the angular frequency ⁇ , the subtractor 48 subtracts the amount limited by the rate limiter 46 from the calculation of the integration operation of the proportional integration control.
  • the frequency calculation unit 14 of the system frequency detector 10c provides subtractors 47 and 48, and feeds back the input / output difference of the rate limiter 46 to the calculation of the proportional integration control of the angular frequency calculation unit AFP.
  • Such feedback control is sometimes called, for example, Anti reset wind up.
  • FIG. 5 is a block diagram schematically showing the system frequency detector according to the fourth embodiment.
  • the frequency calculation unit 14 further includes a saturation limiter 50, a switching element 51, and a switching circuit 52.
  • the saturation limiter 50 is provided in parallel with the rate limiter 46.
  • the rate limiter 46 is provided between the adder 40 and the low-pass filter 44, and the saturation limiter 50 is also provided between the adder 40 and the low-pass filter 44 in the same manner as the rate limiter 46.
  • the saturation limiter 50 may be similarly provided between the low-pass filter 44 and the arithmetic unit 45.
  • the switching element 51 is provided between the rate limiter 46 and the arithmetic unit 45 (low-pass filter 44), and between the saturation limiter 50 and the arithmetic unit 45 (low-pass filter 44).
  • the switching element 51 selectively switches between a state in which the rate limiter 46 is connected in series with the arithmetic unit 45 and a state in which the saturation limiter 50 is connected in series with the arithmetic unit 45.
  • the switching element 51 connects the rate limiter 46 to the arithmetic unit 45 in series, the subtractor 47 is connected to the input side and the output side of the rate limiter 46. Therefore, in this state, the input / output difference of the rate limiter 46 is fed back to the calculation of the proportional integration control.
  • the switching element 51 connects the saturation limiter 50 in series with the arithmetic unit 45, the subtractor 47 is connected to the input side and the output side of the saturation limiter 50. Therefore, in this state, the input / output difference of the saturation limiter 50 is fed back to the calculation of the proportional integration control.
  • the saturation limiter 50 limits the change of the system frequency f equal to or more than the predetermined value with respect to the nominal system frequency f n by limiting the change of the angular frequency ⁇ equal to or more than the predetermined value with respect to the nominal angular frequency ⁇ n.
  • the predetermined value (predetermined absolute value) is, for example, 0.5 Hz.
  • the saturation limiter 50 limits the change in the system frequency f within the range of 50 Hz ⁇ 0.5 Hz.
  • the rate limiter 46 suppresses, for example, a change in the system frequency f of 25 Hz / sec or more.
  • the predetermined value (for example, 0.5 Hz) of the change in the system frequency f limited by the saturation limiter 50 is, for example, the frequency of the rate of change per unit time (1 second) of the rate limiter 46 (for example, 25 Hz). Smaller than
  • the switching circuit 52 selectively switches between the first state in which the rate limiter 46 is used and the second state in which the saturation limiter 50 is used.
  • the switching circuit 52 selectively switches between the first state and the second state by controlling the switching of the path by the switching element 51, for example.
  • switching between the first state and the second state is not limited to this.
  • the first state and the second state may be switched by selectively supplying power to the rate limiter 46 and the saturation limiter 50 and selectively operating the rate limiter 46 and the saturation limiter 50.
  • the first state and the second state may be switched by selectively transmitting a control signal to the rate limiter 46 and the saturation limiter 50 and selectively operating the rate limiter 46 and the saturation limiter 50.
  • the switching element 51 can be omitted.
  • the switching element 51 may be provided as needed.
  • FIG. 6 is a block diagram schematically showing a switching circuit.
  • the switching circuit 52 includes a differentiating circuit 53, an absolute value calculation circuit 54, and a determination circuit 55.
  • the voltage signal V d calculated by the rotating coordinate conversion unit 21 is input to the switching circuit 52.
  • the differentiating circuit 53 calculates the differential value of the voltage signal V d. In other words, the differentiating circuit 53 calculates the slope of the voltage signal V d.
  • the absolute value calculation circuit 54 calculates the absolute value of the differential value of the voltage signal V d calculated by the differentiating circuit 53.
  • the determination circuit 55 determines whether or not the absolute value of the differential value of the voltage signal V d is equal to or greater than a predetermined value.
  • the voltage signal V d representing the d-axis component of the three-phase AC power of the power system changes abruptly (see FIG. 7 (d)). Therefore, when the absolute value of the differential value of the voltage signal V d becomes equal to or higher than a predetermined value, it can be considered that a phase jump has occurred in the power system.
  • the determination circuit 55 switches the path of the switching element 51.
  • the determination circuit 55 sets the switching element 51 in a state where the output of the rate limiter 46 is connected to the low-pass filter 44. That is, when the determination circuit 55 determines that no phase jump has occurred in the power system, the determination circuit 55 selects the first state in which the rate limiter 46 is used.
  • the determination circuit 55 sets the switching element 51 in a state where the output of the saturation limiter 50 is connected to the low-pass filter 44. That is, when the determination circuit 55 determines that a phase jump has occurred in the power system, the determination circuit 55 selects the second state in which the saturation limiter 50 is used.
  • the switching circuit 52 selects the first state when the absolute value of the differential value of the voltage signal V d representing the active ingredient is less than a predetermined value, and the switching circuit 52 selects the first state of the differential value of the voltage signal V d representing the active ingredient.
  • the second state is selected when the absolute value is equal to or greater than a predetermined value.
  • the determination circuit 55 When the determination circuit 55 switches from the first state to the second state, for example, the determination circuit 55 returns to the first state from the second state after a predetermined time has elapsed from the timing of switching from the first state to the second state. After switching from the first state to the second state, for example, the determination circuit 55 returns from the second state to the first state in response to the absolute value of the differential value of the voltage signal V d returning to less than a predetermined value. You may.
  • FIGS. 7 (a) to 7 (g) are graphs schematically showing an example of the operation of the system frequency detector.
  • the horizontal axis of FIGS. 7 (a) to 7 (g) is time.
  • the vertical axis of FIG. 7A is an example of a three-phase voltage signal Va.
  • the vertical axis of FIG. 7B is an example of a three-phase voltage signal V b.
  • the vertical axis of FIG. 7C is an example of a three-phase voltage signal V c.
  • the vertical axis of FIG. 7D is an example of the voltage signal V d in the rotating coordinate system.
  • FIG. 7E is an example of the reference system frequency f calculated by the arithmetic unit 45 as it is without passing through the low-pass filter 44 or the like from the angular frequency ⁇ calculated by the adder 40.
  • the vertical axis of FIG. 7 (f) is an example of the system frequency f calculated according to the configuration of the system frequency detector 10c.
  • the vertical axis of FIG. 7 (g) is an example of the system frequency f calculated according to the configuration of the system frequency detector 10d.
  • FIGS. 7 (a) to 7 (g) show an example in which a phase jump of about 30 degrees occurs at time T1. Further, in FIGS. 7 (a) to 7 (g), the actual system frequency of the power system is set to 50 Hz.
  • the system frequency detector 10d that switches from the rate limiter 46 to the saturation limiter 50 when the occurrence of the phase jump is detected can further suppress the erroneous measurement when the phase jump occurs.
  • erroneous measurement can be suppressed to about 0.01 Hz. That is, in the system frequency detector 10d, the erroneous measurement of the system frequency f when the phase jump occurs can be suppressed within the limit range of the saturation limiter 50.
  • FIG. 8 is a block diagram schematically showing the system frequency detector according to the fifth embodiment. As shown in FIG. 8, in the system frequency detector 10e, the saturation limiter 50 of the system frequency detector 10d is replaced with the slow rate limiter 60. The slow rate limiter 60 limits the change in the system frequency f at a rate of change lower than the rate of change of the rate limiter 46.
  • the switching circuit 52 selectively switches between a first state in which the rate limiter 46 is used and a second state in which the slow rate limiter 60 is used. Similar to the above embodiment, the switching circuit 52 selects the first state when the absolute value of the differential value of the voltage signal V d representing the active ingredient is less than a predetermined value, and the switching circuit 52 selects the first state of the voltage signal V d representing the active ingredient. The second state is selected when the absolute value of the differential value is equal to or greater than a predetermined value.
  • the input / output difference of the rate limiter 46 is calculated by proportional integration control as in the case where the saturation limiter 50 is provided. Compared with the configuration of the system frequency detector 10c that feeds back to, erroneous measurement when a phase jump occurs can be further suppressed.
  • FIG. 9 is a block diagram schematically showing the system frequency detector according to the sixth embodiment.
  • the saturation limiter 50 is provided in series with the rate limiter 46.
  • the switching element 51 connects only the rate limiter 46 in series to the arithmetic unit 45, and the rate limiter 46, the saturation limiter 50, and the arithmetic unit 45 in series. Selectively switch.
  • the switching element 51 connects only the rate limiter 46 in series to the arithmetic unit 45, the subtractor 47 is connected to the input side and the output side of the rate limiter 46. Therefore, in this state, the input / output difference of the rate limiter 46 is fed back to the calculation of the proportional integration control.
  • the subtractor 47 is connected to the input side and the output side of the series connection body of the rate limiter 46 and the saturation limiter 50. Be connected.
  • the switching circuit 52 selectively switches between a first state in which only the rate limiter 46 is used and a second state in which the rate limiter 46 and the saturation limiter 50 are connected in series.
  • the switching circuit 52 selectively switches between the first state and the second state by controlling the switching of the path by the switching element 51, for example.
  • switching between the first state and the second state is not limited to this.
  • the first state may be set by operating only the rate limiter 46
  • the second state may be set by operating only the rate limiter 46 and the saturation limiter 50.
  • the switching element 51 can be omitted.
  • the switching circuit 52 selects the first state when the absolute value of the differential value of the voltage signal V d representing the active ingredient is less than a predetermined value, and the switching circuit 52 selects the first state of the voltage signal V d representing the active ingredient.
  • the second state is selected when the absolute value of the differential value is equal to or greater than a predetermined value.
  • the frequency limited by the saturation limiter 50 is set lower than the frequency limited by the rate limiter 46. Therefore, in this state, the output of the saturation limiter 50 is substantially used for the calculation of the system frequency f, and the input / output difference of the saturation limiter 50 is fed back to the calculation of the proportional integration control. Therefore, even in the system frequency detector 10f in which the saturation limiter 50 is provided in series with the rate limiter 46, the same effect as that in the system frequency detector 10d in which the saturation limiter 50 is provided in parallel with the rate limiter 46 can be obtained. can.
  • the slow rate limiter 60 may be provided in series with the rate limiter 46. In this case, the same effect as that of the system frequency detector 10e can be obtained.
  • FIG. 10 is a block diagram schematically showing the system frequency detector according to the seventh embodiment. As shown in FIG. 10, in the system frequency detector 10g, the saturation limiter 50 of the system frequency detector 10d is replaced with the sample hold circuit 62.
  • the sample hold circuit 62 has a sample mode in which the output signal follows the input signal, and a hold mode in which the output signal is held so as to be substantially constant at a predetermined timing value.
  • the switching circuit 52 selectively switches between the first state in which the rate limiter 46 is used and the second state in which the sample hold circuit 62 is used.
  • the rate limiter 46 is used. One state is selected and the sample hold circuit 62 is operated in the sample mode.
  • the switching circuit 52 uses the sample hold circuit 62 when it is determined that the absolute value of the differential value of the voltage signal V d is equal to or greater than a predetermined value and a phase jump occurs in the power system. Two states are selected, and the sample hold circuit 62 is switched from the sample mode to the hold mode. As a result, the switching circuit 52 causes the sample hold circuit 62 to hold the signal (angular frequency ⁇ or system frequency f) immediately before the phase jump occurs in the power system.
  • the input / output difference of the rate limiter 46 is calculated by proportional integration control as in the case where the saturation limiter 50 is provided. Compared with the configuration of the system frequency detector 10c that feeds back to, erroneous measurement when a phase jump occurs can be further suppressed.
  • FIG. 11 is a block diagram schematically showing the system frequency detector according to the eighth embodiment.
  • the angular frequency calculation unit AFP of the frequency calculation unit 14a includes the rotation coordinate conversion unit 70, the integrator 71, the adders 72 and 73, and the calculation unit 74. , An integrator 75, an arithmetic unit 76, and a subtractor 77.
  • Two-phase voltage signals V ⁇ ′ and V ⁇ ′ are input to the rotating coordinate conversion unit 70, and the synchronous phase ⁇ PLL is input.
  • the rotational coordinate conversion unit 70 uses so-called dq conversion (park conversion) to synchronize the voltage signals V ⁇ ′ and V ⁇ ′ of the orthogonal biaxial coordinates with the synchronous phase ⁇ PLL, and the voltage signals v d of the coordinate system (dq coordinates). Rotate coordinate conversion to v q.
  • the integrator 71 serves to multiply the integral gain K I into a voltage signal v q, multiplied by integrating the result, for a voltage signal v q representing a three-phase AC power of the q-axis component of the electric power system to zero Calculate the command value ⁇ of the angular frequency.
  • the integrator 71 inputs the calculated command value ⁇ to the adder 72.
  • the command value ⁇ of the angular frequency calculated by the integrator 71 is input to the adder 72, and the nominal angular frequency ⁇ n of the power system is input.
  • the adder 72 calculates the angular frequency ⁇ of the power system by adding the command value ⁇ of the angular frequency and the nominal angular frequency ⁇ n of the power system.
  • the adder 72 inputs the calculated angular frequency ⁇ to the adder 73.
  • the arithmetic unit 74 multiplies the voltage signal v q by the proportional gain K P , and inputs the multiplication result to the adder 73.
  • the adder 73 corrects the angular frequency ⁇ by adding the angular frequency ⁇ calculated by the adder 72 and the multiplication result of the adder 74.
  • the integrator 75 integrates the corrected angular frequency ⁇ corrected by the adder 73 to obtain a synchronous phase ⁇ PLL synchronized with the voltage signals V ⁇ ′ and V ⁇ ′ after two-phase conversion from the angular frequency ⁇ . Calculate.
  • the integrator 75 inputs the calculated synchronous phase ⁇ PLL to the subtractor 77.
  • the arithmetic unit 76 calculates the correction value by multiplying the integration result of the integrator 71 by the constant K ⁇ .
  • the arithmetic unit 76 inputs the calculated correction value to the subtractor 77.
  • the subtractor 77 corrects the synchronous phase ⁇ PLL by subtracting the correction value from the synchronous phase ⁇ PLL .
  • the subtractor 77 inputs the corrected synchronous phase ⁇ PLL to the rotating coordinate conversion unit 70.
  • the rotating coordinate conversion unit 70 calculates the voltage signals v d and v q as described above based on the corrected synchronous phase ⁇ PLL.
  • the angular frequency calculation unit AFP of the frequency calculation unit 14a feeds back the detected synchronous phase ⁇ PLL to the rotation coordinate conversion unit 70, and outputs a voltage signal v q representing the q-axis component of the three-phase AC power of the power system.
  • the angular frequency arithmetic unit AFP of the frequency arithmetic unit 14a detects the synchronous phase ⁇ PLL synchronized with the two-phase voltage signals V ⁇ ′ and V ⁇ ′ after calculating the moving average based on the angular frequency ⁇ , and also By converting the two-phase voltage signals V ⁇ ′ and V ⁇ ′ after calculating the moving average into rotational coordinates, a voltage signal v q representing the q-axis component of the three-phase AC power of the power system is generated, and an invalid component is generated.
  • the angular frequency ⁇ is calculated so that the voltage signal v q representing the above is zero.
  • the configuration of the PLL of the angular frequency calculation unit AFP (frequency calculation unit 14a) in this example may be referred to as, for example, EPMAFPLL (Enhanced Pre-filtering Moving Average Filter PLL).
  • the frequency calculation unit 14a calculates the system frequency f of the power system from the calculated angular frequency ⁇ .
  • the frequency calculation unit 14a further includes a rate limiter 78 and a calculation unit 79.
  • the adder 73 inputs the calculated angular frequency ⁇ to the integrator 75, and inputs the angular frequency ⁇ to the rate limiter 78.
  • the rate limiter 78 limits the change of the angular frequency ⁇ equal to or higher than the predetermined rate of change.
  • the rate limiter 78 inputs an angular frequency ⁇ less than a predetermined rate of change or an angular frequency ⁇ after limiting to a predetermined rate of change to the arithmetic unit 79.
  • the arithmetic unit 79 calculates the system frequency f from the angular frequency ⁇ by multiplying the angular frequency ⁇ by 1 / 2 ⁇ .
  • the rate limiter 78 may be provided after the arithmetic unit 79 as described in the above embodiment.
  • the configuration of the frequency calculation unit may be the configuration of EPMAFPLL or the configuration of ⁇ EPMAFPLL.
  • the configuration of the frequency calculation unit is not limited to these.
  • the configuration of the frequency calculation unit is, for example, PMAFPLL (Pre-filtering Moving) in which the calculation unit 76 and the subtractor 77 are omitted from the configuration of the EPMAFPLL, and the synchronous phase ⁇ PLL calculated by the integrator 75 is directly fed back to the rotation coordinate conversion unit 70.
  • the configuration may be an Average Filter PLL).
  • configuration of the frequency calculation unit feeds back a correction value of the constant K phi computed by multiplying the integration result of the integrator 71 to the rotating coordinate converter 21 and inverse transform unit 24 of the rectangular coordinate signal generation section 12 EPMAFPLL Type2 It may be the configuration of.
  • the feedback control of Anti reset wind up may be added to the configuration of EPMAFPLL shown in FIG.
  • the input / output difference of the rate limiter 78 may be fed back to the calculation of the proportional integration control.
  • system frequency detectors that can be appropriately designed and implemented by those skilled in the art based on the system frequency detectors 10 and 10a to h described above as the embodiment of the present invention also include the gist of the present invention. As long as it does, it belongs to the scope of the present invention.

Landscapes

  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Inverter Devices (AREA)
  • Control Of Eletrric Generators (AREA)

Abstract

本発明の実施形態によれば、電力系統の三相交流電力の三相の電圧信号を直交する二相の電圧信号に変換し、二相の電圧信号を回転座標系の電圧信号に変換し、回転座標系の電圧信号の移動平均を演算し、移動平均を演算した後の回転座標系の電圧信号を逆変換することにより、三相の電圧信号から直交する二相の電圧信号を生成する直交座標信号生成部と、二相の電圧信号を基に電力系統の角周波数を演算する角周波数演算部と、角周波数から電力系統の系統周波数を演算する演算器と、を有する周波数演算部と、を備え、周波数演算部は、演算器と直列に設けられ、所定の変化率以上の系統周波数の変化を制限するレートリミッタをさらに有する系統周波数検出器が提供される。これにより、系統周波数の変化に対して高速に追従できるとともに、系統擾乱が発生した際にも系統周波数の誤検出を抑制できる系統周波数検出器が提供される。

Description

系統周波数検出器
　本発明の実施形態は、系統周波数検出器に関する。
　電力系統の系統周波数を検出する方式として、ゼロクロス点検出型周波数演算が知られている。ゼロクロス点検出型周波数演算は、系統周波数と同期した周期でしか測定データを取ることができず、かつ系統擾乱への耐性を獲得しようとすると、２００ｍｓｅｃ以上の比較的長い時定数のフィルタを設けることが通例であった。このため、例えば４０ｍｓｅｃ以下の遅れでの追従など、系統周波数の変化に対する迅速な出力追従が難しい。
　また、ＤＱ変換を使用したＰＬＬ（Phase Locked Loop）による周波数演算も知られている。こうしたＰＬＬによる周波数演算では、電力系統側にトラブルが無ければ良好な周波数検出器として用いることができ、ゼロクロス点検出型周波数演算よりも高速に系統周波数に追従することができる。しかしながら、系統電圧に位相跳躍が発生した時には、演算される周波数が一時的に大きく振動してしまうことがある。
　このため、系統周波数検出器においては、系統周波数の変化に対して高速に追従できるとともに、系統擾乱が発生した際にも系統周波数の誤検出を抑制できるようにすることが望まれる。
米国特許第８７０４５７１号明細書
　本発明の実施形態は、系統周波数の変化に対して高速に追従できるとともに、系統擾乱が発生した際にも系統周波数の誤検出を抑制できる系統周波数検出器を提供する。
　本発明の実施形態によれば、電力系統の三相交流電力の三相の電圧信号を直交する二相の電圧信号に変換し、前記二相の電圧信号を回転座標系の電圧信号に変換し、前記回転座標系の電圧信号の移動平均を演算し、前記移動平均を演算した後の前記回転座標系の電圧信号を逆変換することにより、前記三相の電圧信号から直交する二相の電圧信号を生成する直交座標信号生成部と、前記直交座標信号生成部によって生成された前記移動平均を演算した後の前記二相の電圧信号を基に、前記電力系統の角周波数を演算する角周波数演算部と、前記角周波数に１／２πを乗算することにより、前記角周波数から前記電力系統の系統周波数を演算する演算器と、を有する周波数演算部と、を備え、前記周波数演算部は、前記演算器と直列に設けられ、所定の変化率以上の前記系統周波数の変化を制限するレートリミッタをさらに有する系統周波数検出器が提供される。
　本発明の実施形態によれば、系統周波数の変化に対して高速に追従できるとともに、系統擾乱が発生した際にも系統周波数の誤検出を抑制できる系統周波数検出器が提供される。
第１の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 第１の実施形態に係る系統周波数検出器の変形例を模式的に表すブロック図である。 第２の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 第３の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 第４の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 切替回路を模式的に表すブロック図である。 図７（ａ）～図７（ｇ）は、系統周波数検出器の動作の一例を模式的に表すグラフである。 第５の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 第６の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 第７の実施形態に係る系統周波数検出器を模式的に表すブロック図である。 第８の実施形態に係る系統周波数検出器を模式的に表すブロック図である。
　以下に、各実施の形態について図面を参照しつつ説明する。　
　なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。　
　なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
　（第１の実施形態）　
　図１は、第１の実施形態に係る系統周波数検出器を模式的に表すブロック図である。　
　図１に表したように、系統周波数検出器１０は、直交座標信号生成部１２と、周波数演算部１４と、を備える。系統周波数検出器１０は、三相交流電力の電力系統の系統周波数を検出する。
　系統周波数検出器１０は、例えば、太陽光発電や風力発電などの分散型電源を電力系統と連系させる電力変換装置などに用いられる。但し、系統周波数検出器１０の用途は、これに限定されるものではない。系統周波数検出器１０は、三相交流電力の電力系統の系統周波数の検出を必要とする任意の機器に用いることができる。
　直交座標信号生成部１２は、電力系統の三相交流電力の三相の電圧信号Ｖａ、Ｖｂ、Ｖｃから直交する二相の電圧信号Ｖα´、Ｖβ´を生成する。三相の電圧信号Ｖａ、Ｖｂ、Ｖｃは、例えば、電圧検出器などによって検出され、直交座標信号生成部１２に入力される。三相の電圧信号Ｖａ、Ｖｂ、Ｖｃは、例えば、所定のサンプリング周期で入力される三相交流電圧の瞬時値である。
　直交座標信号生成部１２は、三相二相変換部２０と、回転座標変換部２１と、移動平均フィルタ２２、２３と、逆変換部２４と、を有する。
　三相二相変換部２０は、三相の電圧信号Ｖａ、Ｖｂ、Ｖｃをαβ変換（クラーク変換）により、α相とβ相の二相の電圧信号Ｖα、Ｖβに変換する。
　回転座標変換部２１には、二相の電圧信号Ｖα、Ｖβが入力されるとともに、電力系統の公称の角周波数ωｎを積分して得られる公称の位相θｎが入力される。回転座標変換部２１は、いわゆるｄｑ変換（パーク変換）により、直交二軸座標の電圧信号Ｖα、Ｖβを位相θｎに同期した座標系（ｄｑ座標）の電圧信号Ｖｄ、Ｖｑに回転座標変換する。電圧信号Ｖｄは、電力系統の三相交流電力（電圧信号Ｖａ、Ｖｂ、Ｖｃ）のｄ軸成分を表す電圧信号であり、電圧信号Ｖｑは、電力系統の三相交流電力（電圧信号Ｖａ、Ｖｂ、Ｖｃ）のｑ軸成分を表す電圧信号である。
　移動平均フィルタ２２は、電圧信号Ｖｄの移動平均を演算することにより、移動平均演算後の電圧信号Ｖｄ´を出力する。同様に、移動平均フィルタ２３は、電圧信号Ｖｑの移動平均を演算することにより、移動平均演算後の電圧信号Ｖｑ´を出力する。このように、移動平均フィルタ２２、２３は、電圧信号Ｖｄ、Ｖｑの移動平均を演算することにより、電圧信号Ｖｄ、Ｖｑの高周波成分を抑制する。移動平均フィルタ２２、２３は、例えば、電圧信号Ｖｄ、Ｖｑに含まれる高調波成分を抑制する。これにより、例えば、三相の電圧不平衡、高調波、及びノイズなどの電力系統側のトラブルが、系統周波数の検出に影響を与えてしまうことを抑制することができる。
　逆変換部２４は、回転座標系の電圧信号Ｖｄ´、Ｖｑ´を直交二軸座標系に逆変換することにより、電圧信号Ｖｄ´、Ｖｑ´から移動平均演算後の直交二軸座標の電圧信号Ｖα´、Ｖβ´に変換する。これにより、直交座標信号生成部１２は、三相の電圧信号Ｖａ、Ｖｂ、Ｖｃから直交する二相の電圧信号Ｖα´、Ｖβ´を生成する。
　周波数演算部１４は、直交座標信号生成部１２によって生成された二相の電圧信号Ｖα´、Ｖβ´を基に、電力系統の系統周波数ｆを演算する。周波数演算部１４は、ＰＬＬ（Phase-Locked-Loop）の演算を用いることにより、二相変換後の電圧信号Ｖα´、Ｖβ´に同期した同期位相θαβＰＬＬを検出するとともに、同期位相θαβＰＬＬの検出過程で得られる角周波数ωから電力系統の系統周波数ｆを演算する。
　周波数演算部１４は、角周波数演算部ＡＦＰを有する。角周波数演算部ＡＦＰは、例えば、演算器３０、３１、３２と、乗算器３３、３４と、減算器３５と、演算器３６、３７と、積分器３８と、加算器３９、４０と、積分器４１と、演算器４２と、減算器４３と、を有する。
　演算器３０は、二相の電圧信号Ｖα´、Ｖβ´からｃｏｓθｎとｓｉｎθｎとを演算する。演算器３０は、Ｖα´／√（Ｖα´２＋Ｖβ´２）の式により、ｃｏｓθｎを演算し、Ｖβ´／√（Ｖα´２＋Ｖβ´２）の式により、ｓｉｎθｎを演算する。演算器３０は、演算したｃｏｓθｎを乗算器３３に入力し、演算したｓｉｎθｎを乗算器３４に入力する。
　演算器３１は、検出された同期位相θαβＰＬＬを基に、ｓｉｎθαβＰＬＬを演算し、ｓｉｎθαβＰＬＬを乗算器３３に入力する。
　演算器３２は、検出された同期位相θαβＰＬＬを基に、ｃｏｓθαβＰＬＬを演算し、ｃｏｓθαβＰＬＬを乗算器３４に入力する。
　乗算器３３は、入力されたｃｏｓθｎとｓｉｎθαβＰＬＬとを乗算し、乗算結果を減算器３５に入力する。
　乗算器３４は、入力されたｓｉｎθｎとｃｏｓθαβＰＬＬとを乗算し、乗算結果を減算器３５に入力する。
　減算器３５は、ｓｉｎθｎとｃｏｓθαβＰＬＬ－ｃｏｓθｎとｓｉｎθαβＰＬＬを演算することにより、電力系統の位相θｎと同期位相θαβＰＬＬとの誤差位相Δθを演算する。周波数演算部１４は、　
　Δθ＝θｎ－θαβＰＬＬ≒ｓｉｎθｎとｃｏｓθαβＰＬＬ－ｃｏｓθｎとｓｉｎθαβＰＬＬ　
　として、誤差位相Δθを演算する。
　演算器３６は、誤差位相Δθに比例ゲインＫＰを乗算し、乗算結果を加算器３９に入力する。
　演算器３７は、誤差位相Δθに積分ゲインＫＩを乗算し、乗算結果を積分器３８に入力する。
　積分器３８は、誤差位相Δθと積分ゲインＫＩとの乗算結果を積分し、積分値を加算器３９に入力する。
　加算器３９は、演算器３６の乗算結果と積分器３８の積分値とを加算する。演算器３６、３７、積分器３８、及び加算器３９は、いわゆる比例積分制御により、誤差位相Δθをゼロにするための角周波数の指令値Δωを演算する。
　加算器４０には、加算器３９によって演算された角周波数の指令値Δωが入力されるとともに、電力系統の公称の角周波数ωｎが入力される。加算器４０は、角周波数の指令値Δωと電力系統の公称の角周波数ωｎとを加算することにより、電力系統の角周波数ωを演算する。このように、角周波数演算部ＡＦＰは、二相の電圧信号Ｖα´、Ｖβ´を基に、比例積分制御を行うことにより、角周波数ωを演算する。
　積分器４１は、加算器４０によって演算された角周波数ωを積分することにより、角周波数ωから同期位相θを演算する。積分器４１は、演算した同期位相θを減算器４３に入力する。
　演算器４２は、積分器３８の積分結果に定数Ｋφを乗算することにより、補正値を演算する。定数Ｋφは、Ｋφ＝（Ｔω－ＴＳＰ）／２によって求められる。ＴＳＰは、電圧信号Ｖａ、Ｖｂ、Ｖｃのサンプリング周期を表す。Ｔωは、移動平均フィルタ２２、２３の窓長を表す。Ｔωは、移動平均フィルタ２２、２３の平均数をＮとするとき、Ｎ・ＴＳＰで表される。演算器４２は、演算した補正値を減算器４３に入力する。
　減算器４３は、同期位相θから補正値を減算することにより、同期位相θを補正する。この補正により、減算器４３は、同期位相θαβＰＬＬを演算する。
　角周波数演算部ＡＦＰは、検出した同期位相θαβＰＬＬを演算器３１、３２にフィードバックすることにより、同期位相θαβＰＬＬを電力系統の位相θｎと同期させる。このように、角周波数演算部ＡＦＰは、角周波数ωを基に、移動平均を演算した後の二相の電圧信号Ｖα´、Ｖβ´に同期した同期位相θαβＰＬＬを検出するとともに、電力系統の公称の位相θｎと同期位相θαβＰＬＬとの誤差位相Δθを演算し、誤差位相Δθをゼロにするように角周波数ωを演算する。この例の角周波数演算部ＡＦＰ（周波数演算部１４）のＰＬＬの構成は、例えば、αβＥＰＭＡＦＰＬＬ（αβ Enhanced Pre-filtering Moving Average Filter PLL）と呼ばれる場合がある。
　周波数演算部１４は、演算器４５とレートリミッタ４６とをさらに有する。周波数演算部１４は、演算した角周波数ωから電力系統の系統周波数ｆを演算する。加算器４０は、演算した角周波数ωを積分器４１に入力するとともに、角周波数ωをレートリミッタ４６に入力する。
　レートリミッタ４６は、所定の変化率以上の角周波数ωの変化を制限する。レートリミッタ４６は、所定の変化率未満の角周波数ω、又は所定の変化率に制限した後の角周波数ωを演算器４５に入力する。
　演算器４５は、角周波数ωに１／２πを乗算することにより、角周波数ωから系統周波数ｆを演算する。レートリミッタ４６は、演算器４５と直列に設けられる。レートリミッタ４６は、所定の変化率以上の角周波数ωの変化を制限することにより、所定の変化率以上の系統周波数ｆの変化を制限する。レートリミッタ４６は、例えば、２５Ｈｚ／ｓｅｃ以上の系統周波数ｆの変化を抑制する。レートリミッタ４６は、系統周波数ｆの急激な変動を抑制する。
　このように、周波数演算部１４は、二相の電圧信号Ｖα´、Ｖβ´から電力系統の系統周波数ｆを演算する。系統周波数検出器１０は、三相の電圧信号Ｖａ、Ｖｂ、Ｖｃから電力系統の系統周波数ｆを検出する。
　以上、説明したように、本実施形態に係る系統周波数検出器１０は、所定の変化率以上の系統周波数ｆの変化を制限するレートリミッタ４６を備える。これにより、電力系統に位相跳躍などが発生した場合にも、系統周波数ｆの急激な変動を抑制し、系統周波数ｆの演算の誤差を小さくすることができる。また、系統周波数ｆの演算は、オープンループのため、系統周波数ｆを演算する部分にレートリミッタ４６を設けたとしても、ＰＬＬによる系統電圧位相追従の速度に影響を与えることを抑制することができる。従って、系統周波数ｆの変化に対して高速に追従できるとともに、系統擾乱が発生した際にも系統周波数ｆの誤検出を抑制できる系統周波数検出器１０を提供することができる。
　図２は、第１の実施形態に係る系統周波数検出器の変形例を模式的に表すブロック図である。　
　なお、上記実施形態と機能・構成上実質的に同じものについては、同符号を付し、詳細な説明を省略する。　
　図２に表したように、系統周波数検出器１０ａでは、レートリミッタ４６が、１／２πを乗算する演算器４５の後に設けられている。このように、レートリミッタ４６は、角周波数ωから変換された後の系統周波数ｆの所定の変化率以上の変化を直接的に制限してもよい。
　このように、レートリミッタ４６は、演算器４５の前に設けてもよいし、演算器４５の後に設けてもよい。レートリミッタ４６は、所定の変化率以上の角周波数ωの変化を制限することによって所定の変化率以上の系統周波数ｆの変化を制限してもよいし、所定の変化率以上の系統周波数ｆの変化を直接的に制限してもよい。レートリミッタ４６の構成は、演算器４５と直列に設けられ、所定の変化率以上の系統周波数ｆの変化を制限可能な任意の構成でよい。
　（第２の実施形態）　
　図３は、第２の実施形態に係る系統周波数検出器を模式的に表すブロック図である。　
　図３に表したように、系統周波数検出器１０ｂでは、周波数演算部１４が、ローパスフィルタ４４をさらに有する。ローパスフィルタ４４は、演算器４５と直列に設けられる。ローパスフィルタ４４は、例えば、演算器４５とレートリミッタ４６との間に設けられる。
　ローパスフィルタ４４は、角周波数ωの高周波成分を抑制する。ローパスフィルタ４４は、角周波数ωの所定の周波数よりも高い周波数の成分を減衰させる。換言すれば、ローパスフィルタ４４は、角周波数ωの急激な変動を抑制する。ローパスフィルタ４４は、例えば、移動平均フィルタを用いてもよい。ローパスフィルタ４４は、高周波成分を抑制した後の角周波数ωを演算器４５に入力する。
　ローパスフィルタ４４は、演算器４５と直列に設けられる。ローパスフィルタ４４は、角周波数ωの高周波成分を抑制することにより、系統周波数ｆの高周波成分を抑制する。ローパスフィルタ４４は、系統周波数ｆの急激な変動を抑制する。
　このように、ローパスフィルタ４４を設けることにより、電力系統に位相跳躍などが発生した場合にも、系統周波数ｆの急激な変動を抑制し、系統周波数ｆの演算の誤差をより小さくすることができる。
　なお、ローパスフィルタ４４は、演算器４５とレートリミッタ４６との間に限ることなく、レートリミッタ４６の前に設けてもよいし、演算器４５の後に設けてもよい。ローパスフィルタ４４の構成は、演算器４５と直列に設けられ、系統周波数ｆの高周波成分を抑制可能な任意の構成でよい。
　（第３の実施形態）　
　図４は、第３の実施形態に係る系統周波数検出器を模式的に表すブロック図である。　
　図４に表したように、系統周波数検出器１０ｃでは、周波数演算部１４が、減算器４７、４８をさらに有する。減算器４７は、レートリミッタ４６の入力側及び出力側と接続されている。減算器４７は、レートリミッタ４６の入力値からレートリミッタ４６の出力値を減算する。すなわち、減算器４７は、レートリミッタ４６の入力値と出力値との差分を演算する。角周波数ωの演算値が急に大きくなり、レートリミッタ４６によって角周波数ωが制限され、レートリミッタ４６の出力値がレートリミッタ４６の入力値よりも小さくなると、その差分が減算器４７によって演算される。減算器４７は、差分の演算結果を減算器４８に入力する。
　減算器４８は、角周波数演算部ＡＦＰの演算器３７と積分器３８との間に設けられる。減算器４８は、誤差位相Δθに積分ゲインＫＩを乗算した演算器３７の乗算結果から減算器４７の差分の演算結果を減算する。すなわち、減算器４８は、レートリミッタ４６が角周波数ωを制限した際に、レートリミッタ４６によって制限された分を比例積分制御の積分動作の演算から減算する。
　このように、系統周波数検出器１０ｃの周波数演算部１４は、減算器４７、４８を設け、レートリミッタ４６の入出力差を角周波数演算部ＡＦＰの比例積分制御の演算にフィードバックする。これにより、電力系統に位相跳躍などが発生した場合にも、系統周波数ｆの急激な変動をより確実に抑制し、系統周波数ｆの演算の誤差をより小さくすることができる。こうしたフィードバックの制御は、例えば、Anti reset wind upと呼ばれる場合がある。
　（第４の実施形態）　
　図５は、第４の実施形態に係る系統周波数検出器を模式的に表すブロック図である。　
　図５に表したように、系統周波数検出器１０ｄでは、周波数演算部１４が、飽和リミッタ５０と、スイッチング素子５１と、切替回路５２と、をさらに有する。
　飽和リミッタ５０は、レートリミッタ４６と並列的に設けられる。この例では、レートリミッタ４６が、加算器４０とローパスフィルタ４４との間に設けられ、飽和リミッタ５０もレートリミッタ４６と同様に加算器４０とローパスフィルタ４４との間に設けられる。例えば、レートリミッタ４６が、ローパスフィルタ４４と演算器４５との間に設けられる場合には、飽和リミッタ５０も同様にローパスフィルタ４４と演算器４５との間に設ければよい。
　スイッチング素子５１は、レートリミッタ４６と演算器４５（ローパスフィルタ４４）との間、及び飽和リミッタ５０と演算器４５（ローパスフィルタ４４）との間に設けられる。スイッチング素子５１は、レートリミッタ４６を演算器４５に直列に接続する状態と、飽和リミッタ５０を演算器４５に直列に接続する状態と、を選択的に切り替える。
　スイッチング素子５１がレートリミッタ４６を演算器４５に直列に接続した状態では、減算器４７が、レートリミッタ４６の入力側及び出力側と接続される。従って、この状態では、レートリミッタ４６の入出力差が、比例積分制御の演算にフィードバックされる。
　一方、スイッチング素子５１が飽和リミッタ５０を演算器４５に直列に接続した状態では、減算器４７が、飽和リミッタ５０の入力側及び出力側と接続される。従って、この状態では、飽和リミッタ５０の入出力差が、比例積分制御の演算にフィードバックされる。
　飽和リミッタ５０は、公称の角周波数ωｎに対する所定値以上の角周波数ωの変化を制限することにより、公称の系統周波数ｆｎに対する所定値以上の系統周波数ｆの変化を制限する。所定値（所定の絶対値）は、例えば、０．５Ｈｚである。例えば、公称の系統周波数ｆｎが５０Ｈｚである場合、飽和リミッタ５０は、５０Ｈｚ±０．５Ｈｚの範囲内に系統周波数ｆの変化を制限する。
　前述のように、レートリミッタ４６は、例えば、２５Ｈｚ／ｓｅｃ以上の系統周波数ｆの変化を抑制する。このように、飽和リミッタ５０が制限する系統周波数ｆの変化の所定値（例えば、０．５Ｈｚ）は、例えば、レートリミッタ４６の単位時間（１秒）当たりの変化率の周波数（例えば、２５Ｈｚ）よりも小さい。
　切替回路５２は、レートリミッタ４６を用いる第１状態と、飽和リミッタ５０を用いる第２状態と、を選択的に切り替える。切替回路５２は、例えば、スイッチング素子５１による経路の切り替えを制御することにより、第１状態と第２状態とを選択的に切り替える。
　但し、第１状態と第２状態との切り替えは、これに限定されるものではない。例えば、レートリミッタ４６と飽和リミッタ５０とに選択的に電力を供給し、レートリミッタ４６と飽和リミッタ５０とを選択的に動作させることによって第１状態と第２状態とを切り替えてもよいし、レートリミッタ４６と飽和リミッタ５０とに選択的に制御信号を送信し、レートリミッタ４６と飽和リミッタ５０とを選択的に動作させることによって第１状態と第２状態とを切り替えてもよい。これらの場合、スイッチング素子５１は、省略可能である。スイッチング素子５１は、必要に応じて設ければよい。
　図６は、切替回路を模式的に表すブロック図である。　
　図６に表したように、切替回路５２は、微分回路５３と、絶対値演算回路５４と、判定回路５５と、を有する。切替回路５２には、回転座標変換部２１によって演算された電圧信号Ｖｄが入力される。
　微分回路５３は、電圧信号Ｖｄの微分値を演算する。換言すれば、微分回路５３は、電圧信号Ｖｄの傾きを演算する。絶対値演算回路５４は、微分回路５３によって演算された電圧信号Ｖｄの微分値の絶対値を演算する。
　判定回路５５は、電圧信号Ｖｄの微分値の絶対値が所定値以上か否かを判定する。電力系統に位相跳躍が発生すると、電力系統の三相交流電力のｄ軸成分を表す電圧信号Ｖｄは、急激に変化する（図７（ｄ）参照）。このため、電圧信号Ｖｄの微分値の絶対値が所定値以上になった場合には、電力系統に位相跳躍が発生したと考えることができる。
　判定回路５５は、スイッチング素子５１の経路の切り替えを行う。判定回路５５は、電圧信号Ｖｄの微分値の絶対値が所定値未満である場合には、スイッチング素子５１をレートリミッタ４６の出力をローパスフィルタ４４に接続した状態とする。すなわち、判定回路５５は、電力系統に位相跳躍が発生していないと判断した場合には、レートリミッタ４６を用いる第１状態を選択する。
　一方、判定回路５５は、電圧信号Ｖｄの微分値の絶対値が所定値以上である場合には、スイッチング素子５１を飽和リミッタ５０の出力をローパスフィルタ４４に接続した状態とする。すなわち、判定回路５５は、電力系統に位相跳躍が発生していると判断した場合には、飽和リミッタ５０を用いる第２状態を選択する。
　このように、切替回路５２は、有効成分を表す電圧信号Ｖｄの微分値の絶対値が所定値未満である場合に第１状態を選択し、有効成分を表す電圧信号Ｖｄの微分値の絶対値が所定値以上である場合に第２状態を選択する。
　判定回路５５は、第１状態から第２状態に切り替えた場合、例えば、第１状態から第２状態への切り替えのタイミングから所定時間経過した後に、第２状態から第１状態に戻す。判定回路５５は、例えば、第１状態から第２状態に切り替えた後、電圧信号Ｖｄの微分値の絶対値が所定値未満に戻ったことに応答して第２状態から第１状態に戻してもよい。
　図７（ａ）～図７（ｇ）は、系統周波数検出器の動作の一例を模式的に表すグラフである。　
　図７（ａ）～図７（ｇ）の横軸は、時間である。　
　図７（ａ）の縦軸は、三相の電圧信号Ｖａの一例である。　
　図７（ｂ）の縦軸は、三相の電圧信号Ｖｂの一例である。　
　図７（ｃ）の縦軸は、三相の電圧信号Ｖｃの一例である。　
　図７（ｄ）の縦軸は、回転座標系の電圧信号Ｖｄの一例である。　
　図７（ｅ）の縦軸は、加算器４０によって演算された角周波数ωからローパスフィルタ４４などを通すことなく、そのまま演算器４５で演算した参考の系統周波数ｆの一例である。　
　図７（ｆ）の縦軸は、系統周波数検出器１０ｃの構成によって演算した系統周波数ｆの一例である。　
　図７（ｇ）の縦軸は、系統周波数検出器１０ｄの構成によって演算した系統周波数ｆの一例である。
　図７（ａ）～図７（ｇ）では、時刻Ｔ１において約３０度の位相跳躍が発生した場合の一例を表している。また、図７（ａ）～図７（ｇ）では、電力系統の実際の系統周波数を５０Ｈｚに設定している。
　図７（ｄ）に表したように、位相跳躍が発生すると、電力系統の三相交流電力のｄ軸成分を表す電圧信号Ｖｄは、急激に変化する。
　図７（ｅ）に表したように、ローパスフィルタ４４などを用いることなく系統周波数ｆを演算した場合には、位相跳躍の発生時に５Ｈｚ程度の誤計測が発生している。
　これに対して、図７（ｆ）に表したように、レートリミッタ４６の入出力差を比例積分制御の演算にフィードバックする系統周波数検出器１０ｃでは、位相跳躍が発生した時の誤計測を１Ｈｚ程度に抑えることができている。
　そして、位相跳躍の発生を検出した時にレートリミッタ４６から飽和リミッタ５０に切り替える系統周波数検出器１０ｄでは、位相跳躍が発生した時の誤計測をさらに抑えることができている。系統周波数検出器１０ｄでは、誤計測を０．０１Ｈｚ程度に抑えることができている。すなわち、系統周波数検出器１０ｄでは、位相跳躍が発生した時の系統周波数ｆの誤計測を飽和リミッタ５０の制限の幅に抑えることができる。
　これにより、系統周波数検出器１０ｄでは、電力系統に位相跳躍などが発生した場合にも、系統周波数ｆの急激な変動をより確実に抑制し、系統周波数ｆの演算の誤差をより小さくすることができる。
　（第５の実施形態）　
　図８は、第５の実施形態に係る系統周波数検出器を模式的に表すブロック図である。　
　図８に表したように、系統周波数検出器１０ｅでは、系統周波数検出器１０ｄの飽和リミッタ５０が、スローレートリミッタ６０に置き換えられている。スローレートリミッタ６０は、レートリミッタ４６の変化率よりも低い変化率で、系統周波数ｆの変化を制限する。
　この例において、切替回路５２は、レートリミッタ４６を用いる第１状態と、スローレートリミッタ６０を用いる第２状態と、を選択的に切り替える。切替回路５２は、上記実施形態と同様に、有効成分を表す電圧信号Ｖｄの微分値の絶対値が所定値未満である場合に第１状態を選択し、有効成分を表す電圧信号Ｖｄの微分値の絶対値が所定値以上である場合に第２状態を選択する。
　このように、位相跳躍の発生を検出した時にレートリミッタ４６からスローレートリミッタ６０に切り替える場合にも、飽和リミッタ５０を設けた場合と同様に、レートリミッタ４６の入出力差を比例積分制御の演算にフィードバックする系統周波数検出器１０ｃの構成と比べて、位相跳躍が発生した時の誤計測をさらに抑えることができる。
　（第６の実施形態）　
　図９は、第６の実施形態に係る系統周波数検出器を模式的に表すブロック図である。　
　図９に表したように、系統周波数検出器１０ｆでは、飽和リミッタ５０が、レートリミッタ４６と直列的に設けられる。また、系統周波数検出器１０ｆでは、スイッチング素子５１が、レートリミッタ４６のみを演算器４５に直列に接続する状態と、レートリミッタ４６と飽和リミッタ５０と演算器４５とを直列に接続する状態と、を選択的に切り替える。
　スイッチング素子５１がレートリミッタ４６のみを演算器４５に直列に接続した状態では、減算器４７が、レートリミッタ４６の入力側及び出力側と接続される。従って、この状態では、レートリミッタ４６の入出力差が、比例積分制御の演算にフィードバックされる。
　一方、スイッチング素子５１がレートリミッタ４６と飽和リミッタ５０と演算器４５とを直列に接続した状態では、減算器４７が、レートリミッタ４６と飽和リミッタ５０との直列接続体の入力側及び出力側と接続される。
　切替回路５２は、レートリミッタ４６のみを用いる第１状態と、レートリミッタ４６と飽和リミッタ５０との直列接続体を用いる第２状態と、を選択的に切り替える。切替回路５２は、例えば、スイッチング素子５１による経路の切り替えを制御することにより、第１状態と第２状態とを選択的に切り替える。
　但し、第１状態と第２状態との切り替えは、これに限定されるものではない。例えば、レートリミッタ４６のみを動作させることによって第１状態とし、レートリミッタ４６と飽和リミッタ５０とを動作させることによって第２状態としてもよい。この場合、スイッチング素子５１は、省略可能である。
　切替回路５２は、上記実施形態と同様に、有効成分を表す電圧信号Ｖｄの微分値の絶対値が所定値未満である場合に第１状態を選択し、有効成分を表す電圧信号Ｖｄの微分値の絶対値が所定値以上である場合に第２状態を選択する。
　飽和リミッタ５０が制限する周波数は、レートリミッタ４６が制限する周波数よりも低く設定される。従って、この状態では、実質的に、飽和リミッタ５０の出力が系統周波数ｆの演算に用いられるとともに、飽和リミッタ５０の入出力差が、比例積分制御の演算にフィードバックされる。このため、飽和リミッタ５０をレートリミッタ４６と直列的に設けた系統周波数検出器１０ｆにおいても、飽和リミッタ５０をレートリミッタ４６と並列的に設けた系統周波数検出器１０ｄと同様の効果を得ることができる。
　なお、飽和リミッタ５０に代えて、スローレートリミッタ６０をレートリミッタ４６と直列的に設けてもよい。この場合には、系統周波数検出器１０ｅと同様の効果を得ることができる。
　（第７の実施形態）　
　図１０は、第７の実施形態に係る系統周波数検出器を模式的に表すブロック図である。
　図１０に表したように、系統周波数検出器１０ｇでは、系統周波数検出器１０ｄの飽和リミッタ５０が、サンプルホールド回路６２に置き換えられている。
　サンプルホールド回路６２は、出力信号を入力信号に追従させるサンプルモードと、出力信号を所定のタイミングの値で実質的に一定となるようにホールドするホールドモードと、を有する。
　切替回路５２は、レートリミッタ４６を用いる第１状態と、サンプルホールド回路６２を用いる第２状態と、を選択的に切り替える。
　切替回路５２（判定回路５５）は、電圧信号Ｖｄの微分値の絶対値が所定値未満であり、電力系統に位相跳躍が発生していないと判断した場合には、レートリミッタ４６を用いる第１状態を選択するとともに、サンプルホールド回路６２をサンプルモードで動作させる。
　切替回路５２（判定回路５５）は、電圧信号Ｖｄの微分値の絶対値が所定値以上であり、電力系統に位相跳躍が発生していると判断した場合に、サンプルホールド回路６２を用いる第２状態を選択するとともに、サンプルホールド回路６２をサンプルモードからホールドモードに切り替える。これにより、切替回路５２は、電力系統に位相跳躍が発生する直前の信号（角周波数ω又は系統周波数ｆ）をサンプルホールド回路６２に保持させる。
　このように、位相跳躍の発生を検出した時にレートリミッタ４６からサンプルホールド回路６２に切り替える場合にも、飽和リミッタ５０を設けた場合と同様に、レートリミッタ４６の入出力差を比例積分制御の演算にフィードバックする系統周波数検出器１０ｃの構成と比べて、位相跳躍が発生した時の誤計測をさらに抑えることができる。
　上記のように、電力系統に位相跳躍が発生する直前の信号をサンプルホールド回路６２に保持させることにより、位相跳躍の発生にともなう系統周波数ｆの誤計測をより確実に抑制することができる。
　（第８の実施形態）　
　図１１は、第８の実施形態に係る系統周波数検出器を模式的に表すブロック図である。
　図１１に表したように、系統周波数検出器１０ｈでは、周波数演算部１４ａの角周波数演算部ＡＦＰが、回転座標変換部７０と、積分器７１と、加算器７２、７３と、演算器７４と、積分器７５と、演算器７６と、減算器７７と、を有する。
　回転座標変換部７０には、二相の電圧信号Ｖα´、Ｖβ´が入力されるとともに、同期位相θＰＬＬが入力される。回転座標変換部７０は、いわゆるｄｑ変換（パーク変換）により、直交二軸座標の電圧信号Ｖα´、Ｖβ´を同期位相θＰＬＬに同期した座標系（ｄｑ座標）の電圧信号ｖｄ、ｖｑに回転座標変換する。
　積分器７１は、電圧信号ｖｑに積分ゲインＫＩを乗算するとともに、乗算結果を積分することにより、電力系統の三相交流電力のｑ軸成分を表す電圧信号ｖｑをゼロにするための角周波数の指令値Δωを演算する。積分器７１は、演算した指令値Δωを加算器７２に入力する。
　加算器７２には、積分器７１によって演算された角周波数の指令値Δωが入力されるとともに、電力系統の公称の角周波数ωｎが入力される。加算器７２は、角周波数の指令値Δωと電力系統の公称の角周波数ωｎとを加算することにより、電力系統の角周波数ωを演算する。加算器７２は、演算した角周波数ωを加算器７３に入力する。
　演算器７４は、電圧信号ｖｑに比例ゲインＫＰを乗算し、乗算結果を加算器７３に入力する。
　加算器７３は、加算器７２で演算された角周波数ωと演算器７４の乗算結果とを加算することにより、角周波数ωを補正する。
　積分器７５は、加算器７３によって補正された補正後の角周波数ωを積分することにより、角周波数ωから二相変換後の電圧信号Ｖα´、Ｖβ´に同期した同期位相θＰＬＬを演算する。積分器７５は、演算した同期位相θＰＬＬを減算器７７に入力する。
　演算器７６は、積分器７１の積分結果に定数Ｋφを乗算することにより、補正値を演算する。演算器７６は、演算した補正値を減算器７７に入力する。
　減算器７７は、同期位相θＰＬＬから補正値を減算することにより、同期位相θＰＬＬを補正する。減算器７７は、補正後の同期位相θＰＬＬを回転座標変換部７０に入力する。回転座標変換部７０は、この補正後の同期位相θＰＬＬを基に、前述のように電圧信号ｖｄ、ｖｑを演算する。
　このように、周波数演算部１４ａの角周波数演算部ＡＦＰは、検出した同期位相θＰＬＬを回転座標変換部７０にフィードバックし、電力系統の三相交流電力のｑ軸成分を表す電圧信号ｖｑをゼロにするように同期位相θＰＬＬを検出することにより、同期位相θＰＬＬを電力系統の位相θｎと同期させる。周波数演算部１４ａの角周波数演算部ＡＦＰは、角周波数ωを基に、移動平均を演算した後の二相の電圧信号Ｖα´、Ｖβ´に同期した同期位相θＰＬＬを検出するとともに、移動平均を演算した後の二相の電圧信号Ｖα´、Ｖβ´を回転座標変換することにより、電力系統の三相交流電力のｑ軸成分を表す電圧信号ｖｑを生成し、無効成分を表す電圧信号ｖｑをゼロにするように角周波数ωを演算する。この例の角周波数演算部ＡＦＰ（周波数演算部１４ａ）のＰＬＬの構成は、例えば、ＥＰＭＡＦＰＬＬ（Enhanced Pre-filtering Moving Average Filter PLL）と呼ばれる場合がある。
　また、周波数演算部１４ａは、演算した角周波数ωから電力系統の系統周波数ｆを演算する。周波数演算部１４ａは、レートリミッタ７８と、演算器７９と、をさらに有する。加算器７３は、演算した角周波数ωを積分器７５に入力するとともに、角周波数ωをレートリミッタ７８に入力する。
　レートリミッタ７８は、所定の変化率以上の角周波数ωの変化を制限する。レートリミッタ７８は、所定の変化率未満の角周波数ω、又は所定の変化率に制限した後の角周波数ωを演算器７９に入力する。演算器７９は、角周波数ωに１／２πを乗算することにより、角周波数ωから系統周波数ｆを演算する。レートリミッタ７８は、上記の実施形態で説明したように、演算器７９の後に設けてもよい。
　このように、周波数演算部の構成は、ＥＰＭＡＦＰＬＬの構成でもよいし、αβＥＰＭＡＦＰＬＬの構成でもよい。但し、周波数演算部の構成は、これらに限定されるものではない。周波数演算部の構成は、例えば、ＥＰＭＡＦＰＬＬの構成から演算器７６及び減算器７７を省略し、積分器７５で演算した同期位相θＰＬＬを回転座標変換部７０にそのままフィードバックするＰＭＡＦＰＬＬ（Pre-filtering Moving Average Filter PLL）の構成でもよい。あるいは、周波数演算部の構成は、積分器７１の積分結果に定数Ｋφを乗算して演算した補正値を直交座標信号生成部１２の回転座標変換部２１及び逆変換部２４にフィードバックするＥＰＭＡＦＰＬＬ Ｔｙｐｅ２の構成などでもよい。
　また、図１１に表したＥＰＭＡＦＰＬＬの構成にAnti reset wind upのフィードバックの制御を加えてもよい。この場合には、例えば、積分器７１を図４などに表した例と同様に、積分ゲインＫＩを電圧信号ｖｑに乗算する演算器と、乗算結果を積分する積分器と、に分けるとともに、この演算器と積分器との間に減算器を設けることにより、レートリミッタ７８の入出力差を比例積分制御の演算にフィードバックすればよい。
　以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明の実施形態は、これらの具体例に限定されるものではない。例えば、系統周波数検出器１０、１０ａ～ｈに含まれる各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
　また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
　その他、本発明の実施の形態として上述した系統周波数検出器１０、１０ａ～ｈを基にして、当業者が適宜設計変更して実施し得る全ての系統周波数検出器も、本発明の要旨を包含する限り、本発明の範囲に属する。
　その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
　本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに請求の範囲に記載された発明とその均等の範囲に含まれる。

Claims (9)

  1. 　電力系統の三相交流電力の三相の電圧信号を直交する二相の電圧信号に変換し、前記二相の電圧信号を回転座標系の電圧信号に変換し、前記回転座標系の電圧信号の移動平均を演算し、前記移動平均を演算した後の前記回転座標系の電圧信号を逆変換することにより、前記三相の電圧信号から直交する二相の電圧信号を生成する直交座標信号生成部と、
    　前記直交座標信号生成部によって生成された前記移動平均を演算した後の前記二相の電圧信号を基に、前記電力系統の角周波数を演算する角周波数演算部と、前記角周波数に１／２πを乗算することにより、前記角周波数から前記電力系統の系統周波数を演算する演算器と、を有する周波数演算部と、
    　を備え、
    　前記周波数演算部は、前記演算器と直列に設けられ、所定の変化率以上の前記系統周波数の変化を制限するレートリミッタをさらに有する系統周波数検出器。
  2. 　前記角周波数演算部は、前記二相の電圧信号を基に、比例積分制御を行うことにより、前記角周波数を演算し、
    　前記周波数演算部は、前記レートリミッタの入出力差を前記角周波数演算部の前記比例積分制御の演算にフィードバックする請求項１記載の系統周波数検出器。
  3. 　前記周波数演算部は、
    　　前記レートリミッタと並列的に設けられ、公称の系統周波数に対する所定値以上の前記系統周波数の変化を制限する飽和リミッタと、
    　　前記レートリミッタを用いる第１状態と、前記飽和リミッタを用いる第２状態と、を選択的に切り替える切替回路と、
    　をさらに有し、
    　前記直交座標信号生成部は、前記二相の電圧信号を回転座標系の電圧信号に変換することにより、前記電力系統の三相交流電力の有効成分を表す電圧信号を生成し、
    　前記切替回路は、前記有効成分を表す電圧信号の微分値の絶対値が所定値未満である場合に前記第１状態を選択し、前記有効成分を表す電圧信号の微分値の絶対値が前記所定値以上である場合に前記第２状態を選択する請求項２記載の系統周波数検出器。
  4. 　前記周波数演算部は、
    　　前記レートリミッタと並列的に設けられ、前記レートリミッタの変化率よりも低い変化率で前記系統周波数の変化を制限するスローレートリミッタと、
    　　前記レートリミッタを用いる第１状態と、前記スローレートリミッタを用いる第２状態と、を選択的に切り替える切替回路と、
    　をさらに有し、
    　前記直交座標信号生成部は、前記二相の電圧信号を回転座標系の電圧信号に変換することにより、前記電力系統の三相交流電力の有効成分を表す電圧信号を生成し、
    　前記切替回路は、前記有効成分を表す電圧信号の微分値の絶対値が所定値未満である場合に前記第１状態を選択し、前記有効成分を表す電圧信号の微分値の絶対値が前記所定値以上である場合に前記第２状態を選択する請求項２記載の系統周波数検出器。
  5. 　前記周波数演算部は、
    　　前記レートリミッタと直列的に設けられ、公称の系統周波数に対する所定値以上の前記系統周波数の変化を制限する飽和リミッタと、
    　　前記レートリミッタのみを用いる第１状態と、前記レートリミッタと前記飽和リミッタとの直列接続体を用いる第２状態と、を選択的に切り替える切替回路と、
    　をさらに有し、
    　前記直交座標信号生成部は、前記二相の電圧信号を回転座標系の電圧信号に変換することにより、前記電力系統の三相交流電力の有効成分を表す電圧信号を生成し、
    　前記切替回路は、前記有効成分を表す電圧信号の微分値の絶対値が所定値未満である場合に前記第１状態を選択し、前記有効成分を表す電圧信号の微分値の絶対値が前記所定値以上である場合に前記第２状態を選択する請求項２記載の系統周波数検出器。
  6. 　前記周波数演算部は、
    　　前記レートリミッタと並列的に設けられ、出力信号を入力信号に追従させるサンプルモードと、前記出力信号を所定のタイミングの値で実質的に一定となるようにホールドするホールドモードと、を有するサンプルホールド回路と、
    　　前記レートリミッタを用いる第１状態と、前記サンプルホールド回路を用いる第２状態と、を選択的に切り替える切替回路と、
    　をさらに有し、
    　前記直交座標信号生成部は、前記二相の電圧信号を回転座標系の電圧信号に変換することにより、前記電力系統の三相交流電力の有効成分を表す電圧信号を生成し、
    　前記切替回路は、前記有効成分を表す電圧信号の微分値の絶対値が所定値未満である場合に前記第１状態を選択するとともに、前記サンプルホールド回路を前記サンプルモードで動作させ、前記有効成分を表す電圧信号の微分値の絶対値が前記所定値以上である場合に前記第２状態を選択するとともに、前記サンプルホールド回路を前記サンプルモードから前記ホールドモードに切り替える請求項２記載の系統周波数検出器。
  7. 　前記周波数演算部は、前記演算器と直列に設けられ、前記系統周波数の高周波成分を抑制するローパスフィルタをさらに有する請求項１記載の系統周波数検出器。
  8. 　前記角周波数演算部は、前記角周波数を基に、前記移動平均を演算した後の前記二相の電圧信号に同期した同期位相を検出するとともに、前記電力系統の公称の位相と前記同期位相との誤差位相を演算し、前記誤差位相をゼロにするように前記角周波数を演算する請求項１記載の系統周波数検出器。
  9. 　前記角周波数演算部は、前記角周波数を基に、前記移動平均を演算した後の前記二相の電圧信号に同期した同期位相を検出するとともに、前記移動平均を演算した後の前記二相の電圧信号を回転座標変換することにより、前記電力系統の三相交流電力の無効成分を表す電圧信号を生成し、前記無効成分を表す電圧信号をゼロにするように前記角周波数を演算する請求項１記載の系統周波数検出器。
PCT/JP2020/003524 2020-01-30 2020-01-30 系統周波数検出器 WO2021152789A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2020528978A JP6909549B1 (ja) 2020-01-30 2020-01-30 系統周波数検出器
EP20816873.2A EP4099025A4 (en) 2020-01-30 2020-01-30 SYSTEM FREQUENCY DETECTOR
US16/973,437 US11933825B2 (en) 2020-01-30 2020-01-30 System frequency detector
PCT/JP2020/003524 WO2021152789A1 (ja) 2020-01-30 2020-01-30 系統周波数検出器

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2020/003524 WO2021152789A1 (ja) 2020-01-30 2020-01-30 系統周波数検出器

Publications (1)

Publication Number Publication Date
WO2021152789A1 true WO2021152789A1 (ja) 2021-08-05

Family

ID=76967291

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/003524 WO2021152789A1 (ja) 2020-01-30 2020-01-30 系統周波数検出器

Country Status (4)

Country Link
US (1) US11933825B2 (ja)
EP (1) EP4099025A4 (ja)
JP (1) JP6909549B1 (ja)
WO (1) WO2021152789A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114675078B (zh) * 2022-03-17 2023-08-11 苏州大学 基于连续多采样的三相交流电网频率估计方法及系统

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011024386A (ja) * 2009-07-17 2011-02-03 Kyushu Electric Power Co Inc 電力安定化装置、その制御装置
JP2012163543A (ja) * 2010-09-30 2012-08-30 Daihen Corp 周波数検出装置
US8704571B2 (en) 2011-11-14 2014-04-22 Rockwell Automation Technologies, Inc. Phase-locked-loop with quadrature tracking filter for synchronizing an electric grid
WO2018124221A1 (ja) * 2016-12-28 2018-07-05 川崎重工業株式会社 複合発電システム
JP2018148673A (ja) * 2017-03-03 2018-09-20 田淵電機株式会社 自立運転機能を有する系統連系用電力変換装置
JP2019047617A (ja) * 2017-09-01 2019-03-22 株式会社明電舎 電力変換装置の単独運転誤検出防止装置および単独運転誤検出防止方法
WO2019239638A1 (ja) * 2018-06-13 2019-12-19 株式会社日立製作所 電力系統安定化システム

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3492124B2 (ja) * 1996-12-05 2004-02-03 三菱電機株式会社 周波数検出装置
JP3561119B2 (ja) 1997-09-03 2004-09-02 東芝三菱電機産業システム株式会社 同期制御方法、周波数検出方法及び同期制御装置
WO2012117551A1 (ja) * 2011-03-03 2012-09-07 三菱電機株式会社 交流電気量測定装置および交流電気量測定方法
US8907655B2 (en) * 2011-04-29 2014-12-09 Analog Devices, Inc. System and method for detecting a fundamental frequency of an electric power system
CN104583785B (zh) * 2012-08-17 2017-07-14 三菱电机株式会社 电气量测定装置及电气量测定方法
EP2741092B1 (en) * 2012-12-10 2018-05-02 Itron Global SARL Estimating an electricity supply's fundamental frequency
FI124421B (fi) * 2013-08-16 2014-08-29 Arcteq Relays Oy Menetelmä ja järjestelmä vaihtosähköjärjestelmän suureiden mittaamiseksi
FR3055417B1 (fr) * 2016-08-24 2020-10-02 Schneider Electric Ind Sas Determination de la frequence d'un signal alternatif
DE102017117227A1 (de) * 2017-07-31 2019-01-31 Voith Patent Gmbh Pressmantel und dessen Verwendung sowie Presswalze und Schuhpresse
EP4099665A4 (en) * 2020-01-30 2023-10-04 Toshiba Mitsubishi-Electric Industrial Systems Corporation SYSTEM FREQUENCY DETECTOR

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011024386A (ja) * 2009-07-17 2011-02-03 Kyushu Electric Power Co Inc 電力安定化装置、その制御装置
JP2012163543A (ja) * 2010-09-30 2012-08-30 Daihen Corp 周波数検出装置
US8704571B2 (en) 2011-11-14 2014-04-22 Rockwell Automation Technologies, Inc. Phase-locked-loop with quadrature tracking filter for synchronizing an electric grid
WO2018124221A1 (ja) * 2016-12-28 2018-07-05 川崎重工業株式会社 複合発電システム
JP2018148673A (ja) * 2017-03-03 2018-09-20 田淵電機株式会社 自立運転機能を有する系統連系用電力変換装置
JP2019047617A (ja) * 2017-09-01 2019-03-22 株式会社明電舎 電力変換装置の単独運転誤検出防止装置および単独運転誤検出防止方法
WO2019239638A1 (ja) * 2018-06-13 2019-12-19 株式会社日立製作所 電力系統安定化システム

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP4099025A4

Also Published As

Publication number Publication date
EP4099025A4 (en) 2023-11-08
US20210405098A1 (en) 2021-12-30
JP6909549B1 (ja) 2021-07-28
EP4099025A1 (en) 2022-12-07
US11933825B2 (en) 2024-03-19
JPWO2021152789A1 (ja) 2021-08-05

Similar Documents

Publication Publication Date Title
WO2021152788A1 (ja) 系統周波数検出器
JP2004064515A (ja) 周期性信号制御装置及び周波数検出装置
JP2001037248A (ja) インバータ装置
WO2021152789A1 (ja) 系統周波数検出器
TWI604697B (zh) Phase-locked loop method for a utility parallel system
JP3561119B2 (ja) 同期制御方法、周波数検出方法及び同期制御装置
WO2021240639A1 (ja) 系統周波数検出器
KR100944266B1 (ko) 위상각 추정 방법 및 시스템
JP4935166B2 (ja) 電力変換装置の位相同期制御装置
JP5076730B2 (ja) 位相検出装置
WO2022074724A1 (ja) 電力計測装置
JP2005003530A (ja) 位相検出器
JPH06245383A (ja) 三相電気量の正相／逆相成分検出回路
Han et al. Dynamics assessment of grid-synchronization algorithms for single-phase grid-connected converters
KR100620760B1 (ko) 가상 2상을 이용한 계통전압 위상 검출장치
JP3696306B2 (ja) 位相検出器
JP3624415B2 (ja) インバータ装置用位相同期方法
JP2002054948A (ja) レゾルバ変換装置
JP2013021848A (ja) 電力変換装置の制御装置
JP3235651B2 (ja) 周期性信号制御装置
US20230170782A1 (en) Power conversion device and control device
JPH08241137A (ja) 自励式無効電力補償装置の制御方式
JP2005172427A (ja) 交流電圧低下検出装置
JP3478360B2 (ja) 自励式無効電力補償装置
Betz et al. Comparison of three harmonic extraction techniques for active filters

Legal Events

Date Code Title Description
ENP Entry into the national phase

Ref document number: 2020528978

Country of ref document: JP

Kind code of ref document: A

121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20816873

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

ENP Entry into the national phase

Ref document number: 2020816873

Country of ref document: EP

Effective date: 20220830