WO2021111502A1 - 電力変換装置 - Google Patents

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WO2021111502A1
WO2021111502A1 PCT/JP2019/047045 JP2019047045W WO2021111502A1 WO 2021111502 A1 WO2021111502 A1 WO 2021111502A1 JP 2019047045 W JP2019047045 W JP 2019047045W WO 2021111502 A1 WO2021111502 A1 WO 2021111502A1
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voltage
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evaluation value
unit
converter
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修平 藤原
河野　良之
涼介 宇田
拓也 梶山
藤井　俊行
成男 林
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三菱電機株式会社
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    • H02M1/0043—Converters switched with a phase shift, i.e. interleaved

Definitions

  • the present invention relates to a power conversion device.
  • Modular Multilevel Converter in which multiple unit converters (hereinafter referred to as “converter cells”) are connected in cascade, is known as a large-capacity power converter installed in the power system.
  • a converter cell includes a plurality of switching elements and a power storage element (typically, a capacitor).
  • the capacitor voltage may over-rise or fall to the level of overvoltage (OV) protection or undervoltage (UV) protection, which may stop the operation of the MMC. ..
  • the capacitor voltage is controlled by the entire converter cell in the MMC (hereinafter, also referred to as “total voltage control”) in addition to the capacitor voltage control for each individual converter cell (hereinafter, also referred to as “individual control”). It is generally controlled in multiple layers by balance control between a certain group (for example, arm or phase).
  • Patent Document 1 states that in a power conversion device having a plurality of phase modules in which a plurality of submodules (converter cells) are cascaded, the average value of the capacitor voltages of all the submodules (patent voltage). Control using the average value of the overall average value) and the average value of the capacitor voltage in each phase module (average value for each phase) is described. Specifically, feedback control that reduces the deviation between the reference value obtained by dividing the overall average value by the number of phases and the average value for each phase is used to control the non-uniformity of the stored energy between the phases.
  • the above-mentioned total voltage control and balance control between groups suppress excess or deficiency of stored energy in the entire power converter and the capacitors in a certain group. Therefore, the excess or deficiency control value is reflected in the entire converter cell or a plurality of converter cells in a certain group in common.
  • Patent Document 1 describes that the average value of the capacitor voltages of a plurality of converter cells is used as an evaluation value of the accumulated energy of a plurality of converter cells in the entire converter cell or in a certain group.
  • the evaluation value based on the simple average value the information of the converter cell having a large degree of charge or discharge in the plurality of converter cells is not reflected in the evaluation value, so that OV protection or UV protection is avoided.
  • the controllability from the surface will be insufficient.
  • the change in the capacitor voltage occurs as a result of the actual excess or deficiency of the stored energy. Therefore, if the evaluation value is obtained depending only on the detected value of the capacitor voltage, the controllability is improved due to the delay in detecting the excess or deficiency. There is also concern that it will decline.
  • the present invention has been made to solve such a problem, and an object of the present invention is a capacitor of a plurality of converter cells for controlling stored energy in units of a plurality of converter cells. By appropriately calculating the evaluation value of the voltage, the controllability of the power converter is improved.
  • the power converter includes a power converter and a control device that controls the power converter.
  • the power converter includes at least one arm having a plurality of converter cells cascaded to each other. Each of the plurality of converter cells has a pair of input / output terminals, a plurality of switching elements, a power storage element, and a voltage detector for detecting the voltage of the power storage element.
  • the power storage element is electrically connected to the input / output terminal via a number of switching elements.
  • the control device includes a voltage macro control unit and a voltage evaluation value generation unit.
  • the voltage macro control unit includes excess and deficiency of stored energy of the power storage element by all the converter cells constituting the power converter, and a plurality of conversions included in each of a plurality of groups in which all the converter cells are divided in advance. It controls at least one of the excess and deficiency of the stored energy of the power storage element by the instrument cell.
  • the voltage evaluation value of each power storage element which includes the voltage evaluation value generator and is different from the average value of the voltage detection values of each power storage element for all the converter cells, and a plurality of converter cells for each group. At least one of the voltage evaluation values of each power storage element, which is different from the average value of the voltage detection values of each power storage element, is calculated.
  • the voltage macro control unit sets a control value commonly set for at least a plurality of converter cells for controlling excess or deficiency of stored energy based on the voltage evaluation value from the voltage evaluation value generation unit. To calculate.
  • the evaluation value of the capacitor voltage of the plurality of converter cells is appropriately calculated by a method different from a simple average value. , The controllability of the power converter can be improved.
  • FIG. It is a block diagram explaining the structural example of the voltage evaluation part which concerns on the modification of Embodiment 1.
  • FIG. It is a block diagram explaining the structural example of the voltage evaluation part which concerns on Embodiment 2.
  • FIG. It is a block diagram explaining the structural example of the voltage evaluation part which concerns on Embodiment 3.
  • FIG. It is a block diagram explaining the specific example of the voltage evaluation part which concerns on Embodiment 4.
  • FIG. It is a block diagram explaining another configuration example of an individual cell control part.
  • It is a conceptual waveform diagram explaining the 1st example of a carrier signal modulation.
  • It is a conceptual waveform diagram explaining the 2nd example of a carrier signal modulation.
  • FIG. 1 is a schematic configuration diagram of the power conversion device 1 according to the present embodiment.
  • the power converter 1 is composed of a modular multi-level converter including a plurality of converter cells connected in series with each other.
  • the "converter cell” is also referred to as a “submodule”, SM, or "unit converter”.
  • the power conversion device 1 performs power conversion between the DC circuit 14 and the AC circuit 12.
  • the power converter 1 includes a power converter 2 and a control device 3.
  • the power converter 2 has a plurality of leg circuits 4u, which are connected in parallel between the positive electrode DC terminal (that is, the high potential side DC terminal) Np and the negative electrode DC terminal (that is, the low potential side DC terminal) Nn.
  • Includes 4v, 4w (referred to as leg circuit 4 when generically or arbitrarily).
  • the leg circuit 4 is provided in each of the plurality of phases constituting the alternating current.
  • the leg circuit 4 is connected between the AC circuit 12 and the DC circuit 14, and performs power conversion between the two circuits.
  • FIG. 1 shows a case where the AC circuit 12 is a three-phase AC system, and three leg circuits 4u, 4v, and 4w are provided corresponding to the U phase, the V phase, and the W phase, respectively.
  • the AC input terminals Nu, Nv, Nw provided in the leg circuits 4u, 4v, 4w, respectively, are connected to the AC circuit 12 via the transformer 13.
  • the AC circuit 12 is an AC power system including, for example, an AC power supply.
  • FIG. 1 the connection between the AC input terminals Nv, Nw and the transformer 13 is not shown for ease of illustration.
  • the high potential side DC terminal Np and the low potential side DC terminal Nn commonly connected to each leg circuit 4 are connected to the DC circuit 14.
  • the DC circuit 14 is, for example, a DC terminal of a DC power system including a DC power transmission network or another power conversion device. In the latter case, a BTB (Back To Back) system for connecting AC power systems having different rated frequencies is configured by connecting two power conversion devices.
  • the transformer 13 of FIG. 1 may be connected to the AC circuit 12 via an interconnection reactor.
  • the leg circuits 4u, 4v, 4w are provided with primary windings, respectively, and the leg circuits 4u, 4v, 4w are provided via the secondary windings magnetically coupled to the primary windings. May be connected to the transformer 13 or the interconnection reactor in an alternating current manner.
  • the primary winding may be the following reactors 8A and 8B.
  • leg circuit 4 is electrically (that is, DC or AC) via the connection portion provided in each leg circuit 4u, 4v, 4w such as the AC input terminals Nu, Nv, Nw or the above-mentioned primary winding. It is connected to the AC circuit 12.
  • the leg circuit 4u includes an upper arm 5 from the high potential side DC terminal Np to the AC input terminal Nu, and a lower arm 6 from the low potential side DC terminal Nn to the AC input terminal Nu.
  • the AC input terminal Nu which is a connection point between the upper arm 5 and the lower arm 6, is connected to the transformer 13.
  • the high potential side DC terminal Np and the low potential side DC terminal Nn are connected to the DC circuit 14. Since the leg circuits 4v and 4w have the same configuration, the configuration of the leg circuit 4u will be described below as a representative.
  • the upper arm 5 includes a plurality of converter cells 7 connected in cascade and a reactor 8A.
  • the plurality of converter cells 7 and the reactor 8A are connected in series.
  • the lower arm 6 includes a plurality of cascaded transducer cells 7 and a reactor 8B.
  • the plurality of converter cells 7 and the reactor 8B are connected in series.
  • the number of converter cells 7 included in each of the upper arm 5 and the lower arm 6 is defined as Ncell. However, Ncell ⁇ 2.
  • the position where the reactor 8A is inserted may be any position of the upper arm 5 of the leg circuit 4u, and the position where the reactor 8B is inserted may be any position of the lower arm 6 of the leg circuit 4u. Good.
  • a plurality of reactors 8A and 8B may be provided respectively.
  • the inductance values of each reactor may be different from each other. Further, only the reactor 8A of the upper arm 5 or only the reactor 8B of the lower arm 6 may be provided.
  • the transformer connection may be devised to cancel the magnetic flux of the DC component current, and the leakage reactance of the transformer may act on the AC component current to replace the reactor.
  • the power conversion device 1 further includes an AC voltage detector 10, an AC current detector 16, and DC voltage detectors 11A and 11B as each detector for measuring the amount of electricity (current, voltage, etc.) used for control. And the arm current detectors 9A and 9B provided in each leg circuit 4. The signals detected by these detectors are input to the control device 3.
  • FIG. 1 in order to facilitate the illustration, a signal line of a signal input from each detector to the control device 3 and a signal line of a signal input / output between the control device 3 and each converter cell 7 are shown. Is described in part, but is actually provided for each detector and each converter cell 7.
  • the signal lines between each converter cell 7 and the control device 3 may be provided separately for transmission and reception.
  • the signal line is composed of, for example, an optical fiber.
  • the AC voltage detector 10 detects the U-phase AC voltage Vacu, the V-phase AC voltage Vacv, and the W-phase AC voltage Vacw of the AC circuit 12.
  • Vaccu, Vaccv, and Vacw are collectively referred to as Vac.
  • the AC current detector 16 detects the U-phase AC current Iacu, the V-phase AC current Iacv, and the W-phase AC current Iacw of the AC circuit 12.
  • Iac, Iacv, and Iacw are collectively referred to as Iac.
  • the DC voltage detector 11A detects the DC voltage Vdcp of the high potential side DC terminal Np connected to the DC circuit 14.
  • the DC voltage detector 11B detects the DC voltage Vdcn of the low potential side DC terminal Nn connected to the DC circuit 14. The difference between the DC voltage Vdcp and the DC voltage Vdcn is defined as the DC voltage Vdc.
  • the DC voltage detector 17 detects the DC current Idc flowing through the high potential side DC terminal Np or the low potential side DC terminal Nn.
  • the arm current detectors 9A and 9B provided in the U-phase leg circuit 4u detect the upper arm current Ipu flowing through the upper arm 5 and the lower arm current Inu flowing through the lower arm 6, respectively.
  • the arm current detectors 9A and 9B provided in the V-phase leg circuit 4v detect the upper arm current Ipv and the lower arm current Inv, respectively.
  • the arm current detectors 9A and 9B provided in the leg circuit 4w for the W phase detect the upper arm current Ipw and the lower arm current Inw, respectively.
  • the upper arm currents Ipu, Ipv, and Ipw are collectively referred to as the upper arm currentInventmp
  • the lower arm currents Inu, Inv, and Inw are collectively referred to as the lower arm current Iarmn.
  • the lower arm current Iarmn is also collectively referred to as Iarm.
  • Example of converter cell configuration 2A and 2B are circuit diagrams showing a configuration example of a converter cell 7 constituting the power converter 2.
  • the converter cell 7 shown in FIG. 2A has a circuit configuration called a half-bridge configuration.
  • the converter cell 7 includes a series body formed by connecting two switching elements 31p and 31n in series, a power storage element 32, a voltage detector 33, and input / output terminals P1 and P2.
  • the series of switching elements 31p and 31n and the power storage element 32 are connected in parallel.
  • the voltage detector 33 detects the voltage Vc across the power storage element 32.
  • Both terminals of the switching element 31n are connected to the input / output terminals P1 and P2, respectively.
  • the converter cell 7 outputs the voltage Vc or zero voltage of the power storage element 32 between the input / output terminals P1 and P2 by the switching operation of the switching elements 31p and 31n.
  • the switching element 31p is on and the switching element 31n is off
  • the voltage Vc of the power storage element 32 is output from the converter cell 7.
  • the converter cell 7 When the switching element 31p is off and the switching element 31n is on, the converter cell 7 outputs a zero voltage.
  • the converter cell 7 shown in FIG. 2B has a circuit configuration called a full bridge configuration.
  • the converter cell 7 includes a first series body formed by connecting two switching elements 31p1 and 31n1 in series, and a second series body formed by connecting two switching elements 31p2 and 31n2 in series.
  • the power storage element 32, the voltage detector 33, and the input / output terminals P1 and P2 are provided.
  • the first series body, the second series body, and the power storage element 32 are connected in parallel.
  • the voltage detector 33 detects the voltage Vc across the power storage element 32.
  • the midpoint of the switching element 31p1 and the switching element 31n1 is connected to the input / output terminal P1.
  • the midpoint of the switching element 31p2 and the switching element 31n2 is connected to the input / output terminal P2.
  • the converter cell 7 outputs the voltage Vc, ⁇ Vc, or zero voltage of the power storage element 32 between the input / output terminals P1 and P2 by the switching operation of the switching elements 31p1, 31n1, 31p2, 31n2.
  • the switching elements 31p, 31n, 31p1, 31n1, 31p2, 31n2 are self-used by, for example, an IGBT (Insulated Gate Bipolar Transistor), a GCT (Gate Commutated Turn-off) thyristor, or the like.
  • FWD Freewheeling Diode
  • IGBT Insulated Gate Bipolar Transistor
  • GCT Gate Commutated Turn-off
  • FWD Freewheeling Diode
  • a capacitor such as a film capacitor is mainly used as the power storage element 32.
  • the power storage element 32 may be referred to as a capacitor in the following description.
  • the voltage Vc of the power storage element 32 is also referred to as a capacitor voltage Vc.
  • the converter cells 7 are cascade-connected.
  • the input / output terminal P1 is the input / output terminal P2 of the adjacent converter cell 7 or the high potential side direct current. It is connected to the terminal Np, and the input / output terminal P2 is connected to the input / output terminal P1 or the AC input terminal Nu of the adjacent converter cell 7.
  • the input / output terminal P1 is connected to the input / output terminal P2 or the AC input terminal Nu of the adjacent converter cell 7, and the input / output terminal P2 is adjacent to the input / output terminal P2. It is connected to the input / output terminal P1 of the converter cell 7 or the low potential side DC terminal Nn.
  • the converter cell 7 has a half-bridge cell configuration shown in FIG. 2A and a semiconductor switching element is used as the switching element and a capacitor is used as the power storage element will be described as an example.
  • the converter cell 7 constituting the power converter 2 may have a full bridge configuration shown in FIG. 2 (b).
  • a converter cell other than the configuration exemplified above, for example, a converter cell to which a circuit configuration called a clamped double cell or the like is applied may be used, and the switching element and the power storage element are also limited to the above examples. is not it.
  • FIG. 3 is a functional block diagram illustrating the internal configuration of the control device 3 shown in FIG.
  • control device 3 includes a switching control unit 501 for controlling the on / off of the switching elements 31p and 31n of each converter cell 7.
  • the switching control unit 501 includes a U-phase basic control unit 502U, a U-phase upper arm control unit 503UP, a U-phase lower arm control unit 503UN, a V-phase basic control unit 502V, a V-phase upper arm control unit 503VP, and V. It includes a phase lower arm control unit 503VN, a W phase basic control unit 502W, a W phase upper arm control unit 503WP, and a W phase lower arm control unit 503WN.
  • the U-phase basic control unit 502U, the V-phase basic control unit 502V, and the W-phase basic control unit 502W are collectively referred to as the basic control unit 502.
  • the unit 503WN is also collectively referred to as an arm control unit 503.
  • FIG. 4 shows an example of the hardware configuration of the control device.
  • FIG. 4 shows an example in which the control device 3 is configured by a computer.
  • the control device 3 includes one or more input converters 70, one or more sample hold (S / H) circuits 71, a multiplexer (MUX) 72, and an A / D converter 73. And include. Further, the control device 3 includes one or more CPUs (Central Processing Units) 74, a RAM (Random Access Memory) 75, and a ROM (Read Only Memory) 76. Further, the control device 3 includes one or more input / output interfaces 77, an auxiliary storage device 78, and a bus 79 that interconnects the above components.
  • CPUs Central Processing Units
  • RAM Random Access Memory
  • ROM Read Only Memory
  • the input converter 70 has an auxiliary transformer (not shown) for each input channel.
  • Each auxiliary transformer converts the detection signal by each electric quantity detector of FIG. 1 into a signal of a voltage level suitable for subsequent signal processing.
  • the sample hold circuit 71 is provided for each input converter 70.
  • the sample hold circuit 71 samples and holds a signal representing the amount of electricity received from the corresponding input converter 70 at a predetermined sampling frequency.
  • the multiplexer 72 sequentially selects the signals held in the plurality of sample hold circuits 71.
  • the A / D converter 73 converts the signal selected by the multiplexer 72 into a digital value. By providing a plurality of A / D converters 73, A / D conversion may be executed in parallel for the detection signals of the plurality of input channels.
  • the CPU 74 controls the entire control device 3 and executes arithmetic processing according to a program.
  • the RAM 75 as the volatile memory and the ROM 76 as the non-volatile memory are used as the main memory of the CPU 74.
  • the ROM 76 stores a program, setting values for signal processing, and the like.
  • the auxiliary storage device 78 is a non-volatile memory having a larger capacity than the ROM 76, and stores programs, electric energy detection value data, and the like.
  • the input / output interface 77 is an interface circuit for communication between the CPU 74 and an external device.
  • control device 3 can be configured by using a circuit such as FPGA (Field Programmable Gate Array) and ASIC (Application Specific Integrated Circuit). That is, the function of each functional block shown in FIG. 3 can be configured based on the computer illustrated in FIG. 4, or at least a part thereof can be configured by using circuits such as FPGA and ASIC. it can. Further, at least a part of the functions of each functional block can be configured by an analog circuit.
  • FPGA Field Programmable Gate Array
  • ASIC Application Specific Integrated Circuit
  • FIG. 5 is a block diagram illustrating a configuration example of the basic control unit 502 shown in FIG.
  • the basic control unit 502 includes an arm voltage command generation unit 601.
  • the control device 3 further includes a voltage evaluation value generation unit 700 that generates the voltage evaluation value Vcg used in the arm voltage command generation unit 601.
  • the arm voltage command generation unit 601 calculates the arm voltage command value krefp of the upper arm and the arm voltage command value krefn of the lower arm.
  • krefp and krefn are collectively referred to as kref.
  • the voltage evaluation value generation unit 700 receives the capacitor voltage Vc detected by the voltage detector 33 in each converter cell 7.
  • the voltage evaluation value generation unit 700 includes a total voltage evaluation value Vcgall for evaluating the total stored energy of the capacitors 32 of all the converter cells 7 of the power converter 2 from the capacitor voltage Vc of each converter cell 7.
  • a voltage evaluation value Vcgr for each group indicating the total storage energy of the capacitor 32 of the converter cell 7 for each predetermined group is generated.
  • the voltage evaluation value Vcgr for each group is the plurality of (2 ⁇ Necll) converter cells 7 included in each of the leg circuits 4u (U phase), 4v (V phase), and 4w (W phase).
  • the U-phase voltage evaluation value Vcgu, the V-phase voltage evaluation value Vcgv, and the V-phase voltage evaluation value Vcgv for evaluating the total stored energy are included.
  • the voltage evaluation value Vcgr for each group is replaced with or in addition to the voltage evaluation value for each leg circuit 4 (U phase, V phase, W phase), and the upper arm 5 and the lower arm 6 are used for each leg circuit 4.
  • a group-by-group voltage evaluation value Vcgr for evaluating the total stored energy of a plurality of (Necl) converter cells 7 included in each arm may be included.
  • the total voltage evaluation value Vcgal and the voltage evaluation value Vcgr for each group generated by the voltage evaluation value generation unit 700 are comprehensively referred to as the voltage evaluation value Vcg.
  • these voltage evaluation values Vcg are the average value of the capacitor voltage Vc of all the converter cells 7 of the power converter 2, or a plurality of values belonging to each group (each phase leg circuit or each arm). It is obtained as the average value of the capacitor voltage Vc of the converter cell 7.
  • the stored energy is controlled by calculating an evaluation value different from the average value.
  • a configuration example of the voltage evaluation value generation unit 700 will be described in detail later.
  • the arm voltage command generation unit 601 includes an alternating current control unit 603, a circulation current calculation unit 604, a circulation current control unit 605, a command distribution unit 606, and a voltage macro control unit 610.
  • the AC current control unit 603 calculates the AC control command value Vcp so that the deviation between the detected AC current Iac and the set AC current command value Iacref becomes zero.
  • the circulation current calculation unit 604 calculates the circulation current Iz flowing through one leg circuit 4 based on the arm currentThatmp of the upper arm and the arm currentThatmp of the lower arm.
  • the circulating current is a current that circulates between the plurality of leg circuits 4.
  • the circulating current Iz flowing through one leg circuit 4 can be calculated by the following equations (1) and (2).
  • Idc (Ipu + Ipv + Ipw + Inu + Inv + Inw) / 2 ...
  • Iz (Iarmp + Iarmn) /2-Idc/3 ...
  • the voltage macro control unit 610 has excess or deficiency of stored energy in all the converter cells 7 of the power converter 2 and between groups (each) based on the voltage evaluation value Vcg generated by the voltage evaluation value generation unit 700.
  • a circulating current command value Izref is generated to compensate for the imbalance of stored energy between the phase leg circuits or between the arms.
  • the voltage macro control unit 610 includes a subtraction unit 611, 613, a total voltage control unit 612, an intergroup voltage control unit 614, and an addition unit 615.
  • the subtraction unit 611 subtracts the total voltage evaluation value Vcgall generated by the voltage evaluation value generation unit 700 from the total voltage command value Vc *.
  • the total voltage command value Vc * is a reference value of the capacitor voltage Vc corresponding to the reference value of the stored energy in the capacitor 32 in each converter cell 7.
  • the total voltage control unit 612 generates the first current command value Izref1 by performing an operation on the deviation of the total voltage evaluation value Vcgall with respect to the total voltage command value Vc * calculated by the subtraction unit 611.
  • the first current command value Izref1 controls the overall level of the capacitor voltage Vc of each converter cell 7 to the total voltage command value Vc *, so that the stored energy in all the converter cells 7 of the power converter 2 is stored. Corresponds to the circulating current value for eliminating the excess or deficiency of.
  • the subtraction unit 613 subtracts the voltage evaluation value Vcgr for each group from the total voltage evaluation value Vcgall.
  • the basic control unit 502 is the U-phase basic control unit 502
  • the U-phase voltage evaluation value Vcgu is input to the subtraction unit 613 as the voltage evaluation value Vcgr for each group.
  • the inter-group voltage control unit 614 performs a calculation on the deviation of the voltage evaluation value Vcgr (U-phase voltage evaluation value Vcgu) for each group with respect to the total voltage evaluation value Vcgall calculated by the subtraction unit 613, thereby performing a second operation. Generates the current command value Izref2.
  • the second current command value Izref2 equalizes the level of the capacitor voltage Vc of the converter cell 7 between the groups (here, between the leg circuits for each phase), and accumulates in the converter cell 7 between the groups. It corresponds to the circulating current value for eliminating the energy imbalance.
  • the total voltage control unit 612 and the intergroup voltage control unit 614 can be configured as a PI controller that performs proportional calculation and integration calculation on the deviation calculated by the subtraction units 611 and 613, and further differential calculation. It can also be configured as a PID controller that performs the above. Alternatively, the total voltage control unit 612 and the intergroup voltage control unit 614 can be configured by using the configuration of another controller generally used for feedback control.
  • the addition unit 615 adds the first current command value Izref1 from the total voltage control unit 612 and the second current command value Izref2 from the intergroup voltage control unit 614 to generate a circulating current command value Izref2. ..
  • the circulation current control unit 605 calculates the circulation control command value Vzp for controlling the circulation current Iz calculated by the circulation current calculation unit 604 to follow the circulation current command value Izref set by the voltage macro control unit 610.
  • the circulating current control unit 605 can also be configured by a controller that executes PI control, PID control, or the like with respect to the deviation of the circulating current Iz with respect to the circulating current command value Izref. That is, the voltage macro control unit 610 using the voltage evaluation value Vcg accumulates in all the converter cells 7 or a plurality of converter cells 7 for each group by forming a minor loop for controlling the circulating current. Suppress excess or deficiency of energy.
  • the command distribution unit 606 receives an AC control command value Vcp, a circulation control command value Vzp, a DC voltage command value Vdcref, a neutral point voltage Vsn, and an AC voltage Vac. Since the AC side of the power converter 2 is connected to the AC circuit 12 via the transformer 13, the neutral point voltage Vsn can be obtained from the voltage of the DC power supply of the DC circuit 14.
  • the DC voltage command value Vdcref may be given by DC output control or may be a constant value.
  • the command distribution unit 606 calculates the voltage shared by the upper arm and the lower arm, respectively, based on these inputs.
  • the command distribution unit 606 determines the arm voltage command value krefp of the upper arm and the arm voltage command value krefn of the lower arm by subtracting the voltage drop due to the inductance component in the upper arm or the lower arm from the calculated voltage, respectively. To do.
  • the determined upper arm arm voltage command value krefp and the lower arm arm voltage command value krefn cause the AC current Iac to follow the AC current command value Iacref, the circulating current Iz to follow the circulating current command value Izref, and DC. It is an output voltage command that causes the voltage Vdc to follow the DC voltage command value Vdcref and feed-forward controls the AC voltage Vac.
  • the circulation control command value Vzp for making the circulation current Iz follow the circulation current command value Izref is reflected in the arm voltage command values krefp and krefn. That is, the circulation current command value Izref or the circulation control command value Vzp calculated by the voltage macro control unit 610 is a "control value" that is commonly set for Ncell converter cells 7 included in the same arm. Corresponds to one embodiment.
  • the basic control unit 502 outputs the arm currentCDCmp of the upper arm, the arm current Iarmn of the lower arm, the arm voltage command value krefp of the upper arm, and the arm voltage command value krefn of the lower arm.
  • FIG. 6 is a block diagram illustrating a configuration example of the arm control unit 503.
  • the arm control unit 503 includes Ncell individual cell control units 202.
  • the individual cell control unit 202 individually controls the corresponding converter cell 7.
  • the individual cell control unit 202 receives the arm voltage command value kref, the arm current Iarm, and the capacitor command voltage value Vcref from the basic control unit 502.
  • the individual cell control unit 202 generates the gate signal ga of the corresponding converter cell 7 and outputs it to the corresponding converter cell 7.
  • the detection value (capacitor voltage Vc) from the voltage detector 33 of each converter cell 7 is sent to the voltage evaluation value generation unit 700 shown in FIG.
  • FIG. 7 is a block diagram showing a configuration example of the individual cell control unit 202 shown in FIG.
  • the individual cell control unit 202 includes a carrier generator 203, an individual voltage control unit 205, an adder 206, and a gate signal generation unit 207.
  • the carrier generator 203 generates a carrier signal CS having a predetermined frequency used in phase shift PWM (Pulse Width Modulation) control.
  • the phase shift PWM control shifts the timing of the PWM signals output to each of a plurality of (Ncell) converter cells 7 constituting the same arm (upper arm 5 or lower arm 6). ..
  • the carrier generator 203 generates a carrier signal CS that is out of phase with each other among the Ncell converter cells 7 based on the common reference phase ⁇ i received from the arm control unit 503.
  • the individual voltage control unit 205 receives the voltage command value Vcell *, the capacitor voltage Vc of the corresponding converter cell 7, and the arm current of the arm to which the corresponding converter cell 7 belongs.
  • the voltage command value Vcell * can be set to a value (fixed value) common to the voltage command value Vc * of the total voltage control unit 612 of FIG.
  • the voltage command value Vcell * may be set to the average value of the capacitor voltages of Ncell converter cells 7 included in the same arm.
  • the individual voltage control unit 205 calculates the deviation of the capacitor voltage Vc with respect to the voltage command value Vcell * to calculate the control output dkreffc for individual voltage control.
  • the individual voltage control unit 205 can also be configured by a controller that executes PI control, PID control, or the like. Further, by multiplying the calculated value by the controller by "+1" or "-1" according to the polarity of the arm current Iarm, the capacitor 32 is charged and discharged in the direction of eliminating the deviation. The control output dkreffc is calculated.
  • the adder 206 outputs the cell voltage command value krefc by adding the arm voltage command value kref from the basic control unit 502 and the control output dkref of the individual voltage control unit 205.
  • the gate signal generation unit 207 generates a gate signal ga by PWM-modulating the cell voltage command value krefc by the carrier signal CS from the carrier generator 203.
  • FIG. 8 is a conceptual waveform diagram for explaining PWM modulation control by the gate signal generation unit shown in FIG. 7.
  • the signal waveform shown in FIG. 8 is exaggerated for the sake of explanation, and does not show the actual signal waveform as it is.
  • the cell voltage command value krefc is typically voltage-compared with the carrier signal CS composed of a triangular wave.
  • the PWM modulation signal Spwm is set to a high level (H level).
  • the PWM modulation signal Spwm is set to the low level (L level).
  • the switching elements 31p and 31n of the converter cell 7 are on / off controlled.
  • the cell voltage command value krefc corresponds to the sinusoidal voltage corrected by the control output dkref. Therefore, in the control device 3, the modulation rate command value in PWM modulation is calculated by a known method from the amplitude (or effective value) of the sine wave voltage (arm voltage command value kref) and the amplitude of the carrier signal CS. It is possible.
  • the capacitor voltage Vc of the converter cell 7 is individually controlled for each converter cell 7 (individual voltage control unit 205) and the entire power converter 2.
  • the control is performed in multiple layers with a macro control (voltage macro control unit 610) for controlling the stored energy in a plurality of converter cells 7 in the same group (each phase leg circuit or arm).
  • 9 to 15 are block diagrams illustrating first to seventh configuration examples of the voltage evaluation value generation unit according to the first embodiment.
  • the voltage evaluation value generation unit 700 has at least one evaluation value calculation unit 710 configured by the maximum value extraction unit 711.
  • the maximum value extraction unit 711 includes a plurality (2 ⁇ Ncells) included in a predetermined group, for example, the same leg circuit 4 or the same arm (upper arm 5 or lower arm 6 in each phase). , Or Ncell) converter cells 7 to input the detection value of the capacitor voltage Vc by the voltage detector 33.
  • the maximum value extraction unit 711 extracts the maximum value among the plurality of input capacitor voltage Vc, and the voltage evaluation value generation unit 700 extracts the maximum value extracted by the maximum value extraction unit 711 as the voltage evaluation value Vcg. Is output as.
  • the voltage evaluation value generation unit 700 outputs the U-phase voltage evaluation value Vcgu, the V-phase voltage evaluation value Vcgv, and the V-phase voltage evaluation value Vcgv as the voltage evaluation value Vcg, the U-phase and V-phase , And the maximum value extraction unit 711 provided corresponding to each of the W phases, is included in any of the leg circuits 4u (U phase), 4v (V phase), and 4w (W phase).
  • (2 ⁇ Ncell) capacitor voltages Vc are input from the plurality of converter cells 7.
  • the maximum values of the (2 ⁇ Ncell) capacitor voltages Vc extracted from the voltage evaluation value generation unit 700 by the maximum value extraction unit 711 corresponding to each phase are the U-phase voltage evaluation values Vcgu and V. It is output as a phase voltage evaluation value Vcgv and a V-phase voltage evaluation value Vcgv.
  • the voltage evaluation value generation unit 700 when the voltage evaluation value generation unit 700 generates the voltage evaluation value for each arm (upper arm 5 or lower arm 6) of each phase as the voltage evaluation value Vcg, the upper arm 5 and the lower arm of each phase are generated. Ncell capacitor voltages Vc are input from a plurality of converter cells 7 included in the upper arm 5 or the lower arm 6 to the maximum value extraction unit 711 provided corresponding to each of the 6. In this case, the maximum value of the Ncell capacitor voltage Vc extracted by the (3 ⁇ 2) maximum value extraction unit 711 is output as the voltage evaluation value of each of the six arms in total.
  • the voltage evaluation value generation unit 700 has at least one evaluation value calculation unit 710 composed of at least one minimum value extraction unit 712. ..
  • a plurality of capacitor voltages Vc similar to those of the maximum value extraction unit 711 of FIG. 9 are input to the minimum value extraction unit 712.
  • the minimum value extraction unit 712 extracts the minimum value among the plurality of input capacitor voltage Vc, and the voltage evaluation value generation unit 700 extracts the minimum value extracted by the minimum value extraction unit 712 as the voltage evaluation value Vcg. Is output as.
  • the minimum value of the capacitor voltage Vc in each group is controlled so as to be balanced among the groups, or the minimum value of the capacitor voltage Vc in all the converter cells 7 is set to the total voltage.
  • the voltage macro control unit 610 operates so as to control the command value Vc *. Therefore, control that enhances the protection effect against excessive drop of the capacitor voltage Vc can be realized.
  • the voltage evaluation value generation unit 700 is composed of a maximum value extraction unit 711, a minimum value extraction unit 712, and an average value calculation unit 713. It has at least one evaluation value calculation unit 710.
  • the input / output of the maximum value extraction unit 711 and the input / output of the minimum value extraction unit 712 are the same as those in FIGS. 9 and 10.
  • the average value calculation unit 713 outputs an average value ((Vcmax + Vcmin) / 2) of Vcmax output from the maximum value extraction unit 711 and Vcmin output from the minimum value extraction unit 712.
  • the voltage evaluation value generation unit 700 outputs the average value of the maximum value and the minimum value calculated by the average value calculation unit 713 as the voltage evaluation value Vcg.
  • the voltage evaluation value Vcg calculated in this way reflects the maximum value and the minimum value with higher weighting as compared with the average value of the simple capacitor voltage Vc. Further, as compared with the first and second configuration examples, by taking the average of the maximum value and the minimum value, the information on the variation and the average of the capacitor voltage Vc can also be reflected in the voltage evaluation value Vcg.
  • the voltage macro control unit 610 controls the average and variation of the capacitor voltage Vc and enhances the protection effect of excessive rise and fall.
  • the voltage evaluation value generation unit 700 includes at least one evaluation value calculation unit 710 composed of at least one mode extraction unit 714. Have. A plurality of capacitor voltages Vc similar to those of the maximum value extraction unit 711 of FIG. 9 and the minimum value extraction unit 712 of FIG. 10 are input to the mode extraction unit 714. The mode extraction unit 714 extracts the mode of a plurality of input capacitor voltages Vc.
  • a plurality of capacitor voltages can be divided into a plurality of predetermined voltage regions, and the center value of the voltage region in which the maximum number of capacitor voltages Vc is divided can be extracted as the mode.
  • the voltage evaluation value generation unit 700 outputs the mode extracted by the mode extraction unit 714 as the voltage evaluation value Vcg.
  • the mode of the capacitor voltage Vc in each group is controlled so as to be balanced among the groups, or the mode of the capacitor voltage Vc in all the converter cells 7 is controlled.
  • the voltage macro control unit 610 operates so as to control the voltage to the total voltage command value Vc *. Therefore, in consideration of the distribution of the capacitor voltage Vc, it can be expected that excess or deficiency or imbalance of the average level of stored energy is appropriately eliminated.
  • the voltage evaluation value generation unit 700 includes at least the evaluation value calculation unit 710 composed of the representative value extraction unit 715 and the selection switching unit 716. I have one.
  • a plurality of capacitor voltages Vc similar to those of the maximum value extraction unit 711 of FIG. 9 and the minimum value extraction unit 712 of FIG. 10 are input to the representative value extraction unit 715.
  • the selection switching unit 716 generates a selection signal SL for selecting one of the number of capacitor voltages Vc (here, N) input to the representative value extraction unit 715.
  • the selection switching unit 716 switches the selection signal SL every one cycle of the clock CLKcn having a constant frequency or every plurality of cycles.
  • the selection switching unit 716 can generate a selection signal SL based on a random number output from a random number generator (not shown).
  • the selection switching unit 716 can generate a selection signal SL so as to sequentially select Ncell converter cells 7 by using a count value that is counted up according to the clock CLKn.
  • the representative value extraction unit 715 extracts one capacitor voltage Vc from the input Ncell capacitor voltage Vc according to the selection signal SL from the selection switching unit 716.
  • the voltage evaluation value generation unit 700 outputs a representative value of the capacitor voltage Vc randomly extracted according to a random number or sequentially extracted according to the count value by the representative value extraction unit 715 as the voltage evaluation value Vcg.
  • the capacitor voltage Vc extracted according to the random number or the count value is set as the voltage evaluation value Vcg, the calculation load when generating the voltage evaluation value Vcg is reduced. Further, by setting the representative value randomly extracted or sequentially extracted as the voltage evaluation value Vcg, control by the voltage macro control unit 610 that reflects the average and variation of the capacitor voltage Vc can be realized.
  • the voltage evaluation value generation unit 700 has at least one evaluation value calculation unit 710 configured by the capacitor voltage estimation unit 717.
  • the capacitor voltage estimation unit 717 is arranged corresponding to each of the upper arm 5 and the lower arm 6 of each phase.
  • the capacitor voltage estimation unit 717 corresponds to an embodiment of the “first voltage estimation unit”.
  • the capacitor voltage estimation unit 717 calculates an estimated value of the capacitor voltage Vc for one arm based on the arm current Iarm and the modulation factor command value Am.
  • the arm currents (Iarmp, Iarmn) of the upper arm 5 and the lower arm 6 of each phase are detected by the arm current detectors 9A and 9B.
  • the modulation rate command value Am in PWM modulation can be calculated for the arm voltage command value kref (sine wave voltage) in each arm.
  • the modulation factor command value Am is in the range of 0 to 1.0.
  • the amount of charge input / output to / from the Ncell converter cells 7 can be estimated.
  • the capacitor voltage Vc for each arm can be estimated according to the following equation (3).
  • Csm in the formula (1) is the capacitance (nominal value) of each capacitor 32, and Carm means the sum of the capacitance values of the capacitors 32 in the converter cell 7 for one arm.
  • Vcg (1 / Carm) x ⁇ (Am x Iarm) dt ... (3)
  • Carm Csm ⁇ Ncell
  • the voltage evaluation value Vcg for each arm or each phase (voltage evaluation value Vcgr for each group) is faster than the detection value of the capacitor voltage Vc changes due to charging / discharging of the capacitor 32, and the capacitor 32 It can be obtained by reflecting the change in stored energy from the behavior of the charge / discharge current.
  • the operation of the voltage macro control unit 610 based on the voltage evaluation value Vcg makes it possible to quickly eliminate the imbalance of the stored energy between the groups (between the phase leg circuits or between the arms).
  • the voltage evaluation value generation unit 700 has an evaluation value calculation unit 710 configured by the capacitor voltage estimation unit 718.
  • the capacitor voltage estimation unit 718 calculates the total voltage evaluation value Vcgal among the voltage evaluation values Vcg.
  • the capacitor voltage estimation unit 718 corresponds to an embodiment of the “second voltage estimation unit”.
  • the capacitor voltage estimation unit 718 is the sum of the instantaneous powers input and output between the power converter 2 and the external circuit (for example, the AC circuit 12 and the DC circuit 14 in FIG. 1). Obtain the total input / output power Pt.
  • the AC circuit is based on the detected values of the AC currents Iacu, Iacv, and Iacw by the AC current detector 16 and the detected values of the AC voltages Vacu, Vacv, and Vacw by the AC voltage detection values.
  • the instantaneous power Pac input / output to / from 12 can be calculated at each time point.
  • the detection value of Vdc (Vdcp-Vdcn) by the DC voltage detectors 11A and 11B and the detection value of the DC current Idc by the DC voltage detector 17 Therefore, the instantaneous power Pdc input / output from the DC circuit 14 can be calculated at each time point.
  • the DC voltage (Vdc) can also be calculated from the sum of the capacitor voltages Vc (detected values) of the plurality of converter cells 7 included in the upper arm 5 and the lower arm 6.
  • the above-mentioned total input / output power Pt can be obtained according to the sum of the instantaneous powers Pac and Pdc.
  • the capacitor voltage Vc of can be calculated according to the following equation (4).
  • Vcg (1 / Ct) ⁇ (1 / Vsm) ⁇ ⁇ Ptdt... (4)
  • the behavior of the charge / discharge current of the capacitor 32 is faster than the detection value of the capacitor voltage Vc changes due to the charge / discharge of the capacitor 32. It can be obtained by reflecting the change in stored energy.
  • the operation of the voltage macro control unit 610 based on the voltage evaluation value Vcg makes it possible to quickly eliminate the imbalance of the stored energy between the groups (between the phase leg circuits or between the arms).
  • FIG. 16 is a block diagram illustrating a configuration example of the voltage evaluation unit according to the modified example of the first embodiment.
  • the voltage evaluation value generation unit 700 includes an abnormal value removal unit 720 and an evaluation value calculation unit 710.
  • the evaluation value calculation unit 710 is the same as any of the first to fifth configuration examples shown in FIGS. 9 to 13.
  • a plurality of abnormal value removing units 720 are the same as those input to the maximum value extraction unit 711, the minimum value extraction unit 712, the mode extraction unit 714, and the representative value extraction unit 715 in FIGS. 9 to 13.
  • Capacitor voltage Vc is input.
  • the abnormal value removing unit 720 removes those with Vc ⁇ Vchkmin and those with Vc> Vchkmax as abnormal values from the plurality of input capacitor voltages Vc.
  • the abnormal value removing unit 720 sets the remaining capacitor voltage Vc after removing the abnormal value to at least one of the maximum value extraction unit 711, the minimum value extraction unit 712, the mode extraction unit 714, and the representative value extraction unit 715. Enter in.
  • the operations of the maximum value extraction unit 711, the minimum value extraction unit 712, the mode extraction unit 714, and the representative value extraction unit 715 after these capacitor voltage Vc are input are the same as those in the first embodiment. Therefore, the detailed explanation will not be repeated.
  • the voltage evaluation value Vcg is calculated based on the capacitor voltage Vc from which the abnormal value is removed, so that the performance of the above-mentioned control by the voltage macro control unit 610 can be improved. Can be improved.
  • FIG. 17 is a block diagram illustrating a configuration example of the voltage evaluation unit according to the second embodiment.
  • the voltage evaluation value generation unit 700 includes a plurality of evaluation value calculation units 710 and an output selection unit 725.
  • At least a part of the evaluation value calculation unit 710 shown in FIGS. 9 to 15 is applied to the plurality of evaluation value calculation units 710. Further, it is also possible to further arrange the abnormal value removing unit 720 shown in FIG. 16 on the input side of the plurality of evaluation value calculating units 710.
  • the output selection unit 725 selects one of a plurality of output values from each of the plurality of evaluation value calculation units 710 according to the selection signal SSL set according to the operating status of the power converter 2.
  • the voltage evaluation value generation unit 700 outputs the output value selected by the output selection unit 725 to the voltage macro control unit 610 as the voltage evaluation value Vcg.
  • the selection signal SSL can be changed according to the voltage detection state by the voltage detector 33.
  • the output value of the evaluation value calculation unit 710 according to the extraction of at least one of the maximum value and the minimum value shown in FIGS. 9 to 12 is obtained.
  • the evaluation values according to the fourth to seventh configuration examples shown in FIGS. 13 to 15. Any output value of the calculation unit 710 can be selected.
  • the detected value of the capacitor voltage Vc is not used.
  • the output value of any of the evaluation value calculation units 710 according to the sixth and seventh configuration examples shown in 14 and 15 can be selected.
  • the voltage evaluation value Vcg used in the voltage macro control unit 610 can be appropriately generated.
  • FIG. 18 is a block diagram illustrating a first configuration example of the voltage evaluation unit according to the third embodiment.
  • the voltage evaluation value generation unit 700 includes an evaluation value calculation unit 710 and a filter 730.
  • the evaluation value calculation unit 710 is the same as any of the first to seventh configuration examples shown in FIGS. 9 to 15. Further, the abnormal value removing unit 720 shown in FIG. 16 can be appropriately arranged on the input side of the evaluation value calculating unit 710.
  • the filter 730 is designed to have predetermined characteristics.
  • the filter 730 is configured to have a characteristic of averaging the output values of the evaluation value calculation unit 710 that is sequentially generated in order to remove the change in a short time.
  • the filter 730 can be configured by a low-pass filter such as a first-order lag system or a filter that calculates a moving average value or an integrated average value.
  • the filter 730 may be configured to have a characteristic of extracting the change in the output value sequentially output from the evaluation value calculation unit 710 in order to extract the change in a short time.
  • the filter 730 can be configured by a low-frequency cutoff (high-frequency passage) filter, a pseudo-differential filter, or the like.
  • the voltage evaluation value generation unit 700 outputs the output value of the evaluation value calculation unit 710 processed by the filter 730 to the voltage macro control unit 610 as the voltage evaluation value Vcg.
  • the evaluation value calculation unit 710 by combining the evaluation value calculation unit 710 according to the first to fifth configuration examples shown in FIGS. 9 to 13 and the filter 730 having an averaging characteristic, the influence of the ripple component of the capacitor voltage Vc is removed.
  • the voltage evaluation value Vcg can be generated. This makes it possible to stabilize the control by the voltage macro control unit 610.
  • the combination of the evaluation value calculation unit 710 according to the sixth and seventh configuration examples shown in FIGS. 14 and 15 and the filter 730 having a characteristic of extracting the change depends on the current behavior or the power behavior.
  • the voltage evaluation value Vcg can be generated by quickly reflecting the change in the capacitor voltage Vc. Thereby, the responsiveness of the control by the voltage macro control unit 610 can be enhanced.
  • FIG. 19 is a block diagram illustrating the configuration of the voltage evaluation unit according to the fourth embodiment.
  • the voltage evaluation value generation unit 700 has M sets of the evaluation value calculation unit 710 and the filter 730 described in the third embodiment (M: a natural number of 2 or more).
  • M a natural number of 2 or more.
  • a gain multiplication unit 740 and an addition unit 745 are further provided.
  • Each of the evaluation value calculation units 710 is the same as any of the first to seventh configuration examples shown in FIGS. 9 to 15 as in the third embodiment. Further, the abnormal value removing unit 720 shown in FIG. 16 can be appropriately arranged on the input side of the evaluation value calculating unit 710.
  • the filter 730 has predetermined characteristics as in the third embodiment, and passes the output value of the evaluation value calculation unit 710.
  • the characteristics of each of the plurality of filters 730 may be different from each other, or may be common to at least some of the filters 730.
  • Each of the gains k1 to kmM is set within the range of 0 or more and 1.0 or less.
  • the addition unit 745 adds M output values from the gain multiplication unit 740.
  • the voltage evaluation value generation unit 700 outputs the output value of the addition unit 745 to the voltage macro control unit 610 as the voltage evaluation value Vcg.
  • the voltage evaluation value Vcg is appropriately set by adjusting the weighting by the gain ki.
  • FIG. 20 shows a block diagram illustrating a specific example of the voltage evaluation unit according to the fourth embodiment.
  • the voltage evaluation value generation unit 700 includes the evaluation value calculation unit 710 shown in FIG. 11, the capacitor voltage estimation unit 717 shown in FIG. 14, and the filters 730a and 730b. , The gain multiplication units 740a and 740b, and the addition unit 745 are provided.
  • the evaluation value calculation unit 710 outputs (Vcmax + Vcmin) / 2 in the same group (phase or arm) as described with reference to FIG.
  • the capacitor voltage estimation unit 717 outputs a capacitor voltage estimate estimated from the arm current Iarm in the same group (phase or arm).
  • the filter 730a is configured to have a characteristic of averaging the output values of the evaluation value calculation unit 710 that is sequentially generated.
  • the filter 730a can be composed of a low-pass filter such as a first-order lag system, a filter for calculating a moving average value or an integrated average value, or the like.
  • the filter 730b is configured to have a characteristic of extracting changes in the capacitor voltage estimation values sequentially output from the capacitor voltage estimation unit 717.
  • the filter 730b can be configured by a low frequency cutoff (high frequency passage) filter, a pseudo differential filter, or the like.
  • the gain multiplication unit 740a outputs a multiplication value of the gain ka with respect to the output value of the filter 730a.
  • the gain multiplication unit 740b outputs a multiplication value of the gain kb with respect to the output value of the filter 730b.
  • Each of the gains ka and kb is set within the range of 0 or more and 1.0 or less.
  • the addition unit 745 adds the output values of the gain multiplication units 740a and 740b.
  • the voltage evaluation value generation unit 700 outputs the output value of the addition unit 745 to the voltage macro control unit 610 as the voltage evaluation value Vcg.
  • the evaluation value calculation unit 710 corresponds to an embodiment of the “first evaluation value calculation unit”
  • the capacitor voltage estimation unit 717 is an embodiment of the “second evaluation value calculation unit”.
  • the filter 730a corresponds to an embodiment of the "first filter”
  • the filter 730b corresponds to an embodiment of the "second filter”.
  • the gain ka corresponds to the "first gain”
  • the gain kb corresponds to the "second gain”.
  • the value calculated by the evaluation value calculation unit 710 (FIG. 11) based on the detection of the capacitor voltage Vc is passed through a filter 730a (low-pass filter) to eliminate the influence of the ripple voltage. To do.
  • a filter 730a low-pass filter
  • the voltage evaluation value Vcg is generated so as to suppress the influence of ripple fluctuation and promptly reflect the voltage change due to the arm current Iarm. can do. As a result, it is possible to improve the stability and responsiveness of the control by the voltage macro control unit 610.
  • the control for generating the value Izref or the circulation control command value Vzp is illustrated, it is confirmed that the control using the voltage evaluation value Vcg is not limited to such an example. That is, in the above-mentioned control of the average value of the capacitor voltage Vc in all the converter cells 7 or a plurality of converter cells 7 for each group, the voltage evaluation value Vcg described in the present embodiment is controlled. It can be a target value.
  • the circulation control command value Vzp for controlling the excess or deficiency of the stored energy between the converter cells 7 is set to the arm voltage command values krefp and kreffn in the command distribution unit 606.
  • the control to be reflected was explained.
  • the control by the circulation control command value Vzp is not limited to the example of FIG.
  • FIG. 21 is a block diagram illustrating another configuration example of the individual cell control unit.
  • the individual cell control unit 202 according to the modification is different in that the circulation control command value Vzp of FIG. 5 is input to the carrier generator 203 as compared with the configuration of FIG.
  • the circulation control command value Vzp is not input to the command distribution unit 606, and the command distribution unit 606 does not reflect the circulation control command value Vzp and the arm voltage command value.
  • Generate kreff and kreffn are examples of the individual cell control unit.
  • the circulation control command value Vzp is generated using the voltage evaluation value Vcg (total voltage evaluation value Vcgal and voltage evaluation value Vcgr for each group), and is generated in the same group (each phase leg circuit or each phase leg circuit or. A common value is input to each individual cell control unit 202 of the plurality of converter cells 7 belonging to each arm).
  • the function of the individual voltage control unit 205 is the same as that of FIG. 7.
  • the carrier generator 203 generates the carrier signal CS by modulating the carrier signal for phase shift PWM control according to the reference phase ⁇ i, which is the same as in FIG. 5, according to the circulation control command value Vzp.
  • the gate signal generation unit 207 generates a gate signal ga using the PMW modulation signal Spwm according to the comparison between the carrier signal CS from the carrier generator 203 and the cell voltage command value krefc, as described with reference to FIG. ..
  • the carrier signal CS is modulated according to the circulation control command value Vzp
  • the pulse width of the PMW modulation signal Spwm (that is, the gate signal ga) is circulated as described with reference to FIGS. 22 and 23.
  • the difference between the circulating current Iz and the circulating current command value Izref in FIG. 5 is controlled to be smaller.
  • FIG. 22 shows a conceptual waveform diagram illustrating baseline modulation as a first example of carrier signal modulation.
  • FIG. 23 shows a conceptual waveform diagram illustrating frequency modulation as a second example of carrier signal modulation.
  • the modulation method of the carrier signal CS is not limited to these methods.
  • the pulse width of the PMW modulation signal Spwm (that is, the gate signal ga) finally generated changes according to the circulation voltage command value (for example, the larger the circulation control command value Vpz, the wider the pulse width of the PMW modulation signal Spwm). Any modulation method can be applied as long as it can be controlled so as to be.
  • the baseline BL which is the reference potential of the triangular wave carrier signal CS similar to that in FIG. 8, changes according to the circulation control command value Vpz.
  • the waveform of the arm voltage command value kref is the same between FIGS. 8 and 22.
  • the signal waveform is exaggerated for the sake of explanation, and does not show the actual signal waveform as it is.
  • the PMW modulation signal Spwm in FIG. 22 has a baseline BL that changes according to the circulation control command value Vpz, so that it is understood that the pulse width changes according to the change in the baseline BL.
  • the lower the potential of the baseline BL the larger the pulse width of the PMW modulation signal Spwm, while the higher the potential of the baseline BL, the smaller the pulse width of the PMW modulation signal Spwm. ..
  • the pulse width of the PMW modulation signal Spwm can be changed according to the circulation control command value Vpz also by the baseline modulation of the carrier signal CS.
  • the frequency of the carrier signal CS changes according to the circulation control command value Vpz.
  • a sawtooth pulse waveform is used as the carrier signal CS.
  • the waveform of each single pulse constituting the carrier signal CS is the same, but its generation frequency (that is, the frequency of the carrier signal CS) changes according to the circulation control command value Vpz.
  • the circulation control command value Vpz the higher the frequency of the carrier signal CS, and as a result, the pulse width of the PMW modulation signal Spwm (gate signal ga) becomes smaller.
  • the larger the circulation control command value Vpz the lower the frequency of the carrier signal CS, and as a result, the pulse width of the PMW modulation signal Spwm (gate signal ga) becomes larger. In this way, the pulse width of the PMW modulation signal Spwm can be changed according to the circulation control command value Vpz also by the frequency modulation of the carrier signal CS.
  • the excess or deficiency of the stored energy between the converter cells 7 is controlled according to the circulation control command value Vzp generated by using the voltage evaluation value Vcg. be able to.
  • the circulating current is considerably smaller than the magnitude of the arm current. Therefore, as shown in FIG. 5, in the control that reflects the circulation control command value Vpz with respect to the arm voltage command value kref, it is affected by the number of quantization bits. , There is a concern that the change in the circulation control command value Vpz cannot be sufficiently reflected in the arm voltage command value kref. Compared with this, the control by carrier signal modulation can be expected to improve the control accuracy of the circulating current.
  • the power converter 2 has a so-called double star type configuration, and is mainly used as an AC / DC converter for HVDC (High Voltage Direct Current) power transmission.
  • HVDC High Voltage Direct Current
  • the control of the power converter described in the above embodiment can be applied to power converters having other configurations.
  • control described in the present embodiment can be applied to the power converter 2 having a configuration called a single delta type.
  • FIG. 25 it is possible to apply the control described in the present embodiment to the power converter 2 having a configuration called a single star type. It is known that the configuration of the power converter 2 shown in FIGS. 24 and 25 is mainly applied to the static power compensator.

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Abstract

電圧評価値生成部（７００）は、電力変換器を構成する全ての変換器セルの蓄電要素の電圧（Ｖｃ）の検出値を受けて、全ての検出値の平均値とは異なる、全変換器セルの各蓄電素子の電圧評価値（Ｖｃｇ）を生成する。更に、電圧評価値生成部（７００）は、全ての変換器セルを予め区分した複数のグループの各々に含まれる複数個の変換器セルでの各蓄電素子の電圧評価値（Ｖｃｇ）を、当該複数個の変換器セルでの蓄電素子の電圧（Ｖｃ）の検出値の平均値を用いずに生成する。電圧マクロ制御部（６１０）は、電圧評価値（Ｖｃｇ）を用いて、全ての変換器セル、及び、各グループの変換器セルの蓄積エネルギの過不足を制御するための、少なくとも同一グループの複数の変換器セルに対して共通に設定される制御値（Ｉｚｒｅｆ）を算出する。

Description

電力変換装置
　本発明は、電力変換装置に関する。
　電力系統に設置される大容量の電力変換装置として、複数の単位変換器（以下、「変換器セル」と称する）がカスケードに接続されるモジュラーマルチレベル変換器（ＭＭＣ：Modular　Multilevel　Converter）が知られている。通常、変換器セルは、複数のスイッチング素子と蓄電素子（代表的には、キャパシタ）とを備える。
　モジュラーマルチレベル変換器では、所望の制御出力を得るためには、個々の変換器セルの蓄電素子の電圧（キャパシタ電圧）を目標値近辺に維持する必要がある。キャパシタ電圧が当該目標値から外れると、変換器セルの出力電圧が指令通りとならないことで、意図しない循環電流の発生等によって制御特性が悪化することが懸念される。著しい場合には、いずれかの変換器セルにおいて、キャパシタ電圧が過電圧（ＯＶ）保護又は低電圧（ＵＶ）保護のレベルまで過上昇又は過低下することで、ＭＭＣの動作が停止される虞がある。
　通常、キャパシタ電圧は、個別の変換器セル毎のキャパシタ電圧制御（以下、「個別制御」とも称する）に加えて、ＭＭＣ内での変換器セル全体での制御（以下、「全電圧制御」とも称する）、及び、一定のグループ（例えば、アーム、又は、相）の間でのバランス制御によって、多階層で制御されることが一般的である。
　例えば、特許第４９９９９３０号公報（特許文献１）には、複数のサブモジュール（変換器セル）がカスケード接続された複数の相モジュールを有する電力変換装置において、全サブモジュールのキャパシタ電圧の平均値（全体平均値）、及び、各相モジュール内でのキャパシタ電圧の平均値（相毎平均値）を用いた制御が記載される。具体的には、全体平均値を相数で除算した基準値と、相毎平均値との偏差を縮小するフィードバック制御によって、相間での貯蔵されたエネルギの不均一を抑制する制御が行われる。
特許第４９９９９３０号公報
　上述した、全電圧制御、及び、グループ間でのバランス制御は、電力変換器全体、及び、一定グループ内でのキャパシタでの蓄積エネルギの過不足を抑制するものである。このため、変換器セルの全体又は一定グループ内の複数の変換器セルに対して共通に、当該過不足の制御値が反映されることになる。
　特許文献１では、変換器セルの全体又は一定グループ内の複数の変換器セルの蓄積エネリグの評価値として、複数の変換器セルのキャパシタ電圧の平均値を用いることが記載されている。
　しかしながら、単純な平均値に基づく評価値では、当該複数の変換器セル内で充電又は放電の度合いが大きい変換器セルの情報が当該評価値に反映されないことで、ＯＶ保護又はＵＶ保護を回避する面からの制御性が不十分となることが懸念される。或いは、キャパシタ電圧の変化は、実際に蓄積エネルギの過不足が生じた結果として生じるので、キャパシタ電圧の検出値のみに依存して評価値を求めると、当該過不足の検出遅れにより、制御性が低下することも懸念される。
　本発明はこのような問題点を解決するためになされたものであって、本発明の目的は、複数の変換器セルを単位として蓄積エネルギを制御するための、当該複数の変換器セルのキャパシタ電圧の評価値を適切に算出することによって、電力変換装置の制御性を向上することである。
　本発明のある局面では、電力変換装置は、電力変換器と、電力変換器を制御する制御装置とを備える。電力変換器は、互いにカスケード接続された複数の変換器セルを有するアームを少なくとも１つ含む。複数の変換器セルの各々は、一対の入出力端子と、複数のスイッチング素子と、蓄電素子と、蓄電素子の電圧を検出する電圧検出器とを有する。蓄電素子は、数のスイッチング素子を介して入出力端子と電気的に接続される。制御装置は、電圧マクロ制御部と、電圧評価値生成部とを含む。電圧マクロ制御部は、電力変換器を構成する全ての変換器セルによる蓄電素子の蓄積エネルギの過不足、及び、全ての変換器セルを予め区分した複数のグループの各々に含まれる複数個の変換器セルによる蓄電素子の蓄積エネルギの過不足の少なくとも一方を制御する。電圧評価値生成部とを含み、全ての変換器セルについての、それぞれの蓄電素子の電圧検出値の平均値とは異なる各蓄電素子の電圧評価値、及び、グループ毎の複数個の変換器セルについての、それぞれの蓄電素子の電圧検出値の平均値とは異なる各蓄電素子の電圧評価値の少なくとも一方を算出する。特に、電圧マクロ制御部は、蓄積エネルギの過不足を制御するための、少なくとも複数個の変換器セルに対して共通に設定される制御値を、電圧評価値生成部からの電圧評価値に基づいて算出する。
　本発明によれば、複数の変換器セルを単位として蓄積エネルギを制御するための、当該複数の変換器セルのキャパシタ電圧の評価値を、単純な平均値と異なる手法で適切に算出することによって、電力変換装置の制御性を向上することができる。
本実施の形態に係る電力変換装置の概略構成図である。 図１に示された電力変換器を構成する変換器セルの構成例を示す回路図である。 図１に示された制御装置の内部構成を説明する機能ブロック図である。 図１に示された制御装置のハードウェア構成例を示すブロック図である。 図３に示された基本制御部の構成例を説明するブロック図である。 図３に示されたアーム制御部の構成例を示すブロック部である。 図６に示された個別セル制御部の構成例を示すブロック図である。 図７に示されたゲート信号生成部によるＰＷＭ変調を説明するための概念的な波形図である。 実施の形態１に係る電圧評価部の第１の構成例を説明するブロック図である。 実施の形態１に係る電圧評価部の第２の構成例を説明するブロック図である。 実施の形態１に係る電圧評価部の第３の構成例を説明するブロック図である。 実施の形態１に係る電圧評価部の第４の構成例を説明するブロック図である。 実施の形態１に係る電圧評価部の第５の構成例を説明するブロック図である。 実施の形態１に係る電圧評価部の第６の構成例を説明するブロック図である。 実施の形態１に係る電圧評価部の第７の構成例を説明するブロック図である。 実施の形態１の変形例に係る電圧評価部の構成例を説明するブロック図である。 実施の形態２に係る電圧評価部の構成例を説明するブロック図である。 実施の形態３に係る電圧評価部の構成例を説明するブロック図である。 実施の形態４に係る電圧評価部の構成を説明するブロック図である。 実施の形態４に係る電圧評価部の具体例を説明するブロック図である。 個別セル制御部の他の構成例を説明するブロック図である。 キャリア信号変調の第１の例を説明する概念的な波形図である。 キャリア信号変調の第２の例を説明する概念的な波形図である。 電力変換装置の構成の第１の変形例を説明する回路図である。 電力変換装置の構成の第２の変形例を説明する回路図である。
　以下に、本発明の実施の形態について、図面を参照して詳細に説明する。なお、以下では、図中の同一又は相当部分には同一符号を付して、その説明は原則的に繰返さないものとする。
　実施の形態１．
　（電力変換装置の全体構成）
　図１は、本実施の形態に係る電力変換装置１の概略構成図である。
　図１を参照して、電力変換装置１は、互いに直列接続された複数の変換器セルを含むモジュラーマルチレベル変換器によって構成されている。尚、「変換器セル」は、「サブモジュール」、ＳＭ、又は「単位変換器」とも呼ばれる。電力変換装置１は、直流回路１４と交流回路１２との間で電力変換を行なう。電力変換装置１は、電力変換器２と、制御装置３とを含む。
　電力変換器２は、正極直流端子（即ち、高電位側直流端子）Ｎｐと、負極直流端子（即ち、低電位側直流端子）Ｎｎとの間に互いに並列に接続された複数のレグ回路４ｕ，４ｖ，４ｗ（総称する場合又は任意のものを示す場合、レグ回路４と記載する）を含む。
　レグ回路４は、交流を構成する複数相の各々に設けられる。レグ回路４は、交流回路１２と直流回路１４との間に接続され、両回路間で電力変換を行なう。図１には、交流回路１２が３相交流系統の場合が示され、Ｕ相、Ｖ相、Ｗ相にそれぞれ対応して３個のレグ回路４ｕ，４ｖ，４ｗが設けられている。
　レグ回路４ｕ，４ｖ，４ｗにそれぞれ設けられた交流入力端子Ｎｕ，Ｎｖ，Ｎｗは、変圧器１３を介して交流回路１２に接続される。交流回路１２は、例えば、交流電源などを含む交流電力系統である。図１では、図解を容易にするために、交流入力端子Ｎｖ，Ｎｗと変圧器１３との接続は図示していない。
　各レグ回路４に共通に接続された高電位側直流端子Ｎｐ及び低電位側直流端子Ｎｎは、直流回路１４に接続される。直流回路１４は、例えば、直流送電網などを含む直流電力系統又は他の電力変換装置の直流端子である。後者の場合、２台の電力変換装置を連結することによって定格周波数などが異なる交流電力系統間を接続するためのＢＴＢ（Back　To　Back）システムが構成される。
　図１の変圧器１３を用いる代わりに、連系リアクトルを介して交流回路１２に接続する構成としてもよい。更に、交流入力端子Ｎｕ，Ｎｖ，Ｎｗに代えてレグ回路４ｕ，４ｖ，４ｗにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路４ｕ，４ｖ，４ｗが変圧器１３又は連系リアクトルに交流的に接続するようにしてもよい。この場合、一次巻線を下記のリアクトル８Ａ，８Ｂとしてもよい。即ち、レグ回路４は、交流入力端子Ｎｕ，Ｎｖ，Ｎｗ又は上記の一次巻線など、各レグ回路４ｕ，４ｖ，４ｗに設けられた接続部を介して電気的に（すなわち直流的又は交流的に）交流回路１２と接続される。
　レグ回路４ｕは、高電位側直流端子Ｎｐから交流入力端子Ｎｕまでの上アーム５と、低電位側直流端子Ｎｎから交流入力端子Ｎｕまでの下アーム６とを含む。上アーム５及び下アーム６の接続点である交流入力端子Ｎｕは、変圧器１３と接続される。高電位側直流端子Ｎｐ及び低電位側直流端子Ｎｎは、直流回路１４に接続される。レグ回路４ｖ，４ｗについても同様の構成を有するので、以下、レグ回路４ｕの構成について代表的に説明する。
　上アーム５は、カスケード接続された複数の変換器セル７と、リアクトル８Ａとを含む。複数の変換器セル７及びリアクトル８Ａは、直列に接続されている。同様に、下アーム６は、カスケード接続された複数の変換器セル７と、リアクトル８Ｂとを含む。複数の変換器セル７及びリアクトル８Ｂは、直列に接続されている。以下の説明では、上アーム５及び下アーム６の各々に含まれる変換器セル７の数をＮｃｅｌｌとする。但し、Ｎｃｅｌｌ≧２とする。
　リアクトル８Ａが挿入される位置は、レグ回路４ｕの上アーム５のいずれの位置であってもよく、リアクトル８Ｂが挿入される位置は、レグ回路４ｕの下アーム６のいずれの位置であってもよい。リアクトル８Ａ，８Ｂはそれぞれ複数個設けられてもよい。各リアクトルのインダクタンス値は互いに異なっていてもよい。更に、上アーム５のリアクトル８Ａのみ、もしくは、下アーム６のリアクトル８Ｂのみを設けてもよい。又、変圧器結線を工夫して、直流分電流の磁束を打ち消すとともに、交流分電流に対して変圧器の漏れリアクタンスが作用することでリアクトルの代替としてもよい。リアクトル８Ａ，８Ｂを設けることにより、交流回路１２又は直流回路１４等の事故時における事故電流が急激な増大を抑制することができる。
　電力変換装置１は、更に、制御に使用される電気量（電流、電圧など）を計測する各検出器として、交流電圧検出器１０と、交流電流検出器１６と、直流電圧検出器１１Ａ，１１Ｂと、各レグ回路４に設けられたアーム電流検出器９Ａ，９Ｂとを含む。これらの検出器によって検出された信号は、制御装置３に入力される。
　尚、図１では図解を容易にするために、各検出器から制御装置３に入力される信号の信号線と、制御装置３及び各変換器セル７間で入出力される信号の信号線とは、一部まとめて記載されているが、実際には検出器ごと及び変換器セル７ごとに設けられている。各変換器セル７と制御装置３との間の信号線は、送信用と受信用とが別個に設けられていてもよい。信号線は、例えば光ファイバによって構成される。
　次に、各検出器について具体的に説明する。
　交流電圧検出器１０は、交流回路１２のＵ相の交流電圧Ｖａｃｕ、Ｖ相の交流電圧Ｖａｃｖ、及び、Ｗ相の交流電圧Ｖａｃｗを検出する。以下の説明では、Ｖａｃｕ、Ｖａｃｖ、及び、Ｖａｃｗを総称してＶａｃとも記載する。
　交流電流検出器１６は、交流回路１２のＵ相の交流電流Ｉａｃｕ、Ｖ相の交流電流Ｉａｃｖ、及び、Ｗ相の交流電流Ｉａｃｗを検出する。以下の説明では、Ｉａｃｕ、Ｉａｃｖ、及びＩａｃｗを総称してＩａｃとも記載する。
　直流電圧検出器１１Ａは、直流回路１４に接続された高電位側直流端子Ｎｐの直流電圧Ｖｄｃｐを検出する。直流電圧検出器１１Ｂは、直流回路１４に接続された低電位側直流端子Ｎｎの直流電圧Ｖｄｃｎを検出する。直流電圧Ｖｄｃｐと直流電圧Ｖｄｃｎとの差を直流電圧Ｖｄｃとする。直流電圧検出器１７は、高電位側直流端子Ｎｐ又は低電位側直流端子Ｎｎを流れる直流電流Ｉｄｃを検出する。
　Ｕ相用のレグ回路４ｕに設けられたアーム電流検出器９Ａ及び９Ｂは、上アーム５に流れる上アーム電流Ｉｐｕ、及び、下アーム６に流れる下アーム電流Ｉｎｕをそれぞれ検出する。Ｖ相用のレグ回路４ｖに設けられたアーム電流検出器９Ａ及び９Ｂは、上アーム電流Ｉｐｖ及び下アーム電流Ｉｎｖをそれぞれ検出する。Ｗ相用のレグ回路４ｗに設けられたアーム電流検出器９Ａ及び９Ｂは、上アーム電流Ｉｐｗ及び下アーム電流Ｉｎｗをそれぞれ検出する。以下の説明では、上アーム電流Ｉｐｕ、Ｉｐｖ、Ｉｐｗを総称して上アーム電流Ｉａｒｍｐとも記載し、下アーム電流Ｉｎｕ、Ｉｎｖ、Ｉｎｗを総称して下アーム電流Ｉａｒｍｎとも記載し、上アーム電流Ｉａｒｍｐと下アーム電流Ｉａｒｍｎとを総称してＩａｒｍとも記載する。
　（変換器セルの構成例）
　図２（ａ）及び図２（ｂ）は、電力変換器２を構成する変換器セル７の構成例を示す回路図である。
　図２（ａ）に示す変換器セル７は、ハーフブリッジ構成と呼ばれる回路構成を有する。この変換器セル７は、２つのスイッチング素子３１ｐ及び３１ｎを直列接続して形成した直列体と、蓄電素子３２と、電圧検出器３３と、入出力端子Ｐ１，Ｐ２とを備える。スイッチング素子３１ｐ及び３１ｎの直列体と蓄電素子３２とは並列接続される。電圧検出器３３は、蓄電素子３２の両端の電圧Ｖｃを検出する。
　スイッチング素子３１ｎの両端子は、入出力端子Ｐ１，Ｐ２とそれぞれ接続される。変換器セル７は、スイッチング素子３１ｐ，３１ｎのスイッチング動作により、蓄電素子３２の電圧Ｖｃ又は零電圧を、入出力端子Ｐ１及びＰ２の間に出力する。スイッチング素子３１ｐがオン、かつスイッチング素子３１ｎがオフとなったときに、変換器セル７からは、蓄電素子３２の電圧Ｖｃが出力される。スイッチング素子３１ｐがオフ、かつスイッチング素子３１ｎがオンとなったときに、変換器セル７は、零電圧を出力する。
　図２（ｂ）に示す変換器セル７は、フルブリッジ構成と呼ばれる回路構成を有する。この変換器セル７は、２つのスイッチング素子３１ｐ１及び３１ｎ１を直列接続して形成された第１の直列体と、２つスイッチング素子３１ｐ２及び３１ｎ２を直列接続して形成された第２の直列体と、蓄電素子３２と、電圧検出器３３と、入出力端子Ｐ１，Ｐ２とを備える。第１の直列体と、第２の直列体と、蓄電素子３２とが並列接続される。電圧検出器３３は、蓄電素子３２の両端の電圧Ｖｃを検出する。
　スイッチング素子３１ｐ１及びスイッチング素子３１ｎ１の中点は、入出力端子Ｐ１と接続される。同様に、スイッチング素子３１ｐ２及びスイッチング素子３１ｎ２の中点は、入出力端子Ｐ２と接続される。変換器セル７は、スイッチング素子３１ｐ１，３１ｎ１，３１ｐ２，３１ｎ２のスイッチング動作により、蓄電素子３２の電圧Ｖｃ、－Ｖｃ、又は零電圧を、入出力端子Ｐ１及びＰ２の間に出力する。
　図２（ａ）及び図２（ｂ）において、スイッチング素子３１ｐ，３１ｎ，３１ｐ１，３１ｎ１，３１ｐ２，３１ｎ２は、例えば、ＩＧＢＴ（Insulated　Gate　Bipolar　Transistor）、ＧＣＴ（Gate　Commutated　Turn-off）サイリスタなどの自己消弧型の半導体スイッチング素子にＦＷＤ（Freewheeling　Diode）が逆並列に接続されて構成される。
　図２（ａ）及び図２（ｂ）において、蓄電素子３２には、フィルムコンデンサなどのキャパシタが主に用いられる。蓄電素子３２は、以降の説明では、キャパシタと呼称することもある。以下では、蓄電素子３２の電圧Ｖｃをキャパシタ電圧Ｖｃとも称する。
　図１に示されるように、変換器セル７はカスケード接続されている。図２（ａ）及び図２（ｂ）の各々において、上アーム５に配置された変換器セル７では、入出力端子Ｐ１は、隣の変換器セル７の入出力端子Ｐ２又は高電位側直流端子Ｎｐと接続され、入出力端子Ｐ２は、隣の変換器セル７の入出力端子Ｐ１又は交流入力端子Ｎｕと接続される。同様に、下アーム６に配置された変換器セル７では、入出力端子Ｐ１は、隣の変換器セル７の入出力端子Ｐ２又は交流入力端子Ｎｕと接続され、入出力端子Ｐ２は、隣の変換器セル７の入出力端子Ｐ１又は低電位側直流端子Ｎｎと接続される。
　以降では、変換器セル７を図２（ａ）に示すハーフブリッジセルの構成とし、スイッチング素子として半導体スイッチング素子、蓄電素子としてキャパシタを用いた場合を例に説明する。但し、電力変換器２を構成する変換器セル７を図２（ｂ）に示すフルブリッジ構成とすることも可能である。又、上記で例示した構成以外の変換器セル、例えば、クランプトダブルセルと呼ばれる回路構成などを適用した変換器セルを用いてもよく、スイッチング素子及び蓄電素子も上記の例示に限定されるものではない。
　（制御装置）
　図３は、図１に示された制御装置３の内部構成を説明する機能ブロック図である。
　図３を参照して、制御装置３は、各変換器セル７のスイッチング素子３１ｐ，３１ｎのオン、オフを制御するためのスイッチング制御部５０１を備える。
　スイッチング制御部５０１は、Ｕ相基本制御部５０２Ｕと、Ｕ相上アーム制御部５０３ＵＰと、Ｕ相下アーム制御部５０３ＵＮと、Ｖ相基本制御部５０２Ｖと、Ｖ相上アーム制御部５０３ＶＰと、Ｖ相下アーム制御部５０３ＶＮと、Ｗ相基本制御部５０２Ｗと、Ｗ相上アーム制御部５０３ＷＰと、Ｗ相下アーム制御部５０３ＷＮとを含む。
　以下の説明では、Ｕ相基本制御部５０２Ｕ、Ｖ相基本制御部５０２Ｖ、及び、Ｗ相基本制御部５０２Ｗを総称して基本制御部５０２とも記載する。同様に、Ｕ相上アーム制御部５０３ＵＰ、Ｕ相下アーム制御部５０３ＵＮ、Ｖ相上アーム制御部５０３ＶＰ、Ｖ相下アーム制御部５０３ＶＮ、Ｗ相上アーム制御部５０３ＷＰ、及び、Ｗ相下アーム制御部５０３ＷＮを総称してアーム制御部５０３とも記載する。
　図４には、制御装置のハードウェア構成例が示される。図４には、コンピュータによって制御装置３を構成する例が示される。
　図４を参照して、制御装置３は、１つ以上の入力変換器７０と、１つ以上のサンプルホールド（Ｓ／Ｈ）回路７１と、マルチプレクサ（ＭＵＸ）７２と、Ａ／Ｄ変換器７３とを含む。更に、制御装置３は、１つ以上のＣＰＵ（Central　Processing　Unit）７４と、ＲＡＭ（Random　Access　Memory）７５と、ＲＯＭ（Read　Only　Memory）７６とを含む。更に、制御装置３は、１つ以上の入出力インターフェイス７７と、補助記憶装置７８と、上記の構成要素間を相互に接続するバス７９を含む。
　入力変換器７０は、入力チャンネルごとに補助変成器（図示せず）を有する。各補助変成器は、図１の各電気量検出器による検出信号を、後続する信号処理に適した電圧レベルの信号に変換する。
　サンプルホールド回路７１は、入力変換器７０ごとに設けられる。サンプルホールド回路７１は、対応の入力変換器７０から受けた電気量を表す信号を規定のサンプリング周波数でサンプリングして保持する。
　マルチプレクサ７２は、複数のサンプルホールド回路７１に保持された信号を順次選択する。Ａ／Ｄ変換器７３は、マルチプレクサ７２によって選択された信号をデジタル値に変換する。なお、複数のＡ／Ｄ変換器７３を設けることによって、複数の入力チャンネルの検出信号に対して並列的にＡ／Ｄ変換を実行するようにしてもよい。
　ＣＰＵ７４は、制御装置３の全体を制御し、プログラムに従って演算処理を実行する。揮発性メモリとしてのＲＡＭ７５及び不揮発性メモリとしてのＲＯＭ７６は、ＣＰＵ７４の主記憶として用いられる。ＲＯＭ７６は、プログラム及び信号処理用の設定値などを収納する。補助記憶装置７８は、ＲＯＭ７６に比べて大容量の不揮発性メモリであり、プログラム及び電気量検出値のデータなどを格納する。
　入出力インターフェイス７７は、ＣＰＵ７４及び外部装置の間で通信する際のインターフェイス回路である。
　尚、図３の例とは異なり、制御装置３の少なくとも一部をＦＰＧＡ（Field　Programmable　Gate　Array）及び、ＡＳＩＣ（Application　Specific　Integrated　Circuit）等の回路を用いて構成することも可能である。即ち、図３に記載された各機能ブロックの機能は、図４に例示されたコンピュータをベースに構成することもできるし、その少なくとも一部をＦＰＧＡ及びＡＳＩＣなどの回路を用いて構成することができる。又、各機能ブロックの機能の少なくとも一部は、アナログ回路によって構成することも可能である。
　図５は、図３に示された基本制御部５０２の構成例を説明するブロック図である。
　図５を参照して、基本制御部５０２は、アーム電圧指令生成部６０１を含む。更に、制御装置３は、アーム電圧指令生成部６０１で用いられる電圧評価値Ｖｃｇを生成する電圧評価値生成部７００をさらに備える。
　アーム電圧指令生成部６０１は、上アームのアーム電圧指令値ｋｒｅｆｐと、下アームのアーム電圧指令値ｋｒｅｆｎとを算出する。以下の説明では、ｋｒｅｆｐとｋｒｅｆｎとを総称してｋｒｅｆと記載する。
　電圧評価値生成部７００は、各変換器セル７において電圧検出器３３によって検出されたキャパシタ電圧Ｖｃを受ける。電圧評価値生成部７００は、各変換器セル７のキャパシタ電圧Ｖｃから、電力変換器２の全ての変換器セル７のキャパシタ３２の蓄積エネルギの総和を評価するための全電圧評価値Ｖｃｇａｌｌと、予め定められたグループ毎での変換器セル７のキャパシタ３２の蓄積エネルギの総和を示すグループ毎電圧評価値Ｖｃｇｒとを生成する。
　例えば、グループ毎電圧評価値Ｖｃｇｒは、レグ回路４ｕ（Ｕ相）、４ｖ（Ｖ相）、及び、４ｗ（Ｗ相）のそれぞれに含まれる複数個（２×Ｎｅｃｌｌ個）の変換器セル７の蓄積エネルギの総和を評価するためのＵ相電圧評価値Ｖｃｇｕ、Ｖ相電圧評価値Ｖｃｇｖ、及び、Ｖ相電圧評価値Ｖｃｇｖを含む。或いは、グループ毎電圧評価値Ｖｃｇｒは、レグ回路４（Ｕ相，Ｖ相，Ｗ相）毎の電圧評価値に代えて、或いはこれに加えて、各レグ回路４について上アーム５及び下アーム６のそれぞれについて、各アームに含まれる複数個（Ｎｅｃｌｌ個）の変換器セル７の蓄積エネルギの総和を評価するためのグループ毎電圧評価値Ｖｃｇｒを含んでもよい。本実施の形態では、電圧評価値生成部７００によって生成される全電圧評価値Ｖｃｇａｌｌ及びグループ毎電圧評価値Ｖｃｇｒを、包括的に電圧評価値Ｖｃｇと表記する。
　特許文献１では、これらの電圧評価値Ｖｃｇは、電力変換器２の全ての変換器セル７のキャパシタ電圧Ｖｃの平均値、或いは、各グループ（各相レグ回路又は各アーム）に属する複数個の変換器セル７のキャパシタ電圧Ｖｃの平均値として求められている。本実施の形態では、平均値とは異なる評価値を算出して、蓄積エネルギが制御される。電圧評価値生成部７００の構成例については、後程、詳細に説明する。
　アーム電圧指令生成部６０１は、交流電流制御部６０３と、循環電流算出部６０４と、循環電流制御部６０５と、指令分配部６０６と、電圧マクロ制御部６１０とを含む。
　交流電流制御部６０３は、検出された交流電流Ｉａｃと設定された交流電流指令値Ｉａｃｒｅｆとの偏差が０になるように交流制御指令値Ｖｃｐを算出する。
　循環電流算出部６０４は、上アームのアーム電流Ｉａｒｍｐと、下アームのアーム電流Ｉａｒｍｐとに基づいて、１つのレグ回路４に流れる循環電流Ｉｚを計算する。循環電流は、複数のレグ回路４の間を循環する電流である。例えば、１つのレグ回路４に流れる循環電流Ｉｚは、以下の式（１）及び式（２）によって計算できる。
　Ｉｄｃ＝（Ｉｐｕ＋Ｉｐｖ＋Ｉｐｗ＋Ｉｎｕ＋Ｉｎｖ＋Ｉｎｗ）／２　　…（１）
　Ｉｚ＝（Ｉａｒｍｐ＋Ｉａｒｍｎ）／２－Ｉｄｃ／３　　…（２）
　電圧マクロ制御部６１０は、電圧評価値生成部７００によって生成された電圧評価値Ｖｃｇに基づいて、電力変換器２の全ての変換器セル７での蓄積エネルギの過不足、及び、グループ間（各相レグ回路間又はアーム間）での蓄積エネルギの不均衡を補償するように、循環電流指令値Ｉｚｒｅｆを生成する。
　例えば、電圧マクロ制御部６１０は、減算部６１１，６１３、全電圧制御部６１２、グループ間電圧制御部６１４、及び、加算部６１５を含む。
　減算部６１１は、電圧評価値生成部７００によって生成された全電圧評価値Ｖｃｇａｌｌを、全電圧指令値Ｖｃ＊から減算する。全電圧指令値Ｖｃ＊は、各変換器セル７におけるキャパシタ３２での蓄積エネルギの基準値に相当する、キャパシタ電圧Ｖｃの基準値である。全電圧制御部６１２は、減算部６１１によって算出された、全電圧指令値Ｖｃ＊に対する全電圧評価値Ｖｃｇａｌｌの偏差に対して演算を施すことによって、第１の電流指令値Ｉｚｒｅｆ１を生成する。第１の電流指令値Ｉｚｒｅｆ１は、各変換器セル７のキャパシタ電圧Ｖｃの全体レベルを、全電圧指令値Ｖｃ＊に制御することで、電力変換器２の全ての変換器セル７での蓄積エネルギの過不足を解消するための循環電流値に相当する。
　同様に、減算部６１３は、全電圧評価値Ｖｃｇａｌｌからグループ毎電圧評価値Ｖｃｇｒを減算する。例えば、基本制御部５０２がＵ相基本制御部５０２である場合には、減算部６１３には、グループ毎電圧評価値Ｖｃｇｒとして、Ｕ相電圧評価値Ｖｃｇｕが入力される。グループ間電圧制御部６１４は、減算部６１３によって算出された、全電圧評価値Ｖｃｇａｌｌに対するグループ毎電圧評価値Ｖｃｇｒ（Ｕ相電圧評価値Ｖｃｇｕ）の偏差に対して演算を施すことによって、第２の電流指令値Ｉｚｒｅｆ２を生成する。第２の電流指令値Ｉｚｒｅｆ２は、グループ間（ここでは、相毎のレグ回路間）で、変換器セル７のキャパシタ電圧Ｖｃのレベルを均一化して、グループ間での変換器セル７での蓄積エネルギの不均衡を解消するための循環電流値に相当する。
　例えば、全電圧制御部６１２及びグループ間電圧制御部６１４は、減算部６１１，６１３が算出した上記偏差に対して比例演算及び積分演算を行うＰＩ制御器として構成することもできるし、更に微分演算を行うＰＩＤ制御器として構成することもできる。或いは、一般的にフィードバック制御に用いられる他の制御器の構成を用いて、全電圧制御部６１２及びグループ間電圧制御部６１４を構成することも可能である。
　加算部６１５は、全電圧制御部６１２からの第１の電流指令値Ｉｚｒｅｆ１と、グループ間電圧制御部６１４からの第２の電流指令値Ｉｚｒｅｆ２とを加算して、循環電流指令値Ｉｚｒｅｆを生成する。
　循環電流制御部６０５は、循環電流算出部６０４によって算出された循環電流Ｉｚを、電圧マクロ制御部６１０によって設定された循環電流指令値Ｉｚｒｅｆに追従制御するための循環制御指令値Ｖｚｐを算出する。循環電流制御部６０５についても、循環電流指令値Ｉｚｒｅｆに対する循環電流Ｉｚの偏差に対して、ＰＩ制御又はＰＩＤ制御等を実行する制御器によって構成することが可能である。即ち、電圧評価値Ｖｃｇを用いる電圧マクロ制御部６１０は、循環電流を制御するマイナーループを構成することによって、全ての変換器セル７、又は、グループ毎の複数個の変換器セル７での蓄積エネルギの過不足を抑制する。
　指令分配部６０６は、交流制御指令値Ｖｃｐと、循環制御指令値Ｖｚｐと、直流電圧指令値Ｖｄｃｒｅｆと、中性点電圧Ｖｓｎと、交流電圧Ｖａｃとを受ける。電力変換器２の交流側が変圧器１３を介して交流回路１２に接続されているため、中性点電圧Ｖｓｎは、直流回路１４の直流電源の電圧により求めることができる。直流電圧指令値Ｖｄｃｒｅｆは、直流出力制御により与えられても、一定値でもよい。
　指令分配部６０６は、これらの入力に基づいて、上アーム及び下アームがそれぞれ出力分担する電圧を算出する。指令分配部６０６は、算出した電圧から上アーム又は下アーム内のインダクタンス成分による電圧降下分をそれぞれ差し引くことによって、上アームのアーム電圧指令値ｋｒｅｆｐ、及び、下アームのアーム電圧指令値ｋｒｅｆｎを決定する。
　決定された上アームのアーム電圧指令値ｋｒｅｆｐ、及び下アームのアーム電圧指令値ｋｒｅｆｎは、交流電流Ｉａｃを交流電流指令値Ｉａｃｒｅｆに追従させ、循環電流Ｉｚを循環電流指令値Ｉｚｒｅｆに追従させ、直流電圧Ｖｄｃを直流電圧指令値Ｖｄｃｒｅｆに追従させるとともに、交流電圧Ｖａｃをフィードフォワード制御する出力電圧指令となる。この様に、循環電流Ｉｚを循環電流指令値Ｉｚｒｅｆに追従させるための循環制御指令値Ｖｚｐは、アーム電圧指令値ｋｒｅｆｐ，ｋｒｅｆｎに反映されている。即ち、電圧マクロ制御部６１０によって算出される循環電流指令値Ｉｚｒｅｆ、又は、循環制御指令値Ｖｚｐは、同一アームに含まれるＮｃｅｌｌ個の変換器セル７に対して共通に設定される「制御値」の一実施例に相当する。
　基本制御部５０２は、上アームのアーム電流Ｉａｒｍｐと、下アームのアーム電流Ｉａｒｍｎと、上アームのアーム電圧指令値ｋｒｅｆｐと、下アームのアーム電圧指令値ｋｒｅｆｎとを出力する。
　図６は、アーム制御部５０３の構成例を説明するブロック図である。
　図６を参照して、アーム制御部５０３は、Ｎｃｅｌｌ個の個別セル制御部２０２を含む。
　個別セル制御部２０２は、対応する変換器セル７を個別に制御する。個別セル制御部２０２は、基本制御部５０２からアーム電圧指令値ｋｒｅｆ、アーム電流Ｉａｒｍ、及び、キャパシタ指令電圧値Ｖｃｒｅｆを受ける。
　個別セル制御部２０２は、対応する変換器セル７のゲート信号ｇａを生成して、対応する変換器セル７へ出力する。ゲート信号ｇａは、図２（ａ）の変換器セル７では、スイッチング素子３１ｐ及び３１ｎのオンオフを制御する信号である（ｎ＝２）。尚、変換器セル７が、図２（ｂ）のフルブリッジ構成である場合には、スイッチング素子３１ｐ１，３１ｎ１，３１ｐ２，３１ｎ２のそれぞれのゲート信号が生成される（ｎ＝４）。一方で、各変換器セル７の電圧検出器３３からの検出値（キャパシタ電圧Ｖｃ）は、図５に示された電圧評価値生成部７００へ送出される。
　図７は、図６に示された個別セル制御部２０２の構成例を示すブロック図である。
　図７を参照して、個別セル制御部２０２は、キャリア発生器２０３と、個別電圧制御部２０５と、加算器２０６と、ゲート信号生成部２０７とを有する。
　キャリア発生器２０３は、位相シフトＰＷＭ（Pulse　Width　Modulation）制御で用いられる、ある定められた周波数を有するキャリア信号ＣＳを生成する。位相シフトＰＷＭ制御とは、同一アーム（上アーム５又は下アーム６）を構成する複数（Ｎｃｅｌｌ個）の変換器セル７のそれぞれに対して出力されるＰＷＭ信号のタイミングを相互にずらすものである。
　これによって、各変換器セル７の出力電圧の合成電圧に含まれる高調波成分が削減されることが知られている。例えば、キャリア発生器２０３が、アーム制御部５０３から受信した共通の基準位相θｉに基づいて、上記Ｎｃｅｌｌ個の変換器セル７の間で相互に位相のずれたキャリア信号ＣＳを生成する。
　個別電圧制御部２０５には、電圧指令値Ｖｃｅｌｌ＊と、対応する変換器セル７のキャパシタ電圧Ｖｃと、対応する変換器セル７が属するアームのアーム電流とを受ける。電圧指令値Ｖｃｅｌｌ＊は、図５の全電圧制御部６１２の電圧指令値Ｖｃ＊と共通の値（固定値）に設定することができる。或いは、同一アーム内でのキャパシタ電圧Ｖｃを均一化するために、電圧指令値Ｖｃｅｌｌ＊は、同一アームに含まれるＮｃｅｌｌ個の変換器セル７のキャパシタ電圧の平均値に設定されてもよい。
　個別電圧制御部２０５は、電圧指令値Ｖｃｅｌｌ＊に対するキャパシタ電圧Ｖｃの偏差に演算を施して、個別電圧制御のための制御出力ｄｋｒｅｆｃを算出する。個別電圧制御部２０５についても、ＰＩ制御又はＰＩＤ制御等を実行する制御器によって構成することが可能である。又、上記制御器による演算値に対して、アーム電流Ｉａｒｍの極性に応じて、「＋１」又は「－１」を乗算することによって、上記偏差を解消する方向にキャパシタ３２を充放電するための制御出力ｄｋｒｅｆｃが算出される。
　加算器２０６は、基本制御部５０２からのアーム電圧指令値ｋｒｅｆと、個別電圧制御部２０５の制御出力ｄｋｒｅｆとを加算することによって、セル電圧指令値ｋｒｅｆｃを出力する。
　ゲート信号生成部２０７は、キャリア発生器２０３からのキャリア信号ＣＳによって、セル電圧指令値ｋｒｅｆｃをＰＷＭ変調することでゲート信号ｇａを生成する。
　図８は、図７に示されたゲート信号生成部によるＰＷＭ変調制御を説明するための概念的な波形図である。尚、図８に示された信号波形は説明のために誇張したものであり、実際の信号波形をそのまま示したものではない。
　図８を参照して、セル電圧指令値ｋｒｅｆｃは、代表的には三角波で構成されるキャリア信号ＣＳと、電圧比較される。セル電圧指令値ｋｒｅｆｃの電圧が、キャリア信号ＣＳの電圧よりも高いときには、ＰＷＭ変調信号Ｓｐｗｍはハイレベル（Ｈレベル）に設定される。反対に、キャリア信号ＣＳの電圧がセル電圧指令値ｋｒｅｆｃの電圧よりも高いときには、ＰＷＭ変調信号Ｓｐｗｍはローレベル（Ｌレベル）に設定される。
　例えば、ＰＷＭ変調信号ＳｐｗｍのＨレベル期間では、図２（ａ）の変換器セル７において、スイッチング素子３１ｐをオンする一方で、スイッチング素子３１ｎをオフするようにゲート信号ｇａ（ｎ＝２）が生成される。反対に、ＰＷＭ変調信号ＳｐｗｍのＬレベル期間では、スイッチング素子３１ｎをオンする一方で、スイッチング素子３１ｐをオフするようにゲート信号ｇａ（ｎ＝２）が生成される。
　ゲート信号ｇａとして、変換器セル７のスイッチング素子３１ｐ、３１ｎのゲートドライバ（図示せず）に送出されることによって、変換器セル７のスイッチング素子３１ｐ、３１ｎがオンオフ制御される。
　セル電圧指令値ｋｒｅｆｃは、制御出力ｄｋｒｅｆによって修正された、正弦波電圧に相当する。従って、制御装置３では、当該正弦波電圧（アーム電圧指令値ｋｒｅｆ）の振幅（又は、実効値）と、キャリア信号ＣＳの振幅から、ＰＷＭ変調での変調率指令値を公知の手法によって算出することが可能である。
　（電圧評価値生成部の構成例）
　このように、本実施の形態に係る電力変換装置では、変換器セル７のキャパシタ電圧Ｖｃは、変換器セル７毎での個別制御（個別電圧制御部２０５）と、電力変換器２の全体、又は、同じグループ（各相レグ回路又はアーム）内の複数の変換器セル７での蓄積エネルギを制御するためのマクロ制御（電圧マクロ制御部６１０）との多階層で制御されることが理解される。
　本実施の形態の電力変換器の特徴点である、マクロ制御に用いられる電圧評価値Ｖｃｇを算出する電圧評価値生成部７００（図５）の実施の形態１に係る構成例について、以下に説明を進める。
　図９～図１５は、実施の形態１に係る電圧評価値生成部の第１～第７の構成例を説明するブロック図である。
　図９を参照して、実施の形態１の第１の構成例では、電圧評価値生成部７００は、最大値抽出部７１１によって構成された評価値算出部７１０を少なくとも１個有する。
　最大値抽出部７１１には、予め定められたグループ、例えば、同一のレグ回路４、又は、同一のアーム（各相での上アーム５或いは下アーム６）に含まれる複数個（２×Ｎｃｅｌｌ個、又は、Ｎｃｅｌｌ個）の変換器セル７から、電圧検出器３３によるキャパシタ電圧Ｖｃの検出値が入力される。最大値抽出部７１１は、入力された複数個のキャパシタ電圧Ｖｃのうちの最大値を抽出し、電圧評価値生成部７００は、最大値抽出部７１１によって抽出された最大値を、電圧評価値Ｖｃｇとして出力する。
　例えば、電圧評価値生成部７００が、電圧評価値Ｖｃｇとして、Ｕ相電圧評価値Ｖｃｇｕ、Ｖ相電圧評価値Ｖｃｇｖ、及び、Ｖ相電圧評価値Ｖｃｇｖを出力する場合には、Ｕ相、Ｖ相、及び、Ｗ相の各々に対応して設けられた最大値抽出部７１１に対して、レグ回路４ｕ（Ｕ相）、４ｖ（Ｖ相）、及び、４ｗ（Ｗ相）のいずれかに含まれる複数の変換器セル７から（２×Ｎｃｅｌｌ）個のキャパシタ電圧Ｖｃが入力される。これにより、電圧評価値生成部７００からは、各相に対応する最大値抽出部７１１によって抽出された、（２×Ｎｃｅｌｌ）個のキャパシタ電圧Ｖｃの最大値が、Ｕ相電圧評価値Ｖｃｇｕ、Ｖ相電圧評価値Ｖｃｇｖ、及び、Ｖ相電圧評価値Ｖｃｇｖとして出力される。
　又、電圧評価値生成部７００が、電圧評価値Ｖｃｇとして、各相のアーム（上アーム５又は下アーム６）毎の電圧評価値を生成する場合には、各相の上アーム５及び下アーム６の各々に対応して設けられた最大値抽出部７１１に対して、当該上アーム５又は下アーム６に含まれる複数の変換器セル７からＮｃｅｌｌ個のキャパシタ電圧Ｖｃが入力される。この場合には、（３×２）個の最大値抽出部７１１によって抽出されたＮｃｅｌｌ個のキャパシタ電圧Ｖｃの最大値が、計６個のアームのそれぞれの電圧評価値として出力される。
　或いは、電力変換器２を構成する全ての変換器セル７のキャパシタ電圧Ｖｃ（３×２×Ｎｃｅｌｌ個）のうちの最大値を、全電圧評価値Ｖｃｇａｌｌとして出力することも可能である。
　図１０を参照して、実施の形態１の第２の構成例では、電圧評価値生成部７００は、少なくとも１個の最小値抽出部７１２によって構成された評価値算出部７１０を少なくとも１個有する。最小値抽出部７１２には、図９の最大値抽出部７１１と同様の複数個のキャパシタ電圧Ｖｃが入力される。最小値抽出部７１２は、入力された複数個のキャパシタ電圧Ｖｃのうちの最小値を抽出し、電圧評価値生成部７００は、最小値抽出部７１２によって抽出された最小値を、電圧評価値Ｖｃｇとして出力する。
　第２の構成例によれば、各グループ内のキャパシタ電圧Ｖｃの最小値がグループ間で均衡するように制御する、或いは、全ての変換器セル７内でのキャパシタ電圧Ｖｃの最小値を全電圧指令値Ｖｃ＊に制御するように、電圧マクロ制御部６１０が動作することになる。従って、キャパシタ電圧Ｖｃの過低下に対する保護効果を高める制御が実現できる。
　図１１を参照して、実施の形態１の第３の構成例では、電圧評価値生成部７００は、最大値抽出部７１１と、最小値抽出部７１２と、平均値演算部７１３とによって構成された評価値算出部７１０を少なくとも１個有する。
　最大値抽出部７１１の入出力、及び、最小値抽出部７１２の入出力は、図９及び図１０と同様である。平均値演算部７１３は、最大値抽出部７１１から出力されたＶｃｍａｘ及び最小値抽出部７１２から出力されたＶｃｍｉｎとの平均値（（Ｖｃｍａｘ＋Ｖｃｍｉｎ）／２）を出力する。
　電圧評価値生成部７００は、平均値演算部７１３によって算出された、最大値及び最小値の平均値を、電圧評価値Ｖｃｇとして出力する。このように算出された電圧評価値Ｖｃｇは、単純なキャパシタ電圧Ｖｃの平均値と比較して、最大値及び最小値が高い重み付けで反映されている。又、第１及び第２の構成例と比較すると、最大値及び最小値の平均を取ることによって、キャパシタ電圧Ｖｃのばらつき及び平均に関する情報についても、電圧評価値Ｖｃｇに反映することができる。
　第３の構成例によれば、電圧マクロ制御部６１０によって、キャパシタ電圧Ｖｃの平均及びばらつきを制御するとともに、過上昇及び過低下の保護効果を高めることが期待できる。
　図１２を参照して、実施の形態１の第４の構成例では、電圧評価値生成部７００は、少なくとも１個の最頻値抽出部７１４によって構成された評価値算出部７１０を少なくとも１個有する。最頻値抽出部７１４には、図９の最大値抽出部７１１、及び、図１０の最小値抽出部７１２と同様の複数個のキャパシタ電圧Ｖｃが入力される。最頻値抽出部７１４は、入力された複数個のキャパシタ電圧Ｖｃの最頻値を抽出する。
　例えば、複数個のキャパシタ電圧について、予め定められた複数の電圧領域に区分して、最大個数のキャパシタ電圧Ｖｃが区分された電圧領域の中心値を、上記最頻値として抽出することができる。電圧評価値生成部７００は、最頻値抽出部７１４によって抽出された最頻値を、電圧評価値Ｖｃｇとして出力する。
　第４の構成例によれば、各グループ内のキャパシタ電圧Ｖｃの最頻値がグループ間で均衡するように制御する、或いは、全での変換器セル７内でのキャパシタ電圧Ｖｃの最頻値を全電圧指令値Ｖｃ＊に制御するように、電圧マクロ制御部６１０が動作することになる。従って、キャパシタ電圧Ｖｃの分布を考慮して、蓄積エネルギの平均的なレベルについて、過不足又は不均衡を適切に解消することが期待できる。
　図１３を参照して、実施の形態１の第５の構成例では、電圧評価値生成部７００は、代表値抽出部７１５と、選択切替部７１６とによって構成された評価値算出部７１０を少なくとも１個有する。
　代表値抽出部７１５には、図９の最大値抽出部７１１、及び、図１０の最小値抽出部７１２と同様の複数個のキャパシタ電圧Ｖｃが入力される。選択切替部７１６は、代表値抽出部７１５に入力されるキャパシタ電圧Ｖｃの個数（ここでは、Ｎ個とする）のうちの１つを選択するための選択信号ＳＬを生成する。選択切替部７１６は、一定周波数を有するクロックＣＬＫｃｎの１周期毎、又は、複数周期毎に選択信号ＳＬを切り替える。
　例えば、選択切替部７１６は、乱数発生器（図示せず）から出力される乱数に基づいて、選択信号ＳＬを生成することができる。或いは、選択切替部７１６は、クロックＣＬＫｎに応じてカウントアップされるカウント値を用いて、Ｎｃｅｌｌ個の変換器セル７を順番に選択するように、選択信号ＳＬを生成することも可能である。
　代表値抽出部７１５は、入力されたＮｃｅｌｌ個のキャパシタ電圧Ｖｃから、選択切替部７１６からの選択信号ＳＬに従って１個のキャパシタ電圧Ｖｃを抽出する。電圧評価値生成部７００は、代表値抽出部７１５によって、乱数に従ってランダムに抽出された、或いは、カウント値に応じて順次抽出されたキャパシタ電圧Ｖｃの代表値を、電圧評価値Ｖｃｇとして出力する。
　第５の構成例によれば、乱数又はカウント値に従って抽出されたキャパシタ電圧Ｖｃを電圧評価値Ｖｃｇとするので、電圧評価値Ｖｃｇを生成する際の演算負荷が軽減される。又、ランダム抽出又は順次抽出された代表値を電圧評価値Ｖｃｇとすることで、キャパシタ電圧Ｖｃの平均及びばらつきを反映した電圧マクロ制御部６１０による制御が実現できる。
　図１４を参照して、実施の形態１の第６の構成例では、電圧評価値生成部７００は、キャパシタ電圧推定部７１７によって構成された評価値算出部７１０を少なくとも１個有する。例えば、キャパシタ電圧推定部７１７は、各相の上アーム５及び下アーム６の各々に対応して配置される。キャパシタ電圧推定部７１７は、「第１の電圧推定部」の一実施例に対応する。
　ここでは、キャパシタ電圧推定部７１７は、１アーム分のキャパシタ電圧Ｖｃの推定値を、アーム電流Ｉａｒｍ及び変調率指令値Ａｍに基づいて算出する。上述のように、各相の上アーム５及び下アーム６のアーム電流ｌａｒｍ（Ｉａｒｍｐ，Ｉａｒｍｎ）は、アーム電流検出器９Ａ及び９Ｂによって検出される。又、上述の様に、各アームでのアーム電圧指令値ｋｒｅｆ（正弦波電圧）に対して、ＰＷＭ変調での変調率指令値Ａｍが算出できる。例えば、図２（ａ）のハーフブリッジ構成の変換器セル７では、変調率指令値Ａｍは、０～１．０の範囲内である。
　各アームにおいて、アーム電流Ｉａｒｍ及び変調率指令値Ａｍの乗算値を時間積分すると、Ｎｃｅｌｌ個の変換器セル７に入出力された電荷量を推定することができる。
　従って、アーム単位でのキャパシタ電圧Ｖｃを下記の式（３）に従って推定することができる。式（１）中のＣｓｍは、各キャパシタ３２の容量（公称値）であり、Ｃａｒｍは、１アーム分の変換器セル７でのキャパシタ３２の容量値の総和を意味している。
　Ｖｃｇ＝（１／Ｃａｒｍ）×∫（Ａｍ×Ｉａｒｍ）ｄｔ　　…（３）
　但し、Ｃａｒｍ＝Ｃｓｍ×Ｎｃｅｌｌ
　又、式（１）に従った、上アーム５及び下アーム６のキャパシタ電圧推定値を平均することで、各相（レグ回路４）のキャパシタ電圧Ｖｃの推定値を求めることも可能である。
　第６の構成例によれば、アーム毎又は相毎の電圧評価値Ｖｃｇ（グループ毎電圧評価値Ｖｃｇｒ）について、キャパシタ３２の充放電によってキャパシタ電圧Ｖｃの検出値が変化するよりも早く、キャパシタ３２の充放電電流の挙動から蓄積エネルギの変化を反映して求めることができる。この結果、当該電圧評価値Ｖｃｇに基づく電圧マクロ制御部６１０の動作により、グループ間（各相レグ回路間又はアーム間）での蓄積エネルギの不均衡を速やかに解消することが可能となる。
　図１５を参照して、実施の形態１の第７の構成例では、電圧評価値生成部７００は、キャパシタ電圧推定部７１８によって構成された評価値算出部７１０を有する。キャパシタ電圧推定部７１８は、電圧評価値Ｖｃｇのうち、全電圧評価値Ｖｃｇａｌｌを算出する。キャパシタ電圧推定部７１８は、「第２の電圧推定部」の一実施例に対応する。
　キャパシタ電圧推定部７１８は、電力変換器２と外部回路（例えば、図１における交流回路１２及び直流回路１４）との間で入出力される瞬時電力の総和である、電力変換器２全体でのトータル入出力電力Ｐｔを求める。
　交流入力端子Ｎｕ，Ｎｖ，Ｎｗの各々において、交流電流検出器１６による交流電流Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗの検出値、及び、交流電圧検出値による交流電圧Ｖａｃｕ，Ｖａｃｖ，Ｖａｃｗの検出値から、交流回路１２との間で入出力される瞬時電力Ｐａｃを、各時点で算出することができる。同様に、高電位側直流端子Ｎｐ及び低電位側直流端子Ｎｎにおいて、直流電圧検出器１１Ａ，１１ＢによるＶｄｃ＝（Ｖｄｃｐ－Ｖｄｃｎ）の検出値と、直流電圧検出器１７による直流電流Ｉｄｃの検出値とから、直流回路１４とので入出力される瞬時電力Ｐｄｃを、各時点で算出することができる。尚、直流電圧（Ｖｄｃ）は、上アーム５及び下アーム６に含まれる複数の変換器セル７のキャパシタ電圧Ｖｃ（検出値）の総和によっても算出することができる。上述のトータル入出力電力Ｐｔは、瞬時電力Ｐａｃ及びＰｄｃの和に従って求めることができる。
　更に、当該トータル入出力電力Ｐｔの時間積分値によって、電力変換器２全体での変換器セル７（キャパシタ３２）の蓄積エネルギの総和の変化を推定することで、１個の変換器セル７でのキャパシタ電圧Ｖｃを下記の式（４）に従って算出することができる。
　Ｖｃｇ＝（１／Ｃｔ）×（１／Ｖｓｍ）×∫Ｐｔｄｔ　　…（４）
　式（４）において、Ｃｔは、電力変換器２全体での変換器セル７でのキャパシタ３２の容量値の総和を意味しており、Ｃｔ＝３×２×Ｎｃｅｌｌ×Ｃｓｍで与えられる。又、Ｖｓｍは、各キャパシタ３２の電圧の公称値を意味している。
　第７の構成例によれば、電圧評価値Ｖｃｇのうちの全電圧評価値Ｖｃｇａｌｌについて、キャパシタ３２の充放電によってキャパシタ電圧Ｖｃの検出値が変化するよりも早く、キャパシタ３２の充放電電流の挙動から蓄積エネルギの変化を反映して求めることができる。この結果、当該電圧評価値Ｖｃｇに基づく電圧マクロ制御部６１０の動作により、グループ間（各相レグ回路間又はアーム間）での蓄積エネルギの不均衡を速やかに解消することが可能となる。
　又、第６の構成例（図１４）及び第７の構成例（図１５）では、キャパシタ電圧Ｖｃの検出値を用いることなく、電圧評価値Ｖｃｇを求めることが可能である。
　実施の形態１の変形例．
　図１６は、実施の形態１の変形例に係る電圧評価部の構成例を説明するブロック図である。
　図１６を参照して、実施の形態１の変形例に係る電圧評価値生成部７００は、異常値除去部７２０と、評価値算出部７１０とを含む。評価値算出部７１０は、図９～図１３に示した第１～第５の構成例のいずれかと同様である。異常値除去部７２０は、図９～図１３において、最大値抽出部７１１、最小値抽出部７１２、最頻値抽出部７１４、及び、代表値抽出部７１５に入力されるのと同様の複数個のキャパシタ電圧Ｖｃが入力される。
　異常値除去部７２０は、入力された複数個のキャパシタ電圧Ｖｃから、Ｖｃ＜Ｖｃｈｋｍｉｎのもの、及び、Ｖｃ＞Ｖｃｈｋｍａｘのものを異常値として除去する。
　尚、キャパシタ電圧Ｖｃについての過電圧（ＯＶ）保護のための判定電圧Ｖｏｖ、及び、低電圧（ＵＶ）保護のための判定電圧Ｖｕｖと、異常値除去部７２０での判定電圧Ｖｃｈｋｍｉｎ，Ｖｃｈｋｍａｘとの間には、Ｖｕｖ＜Ｖｃｈｋ＜＜Ｖｃ＊（Ｖｓｍ）＜＜Ｖｃｈｋｍａｘ＜Ｖｏｖの関係が成立する。
　異常値除去部７２０は、異常値の除去後の残りのキャパシタ電圧Ｖｃを、最大値抽出部７１１、最小値抽出部７１２、最頻値抽出部７１４、及び、代表値抽出部７１５の少なくともいずれかに入力する。これらのキャパシタ電圧Ｖｃが入力された後の、最大値抽出部７１１、最小値抽出部７１２、最頻値抽出部７１４、及び、代表値抽出部７１５の動作は、実施の形態１と同様であるので、詳細な説明は繰り返さない。
　このように、実施の形態１の変形例によれば、異常値が除去されたキャパシタ電圧Ｖｃに基づいて電圧評価値Ｖｃｇが算出されることにより、電圧マクロ制御部６１０による上述の制御の性能を向上することができる。
　実施の形態２．
　図１７は、実施の形態２に係る電圧評価部の構成例を説明するブロック図である。
　図１７を参照して、実施の形態２に係る電圧評価値生成部７００は、複数の評価値算出部７１０と、出力選択部７２５とを含む。
　複数の評価値算出部７１０には、図９～図１５に示した評価値算出部７１０の少なくとも一部が適用される。又、複数の評価値算出部７１０の入力側には、図１６に示した異常値除去部７２０を更に配置することも可能である。
　出力選択部７２５は、電力変換器２の動作状況に応じて設定される選択信号Ｓｓｌに従って、複数の評価値算出部７１０のそれぞれからの複数の出力値のうちの１つの出力値を選択する。電圧評価値生成部７００は、出力選択部７２５によって選択された出力値を、電圧評価値Ｖｃｇとして電圧マクロ制御部６１０へ出力する。
　例えば、選択信号Ｓｓｌは、電圧検出器３３による電圧検出状態に応じて変化することができる。一例として、全ての電圧検出器３３によってキャパシタ電圧Ｖｃが検出されているときには、図９～図１２に示された、最大値及び最小値の少なくとも一方の抽出に従う評価値算出部７１０の出力値を選択する一方で、いずれかの電圧検出器３３による電圧検出に異常が生じた場合には、これに代えて、図１３～図１５に示された、第４～７の構成例に係る評価値算出部７１０のいずれかの出力値を選択することができる。
　又、電圧検出器３３による検出値に異常値が多いとき（例えば、異常値除去部７２０による除去数が予め定められた値より大きいとき）には、キャパシタ電圧Ｖｃの検出値を用いない、図１４及び図１５に示した第６及び第７の構成例に係る評価値算出部７１０のいずれかの出力値を選択することができる。
　このように、実施の形態２によれば、電力変換器２の動作状況（例えば、各変換器セル７での電圧検出器３３の異常／正常、又は、キャパシタ電圧Ｖｃの分布状況）に基づき、電圧マクロ制御部６１０で用いられる電圧評価値Ｖｃｇを適切に生成することができる。
　実施の形態３．
　図１８は、実施の形態３に係る電圧評価部の第１の構成例を説明するブロック図である。
　図１８を参照して、実施の形態３に係る電圧評価値生成部７００は、評価値算出部７１０と、フィルタ７３０とを含む。評価値算出部７１０は、図９～図１５に示した第１～第７の構成例のいずれかと同様である。又、評価値算出部７１０の入力側には、図１６に示した異常値除去部７２０を適宜配置することも可能である。
　フィルタ７３０は、予め定められた特性を有するように設計される。例えば、フィルタ７３０は、短時間の変化分を除くために、逐次生成される評価値算出部７１０の出力値を平均化する特性を有するように構成される。この場合には、一次遅れ系等の低域通過フィルタ、又は、移動平均値或いは積分平均値を算出するフィルタによって、フィルタ７３０を構成することができる。
　或いはこれと反対に、フィルタ７３０は、短時間の変化分を抽出するために、評価値算出部７１０から逐次出力された出力値の変化分を抽出する特性を有するように構成されてもよい。この場合には、低域遮断（高域通過）フィルタ、又は、疑似微分フィルタ等によって、フィルタ７３０を構成することができる。
　電圧評価値生成部７００は、フィルタ７３０によって処理後された、評価値算出部７１０の出力値を、電圧評価値Ｖｃｇとして電圧マクロ制御部６１０へ出力する。
　例えば、図９～図１３に示された第１～第５の構成例に係る評価値算出部７１０と、平均化特性を有するフィルタ７３０との組み合わせにより、キャパシタ電圧Ｖｃのリップル分の影響を除去して電圧評価値Ｖｃｇを生成することができる。これにより、電圧マクロ制御部６１０による制御を安定化することが可能となる。
　一方で、図１４及び図１５に示された第６及び第７の構成例に係る評価値算出部７１０と、変化分を抽出する特性を有するフィルタ７３０との組み合わせにより、電流挙動又は電力挙動によるキャパシタ電圧Ｖｃの変化分を速やかに反映して、電圧評価値Ｖｃｇを生成することができる。これにより、電圧マクロ制御部６１０による制御の応答性を高めることができる。
　実施の形態４．
　図１９は、実施の形態４に係る電圧評価部の構成を説明するブロック図である。
　図１９を参照して、実施の形態４に係る電圧評価値生成部７００は、実施の形態３で説明した、評価値算出部７１０及びフィルタ７３０の組をＭ個（Ｍ：２以上の自然数）備えるとともに、ゲイン乗算部７４０と、加算部７４５とを更に備える。
　評価値算出部７１０の各々は、実施の形態３と同様に、図９～図１５に示した第１～第７の構成例のいずれかと同様である。又、評価値算出部７１０の入力側には、図１６に示した異常値除去部７２０を適宜配置することも可能である。
　フィルタ７３０は、実施の形態３と同様に、予め定められた特性を有しており、評価値算出部７１０の出力値を通過させる。複数のフィルタ７３０の各々の特性は、互いに異なっていてもよく、少なくとも一部のフィルタ７３０で共通であってもよい。
　ゲイン乗算部７４０は、複数（Ｍ個）のフィルタ７３０の出力値のそれぞれに対するゲインｋｉ（ｉ＝１～Ｍ）の乗算値を出力する。ゲインｋ１～ｋＭの各々は、０以上１．０以下の範囲内に設定される。
　加算部７４５は、ゲイン乗算部７４０からのＭ個の出力値を加算する。電圧評価値生成部７００は、加算部７４５の出力値を、電圧評価値Ｖｃｇとして電圧マクロ制御部６１０へ出力する。特に、異なる周波数特性のフィルタ７３０を通過させることで、ゲインｋｉによる重み付けの調整によって、電圧評価値Ｖｃｇを適切に設定することが期待できる。
　図２０には、実施の形態４に係る電圧評価部の具体例を説明するブロック図が示される。
　図２０を参照して、実施の形態４に係る電圧評価値生成部７００は、図１１に示した評価値算出部７１０と、図１４に示したキャパシタ電圧推定部７１７と、フィルタ７３０ａ，７３０ｂと、ゲイン乗算部７４０ａ，７４０ｂと、加算部７４５とを備える。
　評価値算出部７１０は、図１１で説明したように、同一グループ（相又はアーム）内の（Ｖｃｍａｘ＋Ｖｃｍｉｎ）／２を出力する。同様に、キャパシタ電圧推定部７１７は、同一グループ（相又はアーム）内のアーム電流Ｉａｒｍから推定されたキャパシタ電圧推定値を出力する。
　フィルタ７３０ａは、逐次生成される評価値算出部７１０の出力値を平均化する特性を有するように構成される。上述のように、フィルタ７３０ａは、一次遅れ系等の低域通過フィルタ、又は、移動平均値或いは積分平均値を算出するフィルタ等で構成することができる。
　フィルタ７３０ｂは、キャパシタ電圧推定部７１７から逐次出力されたキャパシタ電圧推定値の変化分を抽出する特性を有するように構成される。上述のように、フィルタ７３０ｂは、低域遮断（高域通過）フィルタ、又は、疑似微分フィルタ等によって構成することができる。
　ゲイン乗算部７４０ａは、フィルタ７３０ａの出力値に対するゲインｋａの乗算値を出力する。ゲイン乗算部７４０ｂは、フィルタ７３０ｂの出力値に対するゲインｋｂの乗算値を出力する。ゲインｋａ，ｋｂの各々は、０以上１．０以下の範囲内に設定される。
　加算部７４５は、ゲイン乗算部７４０ａ及び７４０ｂの出力値を加算する。電圧評価値生成部７００は、加算部７４５の出力値を、電圧評価値Ｖｃｇとして電圧マクロ制御部６１０へ出力する。
　図２０において、評価値算出部７１０（図１１）は「第１の評価値算出部」の一実施例に対応し、キャパシタ電圧推定部７１７は「第２の評価値算出部」の一実施例に対応し、フィルタ７３０ａは「第１のフィルタ」の一実施例に対応し、フィルタ７３０ｂは「第２のフィルタ」の一実施例に対応する。又、ゲインｋａは「第１のゲイン」に対応し、ゲインｋｂは「第２のゲイン」に対応する。
　図２０の具体例では、キャパシタ電圧Ｖｃの検出に基づく、評価値算出部７１０（図１１）の算出値に対しては、フィルタ７３０ａ（低域通過フィルタ）を通過させてリップル電圧の影響を除去する。一方で、キャパシタ電圧推定部７１７による、アーム電流Ｉａｒｍの挙動が反映されるキャパシタ電圧推定値に対して、フィルタ７３０ｂ（低域遮断フィルタ）の通過によってキャパシタ電圧Ｖｃの変化分を抽出することが可能である。
　更に、両者をゲインｋａ，ｋｂによる重み付けの調整を伴って加算することで、リップル変動の影響を抑制し、かつ、アーム電流Ｉａｒｍによる電圧変化を速やかに反映するように、電圧評価値Ｖｃｇを生成することができる。この結果、電圧マクロ制御部６１０による制御の安定性及び応答性を高めることが可能である。
　尚、電圧評価値Ｖｃｇを用いた、複数の変換器セル７を単位とした蓄積エネルギの制御について、図５では、電圧マクロ制御部６１０によって循環電流を制御するマイナーループの制御値（循環電流指令値Ｉｚｒｅｆ、又は、循環制御指令値Ｖｚｐ）を生成する制御を例示したが、電圧評価値Ｖｃｇを用いた制御はこのような例に限定されるものではないことを確認的に記載する。即ち、上述した、全ての変換器セル７、又は、グループ毎の複数個の変換器セル７等でのキャパシタ電圧Ｖｃの平均値の制御において、本実施の形態で説明した電圧評価値Ｖｃｇを制御対象値とすることが可能である。
　例えば、実施の形態１では、図５において、変換器セル７間での蓄積エネルギの過不足を制御するための循環制御指令値Ｖｚｐが、指令分配部６０６において、アーム電圧指令値ｋｒｅｆｐ，ｋｒｅｆｎに反映される制御を説明した。しかしながら、循環制御指令値Ｖｚｐによる制御は、図５の例に限定されるものではない。例えば、各個別セル制御部２０２でのＰＷＭ制御に用いられるキャリア信号の変調によって、変換器セル７間での蓄積エネルギの過不足を制御することも可能である。
　図２１は、個別セル制御部の他の構成例を説明するブロック図である。
　図２１を参照して、変形例に係る個別セル制御部２０２は、図５の構成と比較して、キャリア発生器２０３に、図５の循環制御指令値Ｖｚｐが入力される点で異なる。一方で、図５のアーム電圧指令生成部６０１では、循環制御指令値Ｖｚｐが指令分配部６０６に入力されなくなり、指令分配部６０６は、循環制御指令値Ｖｚｐを反映することなく、アーム電圧指令値ｋｒｅｆｐ，ｋｒｅｆｎを生成する。
　図５で説明したように、循環制御指令値Ｖｚｐは、電圧評価値Ｖｃｇ（全電圧評価値Ｖｃｇａｌｌ及びグループ毎電圧評価値Ｖｃｇｒ）を用いて生成されており、同一のグループ（各相レグ回路又は各アーム）に属する複数個の変換器セル７の各個別セル制御部２０２に対して、共通の値が入力される。
　図２１の構成において、個別電圧制御部２０５の機能は、図７と同様である。一方で、キャリア発生器２０３は、図５と同様の、基準位相θｉに従う位相シフトＰＷＭ制御のためのキャリア信号を、循環制御指令値Ｖｚｐに応じて変調することでキャリア信号ＣＳを生成する。ゲート信号生成部２０７は、図５で説明したのと同様に、キャリア発生器２０３からのキャリア信号ＣＳと、セル電圧指令値ｋｒｅｆｃとの比較に従うＰＭＷ変調信号Ｓｐｗｍを用いてゲート信号ｇａを生成する。この際に、キャリア信号ＣＳが循環制御指令値Ｖｚｐに応じて変調されることにより、図２２及び図２３で説明するように、ＰＭＷ変調信号Ｓｐｗｍ（即ち、ゲート信号ｇａ）のパルス幅は、循環制御指令値Ｖｚｐに応じて、図５での循環電流Ｉｚ及び循環電流指令値Ｉｚｒｅｆとの差がより小さくなるように制御されることになる。
　図２２及び図２３を用いて、キャリア信号の変調手法の例として、ベースライン変調及び周波数変調について説明する。図２２には、キャリア信号変調の第１の例として、ベースライン変調を説明する概念的な波形図が示される。一方で、図２３には、キャリア信号変調の第２の例として、周波数変調を説明する概念的な波形図が示される。尚、キャリア信号ＣＳの変調手法は、これらの方法には限定されない。最終的に生成されるＰＭＷ変調信号Ｓｐｗｍ（即ち、ゲート信号ｇａ）のパルス幅が循環電圧指令値に応じて変化する（例えば、循環制御指令値Ｖｐｚが大きいほどＰＭＷ変調信号Ｓｐｗｍのパルス幅が広くなる）ように制御可能であれば、任意の変調方法を適用することが可能である。
　ベースライン変調が行われない場合には、図８に示されたように、三角波のキャリア信号ＣＳのベースラインＢＬ＝０に固定される。図８では、ＢＬ＝０に固定されたキャリア信号ＣＳと、アーム電圧指令値ｋｒｅｆとを比較するＰＷＭ変調によって、ＰＭＷ変調信号Ｓｐｗｍ（ゲート信号ｇａ）が生成される。
　図２２を参照して、ベースライン変調では、図８と同様の三角波のキャリア信号ＣＳの基準電位であるベースラインＢＬが、循環制御指令値Ｖｐｚに応じて変化する。尚、図８及び図２２の間で、アーム電圧指令値ｋｒｅｆの波形は同一である。図２２についても、図８と同様に、信号波形は説明のために誇張したものであり、実際の信号波形をそのまま示したものではない。
　図２２のＰＭＷ変調信号Ｓｐｗｍは、図８と比較すると、ベースラインＢＬが循環制御指令値Ｖｐｚに応じて変化するため、パルス幅がベースラインＢＬの変化に応じて変化することが理解される。具体的には、ベースラインＢＬがより低電位になると、ＰＭＷ変調信号Ｓｐｗｍのパルス幅がより大きくなる一方で、ベースラインＢＬがより高電位になると、ＰＭＷ変調信号Ｓｐｗｍのパルス幅がより小さくなる。このように、キャリア信号ＣＳのベースライン変調によっても、循環制御指令値Ｖｐｚに応じてＰＭＷ変調信号Ｓｐｗｍのパルス幅を変化させることができる。
　図２３を参照して、周波数変調では、キャリア信号ＣＳの周波数が、循環制御指令値Ｖｐｚに応じて変化する。図２３では、キャリア信号ＣＳとしてのこぎり波状のパルス波形が用いられる。
　図２３では、キャリア信号ＣＳを構成する各単一パルスの波形は同一であるが、その生成頻度（すなわち、キャリア信号ＣＳの周波数）が、循環制御指令値Ｖｐｚに応じて変化する。具体的には、図２３の例では、循環制御指令値Ｖｐｚが小さいほどキャリア信号ＣＳの周波数が高くなり、この結果、ＰＭＷ変調信号Ｓｐｗｍ（ゲート信号ｇａ）のパルス幅が小さくなる。逆に、循環制御指令値Ｖｐｚが大きいほどキャリア信号ＣＳの周波数が低くなり、この結果、ＰＭＷ変調信号Ｓｐｗｍ（ゲート信号ｇａ）のパルス幅が大きくなる。このように、キャリア信号ＣＳの周波数変調によっても、循環制御指令値Ｖｐｚに応じてＰＭＷ変調信号Ｓｐｗｍのパルス幅を変化させることができる。
　このように、図２１～図２３で説明したキャリア信号変調によっても、電圧評価値Ｖｃｇを用いて生成された循環制御指令値Ｖｚｐに従って、変換器セル７間での蓄積エネルギの過不足を制御することができる。通常、アーム電流の大きさに比べて、循環電流はかなり小さいため、図５のように、アーム電圧指令値ｋｒｅｆに対して循環制御指令値Ｖｐｚを反映する制御では、量子化ビット数の影響で、循環制御指令値Ｖｐｚの変化をアーム電圧指令値ｋｒｅｆに十分に反映できないことが懸念される。これと比較すると、キャリア信号変調による制御では、循環電流の制御精度の向上が期待できる。
　又、図１では、電力変換器２は、いわゆるダブルスター型と呼ばれる構成を有しており、主にＨＶＤＣ（High　Voltage　Direct　Current）送電用の交直変換器に使われる。しかしながら、上記の実施形態で説明した電力変換器の制御は、他の構成の電力変換器にも適用することが可能である。
　例えば、図２４に示されるように、シングルデルタ型と呼ばれる構成を有する電力変換器２に対しても、本実施の形態で説明した制御を適用することが可能である。
　或いは、図２５に示されるように、シングルスター型と呼ばれる構成を有する電力変換器２に対して、本実施の形態で説明した制御を適用することが可能である。図２４及び図２５に示された電力変換器２の構成は、主に無効電力補償装置に適用されることが知られている。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味及び範囲内でのすべての変更が含まれることが意図される。
　１　電力変換装置、２　電力変換器、３　制御装置、４，４ｕ，４ｖ，４ｗ　レグ回路、５　上アーム、６　下アーム、７　変換器セル、８Ａ，８Ｂ　リアクトル、９Ａ，９Ｂ　アーム電流検出器、１０　交流電圧検出器、１１Ａ，１１Ｂ，１７　直流電圧検出器、１２　交流回路、１３　変圧器、１４　直流回路、１６　交流電流検出器、３１ｎ２，３１ｎ１，３１ｎ，３１ｐ，３１ｐ２，３１ｐ１　スイッチング素子、３２　キャパシタ（蓄電素子）、３３　電圧検出器、７０　入力変換器、７１　サンプルホールド回路、７２　マルチプレクサ、７３　変換器、７５　ＲＡＭ、７６　ＲＯＭ、７７　入出力インターフェイス、７８　補助記憶装置、７９　バス、２０２　個別セル制御部、２０３　キャリア発生器、２０５　個別電圧制御部、２０６　加算器、２０７　ゲート信号生成部、５０１　スイッチング制御部、５０２，５０２Ｕ，５０２Ｖ，５０２Ｗ　基本制御部、５０３，５０３ＵＮ，５０３ＵＰ，５０３ＶＮ，５０３ＶＰ，５０３ＷＮ，５０３ＷＰ　アーム制御部、６０１　アーム電圧指令生成部、６０３　交流電流制御部、６０４　循環電流算出部、６０５　循環電流制御部、６０６　指令分配部、６１０　電圧マクロ制御部、６１１，６１３　減算部、６１２　全電圧制御部、６１４　グループ間電圧制御部、６１５，７４５　加算部、７００　電圧評価値生成部、７１０　評価値算出部、７１１　最大値抽出部、７１２　最小値抽出部、７１３　平均値演算部、７１４　最頻値抽出部、７１５　代表値抽出部、７１６　乱数発生器、７１７，７１８　キャパシタ電圧推定部、７２０　異常値除去部、７２５　出力選択部、７３０，７３０ａ，７３０ｂ　フィルタ、７４０，７４０ａ，７４０ｂ　ゲイン乗算部、Ａｍ　変調率指令値、ＣＬＫｎ　クロック、ＣＳ　キャリア信号、Ｉａｃｒｅｆ　交流電流指令値、Ｉａｃｕ，Ｉａｃｖ，Ｉａｃｗ　交流電流、Ｉａｒｍ　アーム電流、Ｉｄｃ　直流電流、Ｉｚ　循環電流、Ｉｚｒｅｆ　循環電流指令値、Ｎｎ　低電位側直流端子、Ｎｐ　高電位側直流端子、Ｎｕ，Ｎｖ，Ｎｗ　交流入力端子、Ｐ１，Ｐ２　入出力端子、Ｓｐｗｍ　変調信号、Ｓｓｌ　選択信号、Ｖａｃｕ，Ｖａｃｖ，Ｖａｃｗ　交流電圧、Ｖｃ　キャパシタ電圧、Ｖｃｇ　電圧評価値、Ｖｃｇａｌｌ　全電圧評価値、Ｖｃｇｒ　グループ毎電圧評価値、Ｖｄｃｎ，Ｖｄｃｐ　直流電圧、Ｖｄｃｒｅｆ　直流電圧指令値、Ｖｓｎ　中性点電圧、Ｖｚｐ　循環制御指令値、ｇａ　ゲート信号、ｋｒｅｆ，ｋｒｅｆｎ，ｋｒｅｆｐ　アーム電圧指令値、ｋｒｅｆｃ　セル電圧指令値。

Claims (14)

  1. 　互いにカスケード接続された複数の変換器セルを有するアームを少なくとも１つ含む電力変換器と、
    　前記電力変換器を制御する制御装置とを備え、
    　前記複数の変換器セルの各々は、
    　一対の入出力端子と、
    　複数のスイッチング素子と、
    　前記複数のスイッチング素子を介して前記入出力端子と電気的に接続される蓄電素子と、
    　前記蓄電素子の電圧を検出する電圧検出器とを有し、
    　前記制御装置は、
    　前記電力変換器を構成する全ての変換器セルによる前記蓄電素子の蓄積エネルギの過不足、及び、前記全ての変換器セルを予め区分した複数のグループの各々に含まれる複数個の変換器セルによる前記蓄電素子の蓄積エネルギの過不足の少なくとも一方を制御する電圧マクロ制御部と、
    　前記全ての変換器セルについての、それぞれの前記蓄電素子の電圧検出値の平均値とは異なる各前記蓄電素子の電圧評価値、及び、前記グループ毎の前記複数個の変換器セルについての、それぞれの前記蓄電素子の電圧検出値の平均値とは異なる各前記蓄電素子の電圧評価値の少なくとも一方を算出する電圧評価値生成部とを含み、
    　前記電圧マクロ制御部は、前記蓄積エネルギの過不足を制御するための、少なくとも前記複数個の変換器セルに対して共通に設定される制御値を、前記電圧評価値生成部からの前記電圧評価値に基づいて算出する、電力変換装置。
  2. 　前記電圧評価値生成部は、少なくとも前記グループ毎の前記電圧評価値を算出する評価値算出部を含み、
    　前記評価値算出部は、
    　前記複数のグループのうちの同一のグループに含まれる前記複数個の変換器セルの前記電圧検出器による複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最大値を抽出する最大値抽出部を有し、
    　前記電圧評価値生成部は、前記最大値抽出部によって抽出された前記最大値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  3. 　前記電圧評価値生成部は、少なくとも前記グループ毎の前記電圧評価値を算出する評価値算出部を含み、
    　前記評価値算出部は、
    　前記複数のグループのうちの同一のグループに含まれる前記複数個の変換器セルの前記電圧検出器による複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最小値を抽出する最小値抽出部を有し、
    　前記電圧評価値生成部は、前記最小値抽出部によって抽出された前記最小値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  4. 　前記電圧評価値生成部は、少なくとも前記グループ毎の前記電圧評価値を算出する評価値算出部を含み、
    　前記評価値算出部は、
    　前記複数のグループのうちの同一のグループに含まれる前記複数個の変換器セルの前記電圧検出器による複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最大値を抽出する最大値抽出部と、
    　前記最大値抽出部と共通の前記複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最小値を抽出する最小値抽出部と、
    　前記最大値抽出部によって抽出された前記最大値と、前記最小値抽出部によって抽出された前記最小値との平均値を演算する平均値演算部とを有し、
    　前記電圧評価値生成部は、前記平均値演算部によって算出された前記平均値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  5. 　前記電圧評価値生成部は、少なくとも前記グループ毎の前記電圧評価値を算出する評価値算出部を含み、
    　前記評価値算出部は、
    　前記複数のグループのうちの同一のグループに含まれる前記複数個の変換器セルの前記電圧検出器による複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最頻値を抽出する最頻値抽出部を有し、
    　前記電圧評価値生成部は、前記最頻値抽出部によって抽出された前記最頻値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  6. 　前記電圧評価値生成部は、少なくとも前記グループ毎の前記電圧評価値を算出する評価値算出部を含み、
    　前記評価値算出部は、
    　前記複数のグループのうちの同一のグループに含まれる前記複数個の変換器セルの前記電圧検出器による複数個の電圧検出値を入力される代表値抽出部と、
    　一定周期で発生される乱数、又は、一定周期でカウントアップされるカウント値に従って前記複数個のうちの１個を選択するための選択信号を切り替える選択切替部とを有し、
    　前記代表値抽出部は、前記選択切替部からの前記選択信号に従って、前記複数個の電圧検出値のうちの１つの電圧検出値を代表値として抽出し、
    　前記電圧評価値生成部は、前記代表値抽出部によって抽出された前記代表値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  7. 　前記電力変換装置は、
    　前記アーム毎に配置された電流検出器をさらに備え、
    　前記複数の変換器セルの各々において、前記複数のスイッチング素子は、前記アーム毎に設定された交流電圧指令値と、周期的なキャリア信号との比較に基づくパルス幅変調制御に従ってオンオフ制御され、
    　前記電圧評価値生成部は、前記グループ毎の前記電圧評価値を算出する評価値算出部を含み、
    　前記グループは、複数設けられた前記アームの各々に相当し、
    　前記評価値算出部は、
    　前記アーム毎に、前記電流検出器によって検出されたアーム電流と、当該アームの前記交流電圧指令値から求められる前記パルス幅変調制御での変調率指令値との乗算値の時間積分値を用いて、各前記蓄電素子の電圧推定値を算出する第１の電圧推定部を有し、
    　前記第１の電圧推定部は、前記時間積分値を、各前記アームに含まれる前記複数個の変換器セルの前記蓄電素子の容量値の合計で除算した値に従って前記電圧推定値を算出し、
    　前記電圧評価値生成部は、前記第１の電圧推定部によって抽出された前記電圧推定値を、当該グループの前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  8. 　前記電力変換装置は、
    　前記電力変換器の入出力電力を検出するための検出器を更に備え、
    　前記電圧評価値生成部は、前記全ての変換器セルの前記電圧評価値を算出する評価値算出部を含み、
    　前記評価値算出部は、
    　前記入出力電力の時間積分値を用いて、前記全ての変換器セルの各前記蓄電素子の電圧推定値を算出する第２の電圧推定部を有し、
    　前記第２の電圧推定部は、前記時間積分値に対して、前記全ての変換器セルの前記蓄電素子の容量値の合計値で除算し、更に、各前記蓄電素子の電圧公称値で除算する演算に従って前記電圧推定値を算出し、
    　前記電圧評価値生成部は、前記第２の電圧推定部によって抽出された前記電圧推定値を、前記全ての変換器セルの前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  9. 　前記電圧評価値生成部は、
    　異なる方式によって前記電圧評価値を算出する複数の評価値算出部と、
    　前記複数の評価値算出部による算出値のうちの１つの算出値を選択する出力選択回路とを含み、
    　前記出力選択回路は、前記電力変換器の動作状況に応じて前記１つの算出値の選択を切り替え、
    　前記電圧評価値生成部は、前記出力選択回路によって選択された前記１つの算出値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  10. 　前記電圧評価値生成部は、
    　前記複数個の電圧検出値を入力されて、当該複数個の電圧検出値から異常値を除去する異常値除去部を更に含み、
    　前記評価値算出部には、前記異常値除去部によって処理された前記複数個の電圧検出値が入力される、請求項２～６のいずれか１項に記載の電力変換装置。
  11. 　前記電圧評価値生成部は、
    　前記評価値算出部の出力値を通過させるフィルタを更に含み、
    　前記フィルタは、前記出力値を平均化する特性を有するように構成され、
    　前記電圧評価値生成部は、前記フィルタの出力値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項２～６及び１０のいずれか１項に記載の電力変換装置。
  12. 　前記電圧評価値生成部は、
    　前記評価値算出部の出力値を通過させるフィルタを更に含み、
    　前記フィルタは、前記出力値の変化分を抽出する特性を有するように構成され、
    　前記電圧評価値生成部は、前記フィルタの出力値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項７又は８に記載の電力変換装置。
  13. 　前記電圧評価値生成部は、
    　異なる方式によって前記電圧評価値を算出する複数の評価値算出部と、
    　前記複数の評価値算出部のそれぞれからの複数の出力値をそれぞれ通過させる複数のフィルタと、
    　前記複数のフィルタのそれぞれの複数の出力信号に対して予め定められた複数のゲインをそれぞれ乗算した複数の乗算値を出力するゲイン乗算部と、
    　前記ゲイン乗算部から出力された前記複数の乗算値を加算して出力する加算部とを含み、
    　前記電圧評価値生成部は、前記加算部の出力値を前記電圧評価値として前記電圧マクロ制御部へ出力する、請求項１記載の電力変換装置。
  14. 　前記電力変換装置は、
    　前記アーム毎に配置された電流検出器をさらに備え、
    　前記複数の変換器セルの各々において、前記複数のスイッチング素子は、前記アーム毎に設定された交流電圧指令値と、周期的なキャリア信号との比較に基づくパルス幅変調制御に従ってオンオフ制御され、
    　前記グループは、複数設けられた前記アームの各々に相当し、
    　前記複数の評価値算出部は、第１及び第２の評価値算出部を含み、
    　前記第１の評価値算出部は、
    　前記複数のグループのうちの同一のグループに含まれる前記複数個の変換器セルの前記電圧検出器による複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最大値を抽出する最大値抽出部と、
    　前記最大値抽出部と共通の前記複数個の電圧検出値を入力され、前記複数個の電圧検出値のうちの最小値を抽出する最小値抽出部と、
    　前記最大値抽出部によって抽出された前記最大値と、前記最小値抽出部によって抽出された前記最小値との平均値を演算する平均値演算部とを有し、
    　前記第１の評価値算出部は、前記平均値演算部が算出した前記平均値を出力し、
    　前記第２の評価値算出部は、
    　前記アーム毎に、前記電流検出器によって検出されたアーム電流と、当該アームの前記交流電圧指令値から求められる前記パルス幅変調制御での変調率指令値との乗算値の時間積分値を用いて、各前記蓄電素子の電圧推定値を算出する電圧推定部を有し、
    　前記電圧推定部は、前記時間積分値を、各前記アームに含まれる前記複数個の変換器セルの前記蓄電素子の容量値の合計で除算した値に従って前記電圧推定値を算出し、
    　前記第２の評価値算出部は、前記電圧推定部が算出した前記電圧推定値を出力し、
    　前記複数のフィルタは、
    　前記第１の評価値算出部の出力値を通過させる第１のフィルタと、
    　前記第２の評価値算出部の出力値を通過させる第２のフィルタとを含み、
    　前記第１のフィルタは、前記第１の評価値算出部の出力値を平均化する特性を有するように構成され、
    　前記第２のフィルタは、前記第２の評価値算出部の出力値の変化分を抽出する特性を有するように構成され、
    　前記複数のゲインは、
    　前記第１のフィルタの出力値と乗算される第１のゲインと、
    　前記第２のフィルタの出力値と乗算される第２のゲインとを含み、
    　前記第１及び第２のゲインの和は１．０であり、
    　前記加算部は、前記第１のゲインに係る第１の乗算値と、前記第２のゲインに係る第２の乗算値とを加算して出力する、請求項１３記載の電力変換装置。
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