WO2022208759A1 - 電力変換装置 - Google Patents

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WO2022208759A1
WO2022208759A1 PCT/JP2021/013903 JP2021013903W WO2022208759A1 WO 2022208759 A1 WO2022208759 A1 WO 2022208759A1 JP 2021013903 W JP2021013903 W JP 2021013903W WO 2022208759 A1 WO2022208759 A1 WO 2022208759A1
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voltage
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arm
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power converter
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暁斗 中山
拓也 梶山
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三菱電機株式会社
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    • H02M7/483Converters with outputs that each can have more than two voltages levels
    • H02M7/4833Capacitor voltage balancing

Definitions

  • This application relates to a power converter.
  • MMC converters Modular Multilevel Converters
  • a power conversion device using an MMC converter and is controlled so that the average value of the capacitor voltage within the leg is constant.
  • the average value of the capacitor voltage in the leg is controlled to be constant regardless of the magnitude of the ripple voltage of the capacitor, so the capacitor voltage needs some margin and the target value was set high. As a result, there is a problem that the loss in the converter cell increases, leading to a decrease in power conversion efficiency.
  • the present application discloses a technique for solving the above-described problems, and aims to reduce the loss in the converter cell by reducing the voltage of the storage element in the converter cell, thereby providing a highly efficient power converter. intended to provide
  • the power conversion device disclosed in the present application includes a power converter that is connected to a multi-phase AC circuit to perform power conversion, and a control device that controls the output of the power converter.
  • the power converter includes at least one arm for each phase connected to each phase of the AC circuit, and each arm connects in series a plurality of converter cells each having a plurality of semiconductor switching elements and storage elements. configured as
  • the control device generates an output voltage command for each arm of the power converter, controls the output of the power converter, and calculates a voltage information value based on the voltage of a part of the storage elements in the power converter. and a total voltage control unit for changing the total voltage value of all storage elements in the power converter so that the voltage information value approaches a preset lower limit value.
  • the power conversion device disclosed in the present application it is possible to reduce the voltage of the power storage element in the converter cell, reduce the loss in the converter cell, and provide a highly efficient power conversion device.
  • FIG. 1 is a diagram showing a schematic configuration of a power converter according to Embodiment 1;
  • FIG. 3 is a diagram showing a configuration example of a converter cell according to Embodiment 1;
  • FIG. 3 is a diagram showing a configuration example of a converter cell according to Embodiment 1;
  • FIG. 1 is a block diagram showing a schematic configuration of a control device according to Embodiment 1;
  • FIG. 2 is a block diagram showing the configuration of a basic control unit of the control device according to Embodiment 1;
  • FIG. 4 is a block diagram showing the configuration of an arm control section of the control device according to Embodiment 1;
  • FIG. 4 is a block diagram showing the configuration of a voltage information calculation section of the basic control section according to Embodiment 1;
  • FIG. 4 is a waveform diagram for explaining voltage information values according to Embodiment 1.
  • FIG. 4 is a block diagram showing the configuration of a total voltage control section of the basic control section according to Embodiment 1;
  • FIG. FIG. 9 is a block diagram showing the configuration of a basic control unit of a control device according to Embodiment 2;
  • FIG. 10 is a block diagram showing the configuration of a voltage information calculation unit of a basic control unit according to Embodiment 2;
  • FIG. 10 is a waveform diagram for explaining voltage information values according to Embodiment 2;
  • FIG. 9 is a block diagram showing the configuration of a total voltage control section of a basic control section according to Embodiment 2;
  • FIG. 9 is a block diagram showing the configuration of a total voltage control section of a basic control section according to Embodiment 2;
  • FIG. 9 is a block diagram showing the configuration of a total voltage control section of a basic control section according to Embodiment 2;
  • FIG. 9 is
  • FIG. 11 is a block diagram showing the configuration of a basic control unit of a control device according to Embodiment 3;
  • FIG. 11 is a block diagram showing the configuration of a voltage information calculation unit of a basic control unit according to Embodiment 3;
  • FIG. 11 is a block diagram showing the configuration of a second voltage information calculator in a voltage information calculator according to Embodiment 3;
  • FIG. 11 is a block diagram showing the configuration of a total voltage control section of a basic control section according to Embodiment 3;
  • 4 is a configuration diagram showing an example of hardware that implements each function of the control device according to Embodiments 1 to 3;
  • FIG. FIG. 9 is a configuration diagram showing another example of hardware that implements each function of the control device according to the first to third embodiments;
  • FIG. 11 is a diagram showing a schematic configuration of a power conversion device according to Embodiment 4;
  • FIG. 12 is a diagram showing a schematic configuration of a power converter according to another example of the fourth embodiment
  • FIG. 1 is a diagram showing a schematic configuration of a power converter according to Embodiment 1.
  • the power conversion device 1 includes a power converter 10 as a main circuit and a control device 20 for controlling the output of the power converter 10, and includes an AC system 2 as a three-phase AC circuit and a DC circuit. 4.
  • the power converter 10 has a wiring configuration called a double star type, and a plurality of leg circuits 100u connected in parallel between a positive DC terminal 5P and a negative DC terminal 5N, which are common DC terminals. 100v, 100w (referred to as leg circuit 100 when collectively used or when indicating anything).
  • a leg circuit 100 is provided for each of a plurality of phases (in this case, three phases of U, V, and W) that constitute alternating current.
  • the leg circuit 100 is connected between the AC system 2 and the DC circuit 4 and performs power conversion between AC and DC.
  • AC input terminals 6 provided in leg circuits 100u, 100v, and 100w are connected to AC system 2 via transformers 3 .
  • a positive DC terminal 5P and a negative DC terminal 5N commonly connected to each leg circuit 100 are connected to the DC circuit 4 .
  • a DC power system including a DC power grid or other power conversion device is used for example.
  • an HVDC (High Voltage Direct Current) system is configured.
  • two power converters are connected to form a BTB (Back to Back) system for connecting two AC systems with different rated frequencies.
  • the leg circuit 100u includes a U-phase upper arm Pu from the positive DC terminal 5P to the AC input terminal 6 and a U-phase lower arm Nu from the negative DC terminal 5N to the AC input terminal 6.
  • the leg circuit 100v includes a V-phase upper arm Pv from the positive DC terminal 5P to the AC input terminal 6 and a V-phase lower arm Nv from the negative DC terminal 5N to the AC input terminal 6.
  • the leg circuit 100w includes a W-phase upper arm Pw from the positive DC terminal 5P to the AC input terminal 6 and a W-phase lower arm Nw from the negative DC terminal 5N to the AC input terminal 6. That is, the upper arms Pu, Pv, Pw of each phase and the lower arms Nu, Nv, Nw of each phase are connected in series, and the connection point becomes the AC input terminal 6 of each phase.
  • the arm Pu is configured by connecting a plurality (N) of converter cells 11 and a reactor 12P in series.
  • the arm Nu is configured by serially connecting a plurality of (N) converter cells 11 and a reactor 12N.
  • the position where the reactor 12P is inserted may be any position within the arm Pu, and the position where the reactor 12N is inserted may be any position within the arm Nu.
  • a plurality of reactors 12P and 12N may be provided, and the inductance values of the reactors may be different from each other. Alternatively, only one of the reactors 12P and 12N may be provided and the other may be omitted.
  • the AC input terminal 6 is connected to the AC grid 2 via the transformer 3, but instead of the transformer 3, it is configured to be connected to the AC grid 2 via a grid reactor. Also good.
  • primary windings are provided for the leg circuits 100u, 100v, and 100w, respectively, and the leg circuits 100u, 100v, and 100w are connected via secondary windings magnetically coupled to the primary windings.
  • the primary windings of each phase may be reactors 12P and 12N. That is, the upper arms Pu, Pv, Pw of each phase and the lower arms Nu, Nv, Nw of each phase are connected to each other by respective connecting portions such as the AC input terminals 6 or the primary windings. It is electrically connected to the AC system 2 via.
  • the power conversion device 1 further includes DC voltage detectors 7P and 7N, arms Pu, Nu, Pv, Nv, Pw, An arm current detector 8, an AC voltage detector 9A, and an AC current detector 9B are provided at each Nw. Signals from these detectors are input to the control device 20 via signal lines.
  • the signal line is configured by, for example, an optical fiber.
  • FIG. 1 for the sake of simplicity, signal lines for signals input from each detector to the control device 20 are shown together. Similarly, signal lines for signals input/output between the control device 20 and each converter cell 11 are also partially illustrated collectively. Separate signal lines for transmission and reception may be provided between each converter cell 11 and the control device 20 .
  • the DC voltage detector 7P detects the DC voltage VdcP of the positive DC terminal 5P.
  • a DC voltage detector 7N detects a DC voltage VdcN at the negative DC terminal 5N.
  • a difference between the DC voltage VdcP and the DC voltage VdcN is defined as a DC voltage Vdc.
  • the arm current detectors 8 provided in the respective arms Pu, Nu, Pv, Nv, Pw, Nw detect the arm currents IPu, INu, IPv, INv flowing through the respective arms Pu, Nu, Pv, Nv, Pw, Nw, IPw and INw are detected respectively.
  • arm currents IPu, IPv, and IPw are collectively referred to as upper arm current IAP
  • arm currents INu, INv, and INw are collectively referred to as lower arm current IAN.
  • the current IAN is generically referred to as an arm current IA.
  • AC voltage detector 9 ⁇ /b>A detects a U-phase AC voltage Vacu, a V-phase AC voltage Vacv, and a W-phase AC voltage Vacw of AC system 2 .
  • Vacu, Vacv, and Vacw are collectively referred to as Vac.
  • AC current detector 9B detects a U-phase AC current Iacu, a V-phase AC current Iacv, and a W-phase AC current Iacw of AC system 2 .
  • Iacu, Iacv, and Iacw are collectively referred to as Iac.
  • the polarity of the DC current Idc input/output via the positive DC terminal 5P, and the polarities of the arm current IA and the AC current Iac are positive in the direction of the arrows in the figure.
  • FIG. 2 and 3 are diagrams showing configuration examples of each converter cell 11 in the power converter 10.
  • FIG. The converter cell 11 shown in FIG. 2 has a circuit configuration called a half-bridge configuration.
  • the converter cell 11 includes a series body formed by connecting in series two semiconductor switching elements (hereinafter simply switching elements) Q1 and Q2 each having a diode D connected in antiparallel, and a DC capacitor 13 as a storage element. , a voltage detector 14 and a bypass switch 15 .
  • a series body of switching elements Q1 and Q2 and DC capacitor 13 are connected in parallel.
  • both terminals of the switching element Q2 become the input/output terminals 11A and 11B of the converter cell 11.
  • a voltage Vc across DC capacitor 13 or zero voltage is output by switching operations of switching elements Q1 and Q2. For example, when the switching element Q1 is on and the switching element Q2 is off, the voltage Vc across the DC capacitor 13 is output. Zero voltage is output when the switching element Q1 is off and the switching element Q2 is on.
  • the voltage detector 14 detects the voltage Vc across the DC capacitor 13 .
  • Bypass switch 15 is connected between input/output terminals 11A and 11B. For example, when the AC system 2 is abnormal, turning on the bypass switch 15 short-circuits the converter cell 11 to protect the switching elements Q1 and Q2 in the converter cell 11 from overcurrent.
  • the converter cell 11 shown in FIG. 3 has a circuit configuration called a full bridge configuration.
  • This converter cell 11 includes a first series body formed by connecting in series two semiconductor switching elements (hereinafter, simply switching elements) Q3 and Q4 each having a diode D connected in antiparallel.
  • a first series body of switching elements Q3 and Q4, a second series body of switching elements Q5 and Q6, and DC capacitor 13 are connected in parallel.
  • the midpoint of the first series body of the switching elements Q3 and Q4 and the midpoint of the second series body of the switching elements Q5 and Q6 are the input/output terminals 11A and 11B of the converter cell 11 .
  • a voltage Vc across the positive and negative ends of the DC capacitor 13 or a zero voltage is output by switching operations of the switching elements Q3 to Q6.
  • voltage detector 14 detects voltage Vc across DC capacitor 13 .
  • Bypass switch 15 is connected between input/output terminals 11A and 11B.
  • the voltage Vc across the DC capacitor 13 is also referred to as the voltage Vc across the DC capacitor 13 or the capacitor voltage Vc.
  • the switching elements Q1 to Q6 in the converter cell 11 shown in FIGS. 2 and 3 include, for example, an IGBT (Insulated Gate Bipolar Transistor), a GCT (Gate Commutated Turn-off), or a self arc-extinguishing type such as a thyristor. Semiconductor switching elements are used. A film capacitor is mainly used for the DC capacitor 13 . In the following description, it is assumed that the half-bridge converter cell 11 shown in FIG. 2 is used.
  • the converter cell 11 may have a configuration other than that described above, for example, a circuit configuration called a clamped double cell may be applied.
  • the switching elements Q1 to Q6 and the DC capacitor 13 are not limited to those described above.
  • the controller 20 includes the DC voltages VdcP and VdcN, which are detection values, the arm current IA of each arm Pu, Nu, Pv, Nv, Pw, and Nw, the AC voltage Vac of each phase, AC current Iac of each phase and capacitor voltage Vc of each converter cell 11 are input. Based on these input information, the gate signal g for driving the switching elements Q1 and Q2 of each converter cell 11 is generated and output.
  • FIG. 4 is a block diagram showing a schematic configuration of the control device 20.
  • the control device 20 includes a basic control unit 21 and arm control units 22Pu, 22Nu, 22Pv, 22Nv, and 22Pw provided for the respective arms Pu, Nu, Pv, Nv, Pw, and Nw. , 22Nw.
  • the arm controllers 22Pu, 22Nu, 22Pv, 22Nv, 22Pw, and 22Nw for the respective arms Pu, Nu, Pv, Nv, Pw, and Nw are also collectively referred to as arm controllers 22.
  • FIG. 5 is a block diagram showing the configuration of the basic control section 21 of the control device 20.
  • the basic control unit 21 includes a current calculation unit 211, an arm total detection unit 212, an inter-arm balance control unit 213, a voltage information calculation unit 214, a total voltage control unit 215, a current command and a generator 216 .
  • basic control unit 21 includes DC control unit 220 , AC control unit 221 , circulating current control unit 222 , arm voltage command calculation unit 223 , arm modulation factor calculation unit 224 , and divider 225 .
  • Arm currents IPu, INu, IPv, INv, IPw, and INw flowing through the respective arms Pu, Nu, Pv, Nv, Pw, and Nw detected by the arm current detector 8 are input to the current calculator 211 .
  • Current calculator 211 calculates direct current Idc and alternating current Iac of each phase, and further calculates circulating currents Izu, Izv, and Izw flowing through leg circuits 100u, 100v, and 100w of each phase.
  • Izu, Izv and Izw are collectively referred to as Iz.
  • the DC current Idc and the circulating current Iz of each phase can be calculated by the following equations.
  • the circulating current Iz of each phase is a current that circulates between the plurality of leg circuits 100 in the power converter 10 without flowing to the AC side and the DC side.
  • Idc (IPu+IPv+IPw+INu+INv+INw)/2
  • Iz (IAP + IAN)/2 - Idc/3
  • the capacitor voltage Vc of each DC capacitor 13 detected by the voltage detector 14 of each converter cell 11 is input to the arm total detection unit 212 in the basic control unit 21, and is also input to the voltage information calculation unit 214. be.
  • the arm total detection unit 212 detects the total capacitor voltage VcAPu, VcANu, VcAPv, VcANv, VcAPw, and VcANw (capacitor voltage (denoted as total VcA) is calculated.
  • N capacitor voltages Vc of the respective converter cells 11 are collected by the arm controllers 22 of the respective arms Pu, Nu, Pv, Nv, Pw, and Nw.
  • the inter-arm balance control unit 213 balances outputs between the arms Pu, Nu, Pv, Nv, Pw, and Nw based on the total capacitor voltage VcA for each of the arms Pu, Nu, Pv, Nv, Pw, and Nw.
  • a circulating current command Izref is generated as follows.
  • the voltage information calculation unit 214 calculates the voltage information value Vcmin based on the minimum voltage value Vcmina that is the minimum value among the input capacitor voltages Vc. That is, the voltage information value Vcmin is calculated based on the minimum voltage value Vcmina among the voltages Vc of all DC capacitors 13 in the power converter 10 .
  • the total voltage control unit 215 calculates the current value ⁇ I so that the voltage information value Vcmin approaches the lower limit value Vcmin*. and output.
  • This current value ⁇ I is a current command value that generates active power that changes the total voltage value of all DC capacitors 13 in power converter 10 . Details of the voltage information calculation unit 214 and the total voltage control unit 215 will be described later.
  • Current command generation unit 216 receives preset DC current command Idcref and AC current command Iacref, circulating current command Izref from inter-arm balance control unit 213, and current value ⁇ I from total voltage control unit 215. be. Based on the input information, a DC current command Idc*, an AC current command Iac* for each phase, and a circulating current command Iz* for each phase are calculated as current commands for the power converter 10 .
  • Current value ⁇ I from total voltage control unit 215 is reflected in at least one of DC current command Idc* and AC current command Iac*.
  • DC voltage command Vdc* set in advance and DC voltages VdcP and VdcN detected by DC voltage detectors 7P and 7N are input to DC control unit 220 .
  • the DC current command Idc* generated by the current command generation unit 216 and the DC current Idc from the current calculation unit 211 are input to the DC control unit 220 .
  • the DC control unit 220 calculates the DC terminal voltage of the DC circuit 4, that is, the DC voltage Vdc from the DC voltages VdcP and VdcN. Then, DC control unit 220 controls each arm Pu, Nu, Pv, Nv, Pw, Nw so that DC voltage Vdc approaches DC voltage command Vdc* and DC current Idc approaches DC current command Idc*.
  • a DC voltage command Vdcref for The generated DC voltage command Vdcref is input to arm voltage command calculation section 223 .
  • a preset AC voltage command Vac* and the AC voltage Vac of each phase detected by the AC voltage detector 9A are input to the AC control unit 221 . Further, alternating current command Iac* for each phase generated by current command generating portion 216 and alternating current Iac for each phase from current calculating portion 211 are input to alternating current control portion 221 . The value detected by the AC current detector 9B may be used as the AC current Iac of each phase.
  • AC control unit 221 controls each arm Pu, Nu, Pv, Nv, Pw, Nw so that AC voltage Vac approaches AC voltage command Vac* and AC current Iac approaches AC current command Iac*. generates an AC voltage command Vacref for each phase of . The generated AC voltage command Vacref is input to arm voltage command calculation unit 223 .
  • the circulating current command Iz* for each phase generated by the current command generating unit 216 and the circulating current Iz for each phase from the current calculation unit 211 are input to the circulating current control unit 222 .
  • the circulating current control unit 222 generates a circulating voltage command Vzref for each phase for controlling each arm Pu, Nu, Pv, Nv, Pw, Nw so that the circulating current Iz approaches the circulating current command Iz*.
  • the generated circulating voltage command Vzref is input to the arm voltage command calculator 223 .
  • the arm voltage command calculation unit 223 receives a DC voltage command Vdcref from the DC control unit 220, an AC voltage command Vacref for each phase from the AC control unit 221, and a circulating voltage command Vzref for each phase from the circulating current control unit 222. is entered. Then, the arm voltage command calculation unit 223 calculates arm voltage commands VAPu*, VANu*, VAPv*, VANv*, VAPw*, VANw* ( When collectively referred to as an arm voltage command VA*) is generated.
  • the U-phase arm voltage commands VAPu* and VANU* are expressed by the following equations using the DC voltage command Vdcref, the U-phase AC voltage command Vacuref, and the U-phase circulating voltage command Vzuref. The same applies to the V-phase and W-phase.
  • VAPu* Vdcref ⁇ Vacuref+Vzuref
  • VA Nu* Vdcref+Vacuref+Vzuref
  • Each arm voltage command VA* and the total capacitor voltage VcA of each arm Pu, Nu, Pv, Nv, Pw, and Nw output by the arm total detection unit 212 are input to the arm modulation factor calculation unit 224 .
  • Arm modulation factor calculation section 224 calculates arm modulation factors KAPu, KANu, KAPv, KANv, KAPw, and KANw for each of arms Pu, Nu, Pv, Nv, Pw, and Nw (generically referred to as arm modulation factor KA). to generate
  • the arm modulation factor KAPu of the arm Pu is obtained by dividing the arm voltage command VAPu* of the arm Pu by the total capacitor voltage VcAPu of the arm Pu.
  • the divider 225 divides the total capacitor voltage VcA of each arm Pu, Nu, Pv, Nv, Pw, Nw by the number N of converter cells 11 in each arm to obtain each arm Pu, Nu, Pv, Nv, Outputs capacitor voltage averages VcAAPu, VcAANu, VcAAPv, VcAANv, VcAAPw, and VcAANw of Pw and Nw (collectively referred to as capacitor voltage average VcAA).
  • the basic control unit 21 outputs the arm modulation factor KA and capacitor voltage average VcAA of each arm Pu, Nu, Pv, Nv, Pw, Nw.
  • the output arm modulation rate KA and capacitor voltage average VcAA of each arm Pu, Nu, Pv, Nv, Pw, and Nw are sent to the corresponding arm controllers 22Pu, 22Nu, 22Pv, 22Nv, 22Pw, and 22Nw for each arm. is entered.
  • FIG. 6 is a block diagram showing the configuration of the arm control section 22 of the control device 20.
  • the arm controller 22Pu of the arm Pu on the U-phase positive side is shown.
  • the arm controllers 22Nu, 22Pv, 22Nv, 22Pw, and 22Nw of the other arms Nu, Pv, Nv, Pw, and Nw have the same configuration.
  • the arm controller 22Pu of the arm Pu includes a cell controller 23 that individually controls each converter cell 11 in the arm Pu.
  • Arm control unit 22Pu receives arm modulation factor KAPu and capacitor voltage average VcAAPu, which are information on arm Pu from basic control unit 21, and also receives arm current IPu detected by arm current detector 8. These pieces of input information are also input to the cell control section 23 that controls each converter cell 11 .
  • Each cell control unit 23 can communicate with each converter cell 11 and receives the capacitor voltage Vc of each converter cell 11 obtained by the voltage detector 14 . Then, the received capacitor voltage Vc is used for control calculation and transmitted to the basic control unit 21 .
  • Each cell control unit 23 controls the converter cell 11 so that the capacitor voltage Vc of the converter cell 11 to be controlled approaches the capacitor voltage average VcAAPu in the arm Pu. More specifically, the cell control unit 23 calculates a control amount from the deviation between the capacitor voltage average VcAAPu and the capacitor voltage Vc and the arm current IPu, and superimposes the control amount on the arm modulation rate KAPu to perform arm modulation. Correct the rate KAPu. Then, the cell control unit 23 generates a gate signal g for driving the switching elements Q1 and Q2 of each converter cell 11 based on the corrected arm modulation factor KAPu, for example, by modulation according to a known triangular wave carrier comparison method. output.
  • FIG. 7 is a block diagram showing the configuration of the voltage information calculation section 214 of the basic control section 21.
  • the voltage information calculation unit 214 includes a minimum value calculation unit 25, a comparison unit 26, a storage unit 27, and a switch 28.
  • the voltage information calculation unit 214 The voltage information value Vcmin is calculated based on the minimum voltage value Vcmina. That is, the voltage information value Vcmin output by the voltage information calculation unit 214 is a value based on the minimum voltage value Vcmina, which is the voltage of some of the DC capacitors 13 in the power converter 10 .
  • the voltage information calculation unit 214 receives the capacitor voltages Vc of all the DC capacitors 13 in the power converter 10, and outputs the voltage information value Vcmin calculated at an update cycle that is an integral multiple of the control cycle of the control device 20. .
  • the voltage information calculation unit 214 receives the capacitor voltages Vc of all sound converter cells 11 excluding the converter cells 11 that do not contribute to the operation of the power converter 10 due to failure or the like. But it's okay.
  • the minimum value calculator 25 outputs a minimum voltage value Vcmina that is the minimum value of the input capacitor voltage Vc. Note that the minimum voltage value Vcmina may be calculated by a functional block other than the voltage information calculation unit 214, and the calculated value may be acquired.
  • the storage unit 27 stores the voltage information value Vcmin, which is the output of the voltage information calculation unit 214, and outputs it as the held value Vcminz after one update period.
  • the comparison unit 26 compares the minimum voltage value Vcmina from the minimum value calculation unit 25 and the held value Vcminz from the storage unit 27, and outputs a switching signal 26a to the switch 28.
  • a positive set value ⁇ is added to the retained value Vcminz, and the switch 28 selects either the retained value after the addition (Vcminz+ ⁇ ) or the minimum voltage value Vcmina by the switching signal 26a, and the voltage information value Output from the voltage information calculation unit 214 as Vcmin.
  • FIG. 8 is a waveform diagram explaining the voltage information value Vcmin.
  • the capacitor voltage Vc which is the instantaneous voltage of each DC capacitor 13, fluctuates according to the ripple voltage. It fluctuates in a relatively large and complicated manner with respect to
  • the voltage information value Vcmin indicated by the solid line is a value that draws an envelope of the minimum value of the minimum voltage value Vcmina on the time axis.
  • FIG. 9 is a block diagram showing the configuration of the total voltage control section 215 of the basic control section 21.
  • voltage information value Vcmin output from voltage information calculation unit 214 and preset lower limit value Vcmin* are input to total voltage control unit 215 .
  • the deviation obtained by subtracting the lower limit value Vcmin* from the voltage information value Vcmin is controlled by the PI controller 29 so as to approach 0, and the current value ⁇ I is output. That is, the current value ⁇ I, which is a current command value such that the active power that changes the total voltage value of all the DC capacitors 13 in the power converter 10 flows in and out, so that the voltage information value Vcmin approaches the lower limit value Vcmin*. is output.
  • Changing the total voltage value of all the DC capacitors 13 is the same as changing the average voltage value of the DC capacitors 13 .
  • the direction in which the current flows into the power converter 10 is positive.
  • the current value ⁇ I becomes a negative value.
  • the current value ⁇ I is input to the current command generator 216, and, for example, reduces the AC current command Iac* having the same phase component as the AC voltage Vac.
  • active power flows out from the power converter 10 to the AC system 2 side, and the total voltage value of all the DC capacitors 13 in the power converter 10 decreases.
  • the voltage information value Vcmin approaches the lower limit value Vcmin*.
  • the current value ⁇ I is reflected in the AC current command Iac*, and the inflow and outflow of active power are performed on the AC side. You can go by the side. Further, it may be performed on both the DC side and the AC side.
  • the capacitor voltage Vc must be higher than these voltages that can be supplied by the power supply, but it can be made as small as possible while securing the minimum required voltage.
  • the lower limit value Vcmin* is set to the minimum necessary voltage with respect to the capacitor voltage Vc.
  • the loss in each converter cell 11 for example, the switching loss generated in the switching elements Q1 and Q2, or the loss generated in the resistance element (voltage detector 14, etc.) connected in parallel with the DC capacitor 13 is reduced. , and the conversion efficiency of the power conversion device 1 is improved.
  • Embodiment 2 In the first embodiment described above, the voltage information value Vcmin is calculated and used based on the minimum voltage value Vcmina of the capacitor voltage Vc in order to change the total voltage value of all the DC capacitors 13. However, in this embodiment, Different voltage information values are used.
  • the same power converter 10 as in the first embodiment is used, and the control device 20 controls the basic control unit 21A and the arms Pu, Nu, Pv, Nv, Pw, and Nw. Arm control units 22Pu, 22Nu, 22Pv, 22Nv, 22Pw, and 22Nw similar to those in the first embodiment are provided, respectively.
  • FIG. 10 is a block diagram showing the configuration of basic control section 21A of control device 20 according to the second embodiment.
  • the basic control unit 21A includes a current calculation unit 211, an arm total detection unit 212, an inter-arm balance control unit 213, a voltage information calculation unit 214A, a total voltage control unit 215A, a current command and a generator 216 .
  • the basic control unit 21A includes a DC control unit 220, an AC control unit 221, a circulating current control unit 222, an arm voltage command calculation unit 223, an arm modulation factor calculation unit 224, and a divider 225.
  • FIG. 11 is a block diagram showing the configuration of the voltage information calculation section 214A of the basic control section 21A. As shown in FIG. 11 , voltage information calculation section 214A includes minimum value calculation section 31 , comparison section 32 , storage section 33 , and switch 34 .
  • the voltage information calculation unit 214A stores the total capacitor voltage VcA (VcAPu, VcAPv, VcAPw, VcANu, VcANv, VcANw) for each arm, which is the output from the arm total detection unit 212, and the output from the arm voltage command calculation unit 223.
  • a certain arm voltage command VA* (VAPu*, VAPv*, VAPw*, VAnu*, VANv*, VANw*) is input.
  • the control margin Km KmPu, KmPv, KmPw, KmNu, KmNv, KmNw
  • the voltage information calculation unit 214A calculates the voltage information value Kmmin based on the minimum control margin Kmmina, which is the minimum value among the control margins Km for each arm. Output. That is, the voltage information value Kmmin output by the voltage information calculation unit 214A is a value based on the total capacitor voltage VcA of one arm in the power converter 10 .
  • the minimum value calculation unit 31 outputs the minimum control margin Kmmina, which is the minimum value among the input control margins Km for each arm.
  • the storage unit 33 stores the voltage information value Kmmin, which is the output of the voltage information calculation unit 214A, and outputs it as the held value Kmminz after one update period.
  • Comparing section 32 compares minimum control margin Kmmina from minimum value calculating section 31 with held value Kmminz from storage section 33 and outputs switching signal 32 a to switching device 34 .
  • a positive set value ⁇ a is added to the retained value Kmminz, and a switch 34 selects either the retained value after the addition (Kmminz+ ⁇ a) or the minimum control margin Kmmina by means of a switching signal 32a.
  • Kmmin is output from the voltage information calculation unit 214A.
  • FIG. 12 is a waveform diagram explaining the voltage information value Kmmin.
  • the capacitor voltage Vc which is the instantaneous voltage of each DC capacitor 13, fluctuates according to the ripple voltage, and the minimum value of the control margin Km obtained by subtracting the arm voltage command VA* from the total capacitor voltage VcA for each arm (minimum control margin Kmmina) fluctuates with respect to the time axis, as indicated by the dotted line in FIG.
  • the voltage information value Kmmin indicated by the solid line is a value that draws an envelope of the minimum value of the minimum control margin Kmmina with respect to the time axis.
  • FIG. 13 is a block diagram showing the configuration of the total voltage control section 215A of the basic control section 21A.
  • the voltage information value Kmmin output from the voltage information calculation unit 214A and the preset lower limit value Kmmin* are input to the total voltage control unit 215A.
  • the deviation obtained by subtracting the lower limit value Kmmin* from the voltage information value Kmmin is controlled by the PI controller 35 so as to approach 0, and the current value ⁇ I is output. That is, the current value ⁇ I, which is a current command value such that the active power that changes the total voltage value of all the DC capacitors 13 in the power converter 10 flows in and out, so that the voltage information value Kmmin approaches the lower limit value Kmmin*. is output.
  • Current value ⁇ I is input to current command generation unit 216, and as in the first embodiment, at least one of alternating current command Iac* and direct current command Idc* is increased or decreased, and power converter 10 to change the voltage total value of all the DC capacitors 13 of . As a result, the voltage information value Kmmin approaches the lower limit value Kmmin*.
  • the voltage information calculation unit 214A that calculates the voltage information value Kmmin based on the minimum control margin Kmmina, which is the minimum value of the control margin Km for each arm, and the voltage information value Kmmin are set in advance. and a total voltage control unit 215A that changes the total voltage value of all the DC capacitors 13 so as to approach the lower limit value Kmmin*. Therefore, it is possible to reduce the voltage of the DC capacitor 13 while securing the minimum necessary control margin Km for all arms. If the control margin Km obtained by subtracting the arm voltage command VA* from the total capacitor voltage VcA for each arm becomes smaller than the lower limit value Kmmin*, for example, becomes a negative value, the power converter 10 cannot output the desired voltage. It becomes an overmodulation state. In this embodiment, the voltage of the DC capacitor 13 can be made as small as possible without incurring such an overmodulation condition.
  • the loss in each converter cell 11 for example, the switching loss generated in the switching elements Q1 and Q2, or the loss generated in the resistance element (voltage detector 14, etc.) connected in parallel with the DC capacitor 13 is reduced. , and the conversion efficiency of the power conversion device 1 is improved.
  • Embodiment 3 The first embodiment uses the voltage information value Vcmin based on the minimum voltage value Vcmina of the capacitor voltage Vc, and the second embodiment uses the voltage information value Kmmin based on the minimum control margin Kmmina of the control margin Km for each arm. board.
  • two voltage information values a voltage information value Vcmin based on the minimum voltage value Vcmina and a voltage information value Kmcmin related to the control margin Km for each arm, are used to determine the total voltage of all the DC capacitors 13. change the value.
  • the same power converter 10 as in the first embodiment is used, and the control device 20 controls the basic control unit 21B and the arms Pu, Nu, Pv, Nv, Pw, and Nw.
  • Arm controllers 22Pu, 22Nu, 22Pv, 22Nv, 22Pw, and 22Nw similar to those in the first embodiment are provided for each of them.
  • FIG. 14 is a block diagram showing the configuration of basic control section 21B of control device 20 according to the third embodiment.
  • the basic control unit 21B includes a current calculation unit 211, an arm total detection unit 212, an inter-arm balance control unit 213, a voltage information calculation unit 214B, a total voltage control unit 215B, a current command and a generator 216 .
  • the basic control unit 21B includes a DC control unit 220, an AC control unit 221, a circulating current control unit 222, an arm voltage command calculation unit 223, an arm modulation factor calculation unit 224, and a divider 225.
  • FIG. 15 is a block diagram showing the configuration of the voltage information calculation section 214B of the basic control section 21B. As shown in FIG. 15, voltage information calculation section 214B includes voltage information calculation section 214 similar to that of the first embodiment as a first voltage information calculation section and voltage information calculation section 214AA as a second voltage information calculation section. and
  • the voltage information calculation unit 214B stores the capacitor voltage Vc of all the DC capacitors 13 in the power converter 10, the total capacitor voltage VcA for each arm output from the arm total detection unit 212, and the arm voltage command calculation unit 223 An arm voltage command VA* for each arm, which is an output from , is input. Then, the voltage information calculation unit 214B calculates and outputs the voltage information value Vcmin as the first voltage information value and the voltage information value Kmcmin as the second voltage information value.
  • the capacitor voltage Vc is input to the voltage information calculator 214 .
  • the voltage information calculation unit 214 calculates the voltage information value Vcmin based on the minimum voltage value Vcmina, which is the minimum value, among the input capacitor voltages Vc, as in the first embodiment.
  • Total capacitor voltage VcA and arm voltage command VA* are input to voltage information calculation unit 214AA.
  • Voltage information calculation unit 214AA calculates control margin Km for each arm in the same manner as in the second embodiment, and calculates voltage information value Kmcmin by calculation using this control margin Km.
  • the voltage information calculator 214AA will be described in detail below.
  • FIG. 16 is a block diagram showing the configuration of the voltage information calculator (second voltage information calculator) 214AA.
  • voltage information calculator 214AA includes divider 36 , minimum value calculator 31 , comparator 32 , storage 33 , and switch 34 .
  • the voltage information calculation unit 214AA receives the total capacitor voltage VcA (VcAPu, VcAPv, VcAPw, VcANu, VcANv, VcANw) for each arm, which is the output from the arm total detection unit 212, and the output from the arm voltage command calculation unit 223.
  • a certain arm voltage command VA* (VAPu*, VAPv*, VAPw*, VAnu*, VANv*, VANw*) is input.
  • the control margin Km KmPu, KmPv, KmPw, KmNu, KmNv, KmNw
  • a divider 36 divides the control margin Km of each arm by the number N of converter cells 11 in each arm to obtain a per-cell control margin Kmc (KmcPu, KmcPv, KmcPw , KmcNu, KmcNv, KmcNw) are calculated.
  • the control margin per cell Kmc will be referred to as the cell control margin Kmc.
  • Minimum value calculator 31, comparator 32, storage 33 and switch 34 operate in the same manner as in the second embodiment.
  • the minimum value calculator 31 outputs the minimum cell control margin Kmcmina that is the minimum value among the input cell control margins Kmc for each arm.
  • the storage unit 33 stores the output of the voltage information calculation unit 214AA, and outputs it as the held value Kmcminz after one update period.
  • Comparing unit 32 compares minimum cell control margin Kmcmina with held value Kmcminz from storage unit 33 and outputs switching signal 32 a to switch 34 . If (Kmcmina ⁇ Kmcminz), the switch 34 selects the minimum cell control margin Kmcmina as the voltage information value Kmcmin. If (Kmcmina>Kmcminz), the switch 34 selects the held value (Kmcminz+ ⁇ b) to which the positive set value ⁇ b is added as the voltage information value Kmcmin.
  • the positive set value ⁇ b is a value smaller than the difference between the minimum cell control margin Kmcmina and the hold value Kmcminz.
  • the voltage information calculation unit 214AA calculates the voltage information value Kmcmin based on the minimum cell control margin Kmcmina, which is the minimum value among the cell control margins Kmc for each arm, and output at an update cycle of .
  • a voltage information calculation unit 214B combining the two types of voltage information calculation units 214 and 214AA outputs two types of voltage information values Vcmin and Kmcmin.
  • FIG. 17 is a block diagram showing the configuration of the total voltage control section 215B of the basic control section 21B.
  • total voltage control unit 215B has voltage information value Vcmin and voltage information value Kmcmin output from voltage information calculation unit 214B, and a first voltage information value preset for voltage information value Vcmin.
  • a lower limit value Vcmin* as a lower limit value and a lower limit value Kmcmin* as a second lower limit value preset with respect to the voltage information value Kmcmin are input.
  • a minimum value detector (min) 37 selects the smaller deviation of the voltage information value Vcmin minus the lower limit value Vcmin* and the voltage information value Kmcmin minus the lower limit value Kmcmin*. be. The selected deviation is controlled to approach 0 by the PI controller 38 and the current value ⁇ I is output.
  • a current value .DELTA.I which is a current command value as output, is output.
  • Current value ⁇ I is input to current command generation unit 216, and as in the first embodiment, at least one of alternating current command Iac* and direct current command Idc* is increased or decreased, and power converter 10 to change the voltage total value of all the DC capacitors 13 of .
  • the voltage information value Vcmin approaches the lower limit value Vcmin*
  • the voltage information value Kmcmin approaches the lower limit value Kmcmin*.
  • the voltage information calculation unit 214B calculates the voltage information value Vcmin based on the minimum voltage value Vcmina of the capacitor voltage Vc, and also calculates the minimum value of the cell control margin Kmc for each arm (minimum cell A voltage information value Kmcmin is calculated based on the control margin Kmcmina). Then, the voltage total value of all DC capacitors 13 in power converter 10 is changed so that voltage information value Vcmin approaches lower limit value Vcmin* and voltage information value Kmcmin approaches lower limit value Kmcmin*.
  • the minimum necessary voltage is ensured for all capacitor voltages Vc, and as described in the second embodiment above, for all arms
  • the voltage of the DC capacitor 13 can be reduced while ensuring the minimum necessary control margin Km.
  • the loss in each converter cell 11 for example, the switching loss generated in the switching elements Q1 and Q2, or the loss generated in the resistance element (voltage detector 14, etc.) connected in parallel with the DC capacitor 13 is reduced. , and the conversion efficiency of the power conversion device 1 is improved.
  • FIG. 18 is a configuration diagram showing an example of hardware that implements each function of the control device 20.
  • the control device 20 is configured by the processing circuit 60A, which is dedicated hardware.
  • the processing circuit 60A is, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof. Applicable.
  • FIG. 19 is a configuration diagram showing another example of hardware that implements each function of the control device 20 of each of the first to third embodiments.
  • the processing circuit 60B comprises a processor 201 and a memory 202.
  • FIG. 19 is a configuration diagram showing another example of hardware that implements each function of the control device 20 of each of the first to third embodiments.
  • the processing circuit 60B comprises a processor 201 and a memory 202.
  • control device 20 In the processing circuit 60B, the functions of the control device 20 are implemented by software, firmware, or a combination of software and firmware.
  • Software and firmware are written as programs and stored in memory 202 .
  • the processor 201 implements each function by reading and executing a program stored in the memory 202 .
  • the program stored in the memory 202 causes the computer to execute the procedure or method of each unit described above.
  • the memory 202 is, for example, RAM (Random Access Memory), ROM (Read Only Memory), flash memory, EPROM (Erasable Programmable Read Only Memory), EEPROM (Electrically Erasable and volatile or volatile semiconductor memory.
  • the memory 202 also includes magnetic disks, flexible disks, optical disks, compact disks, mini disks, DVDs, and the like.
  • control device 20 may be implemented by dedicated hardware, and some may be implemented by software or firmware.
  • processing circuitry may implement the functionality of controller 20 described above in hardware, software, firmware, or a combination thereof.
  • the power converter 10 having a double-star connection configuration is used, but the present invention is not limited to this.
  • 20 is a diagram showing a schematic configuration of a power converter according to Embodiment 4.
  • the power converter 1A includes a power converter 10A as a main circuit and a control device 20A that controls the output of the power converter 10A, and is connected to an AC system 2 as a three-phase AC circuit. be.
  • the power converter 10A includes arm circuits 110u, 110v, and 110w (generically or when indicating an arbitrary one) for each of a plurality of phases (in this case, three phases of U, V, and W) that constitute an alternating current. arm circuit 110).
  • the three arm circuits 110u, 110v, and 110w are delta-connected, and each AC input terminal is connected to the AC system 2 via the transformer 3.
  • Each of the arm circuits 110u, 110v, and 110w has a similar configuration, and is configured by connecting a plurality of (N) converter cells 11 and a reactor 12 in series.
  • the power converter 10A has a connection configuration called a single delta type, and the power converter 1A is mainly used for a reactive power compensator.
  • the control device 20A includes a basic control section and an arm control section provided for each arm circuit 110 respectively. Further, in the basic control unit, a voltage information calculation unit that calculates the voltage information value Vcmin based on the minimum voltage value of the capacitor voltage Vc, and all DC capacitors so that the voltage information value Vcmin approaches a preset lower limit value Vcmin* 13, and a total voltage control unit that changes the total voltage value of 13 to perform similar control.
  • the voltage can be reduced while ensuring the minimum necessary voltage for all capacitor voltages Vc, and the loss in each converter cell 11 can be reduced to reduce the conversion efficiency of the power conversion device 1A. improves.
  • Embodiment 1 the control of Embodiment 1 is applied, but the control of Embodiment 2 or Embodiment 3 may be applied, and similar effects can be obtained.
  • FIG. 21 is a diagram showing a schematic configuration of a power converter according to another example of the fourth embodiment.
  • the power converter 1B includes a power converter 10B as a main circuit and a control device 20B that controls the output of the power converter 10B, and is connected to an AC system 2 as a three-phase AC circuit. be.
  • the power converter 10B is configured by star-connecting three arm circuits 110u, 110v, and 110w, and each AC input terminal is connected to the AC grid 2 via the transformer 3 .
  • the power converter 10B has a connection configuration called a single star type, and the power converter 1A is mainly used for a reactive power compensator. Also in this case, similarly to the power conversion device 1A shown in FIG. It is possible to reduce the loss in the converter cell 11 and improve the conversion efficiency of the power converter 1B.

Landscapes

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Abstract

電力変換器(10)は、少なくとも1つのアームを相毎に備え、各アームは、それぞれ複数の半導体スイッチング素子(Q)および直流コンデンサ(13)を有する複数の変換器セル(11)を直列接続して構成される。制御装置(20)は、各アーム毎に、前記複数の変換器セル(11)のアーム電圧指令(VA*)を生成して電力変換器(10)を制御する。そして、制御装置(20)は、電力変換器(10)内の一部の直流コンデンサ(13)の電圧(Vc)に基づく電圧情報値(Vcmin)を算出する電圧情報算出部(214)と、電圧情報値(Vcmin)が設定された下限値に近づくように全ての直流コンデンサ(13)の電圧合計値を変化させる全電圧制御部(215)とを備える。

Description

電力変換装置
 本願は、電力変換装置に関するものである。
 近年、電力変換装置において、蓄電要素をそれぞれ備える複数台の変換器セルを直列多重接続して構成するMMC変換器(Modular Multilevel Cоnverter)が電力系統などの高圧用途に用いられる。MMC変換器は、変換器セルの数を増加させることによって、高電圧化に容易に対応でき、大容量の静止型無効電力補償装置、または高圧直流送電用の交直電力変換装置として、送配電系統へ広く適用されている。
 特許文献1記載の従来の電力変換装置は、MMC変換器による電力変換装置であり、レグ内のキャパシタ電圧の平均値が一定になるように制御される。
特開2013-198389号公報
 従来の電力変換装置では、キャパシタのリプル電圧の大きさに拘わらず、レグ内のキャパシタ電圧の平均値を一定に制御するため、キャパシタ電圧に余裕が必要であり目標値が高く設定されていた。このため、変換器セル内の損失が増加し電力変換効率の低下を招くという問題点があった。
 本願は、上記のような課題を解決するための技術を開示するものであり、変換器セル内の蓄電要素の電圧を低減して変換器セル内の損失低減を図り、高効率の電力変換装置を提供することを目的とする。
 本願に開示される電力変換装置は、複数相の交流回路に接続されて電力変換を行う電力変換器と、該電力変換器を出力制御する制御装置とを備える。前記電力変換器は、前記交流回路の各相に接続される少なくとも1つのアームを相毎に備え、前記各アームは、それぞれ複数の半導体スイッチング素子および蓄電要素を有する複数の変換器セルを直列接続して構成される。前記制御装置は、前記電力変換器の前記各アーム毎に出力電圧指令を生成して前記電力変換器を出力制御し、前記電力変換器内の一部の蓄電要素の電圧に基づく電圧情報値を算出する電圧情報算出部と、前記電圧情報値が予め設定された下限値に近づくように前記電力変換器内の全ての蓄電要素の電圧合計値を変化させる全電圧制御部とを備える。
 本願に開示される電力変換装置によれば、変換器セル内の蓄電要素の電圧を低減して変換器セル内の損失低減を図り、高効率の電力変換装置を提供できる。
実施の形態1による電力変換装置の概略構成を示す図である。 実施の形態1による変換器セルの構成例を示す図である。 実施の形態1による変換器セルの構成例を示す図である。 実施の形態1による制御装置の概略構成を示すブロック図である。 実施の形態1による制御装置の基本制御部の構成を示すブロック図である。 実施の形態1による制御装置のアーム制御部の構成を示すブロック図である。 実施の形態1による基本制御部の電圧情報算出部の構成を示すブロック図である。 実施の形態1による電圧情報値を説明する波形図である。 実施の形態1による基本制御部の全電圧制御部の構成を示すブロック図である。 実施の形態2による制御装置の基本制御部の構成を示すブロック図である。 実施の形態2による基本制御部の電圧情報算出部の構成を示すブロック図である。 実施の形態2による電圧情報値を説明する波形図である。 実施の形態2による基本制御部の全電圧制御部の構成を示すブロック図である。 実施の形態3による制御装置の基本制御部の構成を示すブロック図である。 実施の形態3による基本制御部の電圧情報算出部の構成を示すブロック図である。 実施の形態3による電圧情報算出部内の第2電圧情報算出部の構成を示すブロック図である。 実施の形態3による基本制御部の全電圧制御部の構成を示すブロック図である。 実施の形態1~3による制御装置の各機能を実現するハードウェアの例を示す構成図である。 実施の形態1~3による制御装置の各機能を実現するハードウェアの別例を示す構成図である。 実施の形態4による電力変換装置の概略構成を示す図である。 実施の形態4の別例による電力変換装置の概略構成を示す図である。
実施の形態1.
 図1は実施の形態1による電力変換装置の概略構成を示す図である。
 図1に示すように、電力変換装置1は、主回路である電力変換器10と電力変換器10を出力制御する制御装置20とを備え、三相の交流回路としての交流系統2と直流回路4との間に接続される。
 電力変換器10は、ダブルスター型と呼ばれる結線構成を有し、共通の直流端子である正極直流端子5Pと、負極直流端子5Nとの間に、互いに並列に接続された複数のレグ回路100u、100v、100w(総称する場合または任意のものを示す場合、レグ回路100と記載する)を備える。
 レグ回路100は、交流を構成する複数相(この場合、U、V、Wの三相)の各々に設けられる。レグ回路100は、交流系統2と直流回路4との間に接続され交流と直流との間で電力変換を行う。レグ回路100u、100v、100wにそれぞれ設けられた交流入力端子6は、変圧器3を介して交流系統2に接続される。
 各レグ回路100に共通に接続された正極直流端子5Pおよび負極直流端子5Nは、直流回路4に接続される。直流回路4は、例えば、直流送電網などを含む直流電力系統または他の電力変換装置などが用いられる。前者の場合、HVDC(高圧直流送電)システムが構成される。また後者の場合、2台の電力変換装置を連結することになり、定格周波数などが異なる2つの交流系統の間を接続するためのBTB(Back to Back)システムが構成される。
 レグ回路100uは、正極直流端子5Pから交流入力端子6までのU相上アームPuと、負極直流端子5Nから交流入力端子6までのU相下アームNuとを備える。レグ回路100vは、正極直流端子5Pから交流入力端子6までのV相上アームPvと、負極直流端子5Nから交流入力端子6までのV相下アームNvとを備える。レグ回路100wは、正極直流端子5Pから交流入力端子6までのW相上アームPwと、負極直流端子5Nから交流入力端子6までのW相下アームNwとを備える。
 即ち、各相の上アームPu、Pv、Pwと各相の下アームNu、Nv、Nwとが直列接続され、その接続点が各相の交流入力端子6となる。
 各レグ回路100u、100v、100wは、同様の構成を有するので、以下、U相のレグ回路100uを代表として説明する。
 アームPuは、複数(N個)の変換器セル11と、リアクトル12Pとを直列接続して構成される。同様に、アームNuは、複数(N個)の変換器セル11と、リアクトル12Nとを直列接続して構成される。
 リアクトル12Pが挿入される位置は、アームPu内のいずれの位置であっても良く、リアクトル12Nが挿入される位置は、アームNu内のいずれの位置であっても良い。
 なお、リアクトル12P、12Nは、それぞれ複数個あっても良く、各リアクトルのインダクタンス値は互いに異なっていても良い。また、リアクトル12P、12Nのいずれか一方のみを設けて、他方を省略しても良い。
 この場合、交流入力端子6は、変圧器3を介して交流系統2に接続されるものを示したが、変圧器3の代わりに、連系リアクトルを介して交流系統2に接続される構成としても良い。
 また、各相の交流入力端子6に代えて、レグ回路100u、100v、100wにそれぞれ一次巻線を設け、この一次巻線と磁気結合する二次巻線を介してレグ回路100u、100v、100wが変圧器3に電気的に接続するようにしても良い。この場合、各相の一次巻線をリアクトル12P、12Nとしても良い。
 すなわち、各相の上アームPu、Pv、Pwと各相の下アームNu、Nv、Nwとは、交流入力端子6または上記一次巻線など、各接続部により互いに接続され、該各接続部を介して電気的に交流系統2と接続される。
 電力変換装置1は、さらに、制御に使用される電気量(電流、電圧など)を計測する各検出器として、直流電圧検出器7P、7Nと、各アームPu、Nu、Pv、Nv、Pw、Nwにそれぞれ設けられたアーム電流検出器8と、交流電圧検出器9Aと、交流電流検出器9Bとを備える。これらの検出器による信号は、信号線を介して制御装置20に入力される。
 なお、信号線は、例えば光ファイバによって構成される。図1では、簡便のために、各検出器から制御装置20に入力される信号の信号線は、一部まとめて図示している。同様に、制御装置20および各変換器セル11間で入出力される信号の信号線についても、一部まとめて図示している。各変換器セル11と制御装置20との間の信号線は、送信用と受信用とが別個に設けられても良い。
 以下、各検出器について具体的に説明する。
 直流電圧検出器7Pは、正極直流端子5Pの直流電圧VdcPを検出する。直流電圧検出器7Nは、負極直流端子5Nの直流電圧VdcNを検出する。直流電圧VdcPと直流電圧VdcNとの差を直流電圧Vdcとする。
 各アームPu、Nu、Pv、Nv、Pw、Nwにそれぞれ設けられたアーム電流検出器8は、各アームPu、Nu、Pv、Nv、Pw、Nwに流れるアーム電流IPu、INu、IPv、INv、IPw、INwをそれぞれ検出する。以下の説明では、アーム電流IPu、IPv、IPwを総称して上アーム電流IAPと記載し、アーム電流INu、INv、INwを総称して下アーム電流IANと記載し、上アーム電流IAPと下アーム電流IANとを総称してアーム電流IAと記載する。
 交流電圧検出器9Aは、交流系統2のU相の交流電圧Vacu、V相の交流電圧Vacv、およびW相の交流電圧Vacwを検出する。以下の説明では、Vacu、Vacv、およびVacwを総称してVacと記載する。
 交流電流検出器9Bは、交流系統2のU相の交流電流Iacu、V相の交流電流Iacv、およびW相の交流電流Iacwを検出する。以下の説明では、Iacu、Iacv、およびIacwを総称してIacと記載する。
 なお、正極直流端子5Pを介して入出力される直流電流Idcの極性、また、アーム電流IAおよび交流電流Iacの各極性は、図中の矢印の向きを正とする。
 図2および図3は、電力変換器10内の各変換器セル11の構成例を示す図である。
 図2に示す変換器セル11は、ハーフブリッジ構成と呼ばれる回路構成を有する。
 この変換器セル11は、それぞれダイオードDが逆並列接続された2つの半導体スイッチング素子(以下、単にスイッチング素子)Q1、Q2を直列接続して形成した直列体と、蓄電要素としての直流コンデンサ13と、電圧検出器14と、バイパススイッチ15と、を備える。スイッチング素子Q1、Q2の直列体と直流コンデンサ13とは並列接続される。
 この場合、スイッチング素子Q2の両端子が変換器セル11の入出力端子11A、11Bとなる。スイッチング素子Q1、Q2のスイッチング動作により直流コンデンサ13の両端電圧Vc、または零電圧を出力する。例えば、スイッチング素子Q1がオン、かつスイッチング素子Q2がオフのときに、直流コンデンサ13の両端電圧Vcが出力される。スイッチング素子Q1がオフ、かつスイッチング素子Q2がオンのときに、零電圧が出力される。
 電圧検出器14は、直流コンデンサ13の両端電圧Vcを検出する。バイパススイッチ15は、入出力端子11A、11B間に接続される。例えば交流系統2の異常時にバイパススイッチ15をオンすることにより、変換器セル11が短絡され、変換器セル11内のスイッチング素子Q1、Q2を過電流から保護する。
 図3に示す変換器セル11は、フルブリッジ構成と呼ばれる回路構成を有する。この変換器セル11は、それぞれダイオードDが逆並列接続された2つの半導体スイッチング素子(以下、単にスイッチング素子)Q3、Q4を直列接続して形成した第1直列体と、同様に、それぞれダイオードDが逆並列接続された2つの半導体スイッチング素子(以下、単にスイッチング素子)Q5、Q6を直列接続して形成した第2直列体と、直流コンデンサ13と、電圧検出器14と、バイパススイッチ15と、を備える。スイッチング素子Q3、Q4の第1直列体と、スイッチング素子Q5、Q6の第2直列体と、直流コンデンサ13とは並列接続される。
 この場合、スイッチング素子Q3、Q4の第1直列体の中点と、スイッチング素子Q5、Q6の第2直列体の中点とが、変換器セル11の入出力端子11A、11Bとなる。スイッチング素子Q3~Q6のスイッチング動作により直流コンデンサ13の正負の両端電圧Vc、または零電圧を出力する。
 また、図2に示される変換器セル11と同様に、電圧検出器14は、直流コンデンサ13の両端電圧Vcを検出する。バイパススイッチ15は、入出力端子11A、11B間に接続される。なお、直流コンデンサ13の両端電圧Vcは、直流コンデンサ13の電圧Vcあるいはコンデンサ電圧Vcとも記載する。
 図2および図3に示される変換器セル11内の、スイッチング素子Q1~Q6には、例えば、IGBT(Insulated Gate Bipolar Transistor)、GCT(Gate Commutated Turn-off)あるいはサイリスタなどの自己消弧型の半導体スイッチング素子が用いられる。また、直流コンデンサ13には、フィルムコンデンサが主に用いられる。
 以降の説明では、図2に示されるハーフブリッジ構成の変換器セル11を用いるものとする。
 なお、変換器セル11は、上述した構成以外でも良く、例えば、クランプトダブルセルと呼ばれる回路構成などを適用しても良い。また、スイッチング素子Q1~Q6および直流コンデンサ13についても、上述したものに限定されない。
 次に、制御装置20の構成について説明する。
 上述したように、制御装置20には、それぞれ検出値である直流電圧VdcP、VdcNと、各アームPu、Nu、Pv、Nv、Pw、Nwのアーム電流IAと、各相の交流電圧Vacと、各相の交流電流Iacと、各変換器セル11のコンデンサ電圧Vcとが入力される。そして、これらの入力情報に基づいて、各変換器セル11のスイッチング素子Q1、Q2を駆動するゲート信号gを生成して出力する。
 図4は、制御装置20の概略構成を示すブロック図である。
 図4に示すように、制御装置20は、基本制御部21と、各アームPu、Nu、Pv、Nv、Pw、Nwに対してそれぞれ設けられたアーム制御部22Pu、22Nu、22Pv、22Nv、22Pw、22Nwとを備える。
 以下の説明では、各アームPu、Nu、Pv、Nv、Pw、Nwに対するアーム制御部22Pu、22Nu、22Pv、22Nv、22Pw、22Nwを総称してアーム制御部22とも記載する。
 図5は、制御装置20の基本制御部21の構成を示すブロック図である。
 図5に示すように、基本制御部21は、電流演算部211と、アーム合計検出部212と、アーム間バランス制御部213と、電圧情報算出部214と、全電圧制御部215と、電流指令生成部216とを備える。さらに、基本制御部21は、直流制御部220と、交流制御部221と、循環電流制御部222と、アーム電圧指令演算部223と、アーム変調率演算部224と、除算器225とを備える。
 電流演算部211には、アーム電流検出器8で検出された、各アームPu、Nu、Pv、Nv、Pw、Nwに流れるアーム電流IPu、INu、IPv、INv、IPw、INwが入力される。そして、電流演算部211は、直流電流Idcおよび各相の交流電流Iacを演算し、さらに各相のレグ回路100u、100v、100wに流れる循環電流Izu、Izv、Izwを演算する。以下の説明では、Izu、IzvおよびIzwを総称してIzと記載する。
 なお、直流電流Idcおよび各相の循環電流Izは、以下の式で計算できる。各相の循環電流Izは交流側、および直流側には流れず、電力変換器10内の複数のレグ回路100の間を循環する電流である。
Idc = (IPu+IPv+IPw+INu+INv+INw)/2
Iz = (IAP+IAN)/2―Idc/3
 各変換器セル11の電圧検出器14にて検出された各直流コンデンサ13のコンデンサ電圧Vcは、基本制御部21内のアーム合計検出部212に入力されると共に、電圧情報算出部214に入力される。アーム合計検出部212は、各アームPu、Nu、Pv、Nv、Pw、Nw毎にコンデンサ電圧Vcの合計であるコンデンサ電圧合計VcAPu、VcANu、VcAPv、VcANv、VcAPw、VcANw(総称する場合、コンデンサ電圧合計VcAと記載)を算出する。なお、各変換器セル11のコンデンサ電圧Vcは、各アームPu、Nu、Pv、Nv、Pw、Nwのアーム制御部22が、それぞれN個収集する。
 アーム間バランス制御部213は、各アームPu、Nu、Pv、Nv、Pw、Nw毎のコンデンサ電圧合計VcAに基づいて、各アームPu、Nu、Pv、Nv、Pw、Nw間で出力がバランスするように循環電流指令Izrefを生成する。
 電圧情報算出部214は、入力されたコンデンサ電圧Vcの内、最小値である最小電圧値Vcminaに基づいて電圧情報値Vcminを算出する。即ち、電力変換器10内の全ての直流コンデンサ13の電圧Vcの内、最小電圧値Vcminaに基づいて電圧情報値Vcminを算出する。
 全電圧制御部215は、直流コンデンサ13の電圧情報値Vcminと、予め設定された下限値Vcmin*と、に基づいて、電圧情報値Vcminが下限値Vcmin*に近づくように、電流値ΔIを演算して出力する。この電流値ΔIは、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる有効電力を生成する電流指令値である。
 なお、電圧情報算出部214および全電圧制御部215の詳細については、後述する。
 電流指令生成部216には、予め設定された直流電流指令Idcrefおよび交流電流指令Iacrefと、アーム間バランス制御部213からの循環電流指令Izrefと、全電圧制御部215からの電流値ΔIが入力される。そして、これらの入力情報に基づいて、電力変換器10の電流指令としての直流電流指令Idc*、各相の交流電流指令Iac*、および各相の循環電流指令Iz*とを演算する。全電圧制御部215からの電流値ΔIは、直流電流指令Idc*および交流電流指令Iac*の少なくとも1方に反映される。
 直流制御部220には、予め設定された直流電圧指令Vdc*と、直流電圧検出器7P、7Nで検出された直流電圧VdcP、VdcNとが入力される。さらに、直流制御部220には、電流指令生成部216にて生成された直流電流指令Idc*と、電流演算部211からの直流電流Idcとが入力される。
 直流制御部220は、直流電圧VdcP、VdcNから直流回路4の直流端子間電圧、即ち直流電圧Vdcを算出する。そして、直流制御部220は、直流電圧Vdcが直流電圧指令Vdc*に近づき、かつ直流電流Idcが直流電流指令Idc*に近づくように、各アームPu、Nu、Pv、Nv、Pw、Nwを制御する為の直流電圧指令Vdcrefを生成する。生成された直流電圧指令Vdcrefは、アーム電圧指令演算部223に入力される。
 交流制御部221には、予め設定された交流電圧指令Vac*と、交流電圧検出器9Aで検出された各相の交流電圧Vacとが入力される。さらに、交流制御部221には、電流指令生成部216にて生成された各相の交流電流指令Iac*と、電流演算部211からの各相の交流電流Iacとが入力される。なお、各相の交流電流Iacは、交流電流検出器9Bにて検出された値を用いても良い。
 交流制御部221は、交流電圧Vacが交流電圧指令Vac*に近づき、かつ交流電流Iacが交流電流指令Iac*に近づくように、各アームPu、Nu、Pv、Nv、Pw、Nwを制御する為の各相の交流電圧指令Vacrefを生成する。生成された交流電圧指令Vacrefは、アーム電圧指令演算部223に入力される。
 循環電流制御部222には、電流指令生成部216にて生成された各相の循環電流指令Iz*と、電流演算部211からの各相の循環電流Izとが入力される。循環電流制御部222は、循環電流Izが循環電流指令Iz*に近づくように、各アームPu、Nu、Pv、Nv、Pw、Nwを制御する為の各相の循環電圧指令Vzrefを生成する。生成された循環電圧指令Vzrefは、アーム電圧指令演算部223に入力される。
 アーム電圧指令演算部223には、直流制御部220からの直流電圧指令Vdcrefと、交流制御部221からの各相の交流電圧指令Vacrefと、循環電流制御部222からの各相の循環電圧指令Vzrefとが入力される。そして、アーム電圧指令演算部223は、各アームPu、Nu、Pv、Nv、Pw、Nwの出力電圧指令としてのアーム電圧指令VAPu*、VANu*、VAPv*、VANv*、VAPw*、VANw*(総称する場合、アーム電圧指令VA*と記載)を生成する。
 例えば、U相のアーム電圧指令VAPu*、VANu*は、直流電圧指令Vdcrefと、U相の交流電圧指令Vacurefと、U相の循環電圧指令Vzurefを用いて、以下の式で表される。なお、V相、W相についても、同様である。
 VAPu*=Vdcref-Vacuref+Vzuref
 VANu*=Vdcref+Vacuref+Vzuref
 アーム変調率演算部224には、各アーム電圧指令VA*と、アーム合計検出部212が出力する各アームPu、Nu、Pv、Nv、Pw、Nwのコンデンサ電圧合計VcAとが入力される。そして、アーム変調率演算部224は、アームPu、Nu、Pv、Nv、Pw、Nw毎にアーム変調率KAPu、KANu、KAPv、KANv、KAPw、KANw(総称する場合、アーム変調率KAと記載)を生成する。例えば、アームPuのアーム変調率KAPuは、アームPuのアーム電圧指令VAPu*をアームPuのコンデンサ電圧合計VcAPuで割ることで得られる。
 除算器225は、各アームPu、Nu、Pv、Nv、Pw、Nwのコンデンサ電圧合計VcAをそれぞれアーム内の変換器セル11の個数Nで除算して、各アームPu、Nu、Pv、Nv、Pw、Nwのコンデンサ電圧平均VcAAPu、VcAANu、VcAAPv、VcAANv、VcAAPw、VcAANw(総称する場合、コンデンサ電圧平均VcAAと記載)を出力する。
 基本制御部21は、各アームPu、Nu、Pv、Nv、Pw、Nwのアーム変調率KAおよびコンデンサ電圧平均VcAAを出力する。出力された各アームPu、Nu、Pv、Nv、Pw、Nwのアーム変調率KAおよびコンデンサ電圧平均VcAAは、各アーム毎にそれぞれ対応するアーム制御部22Pu、22Nu、22Pv、22Nv、22Pw、22Nwに入力される。
 図6は、制御装置20のアーム制御部22の構成を示すブロック図である。ここでは、U相正側のアームPuのアーム制御部22Puを示す。なお、他のアームNu、Pv、Nv、Pw、Nwのアーム制御部22Nu、22Pv、22Nv、22Pw、22Nwも同様の構成である。
 図6に示すように、アームPuのアーム制御部22Puは、アームPu内の各変換器セル11毎に、該変換器セル11を個別に制御するセル制御部23を備える。
 アーム制御部22Puには、基本制御部21からアームPuの情報であるアーム変調率KAPuおよびコンデンサ電圧平均VcAAPuが入力され、さらにアーム電流検出器8で検出されたアーム電流IPuが入力される。これらの入力情報は、各変換器セル11を制御するセル制御部23にもそれぞれ入力される。
 また、各セル制御部23は各変換器セル11との通信が可能であり、電圧検出器14で得られた各変換器セル11のコンデンサ電圧Vcを受信する。そして、受信したコンデンサ電圧Vcを制御演算に用いると共に、基本制御部21に送信する。
 各セル制御部23は、制御対象の変換器セル11のコンデンサ電圧Vcが、アームPu内のコンデンサ電圧平均VcAAPuに近づくように、変換器セル11を制御する。
 より具体的には、セル制御部23は、コンデンサ電圧平均VcAAPuと当該コンデンサ電圧Vcとの偏差、およびアーム電流IPuから制御量を算出し、該制御量をアーム変調率KAPuに重畳してアーム変調率KAPuを補正する。そして、セル制御部23は、補正後のアーム変調率KAPuに基づいて、例えば公知の三角波キャリア比較方式による変調により、各変換器セル11のスイッチング素子Q1、Q2を駆動するゲート信号gを生成して出力する。
 図7は、基本制御部21の電圧情報算出部214の構成を示すブロック図である。
 図7に示すように、電圧情報算出部214は、最小値算出部25と、比較部26と、記憶部27と、切換器28とを備えて、入力されたコンデンサ電圧Vcの内、最小値である最小電圧値Vcminaに基づいて電圧情報値Vcminを算出する。即ち、電圧情報算出部214が出力する電圧情報値Vcminは、電力変換器10内の一部の直流コンデンサ13の電圧である最小電圧値Vcminaに基づく値である。
 電圧情報算出部214には、電力変換器10内の全ての直流コンデンサ13のコンデンサ電圧Vcが入力され、制御装置20の制御周期の整数倍の更新周期で算出された電圧情報値Vcminを出力する。なお、電圧情報算出部214は、故障等により電力変換器10の動作に寄与していない変換器セル11を除いた、即ち、全ての健全な変換器セル11のコンデンサ電圧Vcが入力されるものでも良い。
 最小値算出部25は、入力されたコンデンサ電圧Vcの内、最小値である最小電圧値Vcminaを出力する。なお、電圧情報算出部214以外の機能ブロックで、最小電圧値Vcminaを算出して、その値を取得しても良い。
 記憶部27は、電圧情報算出部214の出力である電圧情報値Vcminを記憶し、1更新周期後に保持値Vcminzとして出力する。
 比較部26は、最小値算出部25からの最小電圧値Vcminaと、記憶部27からの保持値Vcminzとを比較し、切換器28への切換信号26aを出力する。保持値Vcminzは、正の設定値αが加算され、切換器28は、加算後の保持値(Vcminz+α)と最小電圧値Vcminaとのいずれか1方を、切換信号26aにより選択し、電圧情報値Vcminとして電圧情報算出部214から出力する。
 比較部26は、(Vcmina≦Vcminz)の場合、切換信号26a=1を出力し、切換器28は、最小電圧値Vcminaを選択し、該最小電圧値Vcminaを電圧情報値Vcminとして電圧情報算出部214から出力する。
 また、比較部26は、(Vcmina>Vcminz)の場合、切換信号26a=0を出力し、切換器28は、加算後の保持値(Vcminz+α)を選択し、該値(Vcminz+α)を電圧情報値Vcminとして電圧情報算出部214から出力する。
 なお、正の設定値αは、最小電圧値Vcminaと保持値Vcminzとの差分(Vcmina-Vcminz)よりも小さい値である。例えば、設定値αを定数Xに定め、(Vcmina-Vcminz)が定数X以下の場合は、α=0としても良い。
 図8は、電圧情報値Vcminを説明する波形図である。個々の直流コンデンサ13の瞬時電圧であるコンデンサ電圧Vcは、リプル電圧に応じて変動し、それぞれ変動する6N個のコンデンサ電圧Vcの最小電圧値Vcminaは、図8の点線で示すように、時間軸に対して比較的大きくかつ複雑に変動する。そして、実線で示す電圧情報値Vcminは、最小電圧値Vcminaの時間軸に対する極小値の包絡線を描くような値となる。
 図9は、基本制御部21の全電圧制御部215の構成を示すブロック図である。
 図9に示すように、全電圧制御部215には、電圧情報算出部214から出力された電圧情報値Vcminと、予め設定された下限値Vcmin*とが入力される。そして、電圧情報値Vcminから下限値Vcmin*を差し引いた偏差が、PI制御器29により0に近づくように制御され、電流値ΔIが出力される。
 即ち、電圧情報値Vcminが下限値Vcmin*に近づくように、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる有効電力が流入出されるような電流指令値である電流値ΔIが出力される。
 なお、全ての直流コンデンサ13の電圧合計値を変化させることは、直流コンデンサ13の電圧平均値を変化させることと同じである。
 ところで、この場合、直流電流Idcおよび交流電流Iacは、電力変換器10内に電流が流入する方向、即ち、変換器セル11内の直流コンデンサ13を充電する電流方向を正としている。
 例えば、電圧情報値Vcminが下限値Vcmin*より大きい場合、電流値ΔIは負の値となる。電流値ΔIは、電流指令生成部216に入力され、例えば、交流電圧Vacと同位相成分の交流電流指令Iac*を小さくする。これにより、電力変換器10から交流系統2側に有効電力が流出され、電力変換器10内の全ての直流コンデンサ13の電圧合計値が減少する。そして、結果的に電圧情報値Vcminが下限値Vcmin*に近づく。
 この場合、電流値ΔIを交流電流指令Iac*に反映させて、有効電力の流入出を交流側で行ったが、電流値ΔIを直流電流指令Idc*に反映させて有効電力の流入出を直流側で行っても良い。また、直流側、交流側の双方で行っても良い。
 以上のように、この実施の形態では、コンデンサ電圧Vcの最小電圧値Vcminaに基づく電圧情報値Vcminを算出する電圧情報算出部214と、電圧情報値Vcminが予め設定された下限値Vcmin*に近づくように全ての直流コンデンサ13の電圧合計値を変化させる全電圧制御部215とを備える。このため、全てのコンデンサ電圧Vcに対して、必要最小限の電圧を確保した上で、電圧低減を図ることができる。
 各変換器セル11の直流コンデンサ13は、例えばスイッチング素子Q1、Q2を駆動する駆動装置への電源供給、あるいは制御装置20の動作電源への電力供給を行う場合もある。その場合、コンデンサ電圧Vcは、これらの電源供給可能な電圧より大きくする必要があるが、必要最小限の電圧を確保した上で、可能な限り小さくすることができる。
 なお、下限値Vcmin*は、コンデンサ電圧Vcに対して必要最小限の電圧に設定される。
 これにより、各変換器セル11内の損失、例えば、スイッチング素子Q1、Q2で発生するスイッチング損失、あるいは直流コンデンサ13に並列接続される抵抗要素(電圧検出器14等)で発生する損失を小さくすることができ、電力変換装置1の変換効率が向上する。
実施の形態2.
 上記実施の形態1では、全ての直流コンデンサ13の電圧合計値を変化させるために、コンデンサ電圧Vcの最小電圧値Vcminaに基づく電圧情報値Vcminを算出して用いたが、この実施の形態では、異なる電圧情報値を用いる。この実施の形態2においても、上記実施の形態1と同様の電力変換器10を用い、制御装置20は、基本制御部21Aと、各アームPu、Nu、Pv、Nv、Pw、Nwに対してそれぞれ設けられた、上記実施の形態1と同様のアーム制御部22Pu、22Nu、22Pv、22Nv、22Pw、22Nwとを備える。
 図10は、実施の形態2による制御装置20の基本制御部21Aの構成を示すブロック図である。
 図10に示すように、基本制御部21Aは、電流演算部211と、アーム合計検出部212と、アーム間バランス制御部213と、電圧情報算出部214Aと、全電圧制御部215Aと、電流指令生成部216とを備える。さらに、基本制御部21Aは、直流制御部220と、交流制御部221と、循環電流制御部222と、アーム電圧指令演算部223と、アーム変調率演算部224と、除算器225とを備える。
 電圧情報算出部214Aと全電圧制御部215Aとについて、以下に詳述する。その他の部分については,上記実施の形態1と同様である。
 図11は、基本制御部21Aの電圧情報算出部214Aの構成を示すブロック図である。
 図11に示すように、電圧情報算出部214Aは、最小値算出部31と、比較部32と、記憶部33と、切換器34とを備える。
 電圧情報算出部214Aには、アーム合計検出部212からの出力であるアーム毎のコンデンサ電圧合計VcA(VcAPu、VcAPv、VcAPw、VcANu、VcANv、VcANw)と、アーム電圧指令演算部223からの出力であるアーム電圧指令VA*(VAPu*、VAPv*、VAPw*、VANu*、VANv*、VANw*)とが入力される。そして、アーム毎に、コンデンサ電圧合計VcAからアーム電圧指令VA*を減算して制御余裕Km(KmPu、KmPv、KmPw、KmNu、KmNv、KmNw)が算出される。
 そして、電圧情報算出部214Aは、アーム毎の制御余裕Kmの内、最小値である最小制御余裕Kmminaに基づいて電圧情報値Kmminを算出し、制御装置20の制御周期の整数倍の更新周期で出力する。即ち、電圧情報算出部214Aが出力する電圧情報値Kmminは、電力変換器10内の1つのアームのコンデンサ電圧合計VcAに基づく値である。
 最小値算出部31は、入力されたアーム毎の制御余裕Kmの内、最小値である最小制御余裕Kmminaを出力する。記憶部33は、電圧情報算出部214Aの出力である電圧情報値Kmminを記憶し、1更新周期後に保持値Kmminzとして出力する。比較部32は、最小値算出部31からの最小制御余裕Kmminaと、記憶部33からの保持値Kmminzとを比較し、切換器34への切換信号32aを出力する。保持値Kmminzは、正の設定値αaが加算され、切換器34は、加算後の保持値(Kmminz+αa)と最小制御余裕Kmminaとのいずれか1方を、切換信号32aにより選択し、電圧情報値Kmminとして電圧情報算出部214Aから出力する。
 比較部32は、(Kmmina≦Kmminz)の場合、切換信号32a=1を出力し、切換器34は、最小制御余裕Kmminaを選択し、該最小制御余裕Kmminaを電圧情報値Kmminとして電圧情報算出部214Aから出力する。
 また、比較部32は、(Kmmina>Kmminz)の場合、切換信号32a=0を出力し、切換器34は、加算後の保持値(Kmminz+αa)を選択し、該値(Kmminz+αa)を電圧情報値Kmminとして電圧情報算出部214Aから出力する。
 なお、正の設定値αaは、最小制御余裕Kmminaと保持値Kmminzとの差分(Kmmina-Kmminz)よりも小さい値である。例えば、設定値αaを定数Xに定め、(Kmmina-Kmminz)が定数X以下の場合は、αa=0としても良い。
 図12は、電圧情報値Kmminを説明する波形図である。個々の直流コンデンサ13の瞬時電圧であるコンデンサ電圧Vcはリプル電圧に応じて変動し、アーム毎のコンデンサ電圧合計VcAからアーム電圧指令VA*を減算して得る制御余裕Kmの最小値(最小制御余裕Kmmina)は、図12の点線で示すように、時間軸に対して変動する。そして、実線で示す電圧情報値Kmminは、最小制御余裕Kmminaの時間軸に対する極小値の包絡線を描くような値となる。
 図13は、基本制御部21Aの全電圧制御部215Aの構成を示すブロック図である。
 図13に示すように、全電圧制御部215Aには、電圧情報算出部214Aから出力された電圧情報値Kmminと、予め設定された下限値Kmmin*とが入力される。そして、電圧情報値Kmminから下限値Kmmin*を差し引いた偏差が、PI制御器35により0に近づくように制御され、電流値ΔIが出力される。
 即ち、電圧情報値Kmminが下限値Kmmin*に近づくように、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる有効電力が流入出されるような電流指令値である電流値ΔIが出力される。
 電流値ΔIは、電流指令生成部216に入力され、上記実施の形態1と同様に、交流電流指令Iac*、および直流電流指令Idc*の少なくとも1方を増大あるいは低減させ、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる。そして、結果的に電圧情報値Kmminが下限値Kmmin*に近づく。
 以上のように、この実施の形態では、アーム毎の制御余裕Kmの最小値である最小制御余裕Kmminaに基づく電圧情報値Kmminを算出する電圧情報算出部214Aと、電圧情報値Kmminが予め設定された下限値Kmmin*に近づくように全ての直流コンデンサ13の電圧合計値を変化させる全電圧制御部215Aとを備える。このため、全てのアームに対して、必要最小限の制御余裕Kmを確保した上で、直流コンデンサ13の電圧低減を図ることができる。
 アーム毎のコンデンサ電圧合計VcAからアーム電圧指令VA*を減算して得る制御余裕Kmが下限値Kmmin*より小さくなり、例えば負の値になると、電力変換器10は、所望の電圧を出力出来ない過変調状態となる。この実施の形態では、そのような過変調状態を招くことなく、直流コンデンサ13の電圧を、可能な限り小さくすることができる。
 これにより、各変換器セル11内の損失、例えば、スイッチング素子Q1、Q2で発生するスイッチング損失、あるいは直流コンデンサ13に並列接続される抵抗要素(電圧検出器14等)で発生する損失を小さくすることができ、電力変換装置1の変換効率が向上する。
実施の形態3.
 上記実施の形態1では、コンデンサ電圧Vcの最小電圧値Vcminaに基づく電圧情報値Vcminを用い、上記実施の形態2では、アーム毎の制御余裕Kmの最小制御余裕Kmminaに基づく電圧情報値Kmminを用いた。この実施の形態では、最小電圧値Vcminaに基づく電圧情報値Vcminと、アーム毎の制御余裕Kmに係わる電圧情報値Kmcminとの2種の電圧情報値を用いて、全ての直流コンデンサ13の電圧合計値を変化させる。
 また、この実施の形態3においても、上記実施の形態1と同様の電力変換器10を用い、制御装置20は、基本制御部21Bと、各アームPu、Nu、Pv、Nv、Pw、Nwに対してそれぞれ設けられた、上記実施の形態1と同様のアーム制御部22Pu、22Nu、22Pv、22Nv、22Pw、22Nwとを備える。
 図14は、実施の形態3による制御装置20の基本制御部21Bの構成を示すブロック図である。
 図14に示すように、基本制御部21Bは、電流演算部211と、アーム合計検出部212と、アーム間バランス制御部213と、電圧情報算出部214Bと、全電圧制御部215Bと、電流指令生成部216とを備える。さらに、基本制御部21Bは、直流制御部220と、交流制御部221と、循環電流制御部222と、アーム電圧指令演算部223と、アーム変調率演算部224と、除算器225とを備える。
 電圧情報算出部214Bと全電圧制御部215Bについて、以下に詳述する。その他の部分については、上記実施の形態1と同様である。
 図15は、基本制御部21Bの電圧情報算出部214Bの構成を示すブロック図である。
 図15に示すように、電圧情報算出部214Bは、第1電圧情報算出部として、上記実施の形態1と同様の電圧情報算出部214と、第2電圧情報算出部としての電圧情報算出部214AAとを備える。
 電圧情報算出部214Bには、電力変換器10内の全ての直流コンデンサ13のコンデンサ電圧Vcと、アーム合計検出部212からの出力であるアーム毎のコンデンサ電圧合計VcAと、アーム電圧指令演算部223からの出力であるアーム毎のアーム電圧指令VA*とが入力される。そして、電圧情報算出部214Bは、第1電圧情報値としての電圧情報値Vcminと、第2電圧情報値としての電圧情報値Kmcminとを算出して出力する。
 コンデンサ電圧Vcは、電圧情報算出部214に入力される。電圧情報算出部214は、上記実施の形態1と同様に、入力されたコンデンサ電圧Vcの内、最小値である最小電圧値Vcminaに基づいて電圧情報値Vcminを算出する。
 コンデンサ電圧合計VcAとアーム電圧指令VA*とは電圧情報算出部214AAに入力される。電圧情報算出部214AAは、上記実施の形態2と同様に、アーム毎の制御余裕Kmを算出し、この制御余裕Kmを用いた演算により電圧情報値Kmcminを算出する。電圧情報算出部214AAについては、以下に詳述する。
 図16は、電圧情報算出部(第2電圧情報算出部)214AAの構成を示すブロック図である。
 図16に示すように、電圧情報算出部214AAは、除算器36と、最小値算出部31と、比較部32と、記憶部33と、切換器34とを備える。
 電圧情報算出部214AAには、アーム合計検出部212からの出力であるアーム毎のコンデンサ電圧合計VcA(VcAPu、VcAPv、VcAPw、VcANu、VcANv、VcANw)と、アーム電圧指令演算部223からの出力であるアーム電圧指令VA*(VAPu*、VAPv*、VAPw*、VANu*、VANv*、VANw*)とが入力される。そして、アーム毎に、コンデンサ電圧合計VcAからアーム電圧指令VA*を減算して制御余裕Km(KmPu、KmPv、KmPw、KmNu、KmNv、KmNw)が算出される。
 除算器36は、各アームの制御余裕Kmを、それぞれアーム内の変換器セル11の個数Nで除算して、アーム毎に変換器セル11に対応するセル当たり制御余裕Kmc(KmcPu、KmcPv、KmcPw、KmcNu、KmcNv、KmcNw)が算出される。以後、セル当たり制御余裕Kmcをセル制御余裕Kmcと記載する。
 最小値算出部31、比較部32、記憶部33および切換器34は、上記実施の形態2と同様に動作する。
 即ち、最小値算出部31は、入力されたアーム毎のセル制御余裕Kmcの内、最小値である最小セル制御余裕Kmcminaを出力する。記憶部33は、電圧情報算出部214AAの出力を記憶し、1更新周期後に保持値Kmcminzとして出力する。比較部32は、最小セル制御余裕Kmcminaと、記憶部33からの保持値Kmcminzとを比較し、切換器34への切換信号32aを出力する。
 (Kmcmina≦Kmcminz)の場合、切換器34は、最小セル制御余裕Kmcminaを電圧情報値Kmcminとして選択する。また、(Kmcmina>Kmcminz)の場合、切換器34は、正の設定値αbが加算された保持値(Kmcminz+αb)を電圧情報値Kmcminとして選択する。
 なお、正の設定値αbは、最小セル制御余裕Kmcminaと保持値Kmcminzとの差分よりも小さい値である。
 このように、電圧情報算出部214AAは、アーム毎のセル制御余裕Kmcの内、最小値である最小セル制御余裕Kmcminaに基づいて電圧情報値Kmcminを算出し、制御装置20の制御周期の整数倍の更新周期で出力する。
 そして、2種の電圧情報算出部214、214AAを組み合わせた電圧情報算出部214Bは、2種の電圧情報値Vcmin、Kmcminを出力する。
 図17は、基本制御部21Bの全電圧制御部215Bの構成を示すブロック図である。
 図17に示すように、全電圧制御部215Bには、電圧情報算出部214Bから出力された電圧情報値Vcminおよび電圧情報値Kmcminと、さらに、電圧情報値Vcminに対して予め設定された第1下限値としての下限値Vcmin*、および電圧情報値Kmcminに対して予め設定された第2下限値としての下限値Kmcmin*とが入力される。そして、電圧情報値Vcminから下限値Vcmin*を差し引いた偏差と、電圧情報値Kmcminから下限値Kmcmin*を差し引いた偏差との小さい方の偏差が、最小値検出部(min)37にて選択される。選択された偏差は、PI制御器38により0に近づくように制御され、電流値ΔIが出力される。
 即ち、電圧情報値Vcminが下限値Vcmin*に近づき、電圧情報値Kmcminが下限値Kmcmin*に近づくように、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる有効電力が流入出されるような電流指令値である電流値ΔIが出力される。
 電流値ΔIは、電流指令生成部216に入力され、上記実施の形態1と同様に、交流電流指令Iac*、および直流電流指令Idc*の少なくとも1方を増大あるいは低減させ、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる。そして、結果的に電圧情報値Vcminが下限値Vcmin*に近づき、電圧情報値Kmcminが下限値Kmcmin*に近づく。
 以上のように、この実施の形態では、電圧情報算出部214Bは、コンデンサ電圧Vcの最小電圧値Vcminaに基づく電圧情報値Vcminを算出すると共に、アーム毎のセル制御余裕Kmcの最小値(最小セル制御余裕Kmcmina)に基づく電圧情報値Kmcminを算出する。そして、電圧情報値Vcminが下限値Vcmin*に近づき、電圧情報値Kmcminが下限値Kmcmin*に近づくように、電力変換器10内の全ての直流コンデンサ13の電圧合計値を変化させる。
 このため、上記実施の形態1で説明したように、全てのコンデンサ電圧Vcに対して必要最小限の電圧を確保し、かつ、上記実施の形態2で説明したように、全てのアームに対して必要最小限の制御余裕Kmを確保した上で、直流コンデンサ13の電圧低減を図ることができる。
 これにより、各変換器セル11内の損失、例えば、スイッチング素子Q1、Q2で発生するスイッチング損失、あるいは直流コンデンサ13に並列接続される抵抗要素(電圧検出器14等)で発生する損失を小さくすることができ、電力変換装置1の変換効率が向上する。
 なお、上記各実施の形態1~3の制御装置20の機能は、例えば処理回路によって実現される。
 図18は、制御装置20の各機能を実現するハードウェアの例を示す構成図である。この場合、専用のハードウェアである処理回路60Aにて制御装置20が構成される。
 また、処理回路60Aは、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ASIC(Application Specific Integrated Circuit)、FPGA(Field Programmable Gate Array)、又はこれらを組み合わせたものが該当する。
 また、図19は、各実施の形態1~3の制御装置20の各機能を実現するハードウェアの別例を示す構成図である。この場合、処理回路60Bは、プロセッサ201及びメモリ202を備えている。
 処理回路60Bでは、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより、制御装置20の機能が実現される。ソフトウェア及びファームウェアは、プログラムとして記述され、メモリ202に格納される。プロセッサ201は、メモリ202に記憶されたプログラムを読み出して実行することにより、各機能を実現する。
 メモリ202に格納されたプログラムは、上述した各部の手順又は方法をコンピュータに実行させるものであるとも言える。ここで、メモリ202とは、例えば、RAM(Random Access Memory)、ROM(Read Only Memory)、フラッシュメモリ、EPROM(Erasable Programmable Read Only Memory)、EEPROM(Electrically Erasable and Programmable Read Only Memory)等の、不揮発性又は揮発性の半導体メモリである。また、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、DVD等も、メモリ202に該当する。
 なお、上述した制御装置20の機能について、一部を専用のハードウェアで実現し、一部をソフトウェア又はファームウェアで実現するようにしてもよい。
 このように、処理回路は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせによって、上述した制御装置20の機能を実現することができる。
実施の形態4.
 上記各実施の形態1~3では、ダブルスター型の結線構成を有する電力変換器10を用いたが、それに限るものでは無い。
 図20は、実施の形態4による電力変換装置の概略構成を示す図である。
 図20に示すように、電力変換装置1Aは、主回路である電力変換器10Aと電力変換器10Aを出力制御する制御装置20Aとを備え、三相の交流回路としての交流系統2に接続される。
 電力変換器10Aは、交流を構成する複数相(この場合、U、V、Wの三相)の各々にアームとしてのアーム回路110u、110v、110w(総称する場合または任意のものを示す場合、アーム回路110と記載する)を備える。3つのアーム回路110u、110v、110wはデルタ結線され、各交流入力端子は、変圧器3を介して交流系統2に接続される。
 各アーム回路110u、110v、110wは、同様の構成を有するもので、複数(N個)の変換器セル11と、リアクトル12とを直列接続して構成される。
 この場合、電力変換器10Aは、シングルデルタ型と呼ばれる結線構成を有し、電力変換装置1Aは、主に無効電力補償装置に用いられる。
 この実施の形態においても、上記実施の形態1と同様に、制御装置20Aは、基本制御部と、各アーム回路110に対してそれぞれ設けられたアーム制御部とを備える。また、基本制御部において、コンデンサ電圧Vcの最小電圧値に基づく電圧情報値Vcminを算出する電圧情報算出部と、電圧情報値Vcminが予め設定された下限値Vcmin*に近づくように全ての直流コンデンサ13の電圧合計値を変化させる全電圧制御部とを備えて、同様に制御する。これにより、全てのコンデンサ電圧Vcに対して、必要最小限の電圧を確保した上で、電圧低減を図ることができ、各変換器セル11内の損失を低減して電力変換装置1Aの変換効率が向上する。
 なお、上記例では、実施の形態1の制御を適用したが、実施の形態2あるいは実施の形態3の制御を適用しても良く、同様の効果が得られる。
 また、図21は、実施の形態4の別例による電力変換装置の概略構成を示す図である。
 図21に示すように、電力変換装置1Bは、主回路である電力変換器10Bと電力変換器10Bを出力制御する制御装置20Bとを備え、三相の交流回路としての交流系統2に接続される。
 電力変換器10Bは、3つのアーム回路110u、110v、110wをスター結線して構成され、各交流入力端子は、変圧器3を介して交流系統2に接続される。
 この場合、電力変換器10Bは、シングルスター型と呼ばれる結線構成を有し、電力変換装置1Aは、主に無効電力補償装置に用いられる。
 この場合も、図20に示す電力変換装置1Aと同様に、上記各実施の形態1~3の制御を適用して、全てのコンデンサ電圧Vcに対して、電圧低減を図ることができ、各変換器セル11内の損失を低減して電力変換装置1Bの変換効率を向上させることができる。
 本願は、様々な例示的な実施の形態及び実施例が記載されているが、1つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
 従って、例示されていない無数の変形例が、本願に開示され^る技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
 1,1A,1B 電力変換装置、2 交流系統、10,10A,10B 電力変換器、11 変換器セル、13 直流コンデンサ、13 直流コンデンサ、20,20A,20B 制御装置、26,32 比較部、27,33 記憶部、110u,110v,110w アーム回路、214,214A,214B,214AA 電圧情報算出部、215,215A,215B 全電圧制御部、223 アーム電圧指令演算部、α,αa,αb 設定値、Q1~Q6 スイッチング素子、Pu,Nu,Pv,Nv,Pw,Nw アーム、VA*,VAPu*,VANu*,VAPv*,VANv*,VAPw*,VANw* アーム電圧指令、Vc コンデンサ電圧、Vcmina 最小電圧値、VcA,VcAPu,VcANu,VcAPv,VcANv,VcAPw,VcANw コンデンサ電圧合計、Vcmin,Kmmin,Kmcmin 電圧情報値、Vcmin*,Kmmin*,Kmcmin* 下限値、ΔI 電流値、Km,KmPu,KmPv,KmPw,KmNu,KmNv,KmNw 制御余裕、Kmmina 最小制御余裕、Kmc,KmcPu,KmcPv,KmcPw,KmcNu,KmcNv,KmcNw セル制御余裕、Kmcmina 最小セル制御余裕。

Claims (8)

  1.  複数相の交流回路に接続されて電力変換を行う電力変換器と、該電力変換器を出力制御する制御装置とを備え、
     前記電力変換器は、前記交流回路の各相に接続される少なくとも1つのアームを相毎に備え、前記各アームは、それぞれ複数の半導体スイッチング素子および蓄電要素を有する複数の変換器セルを直列接続して構成され、
     前記制御装置は、前記電力変換器の前記各アーム毎に出力電圧指令を生成して前記電力変換器を出力制御し、前記電力変換器内の一部の前記蓄電要素の電圧に基づく電圧情報値を算出する電圧情報算出部と、前記電圧情報値が予め設定された下限値に近づくように前記電力変換器内の全ての前記蓄電要素の電圧合計値を変化させる全電圧制御部とを備える、
    電力変換装置。
  2.  前記制御装置は、前記全電圧制御部により前記電圧合計値を変化させる電流値を演算し、該電流値に基づいて前記電力変換器の電流指令を生成し、該電流指令に基づいて、前記電力変換器の前記各アーム毎に前記出力電圧指令を生成する、
    請求項1に記載の電力変換装置。
  3.  前記電圧情報算出部は、前記電力変換器内の全ての前記蓄電要素の電圧の内、最小値に基づいて前記電圧情報値を算出する、
    請求項1または請求項2に記載の電力変換装置。
  4.  前記電圧情報算出部は、前記各アーム毎に、当該アーム内の全ての前記蓄電要素の電圧和から当該アームに対する前記出力電圧指令を差し引いて制御余裕を算出し、該各アーム毎の制御余裕の内、最小値に基づいて前記電圧情報値を算出する、
    請求項1または請求項2に記載の電力変換装置。
  5.  前記電圧情報算出部は、前記制御装置の制御周期の整数倍の更新周期で前記電圧情報値を出力し、出力を記憶する記憶部と、記憶された前回出力と前記最小値とを比較する比較部とを備え、前記最小値が前記前回出力以下の場合は、前記最小値を前記電圧情報値として出力し、それ以外の場合は、前記前回出力に正の設定値を加えて前記電圧情報値として出力する、
    請求項3または請求項4に記載の電力変換装置。
  6.  前記正の設定値は、前記最小値と前記前回出力との差分よりも小さい値である、
    請求項5に記載の電力変換装置。
  7.  前記電圧情報算出部は、
       前記電圧情報値として、第1電圧情報値および第2電圧情報値を算出するものであり、
       前記電力変換器内の全ての前記蓄電要素の電圧の内、最小値に基づいて前記第1電圧情報値を算出すると共に、
       前記各アーム毎に、当該アーム内の全ての前記蓄電要素の電圧和から当該アームに対する前記出力電圧指令を差し引いて、さらに該アーム内の前記変換器セルの数で割ったセル当たり制御余裕を算出し、該各アーム毎のセル当たり制御余裕の内、最小値に基づいて前記第2電圧情報値を算出し、
     前記全電圧制御部は、
       前記下限値として、前記第1電圧情報値に対する第1下限値、および前記第2電圧情報値に対する第2下限値を用い、
       前記第1電圧情報値が第1下限値に近づき、かつ前記第2電圧情報値が第2下限値に近づくように前記電力変換器内の全ての前記蓄電要素の電圧合計値を変化させる、
    請求項1または請求項2に記載の電力変換装置。
  8.  前記全電圧制御部は、前記第1電圧情報値から前記第1下限値を差し引いた差分と、前記第2電圧情報値から前記第2下限値を差し引いた差分との小さい方の値が0に近づくように全ての前記蓄電要素の電圧合計値を変化させる、
    請求項7に記載の電力変換装置。
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