WO2021106177A1 - 電圧ホールド回路、電圧監視回路及び半導体集積回路 - Google Patents

電圧ホールド回路、電圧監視回路及び半導体集積回路 Download PDF

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WO2021106177A1
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circuit
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hold
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健吾 小宮
章光 田島
武士 木村
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株式会社ソシオネクスト
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/468—Regulating voltage or current wherein the variable actually regulated by the final control device is dc characterised by reference voltage circuitry, e.g. soft start, remote shutdown
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/04—Measuring peak values or amplitude or envelope of ac or of pulses
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
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    • G01R19/25—Arrangements for measuring currents or voltages or for indicating presence or sign thereof using digital measurement techniques
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    • G01R19/165—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values
    • G01R19/16533—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application
    • G01R19/16538—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies
    • G01R19/16552—Indicating that current or voltage is either above or below a predetermined value or within or outside a predetermined range of values characterised by the application in AC or DC supplies in I.C. power supplies

Definitions

  • the present invention relates to a voltage hold circuit, a voltage monitoring circuit, and a semiconductor integrated circuit.
  • Patent Document 1 includes a voltage holding element that holds an applied voltage, a charging switch element that controls the charging state of the voltage holding element, a bias circuit that applies a bias voltage to an input signal, and a peak hold having a comparison circuit.
  • the circuit is disclosed.
  • the comparison circuit compares the voltage of the voltage holding element with the input signal to which the bias voltage is applied, and controls the charging switch element so that the voltage holding element is in the charged state when the voltage of the voltage holding element is low.
  • the peak hold circuit outputs the holding voltage of the voltage holding element.
  • Patent Document 2 includes a peak hold circuit having a hold capacitor for holding the peak voltage of an input signal, and a droop correction peak hold having a droop correction circuit for generating a voltage having a polarity opposite to the holding voltage of the hold capacitor of the peak hold circuit.
  • the circuit is disclosed.
  • the droop correction circuit is connected to one end of the hold capacitor of the peak hold circuit.
  • Patent Document 3 describes a peak hold that detects a peak value that is a maximum value or a minimum value in a predetermined period consisting of a plurality of cycles of an input voltage that is an input signal voltage and outputs an output peak value that is an output signal.
  • the circuit is disclosed.
  • a dead time occurs in which the voltage holding element cannot output an appropriate holding voltage.
  • the dead time is preferably short.
  • An object of the present invention is to make it possible to shorten the dead time during which an appropriate holding voltage cannot be output during the reset period.
  • the voltage hold circuit is a voltage hold circuit that operates every processing cycle including a hold period and a reset period following the hold period and holds a voltage value with respect to an input voltage signal.
  • a first holding circuit that holds the minimum voltage value for the input voltage signal during the period, and an operation that holds the maximum voltage value for the input voltage signal during the reset period for each processing cycle. It has a second holding circuit to perform.
  • FIG. 1 is a diagram showing a change in the voltage of the power supply voltage node when dynamic voltage scaling (DVS) is not performed.
  • FIG. 2 is a diagram showing a change in the voltage of the power supply voltage node when dynamic voltage scaling is performed.
  • FIG. 3 is a block diagram showing a configuration example of the voltage monitoring circuit.
  • FIG. 4 is a diagram showing a voltage waveform for explaining the operation of the voltage monitoring circuit.
  • FIG. 5 is a circuit diagram showing a configuration example of a voltage hold circuit according to a comparative example.
  • FIG. 6 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit of FIG.
  • FIG. 7 is a circuit diagram showing a configuration example of the voltage hold circuit according to the first embodiment.
  • FIG. 8 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit of FIG. 7.
  • FIG. 9 is a circuit diagram showing a configuration example of the voltage hold circuit according to the second embodiment.
  • FIG. 10 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit of FIG.
  • FIG. 11 is a circuit diagram showing a configuration example of the voltage hold circuit according to the third embodiment.
  • FIG. 12 is a diagram showing a voltage waveform and a current waveform for explaining the operation of the voltage hold circuit of FIG.
  • FIG. 13 is a circuit diagram showing a configuration example of the voltage hold circuit according to the fourth embodiment.
  • FIG. 14 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit of FIG. FIG.
  • FIG. 15 is a diagram showing a configuration example of the voltage monitoring circuit according to the fifth embodiment.
  • FIG. 16 is a diagram showing a configuration example of a semiconductor integrated circuit according to the fifth embodiment.
  • FIG. 17 is a diagram showing a configuration example of a semiconductor integrated circuit according to the sixth embodiment.
  • FIG. 18 is a diagram showing a configuration example of a semiconductor integrated circuit according to the seventh embodiment.
  • FIG. 19 is a diagram showing a configuration example of a semiconductor integrated circuit according to the eighth embodiment.
  • FIG. 20 is a diagram showing a configuration example of a semiconductor integrated circuit according to a ninth embodiment.
  • FIG. 21 is a circuit diagram showing a configuration example of an operational amplifier.
  • FIG. 22 is a diagram showing a reset mode of the comparator.
  • FIG. 21 is a circuit diagram showing a configuration example of an operational amplifier.
  • FIG. 22 is a diagram showing a reset mode of the comparator.
  • FIG. 21 is a circuit diagram showing a configuration example of an operational amplifier.
  • FIG. 23 is a diagram showing a comparison mode of the comparator.
  • FIG. 24 is a circuit diagram showing a configuration example of a constant current source.
  • FIG. 25 is a circuit diagram showing a configuration example of the inverter.
  • FIG. 26 is a circuit diagram showing a configuration example of a AND circuit.
  • FIG. 27 is a circuit diagram showing a configuration example of the OR circuit.
  • FIG. 1 is a diagram showing a change in the voltage 104 of the power supply voltage node when dynamic voltage scaling (DVS) is not performed.
  • the horizontal axis represents time T and the vertical axis represents voltage V.
  • a constant power supply voltage Vdd is supplied to the power supply voltage node.
  • the voltage 104 of the power supply voltage node fluctuates due to a voltage drop depending on the states 101 to 103 of the internal circuit. In the states 101 to 103, the power supply voltage Vdd is determined so that the minimum voltage value of the voltage 104 of the power supply voltage node does not fall below the minimum operating voltage Vmin. Therefore, the difference between the minimum voltage value of the voltage 104 and the minimum operating voltage Vmin becomes the wasted power 105. Dynamic voltage scaling is performed to reduce wasted power 105.
  • FIG. 2 is a diagram showing a change in the voltage 201 of the power supply voltage node when dynamic voltage scaling is performed.
  • the horizontal axis represents time T and the vertical axis represents voltage V.
  • the voltage 201 of the power supply voltage node fluctuates due to a voltage drop according to the states 101 to 103 of the internal circuit.
  • the semiconductor integrated circuit detects the minimum voltage value of the voltage 201 by dynamic voltage scaling, and dynamically controls the power supply voltage Vdd so that the minimum voltage value of the voltage 201 becomes the minimum operating voltage Vmin.
  • the semiconductor integrated circuit can reduce the electric power 202 by dynamically controlling the power supply voltage Vdd.
  • FIG. 3 is a block diagram showing a configuration example of a voltage monitoring circuit.
  • FIG. 4 is a diagram showing a voltage waveform for explaining the operation of the voltage monitoring circuit.
  • the voltage monitoring circuit includes a voltage hold circuit 302 and an analog / digital converter 303.
  • the voltage hold circuit 302 inputs the voltage signal 401 of the power supply voltage node 301, and holds the minimum voltage value 402 with respect to the voltage signal 401 every predetermined period (for example, 1 ⁇ s).
  • the analog / digital converter 303 converts the minimum voltage value held by the voltage hold circuit 302 from analog to digital.
  • the decrease in the voltage signal 401 is 1 ⁇ s or less, and the time axis resolution is in the ns range. Therefore, it is difficult for the analog / digital converter 303 to directly convert the voltage signal 401 of the power supply voltage node 301 from analog to digital with high accuracy.
  • the voltage monitoring circuit can detect the minimum voltage value every 1 ⁇ s and realize dynamic voltage scaling.
  • the voltage hold circuit 302 may input the voltage signal 401 of the power supply voltage node 301 and hold the maximum voltage value with respect to the voltage signal 401 every predetermined period (for example, 1 ⁇ s). In that case, the analog / digital converter 303 converts the maximum voltage value held by the voltage hold circuit 302 from analog to digital.
  • FIG. 5 is a circuit diagram showing a configuration example of the voltage hold circuit 302 according to a comparative example.
  • FIG. 6 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit 302 of FIG.
  • the voltage hold circuit 302 includes a comparator 501, a switch 502, a capacitance 503, a switch 504, a constant current source 505, an operational amplifier 506, and a power supply voltage node 507.
  • the switch 504 is, for example, an n-channel field effect transistor.
  • the input voltage signal VIN is the voltage of the input terminal IN.
  • the output voltage VOUT is the voltage of the output terminal OUT.
  • the reset voltage Vr is the voltage of the power supply voltage node 507.
  • the voltage hold circuit 302 holds the minimum voltage value with respect to the input voltage signal VIN of the input terminal IN.
  • the input terminal IN is connected to a node to be held for voltage, for example, a power supply voltage node.
  • the reset signal RST becomes low level. Then, the switch 502 is turned off.
  • the comparator 501 outputs a high level, the switch 504 is turned on, and the comparator 501 is held in the capacitance 503. The minimum voltage value drops.
  • the comparator 501 outputs a low level, the switch 504 is turned off, and the capacitance 503 Maintains the lowest voltage value.
  • the reset signal RST becomes high level. Then, the switch 502 is turned on, the capacity 503 holds the reset voltage Vr, and the output voltage VOUT becomes the reset voltage Vr. Switch 504 is off.
  • the voltage hold circuit 302 holds the minimum voltage value with respect to the input voltage signal VIN of the input terminal IN during the hold period, and outputs the minimum voltage value as the output voltage VOUT.
  • the dead time 601 is a period in which the capacity 503 is reset by the high-level reset signal RST, and is a period in which the voltage hold circuit 302 cannot output an appropriate minimum voltage value. Due to the capacitance value of the capacitance 503 and the current of the constant current source 505, the dead time 601 becomes longer as the difference between the input voltage signal VIN and the reset voltage Vr increases.
  • the dead time 601 is preferably short because an appropriate minimum voltage value is not output.
  • the capacity 503 is directly connected to the power supply voltage node 507. Therefore, the voltage hold circuit 302 is vulnerable to high frequency fluctuations in the power supply voltage of the power supply voltage node 507.
  • FIG. 7 is a circuit diagram showing a configuration example of the voltage hold circuit 302 according to the first embodiment.
  • the voltage hold circuit 302 has a comparator 701, a switch 702, a capacitance 703, a switch 704, a constant current source 705, an operational amplifier 706, 707, a resistor 708, a capacitance 709, and a constant current source 710. .
  • the switches 702 and 704 are, for example, n-channel field effect transistors.
  • the-input terminal is connected to the input terminal IN
  • the + input terminal is connected to the + input terminal of the operational amplifier 706, and the output terminal is connected to the control terminal of the switch 704.
  • the capacitance 703 is connected between the output terminal of the operational amplifier 707 and the + input terminal of the operational amplifier 706.
  • the switch 702 is connected in parallel to the capacitance 703.
  • the reset signal RST is input to the control terminal of the switch 702.
  • the switch 704 is connected between the + input terminal of the operational amplifier 706 and the constant current source 705.
  • the constant current source 705 is connected between the switch 704 and a reference potential node (eg, a ground potential node) having a potential lower than the power potential node.
  • the ⁇ input terminal and the output terminal are connected to the output terminal OUT.
  • the + input terminal is connected to the input terminal IN
  • the-input terminal is connected to the output terminal of the operational amplifier 707 via the resistor 708.
  • the capacitance 709 is connected in parallel to the resistor 708.
  • the constant current source 710 is connected between the-input terminal of the operational amplifier 707 and the reference potential node.
  • FIG. 8 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit 302 of FIG.
  • the horizontal axis represents time T and the vertical axis represents voltage V.
  • the input voltage signal VIN is the voltage of the input terminal IN.
  • the output voltage VOUT is the voltage of the output terminal OUT.
  • the reset voltage signal VR is the voltage of the output terminal of the operational amplifier 707.
  • the voltage hold circuit 302 operates for each processing cycle including the hold period and the reset period following the hold period, and holds the minimum voltage value with respect to the input voltage signal VIN of the input terminal IN for each processing cycle.
  • the operational amplifier 707, the resistor 708, the capacitance 709, and the constant current source 710 are generation circuits, and generate a reset voltage signal VR that fluctuates according to the input voltage signal VIN.
  • the reset voltage signal VR is expressed by the following equation.
  • the reset voltage signal VR is a signal having a voltage value larger by I ⁇ R (first value) with respect to the voltage value of the input voltage signal VIN.
  • VR VIN + I ⁇ R
  • the reset signal RST becomes low level. Then, the switch 702 is turned off.
  • the comparator 701 outputs a high level, the switch 704 is turned on, and the comparator 701 is held in the capacitance 703. The minimum voltage value drops.
  • the comparator 701 outputs a low level, the switch 704 is turned off, and the capacitance 703 Maintains the lowest voltage value.
  • the comparator 701, the capacitance 703, the switch 704, and the constant current source 705 are holding circuits, and perform an operation of holding the minimum voltage value with respect to the input voltage signal VIN during the holding period for each processing cycle.
  • the switch 704 connects the capacitance 703 to the reference potential node when the voltage value of the input voltage signal VIN is less than the minimum voltage value held in the capacitance 703.
  • the reset signal RST becomes high level. Then, the switch 702 is turned on, the capacitance 703 holds the voltage value of the reset voltage signal VR, and the output voltage VOUT becomes the reset voltage signal VR. Switch 704 is off.
  • the voltage hold circuit 302 holds the minimum voltage value with respect to the input voltage signal VIN of the input terminal IN during the hold period, and outputs the minimum voltage value as the output voltage VOUT.
  • the switch 702 is a reset circuit, and resets the output voltage VOUT based on the reset voltage signal VR during the reset period for each processing cycle.
  • the dead time 801 is a period in which the capacitance 703 is reset by the high-level reset signal RST, and is a period in which the voltage hold circuit 302 cannot output an appropriate minimum voltage value. Since the difference between the input voltage signal VIN and the reset voltage signal VR is small, the dead time 801 can be shortened. The dead time 801 is shorter than the dead time 601 of FIG.
  • the voltage hold circuit 302 is resistant to high frequency fluctuations of the power supply voltage.
  • the voltage hold circuit 302 forms a circuit that holds the maximum voltage value with respect to the input voltage signal VIN by changing the circuit configuration from the circuit shown in FIG. 7 and reversing the direction of the current. Can be done.
  • the operational amplifier 707, the resistor 708, the capacitance 709, and the constant current source 710 are generation circuits, and generate a reset voltage signal VR that fluctuates according to the input voltage signal VIN.
  • the comparator 701, the capacitance 703, the switch 704, and the constant current source 705 are holding circuits, and perform an operation of holding the maximum voltage value with respect to the input voltage signal VIN during the holding period.
  • the switch 702 is a reset circuit, and resets the output voltage VOUT based on the reset voltage signal VR during the reset period.
  • FIG. 9 is a circuit diagram showing a configuration example of the voltage hold circuit 302 according to the second embodiment.
  • the voltage hold circuit 302 includes a comparator 901, a AND circuit 902, 903, a constant current source 904, switches 905, 906, a constant current source 907, a capacitance 908, and an operational amplifier 909.
  • the switches 905 and 906 are, for example, n-channel field effect transistors.
  • the-input terminal is connected to the input terminal IN, and the + input terminal is connected to the + input terminal of the operational amplifier 909.
  • the AND circuit 902 outputs a AND signal of the reset signal RST and the logical AND signal of the output signal of the comparator 901 to the control terminal of the switch 905.
  • the AND circuit 903 outputs a AND signal of the output signal of the comparator 901 and the logical inversion signal of the reset signal RST to the control terminal of the switch 906.
  • the constant current source 904 is connected between the power supply voltage node and the switch 905.
  • the switch 905 is connected between the constant current source 904 and the + input terminal of the operational amplifier 909.
  • the switch 906 is connected between the + input terminal of the operational amplifier 909 and the constant current source 907.
  • the constant current source 907 is connected between the switch 906 and the reference potential node.
  • the capacitance 908 is connected between the + input terminal of the operational amplifier 909 and the reference potential node.
  • the ⁇ input terminal and the output terminal are connected to the output terminal OUT.
  • FIG. 10 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit 302 of FIG.
  • the horizontal axis represents time T and the vertical axis represents voltage V.
  • the input voltage signal VIN is the voltage of the input terminal IN.
  • the output voltage VOUT is the voltage of the output terminal OUT.
  • the voltage hold circuit 302 operates for each processing cycle including the hold period and the reset period following the hold period, and holds the minimum voltage value with respect to the input voltage signal VIN of the input terminal IN for each processing cycle.
  • the high level period of the reset signal RST is the reset period.
  • the low level period of the reset signal RST is the hold period.
  • the comparator 901, the AND circuit 903, the switch 906, the constant current source 907, and the capacitance 908 are holding circuits, and perform an operation of holding the lowest voltage value with respect to the input voltage signal VIN during the holding period for each processing cycle. ..
  • the output signal of the AND circuit 903 changes according to the output signal of the comparator 901. Therefore, the switch 906 is in a state where it can be turned on during the hold period, and when the voltage value of the input voltage signal VIN is smaller than the minimum voltage value held in the capacitance 908, the capacitance 908 is set to the constant current source 907 and the constant current source 907.
  • a reference potential node eg, ground potential node
  • the direction of the current of the constant current source 907 is the direction of extracting the electric charge from the capacitance 908 (first direction).
  • the switch 906 since the reset signal RST is in the high level period in the reset period, the output signal of the AND circuit 903 is fixed at the low level. Therefore, the switch 906 is turned off during the reset period.
  • the comparator 901, the AND circuit 902, the constant current source 904, the switch 905, and the capacitance 908 are holding circuits, and hold the maximum voltage value with respect to the input voltage signal VIN in the reset period following the holding period for each processing cycle. Do the action to do.
  • the reset period since the reset signal RST is a high level period, the output signal of the AND circuit 902 changes according to the output signal of the comparator 901. Therefore, the switch 905 is in a state where it can be turned on during the reset period, and when the voltage value of the input voltage signal VIN is larger than the maximum voltage value held in the capacity 908, the capacity 908 is set to the constant current source 904 and the power supply. Connect to a voltage node.
  • the direction of the current of the constant current source 904 is the direction of injecting electric charge into the capacitance 908 (second direction).
  • the switch 905 since the reset signal RST is in the low level period in the hold period, the output signal of the AND circuit 902 is fixed at the low level. Therefore, the switch 905 is turned off during the hold period.
  • the dead time can be shortened.
  • the voltage hold circuit 302 is a circuit that holds the maximum voltage value with respect to the input voltage signal VIN during the hold period by changing the circuit configuration from the circuit shown in FIG. 9 and reversing the direction of the current. Can be formed.
  • the comparator 901, the AND circuit 903, the switch 906, the constant current source 907, and the capacitance 908 are holding circuits, and perform an operation of holding the maximum voltage value with respect to the input voltage signal VIN during the holding period.
  • the comparator 901, the AND circuit 902, the constant current source 904, the switch 905, and the capacitance 908 are holding circuits, and perform an operation of holding the minimum voltage value with respect to the input voltage signal VIN during the reset period following the hold period.
  • FIG. 11 is a circuit diagram showing a configuration example of the voltage hold circuit 302 according to the third embodiment.
  • the constant current sources 904 and 907 and the switches 905 and 906 are deleted, and the OR circuit 1101, the switch 1102 and the bidirectional current source 1103 are added to FIG.
  • the voltage hold circuit 302 of FIG. 11 operates in the same manner as the voltage hold circuit 302 of FIG. Switch 1102 is, for example, an n-channel field effect transistor.
  • the OR circuit 1101 outputs the OR signal of the output signal of the AND circuit 902 and the output signal of the AND circuit 03 to the control terminal of the switch 1102.
  • the switch 1102 is connected between the + input terminal of the operational amplifier 909 and the bidirectional current source 1103.
  • the bidirectional current source 1103 includes switches 1104 and 1105, resistors 1106 to 1110, and arithmetic amplifiers 1111 and 1112, and is a current source in which the directions of currents are opposite during the hold period and the reset period following the hold period. is there.
  • Switches 1104 and 1105 are, for example, n-channel field effect transistors.
  • FIG. 12 is a diagram showing a voltage waveform and a current waveform for explaining the operation of the voltage hold circuit 302 of FIG.
  • the input voltage signal VIN is the voltage of the input terminal IN.
  • the output voltage VOUT is the voltage of the output terminal OUT.
  • the voltage hold circuit 302 operates for each processing cycle including the hold period and the reset period following the hold period, and holds the minimum voltage value with respect to the input voltage signal VIN of the input terminal IN for each processing cycle.
  • the high level period of the reset signal RST is the reset period.
  • the low level period of the reset signal RST is the hold period.
  • the reset signal RST is at a low level. Then, the switch 1105 is turned off, the switch 1104 is turned on, and the voltage REF becomes the voltage REF1.
  • the voltage REF1 is a positive voltage.
  • the current I flowing through the switch 1102 becomes a positive current I1.
  • the positive current I1 is a current that flows in the direction (first direction) for extracting the electric charge from the capacitance 908. That is, the direction of the current of the bidirectional current source 1103 is the direction (first direction) of extracting the electric charge from the capacitance 908 during the hold period according to the level of the reset signal RST.
  • the comparator 901, the AND circuit 903, the switch 1102, the bidirectional current source 1103, and the capacitance 908 are holding circuits, and perform an operation of holding the lowest voltage value with respect to the input voltage signal VIN during the holding period for each processing cycle. Do.
  • the reset signal RST is at a high level.
  • the switch 1104 is turned off, the switch 1105 is turned on, and the voltage REF becomes the voltage REF2.
  • the voltage REF2 is a negative voltage.
  • the current I flowing through the switch 1102 becomes a negative current I2.
  • the negative current I2 is a current flowing in the direction of injecting electric charge into the capacitance 908 (second direction). That is, the direction of the current of the bidirectional current source 1103 is the direction of injecting electric charge into the capacitance 908 (second direction) in the reset period according to the level of the reset signal RST, and is the direction of the current in the hold period. Is the opposite.
  • the comparator 901, the logical product circuit 902, the switch 1102, the bidirectional current source 1103, and the capacitance 908 are holding circuits, and set the maximum voltage value for the input voltage signal VIN in the reset period following the holding period for each processing cycle. Perform the operation to hold.
  • the voltage hold circuit 302 is a circuit that holds the maximum voltage value with respect to the input voltage signal VIN during the hold period by changing the circuit configuration from the circuit shown in FIG. 11 and reversing the direction of the current. Can be formed.
  • the comparator 901, the AND circuit 903, the switch 1102, the bidirectional current source 1103, and the capacitance 908 are holding circuits, and perform an operation of holding the maximum voltage value with respect to the input voltage signal VIN during the holding period.
  • the comparator 901, the AND circuit 902, the switch 1102, the bidirectional current source 1103, and the capacitance 908 are holding circuits, and perform an operation of holding the minimum voltage value with respect to the input voltage signal VIN during the reset period following the hold period. ..
  • FIG. 13 is a circuit diagram showing a configuration example of the voltage hold circuit 302 according to the fourth embodiment.
  • the voltage hold circuit 302 includes a comparator 1301, a logical product circuit 1302, 1303, a constant current source 1304, switches 1305, 1306, a constant current source 1307, a capacitance 1308, an arithmetic amplifier 1309, and a determination circuit 1310.
  • the determination circuit 1310 has a resistor 1311, a capacitance 1312, and a comparator 1313.
  • the-input terminal is connected to the input terminal IN, and the + input terminal is connected to the + input terminal of the operational amplifier 1309.
  • the AND circuit 1302 outputs a AND signal of the signal CONT and the logical inversion signal of the output signal of the comparator 1301 to the control terminal of the switch 1305.
  • the AND circuit 1303 outputs a AND signal of the output signal of the comparator 1301 and the logical inversion signal of the signal CONT to the control terminal of the switch 1306.
  • the constant current source 1304 is connected between the power supply voltage node and the switch 1305.
  • the switch 1305 is connected between the constant current source 1304 and the + input terminal of the operational amplifier 1309.
  • the switch 1306 is connected between the + input terminal of the operational amplifier 1309 and the constant current source 1307.
  • the constant current source 1307 is connected between the switch 1306 and the reference potential node.
  • the capacitance 1308 is connected between the + input terminal of the operational amplifier 1309 and the reference potential node.
  • the ⁇ input terminal and the output terminal are connected to the output terminal OUT.
  • the resistor 1311 is connected between the input terminal IN and the + input terminal of the comparator 1313.
  • the capacitance 1312 is connected between the + input terminal of the comparator 1313 and the reference potential node.
  • the output terminal of the comparator 1313 outputs a signal CONT.
  • FIG. 14 is a diagram showing a voltage waveform for explaining the operation of the voltage hold circuit 302 of FIG.
  • the horizontal axis represents time T and the vertical axis represents voltage V.
  • the input voltage signal VIN is the voltage of the input terminal IN.
  • the output voltage VOUT is the voltage of the output terminal OUT.
  • the voltage 1401 is the voltage of the + input terminal of the comparator 1313, and is a signal obtained by delaying the input voltage signal VIN.
  • the determination circuit 1310 is a differentiating circuit and determines an increase or decrease of the input voltage signal VIN.
  • the determination circuit 1310 outputs a low-level signal CONT when the input voltage signal VIN increases.
  • the comparator 1301, the logical product circuit 1303, the switch 1306, the constant current source 307, and the capacitance 1308 are holding circuits, and are input for each period (first period) in which the determination circuit 1310 determines the increase in the input voltage signal VIN. The operation of holding the minimum voltage value with respect to the voltage signal VIN is performed.
  • the switch 1306 determines that the voltage value of the input voltage signal VIN is smaller than the minimum voltage value held in the capacitance 1308 during the period in which the determination circuit 1310 determines the increase of the input voltage signal.
  • Capacities 1308 are connected to the reference potential node.
  • the determination circuit 1310 outputs a high-level signal CONT when the input voltage signal VIN decreases.
  • the comparator 1301, the logical product circuit 1302, the constant current source 1304, the switch 1305, and the capacitance 1308 are holding circuits, and are input for each period (second period) in which the determination circuit 1310 determines the decrease in the input voltage signal VIN.
  • the operation of holding the maximum voltage value with respect to the input voltage signal VIN is performed.
  • the switch 1305 determines that the voltage value of the input voltage signal VIN is larger than the maximum voltage value held in the capacitance 1308 when the input voltage signal VIN is reduced during the period in which the determination circuit 1310 determines the decrease of the input voltage signal.
  • Capacitance 1308 is connected to the power supply voltage node.
  • the voltage hold circuit 302 holds the minimum voltage value of the input voltage signal VIN when the input voltage signal VIN increases, and holds the maximum voltage value of the input voltage signal VIN when the input voltage signal VIN decreases. .. As a result, the dead time can be shortened.
  • FIG. 15 is a diagram showing a configuration example of the voltage monitoring circuit according to the fifth embodiment.
  • the voltage monitoring circuit includes a plurality of voltage hold circuits 302, an analog / digital converter 303, and a switching circuit 1501 provided between the plurality of voltage hold circuits 302 and the analog / digital converter 303.
  • the plurality of voltage hold circuits 302 are the voltage hold circuits 302 of the first to fourth embodiments, and each holds the minimum voltage value or the maximum voltage value of the power supply voltage node 1502 to be monitored. That is, the input voltage signal VIN of each voltage hold circuit 302 is the power supply voltage of the corresponding power supply voltage node 1502 to be monitored.
  • the switching circuit 1501 outputs the minimum voltage value or the maximum voltage value held by the plurality of voltage hold circuits 302 to the analog / digital converter 303 in a time division manner.
  • the analog / digital converter 303 sequentially converts the minimum voltage value or the maximum voltage value output by the switching circuit 1501 in a time division manner from analog to digital.
  • the voltage monitoring circuit can monitor the minimum voltage value or the maximum voltage value of the plurality of power supply voltage nodes 1502 with a smaller number of analog / digital converters 303 than the plurality of power supply voltage nodes 1502.
  • FIG. 16 is a diagram showing a configuration example of the semiconductor integrated circuit 1600 according to the fifth embodiment.
  • the semiconductor integrated circuit includes the voltage monitoring circuit of FIG. 15 and the power supply voltage network 1601. A power supply voltage is applied to the power supply voltage network 1601.
  • the plurality of voltage hold circuits 302 can monitor the power supply voltages of a plurality of power supply voltage nodes in the power supply voltage network 1601 and hold the minimum voltage value or the maximum voltage value thereof.
  • FIG. 17 is a diagram showing a configuration example of the semiconductor integrated circuit 1700 according to the sixth embodiment.
  • the semiconductor integrated circuit 1700 includes a power input terminal 1703, a power supply voltage network 1601, an internal circuit 1701, a plurality of voltage hold circuits 302, a switching circuit 1501, an analog / digital converter 303, and a control logic circuit 1702. , Has a control output terminal 1704.
  • the power supply circuit 1710 includes a control unit 1711, an output unit 1712, a power input terminal 1713, a control input terminal 1714, and a power output terminal 1715.
  • the power input terminal 1713 is connected to the system power supply voltage node 1716.
  • the output unit 1712 supplies a power supply voltage to the power supply voltage network 1601 via the power supply output terminal 1715 and the power supply input terminal 1703.
  • the plurality of power supply voltage nodes 1502 are provided in the power supply voltage network 1601 and are nodes to be held by voltage.
  • the internal circuit 1701 receives power supply voltages from a plurality of power supply voltage nodes 1502 and performs processing. As a result, the power supply voltage of the power supply voltage node 1502 fluctuates.
  • the plurality of voltage hold circuits 302 are the voltage hold circuits 302 of the first to fourth embodiments, and each holds the minimum voltage value or the maximum voltage value of the plurality of power supply voltage nodes 1502. That is, the input voltage signal VIN of each voltage hold circuit 302 is the power supply voltage of the corresponding power supply voltage node 1502 to be monitored.
  • the switching circuit 1501 outputs the minimum voltage value or the maximum voltage value held by the plurality of voltage hold circuits 302 to the analog / digital converter 303 in a time division manner.
  • the analog / digital converter 303 converts the minimum voltage value or the maximum voltage value input from the switching circuit 1501 in a time division manner from analog to digital.
  • the control logic circuit 1702 receives the digital minimum or maximum voltage value from the analog / digital converter 303, and controls the control signal for controlling the power supply voltage via the control output terminal 1704 and the control input terminal 1714. Output to unit 1711.
  • the control unit 1711 controls the output unit 1712 based on the control signal.
  • the output unit 1712 outputs the power supply voltage corresponding to the control signal to the power supply voltage network 1601 via the power supply output terminal 1715 and the power supply input terminal 1703. As a result, dynamic voltage scaling is performed.
  • FIG. 18 is a diagram showing a configuration example of the semiconductor integrated circuit 1700 according to the seventh embodiment.
  • the semiconductor integrated circuit 1700 of FIG. 18 is obtained by deleting the power supply circuit 1710 and adding the power supply circuit 1801 to the semiconductor integrated circuit 1700 of FIG.
  • the power supply circuit 1801 is provided inside the semiconductor integrated circuit 1700.
  • the system power supply voltage node 1716 is connected to the power supply circuit 1801 via the power supply input terminal 1703.
  • the control logic circuit 1702 receives the digital minimum voltage value or the maximum voltage value from the analog / digital converter 303, and outputs a control signal for controlling the power supply voltage to the power supply circuit 1801.
  • the power supply circuit 1801 controls the power supply voltage supplied to the power supply voltage network 1601 based on the control signal output from the control logic circuit 1702.
  • FIG. 19 is a diagram showing a configuration example of the semiconductor integrated circuit 1700 according to the eighth embodiment.
  • the semiconductor integrated circuit 1700 of FIG. 19 is obtained by deleting the power supply circuit 1801 and adding the safety mechanism block 1901 to the semiconductor integrated circuit 1700 of FIG.
  • the safety mechanism block 1901 detects an abnormality in the minimum voltage value or the maximum voltage value of the power supply voltage supplied from the plurality of power supply voltage nodes 1502 based on the control signal output from the control logic circuit 1702, and provides safety in the event of an abnormality. It is a circuit that outputs a reset signal or an alarm signal in order to secure it.
  • the internal circuit 1701 receives a reset signal from the safety function block 1901, for example, and resets the internal operation. Further, the internal circuit 1701 receives an alarm signal from the safety function block 1901, for example, and changes the internal operating conditions and operating modes.
  • FIG. 20 is a diagram showing a configuration example of the semiconductor integrated circuit 1700 according to the ninth embodiment.
  • the semiconductor integrated circuit 1700 of FIG. 20 is obtained by deleting the internal circuit 1701, the power input terminal 1703 and the control output terminal 1704, and adding the signal input terminal 2002 and the signal processing block 2003 to the semiconductor integrated circuit 1700 of FIG. Is.
  • the plurality of signal sources 2001 are, for example, sensors whose voltage is displaced at high speed, and each is connected to a plurality of voltage hold circuits 302 via a plurality of signal input terminals 2002.
  • the plurality of voltage hold circuits 302 are the voltage hold circuits 302 of the first to fourth embodiments, and each holds the minimum voltage value or the maximum voltage value of the plurality of signal sources 2001.
  • the input voltage signal VIN of each voltage hold circuit 302 is an output signal of the corresponding signal source 200 to be monitored.
  • the control logic circuit 1702 receives the digital minimum voltage value or maximum voltage value from the analog / digital converter 303, and outputs a control signal for controlling signal processing to the signal processing block 2003.
  • the signal processing block 2003 is a circuit that performs signal processing based on the control signal output by the control logic circuit 1702.
  • FIG. 21 is a circuit diagram showing a configuration example of the operational amplifier.
  • the source is connected to the power supply voltage node and the gate is connected to the drain.
  • the drain is connected to the drain of the p-channel field-effect transistor 2101, the gate is connected to the-input terminal (anti-phase input terminal), and the source is connected to the drain of the n-channel field-effect transistor 2107.
  • the drain is connected to the drain of the p-channel field-effect transistor 2101
  • the gate is connected to the-input terminal (anti-phase input terminal)
  • the source is connected to the drain of the n-channel field-effect transistor 2107.
  • the source is connected to the power supply voltage node
  • the gate is connected to the gate of the p-channel field-effect transistor 2101
  • the drain is connected to the drain of the n-channel field-effect transistor 2106.
  • the gate is connected to the + input terminal (positive phase input terminal)
  • the source is connected to the drain of the n-channel field-effect transistor 2107.
  • the gate is connected to the bias terminal and the source is connected to the reference potential node.
  • the gate of the n-channel field effect transistor 2108 inputs a power-down signal.
  • the inverter 2110 outputs a logical inversion signal of the power down signal to the gate of the p-channel field effect transistor 2103.
  • the source is connected to the power supply voltage node and the drain is connected to the drain of the n-channel field effect transistor 2106.
  • the drain is connected to the bias terminal and the source is connected to the reference potential node.
  • the source is connected to the power supply voltage node, the gate is connected to the drain of the p-channel field effect transistor 2103, and the drain is connected to the output terminal.
  • the drain is connected to the output terminal, the gate is connected to the bias terminal, and the source is connected to the reference potential node.
  • the p-channel field-effect transistor 2103 and the n-channel field-effect transistor 2108 are turned off, and the operational amplifier operates normally.
  • the p-channel field-effect transistor 2103 and the n-channel field-effect transistor 2108 are turned on, and the p-channel field-effect transistor 2104 and the n-channel field-effect transistor 2109 are turned off.
  • the operational amplifier is turned off and can save power.
  • FIG. 22 is a diagram showing the reset mode of the above-mentioned comparator
  • FIG. 23 is a diagram showing the comparison mode of the above-mentioned comparator. The comparator alternately repeats the reset mode and the comparison mode shown in FIG.
  • the source is connected to the power potential node, the gate is connected to the first input terminal, and the drain is connected to the source of the p-channel field effect transistor 2203.
  • the source is connected to the power potential node, the gate is connected to the second input terminal, and the drain is connected to the source of the p-channel field effect transistor 2204.
  • the gate In the p-channel field effect transistor 2203, the gate is connected to the second output terminal and the drain is connected to the first output terminal. In the p-channel field effect transistor 2204, the gate is connected to the first output terminal and the drain is connected to the second output terminal.
  • the drain is connected to the first output terminal, the gate is connected to the second output terminal, and the source is connected to the reference potential node.
  • the drain is connected to the second output terminal, the gate is connected to the first output terminal, and the source is connected to the reference potential node.
  • Switch 2207 is connected between the first output terminal and the reference potential node. In the reset mode of FIG. 22, switch 2207 and switch 2208 are turned on. In the comparison mode of FIG. 23, switch 2207 and switch 2208 are turned off.
  • the p-channel transistor 2203 and the n-channel field effect transistor 2205 constitute an inverter.
  • the p-channel transistor 2204 and the n-channel field effect transistor 2206 form an inverter.
  • either the p-channel field-effect transistor 2201 or the p-channel field-effect transistor 2202 is turned on depending on the magnitude relationship between the first input terminal and the second input terminal. Become. The first output terminal and the second output terminal output the comparison result.
  • FIG. 24 is a circuit diagram showing a configuration example of the above constant current source.
  • the + input terminal is connected to the reference voltage input node
  • the-input terminal is connected to the source of the n-channel field effect transistor 2404
  • the output terminal is connected to the gate of the n-channel field effect transistor 2404.
  • the reference voltage input node is connected to a bandgap circuit or an external regulated power supply.
  • the source is connected to the power supply voltage node, and the gate and drain are connected to the drain of the n-channel field effect transistor 2404.
  • the resistor 2405 is connected between the source of the n-channel field effect transistor 2404 and the reference potential node.
  • the operational amplifier 2401 keeps the source of the n-channel field effect transistor 2404 at the same voltage as the reference voltage input node at all times. As a result, a constant current flows through the resistor 2405.
  • the source is connected to the power supply voltage node
  • the gate is connected to the gate of the p-channel field effect transistor 2402
  • the drain is connected to the constant current output node.
  • the p-channel field effect transistors 2402 and 2403 constitute a current mirror circuit. By adjusting the size of the p-channel field effect transistors 2402 and 2403, the mirror ratio can be changed and the constant current value can be changed.
  • FIG. 25 is a circuit diagram showing a configuration example of the above inverter.
  • the source is connected to the power supply voltage node
  • the gate is connected to the input terminal
  • the drain is connected to the output terminal.
  • the drain is connected to the output terminal
  • the gate is connected to the input terminal
  • the source is connected to the reference potential node.
  • FIG. 26 is a circuit diagram showing a configuration example of the above-mentioned AND circuit.
  • the source is connected to the power supply voltage node
  • the gate is connected to the second input terminal
  • the drain is connected to the drain of the n-channel field effect transistor 2604.
  • the source is connected to the power supply voltage node
  • the gate is connected to the first input terminal
  • the drain is connected to the drain of the n-channel field effect transistor 2604.
  • the gate of the n-channel field-effect transistor 2604 is connected to the first input terminal, and the source is connected to the drain of the n-channel field-effect transistor 2605.
  • the n-channel field effect transistor 2605 has a gate connected to a second input terminal and a source connected to a reference potential node.
  • the source is connected to the power supply voltage node, the gate is connected to the drain of the n-channel field effect transistor 2604, and the source is connected to the output terminal.
  • the drain is connected to the output terminal, the gate is connected to the drain of the n-channel field effect transistor 2604, and the source is connected to the reference potential node.
  • FIG. 27 is a circuit diagram showing a configuration example of the above-mentioned OR circuit.
  • the source is connected to the power supply voltage node
  • the gate is connected to the first input terminal
  • the drain is connected to the source of the p-channel field effect transistor 2702.
  • the gate is connected to the second input terminal and the drain is connected to the drain of the n-channel field-effect transistor 2705.
  • the drain is connected to the drain of the n-channel field-effect transistor 2705, the gate is connected to the first input terminal, and the source is connected to the reference potential node.
  • the n-channel field effect transistor 2705 has a gate connected to a second input terminal and a source connected to a reference potential node.
  • the source is connected to the power supply voltage node
  • the gate is connected to the drain of the n-channel field effect transistor 2705
  • the drain is connected to the output terminal.
  • the gate is connected to the drain of the n-channel field effect transistor 2705, and the source is connected to the reference potential node.
  • a voltage hold circuit that operates every processing cycle including a hold period and a reset period following the hold period, and holds a voltage value with respect to an input voltage signal.
  • a first holding circuit that performs an operation of holding the minimum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a voltage hold circuit having a second holding circuit that holds an operation of holding the maximum voltage value with respect to the input voltage signal in the reset period for each processing cycle.
  • the first holding circuit is a first switch that connects the capacitance to a reference potential node having a potential lower than that of the power supply voltage node when the voltage value of the input voltage signal is smaller than the voltage value held in the capacitance.
  • the second holding circuit has a second switch for connecting the capacitance to the power supply voltage node when the voltage value of the input voltage signal is larger than the voltage value held in the capacitance.
  • Voltage hold circuit. (Appendix 3) A reset signal indicating the hold period or the reset period is input, and the reset signal is input. The first switch is in a state where it can be turned on when the reset signal indicates the hold period, and turns off when the reset signal indicates the reset period.
  • the voltage hold circuit according to Appendix 2, wherein the second switch is in a state where it can be turned on when the reset signal indicates the reset period, and is turned off when the reset signal indicates the hold period.
  • the first holding circuit connects the capacitance to a first current source in which the direction of the current is the first direction when the voltage value of the input voltage signal is smaller than the voltage value held in the capacitance. Has a third switch to When the voltage value of the input voltage signal is larger than the voltage value held in the capacitance, the second holding circuit sets the capacitance in a second direction in which the direction of the current is opposite to that of the first direction.
  • the voltage hold circuit according to Appendix 1 which has a fourth switch connected to a second current source.
  • the voltage hold circuit according to Appendix 4 wherein the first and second current sources are composed of a bidirectional current source in which the directions of currents are opposite to each other during the hold period and the reset period.
  • a reset signal indicating the hold period or the reset period is input, and the reset signal is input.
  • (Appendix 7) A voltage hold circuit that operates every processing cycle including a hold period and a reset period following the hold period, and holds a voltage value with respect to an input voltage signal.
  • a generation circuit that generates a reset voltage signal that fluctuates according to the input voltage signal,
  • a holding circuit that holds the minimum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • Appendix 8 The voltage holding circuit according to Appendix 7, wherein the holding circuit has a switch for connecting the capacitance to a reference potential node when the voltage value of the input voltage signal is smaller than the voltage value held in the capacitance.
  • Appendix 9 The voltage hold circuit according to Appendix 7 or 8, wherein the generation circuit generates the reset voltage signal so as to have a voltage value different from the voltage value of the input voltage signal by a first value.
  • Appendix 10 A voltage hold circuit that holds a voltage value with respect to an input voltage signal.
  • a determination circuit that determines the increase or decrease of the input voltage signal, and A first holding circuit that performs an operation of holding a minimum voltage value with respect to the input voltage signal every first period in which the determination circuit determines an increase in the input voltage signal.
  • a voltage hold circuit having a second holding circuit that performs an operation of holding a maximum voltage value with respect to the input voltage signal every second period in which the determination circuit determines a decrease in the input voltage signal.
  • the first holding circuit is a first switch that connects the capacitance to the reference potential node when the voltage value of the input voltage signal is smaller than the voltage value held in the capacitance in the first period.
  • the second holding circuit connects the capacitance to the power supply voltage node when the voltage value of the input voltage signal is larger than the voltage value held in the capacitance in the second period.
  • the voltage hold circuit according to Appendix 10 having a switch.
  • Appendix 12 A voltage hold circuit that operates every processing cycle including a hold period and a reset period following the hold period, and holds a voltage value with respect to an input voltage signal.
  • a first holding circuit that holds the maximum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a voltage hold circuit that operates every processing cycle including a hold period and a reset period following the hold period, and holds a voltage value with respect to an input voltage signal.
  • a generation circuit that generates a reset voltage signal that fluctuates according to the input voltage signal,
  • a holding circuit that performs an operation of holding the maximum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a voltage hold circuit having a reset circuit that resets an output voltage based on the reset voltage signal during the reset period for each processing cycle.
  • a voltage hold circuit that operates for each processing cycle including the hold period and the reset period following the hold period and holds the voltage value with respect to the input voltage signal. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A first holding circuit that holds the lowest voltage value for the input voltage signal during the holding period for each processing cycle.
  • a voltage monitoring circuit having a second holding circuit that holds an operation of holding the maximum voltage value with respect to the input voltage signal in the reset period for each processing cycle.
  • (Appendix 15) A voltage hold circuit that operates for each processing cycle including the hold period and the reset period following the hold period and holds the voltage value with respect to the input voltage signal. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A generation circuit that generates a reset voltage signal that fluctuates according to the input voltage signal, A holding circuit that holds the minimum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a voltage monitoring circuit having a reset circuit that resets an output voltage based on the reset voltage signal during the reset period for each processing cycle.
  • (Appendix 16) A voltage hold circuit that holds the voltage value for the input voltage signal, It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A determination circuit that determines the increase or decrease of the input voltage signal, and A first holding circuit that performs an operation of holding a minimum voltage value with respect to the input voltage signal every first period in which the determination circuit determines an increase in the input voltage signal.
  • a voltage monitoring circuit having a second holding circuit that performs an operation of holding a maximum voltage value with respect to the input voltage signal every second period in which the determination circuit determines a decrease in the input voltage signal.
  • (Appendix 17) A voltage hold circuit that operates for each processing cycle including the hold period and the reset period following the hold period and holds the voltage value with respect to the input voltage signal. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A first holding circuit that holds the maximum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a voltage monitoring circuit having a second holding circuit that holds a minimum voltage value with respect to the input voltage signal in the reset period for each processing cycle.
  • (Appendix 18) A voltage hold circuit that operates for each processing cycle including the hold period and the reset period following the hold period and holds the voltage value with respect to the input voltage signal.
  • the voltage hold circuit has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A generation circuit that generates a reset voltage signal that fluctuates according to the input voltage signal, A holding circuit that performs an operation of holding the maximum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a voltage monitoring circuit having a reset circuit that resets an output voltage based on the reset voltage signal during the reset period for each processing cycle. (Appendix 19) Having a plurality of the voltage hold circuits It further has a switching circuit provided between the plurality of voltage hold circuits and the analog / digital converter.
  • the voltage monitoring circuit according to any one of Supplementary note 14 to 18, wherein the switching circuit outputs a voltage value held by the plurality of voltage hold circuits to the analog / digital converter in a time division manner.
  • Appendix 20 An internal circuit that performs processing based on the input voltage signal, A voltage hold circuit that holds a voltage value with respect to the input voltage signal for each processing cycle including a hold period and a reset period following the hold period. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A first holding circuit that performs an operation of holding the minimum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a semiconductor integrated circuit including a second holding circuit that holds a maximum voltage value with respect to the input voltage signal in the reset period for each processing cycle.
  • An internal circuit that performs processing based on the input voltage signal A voltage hold circuit that holds a voltage value with respect to the input voltage signal for each processing cycle including a hold period and a reset period following the hold period. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A generation circuit that generates a reset voltage signal that fluctuates according to the input voltage signal, A holding circuit that holds the minimum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a semiconductor integrated circuit including a reset circuit that resets an output voltage based on the reset voltage signal in the reset period for each processing cycle.
  • An internal circuit that performs processing based on the input voltage signal, A voltage hold circuit that holds a voltage value with respect to the input voltage signal, It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A determination circuit that determines the increase or decrease of the input voltage signal, and A first holding circuit that performs an operation of holding a minimum voltage value with respect to the input voltage signal every first period in which the determination circuit determines an increase in the input voltage signal.
  • a semiconductor integrated circuit including a second holding circuit that performs an operation of holding a maximum voltage value with respect to the input voltage signal every second period in which the determination circuit determines a decrease in the input voltage signal.
  • An internal circuit that performs processing based on the input voltage signal, A voltage hold circuit that holds a voltage value based on the input voltage signal for each processing cycle including a hold period and a reset period following the hold period. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A first holding circuit that performs an operation of holding the maximum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a semiconductor integrated circuit having a second holding circuit that holds a minimum voltage value with respect to the input voltage signal in the reset period for each processing cycle.
  • An internal circuit that performs processing based on the input voltage signal A voltage hold circuit that holds a voltage value based on the input voltage signal for each processing cycle including a hold period and a reset period following the hold period. It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the voltage hold circuit A generation circuit that generates a reset voltage signal that fluctuates according to the input voltage signal, A holding circuit that performs an operation of holding the maximum voltage value with respect to the input voltage signal during the holding period for each processing cycle.
  • a semiconductor integrated circuit including a reset circuit that resets an output voltage based on the reset voltage signal in the reset period for each processing cycle.
  • the input voltage signal is the power supply voltage of the power supply voltage node of the internal circuit.
  • the semiconductor integrated circuit according to Appendix 25 which has a power supply circuit that controls a power supply voltage supplied to a power supply voltage node of the internal circuit based on the control signal.
  • Appendix 27 The semiconductor integrated circuit according to Appendix 25, which has a safety function block that detects an abnormality in the power supply voltage supplied to the power supply voltage node of the internal circuit based on the control signal and outputs a reset signal or an alarm signal.
  • Appendix 28 The voltage hold circuit according to any one of Appendix 20 to 24, and It has an analog / digital converter that converts the voltage value held by the voltage hold circuit from analog to digital.
  • the input voltage signal is an output signal of a signal source, and is A logic circuit that receives the digital voltage value output by the analog / digital converter and outputs a control signal for controlling signal processing.
  • a semiconductor integrated circuit having a signal processing block that performs signal processing based on the control signal.

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Abstract

電圧ホールド回路は、ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路（９０１，９０３，９０６，９０７，９０８）と、前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路（９０１，９０２，９０４，９０５，９０８）とを有する。

Description

電圧ホールド回路、電圧監視回路及び半導体集積回路
　本発明は、電圧ホールド回路、電圧監視回路及び半導体集積回路に関する。
　特許文献１には、印加された電圧を保持する電圧保持素子と、電圧保持素子の充電状態を制御する充電スイッチ素子と、入力信号にバイアス電圧を加えるバイアス回路と、比較回路とを有するピークホールド回路が開示されている。比較回路は、電圧保持素子の電圧とバイアス電圧が加えられた入力信号とを比較し、電圧保持素子の電圧が低い場合に電圧保持素子が充電状態となるように充電スイッチ素子を制御する。ピークホールド回路は、電圧保持素子の保持電圧を出力とする。
　特許文献２には、入力信号のピーク電圧を保持するホールドコンデンサを備えたピークホールド回路と、ピークホールド回路のホールドコンデンサの保持電圧と逆極性の電圧を発生するドループ補正回路を有するドループ補正ピークホールド回路が開示されている。ドループ補正回路は、ピークホールド回路のホールドコンデンサの一端に接続されている。
　特許文献３には、入力信号の電圧である入力電圧の複数のサイクルから成る予め定めた期間における最大値又は最小値であるピーク値を検出して出力信号である出力ピーク値を出力するピークホールド回路が開示されている。
特開平１１－２４２０５９号公報 特開２０１０－２４４６１０号公報 特開２００３－２１５１７３号公報
　ピークホールド回路が電圧保持素子をリセットしている期間では、電圧保持素子が適切な保持電圧を出力できないデッドタイムが生じる。デッドタイムは、短いことが好ましい。
　本発明の目的は、リセット期間の適切な保持電圧を出力できないデッドタイムを短縮することができるようにすることである。
　電圧ホールド回路は、ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路とを有する。
　リセット期間の適切な保持電圧を出力できないデッドタイムを短縮することができる。
図１は、ダイナミックボルテージスケーリング（ＤＶＳ）を行わない場合の電源電圧ノードの電圧の変化を示す図である。 図２は、ダイナミックボルテージスケーリングを行う場合の電源電圧ノードの電圧の変化を示す図である。 図３は、電圧監視回路の構成例を示すブロック図である。 図４は、電圧監視回路の動作を説明するための電圧波形を示す図である。 図５は、比較例による電圧ホールド回路の構成例を示す回路図である。 図６は、図５の電圧ホールド回路の動作を説明するための電圧波形を示す図である。 図７は、第１の実施形態による電圧ホールド回路の構成例を示す回路図である。 図８は、図７の電圧ホールド回路の動作を説明するための電圧波形を示す図である。 図９は、第２の実施形態による電圧ホールド回路の構成例を示す回路図である。 図１０は、図９の電圧ホールド回路の動作を説明するための電圧波形を示す図である。 図１１は、第３の実施形態による電圧ホールド回路の構成例を示す回路図である。 図１２は、図１１の電圧ホールド回路の動作を説明するための電圧波形と電流波形を示す図である。 図１３は、第４の実施形態による電圧ホールド回路の構成例を示す回路図である。 図１４は、図１３の電圧ホールド回路の動作を説明するための電圧波形を示す図である。 図１５は、第５の実施形態による電圧監視回路の構成例を示す図である。 図１６は、第５の実施形態による半導体集積回路の構成例を示す図である。 図１７は、第６の実施形態による半導体集積回路の構成例を示す図である。 図１８は、第７の実施形態による半導体集積回路の構成例を示す図である。 図１９は、第８の実施形態による半導体集積回路の構成例を示す図である。 図２０は、第９の実施形態による半導体集積回路の構成例を示す図である。 図２１は、演算増幅器の構成例を示す回路図である。 図２２は、比較器のリセットモードを示す図である。 図２３は、比較器の比較モードを示す図である。 図２４は、定電流源の構成例を示す回路図である。 図２５は、インバータの構成例を示す回路図である。 図２６は、論理積回路の構成例を示す回路図である。 図２７は、論理和回路の構成例を示す回路図である。
（第１の実施形態）
　図１は、ダイナミックボルテージスケーリング（ＤＶＳ）を行わない場合の電源電圧ノードの電圧１０４の変化を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。電源電圧ノードには、一定の電源電圧Ｖｄｄが供給される。電源電圧ノードの電圧１０４は、内部回路の状態１０１～１０３に応じて、電圧降下による変動が生じる。状態１０１～１０３において、電源電圧ノードの電圧１０４の最低電圧値が最低動作電圧Ｖｍｉｎを下回らないように、電源電圧Ｖｄｄが決定される。そのため、電圧１０４の最低電圧値と最低動作電圧Ｖｍｉｎとの差が、無駄な電力１０５となる。無駄な電力１０５を低減するために、ダイナミックボルテージスケーリングが行われる。
　図２は、ダイナミックボルテージスケーリングを行う場合の電源電圧ノードの電圧２０１の変化を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。電源電圧ノードの電圧２０１は、内部回路の状態１０１～１０３に応じて、電圧降下による変動が生じる。半導体集積回路は、ダイナミックボルテージスケーリングにより、電圧２０１の最低電圧値を検出し、電圧２０１の最低電圧値が最低動作電圧Ｖｍｉｎになるように、電源電圧Ｖｄｄを動的に制御する。半導体集積回路は、電源電圧Ｖｄｄを動的に制御することにより、電力２０２を低減することができる。
　図３は、電圧監視回路の構成例を示すブロック図である。図４は、電圧監視回路の動作を説明するための電圧波形を示す図である。電圧監視回路は、電圧ホールド回路３０２と、アナログ／デジタル変換器３０３を有する。電圧ホールド回路３０２は、電源電圧ノード３０１の電圧信号４０１を入力し、所定期間（例えば１μｓ）毎に、電圧信号４０１に対して最低電圧値４０２を保持する。アナログ／デジタル変換器３０３は、電圧ホールド回路３０２が保持した最低電圧値をアナログからデジタルに変換する。
　電圧信号４０１の低下は、１μｓ以下であり、時間軸解像度は、ｎｓ台である。そのため、アナログ／デジタル変換器３０３が直接、電源電圧ノード３０１の電圧信号４０１を高精度でアナログからデジタルに変換することは困難である。電圧監視回路は、電圧ホールド回路３０２を用いることにより、例えば１μｓ毎の最低電圧値を検出し、ダイナミックボルテージスケーリングを実現することができる。
　なお、電圧ホールド回路３０２は、電源電圧ノード３０１の電圧信号４０１を入力し、所定期間（例えば１μｓ）毎に、電圧信号４０１に対して最高電圧値を保持してもよい。その場合、アナログ／デジタル変換器３０３は、電圧ホールド回路３０２が保持した最高電圧値をアナログからデジタルに変換する。
　図５は、比較例による電圧ホールド回路３０２の構成例を示す回路図である。図６は、図５の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。電圧ホールド回路３０２は、比較器５０１と、スイッチ５０２と、容量５０３と、スイッチ５０４と、定電流源５０５と、演算増幅器５０６と、電源電圧ノード５０７を有する。スイッチ５０４は例えば、ｎチャネル電界効果トランジスタである。
　入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。リセット電圧Ｖｒは、電源電圧ノード５０７の電圧である。電圧ホールド回路３０２は、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。入力端子ＩＮは、電圧ホールド対象のノードに接続され、例えば電源電圧ノードに接続される。
　ホールド期間では、リセット信号ＲＳＴがローレベルになる。すると、スイッチ５０２がオフになる。入力端子ＩＮの入力電圧信号ＶＩＮが、容量５０３に保持されている最低電圧値より低い場合には、比較器５０１は、ハイレベルを出力し、スイッチ５０４がオンし、容量５０３に保持されている最低電圧値が低下する。これに対して、入力端子ＩＮの入力電圧信号ＶＩＮが、容量５０３に保持されている最低電圧値より高い場合には、比較器５０１は、ローレベルを出力し、スイッチ５０４がオフし、容量５０３は最低電圧値を維持する。
　リセット期間では、リセット信号ＲＳＴがハイレベルになる。すると、スイッチ５０２がオンし、容量５０３は、リセット電圧Ｖｒを保持し、出力電圧ＶＯＵＴは、リセット電圧Ｖｒになる。スイッチ５０４は、オフである。
　電圧ホールド回路３０２は、ホールド期間では、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持し、その最低電圧値を出力電圧ＶＯＵＴとして出力する。
　デッドタイム６０１は、容量５０３がハイレベルのリセット信号ＲＳＴによりリセットされている期間であり、電圧ホールド回路３０２が適切な最低電圧値を出力できない期間である。容量５０３の容量値と定電流源５０５の電流により、デットタイム６０１は、入力電圧信号ＶＩＮとリセット電圧Ｖｒとの差が大きいほど、長くなる。デッドタイム６０１は、適切な最低電圧値が出力されないので、短いことが好ましい。
　また、容量５０３は、電源電圧ノード５０７に直接、接続されている。そのため、電圧ホールド回路３０２は、電源電圧ノード５０７の電源電圧の高周波数の変動に弱い。
　以下、デッドタイム６０１を短縮することができ、電源電圧の高周波数の変動に強い電圧ホールド回路を説明する。
　図７は、第１の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器７０１と、スイッチ７０２と、容量７０３と、スイッチ７０４と、定電流源７０５と、演算増幅器７０６，７０７と、抵抗７０８と、容量７０９と、定電流源７１０を有する。スイッチ７０２、７０４は例えば、ｎチャネル電界効果トランジスタである。
　比較器７０１は、－入力端子が入力端子ＩＮに接続され、＋入力端子が演算増幅器７０６の＋入力端子に接続され、出力端子がスイッチ７０４の制御端子に接続される。容量７０３は、演算増幅器７０７の出力端子と演算増幅器７０６の＋入力端子の間に接続される。スイッチ７０２は、容量７０３に並列に接続される。リセット信号ＲＳＴは、スイッチ７０２の制御端子に入力される。スイッチ７０４は、演算増幅器７０６の＋入力端子と定電流源７０５の間に接続される。定電流源７０５は、スイッチ７０４と電源電位ノードより低い電位を有する基準電位ノード（例えば、グランド電位ノード）の間に接続される。演算増幅器７０６は、－入力端子と出力端子が出力端子ＯＵＴに接続される。
　演算増幅器７０７は、＋入力端子が入力端子ＩＮに接続され、－入力端子が抵抗７０８を介して演算増幅器７０７の出力端子に接続される。容量７０９は、抵抗７０８に並列に接続される。定電流源７１０は、演算増幅器７０７の－入力端子と基準電位ノードの間に接続される。
　図８は、図７の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。リセット電圧信号ＶＲは、演算増幅器７０７の出力端子の電圧である。電圧ホールド回路３０２は、ホールド期間とホールド期間に続くリセット期間を含む処理サイクルごとに動作し、処理サイクルごとに、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。
　演算増幅器７０７と抵抗７０８と容量７０９と定電流源７１０は、生成回路であり、入力電圧信号ＶＩＮに応じて変動するリセット電圧信号ＶＲを生成する。抵抗７０８の抵抗値をＲとし、定電流源７１０の電流をＩとすると、リセット電圧信号ＶＲは、次式で表される。リセット電圧信号ＶＲは、入力電圧信号ＶＩＮの電圧値に対して、Ｉ×Ｒ（第１の値）だけ大きい電圧値を有する信号である。
　　ＶＲ＝ＶＩＮ＋Ｉ×Ｒ
　ホールド期間では、リセット信号ＲＳＴがローレベルになる。すると、スイッチ７０２がオフになる。入力端子ＩＮの入力電圧信号ＶＩＮが、容量７０３に保持されている最低電圧値より低い場合には、比較器７０１は、ハイレベルを出力し、スイッチ７０４がオンし、容量７０３に保持されている最低電圧値が低下する。これに対して、入力端子ＩＮの入力電圧信号ＶＩＮが、容量７０３に保持されている最低電圧値より高い場合には、比較器７０１は、ローレベルを出力し、スイッチ７０４がオフし、容量７０３は最低電圧値を維持する。
　比較器７０１と容量７０３とスイッチ７０４と定電流源７０５は、保持回路であり、処理サイクルごとに、ホールド期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。スイッチ７０４は、入力電圧信号ＶＩＮの電圧値が容量７０３に保持されている最低電圧値より小さい場合には、容量７０３を基準電位ノードに接続する。
　リセット期間では、リセット信号ＲＳＴがハイレベルになる。すると、スイッチ７０２がオンし、容量７０３は、リセット電圧信号ＶＲの電圧値を保持し、出力電圧ＶＯＵＴは、リセット電圧信号ＶＲになる。スイッチ７０４は、オフである。
　電圧ホールド回路３０２は、ホールド期間では、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持し、その最低電圧値を出力電圧ＶＯＵＴとして出力する。
　スイッチ７０２は、リセット回路であり、処理サイクルごとに、リセット期間においてリセット電圧信号ＶＲに基づいて出力電圧ＶＯＵＴのリセットを行う。
　デッドタイム８０１は、容量７０３がハイレベルのリセット信号ＲＳＴによりリセットされている期間であり、電圧ホールド回路３０２が適切な最低電圧値を出力できない期間である。入力電圧信号ＶＩＮとリセット電圧信号ＶＲとの差が小さいので、デットタイム８０１を短縮することができる。デッドタイム８０１は、図６のデッドタイム６０１より短い。
　また、容量７０３は、電源電圧ノードに直接、接続されないので、電圧ホールド回路３０２は、電源電圧の高周波数の変動に強くなる。
　なお、電圧ホールド回路３０２は、図７に示した回路から回路構成を変更して、電流の向きを逆にすることにより、入力電圧信号ＶＩＮに対して最高電圧値を保持する回路を形成することができる。その場合、演算増幅器７０７と抵抗７０８と容量７０９と定電流源７１０は、生成回路であり、入力電圧信号ＶＩＮに応じて変動するリセット電圧信号ＶＲを生成する。比較器７０１と容量７０３とスイッチ７０４と定電流源７０５は、保持回路であり、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。スイッチ７０２は、リセット回路であり、リセット期間においてリセット電圧信号ＶＲに基づいて出力電圧ＶＯＵＴのリセットを行う。
（第２の実施形態）
　図９は、第２の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器９０１と、論理積（ＡＮＤ）回路９０２，９０３と、定電流源９０４と、スイッチ９０５，９０６と、定電流源９０７と、容量９０８と、演算増幅器９０９を有する。スイッチ９０５、９０６は例えば、ｎチャネル電界効果トランジスタである。
　比較器９０１は、－入力端子が入力端子ＩＮに接続され、＋入力端子が演算増幅器９０９の＋入力端子に接続される。論理積回路９０２は、リセット信号ＲＳＴと比較器９０１の出力信号の論路反転信号との論理積信号をスイッチ９０５の制御端子に出力する。論理積回路９０３は、比較器９０１の出力信号とリセット信号ＲＳＴの論理反転信号との論理積信号をスイッチ９０６の制御端子に出力する。
　定電流源９０４は、電源電圧ノードとスイッチ９０５との間に接続される。スイッチ９０５は、定電流源９０４と演算増幅器９０９の＋入力端子との間に接続される。スイッチ９０６は、演算増幅器９０９の＋入力端子と定電流源９０７との間に接続される。定電流源９０７は、スイッチ９０６と基準電位ノードとの間に接続される。容量９０８は、演算増幅器９０９の＋入力端子と基準電位ノードとの間に接続される。演算増幅器９０９は、－入力端子と出力端子が出力端子ＯＵＴに接続される。
　図１０は、図９の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。電圧ホールド回路３０２は、ホールド期間とホールド期間に続くリセット期間を含む処理サイクルごとに動作し、処理サイクルごとに、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。
　リセット信号ＲＳＴのハイレベル期間は、リセット期間である。リセット信号ＲＳＴのローレベル期間は、ホールド期間である。
　比較器９０１と論理積回路９０３とスイッチ９０６と定電流源９０７と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。ホールド期間においては、リセット信号ＲＳＴがローレベルの期間であるため、論理積回路９０３の出力信号は比較器９０１の出力信号に応じて変化する。このため、スイッチ９０６は、ホールド期間においてはオン可能な状態となり、入力電圧信号ＶＩＮの電圧値が容量９０８に保持されている最低電圧値より小さい場合には、容量９０８を、定電流源９０７及び基準電位ノード（例えば、グランド電位ノード）に接続する。なお、定電流源９０７の電流の向きは容量９０８から電荷を引き抜く方向（第１の方向）である。一方、スイッチ９０６は、リセット期間においては、リセット信号ＲＳＴがハイレベルの期間であるため、論理積回路９０３の出力信号はローレベルに固定される。このため、スイッチ９０６は、リセット期間においてはオフする。
　比較器９０１と論理積回路９０２と定電流源９０４とスイッチ９０５と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。リセット期間においては、リセット信号ＲＳＴがハイレベルの期間であるため、論理積回路９０２の出力信号は比較器９０１の出力信号に応じて変化する。このため、スイッチ９０５は、リセット期間においてはオン可能な状態となり、入力電圧信号ＶＩＮの電圧値が容量９０８に保持されている最高電圧値より大きい場合には、容量９０８を定電流源９０４及び電源電圧ノードに接続する。なお、定電流源９０４の電流の向きは容量９０８に電荷を注入する方向（第２の方向）である。一方、スイッチ９０５は、ホールド期間においては、リセット信号ＲＳＴがローレベルの期間であるため、論理積回路９０２の出力信号はローレベルに固定される。このため、スイッチ９０５は、ホールド期間においてはオフする。
　電圧ホールド回路３０２は、リセット期間では、最高電圧値を保持するので、デッドタイムを短くすることができる。
　なお、電圧ホールド回路３０２は、図９に示した回路から回路構成を変更して、電流の向きを逆にすることにより、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する回路を形成することができる。その場合、比較器９０１と論理積回路９０３とスイッチ９０６と定電流源９０７と容量９０８は、保持回路であり、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。比較器９０１と論理積回路９０２と定電流源９０４とスイッチ９０５と容量９０８は、保持回路であり、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。
（第３の実施形態）
　図１１は、第３の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。図１１は、図９に対して、定電流源９０４，９０７とスイッチ９０５，９０６を削除し、論理和（ＯＲ）回路１１０１とスイッチ１１０２と双方向電流源１１０３を追加したものである。図１１の電圧ホールド回路３０２は、図９の電圧ホールド回路３０２と同様の動作を行う。スイッチ１１０２は例えば、ｎチャネル電界効果トランジスタである。
　論理和回路１１０１は、論理積回路９０２の出力信号と論理積回路０３の出力信号との論理和信号をスイッチ１１０２の制御端子に出力する。スイッチ１１０２は、演算増幅器９０９の＋入力端子と双方向電流源１１０３との間に接続される。双方向電流源１１０３は、スイッチ１１０４，１１０５と、抵抗１１０６～１１１０と、演算増幅器１１１１，１１１２とを有し、ホールド期間とホールド期間に続くリセット期間とで電流の向きが逆となる電流源である。スイッチ１１０４、１１０５は例えば、ｎチャネル電界効果トランジスタである。
　図１２は、図１１の電圧ホールド回路３０２の動作を説明するための電圧波形と電流波形を示す図である。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。電圧ホールド回路３０２は、ホールド期間とホールド期間に続くリセット期間を含む処理サイクルごとに動作し、処理サイクルごとに、入力端子ＩＮの入力電圧信号ＶＩＮに対して最低電圧値を保持する。
　リセット信号ＲＳＴのハイレベル期間は、リセット期間である。リセット信号ＲＳＴのローレベル期間は、ホールド期間である。
　ホールド期間では、リセット信号ＲＳＴがローレベルである。すると、スイッチ１１０５がオフになり、スイッチ１１０４がオンになり、電圧ＲＥＦは、電圧ＲＥＦ１になる。電圧ＲＥＦ１は、正の電圧である。スイッチ１１０２に流れる電流Ｉは、正の電流Ｉ１になる。正の電流Ｉ１は、容量９０８から電荷を引き抜く方向（第１の方向）に流れる電流である。すなわち、双方向電流源１１０３の電流の向きは、リセット信号ＲＳＴのレベルに応じて、ホールド期間においては、容量９０８から電荷を引き抜く方向（第１の方向）となる。比較器９０１と論理積回路９０３とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。
　抵抗１１１０の抵抗値をＲとすると、スイッチ１１０２に流れる電流Ｉは、次式で表される。
　　Ｉ＝ＲＥＦ／Ｒ
　リセット期間では、リセット信号ＲＳＴがハイレベルである。すると、スイッチ１１０４がオフになり、スイッチ１１０５がオンになり、電圧ＲＥＦは、電圧ＲＥＦ２になる。電圧ＲＥＦ２は、負の電圧である。スイッチ１１０２に流れる電流Ｉは、負の電流Ｉ２になる。負の電流Ｉ２は、容量９０８に電荷を注入する方向（第２の方向）に流れる電流である。すなわち、双方向電流源１１０３の電流の向きは、リセット信号ＲＳＴのレベルに応じて、リセット期間においては、容量９０８に電荷を注入する方向（第２の方向）となり、ホールド期間における電流の向きとは逆になる。比較器９０１と論理積回路９０２とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、処理サイクルごとに、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。
　なお、電圧ホールド回路３０２は、図１１に示した回路から回路構成を変更して、電流の向きを逆にすることにより、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する回路を形成することができる。その場合、比較器９０１と論理積回路９０３とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、ホールド期間において入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。比較器９０１と論理積回路９０２とスイッチ１１０２と双方向電流源１１０３と容量９０８は、保持回路であり、ホールド期間に続くリセット期間において入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。
（第４の実施形態）
　図１３は、第４の実施形態による電圧ホールド回路３０２の構成例を示す回路図である。電圧ホールド回路３０２は、比較器１３０１と、論理積回路１３０２，１３０３と、定電流源１３０４と、スイッチ１３０５，１３０６と、定電流源１３０７と、容量１３０８と、演算増幅器１３０９と、判定回路１３１０を有する。判定回路１３１０は、抵抗１３１１と、容量１３１２と、比較器１３１３を有する。
　比較器１３０１は、－入力端子が入力端子ＩＮに接続され、＋入力端子が演算増幅器１３０９の＋入力端子に接続される。論理積回路１３０２は、信号ＣＯＮＴと比較器１３０１の出力信号の論路反転信号との論理積信号をスイッチ１３０５の制御端子に出力する。論理積回路１３０３は、比較器１３０１の出力信号と信号ＣＯＮＴの論理反転信号との論理積信号をスイッチ１３０６の制御端子に出力する。
　定電流源１３０４は、電源電圧ノードとスイッチ１３０５との間に接続される。スイッチ１３０５は、定電流源１３０４と演算増幅器１３０９の＋入力端子との間に接続される。スイッチ１３０６は、演算増幅器１３０９の＋入力端子と定電流源１３０７との間に接続される。定電流源１３０７は、スイッチ１３０６と基準電位ノードとの間に接続される。容量１３０８は、演算増幅器１３０９の＋入力端子と基準電位ノードとの間に接続される。演算増幅器１３０９は、－入力端子と出力端子が出力端子ＯＵＴに接続される。
　抵抗１３１１は、入力端子ＩＮと比較器１３１３の＋入力端子の間に接続される。容量１３１２は、比較器１３１３の＋入力端子と基準電位ノードの間に接続される。比較器１３１３の出力端子は、信号ＣＯＮＴを出力する。
　図１４は、図１３の電圧ホールド回路３０２の動作を説明するための電圧波形を示す図である。横軸は時間Ｔを示し、縦軸は電圧Ｖを示す。入力電圧信号ＶＩＮは、入力端子ＩＮの電圧である。出力電圧ＶＯＵＴは、出力端子ＯＵＴの電圧である。電圧１４０１は、比較器１３１３の＋入力端子の電圧であり、入力電圧信号ＶＩＮを遅延させた信号である。
　判定回路１３１０は、微分回路であり、入力電圧信号ＶＩＮの増加又は減少を判定する。判定回路１３１０は、入力電圧信号ＶＩＮの増加時には、ローレベルの信号ＣＯＮＴを出力する。比較器１３０１と論理積回路１３０３とスイッチ１３０６と定電流源３０７と容量１３０８は、保持回路であり、判定回路１３１０が入力電圧信号ＶＩＮの増加を判定する期間（第１の期間）ごとに、入力電圧信号ＶＩＮに対して最低電圧値を保持する動作を行う。スイッチ１３０６は、判定回路１３１０が入力電圧信号の増加を判定する期間において、入力電圧信号ＶＩＮの増加時、入力電圧信号ＶＩＮの電圧値が容量１３０８に保持されている最低電圧値より小さい場合には、容量１３０８を基準電位ノードに接続する。
　判定回路１３１０は、入力電圧信号ＶＩＮの減少時には、ハイレベルの信号ＣＯＮＴを出力する。比較器１３０１と論理積回路１３０２と定電流源１３０４とスイッチ１３０５と容量１３０８は、保持回路であり、判定回路１３１０が入力電圧信号ＶＩＮの減少を判定する期間（第２の期間）ごとに、入力電圧信号ＶＩＮの減少時には、入力電圧信号ＶＩＮに対して最高電圧値を保持する動作を行う。スイッチ１３０５は、判定回路１３１０が入力電圧信号の減少を判定する期間において、入力電圧信号ＶＩＮの減少時、入力電圧信号ＶＩＮの電圧値が容量１３０８に保持されている最高電圧値より大きい場合には、容量１３０８を電源電圧ノードに接続する。
　以上のように、電圧ホールド回路３０２は、入力電圧信号ＶＩＮの増加時には、入力電圧信号ＶＩＮの最低電圧値を保持し、入力電圧信号ＶＩＮの減少時には、入力電圧信号ＶＩＮの最高電圧値を保持する。これにより、デッドタイムを短くすることができる。
（第５の実施形態）
　図１５は、第５の実施形態による電圧監視回路の構成例を示す図である。電圧監視回路は、複数の電圧ホールド回路３０２と、アナログ／デジタル変換器３０３と、複数の電圧ホールド回路３０２とアナログ／デジタル変換器３０３の間に設けられた切り替え回路１５０１を有する。複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、監視対象の電源電圧ノード１５０２の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の電源電圧ノード１５０２の電源電圧である。切り替え回路１５０１は、複数の電圧ホールド回路３０２が保持する最低電圧値又は最高電圧値を、時分割でアナログ／デジタル変換器３０３に出力する。アナログ／デジタル変換器３０３は、切り替え回路１５０１が時分割で出力する最低電圧値又は最高電圧値を順次アナログからデジタルに変換する。電圧監視回路は、複数の電源電圧ノード１５０２の最低電圧値又は最高電圧値を、複数の電源電圧ノード１５０２より少ない数のアナログ／デジタル変換器３０３で監視することができる。
　図１６は、第５の実施形態による半導体集積回路１６００の構成例を示す図である。半導体集積回路は、図１５の電圧監視回路と、電源電圧網１６０１を有する。電源電圧網１６０１には、電源電圧が印加される。複数の電圧ホールド回路３０２は、電源電圧網１６０１内の複数の電源電圧ノードの電源電圧を監視対象とし、その最低電圧値又は最高電圧値を保持することができる。
（第６の実施形態）
　図１７は、第６の実施形態による半導体集積回路１７００の構成例を示す図である。半導体集積回路１７００は、電源入力端子１７０３と、電源電圧網１６０１と、内部回路１７０１と、複数の電圧ホールド回路３０２と、切り替え回路１５０１と、アナログ／デジタル変換器３０３と、制御用論理回路１７０２と、制御出力端子１７０４を有する。
　電源回路１７１０は、制御部１７１１と、出力部１７１２と、電源入力端子１７１３と、制御入力端子１７１４と、電源出力端子１７１５を有する。電源入力端子１７１３は、システム電源電圧ノード１７１６に接続される。
　出力部１７１２は、電源出力端子１７１５と電源入力端子１７０３を介して、電源電圧網１６０１に電源電圧を供給する。複数の電源電圧ノード１５０２は、電源電圧網１６０１内に設けられ、電圧ホールド対象のノードである。内部回路１７０１は、複数の電源電圧ノード１５０２から電源電圧の供給を受けて、処理を行う。これにより、電源電圧ノード１５０２の電源電圧は、変動する。
　複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、複数の電源電圧ノード１５０２の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の電源電圧ノード１５０２の電源電圧である。切り替え回路１５０１は、複数の電圧ホールド回路３０２が保持する最低電圧値又は最高電圧値を時分割でアナログ／デジタル変換器３０３に出力する。アナログ／デジタル変換器３０３は、切り替え回路１５０１から時分割で入力する最低電圧値又は最高電圧値をアナログからデジタルに変換する。
　制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、制御出力端子１７０４と制御入力端子１７１４を介して、電源電圧を制御するための制御信号を制御部１７１１に出力する。制御部１７１１は、制御信号を基に、出力部１７１２を制御する。出力部１７１２は、制御信号に応じた電源電圧を、電源出力端子１７１５と電源入力端子１７０３を介して、電源電圧網１６０１に出力する。これにより、ダイナミックボルテージスケーリングが行われる。
（第７の実施形態）
　図１８は、第７の実施形態による半導体集積回路１７００の構成例を示す図である。図１８の半導体集積回路１７００は、図１７の半導体集積回路１７００に対して、電源回路１７１０を削除し、電源回路１８０１を追加したものである。電源回路１８０１は、半導体集積回路１７００の内部に設けられる。システム電源電圧ノード１７１６は、電源入力端子１７０３を介して、電源回路１８０１に接続される。制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、電源電圧を制御するための制御信号を電源回路１８０１に出力する。電源回路１８０１は、制御用論理回路１７０２が出力する制御信号を基に、電源電圧網１６０１に供給する電源電圧を制御する。
（第８の実施形態）
　図１９は、第８の実施形態による半導体集積回路１７００の構成例を示す図である。図１９の半導体集積回路１７００は、図１８の半導体集積回路１７００に対して、電源回路１８０１を削除し、安全機構ブロック１９０１を追加したものである。安全機構ブロック１９０１は、制御用論理回路１７０２が出力する制御信号を基に、複数の電源電圧ノード１５０２から供給される電源電圧の最低電圧値又は最高電圧値の異常を検出し、異常時に安全を確保するために、リセット信号又はアラーム信号を出力する回路である。内部回路１７０１は例えば、安全機能ブロック１９０１からリセット信号を受け取り、内部動作のリセットを行う。また、内部回路１７０１は例えば、安全機能ブロック１９０１からアラーム信号を受け取り、内部の動作条件や動作モードを変更する。
（第９の実施形態）
　図２０は、第９の実施形態による半導体集積回路１７００の構成例を示す図である。図２０の半導体集積回路１７００は、図１７の半導体集積回路１７００に対して、内部回路１７０１と電源入力端子１７０３と制御出力端子１７０４を削除し、信号入力端子２００２と信号処理ブロック２００３を追加したものである。複数の信号源２００１は、例えば、高速に電圧が変位するセンサであり、それぞれ、複数の信号入力端子２００２を介して、複数の電圧ホールド回路３０２に接続される。複数の電圧ホールド回路３０２は、第１～第４の実施形態の電圧ホールド回路３０２であり、それぞれ、複数の信号源２００１の最低電圧値又は最高電圧値を保持する。すなわち、各電圧ホールド回路３０２の入力電圧信号ＶＩＮは、対応する監視対象の信号源２００の出力信号である。制御用論理回路１７０２は、アナログ／デジタル変換器３０３からデジタルの最低電圧値又は最高電圧値を受け取り、信号処理を制御するための制御信号を信号処理ブロック２００３に出力する。信号処理ブロック２００３は、制御用論理回路１７０２が出力する制御信号を基に、信号処理を行う回路である。
（その他の実施形態）
　図２１は、上記の演算増幅器の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２１０１は、ソースが電源電圧ノードに接続され、ゲートがドレインに接続される。ｎチャネル電界効果トランジスタ２１０５は、ドレインがｐチャネル電界効果トランジスタ２１０１のドレインに接続され、ゲートが－入力端子（逆相入力端子）に接続され、ソースがｎチャネル電界効果トランジスタ２１０７のドレインに接続される。
　ｐチャネル電界効果トランジスタ２１０２は、ソースが電源電圧ノードに接続され、ゲートがｐチャネル電界効果トランジスタ２１０１のゲートに接続され、ドレインがｎチャネル電界効果トランジスタ２１０６のドレインに接続される。ｎチャネル電界効果トランジスタ２１０６は、ゲートが＋入力端子（正相入力端子）に接続され、ソースがｎチャネル電界効果トランジスタ２１０７のドレインに接続される。ｎチャネル電界効果トランジスタ２１０７は、ゲートがバイアス端子に接続され、ソースが基準電位ノードに接続される。
　ｎチャネル電界効果トランジスタ２１０８のゲートは、パワーダウン信号を入力する。インバータ２１１０は、パワーダウン信号の論理反転信号をｐチャネル電界効果トランジスタ２１０３のゲートに出力する。
　ｐチャネル電界効果トランジスタ２１０３は、ソースが電源電圧ノードに接続され、ドレインがｎチャネル電界効果トランジスタ２１０６のドレインに接続される。ｎチャネル電界効果トランジスタ２１０８は、ドレインがバイアス端子に接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ２１０４は、ソースが電源電圧ノードに接続され、ゲートがｐチャネル電界効果トランジスタ２１０３のドレインに接続され、ドレインが出力端子に接続される。ｎチャネル電界効果トランジスタ２１０９は、ドレインが出力端子に接続され、ゲートがバイアス端子に接続され、ソースが基準電位ノードに接続される。
　パワーダウン信号がローレベルの場合には、ｐチャネル電界効果トランジスタ２１０３とｎチャネル電界効果トランジスタ２１０８がオフになり、演算増幅器は通常動作を行う。
　パワーダウン信号がハイレベルの場合には、ｐチャネル電界効果トランジスタ２１０３とｎチャネル電界効果トランジスタ２１０８がオンになり、ｐチャネル電界効果トランジスタ２１０４とｎチャネル電界効果トランジスタ２１０９がオフになる。演算増幅器は、オフ状態となり、節電することができる。
　図２２は上記の比較器のリセットモードを示す図であり、図２３は上記の比較器の比較モードを示す図である。比較器は、図２２のリセットモードと比較モードを交互に繰り返す。
　ｐチャネル電界効果トランジスタ２２０１は、ソースが電源電位ノードに接続され、ゲートが第１の入力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２２０３のソースに接続される。ｐチャネル電界効果トランジスタ２２０２は、ソースが電源電位ノードに接続され、ゲートが第２の入力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２２０４のソースに接続される。
　ｐチャネル電界効果トランジスタ２２０３は、ゲートが第２の出力端子に接続され、ドレインが第１の出力端子に接続される。ｐチャネル電界効果トランジスタ２２０４は、ゲートが第１の出力端子に接続され、ドレインが第２の出力端子に接続される。
　ｎチャネル電界効果トランジスタ２２０５は、ドレインが第１の出力端子に接続され、ゲートが第２の出力端子に接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ２２０６は、ドレインが第２の出力端子に接続され、ゲートが第１の出力端子に接続され、ソースが基準電位ノードに接続される。
　スイッチ２２０７は、第１の出力端子と基準電位ノードの間に接続される。図２２のリセットモードでは、スイッチ２２０７とスイッチ２２０８は、オンになる。図２３の比較モードでは、スイッチ２２０７とスイッチ２２０８は、オフになる。
　ｐチャネルトランジスタ２２０３とｎチャネル電界効果トランジスタ２２０５は、インバータを構成する。ｐチャネルトランジスタ２２０４とｎチャネル電界効果トランジスタ２２０６は、インバータを構成する。
　図２２のリセットモードから図２３の比較モードに遷移すると、第１の入力端子と第２の入力端子の大小関係により、ｐチャネル電界効果トランジスタ２２０１とｐチャネル電界効果トランジスタ２２０２のいずれかがオンになる。第１の出力端子と第２の出力端子は、比較結果を出力する。
　図２４は、上記の定電流源の構成例を示す回路図である。演算増幅器２４０１は、＋入力端子が基準電圧入力ノードに接続され、－入力端子がｎチャネル電界効果トランジスタ２４０４のソースに接続され、出力端子がｎチャネル電界効果トランジスタ２４０４のゲートに接続される。基準電圧入力ノードは、バンドギャップ回路、又は外部の安定化電源に接続される。
　ｐチャネル電界効果トランジスタ２４０４は、ソースが電源電圧ノードに接続され、ゲートとドレインがｎチャネル電界効果トランジスタ２４０４のドレインに接続される。抵抗２４０５は、ｎチャネル電界効果トランジスタ２４０４のソースと基準電位ノードの間に接続される。演算増幅器２４０１により、ｎチャネル電界効果トランジスタ２４０４のソースは、常に、基準電圧入力ノードと同じ電圧に維持される。これにより、抵抗２４０５には、一定の電流が流れる。
　ｐチャネル電界効果トランジスタ２４０３は、ソースが電源電圧ノードに接続され、ゲートがｐチャネル電界効果トランジスタ２４０２のゲートに接続され、ドレインが定電流出力ノードに接続される。ｐチャネル電界効果トランジスタ２４０２及び２４０３は、カレントミラー回路を構成する。ｐチャネル電界効果トランジスタ２４０２及び２４０３の大きさを調整することにより、ミラー比を変え、定電流の値を変えることができる。
　図２５は、上記のインバータの構成例を示す回路図である。ｐチャネル電界効果トランジスタ２５０１は、ソースが電源電圧ノードに接続され、ゲートが入力端子に接続され、ドレインが出力端子に接続される。ｎチャネル電界効果トランジスタ２５０２は、ドレインが出力端子に接続され、ゲートが入力端子に接続され、ソースが基準電位ノードに接続される。
　図２６は、上記の論理積回路の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２６０１は、ソースが電源電圧ノードに接続され、ゲートが第２の入力端子に接続され、ドレインがｎチャネル電界効果トランジスタ２６０４のドレインに接続される。ｐチャネル電界効果トランジスタ２６０２は、ソースが電源電圧ノードに接続され、ゲートが第１の入力端子に接続され、ドレインがｎチャネル電界効果トランジスタ２６０４のドレインに接続される。
　ｎチャネル電界効果トランジスタ２６０４は、ゲートが第１の入力端子に接続され、ソースがｎチャネル電界効果トランジスタ２６０５のドレインに接続される。ｎチャネル電界効果トランジスタ２６０５は、ゲートが第２の入力端子に接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ２６０３は、ソースが電源電圧ノードに接続され、ゲートがｎチャネル電界効果トランジスタ２６０４のドレインに接続され、ソースが出力端子に接続される。ｎチャネル電界効果トランジスタ２６０６は、ドレインが出力端子に接続され、ゲートがｎチャネル電界効果トランジスタ２６０４のドレインに接続され、ソースが基準電位ノードに接続される。
　図２７は、上記の論理和回路の構成例を示す回路図である。ｐチャネル電界効果トランジスタ２７０１は、ソースが電源電圧ノードに接続され、ゲートが第１の入力端子に接続され、ドレインがｐチャネル電界効果トランジスタ２７０２のソースに接続される。ｐチャネル電界効果トランジスタ２７０２は、ゲートが第２の入力端子に接続され、ドレインがｎチャネル電界効果トランジスタ２７０５のドレインに接続される。
　ｎチャネル電界効果トランジスタ２７０４は、ドレインがｎチャネル電界効果トランジスタ２７０５のドレインに接続され、ゲートが第１の入力端子に接続され、ソースが基準電位ノードに接続される。ｎチャネル電界効果トランジスタ２７０５は、ゲートが第２の入力端子に接続され、ソースが基準電位ノードに接続される。
　ｐチャネル電界効果トランジスタ２７０３は、ソースが電源電圧ノードに接続され、ゲートがｎチャネル電界効果トランジスタ２７０５のドレインに接続され、ドレインが出力端子に接続される。ｎチャネル電界効果トランジスタ２７０６は、ドレインが出力端子に接続され、ゲートがｎチャネル電界効果トランジスタ２７０５のドレインに接続され、ソースが基準電位ノードに接続される。
　なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
　以上の実施形態に関し、さらに以下の付記を開示する。
（付記１）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記２）
　前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を電源電圧ノードより低い電位を有する基準電位ノードに接続する第１のスイッチを有し、
　前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を前記電源電圧ノードに接続する第２のスイッチを有する付記１に記載の電圧ホールド回路。
（付記３）
　前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
　前記第１のスイッチは、前記リセット信号が前記ホールド期間を示すときにオン可能な状態となり、前記リセット信号が前記リセット期間を示すときにオフし、
　前記第２のスイッチは、前記リセット信号が前記リセット期間を示すときにオン可能な状態となり、前記リセット信号が前記ホールド期間を示すときにオフする付記２に記載の電圧ホールド回路。
（付記４）
　前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を、電流の向きが第１の方向である第１の電流源に接続する第３のスイッチを有し、
　前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を、電流の向きが前記第１の方向と逆の第２の方向である第２の電流源に接続する第４のスイッチを有する付記１に記載の電圧ホールド回路。
（付記５）
　前記第１及び第２の電流源は、前記ホールド期間と前記リセット期間とで電流の向きが逆となる双方向電流源によって構成される付記４に記載の電圧ホールド回路。
（付記６）
　前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
　前記双方向電流源は、前記リセット信号に応じて電流の向きを変化させる付記５に記載の電圧ホールド回路。
（付記７）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧ホールド回路。
（付記８）
　前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する付記７に記載の電圧ホールド回路。
（付記９）
　前記生成回路は、前記リセット電圧信号を、前記入力電圧信号の電圧値と第１の値だけ異なる電圧値を有するように生成する付記７又は８に記載の電圧ホールド回路。
（付記１０）
　入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
　前記入力電圧信号の増加又は減少を判定する判定回路と、
　前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
　前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記１１）
　前記第１の保持回路は、前記第１の期間において、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続する第１のスイッチを有し、
　前記第２の保持回路は、前記第２の期間において、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合には、前記容量を電源電圧ノードに接続する第２のスイッチを有する付記１０に記載の電圧ホールド回路。
（付記１２）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
　前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する電圧ホールド回路。
（付記１３）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧ホールド回路。
（付記１４）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１５）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧監視回路。
（付記１６）
　入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記入力電圧信号の増加又は減少を判定する判定回路と、
　前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
　前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１７）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する電圧監視回路。
（付記１８）
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する電圧監視回路。
（付記１９）
　前記電圧ホールド回路を複数有し、
　前記複数の電圧ホールド回路と前記アナログ／デジタル変換器の間に設けられた切り替え回路をさらに有し、
　前記切り替え回路は、前記複数の電圧ホールド回路が保持した電圧値を、時分割で前記アナログ／デジタル変換器に出力する付記１４ないし１８のいずれか一項に記載の電圧監視回路。
（付記２０）
　入力電圧信号に基づいて処理を行う内部回路と、
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２１）
　入力電圧信号に基づいて処理を行う内部回路と、
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する半導体集積回路。
（付記２２）
　入力電圧信号に基づいて処理を行う内部回路と、
　前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記入力電圧信号の増加又は減少を判定する判定回路と、
　前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
　前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２３）
　入力電圧信号に基づいて処理を行う内部回路と、
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に基づいて電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第１の保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第２の保持回路と
を有する半導体集積回路。
（付記２４）
　入力電圧信号に基づいて処理を行う内部回路と、
　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に基づいて電圧値を保持する電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記電圧ホールド回路は、
　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う保持回路と、
　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
を有する半導体集積回路。
（付記２５）
　前記入力電圧信号は前記内部回路の電源電圧ノードの電源電圧であり、
　前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、前記電源電圧を制御するための制御信号を出力する論理回路を有する付記２０ないし２４のいずれか一項に記載の半導体集積回路。
（付記２６）
　前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧を制御する電源回路を有する付記２５に記載の半導体集積回路。
（付記２７）
　前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧の異常を検出し、リセット信号又はアラーム信号を出力する安全機能ブロックを有する付記２５に記載の半導体集積回路。
（付記２８）
　付記２０ないし２４のいずれか一項に記載の電圧ホールド回路と、
　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
　前記入力電圧信号は信号源の出力信号であり、
　前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、信号処理を制御するための制御信号を出力する論理回路と、
　前記制御信号に基づいて、信号処理を行う信号処理ブロックと
を有する半導体集積回路。
　リセット期間の適切な保持電圧を出力できないデッドタイムを短縮することができる。

Claims (17)

  1. 　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
    　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
    　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
    を有する電圧ホールド回路。
  2. 　前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を電源電圧ノードより低い電位を有する基準電位ノードに接続する第１のスイッチを有し、
    　前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を前記電源電圧ノードに接続する第２のスイッチを有する請求項１に記載の電圧ホールド回路。
  3. 　前記ホールド期間または前記リセット期間を示すリセット信号が入力され、
    　前記第１のスイッチは、前記リセット信号が前記ホールド期間を示すときにオン可能な状態となり、前記リセット信号が前記リセット期間を示すときにオフし、
    　前記第２のスイッチは、前記リセット信号が前記リセット期間を示すときにオン可能な状態となり、前記リセット信号が前記ホールド期間を示すときにオフする請求項２に記載の電圧ホールド回路。
  4. 　前記第１の保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合に、前記容量を、電流の向きが第１の方向である第１の電流源に接続する第３のスイッチを有し、
    　前記第２の保持回路は、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合に、前記容量を、電流の向きが前記第１の方向と逆の第２の方向である第２の電流源に接続する第４のスイッチを有する請求項１に記載の電圧ホールド回路。
  5. 　前記第１及び第２の電流源は、前記ホールド期間と前記リセット期間とで電流の向きが逆となる双方向電流源によって構成される請求項４に記載の電圧ホールド回路。
  6. 　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
    　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
    　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
    　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
    を有する電圧ホールド回路。
  7. 　前記保持回路は、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続するスイッチを有する請求項６に記載の電圧ホールド回路。
  8. 　入力電圧信号に対して電圧値を保持する電圧ホールド回路であって、
    　前記入力電圧信号の増加又は減少を判定する判定回路と、
    　前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
    　前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
    を有する電圧ホールド回路。
  9. 　前記第１の保持回路は、前記第１の期間において、前記入力電圧信号の電圧値が容量に保持されている電圧値より小さい場合には、前記容量を基準電位ノードに接続する第１のスイッチを有し、
    　前記第２の保持回路は、前記第２の期間において、前記入力電圧信号の電圧値が前記容量に保持されている電圧値より大きい場合には、前記容量を電源電圧ノードに接続する第２のスイッチを有する請求項８に記載の電圧ホールド回路。
  10. 　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
    　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
    　前記電圧ホールド回路は、
    　前記処理サイクルごとに、前記ホールド期間において入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
    　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
    を有する電圧監視回路。
  11. 　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに動作し、入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
    　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
    　前記電圧ホールド回路は、
    　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
    　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
    　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
    を有する電圧監視回路。
  12. 　入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
    　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
    　前記電圧ホールド回路は、
    　前記入力電圧信号の増加又は減少を判定する判定回路と、
    　前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
    　前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
    を有する電圧監視回路。
  13. 　入力電圧信号に基づいて処理を行う内部回路と、
    　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
    　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
    　前記電圧ホールド回路は、
    　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
    　前記処理サイクルごとに、前記リセット期間において前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
    を有する半導体集積回路。
  14. 　入力電圧信号に基づいて処理を行う内部回路と、
    　ホールド期間と前記ホールド期間に続くリセット期間を含む処理サイクルごとに、前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
    　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
    　前記電圧ホールド回路は、
    　前記入力電圧信号に応じて変動するリセット電圧信号を生成する生成回路と、
    　前記処理サイクルごとに、前記ホールド期間において前記入力電圧信号に対して最低電圧値を保持する動作を行う保持回路と、
    　前記処理サイクルごとに、前記リセット期間において前記リセット電圧信号に基づいて出力電圧のリセットを行うリセット回路と
    を有する半導体集積回路。
  15. 　入力電圧信号に基づいて処理を行う内部回路と、
    　前記入力電圧信号に対して電圧値を保持する電圧ホールド回路と、
    　前記電圧ホールド回路が保持した電圧値をアナログからデジタルに変換するアナログ／デジタル変換器とを有し、
    　前記電圧ホールド回路は、
    　前記入力電圧信号の増加又は減少を判定する判定回路と、
    　前記判定回路が前記入力電圧信号の増加を判定する第１の期間ごとに、前記入力電圧信号に対して最低電圧値を保持する動作を行う第１の保持回路と、
    　前記判定回路が前記入力電圧信号の減少を判定する第２の期間ごとに、前記入力電圧信号に対して最高電圧値を保持する動作を行う第２の保持回路と
    を有する半導体集積回路。
  16. 　前記入力電圧信号は前記内部回路の電源電圧ノードの電源電圧であり、
    　前記アナログ／デジタル変換器が出力するデジタルの電圧値を受け取り、前記電源電圧を制御するための制御信号を出力する論理回路を有する請求項１３ないし１５のいずれか一項に記載の半導体集積回路。
  17. 　前記制御信号に基づいて、前記内部回路の電源電圧ノードに供給される電源電圧を制御する電源回路を有する請求項１６に記載の半導体集積回路。
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