WO2021001994A1 - 同期制御回路およびそれを備えた無停電電源装置 - Google Patents

同期制御回路およびそれを備えた無停電電源装置 Download PDF

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洋祐 林
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東芝三菱電機産業システム株式会社
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    • Y02E40/50—Arrangements for eliminating or reducing asymmetry in polyphase networks

Definitions

  • the present invention relates to a synchronous control circuit and an uninterruptible power supply including the synchronous control circuit, and more particularly to a synchronous control circuit that generates phase information in phase with a three-phase AC signal and an uninterruptible power supply including the synchronous control circuit.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 11-08921 (Patent Document 1) and Japanese Patent Application Laid-Open No. 2007-274766 (Patent Document 2) respond to a clock generator that generates a variable frequency clock signal and each pulse of the clock signal.
  • a phase generator that advances the phase information by a predetermined angle
  • a coordinate conversion unit that converts a three-phase AC signal into a vector on the rotation coordinates based on the phase information in response to each pulse of the clock signal
  • a vector and rotation A synchronous control circuit including a control unit that controls the frequency of a clock signal so that the phase difference between the coordinate and the reference axis is eliminated is disclosed.
  • JP-A-11-08217 Japanese Unexamined Patent Publication No. 2007-274766
  • a main object of the present invention is to provide a synchronization control circuit capable of rapidly synchronizing phase information with a three-phase AC signal, and an uninterruptible power supply equipped with the synchronization control circuit.
  • the synchronous control circuit is a synchronous control circuit that generates phase information in phase with a three-phase AC signal, and is a clock generation unit, a phase generation unit, a coordinate conversion unit, a calculation unit, and a phase correction. It is provided with a unit and a control unit.
  • the clock generator generates a variable frequency clock signal.
  • the phase generator advances the phase information by a predetermined angle in response to each pulse of the clock signal.
  • the coordinate conversion unit converts the three-phase AC signal into a vector on the rotating coordinates with reference to the phase information.
  • the arithmetic unit finds the first phase difference between the vector and the reference axis of the rotating coordinates.
  • the phase correction unit corrects the first phase difference and generates the second phase difference.
  • the control unit controls the frequency of the clock signal so that the second phase difference disappears.
  • the phase correction unit uses the first phase difference as it is as the second phase difference, and the magnitude of the first phase difference is predetermined. If it is smaller than the specified value, the second phase difference having the opposite polarity to the first phase difference is generated.
  • the first phase difference between the vector and the reference axis of the rotating coordinates is obtained, and when the magnitude of the first phase difference is larger than a predetermined value, the first phase difference is obtained.
  • the second phase difference when the magnitude of the first phase difference is smaller than a predetermined value, a second phase difference having the opposite polarity to the first phase difference is generated, and the second phase difference becomes Control the frequency of the clock signal so that it disappears. Therefore, it is possible to prevent the frequency of the clock signal from fluctuating up and down, and it is possible to rapidly synchronize the phase information with the three-phase AC signal.
  • FIG. 1 is a circuit block diagram showing a configuration of an uninterruptible power supply according to an embodiment of the present invention.
  • This uninterruptible power supply supplies the three-phase AC voltage supplied from the commercial AC power supply 5 or the bidirectional converter 3 to the load 6, but for the sake of simplification of drawings and explanations, one phase is shown in FIG. Only relevant parts are shown.
  • This uninterruptible power supply is also called an instantaneous low compensation device.
  • this uninterruptible power supply includes an input terminal T1, an output terminal T2, a battery terminal T3, breakers B1 to B4, a high-speed switch (HSS; High Speed Switch) 1, a transformer 2, a bidirectional converter 3, and a control.
  • the device 4 is provided.
  • the input terminal T1 receives the commercial frequency AC voltage VI supplied from the commercial AC power supply 5.
  • the instantaneous value of the AC voltage VI is detected by the control device 4.
  • the output terminal T2 is connected to the load 6.
  • the load 6 is driven by an AC voltage supplied from the uninterruptible power supply.
  • the battery terminal T3 is connected to the battery 7 (power storage device).
  • the battery 7 stores DC power.
  • a capacitor may be connected instead of the battery 7.
  • the voltage VB between the terminals of the battery 7 is detected by the control device 4.
  • the breaker B1 is connected between the input terminal T1 and the output terminal T2. When using an uninterruptible power supply, the breaker B1 is turned off. During maintenance of the uninterruptible power supply, the breaker B1 is turned on, and the AC voltage VI from the commercial AC power supply 5 is supplied to the load 6 via the breaker B1.
  • the breaker B2 is connected between the input terminal T1 and one terminal 1a of the high-speed switch 1.
  • the breaker B3 is connected between the other terminal 1b of the high-speed switch 1 and the output terminal T2.
  • the high-speed switch 1 is composed of, for example, a semiconductor switching element, and is controlled by the control device 4.
  • the control device 4 When the commercial AC power supply 5 is sound, the high-speed switch 1 is turned on, and the AC voltage VI from the commercial AC power supply 5 is supplied to the load 6 via the breaker B2, the high-speed switch 1, and the breaker B3.
  • the commercial AC power supply 5 loses power, the high-speed switch 1 is turned off and the commercial AC power supply 5 and the load 6 are electrically disconnected.
  • the instantaneous value of the AC voltage VO appearing at the other terminal 1b of the high-speed switch 1 is detected by the control device 4.
  • the breaker B4 is connected between the other terminal 1b of the high-speed switch 1 and the primary winding 2a of the transformer 2.
  • the breaker B4 When using an uninterruptible power supply, the breaker B4 is turned on.
  • the breaker B4 is turned off during maintenance of the uninterruptible power supply.
  • the secondary winding 2b of the transformer 2 is connected to the AC terminal 3a of the bidirectional converter 3.
  • the transformer 2 transfers AC power between the other terminal 1b of the high-speed switch 1 and the bidirectional converter 3.
  • the DC terminal 3b of the bidirectional converter 3 is connected to the battery terminal T3.
  • the bidirectional converter 3 is controlled by the control device 4.
  • the bidirectional converter 3 converts the AC power supplied from the commercial AC power supply 5 via the breaker B2, the high-speed switch 1, the breaker B4, and the transformer 2 into DC power, and the battery 7 Store in.
  • the bidirectional converter 3 converts the DC power of the battery 7 into commercial frequency AC power and supplies it to the load 6 via the transformers 2 and the breakers B4 and B3.
  • the control device 4 controls the high-speed switch 1 and the bidirectional converter 3 based on the AC voltage VI, VO and the battery voltage VB. That is, the control device 4 determines that the commercial AC power supply 5 is sound when the AC voltage VI is higher than the lower limit value, and when the AC voltage VI is lower than the lower limit value, the commercial AC power supply 5 It is determined that a power failure has occurred.
  • the control device 4 turns on the high-speed switch 1 and controls the bidirectional converter 3 in synchronization with the AC voltage VI so that the battery voltage VB becomes the reference voltage VBr.
  • the control device 4 controls the bidirectional converter 3 to convert the battery voltage VB into a commercial frequency AC voltage VAC.
  • the AC voltage VAC is a voltage that appears at the AC terminal 3a of the bidirectional converter 3.
  • phase of the AC output voltage VAC of the bidirectional converter 3 When the phase of the AC output voltage VAC of the bidirectional converter 3 is advanced beyond the phase of the AC voltage VI from the commercial AC power supply 5, power flows from the battery 7 to the load 6 via the bidirectional converter 3, and the battery voltage VB is increased. descend.
  • phase of the AC output voltage VAC is delayed from the phase of the AC voltage VI, electric power flows from the commercial AC power supply 5 to the battery 7 via the bidirectional converter 3, and the battery voltage VB rises.
  • the control device 4 controls the bidirectional converter 3 to adjust the phase of the AC voltage VAC and keeps the battery voltage VB at the reference voltage VBr.
  • control device 4 turns off the high-speed switch 1 and controls the bidirectional converter 3 so that the AC voltage VO becomes the reference voltage VOr in the event of a power failure of the commercial AC power supply 5.
  • the control device 4 controls the bidirectional converter 3 to match the phase and frequency of the AC voltage VO with the phase and frequency of the AC voltage VI. , Turn on the high-speed switch 1.
  • breakers B1 are turned off and breakers B2 to B4 are turned on.
  • the high-speed switch 1 is turned on, and the AC power from the commercial AC power source 5 is supplied to the load 6 via the high-speed switch 1 to operate the load 6.
  • the AC power from the commercial AC power source 5 is supplied to the bidirectional converter 3 via the high-speed switch 1 and the transformer 2, converted into DC power, and stored in the battery 7.
  • the battery voltage VB reaches the reference voltage VBr
  • the phase of the AC output voltage VAC of the bidirectional converter 3 is controlled, the battery voltage VB is maintained at the reference voltage VBr, and the bidirectional converter 3 is put into a standby state.
  • the control device 4 controls the bidirectional converter 3 to match the phase and frequency of the AC voltage VO with the phase and frequency of the AC voltage VI. , Turn on the high-speed switch 1. As a result, it is possible to prevent the AC voltage VO from fluctuating and the operation of the load 6 from becoming unstable.
  • the breakers B1 when performing maintenance of the uninterruptible power supply, the breakers B1 are turned on, the breakers B2 to B4 are turned off, AC power is supplied from the commercial AC power supply 5 to the load 6 via the breaker B1, and the load 6 is loaded. Be driven.
  • the high-speed switch 1 and the like can be electrically disconnected from the commercial AC power source 5, and maintenance of the high-speed switch 1 and the like can be performed while operating the load 6.
  • FIG. 2 is a block diagram showing a main part of the control device 4 shown in FIG.
  • the control device 4 includes voltage detectors 11 to 13, A / D (Analog-to-Digital) converters 14 to 16, data bus 17, memory 18, oscillator 19, rate multi 20, counter 21, and CPU. (Central Processing Unit; central processing unit) 23, PWM (Pulse Width Modulation) circuit 24, and driver 25 are included.
  • the data bus 17 is connected to the A / D converters 14 to 16, the memory 18, the rate multi 20, the CPU 23, the PWM circuit 24, and the driver 25, and exchanges information between them.
  • the voltage detector 11 detects instantaneous values of the three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5, and outputs a three-phase AC signal indicating the detected values.
  • the A / D converter 14 converts the three-phase AC signal output from the voltage detector 11 into a digital signal and gives it to the CPU 23 via the data bus 17.
  • the voltage detector 12 detects instantaneous values of the three-phase AC voltages VOu, VOv, and VOw supplied from the uninterruptible power supply to the load 6, and outputs a three-phase AC signal indicating the detected values.
  • the A / D converter 15 converts the three-phase AC signal output from the voltage detector 12 into a digital signal and gives it to the CPU 23 via the data bus 17.
  • the voltage detector 13 detects the battery voltage VB and outputs a DC signal indicating the detected value.
  • the A / D converter 16 converts the DC signal output from the voltage detector 13 into a digital signal and gives it to the CPU 23 via the data bus 17.
  • the memory 18 is connected to the data bus 17 and stores various information and programs.
  • the oscillator 19 generates a clock signal CLK1 (first sub clock signal) having a reference frequency fa.
  • the rate multi 20 divides the clock signal CLK1 to generate the clock signal CLK2 (second sub clock signal).
  • the frequency division ratio of the rate multi 20 is controlled by the frequency division command value n supplied from the CPU 23.
  • FIG. 3 is a diagram showing the input / output characteristics of the rate multi 20.
  • the horizontal axis represents the frequency division command value n
  • the vertical axis represents the frequency fb of the output clock signal CLK2 of the rate multi 20.
  • the frequency division command value n is set to any value between the upper limit value N1 and the lower limit value N2.
  • n is an integer. N1> 0> N2. As n increases from N2 to N1, the frequency fb increases in proportion to n.
  • the frequency F0 is called a self-propelled frequency, and is set to a rated frequency of three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5.
  • the counter 21 is an up / down counter, counts the pulse of the output clock signal CLK2 of the rate multi 20, and outputs the clock signal CLK3 based on the count result.
  • the count value of the counter 21 increases in synchronization with the clock signal CLK2, and when the count value reaches the maximum value, the count value decreases in synchronization with the clock signal CLK2, and when the count value reaches the minimum value, the count value becomes It increases in synchronization with the clock signal CLK2. Therefore, the count value changes in a triangular wave shape.
  • the counter 21 outputs a pulse when the count value reaches the maximum value and the minimum value.
  • the output clock signal CLK3 of the counter 21 is a signal obtained by dividing the output clock signal CLK2 of the rate multi 20 by a constant division ratio.
  • the oscillator 19, the rate multi 20, and the counter 21 constitute a clock generator 22 that generates a variable frequency clock signal CLK3.
  • FIG. 4 is a time chart showing the operation of the clock generation unit 22.
  • (A) shows the waveform of the output clock signal CLK1 of the oscillator 19
  • (B) shows the waveform of the output clock signal CLK2 of the rate multi 20
  • each of (C) and (D) is the count of the counter 21.
  • the value CV is shown
  • (E) shows the waveform of the output clock signal CLK3 of the counter 21.
  • C) is an enlarged view of the time axis of (D).
  • the frequency fb of the output clock signal CLK2 of the rate multi 20 becomes 1/2 the frequency fa of the output clock signal CLK1 of the oscillator 19.
  • the count value CV of the counter 21 changes in a triangular wave shape in synchronization with the clock signal CLK2.
  • the counter 21 outputs a pulse when the count value CV reaches the minimum value and the maximum value.
  • the pulse train output from the counter 21 becomes the output clock signal CLK3 of the counter 21.
  • Each pulse of the output clock signal CLK3 of the counter 21 is used as an interrupt request signal for requesting the CPU 23 to perform an interrupt process.
  • the CPU 23 advances the phase information ⁇ by 2 ⁇ / 200 for each interrupt processing, and the phase information ⁇ and the three-phase AC voltage VIu supplied from the commercial AC power supply 5
  • the phase difference d ⁇ with VIv and VIw is obtained, and the frequency division command value n for the rate multi 20 is controlled so that the phase difference d ⁇ disappears.
  • the CPU 23 generates three-phase voltage command values VCu, VCv, and VCw based on the phase information ⁇ , and gives the voltage command values VCu, VCv, and VCw to the PWM circuit 24.
  • the PWM circuit 24 PWM-controls the bidirectional converter 3 based on the voltage command values VCu, VCv, and VCw given by the CPU 23.
  • the CPU 23 determines whether or not the commercial AC power supply 5 is sound based on the digital signal supplied from the A / D converter 14.
  • the CPU 23 sets the control signal CNT to the "H” level when the commercial AC power supply 5 is sound, and sets the control signal CNT to the "L” level when the commercial AC power supply 5 fails.
  • the driver 25 turns on the high-speed switch 1 when the control signal CNT is at the "H” level, and turns off the high-speed switch 1 when the control signal CNT is at the "L” level.
  • the CPU 23 matches the phase information ⁇ with the phases of the three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5, and causes a bidirectional converter. After matching the phase and frequency of the three-phase AC voltages Vou, Vov, and VOw generated by the transformer 2 and the phase and frequency of the three-phase AC voltages VIu, VIv, and VIw, the high-speed switch 1 is turned on.
  • the voltage detector 11, A / D converter 14, data bus 17, memory 18, clock generator 22, and CPU 23 in FIG. 2 are three-phase AC voltages VIu, VIv, and VIw (three) supplied from the commercial AC power supply 5.
  • a synchronous control circuit 30 that generates phase information ⁇ having the same phase as the phase AC signal) is configured. The synchronization control circuit 30 operates based on the program stored in the memory 18.
  • FIG. 5 is a block diagram showing the configuration of the synchronization control circuit 30.
  • the synchronous control circuit 30 includes a clock generation unit 22, a phase generation unit 31, a coordinate conversion unit 32, a calculation unit 33, a discrimination unit 34, a phase correction unit 35, and a control unit 36.
  • the phase generator 31 includes a phase counter.
  • the count value of the phase counter is stored in the memory 18.
  • the phase generation unit 31 increments the count value of the phase counter in response to each pulse of the clock signal CLK3.
  • the phase counter is a modulo counter that repeatedly counts from 0 to 199.
  • the coordinate conversion unit 32 samples the three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5 in response to each pulse of the output clock signal CLK3 of the clock generation unit 22, and the sampled three-phase AC voltage. VIu, VIv, and VIw are converted into a vector VE on the rotational coordinates with reference to the phase information ⁇ .
  • the function of the coordinate conversion unit 32 is realized by the voltage detector 11, the A / D converter 14, the CPU 23, and the memory 18.
  • a sine wave data table is stored in the memory 18.
  • the coordinate conversion unit 32 samples the three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5 in response to each pulse of the output clock signal CLK3 of the clock generation unit 22, and the sampled three-phase.
  • AC voltage VIu, VIv, VIw is A / D converted.
  • the coordinate conversion unit 32 reads out the sin value and the cos value represented by the following equations (1) to (6) from the sine wave data table by using the count value C of the phase counter.
  • the coordinate conversion unit 32 converts the three-phase AC voltages VIu, VIv, VIw into a vector VE on the rotating coordinates based on the above data signals DIu, DIv, DIw and the following equation (7).
  • VIu VI1 ⁇ sin (2 ⁇ fv + d ⁇ )... (8)
  • VIv VI1 ⁇ sin (2 ⁇ fv-2 ⁇ / 3 + d ⁇ )... (9)
  • VIw VI1 ⁇ sin (2 ⁇ fv + 2 ⁇ / 3 + d ⁇ )... (10)
  • the d-axis component VId and the q-axis component VIq of the vector VE are represented by the following equations (11) and (12).
  • FIG. 6 is a diagram showing a vector VE on the rotating coordinates.
  • the rotating coordinates have a d-axis and a q-axis.
  • the vector VE is indicated by an arrow with the origin as the base end.
  • the length of the vector VE is (3/2) 1/2 VI1, and the phase difference between the vector VE and the d-axis is d ⁇ .
  • the phase difference d ⁇ between the three-phase AC voltages VIu, VIv, VIw and the phase information ⁇ is equal to the phase difference d ⁇ between the vector VE and the d-axis.
  • the d-axis component VId and the q-axis component VIq of the vector VE are given to the calculation unit 33 and the determination unit 34.
  • the calculation unit 33 obtains the phase difference d ⁇ between the vector VE and the d-axis (reference axis) of the rotating coordinates based on the d-axis component VId and the q-axis component VIq of the vector VE.
  • the calculation unit 33 obtains the phase difference d ⁇ based on the following equation (13).
  • the determination unit 34 determines which sub-quadrant Q of the first sub-quadrant Q1 to the eighth sub-quadrant Q8 of the rotational coordinates is located in the vector. To determine.
  • FIG. 7 is a diagram showing the first sub-quadrant Q1 to the eighth sub-quadrant Q8 set in the rotating coordinates.
  • the region of 0 to ⁇ / 2 of the rotational coordinates is defined as the Ith quadrant
  • the region of ⁇ / 2 to ⁇ is defined as the second quadrant
  • the region of 0 to ( ⁇ / 2) is the third quadrant. It is defined as the quadrant
  • the region from (- ⁇ / 2) to (- ⁇ ) is defined as the IVth quadrant.
  • the first quadrant is equally divided into the first sub-quadrant Q1, the second sub-quadrant Q2, and the third sub-quadrant Q3 in the counterclockwise direction
  • the second quadrant is the fourth sub-quadrant Q4
  • the third quadrant is the third. It is defined as the 5th quadrant Q5, and the IVth quadrant is equally divided into the 6th quadrant Q6, the 7th quadrant Q7, and the 8th quadrant Q8 in the counterclockwise direction.
  • the region of 0 to ⁇ / 6 in the rotational coordinates is designated as the first sub-quadrant Q1
  • the region of ⁇ / 6 to ⁇ / 3 is designated as the second sub-quadrant Q2
  • the region of ⁇ / 3 to ⁇ / 2 The region is designated as the third sub-quadrant Q3, and the region of ⁇ / 2 to ⁇ is designated as the fourth sub-quadrant Q4.
  • the region from 0 to (- ⁇ / 6) is designated as the 8th sub-quadrant Q8, and the region from (- ⁇ / 6) to (- ⁇ / 3) is designated as the 7th sub-quadrant Q7, and (- ⁇ / 3).
  • the region from) to ( ⁇ / 2) is designated as the sixth sub-quadrant Q6, and the region from ( ⁇ / 2) to ( ⁇ ) is designated as the fifth sub-quadrant Q5.
  • the discriminant unit 34 determines that the vector VE is a sub-quadrant of any of the first sub-quadrant Q1 to the eighth sub-quadrant Q8 based on the ratio of the d-axis component VId and the q-axis component VIq of the vector VE and their respective polarities. Determine if it is located in Q.
  • the vector VE exists in the second subquadrant Q2.
  • the ratio of VId and VIq is ⁇ 1.0 and the polarities of VId and VIq are positive and negative, respectively, the vector VE exists in the seventh subquadrant Q7.
  • the phase correction unit 35 corrects the phase difference d ⁇ obtained by the calculation unit 33 based on the discrimination result of the discrimination unit 34 to generate the phase difference d ⁇ A.
  • FIG. 8 shows the vector VE1 in the I quadrant and the vector VE2 in the II quadrant.
  • d ⁇ 1 be the phase difference between the vector VE1 and the d-axis
  • d ⁇ 2 be the phase difference between the vector VE2 and the d-axis.
  • d ⁇ 1 is 0 to ⁇ / 2
  • d ⁇ 2 is ⁇ / 2 to ⁇ .
  • the calculation unit 33 obtains the phase difference d ⁇ of the vectors VE1 and VE2 based on the above equation (13), the phase difference d ⁇ 1 of the vector VE1 of the Ith quadrant is correctly obtained, but the vector VE2 of the IIth quadrant The phase difference d ⁇ 2 is not correctly obtained, and the phase difference of the vector VE2 is obtained as ( ⁇ d ⁇ 2). Therefore, when the phase difference d ⁇ of the vector VE is gradually increased in the second quadrant, the calculated value of d ⁇ by the calculation unit 33 gradually decreases, and when the phase difference d ⁇ of the vector VE is set to ⁇ , the d ⁇ by the calculation unit 33 The calculated value is 0 degrees.
  • PLM positive limit value
  • phase difference d ⁇ of the vector VE in the IVth quadrant is correctly obtained, but the phase difference d ⁇ of the vector VE in the III quadrant is not correctly obtained and is obtained as ( ⁇ d ⁇ ). Therefore, when the phase difference d ⁇ of the vector VE is gradually increased to the negative side in the third quadrant, the calculated value of d ⁇ by the calculation unit 33 is gradually increased to the positive side, and the phase difference d ⁇ of the vector VE is set to ⁇ . , The calculated value of d ⁇ by the calculation unit 33 is 0 degrees.
  • NLM negative limit value
  • the control unit 36 in the subsequent stage expands the phase difference d ⁇ between the vector VE and the phase information ⁇ .
  • the sub-quadrant Qn in which the vector VEn generated in response to the current pulse (interrupt request signal) is located and the sub-quadrant Qn generated in response to the previous pulse (interrupt request signal) are generated.
  • the sub-quadrant Qp in which the obtained vector VEp is located is compared, and based on the comparison result, it is determined whether the current vector VEn is the lead phase or the lag phase, and the phase difference ⁇ is corrected based on the discrimination result.
  • the first quadrant in order to quickly determine whether the vector VE is the lead phase or the lag phase, the first quadrant is divided into the first sub-quadrant Q1 to the third sub-quadrant Q3, and the IV quadrant is the sixth sub-quadrant. It is divided into quadrant Q6 to eighth sub-quadrant Q8.
  • the vector of this time is used.
  • FIG. 10 is a flowchart showing a part of the operation of the phase correction unit 35
  • FIG. 11 is a flowchart showing another part of the operation of the phase correction unit 35.
  • the phase correction unit 35 reads from the determination unit 34 the sub-quadrant Qn in which the vector VEn generated in response to the current pulse (interrupt request signal) is located.
  • step ST2 the phase correction unit 35 determines whether or not the phase difference flag PF stored in the memory 18 is at the “H” level.
  • the phase correction unit 35 in step ST3 has the sub-quadrant Qn in which the current vector VEn is located and the previous vector stored in the memory 18. It is determined whether or not the sub-quadrant Qp in which the VEp is located satisfies the condition [1] of FIG.
  • condition [1] there are three cases where condition [1] is met.
  • the current vector VEn is located in the 6th quadrant Q6, and the previous vector VEp is the 7th quadrant Q7, the 8th quadrant Q8, the 1st quadrant Q1, the 2nd quadrant Q2, or This is the case when it is located in the third sub-quadrant Q3.
  • the current vector VEn is located in the 7th quadrant Q7, and the previous vector VEp is in the 8th quadrant Q8, the 1st quadrant Q1, the 2nd quadrant Q2, or the 3rd quadrant Q3. If it is located.
  • the current vector VEn is located in the eighth sub-quadrant Q8, and the previous vector VEp is located in the first sub-quadrant Q1, the second sub-quadrant Q2, or the third sub-quadrant Q3. is there.
  • the current vector VEn is located in any of the sub-quadrants Q6 to Q8, and the previous vector VEp is in the sub-quadrants Q7, Q8, Q1 to Q3. This is the case where it is located in the sub-quadrant Qp on the counterclockwise side of the sub-quadrant Qn.
  • step ST3 When it is determined in step ST3 that the condition [1] is satisfied, the phase correction unit 35 determines that the vector VE has rotated clockwise, that is, the vector VEn this time is a phase lag, and in step ST4.
  • step ST3 When it is determined in step ST3 that the condition [1] is not satisfied, the phase correction unit 35 determines that the vector VEn this time is a phase lead, and whether or not the condition [2] is satisfied in step ST6. To determine. When the condition [2] is satisfied, the vector VEn this time is located in any of the sub-quadrants Q1 to Q3 and Q6 to Q8. In other words, when the condition [2] is satisfied, it is the case that the current vector VEn is located in the Ith quadrant or the IVth quadrant.
  • step ST6 When it is determined in step ST6 that the condition [2] is satisfied, the phase correction unit 35 determines in step ST7 whether or not the condition [3] is satisfied.
  • the vector VEn this time is located in any of the sub-quadrants Q1 to Q3. In other words, when the condition [3] is satisfied, it means that the vector VEn this time is located in the Ith quadrant, and the magnitude of the phase difference d ⁇ becomes smaller than the predetermined value ( ⁇ / 2). If you are.
  • step ST7 When it is determined in step ST7 that the condition [3] is satisfied, the phase correction unit 35 determines that the phase difference d ⁇ of the vector VEn this time is approaching 0 degrees, and in step ST8 this time.
  • a small phase difference d ⁇ A having the opposite polarity to the phase difference d ⁇ of the vector VEn this time is generated, and the phase difference d ⁇ A is quickly converged to 0 degrees.
  • step ST11 of FIG. 11 the phase correction unit 35 stores the sub-quadrant Qn in which the current vector VEn is located and the memory 18 last time. It is determined whether or not the sub-quadrant Qp in which the vector VEp of the above is located satisfies the condition [4] of FIG.
  • condition [4] there are three cases where condition [4] is met.
  • the current vector VEn is located in the third sub-quadrant Q3, and the previous vector VEp is the second sub-quadrant Q2, the first sub-quadrant Q1, the eighth sub-quadrant Q8, the seventh sub-quadrant Q7, or This is the case when it is located in the sixth sub-quadrant Q6.
  • the current vector VEn is located in the second sub-quadrant Q2, and the previous vector VEp is in the first sub-quadrant Q1, the eighth sub-quadrant Q8, the seventh sub-quadrant Q7, or the sixth sub-quadrant Q6. If it is located.
  • the current vector VEn is located in the first sub-quadrant Q1
  • the previous vector VEp is located in the eighth sub-quadrant Q8, the seventh sub-quadrant Q7, or the sixth sub-quadrant Q6. is there.
  • the current vector VEn is located in any of the sub-quadrants Q1 to Q3, and the previous vector VEp is among the sub-quadrants Q6 to Q8, Q1 and Q2. This is the case where it is located in the sub-quadrant Qp on the clockwise side of the sub-quadrant Qn.
  • step ST11 When it is determined in step ST11 that the condition [4] is satisfied, the phase correction unit 35 determines that the vector VE is rotated counterclockwise, that is, the vector VEn this time is phase-advanced, and in step ST12.
  • step ST11 When it is determined in step ST11 that the condition [4] is not satisfied, it is determined that the vector VEn this time is a phase lag, and in step ST14, the phase correction unit 35 determines whether or not the condition [5] is satisfied. To determine. When the condition [5] is satisfied, the vector VEn this time is located in any of the sub-quadrants Q1 to Q3 and Q6 to Q8. In other words, when the condition [5] is satisfied, it is the case that the current vector VEn is located in the Ith quadrant or the IVth quadrant.
  • step ST14 determines in step ST14 whether or not the condition [6] is satisfied.
  • the vector VEn this time is located in any of the sub-quadrants Q6 to Q8.
  • the condition [3] it means that the vector VEn this time is located in the IVth quadrant, and the magnitude of the phase difference d ⁇ becomes smaller than the predetermined value ( ⁇ / 2). If you are.
  • step ST15 When it is determined in step ST15 that the condition [6] is satisfied, it is determined that the phase difference d ⁇ of the vector VEn this time is approaching 0 degrees, and in step ST16, the phase correction unit 35 determines that the phase difference d ⁇ is approaching 0 degrees.
  • a small phase difference d ⁇ A having the opposite polarity to the phase difference d ⁇ of the vector VEn this time is generated, and the phase difference d ⁇ A is quickly converged to 0 degrees.
  • step ST19 the phase correction unit 35 stores the sub-quadrant Qn in which the current vector VEn is located in the memory 18 as the sub-quadrant Qp in which the previous vector VEp is located, and the phase difference d ⁇ of the current vector VEn. Is stored in the memory 18 as the phase difference d ⁇ p of the previous vector VEp. As a result, the phase correction process corresponding to one interrupt request signal is completed.
  • control unit 36 generates a frequency division command value n so that the corrected phase difference d ⁇ A becomes 0 degrees, controls the frequency division ratio of the rate multi 20, and controls the frequency division ratio of the rate multi 20 so that the clock generation unit 22
  • the frequency fc of the output clock signal CLK3 is controlled.
  • control unit 36 performs a PI (Proportional Integral) operation on the corrected phase difference d ⁇ A according to the following equation (14).
  • U (S) Kp (1 + Ki / S) ⁇ d ⁇ A... (14)
  • U (S) is a manipulated variable
  • Kp is a proportional gain
  • Ki is an integral gain
  • S is a Laplace operator.
  • the control unit 36 generates a frequency division command value n based on the manipulated variable U (S). That is, the control unit 36 controls the frequency division command value n so that the sum of the value proportional to the phase difference d ⁇ A and the value proportional to the integral value of the phase difference d ⁇ A becomes 0.
  • FIG. 14 is a flowchart showing the operation of the synchronization control circuit 30 shown in FIGS. 5 to 13.
  • the coordinate conversion unit 32 converts the three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5 into digital signals.
  • step ST23 the coordinate conversion unit 32 reads the sin value and the cos value shown by the mathematical expressions (1) to (6) from the sine wave data table using the phase information ⁇ .
  • step ST24 the coordinate conversion unit 32 dq-converts the three-phase AC voltages VIu, VIv, and VIw converted into digital signals based on the mathematical formula (7), and obtains the d-axis component VId and the q-axis component VIq. As a result, the three-phase AC voltages VIu, VIv, and VIw are converted into vector VE on the rotating coordinates.
  • step ST25 the calculation unit 33 obtains the phase difference d ⁇ between the vector VE and the d-axis based on the mathematical formula (13).
  • step ST26 the determination unit 34 determines which of the sub-quadrants Q1 to Q8 the vector VE is located in.
  • step S27 the phase correction unit 35 executes steps ST1 to ST19 (FIGS. 10 and 11) to correct the phase difference d ⁇ of the vector VE and generate the phase difference d ⁇ A.
  • step ST28 the control unit 36 performs a PI operation on the corrected phase difference d ⁇ A to obtain the manipulated variable U (S), generates a frequency division command value n, and gives it to the rate multi 20.
  • Steps ST21 to ST28 are executed in response to each pulse (interrupt request signal) of the output clock signal CLK3 of the clock generation unit 22.
  • FIG. 15 is a block diagram showing a configuration of a part of the control device 4 related to control of the high-speed switch 1 and the bidirectional converter 3.
  • the control device 4 includes a power failure detector 40 and a control unit 41.
  • the power failure detector 40 is composed of a voltage detector 11, an A / D converter 14, and a CPU 23 (FIG. 2).
  • the control unit 41 is composed of voltage detectors 12, 13, A / D converters 15, 16, and a CPU 23 (FIG. 2).
  • the power failure detector 40 detects whether or not a power failure has occurred in the commercial AC power supply 5 based on the three-phase AC voltages VIu, VIv, and VIw supplied from the commercial AC power supply 5, and outputs a signal ⁇ 40 indicating the detection result. Output.
  • the signal ⁇ 40 is set to the “H” level
  • the signal ⁇ 40 is set to the “L” level.
  • the control unit 41 sets the control signal CNT (FIG. 2) to the “H” level, turns on the high-speed switch 1, and sets the phase information ⁇ and the battery voltage VB. Based on this, the three-phase voltage command values VCu, VCv, and VCw are generated and given to the PWM circuit 24 (FIG. 2).
  • the PWM circuit 24 PWM-controls the bidirectional converter 3 according to the three-phase voltage command values VCu, VCv, and VCw.
  • the three-phase voltage command values VCu, VCv, and VCw whose phase is ahead of the phase information ⁇ are generated.
  • electric power flows from the battery 7 to the load 6 via the bidirectional converter 3 and the transformer 2, and the battery 7 is discharged.
  • the bidirectional converter 3 When the battery voltage VB is equal to the reference voltage VBr, the three-phase voltage command values VCu, VCv, VCw of the phase corresponding to the phase information ⁇ are generated, and the bidirectional converter 3 is put into a standby state.
  • the control unit 41 sets the control signal CNT to the “L” level and turns off the high-speed switch 1. ,
  • the three-phase voltage command values VCu, VCv, and VCw of the phase immediately before the power failure are continuously generated.
  • the control unit 41 receives new phase information ⁇ and the three-phase AC voltage VOu generated by the bidirectional converter 3. , VOv, and VOw are generated so that the three-phase voltage command values VCu, VCv, and VCw are in phase.
  • the control unit 41 sets the control signal CNT to the “H” level and turns on the high-speed switch 1.
  • the load is loaded.
  • the power supply source to 6 can be smoothly switched from the bidirectional converter 3 to the commercial AC power supply 5.
  • the phase difference d ⁇ between the vector VE and the d-axis of the rotating coordinates is obtained, and when the magnitude of the phase difference d ⁇ is larger than a predetermined value (for example, ⁇ / 2),
  • the phase difference d ⁇ is used as it is as the phase difference d ⁇ A, and when the magnitude of the phase difference d ⁇ is smaller than a predetermined value, a small phase difference d ⁇ A is generated with the opposite polarity to the phase difference d ⁇ so that the phase difference d ⁇ A becomes 0 degrees.
  • the frequency fc of the clock signal CLK3 is controlled. Therefore, it is possible to prevent the frequency fc of the clock signal CLK3 from fluctuating up and down, and the phase information ⁇ can be quickly synchronized with the three-phase AC voltages VIu, VIv, and VIw.

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Abstract

同期制御回路（３０）は、商用交流電源（５）から供給される三相交流電圧（ＶＩｕ，ＶＩｖ，ＶＩｗ）を回転座標上のベクトル（ＶＥ）に変換し、ベクトルとｄ軸との間の第１の位相差（ｄθ）を求め、第１の位相差の大きさが所定値よりも大きい場合には第１の位相差をそのまま第２の位相差（ｄθＡ）とし、第１の位相差の大きさが所定値よりも小さい場合には第１の位相差と逆極性の第２の位相差を生成し、第２の位相差が０度になるようにクロック信号（ＣＬＫ３）の周波数（ｆｃ）を制御する。

Description

同期制御回路およびそれを備えた無停電電源装置
　この発明は同期制御回路およびそれを備えた無停電電源装置に関し、特に、三相交流信号と同位相の位相情報を生成する同期制御回路と、それを備えた無停電電源装置とに関する。
　たとえば特開平１１－０８９２１７号公報（特許文献１）および特開２００７－２７４７６６号公報（特許文献２）には、可変周波数のクロック信号を生成するクロック発生部と、クロック信号の各パルスに応答して位相情報を所定角度ずつ進ませる位相発生部と、クロック信号の各パルスに応答して、位相情報を基準として三相交流信号を回転座標上のベクトルに変換する座標変換部と、ベクトルと回転座標の基準軸との間の位相差がなくなるようにクロック信号の周波数を制御する制御部とを備えた同期制御回路が開示されている。
特開平１１－０８９２１７号公報 特開２００７－２７４７６６号公報
　しかし、特許文献１，２では、ベクトルが進み位相になった場合にはクロック信号の周波数を上昇させ、ベクトルが遅れ位相になった場合にはクロック信号の周波数を下降させるので、クロック信号の周波数が上下に変動し、位相情報を三相交流信号に迅速に同期させることができないという問題があった。
　それゆえに、この発明の主たる目的は、位相情報を三相交流信号に迅速に同期させることが可能な同期制御回路と、それを備えた無停電電源装置とを提供することである。
　この発明に係る同期制御回路は、三相交流信号と同位相の位相情報を生成する同期制御回路であって、クロック発生部と、位相発生部と、座標変換部と、演算部と、位相補正部と、制御部とを備えたものである。クロック発生部は、可変周波数のクロック信号を生成する。位相発生部は、クロック信号の各パルスに応答して位相情報を予め定められた角度ずつ進ませる。座標変換部は、クロック信号の各パルスに応答して、位相情報を基準として三相交流信号を回転座標上のベクトルに変換する。演算部は、ベクトルと回転座標の基準軸との間の第１の位相差を求める。位相補正部は、第１の位相差を補正して第２の位相差を生成する。制御部は、第２の位相差がなくなるようにクロック信号の周波数を制御する。位相補正部は、第１の位相差の大きさが予め定められた値よりも大きい場合には、第１の位相差をそのまま第２の位相差とし、第１の位相差の大きさが予め定められた値よりも小さい場合には、第１の位相差と逆極性の前記第２の位相差を生成する。
　この発明に係る同期制御回路では、ベクトルと回転座標の基準軸との間の第１の位相差を求め、第１の位相差の大きさが所定値よりも大きい場合には第１の位相差をそのまま第２の位相差とし、第１の位相差の大きさが所定値よりも小さい場合には第１の位相差と逆極性の第２の位相差を生成し、第２の位相差がなくなるようにクロック信号の周波数を制御する。したがって、クロック信号の周波数が上下に変動することを防止することができ、位相情報を三相交流信号に迅速に同期させることができる。
実施の形態による無停電電源装置の構成を示す回路ブロック図である。 図１に示す制御装置の要部を示すブロック図である。 図２に示すレートマルチの入出力特性を示す図である。 図２に示すクロック発生部の動作を示すタイムチャートである。 図２に示すクロック発生部などによって構成される同期制御回路を示すブロック図である。 図５に示す座標変換部の動作を説明するための図である。 図５に示す判別部の動作を説明するための図である。 図５に示す位相補正部の動作を説明するための図である。 図５に示す位相補正部の動作を説明するための他の図である。 図５に示す位相補正部の動作の一部分を示すフローチャートである。 図５に示す位相補正部の動作の他の部分を示すフローチャートである。 図１０に示す条件[１]を示す図である。 図１１に示す条件[４]を示す図である。 図５に示す同期制御回路の動作を示すフローチャートである。 図２に示す制御装置のうちの高速スイッチおよび双方向コンバータの制御に関連する部分の構成を示すブロック図である。
　図１は、この発明の一実施の形態による無停電電源装置の構成を示す回路ブロック図である。この無停電電源装置は、商用交流電源５または双方向コンバータ３から供給される三相交流電圧を負荷６に供給するものであるが、図面および説明の簡単化のため、図１では一相に関連する部分のみが示されている。この無停電電源装置は、瞬低補償装置とも呼ばれる。
　図１において、この無停電電源装置は、入力端子Ｔ１、出力端子Ｔ２、バッテリ端子Ｔ３、ブレーカＢ１～Ｂ４、高速スイッチ（ＨＳＳ；High　Speed　Switch）１、変圧器２、双方向コンバータ３、および制御装置４を備える。
　入力端子Ｔ１は、商用交流電源５から供給される商用周波数の交流電圧ＶＩを受ける。交流電圧ＶＩの瞬時値は、制御装置４によって検出される。出力端子Ｔ２は、負荷６に接続される。負荷６は、無停電電源装置から供給される交流電圧によって駆動される。バッテリ端子Ｔ３は、バッテリ７（電力貯蔵装置）に接続される。バッテリ７は、直流電力を蓄える。バッテリ７の代わりにコンデンサが接続されていても構わない。バッテリ７の端子間電圧ＶＢは、制御装置４によって検出される。
　ブレーカＢ１は、入力端子Ｔ１と出力端子Ｔ２との間に接続される。無停電電源装置を使用する場合には、ブレーカＢ１はオフされる。無停電電源装置のメンテナンス時には、ブレーカＢ１はオンされ、商用交流電源５からの交流電圧ＶＩがブレーカＢ１を介して負荷６に供給される。
　ブレーカＢ２は、入力端子Ｔ１と高速スイッチ１の一方端子１ａとの間に接続される。ブレーカＢ３は、高速スイッチ１の他方端子１ｂと出力端子Ｔ２との間に接続される。無停電電源装置を使用する場合には、ブレーカＢ２，Ｂ３はオンされる。無停電電源装置のメンテナンス時には、ブレーカＢ２，Ｂ３はオフされる。
　高速スイッチ１は、たとえば半導体スイッチング素子によって構成され、制御装置４によって制御される。商用交流電源５の健全時には、高速スイッチ１はオンされ、商用交流電源５からの交流電圧ＶＩがブレーカＢ２、高速スイッチ１、およびブレーカＢ３を介して負荷６に供給される。商用交流電源５の停電時には、高速スイッチ１はオフされ、商用交流電源５と負荷６が電気的に切り離される。高速スイッチ１の他方端子１ｂに現れる交流電圧ＶＯの瞬時値は、制御装置４によって検出される。
　ブレーカＢ４は、高速スイッチ１の他方端子１ｂと変圧器２の一次巻線２ａとの間に接続される。無停電電源装置を使用する場合には、ブレーカＢ４はオンされる。無停電電源装置のメンテナンス時には、ブレーカＢ４はオフされる。変圧器２の二次巻線２ｂは、双方向コンバータ３の交流端子３ａに接続される。変圧器２は、高速スイッチ１の他方端子１ｂと双方向コンバータ３との間で交流電力を授受する。
　双方向コンバータ３の直流端子３ｂは、バッテリ端子Ｔ３に接続される。双方向コンバータ３は、制御装置４によって制御される。商用交流電源５の健全時には、双方向コンバータ３は、商用交流電源５からブレーカＢ２、高速スイッチ１、ブレーカＢ４、および変圧器２を介して供給される交流電力を直流電力に変換してバッテリ７に蓄える。商用交流電源５の停電時には、双方向コンバータ３は、バッテリ７の直流電力を商用周波数の交流電力に変換し、変圧器２およびブレーカＢ４，Ｂ３を介して負荷６に供給する。
　制御装置４は、交流電圧ＶＩ，ＶＯおよびバッテリ電圧ＶＢに基づいて、高速スイッチ１および双方向コンバータ３を制御する。すなわち、制御装置４は、交流電圧ＶＩが下限値よりも高い場合には、商用交流電源５は健全であると判別し、交流電圧ＶＩが下限値よりも低下した場合には、商用交流電源５の停電が発生したと判別する。
　また、制御装置４は、商用交流電源５の健全時には、高速スイッチ１をオンさせるとともに、バッテリ電圧ＶＢが参照電圧ＶＢｒになるように、交流電圧ＶＩに同期して双方向コンバータ３を制御する。バッテリ電圧ＶＢが参照電圧ＶＢｒに到達すると、制御装置４は、双方向コンバータ３を制御してバッテリ電圧ＶＢを商用周波数の交流電圧ＶＡＣに変換させる。交流電圧ＶＡＣは、双方向コンバータ３の交流端子３ａに現れる電圧である。
　双方向コンバータ３の交流出力電圧ＶＡＣの位相を商用交流電源５からの交流電圧ＶＩの位相よりも進ませると、バッテリ７から双方向コンバータ３を介して負荷６に電力が流れ、バッテリ電圧ＶＢが低下する。交流出力電圧ＶＡＣの位相を交流電圧ＶＩの位相よりも遅らせると、商用交流電源５から双方向コンバータ３を介してバッテリ７に電力が流れ、バッテリ電圧ＶＢが上昇する。制御装置４は、双方向コンバータ３を制御して交流電圧ＶＡＣの位相を調整し、バッテリ電圧ＶＢを参照電圧ＶＢｒに維持する。
　また、制御装置４は、商用交流電源５の停電時には、高速スイッチ１をオフさせるとともに、交流電圧ＶＯが参照電圧ＶＯｒになるように双方向コンバータ３を制御する。商用交流電源５が停電状態から健全状態に復旧した場合には、制御装置４は、双方向コンバータ３を制御して交流電圧ＶＯの位相および周波数を交流電圧ＶＩの位相および周波数に一致させた後に、高速スイッチ１をオンさせる。
　次に、この無停電電源装置の動作について説明する。無停電電源装置を使用する場合には、ブレーカＢ１がオフされ、ブレーカＢ２～Ｂ４がオンされる。商用交流電源５の健全時には、高速スイッチ１がオンされ、商用交流電源５からの交流電力が高速スイッチ１を介して負荷６に供給されて負荷６が運転される。
　また、商用交流電源５からの交流電力が高速スイッチ１および変圧器２を介して双方向コンバータ３に供給され、直流電力に変換されてバッテリ７に蓄えられる。バッテリ電圧ＶＢが参照電圧ＶＢｒに到達すると、双方向コンバータ３の交流出力電圧ＶＡＣの位相が制御されてバッテリ電圧ＶＢが参照電圧ＶＢｒに維持され、双方向コンバータ３が待機状態にされる。
　商用交流電源５の停電が発生すると、高速スイッチ１がオフされ、待機状態の双方向コンバータ３から変圧器２を介して負荷６に交流電力が供給される。したがって、バッテリ７に直流電力が蓄えられている限り、負荷６の運転を継続することができる。
　商用交流電源５が停電状態から健全状態に復旧した場合には、制御装置４は、双方向コンバータ３を制御して交流電圧ＶＯの位相および周波数を交流電圧ＶＩの位相および周波数に一致させた後に、高速スイッチ１をオンさせる。これにより、交流電圧ＶＯが変動して負荷６の動作が不安定になることを防止することができる。
　また、無停電電源装置のメンテナンスを行なう場合には、ブレーカＢ１がオンされ、ブレーカＢ２～Ｂ４がオフされ、商用交流電源５からブレーカＢ１を介して負荷６に交流電力が供給され、負荷６が運転される。高速スイッチ１などを商用交流電源５から電気的に切り離し、負荷６を運転しながら高速スイッチ１などのメンテナンスを行なうことができる。
　図２は、図１に示した制御装置４の要部を示すブロック図である。図２において、制御装置４は、電圧検出器１１～１３、Ａ／Ｄ（Analog-to-Digital）変換器１４～１６、データバス１７、メモリ１８、発振器１９、レートマルチ２０、カウンタ２１、ＣＰＵ（Central　Processing　Unit；中央処理装置）２３、ＰＷＭ（Pulse　Width　Modulation；パルス幅変調）回路２４、およびドライバ２５を含む。
　データバス１７は、Ａ／Ｄ変換器１４～１６、メモリ１８、レートマルチ２０、ＣＰＵ２３、ＰＷＭ回路２４、およびドライバ２５に接続され、それらの間で情報の授受を行なう。
　電圧検出器１１は、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの瞬時値を検出し、その検出値を示す三相交流信号を出力する。Ａ／Ｄ変換器１４は、電圧検出器１１から出力される三相交流信号をデジタル信号に変換し、データバス１７を介してＣＰＵ２３に与える。
　電圧検出器１２は、無停電電源装置から負荷６に供給される三相交流電圧ＶＯｕ，ＶＯｖ，ＶＯｗの瞬時値を検出し、その検出値を示す三相交流信号を出力する。Ａ／Ｄ変換器１５は、電圧検出器１２から出力される三相交流信号をデジタル信号に変換し、データバス１７を介してＣＰＵ２３に与える。
　電圧検出器１３は、バッテリ電圧ＶＢを検出し、その検出値を示す直流信号を出力する。Ａ／Ｄ変換器１６は、電圧検出器１３から出力される直流信号をデジタル信号に変換し、データバス１７を介してＣＰＵ２３に与える。メモリ１８は、データバス１７に接続され、種々の情報およびプログラムを記憶する。
　発振器１９は、基準周波数ｆａのクロック信号ＣＬＫ１（第１の副クロック信号）を生成する。レートマルチ２０は、クロック信号ＣＬＫ１を分周してクロック信号ＣＬＫ２（第２の副クロック信号）を生成する。レートマルチ２０の分周比は、ＣＰＵ２３から供給される分周指令値ｎによって制御される。
　図３は、レートマルチ２０の入出力特性を示す図である。図３において、横軸は分周指令値ｎを示し、縦軸はレートマルチ２０の出力クロック信号ＣＬＫ２の周波数ｆｂを示している。分周指令値ｎは、上限値Ｎ１と下限値Ｎ２との間のいずれかの値に設定される。ｎは、整数である。Ｎ１＞０＞Ｎ２である。ｎがＮ２からＮ１まで増大すると、周波数ｆｂはｎに比例して増大する。
　ｎがＮ２であるときに周波数ｆｂは最小値Ｆ２となり、ｎがＮ１であるときに周波数ｆｂは最大値Ｆ１となる。ｎ＝０のときに周波数ｆｂはＦ０となる。周波数Ｆ０は、自走周波数と呼ばれ、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの定格周波数に設定されている。
　図２に戻って、カウンタ２１は、アップダウンカウンタであり、レートマルチ２０の出力クロック信号ＣＬＫ２のパルスをカウントし、カウント結果に基づいてクロック信号ＣＬＫ３を出力する。カウンタ２１のカウント値はクロック信号ＣＬＫ２に同期して増大し、カウント値が最大値に到達すると、カウント値はクロック信号ＣＬＫ２に同期して減少し、カウント値が最小値に到達すると、カウント値はクロック信号ＣＬＫ２に同期して増大する。したがって、カウント値は三角波状に変化する。カウンタ２１は、カウント値が最大値および最小値に到達したときにパルスを出力する。
　カウンタ２１の出力クロック信号ＣＬＫ３は、レートマルチ２０の出力クロック信号ＣＬＫ２を一定の分周比で分周した信号となる。発振器１９、レートマルチ２０、およびカウンタ２１は、可変周波数のクロック信号ＣＬＫ３を生成するクロック発生部２２を構成する。
　図４は、クロック発生部２２の動作を示すタイムチャートである。図４において、（Ａ）は発振器１９の出力クロック信号ＣＬＫ１の波形を示し、（Ｂ）はレートマルチ２０の出力クロック信号ＣＬＫ２の波形を示し、（Ｃ）（Ｄ）の各々はカウンタ２１のカウント値ＣＶを示し、（Ｅ）はカウンタ２１の出力クロック信号ＣＬＫ３の波形を示している。（Ｃ）は（Ｄ）の時間軸を拡大した図である。
　たとえばＣＰＵ２３によってレートマルチ２０の分周比Ｋが１／２に設定された場合、レートマルチ２０の出力クロック信号ＣＬＫ２の周波数ｆｂは、発振器１９の出力クロック信号ＣＬＫ１の周波数ｆａの１／２となる（ｆｂ＝ｆａ／２）。カウンタ２１のカウント値ＣＶは、クロック信号ＣＬＫ２に同期して三角波状に変化する。カウンタ２１は、カウント値ＣＶが最小値および最大値になったときにパルスを出力する。カウンタ２１から出力されるパルス列がカウンタ２１の出力クロック信号ＣＬＫ３となる。カウンタ２１の出力クロック信号ＣＬＫ３の各パルスは、ＣＰＵ２３に対して割込処理を要求する割込要求信号として使用される。
　なお、三角波状のカウント値ＣＶはＰＷＭ回路２４のキャリア信号として使用することができる。今、三角波キャリア信号の分解能が８bit（＝２５６）であり、その周波数が６ｋＨｚであり、双方向コンバータ３の出力周波数が６０Ｈｚであるとすると、双方向コンバータ３を制御するタイミングは、６ｋＨｚ×２÷６０Ｈｚ＝２００回となる。
　また、レートマルチ２０の出力クロック信号ＣＬＫ２の周波数ｆｂは、６ｋＨｚ×２×２５６＝３．０７２ＭＨｚとなる。したがって、レートマルチ２０のダイナミックレンジを２倍にとり、定常時での分周比Ｋを１／２とすると、発振器１９の出力クロック信号ＣＬＫ１の周波数ｆａは、３．０７２ＭＨｚ×２＝６．１４４ＭＨｚとなる。ここで、双方向コンバータ３の出力電圧制御をディジタル制御によって実施している場合には、キャリア用のカウンタ、発振器等が必要であるため、実際にはレートマルチ２０を追加するだけで、本実施の形態の同期制御を実現することができる。
　割込処理が１サイクル当たり２００回である場合、ＣＰＵ２３は、割込処理毎に位相情報θを２π／２００だけ進め、この位相情報θと商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗとの位相差ｄθを求め、その位相差ｄθがなくなるようにレートマルチ２０に対する分周指令値ｎを制御する。
　また、ＣＰＵ２３は、位相情報θに基づいて三相の電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗを生成し、その電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗをＰＷＭ回路２４に与える。ＰＷＭ回路２４は、ＣＰＵ２３から与えられる電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗに基づいて、双方向コンバータ３をＰＷＭ制御する。
　また、ＣＰＵ２３は、Ａ／Ｄ変換器１４から供給されるデジタル信号に基づいて、商用交流電源５が健全であるか否かを判別する。ＣＰＵ２３は、商用交流電源５の健全時には制御信号ＣＮＴを「Ｈ」レベルにし、商用交流電源５の停電時には制御信号ＣＮＴを「Ｌ」レベルにする。ドライバ２５は、制御信号ＣＮＴが「Ｈ」レベルである場合には高速スイッチ１をオンし、制御信号ＣＮＴが「Ｌ」レベルである場合には高速スイッチ１をオフする。
　ＣＰＵ２３は、商用交流電源５が停電状態から健全状態に復旧した場合には、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの位相に位相情報θを一致させ、双方向コンバータ３および変圧器２によって生成される三相交流電圧ＶＯｕ，ＶＯｖ，ＶＯｗの位相および周波数を三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの位相および周波数に一致させた後に、高速スイッチ１をオンさせる。
　図２の電圧検出器１１、Ａ／Ｄ変換器１４、データバス１７、メモリ１８、クロック発生部２２、およびＣＰＵ２３は、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗ（三相交流信号）と同位相の位相情報θを生成する同期制御回路３０を構成する。同期制御回路３０は、メモリ１８に格納されたプログラムに基づいて動作する。
　図５は、同期制御回路３０の構成を示すブロック図である。図５において、同期制御回路３０は、クロック発生部２２、位相発生部３１、座標変換部３２、演算部３３、判別部３４、位相補正部３５、および制御部３６を含む。
　位相発生部３１は、クロック発生部２２の出力クロック信号ＣＬＫ３の各パルスに応答して、位相情報θを所定角度Δθだけ進める。たとえば１サイクル当たり２００回の割込みが行なわれる場合、Δθ＝２π／２００である。
　位相発生部３１は、位相カウンタを含む。位相カウンタのカウント値はメモリ１８に記憶されている。位相発生部３１は、クロック信号ＣＬＫ３の各パルスに応答して、位相カウンタのカウント値をインクリメントする。たとえば１サイクル当たり２００回の割込みが行なわれる場合、位相カウンタは０から１９９までを繰り返しカウントするモジュロ・カウンタである。位相情報θは、Δθに位相カウンタのカウント値Ｃを乗じて得られる値である（θ＝Δθ×Ｃ）。
　座標変換部３２は、クロック発生部２２の出力クロック信号ＣＬＫ３の各パルスに応答して、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗをサンプリングし、サンプリングした三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗを、位相情報θを基準として回転座標上のベクトルＶＥに変換する。座標変換部３２の機能は、電圧検出器１１、Ａ／Ｄ変換器１４、ＣＰＵ２３、およびメモリ１８によって実現される。メモリ１８には、正弦波のデータテーブルが格納されている。
　すなわち、座標変換部３２は、クロック発生部２２の出力クロック信号ＣＬＫ３の各パルスに応答して、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗをサンプリングし、サンプリングした三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗをＡ／Ｄ変換する。また、座標変換部３２は、位相カウンタのカウント値Ｃを用いて、正弦波のデータテーブルから次式（１）～（６）で表わされるｓｉｎ値およびｃｏｓ値を読み出す。
　ｓｉｎＵ＝ｓｉｎ（２πＣ／Ｃ０）　　　　　　…（１）
　ｓｉｎＶ＝ｓｉｎ（２πＣ／Ｃ０－２π／３）　…（２）
　ｓｉｎＷ＝ｓｉｎ（２πＣ／Ｃ０＋２π／３）　…（３）
　ｃｏｓＵ＝ｃｏｓ（２πＣ／Ｃ０）　　　　　　…（４）
　ｃｏｓＶ＝ｃｏｓ（２πＣ／Ｃ０－２π／３）　…（５）
　ｃｏｓＷ＝ｃｏｓ（２πＣ／Ｃ０＋２π／３）　…（６）
　ここで、Ｃ０は１サイクル当たりの割込数であり、たとえば２００である。また、２πＣ／Ｃ０は、位相情報θである。
　次に、座標変換部３２は、上記データ信号ＤＩｕ，ＤＩｖ，ＤＩｗおよび次式（７）に基づいて、三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗを回転座標上のベクトルＶＥに変換する。
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　三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの周波数ｆｖと位相カウンタの周波数ｆｃが等しく、かつ三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの位相が位相情報θよりもｄθだけ進んでいる場合、次式（８）～（１０）が成立する。
　ＶＩｕ＝ＶＩ１・ｓｉｎ（２πｆｖ＋ｄθ）　　　　　　…（８）
　ＶＩｖ＝ＶＩ１・ｓｉｎ（２πｆｖ－２π／３＋ｄθ）　…（９）
　ＶＩｗ＝ＶＩ１・ｓｉｎ（２πｆｖ＋２π／３＋ｄθ）　…（１０）
　この場合、ベクトルＶＥのｄ軸成分ＶＩｄおよびｑ軸成分ＶＩｑは、次式（１１）（１２）で表わされる。
　ＶＩｄ＝（３／２）1/2ＶＩ１・ｃｏｓ（ｄθ）　…（１１）
　ＶＩｑ＝（３／２）1/2ＶＩ１・ｓｉｎ（ｄθ）　…（１２）
　図６は、回転座標上のベクトルＶＥを示す図である。図６において、回転座標はｄ軸およびｑ軸を有する。ベクトルＶＥは、原点を基端とする矢印で示される。ベクトルＶＥの長さは（３／２）1/2ＶＩ１であり、ベクトルＶＥとｄ軸の位相差はｄθである。三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗと位相情報θとの位相差ｄθは、ベクトルＶＥとｄ軸の位相差ｄθに等しくなっている。ベクトルＶＥのｄ軸成分ＶＩｄおよびｑ軸成分ＶＩｑは、演算部３３および判別部３４に与えられる。
　演算部３３は、ベクトルＶＥのｄ軸成分ＶＩｄおよびｑ軸成分ＶＩｑに基づいて、ベクトルＶＥと回転座標のｄ軸（基準軸）との間の位相差ｄθを求める。演算部３３は、次式（１３）に基づいて、位相差ｄθを求める。
　ｄθ＝ｓｉｎ-1｛ＶＩｑ／（ＶＩｄ２＋ＶＩｑ２）1/2｝　…（１３）
　判別部３４は、ベクトルＶＥのｄ軸成分ＶＩｄおよびｑ軸成分ＶＩｑに基づいて、ベクトルが回転座標の第１副象限Ｑ１～第８副象限Ｑ８のうちのいずれの副象限Ｑに位置しているかを判別する。
　図７は、回転座標に設定された第１副象限Ｑ１～第８副象限Ｑ８を示す図である。図７において、回転座標のうちの０～π／２の領域が第Ｉ象限とされ、π／２～πの領域が第ＩＩ象限とされ、０～（－π／２）の領域が第ＩＩＩ象限とされ、（－π／２）～（－π）の領域が第ＩＶ象限とされている。
　また、第Ｉ象限は左回り方向に第１副象限Ｑ１、第２副象限Ｑ２、および第３副象限Ｑ３に等分割され、第ＩＩ象限は第４副象限Ｑ４とされ、第ＩＩＩ象限は第５副象限Ｑ５とされ、第ＩＶ象限は左回り方向に第６副象限Ｑ６、第７副象限Ｑ７、および第８副象限Ｑ８に等分割されている。
　換言すると、回転座標のうちの０～π／６の領域が第１副象限Ｑ１とされ、π／６～π／３の領域が第２副象限Ｑ２とされ、π／３～π／２の領域が第３副象限Ｑ３とされ、π／２～πの領域が第４副象限Ｑ４とされている。また、０～（－π／６）の領域が第８副象限Ｑ８とされ、（－π／６）～（－π／３）の領域が第７副象限Ｑ７とされ、（－π／３）～（－π／２）の領域が第６副象限Ｑ６とされ、（－π／２）～（－π）の領域が第５副象限Ｑ５とされている。
　たとえば、判別部３４は、ベクトルＶＥのｄ軸成分ＶＩｄおよびｑ軸成分ＶＩｑの比および各々の極性に基づいて、ベクトルＶＥが第１副象限Ｑ１～第８副象限Ｑ８のうちのいずれの副象限Ｑに位置しているかを判別する。
　たとえば、ＶＩｄおよびＶＩｑの比が１．０であり、ＶＩｄおよびＶＩｑの極性がともに正である場合、ベクトルＶＥは第２副象限Ｑ２に存在する。また、ＶＩｄおよびＶＩｑの比が－１．０であり、ＶＩｄおよびＶＩｑの極性がそれぞれ正および負である場合、ベクトルＶＥは第７副象限Ｑ７に存在する。
　位相補正部３５は、判別部３４の判別結果に基づいて、演算部３３によって求められた位相差ｄθを補正して位相差ｄθＡを生成する。ここで、位相差θを補正する理由について説明する。図８には、第Ｉ象限にあるベクトルＶＥ１と、第ＩＩ象限にあるベクトルＶＥ２が示されている。ベクトルＶＥ１とｄ軸との間の位相差をｄθ１とし、ベクトルＶＥ２とｄ軸との間の位相差をｄθ２とする。ｄθ１は０～π／２であり、ｄθ２はπ／２～πである。
　ここで、演算部３３が上式（１３）に基づいてベクトルＶＥ１，ＶＥ２の位相差ｄθを求めると、第Ｉ象限のベクトルＶＥ１の位相差ｄθ１は正しく求められるが、第ＩＩ象限のベクトルＶＥ２の位相差ｄθ２は正しく求められず、ベクトルＶＥ２の位相差は（π－ｄθ２）として求められる。したがって、第ＩＩ象限においてベクトルＶＥの位相差ｄθを徐々に増大させると、演算部３３によるｄθの演算値が徐々に減少し、ベクトルＶＥの位相差ｄθをπにすると、演算部３３によるｄθの演算値は０度となる。
　同期制御回路３０では、ベクトルＶＥの位相差ｄθが０度になるようにレートマルチ２０に対する分周指令値ｎが制御されるので、ｄθを補正しないとｄθ＝０の場合だけでなくｄθ＝πの場合にも、同期制御動作がロックしてしまう。そこで、位相補正部３５は、判別部３４によってベクトルＶＥが第ＩＩ象限にあると判別された場合には、演算部３３によって求められた位相差ｄθを正の制限値ＰＬＭ（たとえば、π／２）に補正する。
　同様に、第ＩＶ象限のベクトルＶＥの位相差ｄθは正しく求められるが、第ＩＩＩ象限のベクトルＶＥの位相差ｄθは正しく求められず、（－π－ｄθ）として求められる。したがって、第ＩＩＩ象限においてベクトルＶＥの位相差ｄθを負側に徐々に増大させると、演算部３３によるｄθの演算値が正側に徐々に増大し、ベクトルＶＥの位相差ｄθを－πにすると、演算部３３によるｄθの演算値は０度となる。
　同期制御回路３０では、ベクトルＶＥの位相差ｄθが０度になるようにレートマルチ２０に対する分周指令値ｎが制御されるので、ｄθを補正しないとｄθ＝０の場合だけでなくｄθ＝－πの場合にも、同期制御動作がロックしてしまう。そこで、位相補正部３５は、判別部３４によってベクトルＶＥが第ＩＩＩ象限にあると判別された場合には、演算部３３によって求められた位相差ｄθを負の制限値ＮＬＭ（たとえば、－π／２）に補正する。
　また、図９に示すように、ベクトルＶＥが第ＩＩ象限にある場合、ベクトルＶＥがｄ軸を基準として位相差ｄθ１だけ進んでいるのか、位相差ｄθ２だけ遅れているのか分からない。ベクトルＶＥが進み位相であるか遅れ位相であるかを誤って検出すると、後段の制御部３６がベクトルＶＥと位相情報θとの位相差ｄθを拡大させてしまう。
　そこで、本実施の形態では、今回のパルス（割込要求信号）に応答して生成されたベクトルＶＥｎが位置している副象限Ｑｎと、前回のパルス（割込要求信号）に応答して生成されたベクトルＶＥｐが位置している副象限Ｑｐとを比較し、比較結果に基づいて今回のベクトルＶＥｎが進み位相か遅れ位相かを判別し、判別結果に基づいて位相差θを補正する。
　また、本実施の形態では、ベクトルＶＥが進み位相か遅れ位相かを迅速に判別するため、第Ｉ象限を第１副象限Ｑ１～第３副象限Ｑ３に分割し、第ＩＶ象限を第６副象限Ｑ６～第８副象限Ｑ８に分割している。
　さらに、本実施の形態では、ベクトルＶＥの位相差ｄθを迅速に０に収束させるために、位相差ｄθの大きさが所定値（たとえばπ／２）以下になった場合には、今回のベクトルＶＥｎの位相差ｄθから前回のベクトルＶＥｐの位相差ｄθｐを減算することにより、補正後の位相差ｄθＡを生成する（ｄθＡ＝ｄθ－ｄθｐ）。これにより、位相差ｄθの極性が逆転されるとともに位相差ｄθの大きさが減少されることとなる。
　図１０は位相補正部３５の動作の一部分を示すフローチャートであり、図１１は位相補正部３５の動作の他の部分を示すフローチャートである。図１０のステップＳＴ１において、位相補正部３５は、今回のパルス（割込要求信号）に応答して生成されたベクトルＶＥｎが位置している副象限Ｑｎを判別部３４から読み込む。
　ステップＳＴ２において位相補正部３５は、メモリ１８に記憶している位相差フラグＰＦが「Ｈ」レベルであるか否かを判別する。前回のパルス（割込要求信号）に応答して生成されたベクトルＶＥｐが進み位相であった場合、位相差フラグＰＦは「Ｈ」レベルにされている（Ｆｐ＝Ｈ）。前回のベクトルＶＥｐが遅れ位相であった場合、位相差フラグＰＦは「Ｌ」レベルにされている（Ｆｐ＝Ｌ）。
　ステップＳＴ２において位相差フラグＦｐが「Ｈ」レベルである場合、ステップＳＴ３において位相補正部３５は、今回のベクトルＶＥｎが位置している副象限Ｑｎと、メモリ１８に記憶している、前回のベクトルＶＥｐが位置している副象限Ｑｐとが、図１２の条件[１]を満たしているか否かを判別する。
　条件[１]を満たす場合は３つある。第１の場合は、今回のベクトルＶＥｎが第６副象限Ｑ６に位置し、前回のベクトルＶＥｐが第７副象限Ｑ７、第８副象限Ｑ８、第１副象限Ｑ１、第２副象限Ｑ２、または第３副象限Ｑ３に位置している場合である。第２の場合は、今回のベクトルＶＥｎが第７副象限Ｑ７に位置し、前回のベクトルＶＥｐが第８副象限Ｑ８、第１副象限Ｑ１、第２副象限Ｑ２、または第３副象限Ｑ３に位置している場合である。第３の場合は、今回のベクトルＶＥｎが第８副象限Ｑ８に位置し、前回のベクトルＶＥｐが第１副象限Ｑ１、第２副象限Ｑ２、または第３副象限Ｑ３に位置している場合である。
　すなわち、条件[１]を満たす場合は、今回のベクトルＶＥｎが副象限Ｑ６～Ｑ８のうちのいずれかの副象限Ｑｎに位置し、前回のベクトルＶＥｐが副象限Ｑ７，Ｑ８，Ｑ１～Ｑ３のうちの、副象限Ｑｎよりも左回り側の副象限Ｑｐに位置している場合である。
　ステップＳＴ３において条件[１]が満たされていると判別した場合には位相補正部３５は、ベクトルＶＥが右回りに回転した、すなわち今回のベクトルＶＥｎは位相遅れであると判別し、ステップＳＴ４において位相差フラグＦｐを「Ｌ」レベルにセットし、ステップＳＴ５において今回の位相差ｄθをそのまま補正後の位相差ｄθＡとし（ｄθＡ＝ｄθ）、ステップＳＴ１９に進む。
　ステップＳＴ３において条件[１]が満たされていないと判別した場合には位相補正部３５は、今回のベクトルＶＥｎは位相進みであると判別し、ステップＳＴ６において条件[２]が満たされているか否かを判別する。条件[２]が満たされている場合は、今回のベクトルＶＥｎが副象限Ｑ１～Ｑ３，Ｑ６～Ｑ８のうちのいずれかの副象限Ｑｎに位置している場合である。換言すると、条件[２]が満たされている場合は、今回のベクトルＶＥｎが第Ｉ象限または第ＩＶ象限に位置している場合である。
　ステップＳＴ６において条件[２]が満たされていると判別した場合、ステップＳＴ７において位相補正部３５は、条件[３]が満たされているか否かを判別する。条件[３]が満たされている場合は、今回のベクトルＶＥｎが副象限Ｑ１～Ｑ３のうちのいずれかの副象限Ｑｎに位置している場合である。換言すると、条件[３]が満たされている場合は、今回のベクトルＶＥｎが第Ｉ象限に位置している場合であり、位相差ｄθの大きさが所定値（π／２）よりも小さくなっている場合である。
　ステップＳＴ７において条件[３]が満たされていると判別した場合には位相補正部３５は、今回のベクトルＶＥｎの位相差ｄθは０度に近くなって来ていると判別し、ステップＳＴ８において今回のベクトルＶＥｎの位相差ｄθと前回のベクトルＶＥｐの位相差ｄθｐとの差（ｄθ－ｄθｐ）を補正後の位相差ｄθＡとし（ｄθＡ＝ｄθ－ｄθｐ）、ステップＳＴ１９に進む。これにより、今回のベクトルＶＥｎの位相差ｄθと逆極性で小さな位相差ｄθＡが生成され、位相差ｄθＡが０度に迅速に収束される。
　ステップＳＴ７において条件[３]が満たされていないと判別した場合、ステップＳＴ９において位相補正部３５は、今回のベクトルＶＥｎの位相差ｄθをそのまま補正後の位相差ｄθＡとし（ｄθＡ＝ｄθ）、ステップＳＴ１９に進む。
　ステップＳＴ６において条件[２]が満たされていないと判別した場合には位相補正部３５は、今回のベクトルＶＥｎは第４副象限Ｑ４（すなわち第ＩＩ象限）に位置していると判別し、ステップＳＴ１０において今回のベクトルＶＥｎの位相差ｄθを正の制限値ＰＬＭに補正し（ｄθＡ＝ＰＬＭ）、ステップＳＴ１９に進む。
　ステップＳＴ２において位相差フラグＦｐが「Ｈ」レベルでない場合、図１１のステップＳＴ１１において位相補正部３５は、今回のベクトルＶＥｎが位置している副象限Ｑｎと、メモリ１８に記憶している、前回のベクトルＶＥｐが位置している副象限Ｑｐとが、図１３の条件[４]を満たしているか否かを判別する。
　条件[４]を満たす場合は３つある。第１の場合は、今回のベクトルＶＥｎが第３副象限Ｑ３に位置し、前回のベクトルＶＥｐが第２副象限Ｑ２、第１副象限Ｑ１、第８副象限Ｑ８、第７副象限Ｑ７、または第６副象限Ｑ６に位置している場合である。第２の場合は、今回のベクトルＶＥｎが第２副象限Ｑ２に位置し、前回のベクトルＶＥｐが第１副象限Ｑ１、第８副象限Ｑ８、第７副象限Ｑ７、または第６副象限Ｑ６に位置している場合である。第３の場合は、今回のベクトルＶＥｎが第１副象限Ｑ１に位置し、前回のベクトルＶＥｐが第８副象限Ｑ８、第７副象限Ｑ７、または第６副象限Ｑ６に位置している場合である。
　すなわち、条件[４]を満たす場合は、今回のベクトルＶＥｎが副象限Ｑ１～Ｑ３のうちのいずれかの副象限Ｑｎに位置し、前回のベクトルＶＥｐが副象限Ｑ６～Ｑ８，Ｑ１，Ｑ２のうちの、副象限Ｑｎよりも右回り側の副象限Ｑｐに位置している場合である。
　ステップＳＴ１１において条件[４]が満たされていると判別した場合には位相補正部３５は、ベクトルＶＥが左回りに回転した、すなわち今回のベクトルＶＥｎは位相進みであると判別し、ステップＳＴ１２において位相差フラグＦｐを「Ｈ」レベルにセットし、ステップＳＳＴ１３において今回の位相差ｄθをそのまま補正後の位相差ｄθＡとし（ｄθＡ＝ｄθ）、ステップＳＴ１９に進む。
　ステップＳＴ１１において条件[４]が満たされていないと判別した場合、今回のベクトルＶＥｎは位相遅れであると判別し、ステップＳＴ１４において位相補正部３５は、条件[５]が満たされているか否かを判別する。条件[５]が満たされている場合は、今回のベクトルＶＥｎが副象限Ｑ１～Ｑ３，Ｑ６～Ｑ８のうちのいずれかの副象限Ｑｎに位置している場合である。換言すると、条件[５]が満たされている場合は、今回のベクトルＶＥｎが第Ｉ象限または第ＩＶ象限に位置している場合である。
　ステップＳＴ１４において条件[５]が満たされていると判別した場合、ステップＳＴ１４において位相補正部３５は、条件[６]が満たされているか否かを判別する。条件[６]が満たされている場合は、今回のベクトルＶＥｎが副象限Ｑ６～Ｑ８のうちのいずれかの副象限Ｑｎに位置している場合である。換言すると、条件[３]が満たされている場合は、今回のベクトルＶＥｎが第ＩＶ象限に位置している場合であり、位相差ｄθの大きさが所定値（π／２）よりも小さくなっている場合である。
　ステップＳＴ１５において条件[６]が満たされていると判別した場合、今回のベクトルＶＥｎの位相差ｄθは０度に近くなって来ていると判別し、ステップＳＴ１６において位相補正部３５は、今回のベクトルＶＥｎの位相差ｄθと前回のベクトルＶＥｐの位相差ｄθｐとの差（ｄθ－ｄθｐ）を補正後の位相差ｄθＡとし（ｄθＡ＝ｄθ－ｄθｐ）、ステップＳＴ１９に進む。これにより、今回のベクトルＶＥｎの位相差ｄθと逆極性で小さな位相差ｄθＡが生成され、位相差ｄθＡが０度に迅速に収束される。
　ステップＳＴ１５において条件[６]が満たされていないと判別した場合、ステップＳＴ１７において位相補正部３５は、今回のベクトルＶＥｎの位相差ｄθをそのまま補正後の位相差ｄθＡとし（ｄθＡ＝ｄθ）、ステップＳＴ１９に進む。
　ステップＳＴ１４において条件[５]が満たされていないと判別した場合、今回のベクトルＶＥｎは第５副象限Ｑ５（すなわち第ＩＩＩ象限）に位置していると判別し、ステップＳＴ１８において位相補正部３５は、今回のベクトルＶＥｎの位相差ｄθを負の制限値ＮＬＭに補正し（ｄθＡ＝ＮＬＭ）、ステップＳＴ１９に進む。
　ステップＳＴ１９において位相補正部３５は、今回のベクトルＶＥｎが位置している副象限Ｑｎを前回のベクトルＶＥｐが位置している副象限Ｑｐとしてメモリ１８に記憶するとともに、今回のベクトルＶＥｎの位相差ｄθを前回のベクトルＶＥｐの位相差ｄθｐとしてメモリ１８に記憶する。これにより、１つの割込要求信号に対応する位相補正処理が終了する。
　図５に戻って、制御部３６は、補正後の位相差ｄθＡが０度になるように、分周指令値ｎを生成してレートマルチ２０の分周比を制御し、クロック発生部２２の出力クロック信号ＣＬＫ３の周波数ｆｃを制御する。
　すなわち、制御部３６は、次式（１４）に従って、補正後の位相差ｄθＡにＰＩ（Proportional　Integral）演算を行なう。
　Ｕ（Ｓ）＝Ｋｐ（１＋Ｋｉ／Ｓ）×ｄθＡ　…（１４）
　ここで、Ｕ（Ｓ）は操作量であり、Ｋｐは比例ゲインであり、Ｋｉは積分ゲインであり、Ｓはラプラス演算子である。
　制御部３６は、操作量Ｕ（Ｓ）に基づいて分周指令値ｎを生成する。つまり、制御部３６は、位相差ｄθＡに比例した値と、位相差ｄθＡの積分値に比例した値との和が０になるように、分周指令値ｎを制御する。
　位相差ｄθＡが進み位相である場合には、分周指令値ｎが正の方向に調整されてレートマルチ２０の出力クロック信号ＣＬＫ２の周波数ｆｂが増大し（図３）、カウンタ２１の出力クロック信号ＣＬＫ３の周波数ｆｃが増大する。これにより、割込周期が短くなり、プログラムの位相カウンタが速くカウントアップされるようになり、定常的には位相情報θの位相と商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの位相が一致する。
　逆に、位相差ｄθＡが遅れ位相である場合には、分周指令値ｎが負の方向に調整されてレートマルチ２０の出力クロック信号ＣＬＫ２の周波数ｆｂが減少し（図３）、カウンタ２１の出力クロック信号ＣＬＫ３の周波数ｆｃが減少する。これにより、割込周期が長くなり、プログラムの位相カウンタが遅くカウントアップされるようになり、定常的には位相情報θの位相と商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗの位相が一致する。
　図１４は、図５～図１３に示した同期制御回路３０の動作を示すフローチャートである。図１４のステップＳＴ２１において座標変換部３２は、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗをデジタル信号に変換する。ステップＳＴ２２において位相発生部３１は、位相カウンタのカウント値Ｃをインクリメントし、位相情報θ＝２πＣ／Ｃ０を生成する。
　ステップＳＴ２３において座標変換部３２は、位相情報θを用いて正弦波のデータテーブルから数式（１）～（６）で示したｓｉｎ値およびｃｏｓ値を読み込む。ステップＳＴ２４において座標変換部３２は、デジタル信号に変換された三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗを数式（７）に基づいてｄｑ変換し、ｄ軸成分ＶＩｄおよびｑ軸成分ＶＩｑを求める。これにより、三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗは、回転座標上のベクトルＶＥに変換される。
　ステップＳＴ２５において演算部３３は、数式（１３）に基づいて、ベクトルＶＥとｄ軸との間の位相差ｄθを求める。ステップＳＴ２６において判別部３４は、ベクトルＶＥが副象限Ｑ１～Ｑ８のうちのいずれの副象限に位置しているかを判別する。ステップＳ２７において位相補正部３５は、ステップＳＴ１～ＳＴ１９（図１０および図１１）を実行し、ベクトルＶＥの位相差ｄθを補正して位相差ｄθＡを生成する。
　ステップＳＴ２８において制御部３６は、補正後の位相差ｄθＡにＰＩ演算を施して操作量Ｕ（Ｓ）を求め、分周指令値ｎを生成してレートマルチ２０に与える。ステップＳＴ２１～ＳＴ２８は、クロック発生部２２の出力クロック信号ＣＬＫ３の各パルス（割込要求信号）に応答して実行される。
　図１５は、制御装置４のうちの高速スイッチ１および双方向コンバータ３の制御に関連する部分の構成を示すブロック図である。図１５において、制御装置４は、停電検出器４０および制御部４１を含む。停電検出器４０は、電圧検出器１１、Ａ／Ｄ変換器１４、およびＣＰＵ２３（図２）によって構成されている。制御部４１は、電圧検出器１２，１３、Ａ／Ｄ変換器１５，１６、およびＣＰＵ２３（図２）によって構成されている。
　停電検出器４０は、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗに基づいて、商用交流電源５の停電が発生したか否かを検出し、検出結果を示す信号φ４０を出力する。商用交流電源５の健全時には信号φ４０は「Ｈ」レベルにされ、商用交流電源５の停電時には信号φ４０は「Ｌ」レベルにされる。
　停電検出信号φ４０が「Ｈ」レベルである場合には、制御部４１は、制御信号ＣＮＴ（図２）を「Ｈ」レベルにして高速スイッチ１をオンさせるとともに、位相情報θおよびバッテリ電圧ＶＢに基づき、三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗを生成してＰＷＭ回路２４（図２）に与える。ＰＷＭ回路２４は、三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗに従って双方向コンバータ３をＰＷＭ制御する。
　バッテリ電圧ＶＢが参照電圧ＶＢｒよりも低い場合には、位相情報θよりも位相が遅れた三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗが生成される。これにより、商用交流電源５から高速スイッチ１、変圧器２、および双方向コンバータ３を介してバッテリ７に電力が流れ、バッテリ７が充電される。
　バッテリ電圧ＶＢが参照電圧ＶＢｒよりも高い場合には、位相情報θよりも位相が進んだ三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗが生成される。これにより、バッテリ７から双方向コンバータ３および変圧器２を介して負荷６に電力が流れ、バッテリ７が放電される。
　バッテリ電圧ＶＢが参照電圧ＶＢｒに等しい場合には、位相情報θに応じた位相の三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗが生成され、双方向コンバータ３が待機状態にされる。
　商用交流電源５の停電が発生して信号φ４０が「Ｈ」レベルから「Ｌ」レベルに立ち下げられると、制御部４１は、制御信号ＣＮＴを「Ｌ」レベルにして高速スイッチ１をオフさせるとともに、停電直前の位相の三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗを生成し続ける。
　商用交流電源５が復旧されて信号φ４０が「Ｌ」レベルから「Ｈ」レベルに立ち上げられると、制御部４１は、新たな位相情報θと双方向コンバータ３によって生成される三相交流電圧ＶＯｕ，ＶＯｖ，ＶＯｗとが同位相になるように、三相電圧指令値ＶＣｕ，ＶＣｖ，ＶＣｗを生成する。
　新たな位相情報θと三相交流電圧ＶＯｕ，ＶＯｖ，ＶＯｗとが同位相になったとき、制御部４１は、制御信号ＣＮＴを「Ｈ」レベルにして高速スイッチ１をオンする。このとき、双方向コンバータ３によって生成される三相交流電圧ＶＯｕ，ＶＯｖ，ＶＯｗと、商用交流電源５から供給される三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗとが同位相になっているので、負荷６への電力供給源を双方向コンバータ３から商用交流電源５にスムーズに切り換えることができる。
　以上のように、この実施の形態では、ベクトルＶＥと回転座標のｄ軸との間の位相差ｄθを求め、位相差ｄθの大きさが所定値（たとえばπ／２）よりも大きい場合には位相差ｄθをそのまま位相差ｄθＡとし、位相差ｄθの大きさが所定値よりも小さい場合には位相差ｄθと逆極性で小さな位相差ｄθＡを生成し、位相差ｄθＡが０度になるようにクロック信号ＣＬＫ３の周波数ｆｃを制御する。したがって、クロック信号ＣＬＫ３の周波数ｆｃが上下に変動することを防止することができ、位相情報θを三相交流電圧ＶＩｕ，ＶＩｖ，ＶＩｗに迅速に同期させることができる。
　今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　Ｔ１　入力端子、Ｔ２　出力端子、Ｔ３　バッテリ端子、Ｂ１～Ｂ４　ブレーカ、１　高速スイッチ、２　変圧器、３　双方向コンバータ、４　制御装置、１１～１３　電圧検出器、１４～１６　Ａ／Ｄ変換器、１７　データバス、１８　メモリ、１９　発振器、２０　レートマルチ、２１　カウンタ、２２　クロック発生部、２３　ＣＰＵ、２４　ＰＷＭ回路、２５　ドライバ、３０　同期制御回路、３１　位相発生部、３２　座標変換部、３３　演算部、３４　判別部、３５　位相補正部、３６，４１　制御部、４０　停電検出器。

Claims (8)

  1. 　三相交流信号と同位相の位相情報を生成する同期制御回路であって、
    　可変周波数のクロック信号を生成するクロック発生部と、
    　前記クロック信号の各パルスに応答して前記位相情報を予め定められた角度ずつ進ませる位相発生部と、
    　前記クロック信号の各パルスに応答して、前記位相情報を基準として前記三相交流信号を回転座標上のベクトルに変換する座標変換部と、
    　前記ベクトルと前記回転座標の基準軸との間の第１の位相差を求める演算部と、
    　前記第１の位相差を補正して第２の位相差を生成する位相補正部と、
    　前記第２の位相差がなくなるように前記クロック信号の周波数を制御する制御部とを備え、
    　前記位相補正部は、
    　前記第１の位相差の大きさが予め定められた値よりも大きい場合には、前記第１の位相差をそのまま前記第２の位相差とし、
    　前記第１の位相差の大きさが前記予め定められた値よりも小さい場合には、前記第１の位相差と逆極性の前記第２の位相差を生成する、同期制御回路。
  2. 　前記位相補正部は、前記第１の位相差の大きさが前記予め定められた値よりも小さい場合には、今回のパルスに応答して生成された第１のベクトルの前記第１の位相差から、前回のパルスに応答して生成された第２のベクトルの前記第１の位相差を減算することによって前記第２の位相差を生成する、請求項１に記載の同期制御回路。
  3. 　前記ベクトルが前記回転座標の第Ｉ象限、第ＩＩ象限、第ＩＩＩ象限、および第ＩＶ象限のうちのいずれの象限に位置しているかを判別する判別部をさらに備え、
    　前記位相補正部は、
    　前記第１および第２のベクトルを比較して前記第１のベクトルが進み位相であるか遅れ位相であるかを判別し、
    　前記第１のベクトルが進み位相であり、かつ前記第１のベクトルが前記第Ｉ象限に位置している場合には、前記第１のベクトルの前記第１の位相差から前記第２のベクトルの前記第１の位相差を減算することによって前記第２の位相差を生成し、
    　前記第１のベクトルが進み位相であり、かつ前記第１のベクトルが前記第ＩＶ象限に位置している場合には、前記第１の位相差をそのまま前記第２の位相差とし、
    　前記第１のベクトルが遅れ位相であり、かつ前記第１のベクトルが前記第ＩＶ象限に位置している場合には、前記第１のベクトルの前記第１の位相差から前記第２のベクトルの前記第１の位相差を減算することによって前記第２の位相差を生成し、
    　前記第１のベクトルが遅れ位相であり、かつ前記第１のベクトルが前記第Ｉ象限に位置している場合には、前記第１の位相差をそのまま前記第２の位相差とする、請求項２に記載の同期制御回路。
  4. 　前記位相補正部は、
    　前記第１のベクトルが進み位相であり、かつ前記第１のベクトルが前記第ＩＩ象限に位置している場合には、正の制限値を前記第２の位相差とし、
    　前記第１のベクトルが遅れ位相であり、かつ前記第１のベクトルが前記第ＩＩＩ象限に位置している場合には、負の制限値を前記第２の位相差とする、請求項３に記載の同期制御回路。
  5. 　前記第Ｉ象限は複数の第１副象限に分割され、前記第ＩＶ象限は複数の第２副象限に分割され、
    　前記判別部は、前記ベクトルが前記複数の第１副象限および前記複数の第２副象限のうちのいずれの副象限に位置しているかをさらに判別し、
    　前記位相補正部は、
    　前記第１のベクトルが前記複数の第１副象限のうちのいずれかの第１副象限に位置し、前記第２のベクトルが前記第１のベクトルよりも右回り側の第１副象限または第２副象限に位置している場合には前記第１のベクトルは進み位相であると判別し、
    　前記第１のベクトルが前記複数の第２副象限のうちのいずれかの第２副象限に位置し、前記第２のベクトルが前記第１のベクトルよりも左回り側の第１副象限または第２副象限に位置している場合には前記第１のベクトルは遅れ位相であると判別する、請求項３に記載の同期制御回路。
  6. 　前記クロック発生部は、
    　一定周波数の第１の副クロック信号を生成する発振器と、
    　前記第１の副クロック信号を分周して第２の副クロック信号を生成し、分周比の制御が可能なレートマルチと、
    　前記第２の副クロック信号のパルスをカウントし、カウント値が最大値および最小値に到達する毎にパルスを出力することにより、前記クロック信号を生成するアップダウンカウンタとを含み、
    　前記制御部は、前記レートマルチの分周比を制御することにより、前記クロック信号の周波数を制御する、請求項１に記載の同期制御回路。
  7. 　前記制御部は、前記第２の位相差およびその積分値に基づいて前記クロック信号の周波数を制御する、請求項１に記載の同期制御回路。
  8. 　請求項１から請求項７のいずれか１項に記載の同期制御回路と、
    　交流電源と負荷の間に接続され、前記交流電源の健全時にはオンされ、前記交流電源の停電時にはオフされるスイッチと、
    　前記交流電源の健全時には、前記交流電源から前記スイッチを介して供給される三相交流電力を直流電力に変換して電力貯蔵装置に蓄え、前記交流電源の停電時には、前記電力貯蔵装置の直流電力を三相交流電力に変換して前記負荷に供給する双方向コンバータと、
    　前記位相情報に基づいて前記双方向コンバータを制御する制御装置とを備え、
    　前記三相交流信号は、前記交流電源から供給される三相交流電圧である、無停電電源装置。
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