WO2020220519A1 - 显示面板及其制作方法、显示模组 - Google Patents

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WO2020220519A1
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reducing metal
line
metal line
resistance reducing
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English (en)
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方亮
丁玎
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Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
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    • H10D86/441—Interconnections, e.g. scanning lines
    • H10D86/443—Interconnections, e.g. scanning lines adapted for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices

Definitions

  • This application relates to the field of display, in particular to a display panel, a manufacturing method thereof, and a display module.
  • the present application provides a display panel, a manufacturing method thereof, and a display module to solve the technical problem of uneven brightness of the existing display panel.
  • the present application provides a display panel, which includes;
  • the signal wiring layer on the substrate includes a gate layer and a source and drain layer
  • the gate electrode layer includes a gate electrode and a scan signal line
  • the source-drain layer includes a source electrode, a drain electrode, and a power driving line
  • At least one resistance-reducing metal line is located between the substrate and the source and drain layers, and the resistance-reducing metal line is electrically connected to the power driving line through a via hole.
  • the display panel includes a first resistance-reducing metal line, and the first resistance-reducing metal line is electrically connected to the power driving line through a first via;
  • the first resistance reducing metal line is parallel to the scanning signal line.
  • the first resistance reducing metal line and the scanning signal line are arranged in the same layer.
  • the signal wiring layer includes:
  • the first gate layer includes at least one first gate and scanning signal lines
  • the second gate layer located on the first gate layer includes at least one second gate arranged opposite to the first gate;
  • the first gate and the second gate form a storage capacitor
  • the first resistance reducing metal line and the second gate electrode are arranged in the same layer.
  • the second gate layer further includes a signal reset line
  • the signal reset line is parallel to the scan signal line
  • the first resistance reducing metal line is located between the boundary line of the two adjacent pixel units and the signal reset line.
  • the display panel further includes a light shielding layer
  • the light shielding layer is located between the substrate and the gate layer;
  • the first resistance reducing metal line and the light shielding layer are arranged in the same layer.
  • the display panel further includes a second resistance reducing metal line
  • the first resistance-reducing metal line and the second resistance-reducing metal line are arranged in the same layer as one of the light shielding layer, the first gate layer or the second gate layer;
  • the first resistance reducing metal line and the second resistance reducing metal line are arranged in different layers;
  • the second resistance reducing metal line is electrically connected to the power driving line through a second via hole.
  • the display panel further includes a third resistance reducing metal line
  • the third resistance reducing metal line and one of the light-shielding layer, the first gate layer or the second gate layer are arranged in the same layer;
  • the first resistance reducing metal line, the second resistance reducing metal line and the third resistance reducing metal line are arranged in different layers;
  • the third resistance reducing metal line is electrically connected to the power driving line through a third via hole.
  • This application also proposes a method for manufacturing a display panel, which includes:
  • a third metal layer is formed on the first metal layer, and a source electrode, a drain electrode, and a power driving line are formed by patterning;
  • the manufacturing method of the display panel further includes:
  • At least one resistance reducing metal line is formed between the substrate and the third metal layer;
  • the resistance reducing metal line is electrically connected to the power driving line through a via hole.
  • the step of forming at least one resistance reducing metal line between the substrate and the third metal layer includes:
  • the first resistance reducing metal line is electrically connected to the power driving line through a first via hole, and the first resistance reducing metal line is parallel to the scanning signal line.
  • step S20 includes:
  • the first metal layer is patterned to form at least one first gate, scan signal line and the first resistance reducing metal line.
  • step S20 includes:
  • the first metal layer is patterned to form at least one first gate and scan signal line;
  • first gate and the second gate are arranged opposite to each other;
  • the first gate and the second gate form a storage capacitor.
  • step S214 includes:
  • the second metal layer is patterned to form at least one second gate, the first resistance reducing metal line, and a signal reset line;
  • the signal reset line is parallel to the scan signal line
  • the first resistance reducing metal line is located between the boundary line of the two adjacent pixel units and the signal reset line.
  • the method further includes:
  • a fourth metal layer is formed on the substrate, and a light-shielding layer and the first resistance reducing metal line are formed by patterning.
  • the step of forming at least one resistance-reducing metal line between the substrate and the second metal layer includes:
  • the first resistance reducing metal line and the light shielding layer are provided in the same layer, and the second resistance reducing metal line is provided in the same layer as the first gate layer or the second gate layer; or
  • the first resistance reducing metal line and the first gate layer are arranged in the same layer, and the second resistance reducing metal line and the second gate layer are arranged in the same layer;
  • the first resistance reducing metal line is electrically connected to the power drive line through a first via hole
  • the second resistance reducing metal line is electrically connected to the power drive line through a second via hole.
  • the step of forming at least one resistance-reducing metal line between the substrate and the second metal layer includes:
  • the first resistance reducing metal line and the light-shielding layer are provided in the same layer, the second resistance reducing metal line is provided in the same layer as the first gate layer; the third resistance reducing metal line is provided in the same layer as the second gate layer .
  • This application also proposes a display module, wherein the display module includes a display panel and a polarizing layer and a cover layer on the display panel, and the display panel includes:
  • the signal wiring layer on the substrate includes a gate layer and a source and drain layer
  • the gate electrode layer includes a gate electrode and a scan signal line
  • the source-drain layer includes a source electrode, a drain electrode, and a power driving line
  • At least one resistance-reducing metal line is located between the substrate and the source and drain layers, and the resistance-reducing metal line is electrically connected to the power driving line through a via hole.
  • the display panel includes a first resistance-reducing metal line, and the first resistance-reducing metal line is electrically connected to the power driving line through a first via;
  • the first resistance reducing metal line is parallel to the scanning signal line.
  • the display panel further includes a second resistance reducing metal line
  • the first resistance-reducing metal line and the second resistance-reducing metal line are provided in the same layer as one of the light shielding layer, the first gate layer or the second gate layer;
  • the first resistance reducing metal line and the second resistance reducing metal line are arranged in different layers;
  • the second resistance reducing metal line is electrically connected to the power driving line through a second via hole.
  • the display panel further includes a third resistance reducing metal line
  • the third resistance reducing metal line and one of the light-shielding layer, the first gate layer or the second gate layer are arranged in the same layer;
  • the first resistance reducing metal line, the second resistance reducing metal line and the third resistance reducing metal line are arranged in different layers;
  • the third resistance reducing metal line is electrically connected to the power driving line through a third via hole.
  • At least one resistance-reducing metal line is added to the display panel and electrically connected to the power driving line through a via, so that the resistance-reducing metal line and the power driving line form a mesh structure to form a parallel circuit for data
  • the signal transmission reduces the resistance of the metal wire transmitting the data signal in the display panel, reduces the voltage drop, and improves the uniformity of the display panel brightness; in addition, it can also reduce the abnormality of the disconnection caused by the disconnection.
  • FIG. 1 is a diagram of the first film structure of the display panel of this application.
  • FIG. 2 is a top view structure diagram of the display panel of this application.
  • FIG. 3 is a diagram of the second film layer structure of the display panel of this application.
  • FIG. 4 is a diagram of the third film layer structure of the display panel of this application.
  • FIG. 5 is a diagram of the fourth film layer structure of the display panel of this application.
  • FIG. 6 is a diagram of the fifth film layer structure of the display panel of this application.
  • FIG. 7 is a diagram of the sixth film layer structure of the display panel of this application.
  • FIG. 8 is a step diagram of the manufacturing method of the display panel of this application.
  • 9A to 9I are process steps diagrams of the manufacturing method of the display panel of this application.
  • FIG. 1 is a diagram of the first film structure of the display panel of the present application.
  • the display panel 100 includes a substrate 10 and a thin film transistor layer 20 on the substrate 10.
  • the thin film transistor 21 includes at least two thin film transistors 21.
  • the substrate 10 may be one of a glass substrate, a quartz substrate, and a resin substrate.
  • the substrate 10 may also be a flexible substrate, and the material of the flexible substrate may include polyimide.
  • the thin film transistor 21 may be an etch-stop type, a back-channel etch type, or a top-gate thin film transistor 21 type structure, which is not specifically limited.
  • the thin film transistor 21 of the top gate thin film transistor 21 includes an active layer 30 and a signal wiring layer 40.
  • This application takes a top-gate thin film transistor 21 with a double gate as an example for description.
  • the display panel 100 further includes a barrier layer 102 on the substrate 10.
  • the material of the barrier layer 102 may include silicon oxide.
  • the display panel 100 further includes a buffer layer 103 on the barrier layer 102.
  • the buffer layer 103 is mainly used to buffer the pressure between the layered membrane structures, and may also have a certain function of blocking water and oxygen.
  • the material of the buffer layer 103 may include one or more combinations of silicon nitride or silicon oxide.
  • the active layer 30 is located on the buffer layer 103.
  • the active layer 30 includes a first active region 31.
  • the first active region 31 includes a channel region 311 and a first doped region 312 located on both sides of the channel region 311.
  • the first doped region 312 may be formed by blocking the channel region 311 by the corresponding gate layer 200 and performing an ion doping process on the regions on both sides of the channel region 311.
  • FIG. 2 is a top structural view of the display panel of the present application.
  • the signal wiring layer 40 is located on the active layer 30.
  • the signal wiring layer 40 includes a gate layer 200 and a source and drain layer 41.
  • the gate layer 200 includes a gate and a scan signal line 422.
  • the gate layer 200 may include a first gate layer 42 and a second gate layer 43.
  • the first gate layer 42 includes at least one first gate 421 and a scan signal line 422.
  • the first gate layer 42 further includes a light emission control scan line 423.
  • the light emission control scan line 423, the first gate 421 and the scan signal line 422 are formed in the same photomask process.
  • the second gate layer 43 includes at least one second gate 431.
  • the second gate 431 is opposite to the first gate 421.
  • the number of the first gate 421 and the second gate 431 are equal.
  • the first gate 421 and the second gate 431 form a storage capacitor corresponding to the thin film transistor 21.
  • the source and drain layer 41 is located on the second gate layer 43.
  • the source-drain layer 41 includes a source electrode 411, a drain electrode 412, a data signal line 413, and a power driving line 414.
  • the source 41 1 and the drain 412 are electrically connected to the first doped region 312 through a fourth via 415.
  • the display panel 100 further includes a first gate insulating layer 44 located between the active layer 30 and the gate layer 200.
  • the first gate insulating layer 44 is formed on the active layer 30.
  • the first gate insulating layer 44 is mainly used to isolate the active layer 30 from the metal layer located on the active layer 30.
  • the first gate layer 42 is located on the first gate insulating layer 44.
  • the metal material of the first gate layer 42 can generally be one of molybdenum, aluminum, aluminum nickel alloy, molybdenum tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the first gate layer 42 may be molybdenum.
  • the second gate insulating layer 45 is formed on the first gate layer 42.
  • the second gate insulating layer 45 is mainly used to isolate the first gate layer 42 and the second gate layer 43.
  • the material of the first gate insulating layer 44 and the second gate insulating layer 45 may be other insulating inorganic materials such as silicon nitride, silicon oxide, or silicon oxynitride.
  • the second gate layer 43 is formed on the second gate insulating layer 45.
  • the metal material of the second gate layer 43 may be the same as the metal material of the first gate layer 42.
  • the inter-insulating layer 46 is formed on the second gate layer 43.
  • the inter-insulating layer 46 covers the second gate layer 43 and is mainly used to isolate the second gate layer 43 from the source drain layer 41.
  • the material of the inter insulating layer 46 may be the same as the first gate insulating layer 44 and the second gate insulating layer 45.
  • the source and drain layers 41 are formed on the inter-insulating layer 46.
  • the metal material of the source and drain 412 may be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum tungsten alloy, chromium, copper, or titanium aluminum alloy, or a combination of the foregoing metal materials.
  • the metal material of the source and drain layer 41 may be titanium aluminum alloy.
  • the display panel 100 further includes a flat layer 47 on the source and drain layer 41.
  • the flat layer 47 is used to ensure the flatness of the film structure of the array substrate.
  • the flat layer 47 is usually made of organic materials.
  • the display panel 100 further includes a light emitting device layer (not shown) and an encapsulation layer (not shown) on the flat layer 47.
  • the display panel 100 further includes at least one resistance reducing metal wire 50.
  • the resistance reducing metal line 50 is located between the substrate 10 and the source/drain layer 41, and the resistance reducing metal line 50 is electrically connected to the power driving line 414 through a via hole.
  • the display panel 100 includes a first resistance-reducing metal line 51, and the first resistance-reducing metal line 51 is electrically connected to the power driving line 414 through a first via 511.
  • the first resistance reducing metal line 51 and the second gate layer 43 are provided in the same layer.
  • the first resistance reducing metal line 51 and the second gate 431 are formed in the same photomask process.
  • the first via 511 penetrates part of the inter-insulating layer 46.
  • the first resistance reducing metal line 51 and the scanning signal are formed in the same photomask process, and the first resistance reducing metal line 51 is parallel to the scanning signal line 422.
  • the first resistance reducing metal line 51 is shorted to the power driving line 414 through the first via 511, so that the first resistance reducing metal line 51 and the power driving line 414 form a mesh structure to form a parallel connection.
  • the circuit performs data signal transmission, which reduces the resistance of the metal wire transmitting the data signal in the display panel 100, reduces the voltage drop, and improves the uniformity of the brightness of the display panel 100; in addition, the mesh structure design method can reduce the disconnection of metal wires. The disconnection caused by the wire is abnormal.
  • FIG. 3 is a diagram of the second film layer structure of the display panel of the present application.
  • the first resistance reducing metal line 51 and the scanning signal line 422 are arranged in the same layer.
  • the first resistance reducing metal line 51, the scan signal line 422, and the first gate 421 are formed in the same photomask process.
  • the first via 511 penetrates the inter-insulating layer 46 and part of the second gate insulating layer 45.
  • FIG. 4 is a diagram of the third film layer structure of the display panel of the present application.
  • the display panel 100 further includes a light shielding layer 60.
  • the light shielding layer 60 is located between the substrate 10 and the gate layer 200.
  • the light shielding layer 60 is formed of a metal layer through a patterning process to form the light shielding area 61 and the first resistance reducing metal line 51.
  • the first resistance reducing metal line 51 is electrically connected to the power driving line 414 through a first via 511.
  • the first via 511 penetrates the inter-insulating layer 46, the second gate insulating layer 45, the first gate insulating layer 44, the buffer layer 103, and part of the barrier layer. 102.
  • the position of the light shielding layer 60 is not limited to the solution of the present application.
  • the display panel 100 further includes a reset signal line 432.
  • the reset signal line and the second gate 431 are formed in the same photomask process.
  • the reset signal line and the second gate layer 43 are arranged in the same layer.
  • the signal reset line is parallel to the scan signal line 422.
  • the first resistance reducing metal line 51 is located between the boundary line of the two adjacent pixel units and the signal reset line.
  • FIG. 5 is a diagram of the fourth film layer structure of the display panel of the present application.
  • the display panel 100 further includes a second resistance reducing metal line 52.
  • the first resistance reducing metal line 51 and the second resistance reducing metal line 52 are arranged in the same layer as one of the light shielding layer 60, the first gate layer 42 or the second gate layer 43;
  • the first resistance reducing metal line 51 and the second resistance reducing metal line 52 are arranged in different layers;
  • the second resistance reducing metal line 52 is electrically connected to the power driving line 414 through a second via 521.
  • the first resistance reducing metal line 51 and the first gate layer 42 are provided in the same layer, and the second resistance reducing metal line 52 is provided in the same layer as the second gate layer 43.
  • the second resistance reducing metal line 52 is parallel to the first resistance reducing metal line 51.
  • FIG. 6 is a diagram of the fifth film layer structure of the display panel of the present application.
  • the display panel 100 further includes a third resistance reducing metal line 53.
  • the third resistance reducing metal line 53 and one of the light shielding layer 60, the first gate layer 42 or the second gate layer 43 are arranged in the same layer.
  • the first resistance reducing metal line 51, the second resistance reducing metal line 52, and the third resistance reducing metal line 53 are arranged in different layers from each other;
  • the third resistance reducing metal line 53 is electrically connected to the power driving line 414 through a third via 531.
  • the first resistance reducing metal line 51 and the light shielding layer 60 are provided in the same layer
  • the second resistance reducing metal line 52 is provided in the same layer as the first gate layer 42
  • the third resistance reducing metal line The blocking metal line 53 and the second gate layer 43 are arranged in the same layer.
  • the third resistance reducing metal line 53 is parallel to the first resistance reducing metal line 51 and the second resistance reducing metal line 52.
  • the first resistance-reducing metal line 51, the second resistance-reducing metal line 52, and the third resistance-reducing metal line 53 are perpendicular to the power driving line 414, and all pass through corresponding passes.
  • the hole is shorted to reduce the resistance of the data signal line 413. Due to the complexity of the film structure and the limitation of space, the number and position of the resistance reducing metal lines 50 can be selected according to actual conditions.
  • FIG. 7 is a diagram of the sixth film layer structure of the display panel of the present application.
  • the active layer 30 may further include a second active region 32 and a third active region 33.
  • the second active region 32 includes a second doped region 321.
  • the third active region 33 includes a third doped region 331.
  • the source-drain layer 41 further includes a first connecting metal line 416 and a second connecting metal layer 417 arranged in the same layer as the source 41 1/drain 412.
  • the first connection metal line 416 is simultaneously electrically connected to the second doped region 321 and the first gate 421 through corresponding contact vias.
  • the second connecting metal line 417 is simultaneously electrically connected to the third doped region 331 and the second gate 431 through corresponding contact vias.
  • this part of the area is similar to that of the thin film transistor 21 to ensure the uniformity of the brightness of the display panel 100.
  • the above structures may not be provided or more than one may be provided. There are no specific restrictions on this application.
  • the resistance reducing metal line 50 and the power driving line 414 form a mesh structure to Forming a parallel circuit for data signal transmission reduces the resistance of the metal wire transmitting the data signal in the display panel 100, reduces the voltage drop, and improves the brightness uniformity of the display panel 100.
  • FIG. 8 is a step diagram of the manufacturing method of the display panel of the present application.
  • FIGS. 9A to 9C are process step diagrams of the manufacturing method of the display panel of the present application.
  • the display panel 100 includes a substrate 10 and a thin film transistor layer 20 on the substrate 10.
  • the thin film transistor 21 may be an etch-stop type, a back-channel etch type, or a top-gate thin film transistor 21 type structure, which is not specifically limited.
  • the thin film transistor 21 of the top gate thin film transistor 21 type includes a barrier layer 102, a buffer layer 103, an active layer 30, a signal wiring layer 40, and a flat layer 47.
  • This application takes a top-gate thin film transistor 21 with a double gate as an example for description.
  • the manufacturing method of the display panel 100 includes:
  • the substrate 10 may be one of a glass substrate, a quartz substrate, a resin substrate, and the like.
  • the substrate 10 may also be a flexible substrate, and the material of the flexible substrate may include polyimide.
  • Step S10 also includes:
  • the material of the barrier layer 102 may include silicon oxide.
  • the buffer layer 103 is located on the barrier layer 102, and is mainly used to buffer the pressure between the layer structure of the membrane, and may also have a certain function of blocking water and oxygen.
  • the material of the buffer layer 103 may include one or more combinations of silicon nitride or silicon oxide.
  • the active layer 30 is located on the buffer layer 103.
  • the active layer 30 includes a first active region 31.
  • the first active region 31 includes a channel region 311 and a first doped region 312 located on both sides of the channel region 311.
  • the first doped region 312 may be formed by blocking the channel region 311 by the corresponding gate layer 200 and performing an ion doping process on the regions on both sides of the channel region 311.
  • the method further includes:
  • a first gate insulating layer 44 is formed on the active layer 30.
  • the first gate insulating layer 44 is mainly used to isolate the active layer 30 from the metal layer located on the active layer 30.
  • step S20 may include:
  • the first metal layer is patterned to form at least one first gate 421, scan signal line 422, and at least one first resistance reducing metal line 51;
  • the number of the first gate 421 and the second gate 431 are equal.
  • the first gate 421 and the second gate 431 are disposed opposite to each other, and the first gate 421 and the second gate 431 form a storage capacitor corresponding to the thin film transistor 21.
  • the first metal layer forms a first gate layer 42 and the second metal layer forms a second gate layer 43.
  • the first gate layer 42 is located on the first gate insulating layer 44.
  • the metal material of the first gate layer 42 can generally be one of molybdenum, aluminum, aluminum nickel alloy, molybdenum tungsten alloy, chromium, or copper, or a combination of the foregoing metal materials.
  • the metal material of the first gate layer 42 may be molybdenum.
  • the second gate insulating layer 45 is formed between the first gate layer 42 and the second gate layer 43.
  • the second gate insulating layer 45 is mainly used to isolate the first gate layer 42 and the second gate layer 43.
  • the material of the first gate insulating layer 44 and the second gate insulating layer 45 may be other insulating inorganic materials such as silicon nitride, silicon oxide, or silicon oxynitride.
  • the second gate layer 43 is formed on the second gate insulating layer 45.
  • the metal material of the second gate layer 43 may be the same as the metal material of the first gate layer 42.
  • step S20 further includes:
  • the inter-insulating layer 46 covers the second gate layer 43 and is mainly used to isolate the second gate layer 43 from the source drain layer 41.
  • the material of the inter insulating layer 46 may be the same as the first gate insulating layer 44 and the second gate insulating layer 45.
  • a third metal layer is formed on the first metal layer, and a source electrode 411, a drain electrode 412, and a power driving line 414 are formed by patterning.
  • step S30 may specifically include:
  • the third metal layer is patterned to form a source electrode 411, a drain electrode 412, a data signal line 413, and a power driving line 414;
  • the third metal layer forms the source and drain layers 41 of the display panel 100.
  • the metal material of the source and drain 412 may be one of molybdenum, aluminum, aluminum-nickel alloy, molybdenum tungsten alloy, chromium, copper, or titanium aluminum alloy, or a combination of the foregoing metal materials.
  • the metal material of the source and drain layer 41 may be titanium aluminum alloy.
  • the method further includes the following steps:
  • a first via 511 is formed on the display panel 100.
  • the first via 511 penetrates through the inter-insulating layer 46 and part of the second gate insulating layer 45, exposing part of the first resistance reducing metal line 51, and the power driving line 414 passes through the first
  • the via 511 is electrically connected to the first resistance reducing metal line 51.
  • the first resistance reducing metal line 51 and the scanning signal are formed in the same photomask process, and the first resistance reducing metal line 51 is parallel to the scanning signal line 422.
  • the first resistance reducing metal line 51 is shorted to the power driving line 414 through the first via 511, so that the first resistance reducing metal line 51 and the power driving line 414 form a mesh structure to form a parallel connection.
  • the circuit performs the transmission of the data signal, reduces the resistance of the metal wire transmitting the data signal in the display panel 100, reduces the voltage drop, and improves the uniformity of the brightness of the display panel 100.
  • the method further includes the following steps:
  • a flat layer 47 is formed on the source and drain layer 41.
  • the flat layer 47 is used to ensure the flatness of the film structure of the array substrate.
  • the flat layer 47 is usually made of organic materials.
  • step S20 may include:
  • the first metal layer is patterned to form at least one first gate 421 and scan signal line 422;
  • the first resistance reducing metal line 51 and the second gate layer 43 are provided in the same layer.
  • the first resistance reducing metal line 51 and the second gate 431 are formed in the same photomask process.
  • the first via 511 penetrates a portion of the inter-insulating layer 46.
  • the first resistance reducing metal line 51 is electrically connected to the power driving line 414 through the first via 511.
  • S10 before forming the first metal layer, S10 includes:
  • a fourth metal layer is formed on the substrate 10, and a light-shielding layer 60 and at least one first resistance reducing metal line 51 are formed by patterning.
  • the position of the light shielding layer 60 is not limited to the solution of the present application.
  • the first via 511 penetrates the inter-insulating layer 46, the second gate insulating layer 45, the first gate insulating layer 44, and the buffer layer 103 And part of the barrier layer 102.
  • step S204 may further include:
  • the second metal layer is patterned to form at least one second gate 431 and a signal reset line.
  • Step S214 may also include:
  • the second metal layer is patterned to form at least one second gate 431, the first resistance reducing metal line 51, and a signal reset line.
  • the reset signal line and the second gate 431 are formed in the same photomask process.
  • the reset signal line and the second gate layer 43 are arranged in the same layer.
  • the signal reset line is parallel to the scan signal line 422.
  • the first resistance reducing metal line 51 is located between the boundary line of the two adjacent pixel units and the signal reset line.
  • the first gate layer 42 may further include an emission control scan line 423 (Em).
  • Em emission control scan line 423
  • the light emission control scan line 423, the first gate 421 and the scan signal line 422 are formed in the same photomask process.
  • the manufacturing method of the display panel 100 may further include:
  • the first resistance reducing metal line 51 and the light shielding layer 60 are provided in the same layer, and the second resistance reducing metal line 52 is provided in the same layer as the first gate layer 42 or the second gate layer 43; or
  • the first resistance reducing metal line 51 and the first gate layer 42 are arranged in the same layer, and the second resistance reducing metal line 52 and the second gate layer 43 are arranged in the same layer;
  • the first resistance reducing metal line 51 is electrically connected to the power driving line 414 through a first via 511
  • the second resistance reducing metal line 52 is electrically connected to the power driving line 414 through a second via 521.
  • the second resistance reducing metal line 52 is parallel to the first resistance reducing metal line 51.
  • the manufacturing method of the display panel 100 may further include:
  • the first resistance reducing metal line 51 and the light shielding layer 60 are provided in the same layer, the second resistance reducing metal line 52 and the first gate layer 42 are provided in the same layer, and the second resistance reducing metal line 52 is provided with the second gate layer.
  • the pole layer 43 is arranged on the same layer.
  • the third resistance reducing metal line 53 is parallel to the first resistance reducing metal line 51 and the second resistance reducing metal line 52.
  • the first resistance-reducing metal line 51, the second resistance-reducing metal line 52, and the third resistance-reducing metal line 53 are perpendicular to the power driving line 414, and all pass through corresponding passes.
  • the hole is shorted to reduce the resistance of the data signal line 413. Due to the complexity of the film structure and the limitation of space, the number and position of the resistance reducing metal lines 50 can be selected according to actual conditions.
  • the display panel further includes a light emitting device layer (not shown) and an encapsulation layer (not shown) on the flat layer.
  • the application also proposes a display module, which includes the above-mentioned display panel.
  • the working principle of the display module is similar to the above-mentioned display panel, and will not be repeated in this application.
  • the display panel includes a substrate; a signal wiring layer on the substrate includes a gate layer and a source and drain layer; the gate layer includes The gate and the scan signal line; the source and drain layer includes a source, a drain, and a power drive line; at least one resistance-reducing metal line is located between the substrate and the source-drain layer, and the resistance-reducing metal line passes The via is electrically connected to the power drive line.
  • At least one resistance-reducing metal line is added to the display panel and electrically connected to the power driving line through a via, so that the resistance-reducing metal line and the power driving line form a mesh structure to form a parallel circuit for data
  • the signal transmission reduces the resistance of the metal wire transmitting the data signal in the display panel, reduces the voltage drop, and improves the uniformity of the display panel brightness; in addition, it can also reduce the abnormality of the disconnection caused by the disconnection.

Landscapes

  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)

Abstract

本申请提出了一种显示面板及其制作方法、显示模组，该显示面板包括衬底；位于该衬底上的信号走线层，包括栅极层和源漏极层；该栅极层包括栅极和扫描信号线；该源漏极层包括源极、漏极、及电源驱动线；至少一降阻金属线，位于该衬底与该源漏极层之间，该降阻金属线通过过孔与该电源驱动线电连接。

Description

显示面板及其制作方法、显示模组 技术领域
本申请涉及显示领域，特别涉及一种显示面板及其制作方法、显示模组。
 背景技术
在现有的显示面板中，主要通过电流来驱动该显示面板显示。工作电流通过电源端向阵列基板中的源极/漏极进行传输，以达到信号传输的目的。但是，由于源极/漏极存在一定电阻，导致信号在传递过程中存在电压下降，使显示面板在不同区域出现亮度不均的现象，降低显示面板的品质。
 技术问题
本申请提供一种显示面板及其制作方法、显示模组，以解决现有显示面板亮度不均的技术问题。
 技术解决方案
本申请提供一种显示面板，其包括；
衬底；
位于所述衬底上的信号走线层，包括栅极层和源漏极层；
所述栅极层包括栅极和扫描信号线；
所述源漏极层包括源极、漏极、及电源驱动线；
至少一降阻金属线，位于所述衬底与所述源漏极层之间，所述降阻金属线通过过孔与所述电源驱动线电连接。
在本申请的显示面板中，
所述显示面板包括第一降阻金属线，所述第一降阻金属线通过第一过孔与所述电源驱动线电连接；
其中，所述第一降阻金属线与所述扫描信号线平行。
在本申请的显示面板中，
所述第一降阻金属线与所述扫描信号线同层设置。
在本申请的显示面板中，所述信号走线层包括：
第一栅极层，包括至少一第一栅极和扫描信号线；
位于所述第一栅极层上的第二栅极层，包括至少一与所述第一栅极相对设置的第二栅极；
所述第一栅极与所述第二栅极形成存储电容；
所述第一降阻金属线与所述第二栅极同层设置。
在本申请的显示面板中，所述第二栅极层还包括信号复位线；
所述信号复位线与所述扫描信号线平行；
所述第一降阻金属线位于所述相邻两像素单元的边界线与所述信号复位线之间。
在本申请的显示面板中，所述显示面板还包括遮光层；
所述遮光层位于所述衬底与所述栅极层之间；
所述第一降阻金属线与所述遮光层同层设置。
在本申请的显示面板中，
所述显示面板还包括第二降阻金属线；
所述第一降阻金属线及所述第二降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
所述第一降阻金属线与所述第二降阻金属线非同层设置；
所述第二降阻金属线通过第二过孔与所述电源驱动线电连接。
在本申请的显示面板中，
所述显示面板还包括第三降阻金属线；
所述第三降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
所述第一降阻金属线、所述第二降阻金属线及所述第三降阻金属线互不同层设置；
所述第三降阻金属线通过第三过孔与所述电源驱动线电连接。
本申请还提出了一种显示面板的制作方法，其包括：
S10、提供一衬底；
S20、在所述衬底上形成第一金属层，经图案化处理形成栅极和扫描信号线；
S30、在所述第一金属层上形成第三金属层，经图案化处理形成源极、漏极、及电源驱动线；
其中，所述显示面板的制作方法还包括：
在所述衬底与所述第三金属层之间形成至少一降阻金属线；
所述降阻金属线通过过孔与所述电源驱动线电连接。
在本申请的制作方法中，在所述衬底与所述第三金属层之间形成至少一降阻金属线的步骤包括：
在所述衬底与所述第三金属层之间形成第一降阻金属线；
其中，所述第一降阻金属线通过第一过孔与所述电源驱动线电连接，所述第一降阻金属线与所述扫描信号线平行。
在本申请的制作方法中，步骤S20包括：
S201、在所述衬底上形成第一金属层；
S202、所述第一金属层经图案化处理形成至少一第一栅极、扫描信号线以及所述第一降阻金属线。
在本申请的制作方法中，步骤S20包括：
S211、在所述衬底上形成第一金属层；
S212、所述第一金属层经图案化处理形成至少一第一栅极和扫描信号线；
S213、在所述第一金属层上形成第二金属层；
S214、所述第二金属层经图案化处理形成至少一第二栅极及所述第一降阻金属线；
其中，所述第一栅极与所述第二栅极相对设置；
所述第一栅极与所述第二栅极形成存储电容。
在本申请的制作方法中，步骤S214包括：
所述第二金属层经图案化处理形成至少一第二栅极、所述第一降阻金属线、及信号复位线；
其中，所述信号复位线与所述扫描信号线平行；
所述第一降阻金属线位于所述相邻两像素单元的边界线与所述信号复位线之间。
在本申请的制作方法中，
在所述衬底上形成所述第一金属层之前，还包括：
在所述衬底形成第四金属层，经图案化处理形成遮光层及所述第一降阻金属线。
在本申请的制作方法中，在所述衬底与所述第二金属层之间形成至少一降阻金属线的步骤包括：
在所述衬底上形成第一降阻金属线；
在所述第一降阻金属线上形成第二降阻金属线；
所述第一降阻金属线与遮光层同层设置，所述第二降阻金属线与第一栅极层或者第二栅极层同层设置；或者
所述第一降阻金属线与第一栅极层同层设置，所述第二降阻金属线与第二栅极层同层设置；
所述第一降阻金属线通过第一过孔与所述电源驱动线电连接，所述第二降阻金属线通过第二过孔与所述电源驱动线电连接。
在本申请的制作方法中，在所述衬底与所述第二金属层之间形成至少一降阻金属线的步骤包括：
在所述衬底上形成第一降阻金属线；
在所述第一降阻金属线上形成第二降阻金属线；
在所述第二降阻金属线上形成第三降阻金属线；
所述第一降阻金属线与遮光层同层设置，所述第二降阻金属线与第一栅极层同层设置；所述第三降阻金属线与第二栅极层同层设置。
本申请还提出了一种显示模组，其中，所述显示模组包括显示面板及位于所述显示面板上的偏光层、盖板层，所述显示面板包括：
衬底；
位于所述衬底上的信号走线层，包括栅极层和源漏极层；
所述栅极层包括栅极和扫描信号线；
所述源漏极层包括源极、漏极、及电源驱动线；
至少一降阻金属线，位于所述衬底与所述源漏极层之间，所述降阻金属线通过过孔与所述电源驱动线电连接。
在本申请的显示模组中，所述显示面板包括第一降阻金属线，所述第一降阻金属线通过第一过孔与所述电源驱动线电连接；
其中，所述第一降阻金属线与所述扫描信号线平行。
在本申请的显示模组中，
所述显示面板还包括第二降阻金属线；
所述第一降阻金属线及所述第二降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
所述第一降阻金属线与所述第二降阻金属线非同层设置；
所述第二降阻金属线通过第二过孔与所述电源驱动线电连接。
在本申请的显示模组中，
所述显示面板还包括第三降阻金属线；
所述第三降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
所述第一降阻金属线、所述第二降阻金属线及所述第三降阻金属线互不同层设置；
所述第三降阻金属线通过第三过孔与所述电源驱动线电连接。
 有益效果
本申请通过在该显示面板上增加至少一条降阻金属线，并通过过孔与该电源驱动线电连接，使该降阻金属线与该电源驱动线形成网状结构，以形成并联电路进行数据信号的传输，降低了显示面板中传输数据信号的金属线的电阻，减小了电压降，提高了显示面板亮度的均匀度；另外还可降低因断线造成的断路异常。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请显示面板的第一种膜层结构图；
图2为本申请显示面板的俯视结构图；
图3为本申请显示面板的第二种膜层结构图；
图4为本申请显示面板的第三种膜层结构图；
图5为本申请显示面板的第四种膜层结构图；
图6为本申请显示面板的第五种膜层结构图；
图7为本申请显示面板的第六种膜层结构图；
图8为本申请显示面板的制作方法的步骤图；
图9A~9I为本申请显示面板的制作方法的工艺步骤图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
请参阅图1，图1为本申请显示面板的第一种膜层结构图。
所述显示面板100包括衬底10、位于所述衬底10上的薄膜晶体管层20。所述薄膜晶体管21包括至少两个薄膜晶体管21。
在本实施例中，所述衬底10可以为玻璃基板、石英基板、树脂基板等中的一种。所述衬底10还可以为柔性基板，所述柔性基板的材料可以包括聚酰亚胺。
所述薄膜晶体管21可以为蚀刻阻挡型、背沟道蚀刻型或顶栅薄膜晶体管21型等结构，具体没有限制。例如顶栅薄膜晶体管21型的所述薄膜晶体管21包括有源层30、信号走线层40。
本申请以双栅极的顶栅薄膜晶体管21为例进行说明。
请参阅图1，所述显示面板100还包括位于所述衬底10上的阻挡层102。
在本实施例中，所述阻挡层102的材料可以包括氧化硅。
所述显示面板100还包括位于所述阻挡层102上的缓冲层103。
所述缓冲层103主要用于缓冲膜层质结构之间的压力，并且还可以具有一定阻水氧的功能。
在本实施例中，所述缓冲层103的材料可以包括氮化硅或氧化硅中的一种或一种以上的组合物。
所述有源层30位于所述缓冲层103上。
在本实施例中，所述有源层30包括第一有源区31。
所述第一有源区31包括沟道区311和位于沟道区311两侧的第一掺杂区312。所述第一掺杂区312可以由对应的栅极层200阻挡所述沟道区311，并对所述沟道区311两侧的区域进行离子掺杂工艺而形成。
请参阅图2，图2为本申请显示面板的俯视结构图。
所述信号走线层40位于所述有源层30上。
所述信号走线层40包括栅极层200和源漏极层41。
在本实施例中，所述栅极层200包括栅极和扫描信号线422。
所述栅极层200可以包括第一栅极层42和第二栅极层43。
所述第一栅极层42包括至少一第一栅极421和扫描信号线422。
在本实施例中，所述第一栅极层42还包括发光控制扫描线423。所述发光控制扫描线423与所述第一栅极421、扫描信号线422在同一道光罩工艺中形成。
所述第二栅极层43包括至少一第二栅极431。所述第二栅极431与所述第一栅极421相对设置。
在本实施例中，所述第一栅极421与所述第二栅极431数量相等。所述第一栅极421与所述第二栅极431形成对应薄膜晶体管21中的存储电容。
所述源漏极层41位于所述第二栅极层43上。
在本实施例中，所述源漏极层41包括源极411、漏极412、数据信号线413、电源驱动线414。所述源极411/漏极412通过第四过孔415与所述第一掺杂区312电连接。
请参阅图1，所述显示面板100还包括位于所述有源层30与所述栅极层200之间的第一栅极绝缘层44。
所述第一栅极绝缘层44形成于所述有源层30上。
所述第一栅极绝缘层44主要用于将所述有源层30与位于所述有源层30上的金属层隔离。
所述第一栅极层42位于所述第一栅极绝缘层44上。
所述第一栅极层42的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述第一栅极层42的金属材料可以为钼。
第二栅极绝缘层45形成于所述第一栅极层42上。
所述第二栅极绝缘层45主要用于将所述第一栅极层42和第二栅极层43隔离。
在本实施例中，所述第一栅极绝缘层44和所述第二栅极绝缘层45的材料可以为氮化硅、氧化硅或氮氧化硅等其他绝缘的无机材料。
所述第二栅极层43形成于所述第二栅极绝缘层45上。
在本实施例中，所述第二栅极层43的金属材料可以与所述第一栅极层42的金属材料相同。
所述间绝缘层46形成于所述第二栅极层43上。
所述间绝缘层46将所述第二栅极层43覆盖，主要用于将所述第二栅极层43和所述源漏极层41隔离。
在本实施例中，所述间绝缘层46的材料可以与所述第一栅极绝缘层44和所述第二栅极绝缘层45相同。
所述源漏极层41形成于所述间绝缘层46上。
所述源漏极412的金属材料可以采用钼、铝、铝镍合金、钼钨合金、铬、铜或钛铝合金等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述源漏极层41的金属材料可以为钛铝合金。
所述显示面板100还包括位于所述源漏极层41上的平坦层47。
所述平坦层47用于保证所述阵列基板膜层结构的平整性。所述平坦层47的通常由有机材料所制备。
所述显示面板100还包括位于所述平坦层47上的发光器件层（未画出）及封装层（未画出）。
所述显示面板100还包括至少一降阻金属线50。
所述降阻金属线50位于所述衬底10与所述源漏极层41之间，所述降阻金属线50通过过孔与所述电源驱动线414电连接。
请参阅图1，所述显示面板100包括第一降阻金属线51，所述第一降阻金属线51通过第一过孔511与所述电源驱动线414电连接。
在本实施例中，所述第一降阻金属线51与所述第二栅极层43同层设置。所述第一降阻金属线51与所述第二栅极431在同一道光罩工艺中形成。
在本实施例中，所述第一过孔511贯穿部分所述间绝缘层46。
所述第一降阻金属线51与所述扫描信号在同一道光罩工艺中形成，且所述第一降阻金属线51与所述扫描信号线422平行。
所述第一降阻金属线51通过第一过孔511与所述电源驱动线414短接，使所述第一降阻金属线51与所述电源驱动线414形成网状结构，以形成并联电路进行数据信号的传输，降低了显示面板100中传输数据信号的金属线的电阻，减小了电压降，提高了显示面板100亮度的均匀度；另外网状结构设计方式可以降低因金属线断线造成的断路异常。
请参阅图3，图3为本申请显示面板的第二种膜层结构图。
所述第一降阻金属线51与所述扫描信号线422同层设置。所述第一降阻金属线51与所述扫描信号线422、第一栅极421在同一道光罩工艺中形成。
在本实施例中，所述第一过孔511贯穿所述间绝缘层46、及部分所述第二栅极绝缘层45。
请参阅图4，图4为本申请显示面板的第三种膜层结构图。
所述显示面板100还包括遮光层60。
所述遮光层60位于所述衬底10与所述栅极层200之间。
在本实施例中，所述遮光层60由一金属层经图案化处理形成遮光区61及所述第一降阻金属线51。
所述第一降阻金属线51通过第一过孔511与所述电源驱动线414电连接。
在本实施例中，所述第一过孔511贯穿所述间绝缘层46、所述第二栅极绝缘层45、所述第一栅极绝缘层44、缓冲层103及部分所述阻挡层102。
在本实施例中，所述遮光层60的位置不限定于本申请的方案。
在上述图1~4中，所述显示面板100还包括复位信号线432。
所述复位信号线与所述第二栅极431在同一道光罩工艺中形成。所述复位信号线与所述第二栅极层43同层设置。
在本实施例中，所述信号复位线与所述扫描信号线422平行。
在本实施例中，所述第一降阻金属线51位于所述相邻两像素单元的边界线与所述信号复位线之间。
请参阅图5，图5为本申请显示面板的第四种膜层结构图。
在图1、3或4的基础上，所述显示面板100还包括第二降阻金属线52。
所述第一降阻金属线51及所述第二降阻金属线52与遮光层60、第一栅极层42或第二栅极层43中的一者同层设置；
所述第一降阻金属线51与所述第二降阻金属线52非同层设置；
所述第二降阻金属线52通过第二过孔521与所述电源驱动线414电连接。
在本实施例中，所述第一降阻金属线51与所述第一栅极层42同层设置，所述第二降阻金属线52与所述第二栅极层43同层设置。
在本实施例中，所述第二降阻金属线52与所述第一降阻金属线51平行。
请参阅图6，图6为本申请显示面板的第五种膜层结构图。
在图5的基础上，所述显示面板100还包括第三降阻金属线53。
所述第三降阻金属线53与遮光层60、第一栅极层42或第二栅极层43中的一者同层设置。
所述第一降阻金属线51、所述第二降阻金属线52及所述第三降阻金属线53互不同层设置；
所述第三降阻金属线53通过第三过孔531与所述电源驱动线414电连接。
在本实施例中，所述第一降阻金属线51与遮光层60同层设置，所述第二降阻金属线52与所述第一栅极层42同层设置，所述第三降阻金属线53与所述第二栅极层43同层设置。
在本实施例中，所述第三降阻金属线53与所述第一降阻金属线51及第二降阻金属线52平行。
在上述实施例中，所述第一降阻金属线51、所述第二降阻金属线52及所述第三降阻金属线53与所述电源驱动线414垂直，且均通过对应的过孔短接，降低数据信号线413的电阻。而由于膜层结构的复杂及空间的局限性，该降阻金属线50的数量及位置可以根据实际情况去选择。
请参阅图7，图7为本申请显示面板的第六种膜层结构图。
所述有源层30还可以包括第二有源区32和第三有源区33。
所述第二有源区32包括第二掺杂区321。
所述第三有源区33包括第三掺杂区331。
所述源漏极层41还包括与源极411/漏极412同层设置的第一连接金属线416及第二连接金属层417。
所述第一连接金属线416通过对应接触过孔同时与所述第二掺杂区321及所述第一栅极421电连接。
所述第二连接金属线417通过对应接触过孔同时与所述第三掺杂区331及所述第二栅极431电连接。
此部分区域与所述薄膜晶体管21的功能类似，以保证显示面板100亮度的均匀性。在一个像素单元中，上述结构可以不设置或者设置一个以上。本申请没有具体的限制。
本申请通过在该显示面板100上增加至少一条降阻金属线50，并通过过孔与该电源驱动线414电连接，使该降阻金属线50与该电源驱动线414形成网状结构，以形成并联电路进行数据信号的传输，降低了显示面板100中传输数据信号的金属线的电阻，减小了电压降，提高了显示面板100亮度的均匀度。
请参阅图8，图8为本申请显示面板的制作方法的步骤图。
请参阅图9A~9C，图9A~9C为本申请显示面板的制作方法的工艺步骤图。
所述显示面板100包括衬底10和位于所述衬底10上的薄膜晶体管层20。
所述薄膜晶体管21可以为蚀刻阻挡型、背沟道蚀刻型或顶栅薄膜晶体管21型等结构，具体没有限制。例如顶栅薄膜晶体管21型的所述薄膜晶体管21包括阻挡层102、缓冲层103、有源层30、信号走线层40、及平坦层47。
本申请以双栅极的顶栅薄膜晶体管21为例进行说明。
所述显示面板100的制作方法包括：
S10、提供一衬底10；
请参阅图9A，所述衬底10可以为玻璃基板、石英基板、树脂基板等中的一种。所述衬底10还可以为柔性基板，所述柔性基板的材料可以包括聚酰亚胺。
步骤S10还包括：
S101、在所述衬底10上形成阻挡层102；
S102、在所述阻挡层102上形成缓冲层103；
S103、在所述缓冲层103上形成有源层30；
在本实施例中，所述阻挡层102的材料可以包括氧化硅。
所述缓冲层103位于所述阻挡层102上，主要用于缓冲膜层质结构之间的压力，并且还可以具有一定阻水氧的功能。
在本实施例中，所述缓冲层103的材料可以包括氮化硅或氧化硅中的一种或一种以上的组合物。
所述有源层30位于所述缓冲层103上。
在本实施例中，所述有源层30包括第一有源区31。
所述第一有源区31包括沟道区311和位于沟道区311两侧的第一掺杂区312。所述第一掺杂区312可以由对应的栅极层200阻挡所述沟道区311，并对所述沟道区311两侧的区域进行离子掺杂工艺而形成。
S20、在所述衬底10上形成第一金属层，经图案化处理形成栅极和扫描信号线422；
在形成所述第一金属层之前，还包括：
在所述有源层30上形成第一栅极绝缘层44。
在本实施例中，所述第一栅极绝缘层44主要用于将所述有源层30与位于所述有源层30上的金属层隔离。
请参阅图9B，步骤S20可以包括：
S201、在所述衬底10上形成第一金属层；
S202、所述第一金属层经图案化处理形成至少一第一栅极421、扫描信号线422以及至少一第一降阻金属线51；
S203、在所述第一金属层上形成第二金属层；
S204、所述第二金属层经图案化处理形成至少一第二栅极431；
在本实施例中，所述第一栅极421与所述第二栅极431数量相等。所述第一栅极421与所述第二栅极431相对设置，所述第一栅极421与所述第二栅极431形成对应薄膜晶体管21中的存储电容。
在本实施例中，所述第一金属层形成第一栅极层42，所述第二金属层形成第二栅极层43。
在本实施例中，所述第一栅极层42位于所述第一栅极绝缘层44上。
所述第一栅极层42的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述第一栅极层42的金属材料可以为钼。
第二栅极绝缘层45形成于所述第一栅极层42与所述第二栅极层43之间。所述第二栅极绝缘层45主要用于将所述第一栅极层42和第二栅极层43隔离。
在本实施例中，所述第一栅极绝缘层44和所述第二栅极绝缘层45的材料可以为氮化硅、氧化硅或氮氧化硅等其他绝缘的无机材料。
所述第二栅极层43形成于所述第二栅极绝缘层45上。
在本实施例中，所述第二栅极层43的金属材料可以与所述第一栅极层42的金属材料相同。
在本实施例中，步骤S20还包括：
S205、在所述第二栅极层43上行间绝缘层46；
所述间绝缘层46将所述第二栅极层43覆盖，主要用于将所述第二栅极层43和所述源漏极层41隔离。
在本实施例中，所述间绝缘层46的材料可以与所述第一栅极绝缘层44和所述第二栅极绝缘层45相同。
S30、在所述第一金属层上形成第三金属层，经图案化处理形成源极411、漏极412、及电源驱动线414；
请参阅图9C，步骤S30具体可以包括：
S301、在所述衬底10上形成第三金属层；
S302、所述第三金属层经图案化处理形成源极411、漏极412、数据信号线413、及电源驱动线414；
在本实施例中，所述第三金属层形成所述显示面板100的源漏极层41。所述源漏极412的金属材料可以采用钼、铝、铝镍合金、钼钨合金、铬、铜或钛铝合金等金属中的一种，也可以使用上述几种金属材料的组合物。
在本实施例中，所述源漏极层41的金属材料可以为钛铝合金。
在形成所述第三金属层之前，还包括步骤：
在所述显示面板100上形成第一过孔511。
所述第一过孔511贯穿所述间绝缘层46及部分所述第二栅极绝缘层45，使部分所述第一降阻金属线51裸露，所述电源驱动线414通过所述第一过孔511与所述第一降阻金属线51电连接。
请参阅图2，所述第一降阻金属线51与所述扫描信号在同一道光罩工艺中形成，且所述第一降阻金属线51与所述扫描信号线422平行。
所述第一降阻金属线51通过第一过孔511与所述电源驱动线414短接，使所述第一降阻金属线51与所述电源驱动线414形成网状结构，以形成并联电路进行数据信号的传输，降低了显示面板100中传输数据信号的金属线的电阻，减小了电压降，提高了显示面板100亮度的均匀度。
请参阅图9C，在形成所述第三金属后之前，还包括步骤：
在所述源漏极层41上形成平坦层47。
所述平坦层47用于保证所述阵列基板膜层结构的平整性。所述平坦层47的通常由有机材料所制备。
请参阅图9D，步骤S20可以包括：
S211、在所述衬底10上形成第一金属层；
S212、所述第一金属层经图案化处理形成至少一第一栅极421和扫描信号线422；
S213、在所述第一金属层上形成第二金属层；
S214、所述第二金属层经图案化处理形成至少一第二栅极431及至少一所述第一降阻金属线51；
在本实施例中，所述第一降阻金属线51与所述第二栅极层43同层设置。所述第一降阻金属线51与所述第二栅极431在同一道光罩工艺中形成。
在图9D的基础上，请参阅图9E，所述第一过孔511贯穿部分所述间绝缘层46。所述第一降阻金属线51通过所述第一过孔511与所述电源驱动线414电连接。
请参阅图9F，在形成所述第一金属层之前，S10包括：
在所述衬底10上形成第四金属层，经图案化处理形成遮光层60及至少一所述第一降阻金属线51。
在本实施例中，所述遮光层60的位置不限定于本申请的方案。
在图9F的基础上，请参阅图9G，所述第一过孔511贯穿所述间绝缘层46、所述第二栅极绝缘层45、所述第一栅极绝缘层44、缓冲层103及部分所述阻挡层102。
在本实施例中，在步骤S204还可以包括：
所述第二金属层经图案化处理形成至少一第二栅极431、及信号复位线。或者，
步骤S214还可以包括：
所述第二金属层经图案化处理形成至少一第二栅极431、所述第一降阻金属线51、及信号复位线。
所述复位信号线与所述第二栅极431在同一道光罩工艺中形成。所述复位信号线与所述第二栅极层43同层设置。
在本实施例中，所述信号复位线与所述扫描信号线422平行。
在本实施例中，所述第一降阻金属线51位于所述相邻两像素单元的边界线与所述信号复位线之间。
在本实施例中，所述第一栅极层42还可以包括发光控制扫描线423（Em）。所述发光控制扫描线423与所述第一栅极421、扫描信号线422在同一道光罩工艺中形成。
请参阅图9H，所述显示面板100的制作方法还可以包括：
在所述衬底10上形成第一降阻金属线51；
在所述第一降阻金属线51上形成第二降阻金属线52；
所述第一降阻金属线51与遮光层60同层设置，所述第二降阻金属线52与第一栅极层42或者第二栅极层43同层设置；或者
所述第一降阻金属线51与第一栅极层42同层设置，所述第二降阻金属线52与第二栅极层43同层设置；
所述第一降阻金属线51通过第一过孔511与所述电源驱动线414电连接，所述第二降阻金属线52通过第二过孔521与所述电源驱动线414电连接。
在本实施例中，所述第二降阻金属线52与所述第一降阻金属线51平行。
请参阅图9I，所述显示面板100的制作方法还可以包括：
在所述衬底10上形成第一降阻金属线51；
在所述第一降阻金属线51上形成第二降阻金属线52；
在所述第二降阻金属线52上形成第三降阻金属线53；
所述第一降阻金属线51与遮光层60同层设置，所述第二降阻金属线52与第一栅极层42同层设置，所述第二降阻金属线52与第二栅极层43同层设置。
在本实施例中，所述第三降阻金属线53与所述第一降阻金属线51及第二降阻金属线52平行。
在上述实施例中，所述第一降阻金属线51、所述第二降阻金属线52及所述第三降阻金属线53与所述电源驱动线414垂直，且均通过对应的过孔短接，降低数据信号线413的电阻。而由于膜层结构的复杂及空间的局限性，该降阻金属线50的数量及位置可以根据实际情况去选择。
所述显示面板还包括位于所述平坦层上的发光器件层（未画出）及封装层（未画出）。
本申请还提出了一种显示模组，所述显示模组包括上述显示面板。所述显示模组的工作原理与上述显示面板相似，本申请不再赘述。
本申请提出了一种显示面板及其制作方法、显示模组，该显示面板包括衬底；位于该衬底上的信号走线层，包括栅极层和源漏极层；该栅极层包括栅极和扫描信号线；该源漏极层包括源极、漏极、及电源驱动线；至少一降阻金属线，位于该衬底与该源漏极层之间，该降阻金属线通过过孔与该电源驱动线电连接。本申请通过在该显示面板上增加至少一条降阻金属线，并通过过孔与该电源驱动线电连接，使该降阻金属线与该电源驱动线形成网状结构，以形成并联电路进行数据信号的传输，降低了显示面板中传输数据信号的金属线的电阻，减小了电压降，提高了显示面板亮度的均匀度；另外还可降低因断线造成的断路异常。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (20)

  1. 一种显示面板，其包括：
    衬底；
    位于所述衬底上的信号走线层，包括栅极层和源漏极层；
    所述栅极层包括栅极和扫描信号线；
    所述源漏极层包括源极、漏极、及电源驱动线；
    至少一降阻金属线，位于所述衬底与所述源漏极层之间，所述降阻金属线通过过孔与所述电源驱动线电连接。
  2. 根据权利要求1所述的显示面板，其中，
    所述显示面板包括第一降阻金属线，所述第一降阻金属线通过第一过孔与所述电源驱动线电连接；
    其中，所述第一降阻金属线与所述扫描信号线平行。
  3. 根据权利要求2所述的显示面板，其中，
    所述第一降阻金属线与所述扫描信号线同层设置。
  4. 根据权利要求2所述的显示面板，其中，
    所述信号走线层包括：
    第一栅极层，包括至少一第一栅极和扫描信号线；
    位于所述第一栅极层上的第二栅极层，包括至少一与所述第一栅极相对设置的第二栅极；
    所述第一栅极与所述第二栅极形成存储电容；
    所述第一降阻金属线与所述第二栅极同层设置。
  5. 根据权利要求4所述的显示面板，其中，
    所述第二栅极层还包括信号复位线；
    所述信号复位线与所述扫描信号线平行；
    所述第一降阻金属线位于所述相邻两像素单元的边界线与所述信号复位线之间。
  6. 根据权利要求2所述的显示面板，其中，
    所述显示面板还包括遮光层；
    所述遮光层位于所述衬底与所述栅极层之间；
    所述第一降阻金属线与所述遮光层同层设置。
  7. 根据权利要求2所述的显示面板，其中，
    所述显示面板还包括第二降阻金属线；
    所述第一降阻金属线及所述第二降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
    所述第一降阻金属线与所述第二降阻金属线非同层设置；
    所述第二降阻金属线通过第二过孔与所述电源驱动线电连接。
  8. 根据权利要求7所述的显示面板，其中，
    所述显示面板还包括第三降阻金属线；
    所述第三降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
    所述第一降阻金属线、所述第二降阻金属线及所述第三降阻金属线互不同层设置；
    所述第三降阻金属线通过第三过孔与所述电源驱动线电连接。
  9. 一种显示面板的制作方法，其包括：
    S10、提供一衬底；
    S20、在所述衬底上形成第一金属层，经图案化处理形成栅极和扫描信号线；
    S30、在所述第一金属层上形成第三金属层，经图案化处理形成源极、漏极、及电源驱动线；
    其中，所述显示面板的制作方法还包括：
    在所述衬底与所述第三金属层之间形成至少一降阻金属线；
    所述降阻金属线通过过孔与所述电源驱动线电连接。
  10. 根据权利要求9所述的制作方法，其中，在所述衬底与所述第三金属层之间形成至少一降阻金属线的步骤包括：
    在所述衬底与所述第三金属层之间形成第一降阻金属线；
    其中，所述第一降阻金属线通过第一过孔与所述电源驱动线电连接，所述第一降阻金属线与所述扫描信号线平行。
  11. 根据权利要求10所述的制作方法，其中，
    步骤S20包括：
    S201、在所述衬底上形成第一金属层；
    S202、所述第一金属层经图案化处理形成至少一第一栅极、扫描信号线以及所述第一降阻金属线。
  12. 根据权利要求11所述的制作方法，其中，
    步骤S20包括：
    S211、在所述衬底上形成第一金属层；
    S212、所述第一金属层经图案化处理形成至少一第一栅极和扫描信号线；
    S213、在所述第一金属层上形成第二金属层；
    S214、所述第二金属层经图案化处理形成至少一第二栅极及所述第一降阻金属线；
    其中，所述第一栅极与所述第二栅极相对设置；
    所述第一栅极与所述第二栅极形成存储电容。
  13. 根据权利要求12所述的制作方法，其中，
    步骤S214包括：
    所述第二金属层经图案化处理形成至少一第二栅极、所述第一降阻金属线、及信号复位线；
    其中，所述信号复位线与所述扫描信号线平行；
    所述第一降阻金属线位于所述相邻两像素单元的边界线与所述信号复位线之间。
  14. 根据权利要求10所述的制作方法，其中，
    在所述衬底上形成所述第一金属层之前，还包括：
    在所述衬底形成第四金属层，经图案化处理形成遮光层及所述第一降阻金属线。
  15. 根据权利要求9所述的制作方法，其中，在所述衬底与所述第二金属层之间形成至少一降阻金属线的步骤包括：
    在所述衬底上形成第一降阻金属线；
    在所述第一降阻金属线上形成第二降阻金属线；
    所述第一降阻金属线与遮光层同层设置，所述第二降阻金属线与第一栅极层或者第二栅极层同层设置；或者
    所述第一降阻金属线与第一栅极层同层设置，所述第二降阻金属线与第二栅极层同层设置；
    所述第一降阻金属线通过第一过孔与所述电源驱动线电连接，所述第二降阻金属线通过第二过孔与所述电源驱动线电连接。
  16. 根据权利要求9所述的制作方法，其中，在所述衬底与所述第二金属层之间形成至少一降阻金属线的步骤包括：
    在所述衬底上形成第一降阻金属线；
    在所述第一降阻金属线上形成第二降阻金属线；
    在所述第二降阻金属线上形成第三降阻金属线；
    所述第一降阻金属线与遮光层同层设置，所述第二降阻金属线与第一栅极层同层设置，所述第二降阻金属线与第二栅极层同层设置。
  17. 一种显示模组，其中，所述显示模组包括显示面板及位于所述显示面板上的偏光层、盖板层，所述显示面板包括：
    衬底；
    位于所述衬底上的信号走线层，包括栅极层和源漏极层；
    所述栅极层包括栅极和扫描信号线；
    所述源漏极层包括源极、漏极、及电源驱动线；
    至少一降阻金属线，位于所述衬底与所述源漏极层之间，所述降阻金属线通过过孔与所述电源驱动线电连接。
  18. 根据权利要求17所述的显示模组，其中，
    所述显示面板包括第一降阻金属线，所述第一降阻金属线通过第一过孔与所述电源驱动线电连接；
    其中，所述第一降阻金属线与所述扫描信号线平行。
  19. 根据权利要求18所述的显示模组，其中，
    所述显示面板还包括第二降阻金属线；
    所述第一降阻金属线及所述第二降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
    所述第一降阻金属线与所述第二降阻金属线非同层设置；
    所述第二降阻金属线通过第二过孔与所述电源驱动线电连接。
  20. 根据权利要求19所述的显示模组，其中，
    所述显示面板还包括第三降阻金属线；
    所述第三降阻金属线与遮光层、第一栅极层或第二栅极层中的一者同层设置；
    所述第一降阻金属线、所述第二降阻金属线及所述第三降阻金属线互不同层设置；
    所述第三降阻金属线通过第三过孔与所述电源驱动线电连接。
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