KR20080104875A - 유기전계발광표시장치 - Google Patents
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Abstract
본 발명은, 기판; 상기 기판 상에 위치하며, 신호 라인들 및 상기 신호라인들의 교차 영역에 위치하는 복수개의 서브픽셀을 포함하는 표시부; 및 상기 표시부에 전원을 공급하기 위한 전원 라인들을 포함하며, 상기 전원 라인들 중 어느 하나는 상기 기판 상에 형성된 제 1 금속층, 상기 제 1 금속층 상에 위치하며 상기 제 1 금속층의 일부를 노출시키는 비어홀을 포함하는 금속층 절연막 및 상기 콘택홀을 통하여 제 1 금속층과 전기적으로 연결되는 제 2 금속층을 포함하는 유기전계발광표시장치를 제공한다.
Description
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치를 개략적으로 나타낸 평면도.
도 2는 도 1에 도시한 A-A'선 및 B-B'선을 따라 절단한 단면도.
* 도면의 주요부분에 대한 설명
100: 기판 170: 표시부
175a: 스캔 구동부 175b: 데이터 구동부
180: 패드부 185: 신호 라인
190a: 제 1 전원 라인 190b: 제 2 전원 라인
P11-Pnm: 서브픽셀
본 발명은 유기전계발광표시장치에 관한 것이다.
평판표시장치(Flat Panel Display) 중에서 유기전계발광표시장치(Organic Light Emitting Display)는 유기화합물을 전기적으로 여기시켜 발광하게 하는 자발광형 표시장치이다. 유기전계발광표시장치는 LCD에서 사용되는 백라이트가 필요하지 않아 경량 박형이 가능할 뿐만 아니라 공정을 단순화시킬 수 있다. 또한, 저온 제작이 가능하고, 응답속도가 1ms 이하로서 고속의 응답속도를 가지며, 낮은 소비 전력, 넓은 시야각 및 높은 콘트라스트(Contrast) 등의 특성을 나타낸다.
유기전계발광표시장치는 애노드와 캐소드 사이에 유기발광층을 포함하고 있어 애노드로부터 공급받는 정공과 캐소드로부터 공급받은 전자가 유기발광층 내에서 결합하여 정공-전자쌍인 여기자(exciton)를 형성하고 다시 여기자가 바닥상태로 돌아오면서 발생하는 에너지에 의해 발광하게 된다.
이러한, 유기전계발광표시장치는 신호 라인들 및 상기 신호라인들의 교차 영역에 위치하는 복수개의 서브픽셀을 포함하는 표시부 및 상기 표시부에 전원을 공급하기 위한 전원 라인들을 포함한다. 그리고, 신호 라인들과 전기적으로 연결되어 상기 표시부에 선택적으로 구동신호를 인가하는 구동부 및 상기 표시부 및 상기 구동부와 서로 이격되도록 위치하며 상기 표시부에 구동신호를 공급하는 패드부가 기판 상에 위치할 수 있다.
상기 배선 라인들은 상기 표시부의 외곽에 위치하여, 표시부에 전원전압과 기저전압을 공급하는데, 전원 라인의 저항을 감소시키기 위하여 배선의 폭을 증가시키는 것이 필요하다.
그러나, 종래 유기전계발광표시장치는 베젤 영역의 크기에 제한이 있기 때문에 설계상의 제약이 있으며, 또한, 기판을 플렉시블 기판으로 사용하는 경우, 유기 전계발광표시장치를 구부릴 경우에 전원 라인이 끊어져서, 라인 불량이 발생하는 문제가 있었다.
따라서, 본 발명은 라인 저항을 감소시키고, 라인 불량을 방지할 수 있는 유기전계발광표시장치를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명은, 기판; 상기 기판 상에 위치하며, 신호 라인들 및 상기 신호라인들의 교차 영역에 위치하는 복수개의 서브픽셀을 포함하는 표시부; 및 상기 표시부에 전원을 공급하기 위한 전원 라인들을 포함하며, 상기 전원 라인들 중 어느 하나는 상기 기판 상에 형성된 제 1 금속층, 상기 제 1 금속층 상에 위치하며 상기 제 1 금속층의 일부를 노출시키는 비어홀을 포함하는 금속층 절연막 및 상기 콘택홀을 통하여 제 1 금속층과 전기적으로 연결되는 제 2 금속층을 포함하는 유기전계발광표시장치를 제공한다.
이하에서는 첨부된 도면을 참고로 하여 본 발명의 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 유기전계발광표시장치를 개략적으로 나 타낸 평면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 유기전계발광표시장치는 기판(100), 표시부(170), 스캔 구동부(175a) 및 데이터 구동부(175b), 패드부(180) 및 제 1 및 제 2 전원 라인(190a,190b)을 포함한다.
기판(100)은 투명한 유리를 포함할 수 있으며, 플라스틱 또는 금속을 포함하는 플렉시블 기판일 수 있다. 표시부(170)는 신호 라인들 및 신호 라인들이 교차하는 영역에 위치하는 다수의 서브픽셀(P11-Pnm)을 포함한다. 다수의 서브픽셀은 적어도 하나의 박막 트랜지스터 및 발광 다이오드를 포함할 수 있으며, 그외 커패시터를 포함할 수도 있다.
스캔 구동부(175a) 및 데이터 구동부(175b)는 기판(100)상에 위치하며 신호 라인들과 전기적으로 연결되어 표시부(170)의 서브픽셀들(P11-Pnm)에 선택적으로 구동신호를 인가한다.
패드부(180)는 기판(100)상에 위치하며 표시부(170), 스캔 구동부(175a) 및 데이터 구동부(175b)와 서로 이격되도록 위치된다. 여기서 도시하지는 않았지만, 패드부(180) 상에는 외부의 인쇄회로기판으로부터 전기적 신호를 인가받기 위하여 연결부가 위치할 수도 있다.
제 1 및 제 2 전원 라인(190a,190b)은 표시부(170)의 외곽에 위치하며, 패드부(180)와 전기적으로 연결되어 외부로부터 전원을 공급받아 표시부(170)에 공급한다.
여기서, 제 1 및 제 2 전원 라인(190a,190b)은 서브픽셀들(P11-Pnm)에 전원 전압 또는 기저전압을 공급하기 위한 전원 라인일 수 있다.
이하에서는 도 2를 참조하여, 본 발명의 일 실시예에 따른 서브 픽셀 및 전원 라인의 구조를 자세히 설명하도록 한다.
도 2는 도 1에 도시한 A-A'선 및 B-B'선을 따라 절단한 단면도이다. 본 발명의 일 실시예에서 제 1 전원 라인을 예로 들어 설명하지만, 상기 구조는 제 2 전원 라인의 구조일 수도 있다.
도 2를 참조하면, 기판(100) 상에 버퍼층(105)이 위치한다. 버퍼층(105)은 기판(100)에서 유출되는 알칼리 이온 등과 같은 불순물로부터 후속 공정에서 형성되는 박막 트랜지스터를 보호하기 위해 형성하는 것으로, 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성한다.
버퍼층(105) 상에 반도체층(110)이 위치한다. 반도체층(110)은 비정질 실리콘 또는 이를 결정화한 다결정 실리콘을 포함할 수 있다. 여기서 도시하지는 않았지만, 반도체층(110)은 채널 영역, 소오스 영역 및 드레인 영역을 포함할 수 있으며, 소오스 영역 및 드레인 영역에는 P형 또는 N형 불순물이 도핑될 수 있다.
반도체층(110)을 포함하는 기판(100) 상에 게이트 절연막(115)이 위치한다. 게이트 절연막(115)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiNx) 등을 사용하여 선택적으로 형성할 수 있다.
게이트 절연막(115) 상에, 제 1 금속층(120a) 및 게이트 전극(120b)이 위치한다. 여기서, 게이트 전극(120b)은 반도체층(110)의 일정 영역에 대응되도록, 즉 채널 영역에 대응되도록 위치한다.
제 1 금속층(120a) 및 게이트 전극(120b)은 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제 1 금속층(120a) 및 게이트 전극(120b)은 알루미늄(Al), 알루미늄 합금(Al alloy), 티타늄(Ti), 은(Ag), 몰리브덴(Mo), 몰리브덴 합금(Mo alloy), 텅스텐(W), 텅스텐 실리사이드(WSi2) 중 어느 하나를 포함할 수 있다.
제 1 금속층(120a) 및 게이트 전극(120b)을 포함한 기판(100) 상에 층간절연막(125)이 위치한다. 층간절연막(125)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다. 있다. 층간절연막(125)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있으며, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있다.
층간절연막(125) 내에 제 1 금속층(120a)의 일부를 노출시키는 제 1 비어홀(130a)이 위치하며, 층간절연막(125) 및 게이트 절연막(133) 내에는 반도체층(110)의 일부를 노출시키는 제 2 및 제 3 비어홀(130b, 130c)이 위치할 수 있다.
층간절연막(125) 상에 제 2 금속층(140a)이 위치한다. 제 2 금속층(140a)은 제 1 비어홀(130a)을 관통하여 제 1 금속층(120a)과 전기적으로 연결된다. 즉, 제 2 금속층(140a) 및 이와 연결된 제 1 금속층(120a)은 제 1 전원 라인(190a)을 이룬다. 따라서, 제 1 전원 라인(190a)의 두께가 두꺼워지기 때문에, 제 1 전원 라인(190a)의 저항이 낮아지게 되며, 제 1 전원 라인(190a)이 끊어지는 현상을 방지 할 수 있다.
그리고, 층간절연막(125) 상에는 소오스 전극 및 드레인 전극(140b, 140c)이 위치한다. 소오스 전극 및 드레인 전극(140b, 140c)은 제 2 및 제 3 비어홀(130b, 130c)을 통하여 반도체층(110)과 전기적으로 연결된다. 즉, 반도체층(110), 게이트 절연막(115), 게이트 전극(120b), 소오스 전극 및 드레인 전극(140b, 140c)는 박막 트랜지스터를 이룬다.
제 2 금속층(140a), 소오스 전극 및 드레인 전극(140b, 140c)은 실질적으로 동일한 물질을 포함할 수 있다. 즉, 제 2 금속층(140a),소오스 전극 및 드레인 전극(140b, 140c)은 배선 저항을 낮추기 위해 저저항 물질을 포함할 수 있으며, 몰리 텅스텐(MoW), 티타늄(Ti), 알루미늄(Al) 또는 알루미늄 합금(Al alloy)으로 이루어진 다층막일 수 있다. 다층막으로는 티타늄/알루미늄/티타늄(Ti/Al/Ti) 또는 몰리 텅스텐/알루미늄/몰리 텅스텐(MoW/Al/MoW)의 적층구조가 사용될 수 있다.
제 2 금속층(140a),소오스 전극 및 드레인 전극(140b, 140c) 상에 패시베이션막(145)이 위치한다. 여기서 패시베이션막(145)은 유기막 또는 무기막일 수 있으며, 이들의 복합막일 수도 있다. 있다. 패시베이션막(145)이 무기막인 경우 실리콘 산화물(SiO2), 실리콘 질화물(SiNx) 또는 SOG(silicate on glass)를 포함할 수 있으며, 유기막인 경우 아크릴계 수지, 폴리이미드계 수지 또는 벤조사이클로부텐(benzocyclobutene,BCB)계 수지를 포함할 수 있다. 그리고, 패시베이션막(145)은 드레인 전극(140c)의 일부를 노출시키는 제 4 비어홀(147)을 포함할 수 있다.
패시베이션막(145) 상에 제 1 전극(150)이 위치한다. 제 1 전극(150)은 애노드일 수 있으며 ITO(Indium Tin Oxide) 또는 IZO(Indium Zinc Oxide)와 같은 투명도전층을 포함할 수 있다. 또는, 제 1 전극(150)은 ITO/Ag/ITO와 같은 적층구조를 가질 수도 있다. 제 1 전극(150)은 제 4 비어홀(147)을 통하여 드레인 전극(140c)과 전기적으로 연결될 수 있다.
제 1 전극(150) 상에는 제 1 전극(150)의 일부를 노출시키는 뱅크층(155)이 위치한다. 뱅크층(155)은 실리콘 산화물, 실리콘 질화물, 벤조사이클로부텐(benzocyclobutene,BCB)계 수지, 아크릴계 수지 또는 폴리이미드 수지 등을 포함할 수 있다.
노출된 제 1 전극(150) 상에 유기발광층(160)이 위치한다. 유기발광층(160)은 유기물을 포함할 수 있으며, 여기서 도시하지는 않았지만, 제 1 전극(160)과 유기 발광층(160) 사이에는 정공주입층 및 정공수송층이 형성될 수 있으며, 유기 발광층(160) 상에는 전자수송층 및 전자주입층이 형성될 수 있다.
유기발광층(160) 상에 제 2 전극(165)이 위치한다. 제 2 전극(165)은 유기발광층(160)에 전자를 공급하는 캐소드일 수 있으며, 마스네슘(Mg), 은(Ag), 칼슘(Ca), 알루미늄(Al) 또는 이들의 합금을 포함할 수 있다. 제 1 전극(150), 발광층(160) 및 제 2 전극(165)는 발광다이오드(OLED)를 이룬다.
본 발명의 일 실시예에서는 각 서브픽셀이 탑 게이트형의 박막 트랜지스터를 포함하는 것으로 설명하였지만, 각 서브픽셀은 바텀 게이트형의 박막 트랜지스터를 포함할 수도 있으며, 이 경우, 제 1 전원 라인의 제 1 금속층과 제 2 금속층 사이 에는 게이트 절연막이 개재될 수도 있다.
그리고, 여기서 도시하지는 않았지만, 신호 라인들은 스캔 라인 또는 데이터 라인일 수 있으며, 게이트 전극 또는 소오스 전극 및 드레인 전극과 동일한 물질을 사용하여 동일한 공정에서 패터닝될 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
상기한 바와 같이 이루어진 본 발명의 유기전계발광표시장치에 따르면, 전원 라인의 저항을 감소시키고, 라인 불량을 방지할 수 있는 효과가 있다.
Claims (9)
- 기판;상기 기판 상에 위치하며, 신호 라인들 및 상기 신호라인들의 교차 영역에 위치하는 복수개의 서브픽셀을 포함하는 표시부; 및상기 표시부에 전원을 공급하기 위한 전원 라인들을 포함하며,상기 전원 라인들 중 어느 하나는 상기 기판 상에 형성된 제 1 금속층, 상기 제 1 금속층 상에 위치하며 상기 제 1 금속층의 일부를 노출시키는 비어홀을 포함하는 금속층 절연막 및 상기 콘택홀을 통하여 제 1 금속층과 전기적으로 연결되는 제 2 금속층을 포함하는 유기전계발광표시장치.
- 제 1 항에 있어서,상기 신호 라인들과 전기적으로 연결되어 상기 표시부에 선택적으로 구동신호를 인가하는 구동부; 및상기 표시부 및 상기 구동부와 서로 이격되도록 위치하며 상기 표시부에 구동신호를 공급하는 패드부를 더 포함하는 유기전계발광표시장치.
- 제 1 항에 있어서,상기 서브픽셀은 반도체층, 상기 반도체층과 대응하는 게이트 전극, 상기 반도체층과 전기적으로 연결되는 소오스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함하며,상기 제 1 금속층은 상기 게이트 전극과 실질적으로 동일한 물질을 포함하며, 상기 제 2 금속층은 소오스 전극 및 드레인 전극과 실질적으로 동일한 물질을 포함하는 유기전계발광표시장치.
- 제 3 항에 있어서,상기 박막 트랜지스터는 상기 게이트 전극과 상기 반도체층 사이에 위치하는 게이트 절연막 또는 상기 게이트 전극과 상기 소오스 전극 및 드레인 전극 사이에 위치하는 층간 절연막을 포함하며,상기 금속층 절연막은 상기 게이트 절연막 또는 층간 절연막과 실질적으로 동일한 물질을 포함하는 유기전계발광표시장치.
- 제 3 항에 있어서,상기 서브픽셀은 상기 드레인 전극과 전기적으로 연결되는 제 1 전극, 상기 제 1 전극 상에 위치하는 유기발광층 및 상기 유기발광층 상에 위치하는 제 2 전극을 포함하는 유기전계발광표시장치.
- 제 1 항에 있어서,상기 전원 라인은 전원전압 또는 기저전압을 공급하기 위한 전원 라인인 것을 특징으로 하는 유기전계발광표시장치.
- 제 1 항에 있어서,상기 신호 라인들은 게이트 라인 또는 데이터 라인인 것을 특징으로 하는 유기전계발광표시장치.
- 제7항에 있어서,상기 신호 라인들은 상기 제 1 금속층 또는 상기 제 2 금속층과 실질적으로 동일한 물질을 포함하는 유기전계발광표시장치.
- 제 1항에 있어서,상기 기판은 유리, 플라스틱 또는 금속을 포함하는 유기전계발광표시장치.
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