WO2020199287A1 - 顶发光型氧化铟镓锌薄膜晶体管器件制造方法 - Google Patents

顶发光型氧化铟镓锌薄膜晶体管器件制造方法 Download PDF

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Definitions

  • the present invention relates to a method for manufacturing a top-emitting indium gallium zinc oxide thin film transistor device, which adopts polyimide (PI) electrode barrier spacers to prepare gates and source/drain electrodes, and directly passes through the PI electrode barrier spacers.
  • the source/drain and the gate can be formed so that the three photomasks can be reduced to one, and PI as a gate insulating layer can increase the channel current density, thereby simplifying the complexity of the manufacturing method and improving the production efficiency.
  • PI polyimide
  • AMLCD Active Matrix Liquid Crystal Display
  • AMOLED Active Matrix Organic Electroluminescent Diode
  • IGZO amorphous indium gallium zinc oxide
  • TFT Thin Film Transistor
  • IGZO TFT devices have the following shortcomings: 1.
  • the gate insulating layer of the usual IGZO TFT devices is made of low-permittivity silicon oxide as the main material, resulting in a smaller channel current density on it, and a higher dielectric constant is required.
  • the dielectric makes the gate insulating layer to increase the channel current density.
  • Two, IGZO The production of TFT devices requires more photomasks, which is not conducive to the improvement of productivity and yield. A manufacturing process of IGZO TFT devices with reduced photomasks is needed to improve productivity and yield.
  • the gate insulating layer usually uses silicon oxide, which results in a small channel current density.
  • the present invention provides a method for manufacturing a top emission type indium gallium zinc oxide thin film transistor device, which solves the problem of the prior art in the top emission type gate indium gallium zinc oxide (Indium gallium zinc oxide).
  • Gallium Zinc Oxide, IGZO Thin Film Transistor (Thin Film Transistor)
  • TFT Transistor
  • the gate insulating layer is usually made of silicon oxide, resulting in low channel current density. technical problem.
  • the main purpose of the present invention is to provide a method for manufacturing a light-emitting indium gallium zinc oxide thin film transistor device, including:
  • the first photolithography step includes depositing a first metal layer on a glass substrate, and patterning the first metal layer to form a light shielding layer and a source layer on the first metal layer;
  • the second photolithography step includes depositing a buffer layer and an indium gallium zinc oxide active layer on the glass substrate, and stripping to form an indium gallium zinc oxide active layer;
  • the step of forming a gate insulating layer includes depositing a gate insulating layer on the indium gallium zinc oxide active layer, wherein the gate insulating layer completely covers the indium gallium zinc oxide active layer to isolate the indium oxide Gallium zinc active layer;
  • the third photolithography step includes depositing photoresist on the gate insulating layer, and forming a plurality of electrode barrier spacers on the photoresist through a halftone photomask, wherein the electrode barrier spacers are Polyimide manufacturing;
  • the source via forming step includes removing the exposed portion of the gate insulating layer, a portion of the indium gallium zinc oxide active layer and a portion of the buffer layer to form a source via;
  • the step of exposing the indium gallium zinc oxide active layer includes removing a part of the photoresist and a part of the gate insulating layer, so that a part of the indium gallium zinc oxide active layer at the drain is exposed , Finally conducting the exposed part of the indium gallium zinc oxide active layer, wherein a drain setting hole is formed above the exposed part;
  • the source/drain forming step includes depositing a second metal layer on the plurality of electrode barrier spacers, in the source via hole and the drain setting hole, and on the second metal layer Forming a source portion located in the source via hole, a drain portion located in the drain setting hole, and a gate layer located on the plurality of electrode barrier spacers;
  • the step of forming a planarization layer includes depositing a passivation layer on the second metal layer, and depositing a planarization layer on the passivation layer.
  • the manufacturing method further includes a fourth photolithography step, including removing a part of the planarization layer and a part of the passivation layer to form an anode via;
  • the manufacturing method further includes a fifth photolithography step, including depositing an anode layer on the planarization layer, wherein a part of the anode layer is disposed in the anode via hole, and then Forming a pixel electrode on the anode layer; and
  • the manufacturing method further includes a sixth photolithography step, including depositing a pixel definition layer on the planarization layer, and forming a pixel pattern on the pixel definition layer.
  • the indium gallium zinc oxide active layer is formed through an exposure process, a development process, and a wet etching process.
  • the exposed part of the gate insulating layer, a part of the indium gallium zinc oxide active layer, and the buffer layer One part is removed by dry etching process, wet etching process, and dry etching process.
  • a part of the planarization layer is removed by a development process and a part of the passivation layer is removed by a dry etching process to form the Anode vias.
  • the pixel electrode is formed on the anode layer through a glue coating process, an exposure process, a development process, an etching process, and a lift-off process. .
  • the pixel pattern is formed on the pixel definition layer through a development process.
  • the photoresist is a negative photosensitive resin.
  • Another object of the present invention is to provide a method for manufacturing a light-emitting indium gallium zinc oxide thin film transistor device, including:
  • the first photolithography step includes depositing a first metal layer on a glass substrate, and patterning the first metal layer to form a light shielding layer and a source layer on the first metal layer;
  • the second photolithography step includes depositing a buffer layer and an indium gallium zinc oxide active layer on the glass substrate, and stripping to form an indium gallium zinc oxide active layer;
  • the step of forming a gate insulating layer includes depositing a gate insulating layer on the indium gallium zinc oxide active layer, wherein the gate insulating layer completely covers the indium gallium zinc oxide active layer to isolate the indium oxide Gallium zinc active layer;
  • the third photolithography step includes depositing photoresist on the gate insulating layer, and forming a plurality of electrode barrier spacers on the photoresist through a halftone photomask, wherein the electrode barrier spacers are Polyimide manufacturing;
  • the source via forming step includes removing the exposed portion of the gate insulating layer, a portion of the indium gallium zinc oxide active layer and a portion of the buffer layer to form a source via;
  • the step of exposing the indium gallium zinc oxide active layer includes removing a part of the photoresist and a part of the gate insulating layer, so that a part of the indium gallium zinc oxide active layer at the drain is exposed , Finally conducting the exposed part of the indium gallium zinc oxide active layer, wherein a drain setting hole is formed above the exposed part;
  • the source/drain forming step includes depositing a second metal layer on the plurality of electrode barrier spacers, in the source via hole and the drain setting hole, and on the second metal layer Forming a source portion located in the source via hole, a drain portion located in the drain setting hole, and a gate layer located on the plurality of electrode barrier spacers;
  • the step of forming a planarization layer includes depositing a passivation layer on the second metal layer, and depositing a planarization layer on the passivation layer;
  • the manufacturing method further includes a fourth photolithography step, including removing a part of the planarization layer and a part of the passivation layer to form an anode via;
  • the manufacturing method further includes a fifth photolithography step, including depositing an anode layer on the planarization layer, wherein a part of the anode layer is disposed in the anode via hole, and then formed on the anode layer Pixel electrode
  • the manufacturing method further includes a sixth photolithography step, including depositing a pixel definition layer on the planarization layer, and forming a pixel pattern on the pixel definition layer;
  • the indium gallium zinc oxide active layer is formed through an exposure process, a development process, and a wet etching process;
  • the exposed part of the gate insulating layer, part of the indium gallium zinc oxide active layer, and part of the buffer layer are respectively dried Removal by etching process, wet etching process, and dry etching process;
  • a part of the planarization layer is removed by a development process and a part of the passivation layer is removed by a dry etching process to form the anode via hole.
  • the pixel electrode is formed on the anode layer through a glue coating process, an exposure process, a development process, an etching process, and a lift-off process. .
  • the pixel pattern is formed on the pixel definition layer through a development process.
  • the photoresist is a negative photosensitive resin.
  • the present invention uses the third photolithography step (third photomask) to form polyimide (PI) electrode barrier spacers, and in the source/drain formation step
  • the PI electrode barrier spacers are used as the substrate to prepare the gate and the source/drain at the same time.
  • the source/drain and the gate can be directly formed by the PI electrode barrier spacers, so that the three masks are reduced to one, and PI is used as
  • the gate insulating layer can increase the channel current density, thereby simplifying the complexity of the manufacturing method and improving the production efficiency.
  • 1A and 1B are a flow chart of the steps of a method for manufacturing a top-emitting indium gallium zinc oxide thin film transistor device of the present invention.
  • FIG. 2 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the first photolithography step of the manufacturing method of the present invention.
  • FIG 3 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the second photolithography step of the manufacturing method of the present invention.
  • FIG. 4 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the gate insulating layer forming step of the manufacturing method of the present invention.
  • FIG. 5 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the third photolithography step of the manufacturing method of the present invention.
  • FIG. 6 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the source via forming step of the manufacturing method of the present invention.
  • FIG. 7 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the step of exposing the indium gallium zinc oxide active layer of the manufacturing method of the present invention.
  • FIG. 8 is a side sectional view of a semi-finished thin film transistor device corresponding to the source/drain forming step of the manufacturing method of the present invention.
  • FIG. 9 is a side cross-sectional view of the semi-finished thin film transistor device corresponding to the step of forming the planarization layer of the manufacturing method of the present invention.
  • FIG. 10 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the fourth photolithography step of the manufacturing method of the present invention.
  • FIG. 11 is a side cross-sectional view of a semi-finished thin film transistor device corresponding to the fifth photolithography step of the manufacturing method of the present invention.
  • FIG. 12 is a side cross-sectional view of the finished thin film transistor device corresponding to the sixth photolithography step of the manufacturing method of the present invention.
  • the method for manufacturing a light-emitting indium gallium zinc oxide thin film transistor device of the present invention includes: a first photolithography step S01, a second photolithography step S02, a gate insulating layer formation step S03, and a third photolithography step S04 , Source via formation step S05, indium gallium zinc oxide active layer exposure step S06, source/drain formation step S07, planarization layer formation step S08, fourth photolithography step S09, fifth photolithography step S10, And the sixth photolithography step S11.
  • the first photolithography step (Photo Engraving Process, PEP) (using the first mask) S01, including depositing a first metal layer 20 on the glass substrate 10, and patterning the first metal layer 20 to form a light shielding layer on the first metal layer 20 LS and source layer S.
  • PEP Photo Engraving Process
  • the second photolithography step S02 (using a second photomask) includes depositing a buffer layer 30 and indium gallium zinc oxide (Indium gallium zinc oxide).
  • Gallium Zinc Oxide (IGZO) active layer 40 is applied to the glass substrate 10, and an IGZO active layer 40 is formed by peeling.
  • the IGZO active layer 40 is formed through an exposure process, a development process, and a wet etching process.
  • the gate insulating layer forming step S03 includes depositing a gate insulating layer 50 on the IGZO active layer 40, wherein the gate insulating layer 50 completely covers the IGZO active layer 40 To isolate the IGZO active layer 40.
  • the third photolithography step S04 (using a third photomask) includes depositing a photoresist 60 on the gate insulating layer 50, and applying a halftone photomask on the photoresist 60 A plurality of electrode barrier spacers 61 are formed thereon, wherein the electrode barrier spacers 61 are made of polyimide.
  • the photoresist 60 is a negative photosensitive resin.
  • the source via forming step S05 includes removing the exposed part of the gate insulating layer 50, a part of the IGZO active layer 40 and a part of the buffer layer 30, To form a source via H1.
  • the exposed portion of the gate insulating layer 50, a portion of the IGZO active layer 40, and the buffer layer 30 Part of it is removed by dry etching process, wet etching process, and dry etching process.
  • the step S06 of the indium gallium zinc oxide active layer exposure step S06 includes removing a part of the photoresist 60 and a part of the gate insulating layer 50, so that the A part of the IGZO active layer 40 is exposed, and finally the exposed part of the IGZO active layer 40 is conductorized, wherein a drain setting hole H2 is formed above the exposed part.
  • the source/drain forming step S07 includes depositing a second metal layer 70 on the plurality of electrode barrier spacers 61, in the source via H1, and the drain setting hole H2, and on the second metal layer 70 are formed a source portion 71 located in the source via H1, a drain portion 72 located in the drain setting hole H2, and a plurality of electrodes located in the The barrier ribs isolate the gate layer 73 on the pillar 61.
  • the planarization layer forming step S08 includes depositing a passivation layer 80 on the second metal layer 70 and depositing a planarization layer PLN on the passivation layer 80.
  • the fourth photolithography step S09 (using a fourth photomask) includes removing part of the planarization layer PLN and part of the passivation layer 80 to form an anode via H3.
  • the fourth photolithography step S09 a part of the planarization layer PLN is removed by a development process and a part of the passivation layer 80 is removed by a dry etching process to The anode via hole H3 is formed.
  • the fifth photolithography step S10 (using a fifth photomask) includes depositing an anode layer 90 on the planarization layer PLN, wherein a part of the anode layer 90 is disposed on the anode via hole H3 , And then form a pixel electrode on the anode layer 90.
  • the pixel electrode is formed on the anode layer through a glue coating process, an exposure process, a development process, an etching process, and a lift-off process. 90 on.
  • the sixth photolithography step S11 (using a sixth photomask) includes depositing a pixel definition layer PDL on the planarization layer PLN, and forming a pixel pattern on the pixel definition layer PDL.
  • the pixel pattern is formed on the pixel definition layer PDL through a development process.
  • the present invention uses the third photolithography step S04 to form polyimide (Polyimide, PI)
  • the electrode barrier spacer 61 and in the source/drain forming step S07, the PI electrode barrier spacer 61 is used as the substrate to prepare the gate and the source/drain simultaneously, and the PI electrode barrier spacer 61 is directly used
  • the source/drain and the gate can be formed so that the three masks can be reduced to one, and PI as the gate insulating layer 50 can increase the channel current density, thereby simplifying the complexity of the manufacturing method and improving the production efficiency.

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  • Thin Film Transistor (AREA)

Abstract

一种发光型氧化铟镓锌薄膜晶体管器件制造方法，包括第一光刻步骤（S01）、第二光刻步骤（S02）、栅极绝缘层形成步骤（S03）、第三光刻步骤（S04）、源极过孔形成步骤（S05）、氧化铟镓锌有源层裸露步骤（S06）、源极/漏极形成步骤（S07）、平坦化层形成步骤（S08）、第四光刻步骤（S09）、第五光刻步骤（S10）、以及第六光刻步骤（S11）。通过采用聚酰亚胺电极障壁隔离柱（61）制备栅极与源极/漏极，通过电极障壁隔离柱（61）直接可形成源极/漏极与栅极，使得三道光罩减少为一道，同时聚酰亚胺作为栅极绝缘层（50）可增大沟道电流密度，藉此简化制造方法复杂度，且提升生产效率。

Description

顶发光型氧化铟镓锌薄膜晶体管器件制造方法 技术领域
本发明关于一种顶发光型氧化铟镓锌薄膜晶体管器件制造方法，其采用聚酰亚胺(Polyimide, PI)电极障壁隔离柱制备栅极与源极/漏极，通过PI电极障壁隔离柱直接可形成源极/漏极与栅极，使得三道光罩减少为一道，同时PI作为栅极绝缘层可增大沟道电流密度，藉此简化制造方法复杂度，且提升生产效率。
 背景技术
目前，有源矩阵液晶显示器(Active Matrix Liquid Crystal Display， AMLCD)和有源矩阵有机电致发光二极管（Active Matrix Organic Light Emitting Diode, AMOLED）显示器因采用了非晶氧化铟镓锌(Indium Gallium Zinc Oxide, IGZO)为代表的金属氧化物薄膜晶体管(Thin Film Transistor， TFT)器件，而具有超高分辨率、大尺寸、高帧率处理、以及可见光范围内穿透率高等显著优点。
然而，IGZO TFT器件具有以下缺点：一、通常的IGZO TFT器件的栅极绝缘层以低介电常数的氧硅为主要材料，导致其上的沟道电流密度较小，需要更高介电常数介质制作栅绝缘层以提升沟道电流密度。二、IGZO TFT器件的制作需要较多光罩，不利于产能与良率的提高，需要一种减少光罩的IGZO TFT器件制作流程来提升产能与良率。
此外，当制造顶发光型的栅极IGZO TFT器件的栅极和源极/漏极时，需要用到三道光罩，不利于成本降低与良率提升。再者，栅极绝缘层通常采用氧化硅，导致沟道电流密度较小。
故，有必要提供一种顶发光型氧化铟镓锌薄膜晶体管器件制造方法，以解决现有技术所存在的问题。
 技术问题
有鉴于此，本发明提供一种顶发光型氧化铟镓锌薄膜晶体管器件制造方法，其解决了现有技术在顶发光型的栅极氧化铟镓锌(Indium Gallium Zinc Oxide, IGZO) 薄膜晶体管(Thin Film Transistor, TFT)器件的栅极和源极/漏极时，需要用到三道光罩，不利于成本降低与良率提升，且栅极绝缘层通常采用氧化硅，导致沟道电流密度较小的技术问题。
 技术解决方案
本发明的主要目的在于提供一种发光型氧化铟镓锌薄膜晶体管器件制造方法，包括：
第一光刻步骤，包括沉积第一金属层到玻璃基板上，且图形化所述第一金属层以在所述第一金属层上形成遮光层和源极层；
第二光刻步骤，包括沉积缓冲层和氧化铟镓锌有源层到所述玻璃基板上，剥离形成氧化铟镓锌有源层；
栅极绝缘层形成步骤，包括在沉积栅极绝缘层到所述氧化铟镓锌有源层上，其中所述栅极绝缘层完全覆盖所述氧化铟镓锌有源层以隔离所述氧化铟镓锌有源层；
第三光刻步骤，包括沉积光刻胶到所述栅极绝缘层上，且通过半色调光罩在所述光刻胶上形成多个电极障壁隔离柱，其中所述电极障壁隔离柱是以聚酰亚胺制造；
源极过孔形成步骤，包括去除所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份和所述缓冲层的一部份，以形成源极过孔；
氧化铟镓锌有源层裸露步骤，包括去除所述光刻胶的一部份以及所述栅极绝缘层的一部分，使得所述漏极处的所述氧化铟镓锌有源层的一部分裸露，最后导体化所述氧化铟镓锌有源层的所述裸露部分，其中所述所述裸露部分上方形成一漏极设置孔；
源极/漏极形成步骤，包括沉积第二金属层到所述多个电极障壁隔离柱上、所述源极过孔内以及所述漏极设置孔内，且在所述第二金属层上形成位于所述源极过孔的源极部、位于所述漏极设置孔内的漏极部、以及位于所述多个电极障壁隔离柱上的栅极层；以及
平坦化层形成步骤，包括沉积钝化层到所述第二金属层上，且沉积平坦化层到所述钝化层上。
在本发明的一实施例中，所述制造方法进一步包括第四光刻步骤，包括去除所述平坦化层的一部分以及所述钝化层的一部份以形成一阳极过孔；
在本发明的一实施例中，所述制造方法进一步包括第五光刻步骤，包括沉积阳极层到所述平坦化层上，其中所述阳极层一部分设置在所述阳极过孔内，且接着在所述阳极层上形成像素电极；以及
在本发明的一实施例中，所述制造方法进一步包括第六光刻步骤，包括沉积像素定义层到所述平坦化层上，且在所述像素定义层上形成像素图案。
在本发明的一实施例中，在所述第二光刻步骤中，所述氧化铟镓锌有源层是通过曝光工艺、显影工艺、以及湿刻工艺而形成。
在本发明的一实施例中，在所述源极过孔形成步骤中，所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份、以及所述缓冲层的一部份是分别通过干刻工艺、湿刻工艺、以及干刻工艺而去除。
在本发明的一实施例中，在所述第四光刻步骤中，是通过显影工艺去除所述平坦化层的一部分以及通过干刻工艺去除所述钝化层的一部份以形成所述阳极过孔。
在本发明的一实施例中，在所述第五光刻步骤中，所述像素电极是通过涂胶工艺、曝光工艺、显影工艺、刻蚀工艺、以及剥离工艺而形成在所述阳极层上。
在本发明的一实施例中，在所述第六光刻步骤中，所述像素图案是通过显影工艺形成在所述像素定义层上。
在本发明的一实施例中，所述光刻胶为负性光敏胶。
本发明的另一目的在于提供一种发光型氧化铟镓锌薄膜晶体管器件制造方法，包括：
第一光刻步骤，包括沉积第一金属层到玻璃基板上，且图形化所述第一金属层以在所述第一金属层上形成遮光层和源极层；
第二光刻步骤，包括沉积缓冲层和氧化铟镓锌有源层到所述玻璃基板上，剥离形成氧化铟镓锌有源层；
栅极绝缘层形成步骤，包括在沉积栅极绝缘层到所述氧化铟镓锌有源层上，其中所述栅极绝缘层完全覆盖所述氧化铟镓锌有源层以隔离所述氧化铟镓锌有源层；
第三光刻步骤，包括沉积光刻胶到所述栅极绝缘层上，且通过半色调光罩在所述光刻胶上形成多个电极障壁隔离柱，其中所述电极障壁隔离柱是以聚酰亚胺制造；
源极过孔形成步骤，包括去除所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份和所述缓冲层的一部份，以形成源极过孔；
氧化铟镓锌有源层裸露步骤，包括去除所述光刻胶的一部份以及所述栅极绝缘层的一部分，使得所述漏极处的所述氧化铟镓锌有源层的一部分裸露，最后导体化所述氧化铟镓锌有源层的所述裸露部分，其中所述所述裸露部分上方形成一漏极设置孔；
源极/漏极形成步骤，包括沉积第二金属层到所述多个电极障壁隔离柱上、所述源极过孔内以及所述漏极设置孔内，且在所述第二金属层上形成位于所述源极过孔的源极部、位于所述漏极设置孔内的漏极部、以及位于所述多个电极障壁隔离柱上的栅极层；
平坦化层形成步骤，包括沉积钝化层到所述第二金属层上，且沉积平坦化层到所述钝化层上；
其中，所述制造方法进一步包括第四光刻步骤，包括去除所述平坦化层的一部分以及所述钝化层的一部份以形成一阳极过孔；
其中，所述制造方法进一步包括第五光刻步骤，包括沉积阳极层到所述平坦化层上，其中所述阳极层一部分设置在所述阳极过孔内，且接着在所述阳极层上形成像素电极；
其中，所述制造方法进一步包括第六光刻步骤，包括沉积像素定义层到所述平坦化层上，且在所述像素定义层上形成像素图案；
其中，在所述第二光刻步骤中，所述氧化铟镓锌有源层是通过曝光工艺、显影工艺、以及湿刻工艺而形成；
其中，在所述源极过孔形成步骤中，所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份、以及所述缓冲层的一部份是分别通过干刻工艺、湿刻工艺、以及干刻工艺而去除；
其中，在所述第四光刻步骤中，是通过显影工艺去除所述平坦化层的一部分以及通过干刻工艺去除所述钝化层的一部份以形成所述阳极过孔。
在本发明的一实施例中，在所述第五光刻步骤中，所述像素电极是通过涂胶工艺、曝光工艺、显影工艺、刻蚀工艺、以及剥离工艺而形成在所述阳极层上。
在本发明的一实施例中，在所述第六光刻步骤中，所述像素图案是通过显影工艺形成在所述像素定义层上。
在本发明的一实施例中，所述光刻胶为负性光敏胶。
 有益效果
与现有技术相比较，本发明通过所述第三光刻步骤（第三光罩）来形成聚酰亚胺(Polyimide, PI)电极障壁隔离柱，并在所述源极/漏极形成步骤中以PI电极障壁隔离柱作为基材同时制备栅极与源极/漏极，通过PI电极障壁隔离柱直接可形成源极/漏极与栅极，使得三道光罩减少为一道，同时PI作为栅极绝缘层可增大沟道电流密度，藉此简化制造方法复杂度，且提升生产效率。
为让本发明的上述内容能更明显易懂，下文特举优选实施例，且配合所附图式，作详细说明如下：
 附图说明
图1A及1B是本发明顶发光型氧化铟镓锌薄膜晶体管器件制造方法的步骤流程图。
图2是本发明对应所述制造方法的第一光刻步骤的薄膜晶体管器件半成品的侧面剖视图。
图3是本发明对应所述制造方法的第二光刻步骤的薄膜晶体管器件半成品的侧面剖视图。
图4是本发明对应所述制造方法的栅极绝缘层形成步骤的薄膜晶体管器件半成品的侧面剖视图。
图5是本发明对应所述制造方法的第三光刻步骤的薄膜晶体管器件半成品的侧面剖视图。
图6是本发明对应所述制造方法的源极过孔形成步骤的薄膜晶体管器件半成品的侧面剖视图。
图7是本发明对应所述制造方法的氧化铟镓锌有源层裸露步骤的薄膜晶体管器件半成品的侧面剖视图。
图8是本发明对应所述制造方法的源极/漏极形成步骤的薄膜晶体管器件半成品的侧面剖视图。
图9是本发明对应所述制造方法的平坦化层形成步骤的薄膜晶体管器件半成品的侧面剖视图。
图10是本发明对应所述制造方法的第四光刻步骤的薄膜晶体管器件半成品的侧面剖视图。
图11是本发明对应所述制造方法的第五光刻步骤的薄膜晶体管器件半成品的侧面剖视图。
图12是本发明对应所述制造方法的第六光刻步骤的薄膜晶体管器件成品的侧面剖视图。
 本发明的实施方式
请参照图1A及1B，本发明发光型氧化铟镓锌薄膜晶体管器件制造方法包括：第一光刻步骤S01、第二光刻步骤S02、栅极绝缘层形成步骤S03、第三光刻步骤S04、源极过孔形成步骤S05、氧化铟镓锌有源层裸露步骤S06、源极/漏极形成步骤S07、平坦化层形成步骤S08、第四光刻步骤S09、第五光刻步骤S10、以及第六光刻步骤S11。
请参照图2，所述第一光刻步骤 (Photo Engraving Process, PEP)（采用第一光罩）S01，包括沉积第一金属层20到玻璃基板10上，且图形化所述第一金属层20以在所述第一金属层20上形成遮光层LS和源极层S。
请参照图3，所述第二光刻步骤S02（采用第二光罩），包括沉积缓冲层30和氧化铟镓锌(Indium Gallium Zinc Oxide， IGZO)有源层40到所述玻璃基板10上，剥离形成IGZO有源层40。在本发明的一实施例中，在所述第二光刻步骤S02中，所述IGZO有源层40是通过曝光工艺、显影工艺、以及湿刻工艺而形成。
请参照图4，所述栅极绝缘层形成步骤S03，包括在沉积栅极绝缘层50到所述IGZO有源层40上，其中所述栅极绝缘层50完全覆盖所述IGZO有源层40以隔离所述IGZO有源层40。
请参照图5，所述第三光刻步骤S04（采用第三光罩），包括沉积光刻胶60到所述栅极绝缘层50上，且通过半色调光罩在所述光刻胶60上形成多个电极障壁隔离柱61，其中所述电极障壁隔离柱61是以聚酰亚胺制造。在本发明的一实施例中，所述光刻胶60为负性光敏胶。
请参照图6，所述源极过孔形成步骤S05，包括去除所述栅极绝缘层50的裸露部分、所述IGZO有源层40的一部份和所述缓冲层30的一部份，以形成源极过孔H1。在本发明的一实施例中，在所述源极过孔形成步骤S05中，所述栅极绝缘层50的裸露部分、所述IGZO有源层40的一部份、以及所述缓冲层30的一部份是分别通过干刻工艺、湿刻工艺、以及干刻工艺而去除。
请参照图7，所述氧化铟镓锌有源层裸露步骤S06，包括去除所述光刻胶60的一部份以及所述栅极绝缘层50的一部分，使得所述漏极处的所述IGZO有源层40的一部分裸露，最后导体化所述IGZO有源层40的所述裸露部分，其中所述所述裸露部分上方形成一漏极设置孔H2。
请参照图8，所述源极/漏极形成步骤S07，包括沉积第二金属层70到所述多个电极障壁隔离柱61上、所述源极过孔H1内以及所述漏极设置孔H2内，且在所述第二金属层70上形成位于所述源极过孔H1的源极部71、位于所述漏极设置孔H2内的漏极部72、以及位于所述多个电极障壁隔离柱61上的栅极层73。
请参照图9，所述平坦化层形成步骤S08，包括沉积钝化层80到所述第二金属层70上，且沉积平坦化层PLN到所述钝化层80上。
请参照图10，所述第四光刻步骤S09（采用第四光罩），包括去除所述平坦化层PLN的一部分以及所述钝化层80的一部份以形成一阳极过孔H3。在本发明的一实施例中，在所述第四光刻步骤S09中，是通过显影工艺去除所述平坦化层PLN的一部分以及通过干刻工艺去除所述钝化层80的一部份以形成所述阳极过孔H3。
请参照图11，所述第五光刻步骤S10（采用第五光罩），包括沉积阳极层90到所述平坦化层PLN上，其中所述阳极层90一部分设置在所述阳极过孔H3内，且接着在所述阳极层90上形成像素电极。在本发明的一实施例中，在所述第五光刻步骤S10中，所述像素电极是通过涂胶工艺、曝光工艺、显影工艺、刻蚀工艺、以及剥离工艺而形成在所述阳极层90上。
请参照图12，所述第六光刻步骤S11（采用第六光罩），包括沉积像素定义层PDL到所述平坦化层PLN上，且在所述像素定义层PDL上形成像素图案。在本发明的一实施例中，在所述第六光刻步骤S11中，所述像素图案是通过显影工艺形成在所述像素定义层PDL上。
与现有技术相比较，本发明通过所述第三光刻步骤S04来形成聚酰亚胺(Polyimide, PI)电极障壁隔离柱61，并在所述源极/漏极形成步骤S07中以PI电极障壁隔离柱61作为基材同时制备栅极与源极/漏极，通过PI电极障壁隔离柱61直接可形成源极/漏极与栅极，使得三道光罩减少为一道，同时PI作为栅极绝缘层50可增大沟道电流密度，藉此简化制造方法复杂度，且提升生产效率。

Claims (14)

  1. 一种发光型氧化铟镓锌薄膜晶体管器件制造方法，包括：
    第一光刻步骤，包括沉积第一金属层到玻璃基板上，且图形化所述第一金属层以在所述第一金属层上形成遮光层和源极层；
    第二光刻步骤，包括沉积缓冲层和氧化铟镓锌有源层到所述玻璃基板上，剥离形成氧化铟镓锌有源层；
    栅极绝缘层形成步骤，包括在沉积栅极绝缘层到所述氧化铟镓锌有源层上，其中所述栅极绝缘层完全覆盖所述氧化铟镓锌有源层以隔离所述氧化铟镓锌有源层；
    第三光刻步骤，包括沉积光刻胶到所述栅极绝缘层上，且通过半色调光罩在所述光刻胶上形成多个电极障壁隔离柱，其中所述电极障壁隔离柱是以聚酰亚胺制造；
    源极过孔形成步骤，包括去除所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份和所述缓冲层的一部份，以形成源极过孔；
    氧化铟镓锌有源层裸露步骤，包括去除所述光刻胶的一部份以及所述栅极绝缘层的一部分，使得所述漏极处的所述氧化铟镓锌有源层的一部分裸露，最后导体化所述氧化铟镓锌有源层的所述裸露部分，其中所述所述裸露部分上方形成一漏极设置孔；
    源极/漏极形成步骤，包括沉积第二金属层到所述多个电极障壁隔离柱上、所述源极过孔内以及所述漏极设置孔内，且在所述第二金属层上形成位于所述源极过孔的源极部、位于所述漏极设置孔内的漏极部、以及位于所述多个电极障壁隔离柱上的栅极层；以及
    平坦化层形成步骤，包括沉积钝化层到所述第二金属层上，且沉积平坦化层到所述钝化层上。
  2. 如权利要求1所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，所述制造方法进一步包括第四光刻步骤，包括去除所述平坦化层的一部分以及所述钝化层的一部份以形成一阳极过孔。
  3. 如权利要求2所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，所述制造方法进一步包括第五光刻步骤，包括沉积阳极层到所述平坦化层上，其中所述阳极层一部分设置在所述阳极过孔内，且接着在所述阳极层上形成像素电极。
  4. 如权利要求3所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，所述制造方法进一步包括第六光刻步骤，包括沉积像素定义层到所述平坦化层上，且在所述像素定义层上形成像素图案。
  5. 如权利要求4所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述第二光刻步骤中，所述氧化铟镓锌有源层是通过曝光工艺、显影工艺、以及湿刻工艺而形成。
  6. 如权利要求4所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述源极过孔形成步骤中，所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份、以及所述缓冲层的一部份是分别通过干刻工艺、湿刻工艺、以及干刻工艺而去除。
  7. 如权利要求4所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述第四光刻步骤中，是通过显影工艺去除所述平坦化层的一部分以及通过干刻工艺去除所述钝化层的一部份以形成所述阳极过孔。
  8. 如权利要求4所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述第五光刻步骤中，所述像素电极是通过涂胶工艺、曝光工艺、显影工艺、刻蚀工艺、以及剥离工艺而形成在所述阳极层上。
  9. 如权利要求4所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述第六光刻步骤中，所述像素图案是通过显影工艺形成在所述像素定义层上。
  10. 如权利要求4所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，所述光刻胶为负性光敏胶。
  11. 一种发光型氧化铟镓锌薄膜晶体管器件制造方法，包括：
    第一光刻步骤，包括沉积第一金属层到玻璃基板上，且图形化所述第一金属层以在所述第一金属层上形成遮光层和源极层；
    第二光刻步骤，包括沉积缓冲层和氧化铟镓锌有源层到所述玻璃基板上，剥离形成氧化铟镓锌有源层；
    栅极绝缘层形成步骤，包括在沉积栅极绝缘层到所述氧化铟镓锌有源层上，其中所述栅极绝缘层完全覆盖所述氧化铟镓锌有源层以隔离所述氧化铟镓锌有源层；
    第三光刻步骤，包括沉积光刻胶到所述栅极绝缘层上，且通过半色调光罩在所述光刻胶上形成多个电极障壁隔离柱，其中所述电极障壁隔离柱是以聚酰亚胺制造；
    源极过孔形成步骤，包括去除所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份和所述缓冲层的一部份，以形成源极过孔；
    氧化铟镓锌有源层裸露步骤，包括去除所述光刻胶的一部份以及所述栅极绝缘层的一部分，使得所述漏极处的所述氧化铟镓锌有源层的一部分裸露，最后导体化所述氧化铟镓锌有源层的所述裸露部分，其中所述所述裸露部分上方形成一漏极设置孔；
    源极/漏极形成步骤，包括沉积第二金属层到所述多个电极障壁隔离柱上、所述源极过孔内以及所述漏极设置孔内，且在所述第二金属层上形成位于所述源极过孔的源极部、位于所述漏极设置孔内的漏极部、以及位于所述多个电极障壁隔离柱上的栅极层；
    平坦化层形成步骤，包括沉积钝化层到所述第二金属层上，且沉积平坦化层到所述钝化层上；
    其中，所述制造方法进一步包括第四光刻步骤，包括去除所述平坦化层的一部分以及所述钝化层的一部份以形成一阳极过孔；
    其中，所述制造方法进一步包括第五光刻步骤，包括沉积阳极层到所述平坦化层上，其中所述阳极层一部分设置在所述阳极过孔内，且接着在所述阳极层上形成像素电极；
    其中，所述制造方法进一步包括第六光刻步骤，包括沉积像素定义层到所述平坦化层上，且在所述像素定义层上形成像素图案；
    其中，在所述第二光刻步骤中，所述氧化铟镓锌有源层是通过曝光工艺、显影工艺、以及湿刻工艺而形成；
    其中，在所述源极过孔形成步骤中，所述栅极绝缘层的裸露部分、所述氧化铟镓锌有源层的一部份、以及所述缓冲层的一部份是分别通过干刻工艺、湿刻工艺、以及干刻工艺而去除；
    其中，在所述第四光刻步骤中，是通过显影工艺去除所述平坦化层的一部分以及通过干刻工艺去除所述钝化层的一部份以形成所述阳极过孔。
  12. 如权利要求11所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述第五光刻步骤中，所述像素电极是通过涂胶工艺、曝光工艺、显影工艺、刻蚀工艺、以及剥离工艺而形成在所述阳极层上。
  13. 如权利要求11所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，在所述第六光刻步骤中，所述像素图案是通过显影工艺形成在所述像素定义层上。
  14. 如权利要求11所述的发光型氧化铟镓锌薄膜晶体管器件制造方法，其中，所述光刻胶为负性光敏胶。
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