WO2020196009A1 - 時間計測回路 - Google Patents

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WO2020196009A1
WO2020196009A1 PCT/JP2020/011377 JP2020011377W WO2020196009A1 WO 2020196009 A1 WO2020196009 A1 WO 2020196009A1 JP 2020011377 W JP2020011377 W JP 2020011377W WO 2020196009 A1 WO2020196009 A1 WO 2020196009A1
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circuit
phase
counter
stop signal
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PCT/JP2020/011377
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English (en)
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英毅 栗林
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Azbil Corp
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Azbil Corp
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    • G—PHYSICS
    • G04—HOROLOGY
    • G04F—TIME-INTERVAL MEASURING
    • G04F10/00—Apparatus for measuring unknown time intervals by electric means
    • G04F10/04—Apparatus for measuring unknown time intervals by electric means by counting pulses or half-cycles of an AC

Definitions

  • the present invention relates to a time measurement circuit capable of performing highly accurate time measurement.
  • TDC Time-to-Digital Converter
  • PLL Delay Locked Loop
  • PLL Phase Locked Loop
  • ultrasonic flowmeters for gas meters need to measure the ultrasonic propagation time difference with low power consumption, high accuracy, and high resolution, so the operating period of the high-speed counter (high-speed clock oscillation period) must be as short as possible.
  • the DLL type TDC and the PLL type TDC require time to stabilize the oscillation of the delay circuit, so that the oscillation period of the high-speed clock becomes long, which is disadvantageous in terms of power consumption.
  • FIG. 25 is a circuit diagram showing the configuration of a conventional ring oscillator type TDC.
  • the ring oscillator type TDC is composed of a D flip-flop circuit 10, a ring oscillator 11, and a high-speed counter 12.
  • the D flip-flop circuit 10 uses the 1-bit binary number “1” (1'b1) as the D input, the oscillation start signal ROSC_START as the clock input, the oscillation stop signal ROSC_STOP as the reset input, and outputs the oscillation permission signal TDC_EN. ..
  • the ring oscillator 11 generates a high-speed clock TAP [2] during the period when the oscillation permission signal TDC_EN is significant.
  • the high speed counter 12 counts the high speed clock.
  • FIG. 26 is a timing chart illustrating the operation of the ring oscillator type TDC of FIG. 25.
  • the D flip flop circuit 10 uses the 1-bit binary number “1” (1'b1) as the D input, the oscillation start signal ROSC_START as the clock input, and the oscillation stop signal ROSC_STOP as the reset input, and oscillates as shown in FIG.
  • the oscillation permission signal TDC_EN which becomes significant at the rising edge of the start signal ROSC_START and becomes unintentional (Low) at the rising edge of the oscillation stop signal ROSC_STOP, is output.
  • the ring oscillator 11 includes a NAND circuit 110 that takes a negative logical product of the oscillation permission signal TDC_EN and the high-speed clock TAP [2], a buffer circuit 111-1 that inputs the output TAP [0] of the NAND circuit 110, and a buffer circuit. It is composed of a buffer circuit 111-2 that takes the output TAP [1] of 111-1 as an input and outputs the output TAP [2] as a high-speed clock. As shown in FIG. 26, the ring oscillator 11 generates a clock TAP [2] faster than the low-speed clock (ROSC_STOP) during the period when the oscillation permission signal TDC_EN output from the D flip-flop circuit 10 is significant.
  • the high-speed counter 12 counts the rising edge of the high-speed clock TAP [2] and outputs the counting result HS_CNT.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide a time measurement circuit capable of realizing low power consumption operation and accurate time measurement.
  • the time measurement circuit (first embodiment) of the present invention is configured to output an oscillation permission signal that becomes significant at the timing of input of a start signal from the outside and becomes unintentional at the timing of input of a stop signal from the outside.
  • the flip-flop circuit, the oscillation circuit configured to generate the first clock during the period in which the oscillation permission signal is significant, the first clock, and the first clock inverted.
  • a logic circuit configured to mask each of the two clocks with the stop signal, a first counter configured to count the first clock masked with the stop signal, and masking with the stop signal.
  • the second counter configured to count the second clock and the count results of the first and second counters, the counter in which the clock input having an unacceptable time width is not generated.
  • a selector configured to select the counting result obtained by, and a time interval from the input of the start signal to the input of the stop signal based on the counting result selected by the selector after the input of the stop signal. It is characterized by including a time calculation unit configured to calculate.
  • the selector is the first counter in the range where the phase of the first clock is smaller than 0 ° to 180 ° and less than a predetermined first phase value.
  • the counting result of the second counter is selected, and in the range where the phase of the first clock is 180 ° or more and less than 360 ° from the first phase value and less than a predetermined second phase value, the counting result of the second counter is selected. Is selected, and the counting result of the first counter is selected in the range where the phase of the first clock is equal to or more than the second phase value and less than 360 °.
  • the logic circuit uses a buffer circuit for which the first clock output from the oscillation circuit is input and a first clock output from the oscillation circuit.
  • An inverter configured to generate the inverted second clock
  • a first OR circuit configured to OR mask the first clock output from the buffer circuit with the stop signal. It is characterized in that it is composed of a second OR circuit configured to OR-mask the second clock output from the inverter with the stop signal.
  • the time measurement circuit (second embodiment) of the present invention becomes significant at the timing of input of the start signal from the outside, and outputs an unexpected oscillation permission signal at the timing of input of the stop signal from the outside.
  • a flip flop circuit configured in, an oscillation circuit configured so that the oscillation permission signal generates a first clock during a significant period, and a second clock in which the first clock is masked by the stop signal.
  • a logic circuit configured to generate a clock, a first counter configured to count the first clock, a second counter configured to count the second clock, and the above.
  • a selector configured to select the counting result obtained by the counter that does not generate an unacceptable time width clock input among the counting results of the first and second counters, and the stop signal. It is characterized by including a time calculation unit configured to calculate the time interval from the input of the start signal to the input of the stop signal based on the counting result selected by the selector after the input of. is there.
  • the selector is the second counter in the range where the phase of the first clock is smaller than 0 ° to 180 ° and less than a predetermined first phase value.
  • the counting result of the first counter is selected, and the counting result of the first counter is in the range where the phase of the first clock is 180 ° or more and less than 360 ° from the first phase value and less than a predetermined second phase value.
  • the counting result of the second counter is selected in the range where the phase of the first clock is equal to or more than the second phase value and less than 360 °.
  • the logic circuit is configured to generate the second clock obtained by OR-masking the first clock output from the oscillation circuit with the stop signal. It is characterized in that it is composed of an OR circuit.
  • the time measurement circuit (third embodiment) of the present invention includes a test execution unit configured to test the time measurement circuit, a first start signal input from the outside at normal times, and a first first.
  • the stop signal is selected and output
  • the second start signal and the second stop signal output from the test execution unit are selected and output at the time of test execution
  • the third stop signal is output at the end of the test. It becomes significant at the input timing of the first start signal or the second start signal with the operation setting circuit configured as described above, and is unintentional at the input timing of the first stop signal or the third stop signal.
  • a flip-flop circuit configured to output an oscillation permit signal, an oscillation circuit configured to generate a first clock during a significant period of the oscillation permit signal, and the first clock.
  • a logic circuit configured to mask the second clock obtained by inverting the first clock with the first stop signal or the second stop signal, respectively, and the first stop signal or the second stop signal.
  • a first counter configured to count the first clock masked by the second stop signal and a second clock masked by the first stop signal or the second stop signal. Select the counting result obtained by the second counter configured in the above and the counting result of the first and second counters, whichever has no clock input having an unacceptable time width.
  • the time from the input of the first start signal to the input of the first stop signal based on the selector configured as described above and the counting result selected by the selector after the input of the first stop signal in normal times.
  • the test execution unit includes a time calculation unit configured to calculate the interval, and the test execution unit tests the oscillation circuit by comparing the count results of the first and second counters at the time of test execution. It is characterized by.
  • the selector is the first counter in the range where the phase of the first clock is smaller than 0 ° to 180 ° and less than a predetermined first phase value.
  • the counting result of the second counter is selected, and in the range where the phase of the first clock is 180 ° or more and less than 360 ° from the first phase value and less than a predetermined second phase value, the counting result of the second counter is selected. Is selected, and the counting result of the first counter is selected in the range where the phase of the first clock is equal to or more than the second phase value and less than 360 °.
  • the test execution unit when the phase of the first clock is a value immediately before the first phase value and when the phase of the first phase value is the first phase value, the test execution unit Alternatively, the counting result of the first counter and the counting result of the second counter when the value is immediately after the first phase value are acquired and compared, and the phase of the first clock is the first.
  • the test execution unit causes the oscillation when the acquired count result of the first counter and the count result of the second counter match. It is characterized in that it is determined that the oscillation circuit is out of order when it is determined that the circuit is normal and the counting result of the first counter and the counting result of the second counter do not match. ..
  • the test execution unit determines.
  • the counting result of the first counter and the counting result of the second counter when the value is immediately after the first phase value are acquired, the counting result of the acquired second counter is subtracted by 1. After that, the counting result of the first counter and the counting result of the second counter are compared.
  • the logic circuit uses a buffer circuit for inputting the first clock output from the oscillation circuit and a first clock output from the oscillation circuit.
  • An inverter configured to generate the inverted second clock, and mask the first clock later than the second clock and mask it later than the second clock when the test is executed.
  • the mask release timing control circuit configured to be generated from the second stop signal and the first clock output from the buffer circuit are OR-masked with the first stop signal or the fourth stop signal.
  • the first OR circuit configured as described above and the second OR circuit configured to OR-mask the second clock output from the inverter with the first stop signal or the fifth stop signal.
  • the oscillation circuit, the buffer circuit, and the inverter operate so that when the oscillation permission signal becomes significant, the second clock becomes significant before the first clock. It is characterized by doing.
  • the time calculation unit is a count selected by the selector when the phase of the first clock is in the range of the first phase value or more and less than 360 °. When the result is taken in, the counting result is subtracted by 1 and then the time interval is calculated.
  • an encoder that outputs a signal indicating the phase value of the output of the oscillation circuit is further provided, and the selector is based on the signal output from the encoder. It is characterized in that one of the counting results of the first and second counters is selected.
  • a logic circuit that masks a first clock generated by an oscillation circuit and a second clock that inverts the first clock with a stop signal, and a first masked with a stop signal.
  • the clock input having an unacceptable time width.
  • a logic circuit for generating a second clock in which the first clock generated by the oscillation circuit is masked with a stop signal, a first counter for counting the first clock, and a second clock are used.
  • a second counter for counting and a selector for selecting the counting result obtained by the counter that does not generate the clock input having an unacceptable time width among the counting results of the first and second counters are provided.
  • a logic circuit that masks the first clock generated by the oscillation circuit and the second clock obtained by inverting the first clock with the first stop signal or the second stop signal, respectively.
  • a first counter that counts the first clock masked by the first stop signal or the second stop signal
  • a second clock that counts the second clock masked by the first stop signal or the second stop signal.
  • FIG. 1 is a circuit diagram showing a configuration of a time measurement circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart illustrating the operation of the time measurement circuit according to the first embodiment of the present invention.
  • FIG. 3 is a circuit diagram showing a configuration of an edge detection circuit of the time measurement circuit according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing the relationship between the high-speed clock and the timing signal in the first embodiment of the present invention.
  • FIG. 5 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the first embodiment of the present invention.
  • FIG. 6 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the first embodiment of the present invention.
  • FIG. 1 is a circuit diagram showing a configuration of a time measurement circuit according to a first embodiment of the present invention.
  • FIG. 2 is a timing chart illustrating the operation of the time measurement circuit according to the first embodiment of the
  • FIG. 7 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the first embodiment of the present invention.
  • FIG. 8 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the first embodiment of the present invention.
  • FIG. 9 is a diagram illustrating the necessity of correcting the counting result of the high-speed clock in the first embodiment of the present invention.
  • FIG. 10 is a circuit diagram showing a configuration of a time measurement circuit according to a second embodiment of the present invention.
  • FIG. 11 is a diagram showing the relationship between the high-speed clock and the timing signal in the second embodiment of the present invention.
  • FIG. 12 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the second embodiment of the present invention.
  • FIG. 13 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the second embodiment of the present invention.
  • FIG. 14 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the second embodiment of the present invention.
  • FIG. 15 is a timing chart illustrating a method for correcting the counting result of the high-speed clock according to the second embodiment of the present invention.
  • FIG. 16 is a diagram illustrating the necessity of correcting the counting result of the high-speed clock in the second embodiment of the present invention.
  • FIG. 17 is a circuit diagram showing a configuration of a time measurement circuit according to a third embodiment of the present invention.
  • FIG. 18 is a circuit diagram showing a configuration of an operation setting circuit of the time measurement circuit according to the third embodiment of the present invention.
  • FIG. 19 is a circuit diagram showing a configuration of a mask release timing control circuit of the time measurement circuit according to the third embodiment of the present invention.
  • FIG. 20 is a block diagram showing a configuration of a time calculation unit of the time measurement circuit according to the third embodiment of the present invention.
  • FIG. 21 is a timing chart illustrating the operation of the time measurement circuit according to the third embodiment of the present invention at the time of testing.
  • FIG. 22 is a timing chart illustrating the operation of the mask release timing control circuit at the time of testing the time measurement circuit according to the third embodiment of the present invention.
  • FIG. 23 is a timing chart illustrating the operation of the mask release timing control circuit at the time of testing the time measurement circuit according to the third embodiment of the present invention.
  • FIG. 24 is a block diagram showing a configuration example of a computer that realizes a time calculation unit of the time measurement circuit according to the first to third embodiments of the present invention.
  • FIG. 25 is a circuit diagram showing a configuration example of a conventional ring oscillator type TDC.
  • FIG. 26 is a timing chart illustrating the operation of the conventional ring oscillator type TDC.
  • FIG. 1 is a circuit diagram showing a configuration of a time measurement circuit according to a first embodiment of the present invention.
  • the time measurement circuit uses the 1-bit binary number "1"(1'b1) as the D input, the oscillation start signal ROSC_START from the outside as the clock input, and the oscillation stop signal ROSC_STOP from the outside as the reset input, and the oscillation permission signal.
  • the D flip flop circuit 10 that outputs TDC_EN, the ring oscillator 11a (oscillation circuit) that generates the high-speed clock TAP [15] (first clock) during the period when the oscillation permission signal TDC_EN is significant, and the high-speed clock TAP [15].
  • the oscillator 14 that outputs the high-speed clock RCLK2 (second clock) obtained by inverting the high-speed clock TAP [15], and the buffer circuit 13.
  • OR circuit 15 that outputs the result of the logical sum of the output RCLK1 and the oscillation stop signal ROSC_STOP1 as the high-speed clock ROSC_CLK1
  • OR circuit 16 that outputs the result of the logical sum of the output RCLK2 of the inverter 14 and the oscillation stop signal ROSC_STOP as the high-speed clock ROSC_CLK2.
  • the time measurement circuit receives a high-speed counter 12a (first counter) that counts the high-speed clock ROSC_CLK1, a high-speed counter 12b (second counter) that counts the high-speed clock ROSC_CLK2, an oscillation stop signal ROSC_STOP, and a low-speed clock MCLK.
  • a high-speed counter 12a first counter
  • a high-speed counter 12b second counter
  • an oscillation stop signal ROSC_STOP an oscillation stop signal
  • MCLK low-speed clock MCLK.
  • an edge detection circuit 17 that detects the rising edge of the oscillation stop signal ROSC_STOP
  • a D flip-flop circuit 18a that latches the 8-bit counting result HS_CNT1 [8: 0] of the high-speed counter 12a
  • an 8-bit 8-bit counter 12b 8-bit 8-bit counter 12b.
  • a DD flip-flop circuit 18b that latches the counting result HS_CNT2 [8: 0], an encoder 19 that outputs a 5-bit timing signal HS_PHASE [4: 0] indicating the phase value of the output of the ring oscillator 11a, and a D flip-flop circuit. From the rise of the oscillation start signal ROSC_START based on the selector 20 that selects one of the 8-bit outputs LATCH1 [8: 0] and LATCH2 [8: 0] of 18a and 18b and the counting result selected by the selector 20. It is provided with a time calculation unit 21 for calculating the time interval until the rise of the oscillation stop signal ROSC_STOP.
  • the buffer circuit 13, the inverter 14, and the OR circuits 15 and 16 form a logic circuit 22.
  • the ring oscillator 11a includes a NAND circuit 110 that takes a negative logical product of the oscillation permission signal TDC_EN and the high-speed clock TAP [15], and 15 buffer circuits 111-1 to 111-15 connected longitudinally to the output of the NAND circuit 110. And 16 D flip-flop circuits 112-1 to 112-16 in which the outputs of the NAND circuit 110 and the buffer circuits 111-1 to 111-15 are D inputs and the oscillation stop signal ROSC_STOP is the clock input. Will be done.
  • FIG. 2 is a timing chart illustrating the operation of the time measurement circuit.
  • the D flip flop circuit 10 uses the 1-bit binary number “1” (1'b1) as the D input, the oscillation start signal ROSC_START as the clock input, the oscillation stop signal ROSC_STOP as the reset input, and at the rising edge of the oscillation start signal ROSC_START.
  • the oscillation permission signal TDC_EN which becomes significant and becomes unintentional (Low) at the rise of the oscillation stop signal ROSC_STOP, is output.
  • the ring oscillator 11a generates a clock TAP [15] faster than the low-speed clock MCLK while the oscillation permission signal TDC_EN output from the D flip-flop circuit 10 is significant.
  • the buffer circuit 13 receives the high-speed clock TAP [15] output from the ring oscillator 11a as an input, and outputs the high-speed clock RCLK1.
  • the inverter 14 outputs the high-speed clock RCLK2, which is the logical inversion of the high-speed clock TAP [15] output from the ring oscillator 11a.
  • the buffer circuit 13 is inserted to align the phases of the high-speed clocks RCLK1 and RCLK2.
  • the OR circuit 15 outputs the result of the logical sum of the high-speed clock RCLK1 output from the buffer circuit 13 and the oscillation stop signal ROSC_STOP as the high-speed clock ROSC_CLK1.
  • the OR circuit 16 outputs the result of the logical sum of the high-speed clock RCLK2 output from the inverter 14 and the oscillation stop signal ROSC_STOP as the high-speed clock ROSC_CLK2.
  • the edge detection circuit 17 has an 8-bit counting result HS_CNT1 [8: 0] of the high-speed counter 12a and an 8-bit counting result HS_CNT2 [8: 0] of the high-speed counter 12b based on the oscillation stop signal ROSC_STOP and the low-speed clock MCLK.
  • the capture permission signal HS_CNT_LAT indicating the timing of latching
  • the high-speed counter reset signal HS_CNT_CLR for resetting the high-speed counters 12a and 12b
  • the capture permission indicating that valid data is stored in the D flip-flop circuits 18a and 18b.
  • Generates the signal HS_CNT_EN Generates the signal HS_CNT_EN.
  • FIG. 3 is a circuit diagram showing the configuration of the edge detection circuit 17.
  • the edge detection circuit 17 includes a D flip-flop circuit 170, an inverter 171, a D flip-flop circuit 172, a D flip-flop circuit 173, a D flip-flop circuit 174, an XOR circuit 175, and a D flip-flop circuit 176. It is composed of a D flip-flop circuit 178.
  • the D flip-flop circuit 170 uses the oscillation stop signal ROSC_STOP as a clock input.
  • the inverter 171 uses the signal obtained by inverting the output signal STOP_DET of the D flip-flop circuit 170 as the D input of the D flip-flop circuit 170.
  • the D flip-flop circuit 172 uses the output signal STOP_DET of the D flip-flop circuit 170 as the D input and the low-speed clock MCLK as the clock input.
  • the D flip-flop circuit 173 uses the output signal of the D flip-flop circuit 172 as the D input and the low-speed clock MCLK as the clock input.
  • the D flip-flop circuit 174 uses the output signal of the D flip-flop circuit 173 as the D input and the low-speed clock MCLK as the clock input.
  • the XOR circuit 175 takes in the result of the exclusive OR of the output signal of the D flip-flop circuit 173 and the output signal of the D flip-flop circuit 174 and outputs it as the permission signal HS_CNT_LAT.
  • the D flip-flop circuit 176 outputs the capture permission signal HS_CNT_EN with the capture permission signal HS_CNT_LAT as the D input and the low-speed clock MCLK as the clock input.
  • the D flip-flop circuit 178 outputs a high-speed counter reset signal HS_CNT_CLR with the capture permission signal HS_CNT_LAT as the D input and the result of inverting the low-speed clock MCLK as the clock input.
  • the high-speed counter 12a counts the rise of the high-speed clock ROSC_CLK1 while the high-speed counter reset signal HS_CNT_CLR is involuntary (High), and outputs an 8-bit counting result HS_CNT1 [8: 0].
  • the high-speed counter 12b counts the rise of the high-speed clock ROSC_CLK2 while the high-speed counter reset signal HS_CNT_CLR is involuntary (High), and outputs an 8-bit counting result HS_CNT2 [8: 0].
  • the counting results HS_CNT1 [8: 0] and HS_CNT2 [8: 0] of these high-speed counters 12a and 12b are initialized to 0 when the high-speed counter reset signal HS_CNT_CLR falls.
  • the D flip-flop circuit 18a latches the 8-bit counting result HS_CNT1 [8: 0] of the high-speed counter 12a at the rise of the capture permission signal HS_CNT_LAT, and holds it until the next capture permission signal HS_CNT_LAT rises.
  • the D flip-flop circuit 18b latches the 8-bit counting result HS_CNT2 [8: 0] of the high-speed counter 12b at the rising edge of the capture permission signal HS_CNT_LAT, and holds the capture permission signal HS_CNT_LAT until the next rise.
  • the encoder 19 is based on the 16-bit signal ROSC_PHASE [15: 0] output from the D flip-flop circuits 112-1 to 112-16, and the 5-bit timing signal HS_PHASE [15: 0] indicating the phase value of the output of the ring oscillator 11a. 4: 0] is output.
  • the timing signal HS_PHASE [4: 0] is a signal obtained by encoding the 16-bit signal ROSC_PHASE [15: 0] into 5 bits.
  • the selector 20 is an 8-bit counting result LATCH1 [8: 0], LATCH2 [8: 0] latched by the D flip-flop circuits 18a and 18b based on the 5-bit timing signal HS_PHASE [4: 0] output from the encoder 19. 8: 0], the counting result obtained by the high-speed counter on which the glitch (counting error) does not occur is selected as the true value.
  • the time calculation unit 21 captures the counting result output from the selector 20 when the capture permission signal HS_CNT_EN becomes significant (High).
  • the time calculation unit 21 calculates the time interval from the rise of the oscillation start signal ROSC_START to the rise of the oscillation stop signal ROSC_STOP based on the captured counting result.
  • the TAP [15] which is the output of the ring oscillator 11a until the ring oscillator 11a receives the oscillation stop signal ROSC_STOP indicating the measurement stop.
  • the timing of the oscillation stop signal ROSC_STOP may malfunction.
  • the output TAP [15] of the ring oscillator 11a and its inverted signal are counted by different high-speed counters 12a and 12b, respectively, and the obtained counting result is the counting result of the one in which glitch is not generated.
  • the high-speed clock RCLK1 in which the high-speed clock TAP [15] output from the ring oscillator 11a is passed through the buffer circuit 13 and the high-speed clock RCLK2 in which the high-speed clock TAP [15] is logically inverted by the inverter 14 are combined.
  • the OR circuits 15 and 16 are OR-masked by the oscillation stop signals ROSC_STOP, and the OR-masked high-speed clocks ROSC_CLK1 and ROSC_CLK2 are counted by separate high-speed counters 12a and 12b, respectively.
  • the above-mentioned glitch may occur, but the phase relationship between the rising edge of the oscillation start signal ROSC_START and the high-speed clocks RCLK1 and RCLK2 can be found from the timing signal HS_PHASE [4: 0]. Since it can be determined, the counting result obtained by the high-speed counter on which glitch does not occur may be selected as the true value.
  • FIG. 4 shows the relationship between the high-speed clocks RCLK1 and RCLK2 and the timing signal HS_PHASE [4: 0].
  • the boundary between the minimum Low width (Min Error) that the high-speed counters 12a and 12b cannot accept and the selection of LATCH1 [8: 0] and LATCH2 [8: 0] determined based on this Min Error is defined.
  • ⁇ t in FIG. 4 indicates the delay time per stage of the delay circuit (NAND circuit 110 and buffer circuits 111-1 to 111-15) of the ring oscillator 11a.
  • the selector 20 has a glitch (counting error) among the 8-bit counting results LATCH1 [8: 0] and LATCH2 [8: 0] latched by the D flip-flop circuits 18a and 18b.
  • the counting result obtained by the non-fast counter is selected as the true value. Such selection can be made based on the value of the 5-bit timing signal HS_PHASE [4: 0].
  • the selector 20 has a predetermined first phase value (in this embodiment) in which the phase of the high-speed clock RCLK1 is smaller than 180 ° from 0 ° (the value of the timing signal HS_PHASE [4: 0] is 0).
  • the counting result LATCH1 [8: 0] is selected in the range of 101.25 ° and the value of the timing signal HS_PHASE [4: 0] is less than 9).
  • the selector 20 has a predetermined second phase value (281.25 ° in this embodiment, timing signal HS_PHASE [4:) in which the phase of the high-speed clock RCLK1 is 180 ° or more and smaller than 360 ° from the first phase value.
  • the counting result LATCH2 [8: 0] is selected, and when the phase of the high-speed clock RCLK1 is greater than or equal to the second phase value and less than 360 °, the counting result LATCH1 [8: 0] is selected. select.
  • the selector 20 selects either the 8-bit counting result LATCH1 [8: 0] or LATCH2 [8: 0], the elapsed time from the falling edge of the high-speed clocks RCLK1 and RCLK2 is the lowest Low.
  • the counting result of the high-speed counter that counts the high-speed clock that exceeds the time obtained by adding the predetermined margin width to the width (MinError) is selected as the true value.
  • the selector 20 selects the counting result LATCH1 [8: 0], and the elapsed time from the fall of the high-speed clock RCLK1 is not sufficient for the minimum Low width, and the elapsed time from the fall of the high-speed clock RCLK2 is not sufficient.
  • the counting result LATCH2 [8: 0] is selected in a period in which the elapsed time has a sufficient margin for the minimum Low width.
  • the boundary is determined on the assumption that the minimum Low width holding period (Min Error) of the clocks of the flip-flops constituting the high-speed counters 12a and 12b is 250 ps and the resolution of the TDC is 50 ps.
  • the high-speed clocks ROSC_CLK1 and ROSC_CLK2 whose high-speed clocks RCLK1 and RCLK2 are OR-masked by the oscillation stop signal ROSC_STOP are set to the high-speed counter 12a, It can be avoided by using it as a clock of 12b.
  • the time calculation unit 21 starts oscillation after subtracting 1 from the value of the counting result LATCH1 [8: 0] or LATCH2 [8: 0] depending on the phase relationship between the high-speed clocks ROSC_CLK1 and ROSC_CLK2 and the oscillation stop signal ROSC_STOP. It is necessary to calculate the time interval from the rise of the signal ROSC_START to the rise of the oscillation stop signal ROSC_STOP.
  • FIG. 5 shows a case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 0 (the phase of the high-speed clock RCLK1 is 0 °).
  • glitches are generated in the high-speed clock ROSC_CLK2.
  • the selector 20 selects the counting result LATCH1 [8: 0] (HS_CNT1 [8: 0]) by the above operation. If the value of the timing signal HS_PHASE [4: 0] is 0 when the capture permission signal HS_CNT_EN becomes significant (High), the time calculation unit 21 subtracts 1 from the captured count result LATCH1 [8: 0]. No need.
  • FIG. 6 shows a case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 9 (the phase of the high-speed clock RCLK1 is 101.25 °).
  • the selector 20 selects the counting result LATCH2 [8: 0] (HS_CNT2 [8: 0]) by the above operation. If the value of the timing signal HS_PHASE [4: 0] is 9 when the capture permission signal HS_CNT_EN becomes significant (High), the time calculation unit 21 subtracts 1 from the captured count result LATCH2 [8: 0]. Then calculate the time interval.
  • FIG. 7 shows a case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 16 (the phase of the high-speed clock RCLK1 is 180 °).
  • glitches are generated in the high-speed clock ROSC_CLK1.
  • the selector 20 selects the counting result LATCH2 [8: 0] (HS_CNT2 [8: 0]) by the above operation.
  • the time calculation unit 21 subtracts 1 from the captured count result LATCH2 [8: 0]. Then calculate the time interval.
  • FIG. 8 shows a case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 25 (the phase of the high-speed clock RCLK1 is 281.25 °).
  • the selector 20 selects the counting result LATCH1 [8: 0] (HS_CNT1 [8: 0]) by the above operation.
  • the time calculation unit 21 subtracts 1 from the captured count result LATCH1 [8: 0]. Then calculate the time interval.
  • Fig. 9 shows the necessity of correcting the above counting results.
  • the number of stages of the delay circuit (NAND circuit 110 and buffer circuits 111-1 to 111-15) of the ring oscillator 11a is 16 stages (TAP [0] to TAP [15]). Is not a problem for the present invention other than 16. However, if the number of stages is a power of 2, the count values of the high-speed counters 12a and 12b (LATCH1 [8: 0], LATCH2 [8: 0]) and the phase value of the ring oscillator 11a (HS_PHASE [4: 0]). Can be simplified.
  • the time measurement value is such that HS_PHASE is connected to the lower bit side and LATCH1 is connected to the upper bit side, such as ⁇ LATCH1 [8: 0], HS_PHASE [4: 0] ⁇ . It can be obtained by.
  • a simplification of the combination of the count value and the phase value when the number of stages of the ring oscillator 11a is not a power of 2 is described in, for example, Japanese Patent No. 2868266.
  • FIG. 10 is a circuit diagram showing the configuration of the time measurement circuit according to this embodiment, and the same configuration as that of FIG. 1 is designated by the same reference numeral.
  • the time measurement circuit of this embodiment includes a D flip-flop circuit 10, a ring oscillator 11a (oscillation circuit), high-speed counters 12a and 12b (first and second counters), an edge detection circuit 17, and a D flip-flop.
  • the result of the logic sum of the high-speed clock ROSC_CLK1 (TAP [15]) output from the circuits 18a and 18b, the encoder 19, the selector 20a, the time calculation unit 21, and the ring oscillator 11a and the oscillation stop signal ROSC_STOP is obtained as the high-speed clock ROSC_CLK2.
  • It is composed of an OR circuit 23 (logic circuit) that outputs as.
  • the configuration and operation of the D flip-flop circuit 10 and the ring oscillator 11a are as described in the first embodiment.
  • the high-speed counter 12a of this embodiment counts the rise of the high-speed clock ROSC_CLK1 (TAP [15]) output from the ring oscillator 11a while the high-speed counter reset signal HS_CNT_CLR is involuntary (High), and has 8 bits.
  • the counting result HS_CNT1 [8: 0] is output.
  • the OR circuit 23 outputs the result of the logical sum of the high-speed clock ROSC_CLK1 (TAP [15]) and the oscillation stop signal ROSC_STOP as the high-speed clock ROSC_CLK2.
  • the high-speed counter 12b counts the rise of the high-speed clock ROSC_CLK2 while the high-speed counter reset signal HS_CNT_CLR is involuntary (High), and outputs an 8-bit counting result HS_CNT2 [8: 0].
  • the selector 20a causes a glitch (counting error) among the 8-bit counting results LATCH1 [8: 0] and LATCH2 [8: 0] latched by the D flip-flop circuits 18a and 18b.
  • the counting result obtained by the higher-speed counter is selected as the true value, but since the buffer circuit 13 and the inverter 14 are not used, the phase of the high-speed clock ROSC_CLK1 (TAP [15]), which is the boundary for switching the selection, is selected.
  • the timing signal HS_PHASE [4: 0] value) is different from that of the first embodiment.
  • FIG. 11 shows the relationship between ROSC_CLK1 (TAP [15]) and the timing signal HS_PHASE [4: 0].
  • the selector 20a has a phase of the high-speed clock ROSC_CLK1 (TAP [15]) input to the high-speed counter 12a from 0 ° (the value of the timing signal HS_PHASE [4: 0] is 0) to 180 °.
  • the counting result LATCH2 [8: 0] is selected in the range of less than a small predetermined first phase value (123.75 ° in this embodiment, the value of the timing signal HS_PHASE [4: 0] is 11).
  • the selector 20a has a predetermined second phase value (303.75 ° in this embodiment) in which the phase of the high-speed clock ROSC_CLK1 (TAP [15]) is 180 ° or more and smaller than 360 ° from the first phase value.
  • the counting result LATCH1 [8: 0] is selected, and the phase of the high-speed clock ROSC_CLK1 (TAP [15]) is greater than or equal to the second phase value and less than 360 °. In the range of, the counting result LATCH2 [8: 0] is selected.
  • the boundary is determined on the assumption that the minimum Low width holding period (Min Error) of the clocks of the flip-flops constituting the high-speed counters 12a and 12b is 250 ps and the resolution of the TDC is 50 ps. ing.
  • the time calculation unit 21 captures the counting result output from the selector 20a at the rise of the capture permission signal HS_CNT_LAT, and the time interval from the rise of the oscillation start signal ROSC_START to the rise of the oscillation stop signal ROSC_STOP. Is calculated. In this way, in this embodiment, the same effect as in the first embodiment can be obtained.
  • the time calculation unit 21 subtracts 1 from the value of the counting result LATCH1 [8: 0] or LATCH2 [8: 0] depending on the phase relationship between the high-speed clock ROSC_CLK2 and the oscillation stop signal ROSC_STOP. Therefore, it is necessary to calculate the time interval from the rise of the oscillation start signal ROSC_START to the rise of the oscillation stop signal ROSC_STOP.
  • the phase (value of the timing signal HS_PHASE [4: 0]) of the high-speed clock ROSC_CLK1 (TAP [15]), which is the boundary for switching the selection of the selector 20a, is the first. Since it is different from the first embodiment, the determination as to whether or not to correct the counting result is also different from the first embodiment.
  • the case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 0 (the phase of ROSC_CLK1 (TAP [15]) is 0 °) is shown. ..
  • glitches occur in the high-speed clock ROSC_CLK1.
  • the selector 20 selects the counting result LATCH2 [8: 0] (HS_CNT2 [8: 0]) by the above operation.
  • the time calculation unit 21 subtracts 1 from the captured count result LATCH2 [8: 0]. No need.
  • FIG. 13 shows the case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 11 (the phase of the high-speed clock ROSC_CLK1 (TAP [15]) is 123.75 °). It shows.
  • the selector 20 selects the counting result LATCH1 [8: 0] (HS_CNT1 [8: 0]) by the above operation.
  • the time calculation unit 21 subtracts 1 from the captured count result LATCH1 [8: 0]. Then calculate the time interval.
  • FIG. 14 shows a case where the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 16 (the phase of the high-speed clock ROSC_CLK1 (TAP [15]) is 180 °). There is. In 104 of FIG. 14, glitches occur in the high-speed clock ROSC_CLK2.
  • the selector 20 selects the counting result LATCH1 [8: 0] (HS_CNT1 [8: 0]) by the above operation.
  • the time calculation unit 21 subtracts 1 from the captured count result LATCH1 [8: 0]. Then calculate the time interval.
  • the rise of the oscillation stop signal ROSC_STOP is received at the timing when the value of the timing signal HS_PHASE [4: 0] is 27 (the phase of the high-speed clock ROSC_CLK1 (TAP [15]) is 303.75 °). It shows.
  • the selector 20 selects the counting result LATCH2 [8: 0] (HS_CNT2 [8: 0]) by the above operation.
  • the time calculation unit 21 subtracts 1 from the captured count result LATCH2 [8: 0]. Then calculate the time interval.
  • FIG. 11 shows the necessity of correcting the above counting results, as shown in FIG. Similar to the first embodiment, the time calculation unit 21 takes in the counting result selected by the selector 20 when the phase of the high-speed clock RCLK1 is in the range of the first phase value or more and less than 360 °. The time interval may be calculated after subtracting 1 from the counting result.
  • FIG. 17 is a circuit diagram showing the configuration of the time measurement circuit according to the present embodiment, and the same configurations as those in FIGS. 1 and 10 are designated by the same reference numerals.
  • the time measurement circuit of this embodiment includes a D flip flop circuit 10, a ring oscillator 11a (oscillation circuit), high-speed counters 12a and 12b (first and second counters), a buffer circuit 13, an inverter 14, and the like.
  • the signal ROSC_STOP (first stop signal) is selected and output, and the start signal DBG_START (second start signal) and stop signal DBG_STOP (second stop signal) output from the test execution unit described later at the time of test execution are output. It is provided with an operation setting circuit 24 that selects and outputs a stop signal ROSC_STOPb (third stop signal) at the end of the test.
  • the time measurement circuit of the present embodiment masks the high-speed clock RCLK1 later than the high-speed clock RCLK2 and unmasks the high-speed clock RCLK2 later than the high-speed clock RCLK2, and the high-speed clock RCLK2.
  • the mask release timing control circuit 25 that generates a stop signal for masking before RCLK1 and releasing the mask before the high-speed clock RCLK1 from the stop signal ROSC_STOPa output from the operation setting circuit 24, and the high-speed clock RCLK1.
  • the OR circuit 26 that outputs the result of the logical sum of the stop signals output from the mask release timing control circuit 25 as the high-speed clock ROSC_CLK1, and the result of the logical sum of the stop signals output from the high-speed clock RCLK2 and the mask release timing control circuit 25. Is provided with an OR circuit 27 that outputs the high-speed clock ROSC_CLK2.
  • the buffer circuit 13, the inverter 14, the mask release timing control circuit 25, and the OR circuits 26 and 27 form a logic circuit 28.
  • an operation setting circuit 24 capable of activating the ring oscillator 11a by the START and STOP signals (DBG_START, DBG_STOP) from the time measurement circuit 21a and a high-speed clock are used with respect to the first embodiment.
  • the mask release timing control circuit 25 for controlling the mask release timing of RCLK1 and RCLK2 and the OR circuits 26 and 27 are added.
  • FIG. 18 is a circuit diagram showing the configuration of the operation setting circuit 24.
  • FIG. 19 is a circuit diagram showing the configuration of the mask release timing control circuit 25.
  • the operation setting circuit 24 includes a selector 240, a selector 241 and an AND circuit 242.
  • the selector 240 selects either the oscillation stop signal ROSC_STOP or the stop signal DBG_STOP output from the time calculation unit 21a according to the selection instruction signal ROSC_SEL output from the time calculation unit 21a, and outputs the stop signal ROSC_STOPa.
  • the selector 241 selects either the oscillation start signal ROSC_START or the start signal DBG_START output from the time calculation unit 21a according to the selection instruction signal ROSC_SEL, and outputs the start signal ROSC_STARTa.
  • the AND circuit 242 outputs the result of the logical product of the stop signal ROSC_STOPa output from the selector 240 and the negation of the test instruction signal ROSC_TEST output from the time calculation unit 21a as the stop signal ROSC_STOPb.
  • the D flip-flop circuit 10 of this embodiment uses the start signal ROSC_STARTa output from the operation setting circuit 24 as a clock input instead of the oscillation start signal ROSC_START, and is output from the operation setting circuit 24 instead of the oscillation stop signal ROSC_STOP.
  • the stop signal ROSC_STOPb is used as the reset input.
  • the D flip-flop circuits 112-1 to 112-16 of the ring oscillator 11a of this embodiment use the stop signal ROSC_STOPb as the clock input instead of the oscillation stop signal ROSC_STOP.
  • the edge detection circuit 17a of this embodiment receives the stop signal ROSC_STOPa instead of the oscillation stop signal ROSC_STOP, and based on the stop signal ROSC_STOPa, the low-speed clock MCLK, and the test instruction signal ROSC_TEST, immediately after the rise of the stop signal ROSC_STOPa.
  • the capture permission signal HS_CNT_LAT that becomes significant at the fall of the low-speed clock MCLK, the high-speed counter reset signal HS_CNT_CLR that becomes significant at the fall of the capture permission signal HS_CNT_LAT, and the oscillation stop signal ROSC_STOPa are used for the low-speed clock MCLK.
  • a capture permission signal HS_CNT_EN delayed by 1/2 clock is generated.
  • FIG. 20 is a block diagram showing the configuration of the time calculation unit 21a of this embodiment.
  • the time calculation unit 200 realizes the same function as the time calculation unit 21 of the first and second embodiments.
  • the test execution unit 201 tests the delay circuit (NAND circuit 110 and buffer circuits 111-1 to 111-15) of the ring oscillator 11a.
  • FIG. 21 is a timing chart for explaining the operation of the time measurement circuit of this embodiment during the test.
  • the test execution unit 201 sends the test instruction signal ROSC_TEST as shown in FIG. 21, for example, by an instruction from the user.
  • the significant high level is set, and the selection instruction signal ROSC_SEL is set to the high level.
  • the selector 240 of the operation setting circuit 24 selects the stop signal DBG_STOP from the oscillation stop signal ROSC_STOP and the stop signal DBG_STOP output from the test execution unit 201 to select the stop signal ROSC_STOPa. Output as.
  • the selector 241 of the operation setting circuit 24 selects the start signal DBG_START from the oscillation start signal ROSC_START and the start signal DBG_START output from the test execution unit 201 because the selection instruction signal ROSC_SEL is at the High level, and the start signal ROSC_STARTa Output as.
  • the AND circuit 242 of the operation setting circuit 24 outputs the result of the logical product of the stop signal ROSC_STOPa output from the selector 240 and the negation of the test instruction signal ROSC_TEST output from the test execution unit 201 as the stop signal ROSC_STOPb.
  • the stop signal ROSC_STOPb is low while the test instruction signal ROSC_TEST is at the High level during the test.
  • the stop signal ROSC_STOPb becomes significant (High) when the stop signal DBG_STOP rises, for example, when the test instruction signal ROSC_TEST becomes Low after the test is completed according to an instruction from the user.
  • the D flipflop circuit 10 sets the oscillation permission signal TDC_EN to be significant (High) at the rise of the first start signal ROSC_STARTa (DBG_START) during the test, and makes the oscillation permission signal TDC_EN unintentional (Low) at the rise of the stop signal ROSC_STOPb. Therefore, the ring oscillator 11a operates in a free run during the period when the oscillation permission signal TDC_EN is significant (High).
  • the oscillation stop signal ROSC_STOP is output as the stop signal ROSC_STOPb.
  • the test execution unit 201 periodically issues a stop signal DBG_STOP in synchronization with the low-speed clock MCLK, but the ring oscillator 11a does not stop even if the stop signal DBG_STOP reaches the High level.
  • the test execution unit 201 acquires the 5-bit timing signal HS_PHASE [4: 0] output from the encoder 19 at the rising edge of the stop signal DBG_STOP, and based on the value of this timing signal HS_PHASE [4: 0], The 8-bit counting results LATCH1 [8: 0] and LATCH2 [8: 0] latched by the D flip-flop circuits 18a and 18b are acquired.
  • the frequency of the ring oscillator 11a is not fixed and is not synchronized with the low-speed clock MCLK, the value obtained even if the test execution unit 201 periodically acquires the timing signal HS_PHASE [4: 0] is randomly obtained. Change.
  • the test execution unit 201 Based on the value of the timing signal HS_PHASE [4: 0], the test execution unit 201 has the first phase value (101.25 °, the value of the timing signal HS_PHASE [4: 0]) of the high-speed clock RCLK1 is 9. ) Is the value immediately before (the value of the timing signal HS_PHASE [4: 0] is 8), and the counting results LATCH1 [8: 0] and LATCH2 [8: 0] are acquired and compared. Further, the test execution unit 201 may acquire and compare the counting results LATCH1 [8: 0] and LATCH2 [8: 0] when the phase of the high-speed clock RCLK1 is the first phase value.
  • test execution unit 201 has a counting result LATCH1 [8: 0], LATCH2 when the phase of the high-speed clock RCLK1 is a value immediately after the first phase value (the value of the timing signal HS_PHASE [4: 0] is 10). [8: 0] may be acquired and compared. In FIG. 21, these timings are represented by Phase 1.
  • the phase of the high-speed clock RCLK1 is the value immediately before the second phase value (281.25 °, the value of the timing signal HS_PHASE [4: 0] is 25) (timing signal HS_PHASE [4: 0]). ] Is 24), the counting results LATCH1 [8: 0] and LATCH2 [8: 0] are acquired and compared. Further, the test execution unit 201 may acquire and compare the counting results LATCH1 [8: 0] and LATCH2 [8: 0] when the phase of the high-speed clock RCLK1 is the second phase value.
  • test execution unit 201 has a counting result LATCH1 [8: 0], LATCH2 when the phase of the high-speed clock RCLK1 is a value immediately after the second phase value (the value of the timing signal HS_PHASE [4: 0] is 26). [8: 0] may be acquired and compared. In FIG. 21, these timings are represented by Phase 2.
  • the values of the counting results LATCH1 [8: 0] and LATCH2 [8: 0] should both be count values that do not violate the Low width on the high-speed counters 12a and 12b, so the test
  • the execution unit 201 compares the counting results LATCH1 [8: 0] and LATCH2 [8: 0] acquired at the timing of Phase 1 and similarly obtains the counting results LATCH1 [8: 0] and LATCH2 [8: 0] at the timing of Phase 2. 8: 0] is compared.
  • the test execution unit 201 sets the delay circuit (NAND circuit 110 and buffer circuit 111-1 to 11a) of the ring oscillator 11a. If 111-15) is determined to be normal and the counting results LATCH1 [8: 0] and LATCH2 [8: 0] do not match, it is determined that the delay circuit has failed.
  • a method of outputting the determination result for example, there are a method of displaying the content notifying the determination result and transmitting the information notifying the determination result to the outside.
  • the mask release timing control circuit 25 controls the mask release timing by the oscillation stop signal ROSC_STOP when performing a test as in this embodiment. There is a need.
  • the mask release timing control circuit 25 includes an AND circuit 250, an AND circuit 251, a D flip-flop circuit 252, and a D flip-flop circuit 253D flip-flop circuit 254.
  • the AND circuit 250 outputs the result of the logical product of the high-speed clock RCLK1 output from the buffer circuit 13 and the test instruction signal ROSC_TEST output from the time calculation unit 21a.
  • the AND circuit 251 outputs the result of the logical product of the high-speed clock RCLK2 output from the inverter 14 and the test instruction signal ROSC_TEST.
  • the D flip-flop circuit 252 uses the stop signal ROSC_STOPa output from the operation setting circuit 24 as the D input, and the output of the AND circuit 251 as the clock input.
  • the D flip-flop circuit 253 uses the output STOP_RCLK2_D1 of the D flip-flop circuit 252 as the D input and the stop signal ROSC_STOPa as the clock input.
  • the D flip-flop circuit 254 uses the output STOP_RCLK2_D2 of the D flip-flop circuit 253 as the D input and the output of the AND circuit 250 as the clock input.
  • the OR circuit 26 outputs the result of the logical sum of the high-speed clock RCLK1 and the output STOP_RCLK1_D3 (fourth stop signal) of the D flip-flop circuit 254 of the mask release timing control circuit 25 and the stop signal ROSC_STOPa as the high-speed clock ROSC_CLK1.
  • the OR circuit 27 outputs the result of the logical sum of the high-speed clock RCLK2, the output STOP_RCLK2_D2 (fifth stop signal) of the D flip-flop circuit 253 of the mask release timing control circuit 25, and the stop signal ROSC_STOPa as the high-speed clock ROSC_CLK2.
  • FIG. 22 is a timing chart illustrating the operation of the mask release timing control circuit 25. Note that FIG. 22 shows the case where the value of the timing signal HS_PHASE [4: 0] is 24 or 25.
  • the buffer circuit 13 and the inverter 14 of the first to third embodiments when the oscillation permission signal TDC_EN becomes significant (High), the high-speed clock RCLK2 rises ⁇ the high-speed clock RCLK1 rises ⁇ high speed.
  • the operation of alternately starting up the high-speed clocks RCLK2 and RCLK1 is performed, such as rising of the clock RCLK2 ⁇ rising of the high-speed clock RCLK1.
  • the high-speed counter 12b (HS_CNT2 [8: 0]) and the high-speed counter 12a (HS_CNT1 [8: 0]) are counted up in this order. Therefore, even when the mask is released, as shown in the timing chart of FIG. 22, the mask release timing is set in the order of rising of the high-speed clock RCLK2 ⁇ rising of the high-speed clock RCLK1 ⁇ rising of the high-speed clock RCLK2 ⁇ rising of the high-speed clock RCLK1. Control.
  • STOP_RCLK2_D1 in FIG. 22 shows the output of the D flip-flop circuit 252
  • STOP_RCLK2_D2 shows the output of the D flip-flop circuit 253
  • STOP_RCLK1_D3 shows the output of the D flip-flop circuit 254.
  • the output STOP_RCLK2_D2 of the D flip-flop circuit 253 is used in the OR circuit 27 to mask the high-speed clock RCLK2.
  • the output STOP_RCLK1_D3 of the D flip-flop circuit 254 is used as a mask for the high-speed clock RCLK1 in the OR circuit 26.
  • the output STOP_RCLK2_D2 of the D flip-flop circuit 253 falls earlier than the output STOP_RCLK1_D3 of the D flip-flop circuit 254, and the high-speed clock RCLK2 is unmasked earlier than the high-speed clock RCLK1.
  • the count-up is restarted in the order of the high-speed counter 12b (HS_CNT2 [8: 0]) and the high-speed counter 12a (HS_CNT1 [8: 0]).
  • the counting results LATCH1 [8: 0] and LATCH2 [8: 0] are compared at the timings of Phase1 and Phase2, but the value of the timing signal HS_PHASE [4: 0] is 24, 25 or In the case of 26 (when the phase of the high-speed clock RCLK1 is the value immediately before the second phase value, the value immediately after the second phase value or the second phase value), if there is no failure in the delay circuit of the ring oscillator 11a. , As shown at 107 in FIG. 22, the counting results LATCH1 [8: 0] and LATCH2 [8: 0] always match.
  • the high-speed clock ROSC_CLK2 rises once more than ROSC_CLK1, so as shown at 108 in FIG. 23, with respect to the counting result LATCH1 [8: 0].
  • the count value is 1 larger for LATCH2 [8: 0].
  • the test execution unit 201 subtracts 1 from the counting result LATCH2 [8: 0] and then subtracts 1 from the counting result LATCH1 [8: 0]. 0] is compared with the subtracted LATCH2 [8: 0], and if the counting results LATCH1 [8: 0] and LATCH2 [8: 0] match, the delay circuit of the ring oscillator 11a is normal. If the counting result LATCH1 [8: 0] and LATCH2 [8: 0] do not match, it is determined that the delay circuit has failed.
  • the normal operation is the same as in the first embodiment. As described above, since the test instruction signal ROSC_TEST becomes the High level when the test is executed, the operation of the mask release timing control circuit 25 becomes effective by the AND circuits 250 and 251 of the mask release timing control circuit 25. On the other hand, since the test instruction signal ROSC_TEST is normally at the Low level, the operation of the mask release timing control circuit 25 is invalid (the outputs of the AND circuits 250 and 251 are always at the Low level).
  • the OR circuit 26 outputs the result of the logical sum of the high-speed clock RCLK1 output from the buffer circuit 13 and the stop signal ROSC_STOPa (ROSC_STOP) as the high-speed clock ROSC_CLK1 as in the OR circuit 15 of the first embodiment. .. Similar to the OR circuit 16, the OR circuit 27 outputs the result of the logical sum of the high-speed clock RCLK2 output from the inverter 14 and the stop signal ROSC_STOPa (ROSC_STOP) as the high-speed clock ROSC_CLK2.
  • the self-test function of this embodiment it is not necessary to select a tester capable of controlling the oscillation start signal ROSC_START and the oscillation stop signal ROSC_STOP with a resolution of several tens of ps as the IC shipping inspection tester, and the oscillator oscillates from the outside. Since the test can be performed without inputting the start signal ROSC_START and the oscillation stop signal ROSC_STOP, the test time of the IC equipped with the time measurement circuit can be shortened. As a result, in this embodiment, it is possible to contribute to the cost reduction of the IC.
  • the time calculation units 21 and 21a of the time measurement circuit described in the first to third embodiments are provided by a computer provided with a CPU (Central Processing Unit), a storage device and an interface, and a program for controlling these hardware resources. It can be realized.
  • a configuration example of this computer is shown in FIG.
  • the computer includes a CPU 300, a storage device 301, and an interface device (hereinafter, abbreviated as I / F) 302.
  • the selector 20, the edge detection circuits 17, 17a, the D flip-flop circuits 18a, 18b, the encoder 19, the operation setting circuit 24, and the mask release timing control circuit 25 are connected to the I / F 302.
  • a program for realizing the present invention is stored in the storage device 301.
  • the CPU 300 executes the processes described in the first to third embodiments according to the program stored in the storage device 301.
  • the present invention can be applied to a technique for measuring time on the order of psec.

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Abstract

低消費電力動作と正確な時間計測を実現するために、時間計測回路は、高速クロック（ＲＣＬＫ１）と、高速クロックＲＣＬＫ１を反転させた高速クロックＲＣＬＫ２をそれぞれ停止信号ＲＯＳＣ＿ＳＴＯＰでマスクする論理回路（２２）と、停止信号ＲＯＳＣ＿ＳＴＯＰでマスクされた高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２を数える高速カウンタ（１２ａ，１２ｂ）と、高速カウンタ（１２ａ，１２ｂ）の計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するセレクタ（２０）と、セレクタ（２０）によって選択された計数結果を基に開始信号ＲＯＳＣ＿ＳＴＡＲＴの入力から停止信号ＲＯＳＣ＿ＳＴＯＰの入力までの時間間隔を算出する時間算出部（２１）とを備える。

Description

時間計測回路
　本発明は、高精度な時間測定を行うことが可能な時間計測回路に関する。
　ｐｓｅｃオーダーの高分解能な時間測定を行う場合、論理回路のゲート遅延を用いるＴＤＣ（Time-to-Digital Converter）と呼ばれる手法（非特許文献１参照）が広く知られている。このＴＤＣは、ＤＬＬ（Delay Locked Loop）、またはＰＬＬ（Phase Locked Loop）をベースとした構成とするのが一般的である。しかし、ＤＬＬやＰＬＬはクロックの発振の安定化に時間を要するので、時間計測開始前にＴＤＣを動作させておく必要があり、低消費電力化の実現が難しいという問題点があった。
　例えばガスメータ向け超音波流量計は、超音波の伝搬時間差を低消費電力かつ高精度、高分解能で測定する必要があるため、高速カウンタの動作期間（高速クロックの発振期間）をできる限り短くする必要がある。しかし、上記のとおりＤＬＬ方式のＴＤＣとＰＬＬ方式のＴＤＣは遅延回路の発振安定化に時間を要するため、高速クロックの発振期間が長くなり消費電力面で不利である。
　ＴＤＣの動作時間（高速クロックの発振時間）を最小にして、低消費電力動作を目指す場合、例えば特許文献１に開示されたリングオシレータ型の構成が考えられる。
　図２５は、従来のリングオシレータ型ＴＤＣの構成を示す回路図である。リングオシレータ型ＴＤＣは、Ｄフリップフロップ回路１０と、リングオシレータ１１と、高速カウンタ１２とから構成される。Ｄフリップフロップ回路１０は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力する。リングオシレータ１１は、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［２］を生成する。高速カウンタ１２は、高速クロックをカウントする。
　図２６は、図２５のリングオシレータ型ＴＤＣの動作を説明するタイミングチャートである。Ｄフリップフロップ回路１０は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、図２６に示すように発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりで有意（Ｈｉｇｈ）となり、発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりで無意（Ｌｏｗ）となる発振許可信号ＴＤＣ＿ＥＮを出力する。
　リングオシレータ１１は、発振許可信号ＴＤＣ＿ＥＮと高速クロックＴＡＰ［２］との否定論理積をとるＮＡＮＤ回路１１０と、ＮＡＮＤ回路１１０の出力ＴＡＰ［０］を入力とするバッファ回路１１１－１と、バッファ回路１１１－１の出力ＴＡＰ［１］を入力とし、その出力ＴＡＰ［２］を高速クロックとして出力するバッファ回路１１１－２とから構成される。リングオシレータ１１は、Ｄフリップフロップ回路１０から出力された発振許可信号ＴＤＣ＿ＥＮが有意の期間中に、図２６に示すように、低速クロック（ＲＯＳＣ＿ＳＴＯＰ）よりも高速なクロックＴＡＰ［２］を生成する。
　高速カウンタ１２は、高速クロックＴＡＰ［２］の立ち上がりをカウントして計数結果ＨＳ＿ＣＮＴを出力する。
　ただし、図２５に示したリングオシレータ型ＴＤＣでは、発振停止信号ＲＯＳＣ＿ＳＴＯＰのタイミング次第で、図２６の１００で示すように、高速カウンタ１２を構成するフリップフロップが受け付け不可能なＬｏｗ幅のクロックをリングオシレータ１１が出力してしまい、高速カウンタ１２の計数結果ＨＳ＿ＣＮＴの値が不定となり、正しい時間を計測できないという課題があった。以下、本発明では、この意図しないタイミングで発生する微小な幅のパルスをグリッチと呼ぶ。
　例えば、リングオシレータ１１の出力である高速クロックＴＡＰ［２］の周波数を６００ＭＨｚとすると、高速カウンタ１２のカウント値がグリッチにより“１”大きくなるということは、時間計測値が期待値よりも１．６７ｎｓｅｃ大きな値となることを示す。特許文献１に開示されたような超音波流量計は、微小流量計測のためにサブナノオーダーの精度での時間計測が求められるため、流量計測値が期待値と比較して±１．６７ｎｓ異なるという仕様では製品スペックを満たすことができない。
特許第４６６１７１４号公報
Stephan Henzler，"Time-to-Digital Converters"，Springer，2010
　本発明は、上記課題を解決するためになされたもので、低消費電力動作と正確な時間計測とを実現することができる時間計測回路を提供することを目的とする。
　本発明の時間計測回路（第１の実施例）は、外部からの開始信号の入力のタイミングで有意となり、外部からの停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、前記第１のクロックと、前記第１のクロックを反転させた第２のクロックとをそれぞれ前記停止信号でマスクするように構成された論理回路と、前記停止信号でマスクされた第１のクロックを数えるように構成された第１のカウンタと、前記停止信号でマスクされた第２のクロックを数えるように構成された第２のカウンタと、前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するように構成されたセレクタと、前記停止信号の入力後に前記セレクタによって選択された計数結果を基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備えることを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記セレクタは、前記第１のクロックの位相が０°から１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記論理回路は、前記発振回路から出力された第１のクロックを入力とするバッファ回路と、前記発振回路から出力された第１のクロックを反転させた前記第２のクロックを生成するように構成されたインバータと、前記バッファ回路から出力された第１のクロックを前記停止信号でＯＲマスクするように構成された第１のＯＲ回路と、前記インバータから出力された第２のクロックを前記停止信号でＯＲマスクするように構成された第２のＯＲ回路とから構成されることを特徴とするものである。
　また、本発明の時間計測回路（第２の実施例）は、外部からの開始信号の入力のタイミングで有意となり、外部からの停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、前記第１のクロックを前記停止信号でマスクした第２のクロックを生成するように構成された論理回路と、前記第１のクロックを数えるように構成された第１のカウンタと、前記第２のクロックを数えるように構成された第２のカウンタと、前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するように構成されたセレクタと、前記停止信号の入力後に前記セレクタによって選択された計数結果を基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備えることを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記セレクタは、前記第１のクロックの位相が０°から１８０°よりも小さい所定の第１の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上３６０°未満の範囲では前記第２のカウンタの計数結果を選択することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記論理回路は、前記発振回路から出力された第１のクロックを前記停止信号でＯＲマスクした前記第２のクロックを生成するように構成されたＯＲ回路から構成されることを特徴とするものである。
　また、本発明の時間計測回路（第３の実施例）は、時間計測回路のテストを行うように構成されたテスト実行部と、通常時に外部から入力された第１の開始信号、第１の停止信号を選択して出力し、テスト実行時に前記テスト実行部から出力された第２の開始信号、第２の停止信号を選択して出力すると共に、テスト終了時に第３の停止信号を出力するように構成された動作設定回路と、前記第１の開始信号または前記第２の開始信号の入力のタイミングで有意となり、前記第１の停止信号または前記第３の停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、前記第１のクロックと、前記第１のクロックを反転させた第２のクロックとをそれぞれ前記第１の停止信号または前記第２の停止信号でマスクするように構成された論理回路と、前記第１の停止信号または前記第２の停止信号でマスクされた第１のクロックを数えるように構成された第１のカウンタと、前記第１の停止信号または前記第２の停止信号でマスクされた第２のクロックを数えるように構成された第２のカウンタと、前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するように構成されたセレクタと、通常時に前記第１の停止信号の入力後に前記セレクタによって選択された計数結果を基に前記第１の開始信号の入力から前記第１の停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備え、前記テスト実行部は、テスト実行時に前記第１、第２のカウンタの計数結果を比較することにより、前記発振回路のテストを行うことを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記セレクタは、前記第１のクロックの位相が０°から１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記テスト実行部は、前記第１のクロックの位相が前記第１の位相値の直前の値のとき、前記第１の位相値のとき、または前記第１の位相値の直後の値のときの前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを取得して比較し、さらに前記第１のクロックの位相が前記第２の位相値の直前の値のとき、前記第２の位相値のとき、または前記第２の位相値の直後の値のときの前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを取得して比較することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記テスト実行部は、取得した前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とが一致している場合に、前記発振回路が正常と判定し、前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とが不一致の場合に、前記発振回路が故障していると判定することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記テスト実行部は、前記第１のクロックの位相が前記第１の位相値の直前の値のとき、前記第１の位相値のとき、または前記第１の位相値の直後の値のときの前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを取得した場合に、取得した第２のカウンタの計数結果を１減算した上で、前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを比較することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記論理回路は、前記発振回路から出力された第１のクロックを入力とするバッファ回路と、前記発振回路から出力された第１のクロックを反転させた前記第２のクロックを生成するように構成されたインバータと、テスト実行時に、前記第１のクロックを前記第２のクロックよりも遅れてマスクし前記第２のクロックよりも遅れてマスク解除するための第４の停止信号と、前記第２のクロックを前記第１のクロックよりも先にマスクし前記第１のクロックよりも先にマスク解除するための第５の停止信号とを、前記第２の停止信号から生成するように構成されたマスク解除タイミング制御回路と、前記バッファ回路から出力された第１のクロックを前記第１の停止信号または前記第４の停止信号でＯＲマスクするように構成された第１のＯＲ回路と、前記インバータから出力された第２のクロックを前記第１の停止信号または前記第５の停止信号でＯＲマスクするように構成された第２のＯＲ回路とを備え、前記発振回路と前記バッファ回路と前記インバータとは、前記発振許可信号が有意になったときに、前記第１のクロックよりも前記第２のクロックが先に有意になるように動作することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記時間算出部は、前記第１のクロックの位相が前記第１の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出することを特徴とするものである。
　また、本発明の時間計測回路の１構成例において、前記発振回路の出力の位相値を示す信号を出力するエンコーダをさらに備え、前記セレクタは、前記エンコーダから出力された信号に基づいて、前記第１、第２のカウンタの計数結果のうちいずれかを選択することを特徴とするものである。
　本発明によれば、発振回路によって生成された第１のクロックと、第１のクロックを反転させた第２のクロックとをそれぞれ停止信号でマスクする論理回路と、停止信号でマスクされた第１のクロックを数える第１のカウンタと、停止信号でマスクされた第２のクロックを数える第２のカウンタと、第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するセレクタとを設けることにより、低消費電力動作と、停止信号の入力タイミングによらない正確な時間計測とを実現することができる。
　また、本発明では、発振回路によって生成された第１のクロックを停止信号でマスクした第２のクロックを生成する論理回路と、第１のクロックを数える第１のカウンタと、第２のクロックを数える第２のカウンタと、第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するセレクタとを設けることにより、低消費電力動作と、停止信号の入力タイミングによらない正確な時間計測とを実現することができる。
　また、本発明では、発振回路によって生成された第１のクロックと、第１のクロックを反転させた第２のクロックとをそれぞれ第１の停止信号または第２の停止信号でマスクする論理回路と、第１の停止信号または第２の停止信号でマスクされた第１のクロックを数える第１のカウンタと、第１の停止信号または第２の停止信号でマスクされた第２のクロックを数える第２のカウンタと、第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するセレクタとを設けることにより、低消費電力動作と、停止信号の入力タイミングによらない正確な時間計測とを実現することができる。また、本発明では、動作設定回路とテスト実行部とを設けることにより、発振回路のテストを行うことができる。
図１は、本発明の第１の実施例に係る時間計測回路の構成を示す回路図である。 図２は、本発明の第１の実施例に係る時間計測回路の動作を説明するタイミングチャートである。 図３は、本発明の第１の実施例に係る時間計測回路のエッジ検出回路の構成を示す回路図である。 図４は、本発明の第１の実施例における高速クロックとタイミング信号との関係を示す図である。 図５は、本発明の第１の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図６は、本発明の第１の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図７は、本発明の第１の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図８は、本発明の第１の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図９は、本発明の第１の実施例における高速クロックの計数結果の補正の要否を説明する図である。 図１０は、本発明の第２の実施例に係る時間計測回路の構成を示す回路図である。 図１１は、本発明の第２の実施例における高速クロックとタイミング信号との関係を示す図である。 図１２は、本発明の第２の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図１３は、本発明の第２の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図１４は、本発明の第２の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図１５は、本発明の第２の実施例における高速クロックの計数結果の補正方法を説明するタイミングチャートである。 図１６は、本発明の第２の実施例における高速クロックの計数結果の補正の要否を説明する図である。 図１７は、本発明の第３の実施例に係る時間計測回路の構成を示す回路図である。 図１８は、本発明の第３の実施例に係る時間計測回路の動作設定回路の構成を示す回路図である。 図１９は、本発明の第３の実施例に係る時間計測回路のマスク解除タイミング制御回路の構成を示す回路図である。 図２０は、本発明の第３の実施例に係る時間計測回路の時間算出部の構成を示すブロック図である。 図２１は、本発明の第３の実施例に係る時間計測回路のテスト時の動作を説明するタイミングチャートである 図２２は、本発明の第３の実施例に係る時間計測回路のテスト時のマスク解除タイミング制御回路の動作を説明するタイミングチャートである。 図２３は、本発明の第３の実施例に係る時間計測回路のテスト時のマスク解除タイミング制御回路の動作を説明するタイミングチャートである。 図２４は、本発明の第１～第３の実施例に係る時間計測回路の時間算出部を実現するコンピュータの構成例を示すブロック図である。 図２５は、従来のリングオシレータ型ＴＤＣの構成例を示す回路図である。 図２６は、従来のリングオシレータ型ＴＤＣの動作を説明するタイミングチャートである。
［第１の実施例］
　以下、本発明の実施例について図面を参照して説明する。図１は本発明の第１の実施例に係る時間計測回路の構成を示す回路図である。時間計測回路は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、外部からの発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、外部からの発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振許可信号ＴＤＣ＿ＥＮを出力するＤフリップフロップ回路１０と、発振許可信号ＴＤＣ＿ＥＮが有意の期間中に高速クロックＴＡＰ［１５］（第１のクロック）を生成するリングオシレータ１１ａ（発振回路）と、高速クロックＴＡＰ［１５］を入力として高速クロックＲＣＬＫ１（第１のクロック）を出力するバッファ回路１３と、高速クロックＴＡＰ［１５］を反転させた高速クロックＲＣＬＫ２（第２のクロック）を出力するインバータ１４と、バッファ回路１３の出力ＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力するＯＲ回路１５と、インバータ１４の出力ＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力するＯＲ回路１６とを備えている。
　また、時間計測回路は、高速クロックＲＯＳＣ＿ＣＬＫ１をカウントする高速カウンタ１２ａ（第１のカウンタ）と、高速クロックＲＯＳＣ＿ＣＬＫ２をカウントする高速カウンタ１２ｂ（第２のカウンタ）と、発振停止信号ＲＯＳＣ＿ＳＴＯＰと低速クロックＭＣＬＫを基に発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりエッジを検出するエッジ検出回路１７と、高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］をラッチするＤフリップフロップ回路１８ａと、高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチするＤＤフリップフロップ回路１８ｂと、リングオシレータ１１ａの出力の位相値を示す５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を出力するエンコーダ１９と、Ｄフリップフロップ回路１８ａ，１８ｂの８ビットの出力ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のいずれかを選択するセレクタ２０と、セレクタ２０によって選択された計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する時間算出部２１とを備えている。
　バッファ回路１３とインバータ１４とＯＲ回路１５，１６とは、論理回路２２を構成している。
　リングオシレータ１１ａは、発振許可信号ＴＤＣ＿ＥＮと高速クロックＴＡＰ［１５］との否定論理積をとるＮＡＮＤ回路１１０と、ＮＡＮＤ回路１１０の出力に縦続接続された１５個のバッファ回路１１１－１～１１１－１５と、ＮＡＮＤ回路１１０と各バッファ回路１１１－１～１１１－１５の出力をそれぞれＤ入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをクロック入力とする１６個のＤフリップフロップ回路１１２－１～１１２－１６とから構成される。
　以下、本実施例の時間計測回路の動作を説明する。図２は時間計測回路の動作を説明するタイミングチャートである。
　Ｄフリップフロップ回路１０は、１ビットの２進数“１”（１’ｂ１）をＤ入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰをリセット入力とし、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりで有意（Ｈｉｇｈ）となり、発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりで無意（Ｌｏｗ）となる発振許可信号ＴＤＣ＿ＥＮを出力する。
　リングオシレータ１１ａは、Ｄフリップフロップ回路１０から出力された発振許可信号ＴＤＣ＿ＥＮが有意の期間中に、低速クロックＭＣＬＫよりも高速なクロックＴＡＰ［１５］を生成する。
　バッファ回路１３は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を入力とし、高速クロックＲＣＬＫ１を出力する。インバータ１４は、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］を論理反転した高速クロックＲＣＬＫ２を出力する。なお、バッファ回路１３は、高速クロックＲＣＬＫ１とＲＣＬＫ２の位相を揃えるために挿入されている。
　ＯＲ回路１５は、バッファ回路１３から出力された高速クロックＲＣＬＫ１と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力する。ＯＲ回路１６は、インバータ１４から出力された高速クロックＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力する。
　エッジ検出回路１７は、発振停止信号ＲＯＳＣ＿ＳＴＯＰと低速クロックＭＣＬＫとに基づいて、高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］および高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチするタイミングを示す取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴと、高速カウンタ１２ａ，１２ｂをリセットするための高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲと、Ｄフリップフロップ回路１８ａ，１８ｂに有効なデータが格納されていることを示す取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮとを生成する。
　図３はエッジ検出回路１７の構成を示す回路図である。エッジ検出回路１７は、Ｄフリップフロップ回路１７０と、インバータ１７１と、Ｄフリップフロップ回路１７２と、Ｄフリップフロップ回路１７３と、Ｄフリップフロップ回路１７４と、ＸＯＲ回路１７５と、Ｄフリップフロップ回路１７６と、Ｄフリップフロップ回路１７８とから構成される。Ｄフリップフロップ回路１７０は、発振停止信号ＲＯＳＣ＿ＳＴＯＰをクロック入力とする。インバータ１７１は、Ｄフリップフロップ回路１７０の出力信号ＳＴＯＰ＿ＤＥＴを反転させた信号をＤフリップフロップ回路１７０のＤ入力とする。Ｄフリップフロップ回路１７２は、Ｄフリップフロップ回路１７０の出力信号ＳＴＯＰ＿ＤＥＴをＤ入力とし、低速クロックＭＣＬＫをクロック入力とする。Ｄフリップフロップ回路１７３は、Ｄフリップフロップ回路１７２の出力信号をＤ入力とし、低速クロックＭＣＬＫをクロック入力とする。Ｄフリップフロップ回路１７４は、Ｄフリップフロップ回路１７３の出力信号をＤ入力とし、低速クロックＭＣＬＫをクロック入力とする。ＸＯＲ回路１７５は、Ｄフリップフロップ回路１７３の出力信号とＤフリップフロップ回路１７４の出力信号の排他的論理和の結果を取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴとして出力する。Ｄフリップフロップ回路１７６は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴをＤ入力とし、低速クロックＭＣＬＫをクロック入力として、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮを出力する。Ｄフリップフロップ回路１７８は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴをＤ入力とし、低速クロックＭＣＬＫを反転させた結果をクロック入力として、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲを出力する。
　高速カウンタ１２ａは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意（Ｈｉｇｈ）の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ１の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］を出力する。高速カウンタ１２ｂは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意（Ｈｉｇｈ）の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ２の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］を出力する。これら高速カウンタ１２ａ，１２ｂの計数結果ＨＳ＿ＣＮＴ１［８：０］，ＨＳ＿ＣＮＴ２［８：０］は、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲの立ち下がりで０に初期化される。
　Ｄフリップフロップ回路１８ａは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ａの８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］をラッチして、次に取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴが立ち上がるまで保持する。Ｄフリップフロップ回路１８ｂは、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりで高速カウンタ１２ｂの８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］をラッチして、次に取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴが立ち上がるまで保持する。
　エンコーダ１９は、Ｄフリップフロップ回路１１２－１～１１２－１６から出力される１６ビットの信号ＲＯＳＣ＿ＰＨＡＳＥ［１５：０］を基に、リングオシレータ１１ａの出力の位相値を示す５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を出力する。タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］は、１６ビットの信号ＲＯＳＣ＿ＰＨＡＳＥ［１５：０］を５ビットにエンコードした信号である。
　セレクタ２０は、エンコーダ１９から出力された５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］に基づいて、Ｄフリップフロップ回路１８ａ，１８ｂによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のうち、グリッチ（計数エラー）が発生していない方の高速カウンタによって得られた計数結果を真値として選択する。
　時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でセレクタ２０から出力された計数結果を取り込む。時間算出部２１は、取り込んだ計数結果に基づいて、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する。
　リングオシレータ型ＴＤＣは計測開始を示す発振開始信号ＲＯＳＣ＿ＳＴＡＲＴを受け付けるとリングオシレータ１１ａが発振し始めるので、計測停止を示す発振停止信号ＲＯＳＣ＿ＳＴＯＰを受け取るまでの期間、リングオシレータ１１ａの出力であるＴＡＰ［１５］の立ち上がりを高速カウンタを用いて数えればいいのであるが、前述のとおり発振停止信号ＲＯＳＣ＿ＳＴＯＰのタイミング次第ではリングオシレータ１１ａの出力にグリッチが発生し、高速カウンタが誤作動してしまう可能性がある。
　そこで、本実施例では、リングオシレータ１１ａの出力ＴＡＰ［１５］とその反転信号とをそれぞれ別の高速カウンタ１２ａ，１２ｂでカウントし、得られた計数結果からグリッチが発生していない方の計数結果を選択するようにすることで、低消費電力動作と正確な時間計測とを実現した。
　より具体的には、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］をバッファ回路１３に通した高速クロックＲＣＬＫ１と、高速クロックＴＡＰ［１５］をインバータ１４によって論理反転した高速クロックＲＣＬＫ２とを、それぞれＯＲ回路１５，１６において発振停止信号ＲＯＳＣ＿ＳＴＯＰでＯＲマスクし、そのＯＲマスクした高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２をそれぞれ別の高速カウンタ１２ａ，１２ｂでカウントする。
　発振開始信号ＲＯＳＣ＿ＳＴＡＲＴを受け付けるタイミング次第では、前述のグリッチが発生する可能性があるが、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりエッジと高速クロックＲＣＬＫ１，ＲＣＬＫ２の位相関係については、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］から判定できるため、グリッチが発生していない方の高速カウンタによって得られた計数結果を真値として選択すればよい。
　高速クロックＲＣＬＫ１，ＲＣＬＫ２とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係を図４に示す。図４では、高速カウンタ１２ａ，１２ｂが受け付け不可能な最低Ｌｏｗ幅（Ｍｉｎ　Ｅｒｒｏｒ）と、このＭｉｎ　Ｅｒｒｏｒに基づいて決定されたＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］の選択の境界を示している。なお、図４のΔｔはリングオシレータ１１ａの遅延回路（ＮＡＮＤ回路１１０とバッファ回路１１１－１～１１１－１５）の１段あたりの遅延時間を示している。
　本実施例では、セレクタ２０は、Ｄフリップフロップ回路１８ａ，１８ｂによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のうち、グリッチ（計数エラー）が発生していない方の高速カウンタによって得られた計数結果を真値として選択する。このような選択は、５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値に基づいて行うことができる。
　図４の例では、セレクタ２０は、高速クロックＲＣＬＫ１の位相が０°（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０）から１８０°よりも小さい所定の第１の位相値（本実施例では１０１．２５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９）未満の範囲では計数結果ＬＡＴＣＨ１［８：０］を選択する。
　また、セレクタ２０は、高速クロックＲＣＬＫ１の位相が第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値（本実施例では２８１．２５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５）未満の範囲では計数結果ＬＡＴＣＨ２［８：０］を選択し、高速クロックＲＣＬＫ１の位相が第２の位相値以上３６０°未満の範囲では計数結果ＬＡＴＣＨ１［８：０］を選択する。
　つまり、セレクタ２０は、８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のうちいずれかを選択するに際して、高速クロックＲＣＬＫ１，ＲＣＬＫ２のうち、立ち下がりからの経過時間が最低Ｌｏｗ幅（Ｍｉｎ　Ｅｒｒｏｒ）に所定の余裕幅を足した時間を上回っている方の高速クロックをカウントした高速カウンタの計数結果を真値として選択する。
　例えば高速クロックＲＣＬＫ２の立ち下がりからの経過時間が最低Ｌｏｗ幅（Ｍｉｎ　Ｅｒｒｏｒ）に対して十分な余裕がなく、高速クロックＲＣＬＫ１の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がある期間では、セレクタ２０は、計数結果ＬＡＴＣＨ１［８：０］を選択し、高速クロックＲＣＬＫ１の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がなく、高速クロックＲＣＬＫ２の立ち下がりからの経過時間が最低Ｌｏｗ幅に対して十分な余裕がある期間では、計数結果ＬＡＴＣＨ２［８：０］を選択する。
　なお、実際の設計時はＩＣ（Integrated Circuit）製造会社のデータシートや回路レイアウト情報を元にＬｏｗ幅違反となるＨＳ＿ＰＨＡＳＥの範囲とＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］の選択の境界とを決定することになる。図４の例では、高速カウンタ１２ａ，１２ｂを構成するフリップフロップのクロックの最低Ｌｏｗ幅保持期間（Ｍｉｎ　Ｅｒｒｏｒ）を２５０ｐｓ、ＴＤＣの分解能を５０ｐｓとした前提で境界を決定している。
　リングオシレータ１１ａに対して非同期で発振停止信号ＲＯＳＣ＿ＳＴＯＰが入力されることにより発生するグリッチに対しては、高速クロックＲＣＬＫ１，ＲＣＬＫ２を発振停止信号ＲＯＳＣ＿ＳＴＯＰでＯＲマスクした高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２を高速カウンタ１２ａ，１２ｂのクロックとして使用することで回避することができる。
　ただし、時間算出部２１は、高速クロックＲＯＳＣ＿ＣＬＫ１，ＲＯＳＣ＿ＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの位相関係によっては、計数結果ＬＡＴＣＨ１［８：０］またはＬＡＴＣＨ２［８：０］の値を１減算してから、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する必要がある。
　例えば図５の例では、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０（高速クロックＲＣＬＫ１の位相が０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図５の１０１では、高速クロックＲＯＳＣ＿ＣＬＫ２にグリッチが発生している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算する必要はない。
　図６の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９（高速クロックＲＣＬＫ１の位相が１０１．２５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
　図７の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６（高速クロックＲＣＬＫ１の位相が１８０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図７の１０２では、高速クロックＲＯＳＣ＿ＣＬＫ１にグリッチが発生している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
　図８の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５（高速クロックＲＣＬＫ１の位相が２８１．２５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算してから時間間隔を算出する。
　以上の計数結果の補正の要否を図４に記述すると、図９のようになる。時間算出部２１は、高速クロックＲＣＬＫ１の位相が第１の位相値以上３６０°未満の範囲のときにセレクタ２０によって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから時間間隔を算出すればよい。
　なお、本実施例では、リングオシレータ１１ａの遅延回路（ＮＡＮＤ回路１１０とバッファ回路１１１－１～１１１－１５）の段数を１６段（ＴＡＰ［０］～ＴＡＰ［１５］）としているが、この段数は１６以外でも本発明にとっては問題とならない。ただし、２のべき乗数の段数としておくと、高速カウンタ１２ａ，１２ｂのカウント値（ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］）とリングオシレータ１１ａの位相値（ＨＳ＿ＰＨＡＳＥ［４：０］）の結合を単純化できる。
　例えば、ＬＡＴＣＨ１［８：０］を選択した場合の時間計測値は、｛ＬＡＴＣＨ１［８：０］，ＨＳ＿ＰＨＡＳＥ［４：０］｝というようにＨＳ＿ＰＨＡＳＥを下位ビット側、ＬＡＴＣＨ１を上位ビット側に連接することで得られる。リングオシレータ１１ａの段数が２のべき乗数でない場合のカウント値と位相値の結合の単純化案については例えば、特許第２８６８２６６号で述べられている。
［第２の実施例］
　次に、本発明の第２の実施例について説明する。第１の実施例では、リングオシレータ１１ａから出力された高速クロックＴＡＰ［１５］をバッファ回路１３に通した信号ＲＣＬＫ１と、高速クロックＴＡＰ［１５］をインバータ１４によって論理反転した信号ＲＣＬＫ２の両方に対して発振停止信号ＲＯＳＣ＿ＳＴＯＰによるマスクを行っていたが、リングオシレータ１１ａの出力の反転信号を用意せずに、リングオシレータ１１ａから出力される高速クロックＴＡＰ［１５］に対してマスクを行わない信号とマスクを行う信号を用意し、それぞれの信号を別の高速カウンタでカウントした後に、グリッチが発生していない方の高速カウンタによって得られた計数結果を選択してもよい。
　図１０は本実施例に係る時間計測回路の構成を示す回路図であり、図１と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、Ｄフリップフロップ回路１０と、リングオシレータ１１ａ（発振回路）と、高速カウンタ１２ａ，１２ｂ（第１、第２のカウンタ）と、エッジ検出回路１７と、Ｄフリップフロップ回路１８ａ，１８ｂと、エンコーダ１９と、セレクタ２０ａと、時間算出部２１と、リングオシレータ１１ａから出力された高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力するＯＲ回路２３（論理回路）とから構成される。
　Ｄフリップフロップ回路１０とリングオシレータ１１ａの構成および動作は、第１の実施例で説明したとおりである。
　本実施例の高速カウンタ１２ａは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意（Ｈｉｇｈ）の期間中に、リングオシレータ１１ａから出力された高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ１［８：０］を出力する。
　一方、ＯＲ回路２３は、高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）と発振停止信号ＲＯＳＣ＿ＳＴＯＰの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力する。高速カウンタ１２ｂは、高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲが無意（Ｈｉｇｈ）の期間中に、高速クロックＲＯＳＣ＿ＣＬＫ２の立ち上がりをカウントして、８ビットの計数結果ＨＳ＿ＣＮＴ２［８：０］を出力する。
　エッジ検出回路１７とＤフリップフロップ回路１８ａ，１８ｂとエンコーダ１９の動作は、第１の実施例で説明したとおりである。
　本実施例においても、セレクタ２０ａは、Ｄフリップフロップ回路１８ａ，１８ｂによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］のうち、グリッチ（計数エラー）が発生していない方の高速カウンタによって得られた計数結果を真値として選択するが、バッファ回路１３およびインバータ１４を使用しないため、選択の切り替えの境界となる高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値）が第１の実施例と異なる。
　ＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）とタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］との関係を図１１に示す。図１１の例では、セレクタ２０ａは、高速カウンタ１２ａに入力される高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が０°（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０）から１８０°よりも小さい所定の第１の位相値（本実施例では１２３．７５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１１）未満の範囲では計数結果ＬＡＴＣＨ２［８：０］を選択する。
　また、セレクタ２０ａは、高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値（本実施例では３０３．７５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２７）未満の範囲では計数結果ＬＡＴＣＨ１［８：０］を選択し、高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が第２の位相値以上３６０°未満の範囲では計数結果ＬＡＴＣＨ２［８：０］を選択する。
　図１１の例では、図４と同様に、高速カウンタ１２ａ，１２ｂを構成するフリップフロップのクロックの最低Ｌｏｗ幅保持期間（Ｍｉｎ　Ｅｒｒｏｒ）を２５０ｐｓ、ＴＤＣの分解能を５０ｐｓとした前提で境界を決定している。
　第１の実施例と同様に、時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち上がりでセレクタ２０ａから出力された計数結果を取り込み、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する。
　こうして、本実施例では、第１の実施例と同様の効果を得ることができる。
　なお、本実施例においても、時間算出部２１は、高速クロックＲＯＳＣ＿ＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの位相関係によっては、計数結果ＬＡＴＣＨ１［８：０］またはＬＡＴＣＨ２［８：０］の値を１減算してから、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの立ち上がりから発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりまでの時間間隔を算出する必要がある。
　ただし、上記で説明したとおり、本実施例では、セレクタ２０ａの選択の切り替えの境界となる高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値）が第１の実施例と異なるので、計数結果を補正するかどうかの判定も第１の実施例と異なる。
　例えば図１２の例では、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０（ＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図１２の１０３では、高速クロックＲＯＳＣ＿ＣＬＫ１にグリッチが発生している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が０の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算する必要はない。
　図１３の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１１（高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が１２３．７５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１１の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算してから時間間隔を算出する。
　図１４の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６（高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が１８０°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。図１４の１０４では、高速クロックＲＯＳＣ＿ＣＬＫ２にグリッチが発生している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ１［８：０］（ＨＳ＿ＣＮＴ１［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１６の場合は、取り込んだ計数結果ＬＡＴＣＨ１［８：０］を１減算してから時間間隔を算出する。
　図１５の例は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２７（高速クロックＲＯＳＣ＿ＣＬＫ１（ＴＡＰ［１５］）の位相が３０３．７５°）のタイミングで発振停止信号ＲＯＳＣ＿ＳＴＯＰの立ち上がりを受け取った場合を示している。セレクタ２０は、上記の動作により計数結果ＬＡＴＣＨ２［８：０］（ＨＳ＿ＣＮＴ２［８：０］）を選択する。時間算出部２１は、取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮが有意（Ｈｉｇｈ）になった時点でタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２７の場合は、取り込んだ計数結果ＬＡＴＣＨ２［８：０］を１減算してから時間間隔を算出する。
　以上の計数結果の補正の要否を図１１に記述すると、図１６のようになる。第１の実施例と同様に、時間算出部２１は、高速クロックＲＣＬＫ１の位相が第１の位相値以上３６０°未満の範囲のときにセレクタ２０によって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから時間間隔を算出すればよい。
［第３の実施例］
　次に、本発明の第３の実施例について説明する。図１７は本実施例に係る時間計測回路の構成を示す回路図であり、図１、図１０と同一の構成には同一の符号を付してある。本実施例の時間計測回路は、Ｄフリップフロップ回路１０と、リングオシレータ１１ａ（発振回路）と、高速カウンタ１２ａ，１２ｂ（第１、第２のカウンタ）と、バッファ回路１３と、インバータ１４と、エッジ検出回路１７ａと、Ｄフリップフロップ回路１８ａ，１８ｂと、エンコーダ１９と、セレクタ２０と、時間算出部２１ａと、通常時に外部から入力された発振開始信号ＲＯＳＣ＿ＳＴＡＲＴ（第１の開始信号）、発振停止信号ＲＯＳＣ＿ＳＴＯＰ（第１の停止信号）を選択して出力し、テスト実行時に後述するテスト実行部から出力された開始信号ＤＢＧ＿ＳＴＡＲＴ（第２の開始信号）、停止信号ＤＢＧ＿ＳＴＯＰ（第２の停止信号）を選択して出力すると共に、テスト終了時に停止信号ＲＯＳＣ＿ＳＴＯＰｂ（第３の停止信号）を出力する動作設定回路２４とを備えている。
　また、本実施例の時間計測回路は、テスト実行時に、高速クロックＲＣＬＫ１を高速クロックＲＣＬＫ２よりも遅れてマスクし高速クロックＲＣＬＫ２よりも遅れてマスク解除するための停止信号と、高速クロックＲＣＬＫ２を高速クロックＲＣＬＫ１よりも先にマスクし高速クロックＲＣＬＫ１よりも先にマスク解除するための停止信号とを、動作設定回路２４から出力された停止信号ＲＯＳＣ＿ＳＴＯＰａから生成するマスク解除タイミング制御回路２５と、高速クロックＲＣＬＫ１とマスク解除タイミング制御回路２５から出力された停止信号の論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力するＯＲ回路２６と、高速クロックＲＣＬＫ２とマスク解除タイミング制御回路２５から出力された停止信号の論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力するＯＲ回路２７とを備えている。
　バッファ回路１３とインバータ１４とマスク解除タイミング制御回路２５とＯＲ回路２６，２７とは、論理回路２８を構成している。
　本実施例は、図１７に示すように、第１の実施例に対して時間計測回路２１ａからのＳＴＡＲＴ，ＳＴＯＰ信号（ＤＢＧ＿ＳＴＡＲＴ，ＤＢＧ＿ＳＴＯＰ）によりリングオシレータ１１ａを起動できる動作設定回路２４と、高速クロックＲＣＬＫ１，ＲＣＬＫ２のマスク解除タイミングを制御するためのマスク解除タイミング制御回路２５と、ＯＲ回路２６，２７とを追加したものである。
　図１８は、動作設定回路２４の構成を示す回路図である。図１９は、マスク解除タイミング制御回路２５の構成を示す回路図である。図１８に示すように、動作設定回路２４は、セレクタ２４０とセレクタ２４１と、ＡＮＤ回路２４２とから構成される。セレクタ２４０は、時間算出部２１ａから出力された選択指示信号ＲＯＳＣ＿ＳＥＬに応じて発振停止信号ＲＯＳＣ＿ＳＴＯＰと時間算出部２１ａから出力された停止信号ＤＢＧ＿ＳＴＯＰのいずれかを選択し、停止信号ＲＯＳＣ＿ＳＴＯＰａとして出力する。セレクタ２４１は、選択指示信号ＲＯＳＣ＿ＳＥＬに応じて発振開始信号ＲＯＳＣ＿ＳＴＡＲＴと時間算出部２１ａから出力された開始信号ＤＢＧ＿ＳＴＡＲＴのいずれかを選択し、開始信号ＲＯＳＣ＿ＳＴＡＲＴａとして出力する。ＡＮＤ回路２４２は、セレクタ２４０から出力された停止信号ＲＯＳＣ＿ＳＴＯＰａと時間算出部２１ａから出力されたテスト指示信号ＲＯＳＣ＿ＴＥＳＴの否定との論理積の結果を停止信号ＲＯＳＣ＿ＳＴＯＰｂとして出力する。
　本実施例のＤフリップフロップ回路１０は、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴの代わりに、動作設定回路２４から出力された開始信号ＲＯＳＣ＿ＳＴＡＲＴａをクロック入力とし、発振停止信号ＲＯＳＣ＿ＳＴＯＰの代わりに、動作設定回路２４から出力された停止信号ＲＯＳＣ＿ＳＴＯＰｂをリセット入力とする。
　本実施例のリングオシレータ１１ａのＤフリップフロップ回路１１２－１～１１２－１６は、発振停止信号ＲＯＳＣ＿ＳＴＯＰの代わりに、停止信号ＲＯＳＣ＿ＳＴＯＰｂをクロック入力とする。
　本実施例のエッジ検出回路１７ａは、発振停止信号ＲＯＳＣ＿ＳＴＯＰの代わりに、停止信号ＲＯＳＣ＿ＳＴＯＰａを入力とし、この停止信号ＲＯＳＣ＿ＳＴＯＰａと低速クロックＭＣＬＫとテスト指示信号ＲＯＳＣ＿ＴＥＳＴとを基に、 停止信号ＲＯＳＣ＿ＳＴＯＰａの立ち上がり直後の低速クロックＭＣＬＫの立ち下がりで有意（Ｈｉｇｈ）となる取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴと、取り込み許可信号ＨＳ＿ＣＮＴ＿ＬＡＴの立ち下がりで有意（Ｌｏｗ）となる高速カウンタリセット信号ＨＳ＿ＣＮＴ＿ＣＬＲと、発振停止信号ＲＯＳＣ＿ＳＴＯＰａを、低速クロックＭＣＬＫの１／２クロック分遅延させた取り込み許可信号ＨＳ＿ＣＮＴ＿ＥＮとを生成する。
　図２０は本実施例の時間算出部２１ａの構成を示すブロック図である。時間算出部２００は、第１、第２の実施例の時間算出部２１と同じ機能を実現するものである。テスト実行部２０１は、リングオシレータ１１ａの遅延回路（ＮＡＮＤ回路１１０とバッファ回路１１１－１～１１１－１５）のテストを行うものである。
　以下、本実施例の時間計測回路の動作を説明する。図２１は本実施例の時間計測回路のテスト時の動作を説明するタイミングチャートである
　テスト実行時に、テスト実行部２０１は、例えばユーザからの指示により、図２１に示すようにテスト指示信号ＲＯＳＣ＿ＴＥＳＴを有意のＨｉｇｈレベルとし、選択指示信号ＲＯＳＣ＿ＳＥＬをＨｉｇｈレベルとする。
　動作設定回路２４のセレクタ２４０は、選択指示信号ＲＯＳＣ＿ＳＥＬがＨｉｇｈレベルであることにより、発振停止信号ＲＯＳＣ＿ＳＴＯＰとテスト実行部２０１から出力された停止信号ＤＢＧ＿ＳＴＯＰのうち、停止信号ＤＢＧ＿ＳＴＯＰを選択して停止信号ＲＯＳＣ＿ＳＴＯＰａとして出力する。
　動作設定回路２４のセレクタ２４１は、選択指示信号ＲＯＳＣ＿ＳＥＬがＨｉｇｈレベルであることにより、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴとテスト実行部２０１から出力された開始信号ＤＢＧ＿ＳＴＡＲＴのうち、開始信号ＤＢＧ＿ＳＴＡＲＴを選択して開始信号ＲＯＳＣ＿ＳＴＡＲＴａとして出力する。
　動作設定回路２４のＡＮＤ回路２４２は、セレクタ２４０から出力された停止信号ＲＯＳＣ＿ＳＴＯＰａとテスト実行部２０１から出力されたテスト指示信号ＲＯＳＣ＿ＴＥＳＴの否定との論理積の結果を停止信号ＲＯＳＣ＿ＳＴＯＰｂとして出力する。その結果、停止信号ＲＯＳＣ＿ＳＴＯＰｂは、テスト中にテスト指示信号ＲＯＳＣ＿ＴＥＳＴがＨｉｇｈレベルである間は無意（Ｌｏｗ）である。また、停止信号ＲＯＳＣ＿ＳＴＯＰｂは、例えばユーザからの指示によりテスト終了後にテスト指示信号ＲＯＳＣ＿ＴＥＳＴがＬｏｗとなった場合には、停止信号ＤＢＧ＿ＳＴＯＰが立ち上がった時点で有意（Ｈｉｇｈ）となる。
　したがって、Ｄフリップフロップ回路１０は、テスト中の最初の開始信号ＲＯＳＣ＿ＳＴＡＲＴａ（ＤＢＧ＿ＳＴＡＲＴ）の立ち上がりで発振許可信号ＴＤＣ＿ＥＮを有意（Ｈｉｇｈ）とし、停止信号ＲＯＳＣ＿ＳＴＯＰｂの立ち上がりで発振許可信号ＴＤＣ＿ＥＮを無意（Ｌｏｗ）とするので、この発振許可信号ＴＤＣ＿ＥＮが有意（Ｈｉｇｈ）の期間中はリングオシレータ１１ａがフリーランで動作することになる。
　なお、通常時にテスト指示信号ＲＯＳＣ＿ＴＥＳＴがＬｏｗとなり、発振停止信号ＲＯＳＣ＿ＳＴＯＰが入力されたときには、停止信号ＲＯＳＣ＿ＳＴＯＰｂとして、発振停止信号ＲＯＳＣ＿ＳＴＯＰが出力される。
　テスト実行時に、テスト実行部２０１は、低速クロックＭＣＬＫに同期して停止信号ＤＢＧ＿ＳＴＯＰを定期的に発行するが、停止信号ＤＢＧ＿ＳＴＯＰがＨｉｇｈレベルになってもリングオシレータ１１ａが停止することはない。
　そして、テスト実行部２０１は、停止信号ＤＢＧ＿ＳＴＯＰの立ち上がりでエンコーダ１９から出力された５ビットのタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を取得し、このタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値に基づいて、Ｄフリップフロップ回路１８ａ，１８ｂによってラッチされた８ビットの計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得する。
　リングオシレータ１１ａは周波数が固定されておらず、低速クロックＭＣＬＫとは同期していないため、テスト実行部２０１が定期的にタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］を取得したとしても得られる値はランダムに変化する。
　テスト実行部２０１は、このタイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値に基づいて、高速クロックＲＣＬＫ１の位相が第１の位相値（１０１．２５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が９）の直前の値（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が８）のときに計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得して比較する。また、テスト実行部２０１は、高速クロックＲＣＬＫ１の位相が第１の位相値のときに計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得して比較してもよい。また、テスト実行部２０１は、高速クロックＲＣＬＫ１の位相が第１の位相値の直後の値（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が１０）のときに計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得して比較してもよい。図２１では、これらのタイミングをＰｈａｓｅ１で表している。
　また、テスト実行部２０１は、高速クロックＲＣＬＫ１の位相が第２の位相値（２８１．２５°、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２５）の直前の値（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２４）のときに計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得して比較する。また、テスト実行部２０１は、高速クロックＲＣＬＫ１の位相が第２の位相値のときに計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得して比較してもよい。また、テスト実行部２０１は、高速クロックＲＣＬＫ１の位相が第２の位相値の直後の値（タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２６）のときに計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］を取得して比較してもよい。図２１では、これらのタイミングをＰｈａｓｅ２で表している。
　これらＰｈａｓｅ１，Ｐｈａｓｅ２のタイミングのときは計数結果ＬＡＴＣＨ１［８：０］，ＬＡＴＣＨ２［８：０］の値が共に高速カウンタ１２ａ，１２ｂでＬｏｗ幅違反とはならないカウント値になっているはずなので、テスト実行部２０１は、Ｐｈａｓｅ１のタイミングで取得した計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とを比較し、同様にＰｈａｓｅ２のタイミングで取得した計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とを比較する。
　そして、テスト実行部２０１は、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とが一致している場合には、リングオシレータ１１ａの遅延回路（ＮＡＮＤ回路１１０とバッファ回路１１１－１～１１１－１５）が正常と判定し、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とが不一致の場合には、遅延回路が故障していると判定する。判定結果の出力方法としては、例えば判定結果を知らせる内容を表示したり、判定結果を知らせる情報を外部に送信したりする等の方法がある。
　なお、高速クロックＲＣＬＫ１，ＲＣＬＫ２と発振停止信号ＲＯＳＣ＿ＳＴＯＰの位相関係は非同期なので、本実施例のようなテストを行う場合は、発振停止信号ＲＯＳＣ＿ＳＴＯＰによるマスク解除のタイミングをマスク解除タイミング制御回路２５によって制御する必要がある。
　図１９に示したように、マスク解除タイミング制御回路２５は、ＡＮＤ回路２５０と、ＡＮＤ回路２５１と、Ｄフリップフロップ回路２５２と、Ｄフリップフロップ回路２５３Ｄフリップフロップ回路２５４とから構成される。ＡＮＤ回路２５０は、バッファ回路１３から出力された高速クロックＲＣＬＫ１と時間算出部２１ａから出力されたテスト指示信号ＲＯＳＣ＿ＴＥＳＴの論理積の結果を出力する。ＡＮＤ回路２５１は、インバータ１４から出力された高速クロックＲＣＬＫ２とテスト指示信号ＲＯＳＣ＿ＴＥＳＴの論理積の結果を出力する。Ｄフリップフロップ回路２５２は、動作設定回路２４から出力された停止信号ＲＯＳＣ＿ＳＴＯＰａをＤ入力とし、ＡＮＤ回路２５１の出力をクロック入力とする。Ｄフリップフロップ回路２５３は、Ｄフリップフロップ回路２５２の出力ＳＴＯＰ＿ＲＣＬＫ２＿Ｄ１をＤ入力とし、停止信号ＲＯＳＣ＿ＳＴＯＰａをクロック入力とする。Ｄフリップフロップ回路２５４は、Ｄフリップフロップ回路２５３の出力ＳＴＯＰ＿ＲＣＬＫ２＿Ｄ２をＤ入力とし、ＡＮＤ回路２５０の出力をクロック入力とする。
　ＯＲ回路２６は、高速クロックＲＣＬＫ１とマスク解除タイミング制御回路２５のＤフリップフロップ回路２５４の出力ＳＴＯＰ＿ＲＣＬＫ１＿Ｄ３（第４の停止信号）と停止信号ＲＯＳＣ＿ＳＴＯＰａの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力する。
　ＯＲ回路２７は、高速クロックＲＣＬＫ２とマスク解除タイミング制御回路２５のＤフリップフロップ回路２５３の出力ＳＴＯＰ＿ＲＣＬＫ２＿Ｄ２（第５の停止信号）と停止信号ＲＯＳＣ＿ＳＴＯＰａの論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力する。
　図２２はマスク解除タイミング制御回路２５の動作を説明するタイミングチャートである。なお、図２２は、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２４または２５の場合を示している。第１～第３の実施例のリングオシレータ１１ａとバッファ回路１３とインバータ１４とは、発振許可信号ＴＤＣ＿ＥＮが有意（Ｈｉｇｈ）となったときに、高速クロックＲＣＬＫ２の立ち上がり→高速クロックＲＣＬＫ１の立ち上がり→高速クロックＲＣＬＫ２の立ち上がり→高速クロックＲＣＬＫ１の立ち上がり、というように高速クロックＲＣＬＫ２，ＲＣＬＫ１を交互に立ち上げる動作を行う。
　このため、図２２の１０５で示すように、動作開始時に、高速カウンタ１２ｂ（ＨＳ＿ＣＮＴ２［８：０］）、高速カウンタ１２ａ（ＨＳ＿ＣＮＴ１［８：０］を）の順番でカウントアップが開始される。したがって、マスク解除時も図２２のタイミングチャートのように、高速クロックＲＣＬＫ２の立ち上がり→高速クロックＲＣＬＫ１の立ち上がり→高速クロックＲＣＬＫ２の立ち上がり→高速クロックＲＣＬＫ１の立ち上がり、という順番となるようにマスク解除のタイミングを制御する。
　図２２のＳＴＯＰ＿ＲＣＬＫ２＿Ｄ１はＤフリップフロップ回路２５２の出力を示し、ＳＴＯＰ＿ＲＣＬＫ２＿Ｄ２はＤフリップフロップ回路２５３の出力を示し、ＳＴＯＰ＿ＲＣＬＫ１＿Ｄ３はＤフリップフロップ回路２５４の出力を示している。Ｄフリップフロップ回路２５３の出力ＳＴＯＰ＿ＲＣＬＫ２＿Ｄ２は、ＯＲ回路２７において高速クロックＲＣＬＫ２のマスクに使用される。また、Ｄフリップフロップ回路２５４の出力ＳＴＯＰ＿ＲＣＬＫ１＿Ｄ３は、ＯＲ回路２６において高速クロックＲＣＬＫ１のマスクに使用される。
　このように、Ｄフリップフロップ回路２５４の出力ＳＴＯＰ＿ＲＣＬＫ１＿Ｄ３よりもＤフリップフロップ回路２５３の出力ＳＴＯＰ＿ＲＣＬＫ２＿Ｄ２が先に立ち下がり、高速クロックＲＣＬＫ１よりも高速クロックＲＣＬＫ２が先にマスク解除されるので、図２２の１０６で示すように、マスク解除時においても、高速カウンタ１２ｂ（ＨＳ＿ＣＮＴ２［８：０］）、高速カウンタ１２ａ（ＨＳ＿ＣＮＴ１［８：０］を）の順番でカウントアップが再開される。
　本実施例では、上記のとおりＰｈａｓｅ１，Ｐｈａｓｅ２のタイミングで計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とを比較するが、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が２４、２５または２６の場合（高速クロックＲＣＬＫ１の位相が第２の位相値の直前の値、第２の位相値または第２の位相値の直後の値の場合）、リングオシレータ１１ａの遅延回路に故障がなければ、図２２の１０７の所で示すように、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］は必ず一致する。
　一方、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が８、９または１０の場合（高速クロックＲＣＬＫ１の位相が第１の位相値の直前の値、第１の位相値または第１の位相値の直後の値の場合）、図２３に示すように、高速クロックＲＯＳＣ＿ＣＬＫ２の方がＲＯＳＣ＿ＣＬＫ１よりも１回多く立ち上がるため、図２３の１０８の所で示すように、計数結果ＬＡＴＣＨ１［８：０］に対してＬＡＴＣＨ２［８：０］の方がカウント値が１大きくなる。
　そこで、タイミング信号ＨＳ＿ＰＨＡＳＥ［４：０］の値が８、９または１０の場合には、テスト実行部２０１は、計数結果ＬＡＴＣＨ２［８：０］を１減算した上で、計数結果ＬＡＴＣＨ１［８：０］と減算後のＬＡＴＣＨ２［８：０］とを比較し、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とが一致している場合には、リングオシレータ１１ａの遅延回路が正常と判定し、計数結果ＬＡＴＣＨ１［８：０］とＬＡＴＣＨ２［８：０］とが不一致の場合には、遅延回路が故障していると判定する。
　通常時の動作は第１の実施例と同様である。上記のとおり、テスト実行時にはテスト指示信号ＲＯＳＣ＿ＴＥＳＴがＨｉｇｈレベルとなるので、マスク解除タイミング制御回路２５のＡＮＤ回路２５０，２５１によりマスク解除タイミング制御回路２５の動作が有効となる。一方、通常時にはテスト指示信号ＲＯＳＣ＿ＴＥＳＴがＬｏｗレベルとなるので、マスク解除タイミング制御回路２５の動作が無効（ＡＮＤ回路２５０，２５１の出力が常にＬｏｗレベル）となる。
　通常時には、ＯＲ回路２６は、第１の実施例のＯＲ回路１５と同様に、バッファ回路１３から出力された高速クロックＲＣＬＫ１と停止信号ＲＯＳＣ＿ＳＴＯＰａ（ＲＯＳＣ＿ＳＴＯＰ）の論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ１として出力する。ＯＲ回路２７は、ＯＲ回路１６と同様に、インバータ１４から出力された高速クロックＲＣＬＫ２と停止信号ＲＯＳＣ＿ＳＴＯＰａ（ＲＯＳＣ＿ＳＴＯＰ）の論理和の結果を高速クロックＲＯＳＣ＿ＣＬＫ２として出力する。
　本実施例の自己テスト機能を用いることで、ＩＣ出荷検査用テスターとして、発振開始信号ＲＯＳＣ＿ＳＴＡＲＴと発振停止信号ＲＯＳＣ＿ＳＴＯＰ間を数十ｐｓの分解能で制御可能なテスターを選択する必要が無くなり、外部から発振開始信号ＲＯＳＣ＿ＳＴＡＲＴと発振停止信号ＲＯＳＣ＿ＳＴＯＰとを入力せずにテストが可能なので、時間計測回路を搭載したＩＣのテスト時間も短縮できる。その結果、本実施例では、ＩＣのコスト削減に貢献できる。
　第１～第３の実施例で説明した時間計測回路の時間算出部２１，２１ａは、ＣＰＵ（Central Processing Unit）、記憶装置及びインタフェースを備えたコンピュータと、これらのハードウェア資源を制御するプログラムによって実現することができる。このコンピュータの構成例を図２４に示す。コンピュータは、ＣＰＵ３００と、記憶装置３０１と、インターフェース装置（以下、Ｉ／Ｆと略する）３０２とを備えている。Ｉ／Ｆ３０２には、セレクタ２０とエッジ検出回路１７，１７ａとＤフリップフロップ回路１８ａ，１８ｂとエンコーダ１９と動作設定回路２４とマスク解除タイミング制御回路２５とが接続される。このようなコンピュータにおいて、本発明を実現させるためのプログラムは記憶装置３０１に格納される。ＣＰＵ３００は、記憶装置３０１に格納されたプログラムに従って第１～第３の実施例で説明した処理を実行する。
　本発明は、ｐｓｅｃオーダーの時間を計測する技術に適用することができる。
　１０，１８ａ，１８ｂ，１１２－１～１１２－１６，２５２～２５４…Ｄフリップフロップ回路，１１ａ…リングオシレータ、１２ａ，１２ｂ…高速カウンタ、１３，１１１－１～１１１－１５…バッファ回路、１４…インバータ、１５，１６，２３２６，２７…ＯＲ回路、１７，１７ａ…エッジ検出回路、１９…エンコーダ、２０，２０ａ，２４０，２４１…セレクタ、２１，２１ａ，２００…時間算出部、２２，２８…論理回路、２４…動作設定回路、２５…マスク解除タイミング制御回路、１１０…ＮＡＮＤ回路、２０１…テスト実行部、２４２，２５０，２５１…ＡＮＤ回路。

Claims (14)

  1. 　外部からの開始信号の入力のタイミングで有意となり、外部からの停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、
    　前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、
    　前記第１のクロックと、前記第１のクロックを反転させた第２のクロックとをそれぞれ前記停止信号でマスクするように構成された論理回路と、
    　前記停止信号でマスクされた第１のクロックを数えるように構成された第１のカウンタと、
    　前記停止信号でマスクされた第２のクロックを数えるように構成された第２のカウンタと、
    　前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するように構成されたセレクタと、
    　前記停止信号の入力後に前記セレクタによって選択された計数結果を基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備える時間計測回路。
  2. 　請求項１記載の時間計測回路において、
    　前記セレクタは、前記第１のクロックの位相が０°から１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とする時間計測回路。
  3. 　請求項１または２記載の時間計測回路において、
    　前記論理回路は、
    　前記発振回路から出力された第１のクロックを入力とするバッファ回路と、
    　前記発振回路から出力された第１のクロックを反転させた前記第２のクロックを生成するように構成されたインバータと、
    　前記バッファ回路から出力された第１のクロックを前記停止信号でＯＲマスクするように構成された第１のＯＲ回路と、
    　前記インバータから出力された第２のクロックを前記停止信号でＯＲマスクするように構成された第２のＯＲ回路とから構成されることを特徴とする時間計測回路。
  4. 　外部からの開始信号の入力のタイミングで有意となり、外部からの停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、
    　前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、
    　前記第１のクロックを前記停止信号でマスクした第２のクロックを生成するように構成された論理回路と、
    　前記第１のクロックを数えるように構成された第１のカウンタと、
    　前記第２のクロックを数えるように構成された第２のカウンタと、
    　前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するように構成されたセレクタと、
    　前記停止信号の入力後に前記セレクタによって選択された計数結果を基に前記開始信号の入力から前記停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備える時間計測回路。
  5. 　請求項４記載の時間計測回路において、
    　前記セレクタは、前記第１のクロックの位相が０°から１８０°よりも小さい所定の第１の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上３６０°未満の範囲では前記第２のカウンタの計数結果を選択することを特徴とする時間計測回路。
  6. 　請求項４または５記載の時間計測回路において、
    　前記論理回路は、前記発振回路から出力された第１のクロックを前記停止信号でＯＲマスクした前記第２のクロックを生成するように構成されたＯＲ回路から構成されることを特徴とする時間計測回路。
  7. 　時間計測回路のテストを行うように構成されたテスト実行部と、
    　通常時に外部から入力された第１の開始信号、第１の停止信号を選択して出力し、テスト実行時に前記テスト実行部から出力された第２の開始信号、第２の停止信号を選択して出力すると共に、テスト終了時に第３の停止信号を出力するように構成された動作設定回路と、
    　前記第１の開始信号または前記第２の開始信号の入力のタイミングで有意となり、前記第１の停止信号または前記第３の停止信号の入力のタイミングで無意となる発振許可信号を出力するように構成されたフリップフロップ回路と、
    　前記発振許可信号が有意の期間中に第１のクロックを生成するように構成された発振回路と、
    　前記第１のクロックと、前記第１のクロックを反転させた第２のクロックとをそれぞれ前記第１の停止信号または前記第２の停止信号でマスクするように構成された論理回路と、
    　前記第１の停止信号または前記第２の停止信号でマスクされた第１のクロックを数えるように構成された第１のカウンタと、
    　前記第１の停止信号または前記第２の停止信号でマスクされた第２のクロックを数えるように構成された第２のカウンタと、
    　前記第１、第２のカウンタの計数結果のうち、受付不可能な時間幅のクロック入力が発生していない方のカウンタによって得られた計数結果を選択するように構成されたセレクタと、
    　通常時に前記第１の停止信号の入力後に前記セレクタによって選択された計数結果を基に前記第１の開始信号の入力から前記第１の停止信号の入力までの時間間隔を算出するように構成された時間算出部とを備え、
    　前記テスト実行部は、テスト実行時に前記第１、第２のカウンタの計数結果を比較することにより、前記発振回路のテストを行うことを特徴とする時間計測回路。
  8. 　請求項７記載の時間計測回路において、
    　前記セレクタは、前記第１のクロックの位相が０°から１８０°よりも小さい所定の第１の位相値未満の範囲では前記第１のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第１の位相値から１８０°以上で３６０°よりも小さい所定の第２の位相値未満の範囲では前記第２のカウンタの計数結果を選択し、前記第１のクロックの位相が前記第２の位相値以上３６０°未満の範囲では前記第１のカウンタの計数結果を選択することを特徴とする時間計測回路。
  9. 　請求項８記載の時間計測回路において、
    　前記テスト実行部は、前記第１のクロックの位相が前記第１の位相値の直前の値のとき、前記第１の位相値のとき、または前記第１の位相値の直後の値のときの前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを取得して比較し、さらに前記第１のクロックの位相が前記第２の位相値の直前の値のとき、前記第２の位相値のとき、または前記第２の位相値の直後の値のときの前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを取得して比較することを特徴とする時間計測回路。
  10. 　請求項９記載の時間計測回路において、
    　前記テスト実行部は、取得した前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とが一致している場合に、前記発振回路が正常と判定し、前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とが不一致の場合に、前記発振回路が故障していると判定することを特徴とする時間計測回路。
  11. 　請求項９または１０記載の時間計測回路において、
    　前記テスト実行部は、前記第１のクロックの位相が前記第１の位相値の直前の値のとき、前記第１の位相値のとき、または前記第１の位相値の直後の値のときの前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを取得した場合に、取得した第２のカウンタの計数結果を１減算した上で、前記第１のカウンタの計数結果と前記第２のカウンタの計数結果とを比較することを特徴とする時間計測回路。
  12. 　請求項７乃至１１のいずれか１項に記載の時間計測回路において、
    　前記論理回路は、
    　前記発振回路から出力された第１のクロックを入力とするバッファ回路と、
    　前記発振回路から出力された第１のクロックを反転させた前記第２のクロックを生成するように構成されたインバータと、
    　テスト実行時に、前記第１のクロックを前記第２のクロックよりも遅れてマスクし前記第２のクロックよりも遅れてマスク解除するための第４の停止信号と、前記第２のクロックを前記第１のクロックよりも先にマスクし前記第１のクロックよりも先にマスク解除するための第５の停止信号とを、前記第２の停止信号から生成するように構成されたマスク解除タイミング制御回路と、
    　前記バッファ回路から出力された第１のクロックを前記第１の停止信号または前記第４の停止信号でＯＲマスクするように構成された第１のＯＲ回路と、
    　前記インバータから出力された第２のクロックを前記第１の停止信号または前記第５の停止信号でＯＲマスクするように構成された第２のＯＲ回路とを備え、
    　前記発振回路と前記バッファ回路と前記インバータとは、前記発振許可信号が有意になったときに、前記第１のクロックよりも前記第２のクロックが先に有意になるように動作することを特徴とする時間計測回路。
  13. 　請求項２、５、８のいずれか１項に記載の時間計測回路において、
    　前記時間算出部は、前記第１のクロックの位相が前記第１の位相値以上３６０°未満の範囲のときに前記セレクタによって選択された計数結果を取り込んだ場合に、この計数結果を１減算してから前記時間間隔を算出することを特徴とする時間計測回路。
  14. 　請求項１～１３のいずれか１項に記載の時間計測回路において、
    　前記発振回路の出力の位相値を示す信号を出力するエンコーダをさらに備え、
    　前記セレクタは、前記エンコーダから出力された信号に基づいて、前記第１、第２のカウンタの計数結果のうちいずれかを選択することを特徴とする時間計測回路。
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