TW201547207A

TW201547207A - 鎖相迴路狀態偵測電路與方法

Info

Publication number: TW201547207A
Application number: TW103120399A
Authority: TW
Inventors: Chao-Wen Tzeng; Ying-Yen Chen; Jih-Nung Lee
Original assignee: Realtek Semiconductor Corp
Priority date: 2014-06-13
Filing date: 2014-06-13
Publication date: 2015-12-16
Also published as: US9157957B1; TWI533615B

Abstract

本發明揭露一種鎖相迴路狀態偵測電路與鎖相迴路狀態偵測方法，用來偵測一晶片內之一鎖相迴路所產生之一時脈以判斷該鎖相迴路之狀態。鎖相迴路狀態偵測電路包含：一計數器，用來依據一控制訊號計數該時脈之週期數以產生一計數值；一狀態分析電路，耦接該計數器，用來依據該控制訊號分析該計數值以產生一分析結果；以及一狀態暫存電路，耦接該狀態分析電路，用來暫存該分析結果；其中該狀態暫存電路耦接該晶片之一掃描鏈，並且該分析結果透過該掃描鏈傳送。

Description

鎖相迴路狀態偵測電路與方法

本發明是關於晶片的測試電路與方法，尤其是關於用於測試晶片內部之鎖相迴路的測試電路與方法。

一般而言晶片在販售之前會經過一連串的測試，以確保晶片的品質，而且當晶片內部的時脈速度關係到晶片是否能正常運作時，全速測試（at-speed test）就成為相當重要的測試項目之一。而往往由於測試機台所能提供的測試時脈速度有限，因此採用晶片內部既有的鎖相迴路（phase-locked loop, PLL）來產生高速的時脈來進行全速測試便被廣泛地應用。如此一來，鎖相迴路所產生的時脈的品質與狀態就關係到晶片在全速測試下的良率。換句話說，當晶片無法通過全速測試時，有可能是晶片本身有瑕疵，或者有可能是測試時脈本身有問題，例如鎖相迴路所產生的時脈抖動量（jitter）過大，或是時脈的頻率與預期不符（例如鎖相迴路的設定錯誤或是控制鎖相迴路的控制訊號受到全速測試的測試內容影響所導致）。另外由於鎖相迴路在晶片正常運作下扮演著提供整個晶片工作時脈的重要工作，若鎖相迴路異常將導致晶片無法預期的錯誤。

為了驗證鎖相迴路所產生的時脈是否正確，習知技術提供了一些方法。請參閱圖7，其係揭露於美國專利號US 7,168,020之測試電路的電路圖。測試電路包含正反器201、正反器202以及互斥或閘（XOR gate）203。正反器210接收鎖相迴路時脈PLL_CLK及取樣時脈EXT_CLK。取樣時脈EXT_CLK的頻率是鎖相迴路時脈PLL_CLK的頻率的2倍，如此一來在鎖相迴路時脈PLL_CLK的一個週期內正反器201會被觸發2次。因此正反器201的輸出訊號SAMP的頻率實際上與鎖相迴路時脈PLL_CLK的頻率相同。正反器202接收正反器201的輸出訊號SAMP以及取樣時脈EXT_CLK，而產生輸出訊號SAMP_D1。輸出訊號SAMP_D1與輸出訊號SAMP具有相同的頻率，但延遲一個取樣時脈EXT_CLK的週期（亦即鎖相迴路時脈PLL_CLK的二分之一週期），所以事實上輸出訊號SAMP_D1與輸出訊號SAMP具有180度的相位差。也就是說，當鎖相迴路在正常操作的情況下（即鎖相迴路時脈PLL_CLK有振盪，且週期規律），互斥或閘203的輸出FAIL為高準位；當鎖相迴路不正常操作時（即鎖相迴路時脈PLL_CLK無振盪，或週期不規律），很可能使得輸出訊號SAMP及輸出訊號SAMP_D1同時為高準位或低準位，此時互斥或閘203的輸出FAIL為低準位以指示鎖相迴路不正常。此測試電路雖能測得目前的鎖相迴路是否異常，但無法得知鎖相迴路時脈的品質以及是否因為鎖相迴路的設定錯誤才導致異常。此外，為了要準確地取樣鎖相迴路時脈PLL_CLK，必須精準控制取樣時脈EXT_CLK稍微領先鎖相迴路時脈PLL_CLK，如此的限制增加了實際操作的困難度。另外，美國專利號US 8,040,995提出另一種測試方法，其揭露了一種量測鎖相迴路時脈抖動的電路，量測電路包含一個振盪器，用來產生一個頻率為鎖相迴路時脈的數倍的振盪訊號，並且利用一個計數器在計數區間內（為鎖相迴路時脈週期的整數倍）計數振盪訊號的週期個數，然後分析計數結果來得知鎖相迴路時脈的抖動情形。此電路的缺點是該振盪器容易受到製程、電壓及溫度等影響而導致振盪訊號不穩定，因此當製程、電壓或溫度發生變化時，量測的結果就會不準確。也就是說此電路無法量測溫度變化對鎖相迴路造成的影響，因為溫度變化時參考時脈（也就是振盪訊號）受影響的程度較鎖相迴路時脈受影響的程度來的大。

鑑於先前技術之不足，本發明之一目的在於提供一種鎖相迴路狀態偵測電路與一種鎖相迴路狀態偵測方法，以判斷晶片在進行測試時其鎖相迴路的狀態。

本發明揭露了一種鎖相迴路狀態偵測電路，用來偵測一晶片內之一鎖相迴路所產生之一時脈以判斷該鎖相迴路之狀態，包含：一計數器，用來依據一控制訊號計數該時脈之週期數以產生一計數值；一狀態分析電路，耦接該計數器，用來依據該控制訊號分析該計數值以產生一分析結果；以及一狀態暫存電路，耦接該狀態分析電路，用來暫存該分析結果；其中該狀態暫存電路耦接該晶片之一掃描鏈，並且該分析結果透過該掃描鏈傳送。

本發明另揭露了一種鎖相迴路狀態偵測方法，用來偵測一晶片內之一鎖相迴路所產生之一時脈以判斷該鎖相迴路之狀態，包含：依據一控制訊號計數該時脈之週期數以產生一計數值；依據該控制訊號分析該計數值以產生一分析結果；以及利用一狀態暫存電路暫存該分析結果；其中該狀態暫存電路耦接該晶片之一掃描鏈，並且該分析結果透過該掃描鏈傳送。

本發明之鎖相迴路狀態偵測電路與鎖相迴路狀態偵測方法能夠在晶片進行全速測試時偵測鎖相迴路的時脈是否異常，以確認晶片無法通過測試的主要原因是否來自鎖相迴路。本發明之偵測電路與偵測方法不只能偵測出鎖相迴路是否異常，亦能得知鎖相迴路時脈的平均抖動量。此外，本發明的偵測電路與偵測方法不受製程、電壓及溫度等環境因素的影響，因此可以提供相對穩定的偵測結果。再者，本發明除了可以應用於晶片的全速測試之外，還可以應用於晶片的功能測試。

有關本發明的特徵、實作與功效，茲配合圖式作較佳實施例詳細說明如下。

以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。

本發明之揭露內容包含鎖相迴路狀態偵測電路與方法，能夠得知鎖相迴路的狀態是否異常以及得知鎖相迴路時脈的平均抖動量。該裝置與方法可應用於晶片的全速測試以及功能測試，在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書之揭露內容來選擇等效之元件或步驟來實現本發明，亦即本發明之實施並不限於後敘之實施例。由於本發明之鎖相迴路狀態偵測電路所包含之部分元件單獨而言可能為已知元件，因此在不影響該裝置發明之充分揭露及可實施性的前提下，以下說明對於已知元件的細節將予以節略。此外，本發明之鎖相迴路狀態偵測方法可以是軟體及/或韌體之形式，並且可藉由本發明之鎖相迴路狀態偵測電路或其等效裝置來執行，在不影響該方法發明之充分揭露及可實施性的前提下，以下方法發明之說明將著重於步驟內容而非硬體。

請參閱圖1，其係本發明鎖相迴路狀態偵測電路之一實施例的功能方塊圖。鎖相迴路狀態偵測電路100位於晶片內部，包含計數器110、狀態分析電路120以及狀態暫存電路130。本發明的鎖相迴路狀態偵測電路100可以使用於晶片的全速測試與功能測試（function test），目的在於判斷測試的過程中晶片的鎖相迴路是否正常運作。模式控制訊號scan_mode控制鎖相迴路狀態偵測電路100於全速測試與功能測試之間切換。當電路啟動或是測試開始時，可以利用重置訊號sd_rtsn來重新啟動鎖相迴路狀態偵測電路100，使鎖相迴路狀態偵測電路100回覆到初始狀態，以確保測試的準確性。測試時脈sd_clk由測試機台提供，測試資料依據此時脈送入晶片的掃描鏈中（scan chain）中。測試控制訊號test_ctrl同樣由測試機台提供，而且不同的測試資料搭配不同的測試控制訊號test_ctrl。鎖相迴路狀態偵測電路100依據測試控制訊號test_ctrl的準位動作，當測試控制訊號test_ctrl為某一準位時（例如高準位），計數器110計數鎖相迴路時脈pll_clk的週期數（cycle count），並且產生一個計數值count；當測試控制訊號test_ctrl為另一個準位時（例如低準位），狀態分析電路120依據計數器110所產生的當前計數值以及先前計數值，來計算得到一個計數差值j_avg，該計數差值j_avg與鎖相迴路時脈pll_clk的抖動量有關，並且狀態分析電路120再依據計數差值j_avg及一標準值產生狀態碼code由狀態暫存電路130儲存。狀態碼code指示鎖相迴路時脈pll_clk是否異常（例如抖動量過大、週期變化過大或是甚至無訊號）。狀態暫存電路130與晶片中的掃描鏈（未繪示）串接，屬於掃描鏈的一部分。狀態暫存電路130可以由正反器（flip flop, FF）實作，其上下各耦接掃描鏈中的其他正反器。掃描練輸入訊號scan_in為狀態暫存電路130的前一個正反器的輸出訊號，而掃描練輸出訊號scan_out為狀態暫存電路130的後一個正反器的輸入訊號。因此鎖相迴路狀態偵測電路100最終所得的狀態碼code將隨著掃描鏈中的資料一起輸出。最後，測試模式訊號test_mode則是用來控制鎖相迴路狀態偵測電路100進行自我測試，或是監控鎖相迴路的狀態，例如當測試模式訊號test_mode為高準位時，鎖相迴路狀態偵測電路100利用測試時脈sd_clk來進行自我測試，當測試模式訊號test_mode為低準位時，鎖相迴路狀態偵測電路100則依據測試控制訊號test_ctrl測試鎖相迴路時脈pll_clk是否異常。

請參閱圖2，其係本發明之鎖相迴路狀態偵測電路之一實施例的訊號時序圖。當測試控制訊號test_ctrl為高準位時鎖相迴路狀態偵測電路100處於移位模式（shift mode），而當測試控制訊號test_ctrl為低準位時鎖相迴路狀態偵測電路100處於擷取模式（capture mode）。掃描時脈scan_clk為實際接到掃描鏈的時脈。在移位模式時，掃描時脈scan_clk等於測試時脈sd_clk。移位模式係表示測試資料依據掃描時脈scan_clk（即測試時脈sd_clk）依序傳入掃描鏈的各個正反器，因此移位模式的時間必須足夠使測試資料傳完整個掃描鏈。舉例來說，如果測試時脈sd_clk的週期為50ns，掃描鏈的長度為200（亦即包含200個正反器），則移位模式的時間必須至少為50ns×200=10000ns。測試機台會隨著不同的測試資料提供不同的測試控制訊號test_ctrl。移位模式結束表示測試資料已傳送至整個掃描鏈。之後在擷取模式下可以由掃描鏈中擷取資料並分析，以判斷晶片的功能是否正常。當鎖相迴路狀態偵測電路100從移位模式切換到擷取模式時，掃描時脈scan_clk將從測試時脈sd_clk切換到鎖相迴路時脈pll_clk，然而切換的過程中需要一段準備時間以避免時序（timing）出錯。在準備時間內掃描時脈scan_clk保持在低準位。準備時間結束後，掃描時脈scan_clk即等於鎖相迴路時脈pll_clk。本發明即是利用測試控制訊號test_ctrl具有不同模式的特性來控制計數器110及狀態分析電路120之動作時間，以達到本發明偵測鎖相迴路狀態的目的。

在移位模式下，計數器110計數鎖相迴路時脈pll_clk的週期數而產生計數值。例如圖中鎖相迴路時脈pll_clk在移位模式共出現10個週期（cycle），則移位模式結束後，計數器110輸出數值為10的計數值count給狀態分析電路120。狀態分析電路120計算當前的計數值（count_cur）與前一個計數值（count_pre）的絕對差值，此絕對差值即為計數差值j_avg（=|count_crr-count_pre|）。計數差值j_avg可以代表鎖相迴路時脈pll_clk的穩定程度。如果計數差值j_avg的值接近0，表示鎖相迴路時脈pll_clk在同樣的時間長度內（移位模式的時間）具有相同的週期數，亦即鎖相迴路時脈pll_clk相當穩定；然而如果計數差值j_avg的值過大，則可能由以下原因所造成：（1）鎖相迴路時脈pll_clk的抖動過大，導致即使在相同的統計時間內計數值count亦不相同；（2）晶片內的鎖相迴路設定錯誤，例如鎖相迴路單純設定錯誤，使鎖相迴路時脈pll_clk的週期不如預期；或是（3）鎖相迴路的控制訊號受到測試資料的影響而出現錯誤，例如誤將控制鎖相迴路的正反器串接至掃描鏈，而因為測試資料不斷地在掃描練中位移（shifting），使鎖相迴路的設定值一直變化，造成鎖相迴路時脈pll_clk的週期混亂，或甚至根本無法產生訊號。狀態分析電路120除了計算得到計數差值j_avg之外，還依據計數差值j_avg與一預設值產生狀態碼code。更明確地說，可以將計數差值j_avg除以當前的計數值（count_cur），來得到一個指示鎖相迴路時脈pll_clk的變化程度的變化值PLL_jitter，再依據PLL_jitter與預設值（例如10%）的大小關係得出狀態碼code。下表為狀態碼code與變化值PLL_jitter的對應關係的其中一種實施例。狀態碼code為00代表鎖相迴路時脈pll_clk的訊號良好，狀態碼code為10代表鎖相迴路時脈pll_clk的抖動過大或是週期錯亂，狀態碼code為11則代表其他的錯誤情形，例如計數值count為0（鎖相迴路沒輸出或暫時沒動作）。

由上述可知，變化值PLL_jitter可以用來表示鎖相迴路時脈pll_clk的平均抖動量。承先前的例子，移位模式的時間為10000ns，而如果鎖相迴路時脈pll_clk的週期為8ns，則計數值count為10000/8=1250。假設前一次的計數值count為1240，則鎖相迴路時脈pll_clk的平均抖動量為(1250-1240)/1250×100%=0.8%或是(1250-1240)×8ns/1250=0.064ns。而鎖相迴路狀態偵測電路100的解析度（resolution）為鎖相迴路時脈pll_clk的週期除以測試時脈sd_clk的週期與掃描鏈長度的乘積，即計數值count的倒數。在本例中解析度等於1/1250×100%=0.08%，代表鎖相迴路狀態偵測電路100所能測得的最小抖動量為0.08%。因此在移位模式下所能得到的計數值count愈高，代表本發明的鎖相迴路狀態偵測電路100的精確度（accuracy）愈高。

之後狀態碼code由狀態分析電路120輸出至狀態暫存電路130儲存。請參閱圖3，其係本發明狀態暫存電路130之一實施例的示意圖。狀態暫存電路130包含多工器310、多工器320、正反器330及正反器340。多工器310接收掃描練輸入訊號scan_in（即與狀態暫存電路130串接之前一正反器的輸出訊號）及code[0:0]（即狀態碼code的第0位元的訊號），多工器310的輸出耦接至正反器330。多工器320接收正反器330的輸出以及code[1:1]（即狀態碼code的第1位元的訊號），多工器320的輸出耦接正反器340。正反器340輸出掃描練輸出訊號scan_out（即與狀態暫存電路130串接之後一正反器的輸入訊號）。正反器330及正反器340的時脈輸入端耦接至掃描時脈scan_clk。在測試進行的過程中，多工器310及多工器320分別選取code[0:0]及code[1:1]輸入正反器330及正反器340，正反器330及正反器340分別儲存該1位元的訊號；當測試完畢，準備將測試結果輸出時，多工器310改為選擇輸出掃描練輸入訊號scan_in至正反器330，以及多工器320改為選擇正反器330的輸出至正反器340。如此一來，正反器330及正反器340便與掃描鏈中的其他正反器串接，狀態碼code便可隨著掃描鏈中的其他資料一同輸出至測試機台。由於本實施例中僅將鎖相迴路的狀態分為三種狀態，所以狀態碼code以2位元表示即可，亦即狀態暫存電路130只需要2個正反器來分別暫存該2元位元的資料；然而如果在其他實施例中將鎖相迴路狀態進一步細分為k種狀況（k為大於1之正整數），而狀態碼code必須使用n個位元來表示該k種狀況（n為滿足2ⁿ ≥k的最小正整數），則狀態暫存電路130將包含n個正反器以儲存該n個位元。

請參閱圖4，其係本發明鎖相迴路狀態偵測電路100的操作流程圖。測試開始時計數器110在移位模式下計數鎖相迴路時脈pll_clk的週期數並產生計數值count（步驟S410）。如果計數值係第一次產生，則直接記錄此計數值；否則，將計數值與先前的計數值做比較（步驟S420）。如果當前的計數值小於先前的最小計數值，則記錄當前的計數值（步驟S430）。使用者可以依需求使用一個外接的暫存器140來儲存此最小計數值。之後狀態分析電路120在擷取模式計算計數值count的差值而產生計數差值j_avg，並且依據計數差值j_avg及一預設值產生變化值PLL_jitter（步驟S440）。如果計數差值j_avg是第一次產生，狀態分析電路120直接記錄此計數差值j_avg；否則，狀態分析電路120將計數差值j_avg與先前的計數差值j_avg做比較（步驟S450）。如果此次的計數差值j_avg大於先前的計數差值j_avg，則狀態分析電路120儲存此次的計數差值j_avg（步驟S460）。使用者可以依需求使用一個外接的暫存器150來儲存此最大計數差值j_avg。此最大計數差值與暫存器140的最小計數值可以輔助使用者判斷鎖相迴路時脈pll_clk的品質。最後如果還有待測的資料（步驟S470），則回到步驟S410繼續進行下一輪的測試；否則結束測試。

如前所述，本發明的鎖相迴路狀態偵測電路100除了可以用於晶片的全速測試之外，還可以用於晶片的功能測試。然而，在功能測試時，測試機台沒有提供測試控制訊號test_ctrl，或是機台雖有提供測試控制訊號test_ctrl，但大多數的功能測試會忽略此訊號。因此，當鎖相迴路狀態偵測電路100用於功能測試時，必須提供其他的控制訊號以作為鎖相迴路狀態偵測電路100切換移位模式與擷取模式的依據。請參閱圖5，其係本發明用於切換控制訊號之電路的其中一實施方式。多工器510依據目前是全速測試或是功能測試（即依據模式控制訊號scan_mode）分別選取測試控制訊號test_ctrl或是測試時脈sd_clk作為控制移位模式與擷取模式的控制訊號mode_ctrl。控制訊號mode_ctrl再輸入鎖相迴路狀態偵測電路100。然而通常測試時脈sd_clk是一個相對較快的時脈，例如除以2¹⁴ ，所以利用除頻器520先將其除頻以得到一個較慢的時脈，鎖相迴路狀態偵測電路100再依該除頻後的時脈動作。

請參閱圖6，其係本發明之鎖相迴路狀態偵測方法之一實施例的流程圖。除前述之鎖相迴路狀態偵測電路外，本發明亦相對應地揭露了一種鎖相迴路狀態偵測方法，應用於待進行全速測試及功能測試之晶片，能偵測晶片中的鎖相迴路是否異常。本方法由前揭鎖相迴路狀態偵測電路100或其等效裝置來執行。如圖6所示，本發明鎖相迴路狀態偵測方法之一實施例包含下列步驟：步驟S610：依據一控制訊號計數鎖相迴路時脈pll_clk的週期數以產生一計數值count。控制訊號具有高準位狀態及低準位狀態。在其中一種狀態（例如高準位狀態），計算鎖相迴路時脈pll_clk的週期數，而得到一個計數值count；步驟S620：依據該控制訊號分析該計數值count以產生一狀態碼code。在該控制訊號的另一種狀態，分析前一步驟所得的計數值count。更明確地說，本步驟計算當前的計數值與先前計數值的絕對差值，此絕對差值與鎖相迴路時脈pll_clk的抖動相關。如果鎖相迴路時脈pll_clk相當穩定，則此絕對差值將相當小或甚至為0；相反的，如果鎖相迴路時脈pll_clk不穩定，則此絕對差值可能相當大。也就是說可以視此絕對差值為鎖相迴路時脈pll_clk的抖動量累積一段時間後的結果。此步驟還進一步將此絕對差值除以當前的計數值count，而得到一個指示鎖相迴路時脈pll_clk變化程度的變化值PLL_jitter。此步驟進一步將變化值PLL_jitter與預設值做比較，並且依據比較結果產生狀態碼code；以及步驟S630：利用一狀態暫存電路暫存該狀態碼code。此步驟將上一步驟產生的狀態碼code儲存在狀態暫存電路中。狀態暫存電路由正反器組成，正反器的個數與狀態個數有關。正反器與晶片中的掃描鏈串接，因此當晶片的測試結果藉由掃描鏈輸出時，狀態碼code將隨測試結果一同輸出。便可以依據狀態碼code來判斷晶片中的鎖相迴路是否正常運作。

在一個較佳的實施例中，上述的鎖相迴路狀態偵測方法可以同時適用於晶片的全速測試以及功能測試。在全速測試時，上述的控制訊號是測試機台所提供的測試控制訊號test_ctrl，測試控制訊號test_ctrl用來控制全速測式之移位模式與擷取模式。但是功能測試沒有此訊號來作為移位模式及擷取模式的切換依據，所以便藉由將測試時脈除頻後所產生的較慢速的測試時脈來作為上述的控制訊號。所以鎖相迴路狀態偵測方法的流程還包含將測試時脈除頻來產生除頻後的時脈訊號，並且依據全速測試或功能測試，選取除頻後的時脈訊號及測試控制訊號test_ctrl的其中之一作為上述的控制訊號。

再者，為了便於使用者分析鎖相迴路的狀態，步驟S610會儲存最小的計數值count，步驟S620會儲存最大的絕對差值，以供使用者讀取作為分析鎖相迴路的另一參考。

由於本技術領域具有通常知識者可藉由圖1之裝置發明的揭露內容來瞭解圖6之方法發明的實施細節與變化，因此，為避免贅文，在不影響該方法發明之揭露要求及可實施性的前提下，重複之說明在此予以節略。請注意，前揭圖示中，元件之形狀、尺寸、比例以及步驟之順序等僅為示意，係供本技術領域具有通常知識者瞭解本發明之用，非用以限制本發明。另外，於實施為可能的前提下，本技術領域人士可依本發明之揭露內容及自身的需求選擇性地實施任一實施例之部分或全部技術特徵，或者選擇性地實施複數個實施例之部分或全部技術特徵之組合，藉此增加本發明實施時的彈性。

雖然本發明之實施例如上所述，然而該些實施例並非用來限定本發明，本技術領域具有通常知識者可依據本發明之明示或隱含之內容對本發明之技術特徵施以變化，凡此種種變化均可能屬於本發明所尋求之專利保護範疇，換言之，本發明之專利保護範圍須視本說明書之申請專利範圍所界定者為準。

100‧‧‧鎖相迴路狀態偵測電路
110‧‧‧計數器
120‧‧‧狀態分析電路
130‧‧‧狀態暫存電路
140、150‧‧‧暫存器
310、320、510‧‧‧多工器
201、202、330、340‧‧‧正反器
520‧‧‧除頻器
203‧‧‧互斥或閘
S410～S470、S610～S630‧‧‧步驟

［圖1］為本發明鎖相迴路狀態偵測電路之一實施例的功能方塊圖；［圖2］為本發明之鎖相迴路狀態偵測電路之一實施例的訊號時序圖；［圖3］為本發明狀態暫存電路130之一實施例的示意圖；［圖4］為本發明鎖相迴路狀態偵測電路100的操作流程圖；［圖5］為本發明用於切換控制訊號之電路的其中一實施方式；［圖6］為本發明之鎖相迴路狀態偵測方法之一實施例的流程圖；以及［圖7］為習知鎖相迴路測試裝置的電路圖。

100‧‧‧鎖相迴路狀態偵測電路

110‧‧‧計數器

120‧‧‧狀態分析電路

130‧‧‧狀態暫存電路

140、150‧‧‧暫存器

Claims

一種鎖相迴路狀態偵測電路，用來偵測一晶片內之一鎖相迴路所產生之一時脈以判斷該鎖相迴路之狀態，包含：一計數器，用來依據一控制訊號計數該時脈之週期數以產生一計數值；一狀態分析電路，耦接該計數器，用來依據該控制訊號分析該計數值以產生一分析結果；以及一狀態暫存電路，耦接該狀態分析電路，用來暫存該分析結果；其中該狀態暫存電路耦接該晶片之一掃描鏈，並且該分析結果透過該掃描鏈傳送。
如申請專利範圍第1項所述之鎖相迴路狀態偵測電路，其中該控制訊號具有一第一準位及一第二準位，當該控制訊號位於該第一準位時，該計數器計數該時脈之週期數，而當該控制訊號位於該第二準位時，該計數器停止計數並且該狀態分析電路分析該計數值。
如申請專利範圍第2項所述之鎖相迴路狀態偵測電路，其中該掃描鏈具有一掃描鏈長度，該控制訊號之該第一準位的時間長度大於等於該掃描鏈長度與一測試時脈週期之乘積，該測試時脈係該晶片外部提供，用來將一測試資料傳送至該掃描鏈。
如申請專利範圍第3項所述之鎖相迴路狀態偵測電路係具有一解析度，該解析度與該掃描鏈長度及該測試時脈週期之該乘積成比例關係。
如申請專利範圍第1項所述之鎖相迴路狀態偵測電路，其中該狀態分析電路係依據一當前計數值與一先前計數值之差值產生該分析結果。
如申請專利範圍第5項所述之鎖相迴路狀態偵測電路，更包含：一暫存器，耦接該狀態分析電路，用來儲存偵測過程中該當前計數值與該先前計數值之絕對差值的最大值。
如申請專利範圍第5項所述之鎖相迴路狀態偵測電路，其中該狀態分析電路係將該當前計數值與該先前計數值之絕對差值除上該當前計數值以得到一比值，並且將該比值與一預設值比較以產生該分析結果。
如申請專利範圍第1項所述之鎖相迴路狀態偵測電路，更包含：一暫存器，耦接該計數器，用來儲存偵測過程中該計數器所產生之該計數值的最小值。
如申請專利範圍第1項所述之鎖相迴路狀態偵測電路，其中該分析結果為一n位元之訊號，n為正整數，該狀態暫存電路更包含： n個互相串接之正反器，該n個正反器之兩端的正反器各耦接該掃描鏈之一正反器。
如申請專利範圍第1項所述之鎖相迴路狀態偵測電路係適用於該晶片之一全速測試及一功能測試，於該全速測試時該晶片係接收一測試控制訊號，該鎖相迴路狀態偵測電路更包含：一除頻器，用來除頻一測試時脈以產生一除頻後之測試時脈，該測試時脈係該晶片外部提供，用來將一測試資料傳送至該掃描鏈；以及一選擇電路，耦接該除頻器及該測試控制訊號，用來於該全速測試時選擇該測試控制訊號作為該控制訊號，並且於該功能測試選擇該除頻後之測試時脈作為該控制訊號。
如申請專利範圍第1項所述之鎖相迴路狀態偵測電路，其中該控制訊號係該晶片進行一全速測試時所接收之一測試控制訊號，該測試控制訊號用來控制全速測式之移位模式與擷取模式。
一種鎖相迴路狀態偵測方法，用來偵測一晶片內之一鎖相迴路所產生之一時脈以判斷該鎖相迴路之狀態，包含：依據一控制訊號計數該時脈之週期數以產生一計數值；依據該控制訊號分析該計數值以產生一分析結果；以及利用一狀態暫存電路暫存該分析結果；其中該狀態暫存電路耦接該晶片之一掃描鏈，並且該分析結果透過該掃描鏈傳送。
如申請專利範圍第12項所述之鎖相迴路狀態偵測方法，其中該控制訊號具有一第一準位及一第二準位，當該控制訊號位於該第一準位時，執行該計數該時脈之週期數以產生該計數值之步驟，而當該控制訊號位於該第二準位時，執行該分析該計數值以產生該分析結果之步驟。
如申請專利範圍第13項所述之鎖相迴路狀態偵測方法，其中該掃描鏈具有一掃描鏈長度，該控制訊號之該第一準位的時間長度大於等於該掃描鏈長度與一測試時脈週期之乘積，該測試時脈係該晶片外部提供，用來將一測試資料傳送至該掃描鏈。
如申請專利範圍第14項所述之鎖相迴路狀態偵測方法係具有一解析度，該解析度與該掃描鏈長度及該測試時脈週期之該乘積成比例關係。
如申請專利範圍第12項所述之鎖相迴路狀態偵測方法，其中該依據該控制訊號分析該計數值以產生該分析結果之步驟係依據一當前計數值與一先前計數值之差值產生該分析結果。
如申請專利範圍第16項所述之鎖相迴路狀態偵測方法，更包含：儲存偵測過程中該當前計數值與該先前計數值之絕對差值的最大值。
如申請專利範圍第16項所述之鎖相迴路狀態偵測方法，其中該依據該控制訊號分析該計數值以產生該分析結果之步驟係將該當前計數值與該先前計數值之絕對差值除上該當前計數值以得到一比值，並且將該比值與一預設值比較以產生該分析結果。
如申請專利範圍第12項所述之鎖相迴路狀態偵測方法，更包含：儲存偵測過程中該計數器所產生之該計數值的最小值。
如申請專利範圍第12項所述之鎖相迴路狀態偵測方法係適用於該晶片之一全速測試及一功能測試，於該全速測試時該晶片係接收一測試控制訊號，該方法更包含：除頻一測試時脈以產生一除頻後之測試時脈，該測試時脈係該晶片外部提供，用來將一測試資料傳送至該掃描鏈；以及於該全速測試時選擇該測試控制訊號作為該控制訊號，並且於該功能測試選擇該除頻後之測試時脈作為該控制訊號。
如申請專利範圍第12項所述之鎖相迴路狀態偵測方法，其中該控制訊號係該晶片進行一全速測試時所接收之一測試控制訊號，該測試控制訊號用來控制全速測式之移位模式與擷取模式。