KR20210004609A - 로킹 검출 회로 및 그것의 동작방법 - Google Patents

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Abstract

본 발명의 실시 예들에 따른 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로에 있어서, 상기 PLL 회로의 출력 신호를 가변 시간구간 동안 순차 카운팅하는 출력신호카운팅 동작을 수행하는 출력 신호 카운터; 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 동작을 수행하는 주기 결정부; 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 임계치보다 작아질 때까지 상기 출력 신호 카운팅 동작 및 상기 주기 변경 동작을 반복하도록 상기 카운터 및 상기 주기 결정부를 제어하는 반복 제어부; 및 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출부를 포함하는 로킹 검출 회로를 개시한다.

Description

로킹 검출 회로 및 그것의 동작방법 {LOCKING DETECTING CIRCUIT AND OPERATING METHOD THEREOF}
본 발명은 로킹 검출 회로에 관한 것으로, 보다 구체적으로는 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking)을 신속하게 검출하기 위한 로킹 검출 회로 및 그것의 동작방법에 관한 것이다.
최근 컴퓨터 환경에 대한 패러다임(paradigm)이 언제, 어디서나 컴퓨터 시스템을 사용할 수 있도록 하는 유비쿼터스 컴퓨팅(ubiquitous computing)으로 전환되고 있다. 이로 인해 휴대폰, 디지털 카메라, 노트북 컴퓨터 등과 같은 휴대용 전자 장치의 사용이 급증하고 있다. 이와 같은 휴대용 전자 장치는 일반적으로 메모리 장치를 이용하는 메모리 시스템, 다시 말해 데이터 저장 장치를 사용한다. 데이터 저장 장치는 휴대용 전자 장치의 주 기억 장치 또는 보조 기억 장치로 사용된다.
메모리 장치를 이용한 데이터 저장 장치는 기계적인 구동부가 없어서 안정성 및 내구성이 뛰어나며, 또한 정보의 액세스 속도가 매우 빠르고 전력 소모가 적다는 장점이 있다. 이러한 장점을 갖는 메모리 시스템의 일 예로 데이터 저장 장치는, USB(Universal Serial Bus) 메모리 장치, 다양한 인터페이스를 갖는 메모리 카드, 솔리드 스테이트 드라이브(SSD: Solid State Drive) 등을 포함한다.
본 발명의 실시 예에 따른 로킹 검출 회로는 PLL 회로의 출력 신호를 카운팅하는 시간 구간을 변경하여 상기 PLL 회로의 로킹을 검출할 수 있다.
본 발명의 실시 예에 따른 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로에 있어서, 상기 PLL 회로의 출력 신호를 가변 시간 구간 동안 순차 카운팅하는 출력신호 카운팅 동작을 수행하는 출력 신호 카운터; 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 동작을 수행하는 주기 결정부; 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 임계치보다 작아질 때까지 상기 출력 신호 카운팅 동작 및 상기 주기 변경 동작을 반복하도록 상기 출력 신호 카운터 및 상기 주기 결정부를 제어하는 반복 제어부; 및 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출부를 포함하는 로킹 검출 회로가 제시된다.
본 발명의 일 실시 예에 따른 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로의 동작방법에 있어서, 상기 PLL 회로의 출력 신호를 가변 시간 구간 동안 순차 카운팅하는 출력 신호 카운팅 단계; 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 단계; 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 임계치보다 작아질 때까지 상기 출력 신호 카운팅 단계 및 상기 주기 변경 단계를 반복하도록 제어하는 반복 제어 단계; 및 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출단계를 포함하는 로킹 검출 회로의 동작 방법이 제시된다.
본 발명의 일 실시 예에 따른 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로의 동작방법에 있어서, 상기 PLL 회로의 출력 신호를 가변 시간 구간 동안 순차 카운팅하는 출력 신호 카운팅 단계; 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 단계; 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치보다 작아질 때까지 상기 카운팅 단계 및 상기 주기 변경 단계를 반복하도록 제어하는 반복 제어 단계; 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 제1 임계치보다 작아지면 상기 시간 구간을 증가시키는 단계; 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치보다 작아질 때까지 상기 출력 신호 카운팅 단계 및 상기 시간 구간을 증가시키는 단계를 반복하도록 제어하는 단계; 및 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 제2 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출단계를 포함하는 로킹 검출 회로의 동작 방법이 제시된다.
본 발명의 실시 예에 따른 로킹 검출 회로는 현재 구간 및 직전 구간의 카운팅 값의 차이에 기초하여 PLL 회로의 출력 신호를 카운팅하는 시간 구간을 변경시킴으로써 보다 신속하게 상기 PLL 회로의 로킹을 검출할 수 있다.
도 1A 및 도 1B는 종래 기술에 따라 위상 고정 루프 회로의 로킹을 검출하는 방법을 설명하기 위한 도면이다.
도 2는 종래 기술에 따라 PLL 회로의 로킹을 검출하는 과정을 나타낸 순서도이다.
도 3은 본 발명의 일 실시예에 따라 PLL 회로의 로킹을 검출하는 방법을 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시예에 따른 로킹 검출 회로를 포함하는 집적 회로를 나타내는 도면이다.
도 5A 및 도 5B는 시간 구간을 변경하여 출력 신호를 카운팅하는 방법을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시예에 따른 로킹 검출 회로(130)의 동작 과정을 나타낸 흐름도이다.
도 7은 본 발명의 다른 일 실시예에 따른 로킹 검출 회로(130)의 동작 과정을 나타낸 흐름도이다.
이하, 본 발명에 따른 바람직한 실시 예를 첨부한 도면을 참조하여 상세히 설명한다. 하기의 설명에서는 본 발명에 따른 동작을 이해하는데 필요한 부분만이 설명되며 그 이외 부분의 설명은 본 발명의 요지를 흩뜨리지 않도록 생략될 것이라는 것을 유의하여야 한다.
이하, 도면들을 참조하여 본 발명의 실시 예들에 대해서 보다 구체적으로 설명하기로 한다.
도 1A 및 도 1B는 종래 기술에 따라 위상 고정 루프 회로의 로킹을 검출하는 방법을 설명하기 위한 도면이다.
도 1A에 도시된 그래프는 시간에 따라 변화하는 위상 고정 루프 회로의 출력신호에 대한 주파수를 나타낸다.
위상 고정 루프 (Phase Lock Loop: PLL) 회로는 폐회로 루프를 형성하며, 크리스탈과 같은 발진기로부터 출력된 저주파수 신호를 수신하여 고주파수 신호를 출력할 수 있다. 로킹 검출 회로는 상기 PLL 회로가 목표 주파수 값을 갖는 출력 신호를 안정적으로 출력할 경우에 상기 PLL 회로를 로킹할 수 있다. 상기 PLL 회로가 로킹되면, 상기 목표 주파수를 갖는 출력 신호를 상기 PLL 회로와 연결된 직접 회로들로 제공할 수 있으며, 상기 직접 회로들은 상기 출력 신호에 따라 구동될 수 있다. PLL 회로의 로킹은 메모리 시스템 등을 부팅(Booting)하는 동안 수행될 수 있으며, 로킹에 소요되는 시간은 부팅 시간과 직결될 수 있다.
도 1A를 참조하면, PLL 회로의 출력 신호에 대한 주파수의 초기 값은 발진기로부터 제공된 기준 신호의 주파수인 기준 주파수(f_REF)와 동일할 수 있으며, 상기 출력 신호에 대한 주파수는 시간에 따라 점점 증가하여 목표 주파수(f_TARGET)에 도달할 수 있다. 종래 기술에 따른 로킹 검출 회로는 고정된 시간 구간 동안 PLL 회로의 출력 신호를 반복하여 카운팅하고, 현재 구간 카운팅 값과 직전 구간 카운팅 값이 소정의 임계치보다 작아지면 PLL 회로의 로킹을 검출한다.
도 2는 종래 기술에 따라 PLL 회로의 로킹을 검출하는 과정을 나타낸 순서도이다.
단계 S202에서, 로킹 검출 회로는 최초 시간 구간 동안 PLL 회로의 출력 신호를 카운팅할 수 있다. 로킹 검출 회로는 도 1B를 참조하여 후술하는 바와 같이 상기 최초 시간 구간 동안 상기 출력 신호의 라이징 엣지가 발생될 때마다 카운팅 값(CNT_PLL)을 증가시킬 수 있다.
단계 S204에서, 로킹 검출 회로는 직전 구간 카운팅 값(CNT_PREV)을 단계 S202에서 측정한 카운팅 값(CNT_PLL)으로 설정할 수 있다. 단계 S202 및 단계 S204는 초기화 동작일 수 있다.
단계 S206에서, 로킹 검출 회로는 후속 시간 구간 동안 PLL 회로의 출력 신호를 카운팅할 수 있다. 종래 기술에 따르면 후속 시간 구간과 직전 시간 구간의 크기는 항상 동일하다. 앞서 도 1A에서 참조한 바와 같이, 시간에 따라 출력 신호의 주파수가 증가하는 경우, 상기 후속 시간 구간 동안의 출력 신호의 주파수는 직전 시간 구간 동안의 출력 신호에 비해 큰 값을 가질 수 있으므로, 단계 S202에서 측정한 카운팅 값(CNT_PLL)보다 단계 S206에서 측정한 카운팅 값(CNT_PLL)이 더 클 수 있다.
단계 S208에서, 로킹 검출 회로는 현재 구간 카운팅 값(CNT_CURRENT)을 단계 S206에서 측정한 카운팅 값(CNT_PLL)으로 설정할 수 있다.
단계 S210에서, 로킹 검출 회로는 현재 구간 카운팅 값(CNT_CURRENT)과 직전 구간 카운팅 값(CNT_PREV)의 차이와 임계치(TH)의 크기를 비교할 수 있다. 상기 현재 구간 카운팅 값(CNT_CURRENT)과 직전 구간 카운팅 값(CNT_PREV)의 차이가 큰 경우 출력 신호의 주파수가 급격히 변화하는 경우를 의미할 수 있으며, 상기 현재 구간 카운팅 값(CNT_CURRENT)과 직전 구간 카운팅 값(CNT_PREV)의 차이가 작은 경우 일정한 크기의 주파수를 갖는 출력 신호가 출력되는 경우를 의미할 수 있다.
단계 S212에서, 로킹 검출 회로는 현재 구간 카운팅 값(CNT_CURRENT)과 직전 구간 카운팅 값(CNT_PREV)의 차이가 임계치(TH)보다 작은 경우(단계 S210에서 'Y'), 록킹 신호(SIG_LOCK)를 출력할 수 있다. PLL 회로는 상기 록킹 신호(SIG_LOCK)에 응답하여 로킹된 주파수를 갖는 출력 신호를 출력할 수 있으며, 상기 PLL 회로와 연결된 직접 회로들은 상기 출력 신호에 따라 구동될 수 있다.
단계 S214에서, 로킹 검출 회로는 현재 구간 카운팅 값(CNT_CURRENT)과 직전 구간 카운팅 값(CNT_PREV)의 차이가 임계치(TH) 이상인 경우(단계 S210에서 'N'), 직전 구간 카운팅 값(CNT_PREV)을 단계 S206에서 측정한 카운팅 값으로 설정하고, 현재 구간 카운팅 값(CNT_CURRENT)과 직전 구간 카운팅 값(CNT_PREV)의 차이가 임계치(TH)보다 작아질 때까지 단계 S206 내지 단계 S210을 반복 수행할 수 있다.
다시 도 1A를 참조하면 도 1A에 도시된 제1 내지 제4 시간 구간(PERIOD 1 내지 PERIOD 4)의 크기는 모두 동일할 수 있다. 로킹 검출 회로는 PLL 회로의 출력 신호를 상기 제1 시간 구간(PERIOD 1) 동안 카운팅할 수 있다. 로킹 검출 회로는 제1 시간 구간(PERIOD 1)에서의 카운트 값인 제1 카운트(CNT1)를 직전 구간 카운팅 값으로 저장하는 초기화 동작을 수행할 수 있다. 로킹 검출 회로는 PLL 회로의 출력 신호를 상기 제2 시간 구간(PERIOD 2) 동안 카운팅할 수 있으며, 상기 제2 시간 구간(PERIOD 2)에서의 카운트 값인 제2 카운트(CNT2)를 현재 구간 카운팅 값으로 저장할 수 있다.
로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값이 임계치 이상일 경우 상기 제2 카운트(CNT2)를 직전 구간 카운팅 값으로 저장하고, 제3 시간 구간(PERIOD 3) 동안 상기 PLL 회로의 출력 신호를 카운팅할 수 있다. 로킹 검출 회로는 상기 제3 시간 구간(PERIOD 3)에서의 카운트 값인 제3 카운트(CNT3)를 현재 구간 카운팅 값으로 저장할 수 있으며, 마찬가지 방식으로 현재 구간 카운팅 값과 직전 구간 카운팅 값을 비교할 수 있다. 로킹 검출 회로는 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값이 임계치보다 작아질 때까지 전술한 동작을 반복 수행할 수 있다. 제4 시간 구간(PERIOD 4)에서의 카운트 값인 제4 카운트(CNT4)와 제3 카운트(CNT3)의 차이가 상기 임계치보다 작은 경우에, 로킹 검출 회로는 제4 시간 구간(PERIOD 4)이 완료되는 시점에 비로소 PLL 회로의 로킹을 검출할 수 있다.
도 1B는 고정된 시간 구간 동안 PLL 회로의 출력 신호에 대한 제1 내지 제4 카운트(CNT1 내지 CNT4)를 나타낸다.
로킹 검출 회로는 고정된 시간 구간 동안 '1'의 값을 갖는 인에이블 신호(SIG_EN)를 출력할 수 있으며, 상기 고정된 시간 구간은 제1 내지 4 시간 구간(PERIOD1 내지 PERIOD 4)과 동일한 값을 가질 수 있다. 로킹 검출 회로는 상기 시간 구간 동안 PLL 회로의 출력 신호를 카운팅할 수 있다. 구체적으로, 로킹 검출 회로는 상기 출력 신호의 라이징 엣지에서 카운트 값을 증가시킬 수 있다.
예를 들어, 제1 시간 구간(PERIOD 1)동안 PLL 회로의 출력 신호가 갖는 주파수는 저주파수일 수 있으며, 시간에 따라 상기 출력 신호의 주파수는 증가할 수 있다. 도 1B에 도시된 바와 같이, 상기 제1 시간 구간(PEIROD 1) 동안 상기 출력 신호의 라이징 엣지가 2회 발생하므로, 로킹 검출 회로는 제1 카운트 값(CNT1)을 '2'의 값으로 저장할 수 있다. 도 1A에 도시된 바와 같이, 초기에는 상기 출력 신호의 주파수가 급격하게 증가하므로, 제2 시간 구간(PERIOD 2) 동안 발생하는 상기 출력 신호의 라이징 엣지의 개수도 급격하게 증가할 수 있다. 제2 시간 구간(PERIOD 2) 이후부터 출력 신호에 대한 주파수의 증가 폭은 감소할 수 있으며, 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이도 감소할 수 있다. '11'의 값을 갖는 제4 카운트(CNT 4)와 '10'의 값을 갖는 제3 카운트(CNT3)의 차이가 임계치보다 작은 경우에 록킹 검출 회로는 비로소 PLL 회로의 로킹을 검출할 수 있다.
종래기술에 따르면, PLL 회로의 출력 신호에 대한 주파수의 증가 폭은 시간에 따라 점점 감소함에도 불구하고 로킹 검출 회로는 고정된 시간 구간 동안 PLL 출력 신호를 카운팅하고, 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 PLL 회로의 로킹 여부를 검출한다. 도 1A를 참조하면, 제3 시간 구간(PERIOD 3) 동안 상기 출력신호에 대한 주파수는 목표 주파수(f_TARGET)에 수렴함에도 불구하고, 제3 카운트(CNT3)와 제2 카운트(CNT2)의 차이가 임계치 이상이므로, 로킹 검출 회로는 제4 시간 구간(PERIOD 4)이 지나서 비로소 PLL 회로의 로킹을 검출할 수 있다. 따라서, 종래기술에 따르면 PLL 회로의 로킹을 신속하게 검출하지 못하기 때문에 로킹 검출 시간이 지연되고, 전술한 바와 같이 부팅 시간도 지연되는 문제가 발생할 수 있다.
본 발명의 일 실시예에 따르면, 로킹 검출 회로는 가변 시간 구간 동안 PLL 회로의 출력 신호를 카운팅할 수 있다. 구체적으로, 상기 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 시간 구간을 감소시킬 수 있다. 상기 로킹 검출 회로는 시간 구간을 감소시키면서 PLL 회로의 출력 신호를 카운팅하는 동작을 반복적으로 수행할 수 있으며, 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치보다 작아지면 PLL 회로의 로킹을 검출함으로써 보다 신속하게 PLL 회로의 로킹을 검출할 수 있다.
본 발명의 다른 일 실시예에 따르면, 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 제1 임계치보다 작아진 이후에, 상기 시간 구간을 증가시키면서 PLL 회로의 출력 신호를 카운팅하는 동작을 반복 수행할 수도 있다. 상기 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치보다 작아지면 PLL 회로의 로킹을 검출함으로써 보다 정밀하게 PLL 회로의 로킹을 검출할 수도 있다.
도 3은 본 발명의 일 실시예에 따라 PLL 회로의 로킹을 검출하는 방법을 설명하기 위한 도면이다.
본 발명의 일 실시예에 따르면, 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 시간 구간을 감소시킬 수 있다. 예를 들어, 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값이 제1 임계치 이상인 경우에, 후속 시간 구간을 상기 현재 구간 카운팅 값에 대한 시간 구간의 절반으로 감소시킬 수 있다.
도 3을 참조하면, 로킹 검출 회로는 제1 시간 구간(PERIOD 1`) 동안 PLL 회로의 출력 신호를 카운팅할 수 있다. 로킹 검출 회로는 직전 구간 카운팅 값을 제1 카운트(CNT1`)로 설정하고, 제2 시간 구간(PERIOD 2`) 동안 상기 출력 신호를 카운팅할 수 있다. 로킹 검출회로는 현재 구간 카운팅 값을 제2 카운트(CNT2`)로 설정하고, 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차와 제1 임계치를 비교할 수 있다. 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차가 제1 임계치 이상인 경우에, 로킹 검출 회로는 후속 시간 구간인 제3 시간 구간(PERIOD 3`)을 제2 시간 구간(PERIOD 2`)의 절반으로 감소시킬 수 있다. 또한, 로킹 검출 회로는 직전 구간 카운팅 값을 제2 카운트(CNT2`)로 설정할 수 있다.
로킹 검출 회로는 제3 시간 구간(PERIOD 3`)동안 상기 출력 신호를 카운팅할 수 있다. 로킹 검출 회로는 제3 카운트(CNT3`)를 상기 제2 시간 구간(PERIOD 2`)과 제3 시간 구간(PERIOD 3`)의 크기 비에 기초하여 정규화할 수 있다. 예를 들어, 제3 시간 구간(PERIOD 3`)의 크기가 제2 시간 구간(PERIOD 2`)의 절반인 경우, 로킹 검출 회로는 제3 카운트(CNT3`)를 두 배로 증가시켜 정규화할 수 있다. 로킹 검출 회로는 현재 구간 카운팅 값을 정규화된 제3 카운트(CNT3``)로 설정할 수 있다. 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차가 제1 임계치 이상인 경우에 후속 시간 구간인 제4 시간 구간(PERIOD 4`)을 제3 시간 구간(PERIOD 3`)의 절반으로 감소시킬 수 있다. 또한, 로킹 검출 회로는 직전 구간 카운팅 값을 제3 카운트(CNT3`)로 설정할 수 있다.
로킹 검출 회로는 상기 제4 시간 구간(PERIOD 4`) 동안 상기 출력 신호를 카운팅할 수 있다. 로킹 검출 회로는 제4 카운트(CNT4`)를 상기 제3 시간 구간(PERIOD 3`)과 제4 시간 구간(PERIOD 4`)의 크기 비에 기초하여 정규화할 수 있다. 로킹 검출 회로는 현재 구간 카운팅 값을 정규화된 제4 카운트(CNT4``)로 설정할 수 있다. 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차가 제1 임계치 미만인 경우에 PLL 회로의 로킹을 검출할 수 있다. 본 발명의 일 실시예에 따르면, 로킹 검출 회로는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차에 기초하여 시간 구간을 감소시키면서 PLL 회로의 로킹 여부를 검출함으로써 보다 신속하게 상기 PLL 회로의 로킹을 검출할 수 있다.
도 4는 본 발명의 일 실시예에 따른 로킹 검출 회로를 포함하는 집적 회로를 나타내는 도면이다.
집적 회로(100)는 발진기(102), PLL 회로(125) 및 로킹 검출 회로(130)를 포함할 수 있다. 로킹 검출 회로(130)는 출력 신호 카운터(104), 기준 신호 카운터(106), 주기 결정부(108), 반복 제어부(110) 및 로킹 검출부(112)를 포함할 수 있다.
발진기(102)는 기준 신호(SIG_REF)를 생성하여 출력할 수 있다. 일 예로, 상기 발진기(102)는 크리스탈로 구현된 저주파 발진기일 수 있다. 발진기(102)는 상기 기준 신호(SIG_REF)를 PLL 회로(125) 및 기준 신호 카운터(106)로 제공할 수 있다.
PLL 회로(125)는 상기 제공된 기준 신호(SIG_REF)에 기초하여 목표 주파수 값을 갖는 출력 신호(SIG_PLL)을 생성할 수 있다. 상기 PLL 회로(125)는 폐회로 루프를 형성할 수 있으며, 상기 기준 신호(SIG_REF)로부터 고주파수를 갖는 상기 출력 신호(SIG_PLL)를 생성할 수 있다. PLL 회로(125)는 상기 출력 신호(SIG_PLL)를 출력 신호 카운터(104)로 제공할 수 있다.
기준 신호 카운터(106)는 상기 제공된 기준 신호(SIG_REF)를 카운팅할 수 있다. 기준 신호 카운터(106)는 기준 신호(SIG_REF)의 라이징 엣지가 발생할 때마다 카운터 값을 증가시킬 수 있다. 후술하는 바와 같이 주기 결정부(108)는 기준 신호 카운터(106)로 인에이블 신호(SIG_EN)를 제공할 수 있으며, 기준 신호 카운터(106)는 상기 인에이블 신호(SIG_EN)에 응답하여 상기 기준 신호(SIG_REF)를 카운팅할 수 있다. 기준 신호 카운터(106)는 상기 측정한 카운팅 값에 대한 정보(CNT_REF)를 주기 결정부(108)로 제공할 수 있다.
출력 신호 카운터(104)는 상기 제공된 출력 신호(SIG_PLL)를 카운팅할 수 있다. 출력 신호 카운터(104)는 출력 신호(SIG_PLL)의 라이징 엣지가 발생할 때마다 카운터 값을 증가시킬 수 있다. 후술하는 바와 같이 주기 결정부(108)는 출력 신호 카운터(104)로 인에이블 신호(SIG_EN)를 제공할 수 있으며, 출력 신호 카운터(104)는 상기 인에이블 신호(SIG_EN)가 '1'의 값을 갖는 구간 동안 상기 출력 신호(SIG_PLL)를 카운팅할 수 있다. 출력 신호 카운터(104)는 상기 측정한 카운팅 값에 대한 정보(CNT_PLL)를 로킹 검출부(112)로 제공할 수 있다.
로킹 검출부(112)는 상기 제공된 카운팅 값에 대한 정보(CNT_PLL)에 기초하여 PLL 회로(125)의 로킹 여부를 검출할 수 있다. 구체적으로, 로킹 검출부(112)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이와 제1 임계치를 비교할 수 있다. 로킹 검출부(112)는 직전 구간과 현재 구간의 크기에 기초하여 현재 구간 동안 측정된 카운팅 값을 정규화한 이후에 현재 구간 카운팅 값과 직전 구간 카운팅 값을 비교할 수 있다. 예를 들어, 현재 구간이 직전 구간의 절반인 경우에, 로킹 검출부(112)는 현재 구간 동안 측정된 카운팅 값의 두 배에 해당하는 값과 직전 구간 카운팅을 비교할 수 있다. 로킹 검출부(112)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차가 제1 임계치 이상인 경우에 주기 결정부(108) 및 반복 제어부(110)로 비교 정보(INFO_COMP)를 제공할 수 있다.
본 발명의 일 실시예에 따르면 로킹 검출부(112)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차가 제1 임계치 미만인 경우에 로킹 신호(SIG_LOCK)을 출력하여 PLL 회로(125)의 로킹을 검출할 수 있다. 상기 로킹 신호(SIG_LOCK)에 응답하여 상기 PLL 회로(125)는 로킹된 출력 신호를 출력함으로써 상기 PLL 회로(125)와 연결된 직접 회로들을 구동시킬 수 있다.
주기 결정부(108)는 상기 비교 정보(INFO_COMP)에 응답하여 PLL 회로(125)의 출력 신호를 카운팅하는 시간 구간을 감소시킬 수 있다. 예를 들어, 주기 결정부(108)는 상기 시간 구간을 절반으로 감소시킬 수 있다. 구체적으로, 주기 결정부(108)는 기준 카운팅 정보(CNT_REF)에 기초하여 인에이블 신호(SIG_EN)의 값을 변경함으로써 시간 구간을 변경할 수 있다.
주기 결정부(108)는 출력 신호 카운터(104) 및 기준 신호 카운터(106)로 동시에 인에이블 신호(SIG_EN)를 제공할 수 있으며, 상기 인에이블 신호(SIG_EN)를'1'의 값으로 변경한 시점부터 측정한 상기 기준 카운팅 정보(CNT_REF)에 따른 기준 신호(SIG_REF)의 카운트 값이 초기값에 도달하면 상기 인에이블 신호(SIG_EN)를 '0'의 값으로 변경할 수 있다. 주기 결정부(108)는 상기 비교 정보(INFO_COMP)에 따라 상기 초기값을 감소시킬 수 있다. 예를 들어, 주기 결정부(108)는 상기 초기값을 절반으로 감소시킬 수 있다. 이후 주기 결정부(108)는 상기 인에이블 신호(SIG_EN)를'1'의 값으로 변경한 시점부터 측정한 기준 신호(SIG_REF)의 카운트 값이 상기 변경된 초기값에 도달하면 상기 인에이블 신호(SIG_EN)를 '0'의 값으로 변경함으로써 PLL 회로(125)의 출력 신호를 카운팅하는 시간 구간을 감소시킬 수 있다.
도 5A 및 도 5B는 시간 구간을 변경하여 출력 신호를 카운팅하는 방법을 설명하기 위한 도면이다.
도 5A는 직전 구간에서의 기준 신호의 카운트 값(CNT_REF), 인에이블 신호(SIG_EN) 및 출력 신호의 카운트 값(CNT_PLL_PREV)를 도시한다. 주기 결정부(108)는 기준 신호 카운터(106) 및 출력 신호 카운터(104)로 인에이블 신호(SIG_EN)를 제공할 수 있다. 상기 인에이블 신호(SIG_EN)는 '1'의 값을 가질 수 있다. 기준 신호 카운터(106) 및 출력 신호 카운터(104)는 상기 인에이블 신호(SIG_EN)를 수신한 시점부터 기준 신호(SIG_REF) 및 출력 신호(SIG_PLL)를 각각 카운팅할 수 있다.
기준 신호 카운터(106)는 기준 신호의 카운트 값에 대한 정보(CNT_REF)를 주기 결정부(108)로 제공할 수 있다. 주기 결정부(108)는 상기 기준 신호의 카운트 값이 비교 정보(INFO_COMP)에 따라 결정된 값에 도달하면 인에이블 신호(SIG_EN)의 값을 '0'으로 변경할 수 있다. 예를 들어, 도 5A에 도시된 바와 같이, 주기 결정부(108)는 기준 신호 카운트 값이 '6'에 도달하면 인에이블 신호(SIG_EN)의 값을 '0'으로 변경할 수 있다. 출력 신호 카운터(104)는 상기 인에이블 신호(SIG_EN)의 값이 '1'의 값을 갖는 동안 측정한 출력 신호 카운트 값을 로킹 검출부(112)로 제공할 수 있다.
도 5B는 현재 구간에서의 기준 신호의 카운트 값(CNT_REF), 인에이블 신호(SIG_EN) 및 출력 신호의 카운트 값(CNT_PLL_CURRENT)를 도시한다. 설명의 편의를 위해 현재 구간은 직전 구간에 비해 절반인 경우로 설명한다. 앞서 도 5A를 참조하여 설명한 직전 구간과 비교하여 현재 구간에서 비교 정보(INFO_COMP)에 따라 결정된 값은 절반으로 감소될 수 있다. 도 5B를 참조하면 주기 결정부(108)는 기준 신호 카운트 값이 '6'의 절반인'3'에 도달하면 인에이블 신호(SIG_EN)의 값을 '0'으로 변경할 수 있다. 출력 신호 카운터(104)는 상기 인에이블 신호(SIG_EN)의 값이 '1'의 값을 갖는 동안 측정한 출력 신호 카운트 값을 로킹 검출부(112)로 제공할 수 있다.
다시 도 4로 돌아와, 반복 제어부(110)는 상기 비교 정보(INFO_COMP)에 응답하여 후속 시간 구간을 감소시켜 PLL 회로(125)의 출력 신호를 카운팅하고, 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차와 제1 임계치를 비교하여 상기 PLL 회로(125)의 로킹 여부를 검출하는 동작을 반복 수행하도록 상기 주기 결정부(108) 및 로킹 검출부(112)를 제어할 수 있다. 반복 제어부(110)는 상기 주기 결정부(108) 및 로킹 검출부(112)로 반복 신호(SIG_REP)를 제공할 수 있다.
도 6은 본 발명의 일 실시예에 따른 로킹 검출 회로(130)의 동작 과정을 나타낸 흐름도이다.
단계 S602에서, 로킹 검출 회로(130)는 초기화 동작을 수행할 수 있다. 구체적으로, 주기 결정부(108)는 초기 시간 구간 동안 PLL 회로(205)의 출력 신호를 카운팅하도록 출력 신호 카운터(104)를 제어할 수 있다. 로킹 검출부(112)는 직전 구간 카운트 값(CNT_PREV)을 상기 초기 시간 구간 동안 측정된 출력 신호 카운트 값(CNT_PLL)으로 설정할 수 있다. 이후 주기 결정부(108)는 상기 초기 시간 구간과 동일한 값을 갖는 시간 구간 동안 PLL 회로(205)의 출력 신호를 카운팅하도록 출력 신호 카운터(104)를 제어할 수 있다. 로킹 검출부(112)는 현재 구간 카운트 값(CNT_CURRENT)을 상기 초기 시간 구간과 동일한 값을 갖는 시간 구간 동안 측정된 출력 신호 카운트 값(CNT_PLL)으로 설정할 수 있다. 로킹 검출부(112)는 상기 현재 구간 카운트 값(CNT_CURRENT)와 직전 구간 카운트 값(CNT_PREV)의 차이가 제1 임계치 이상일 경우 단계 S604를 수행할 수 있다. 도면에 도시되지는 아니하였으나, 만약 초기화 단계에서 상기 현재 구간 카운트 값(CNT_CURRENT)와 직전 구간 카운트 값(CNT_PREV)의 차이가 제1 임계치 미만일 경우 로킹 검출부(112)는 로킹 검출 동작을 종료할 수 있다.
단계 S606에서, 주기 결정부(108)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차가 제1 임계치 이상인 경우 시간 구간(PERIOD)을 감소시킬 수 있다. 일예로, 주기 결정부(108)는 현재 시간 구간의 절반이 되도록 시간 구간(PERIOD)을 감소시킬 수 있다. 로킹 검출부(112)는 직전 구간 카운팅 값을 상기 현재 구간 카운팅 값으로 설정할 수 있다.
단계 S608에서, 주기 결정부(108)는 단계 S606에서 감소된 시간 구간 동안 PLL 회로(125)의 출력 신호를 카운팅하도록 출력 신호 카운터(104)를 제어할 수 있다. 로킹 검출부(112)는 상기 감소된 시간 구간 동안 측정된 카운트 값(CNT_CURRENT)을 정규화할 수 있다. 구체적으로 로킹 검출부(112)는 상기 감소된 시간 구간이 현재 시간 구간이고, 단계 S606에서의 현재 시간 구간이 직전 시간 구간일 때, 상기 현재 시간 구간과 직전 시간 구간의 비에 기초하여 상기 감소된 시간 구간 동안 측정된 카운트 값(CNT_CURRENT)을 정규화할 수 있다. 예를 들어, 상기 현재 시간 구간이 상기 직전 시간 구간의 절반인 경우에, 로킹 검출부(112)는 상기 감소된 시간 구간동안 측정된 카운트 값(CNT_CURRENT)이 두 배가 되도록 정규화할 수 있다.
단계 S610에서, 로킹 검출부(112)는 현재 구간 카운팅 값을 단계 S608에서 정규화된 카운트 값으로 설정할 수 있다. 로킹 검출부(112)는 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이와 제1 임계치(TH1)를 비교할 수 있다. 본 발명의 일 실시예에 따르면, 로킹 검출부(112)는 서로 다른 값을 갖는 현재 시간 구간과 직전 시간 구간에서 각각 측정된 현재 카운팅 값과 직전 카운팅 값을 정규화를 통해 동일한 시간 동안에 측정된 카운팅 값으로 보정할 수 있다.
단계 S612에서, 로킹 검출부(112)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치(TH1)미만일 경우(단계 S610에서 'Y') 로킹 신호(SIG_LOCK)를 출력할 수 있다. 로킹 검출부(112)는 상기 로킹 신호(SIG_LOCK)를 PLL 회로(125)로 제공하여 상기 PLL 회로(125)의 로킹을 검출할 수 있다.
단계 S604에서, 로킹 검출 회로(130)는 PLL 회로(125)의 로킹을 검출할 때까지 단계 S606 내지 단계 S610을 반복하여 수행할 수 있다. 구체적으로, 반복 제어부(110)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치(TH1)이상일 경우(단계 S610에서 'N'), 단계 S606 내지 단계 S610을 반복하여 수행하도록 상기 주기 결정부(108) 및 로킹 검출부(112)를 제어할 수 있다.
도 7은 본 발명의 다른 일 실시예에 따른 로킹 검출 회로(130)의 동작 과정을 나타낸 흐름도이다.
본 발명의 다른 일 실시예에 따르면, 앞서 도 6을 참조하여 설명한 단계 S610에서 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치(TH1)보다 작은 경우에도(단계 S610에서 'Y'), 로킹 검출부(112)는 로킹 신호(SIG_LOCK)을 출력하지 아니할 수 있다. 반복 제어부(110)는 시간 주기를 증가시키면서 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치(TH2)보다 작아질 때까지 PLL 회로(125)의 로킹 검출 동작을 반복 수행하도록 주기 결정부(108) 및 로킹 검출부(112)를 제어함으로써 보다 정밀하게 PLL 회로(125)의 로킹을 검출할 수 있다.
단계 S702에서, 주기 결정부(108)는 시간 구간을 증가시킬 수 있다. 예를 들어, 주기 결정부(108)는 현재 시간 구간의 두 배만큼 상기 시간 구간을 증가시킬 수 있다. 앞서 도 5A 및 도 5B를 참조하여 설명한 방식과 마찬가지로, 주기 결정부(108)는 기준 신호 카운터(106)로부터 제공되는 기준 카운팅 정보(CNT_REF)에 기초하여 PLL 회로(125)의 출력 신호를 카운팅하는 시간 구간을 증가시키도록 출력 신호 카운터(104)를 제어할 수 있다.
단계 S704에서, 주기 결정부(108)는 단계 S702에서 증가된 시간 구간 동안 PLL 회로(125)의 출력 신호를 카운팅하도록 출력 신호 카운터(104)를 제어할 수 있다. 로킹 검출부(112)는 상기 증가된 시간 구간 동안 측정된 카운트 값(CNT_CURRENT)을 정규화할 수 있다. 구체적으로 로킹 검출부(112)는 상기 증가된 시간 구간이 현재 시간 구간일 때, 상기 현재 시간 구간과 직전 시간 구간의 비에 기초하여 상기 증가된 시간 구간 동안 측정된 카운트 값(CNT_CURRENT)을 정규화할 수 있다. 예를 들어, 상기 현재 시간 구간이 상기 직전 시간 구간의 두 배인 경우에, 로킹 검출부(112)는 상기 증가된 시간 구간동안 측정된 카운트 값(CNT_CURRENT)이 절반이 되도록 정규화할 수 있다.
단계 S706에서, 로킹 검출부(112)는 현재 구간 카운팅 값을 단계 S704에서 정규화된 카운트 값으로 설정할 수 있다. 로킹 검출부(112)는 상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이와 제2 임계치(TH2)를 비교할 수 있다. 상기 제2 임계치(TH2)는 앞서 도 6을 참조하여 설명한 제1 임계치(TH1)보다 작은 값일 수 있다.
단계 S710에서, 로킹 검출부(112)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치(TH2)미만일 경우(단계 S706에서 'Y') 로킹 신호(SIG_LOCK)를 출력할 수 있다. 로킹 검출부(112)는 상기 로킹 신호(SIG_LOCK)를 PLL 회로(125)로 제공하여 상기 PLL 회로(125)의 로킹을 검출할 수 있다.
단계 S708에서, 로킹 검출 회로(130)는 PLL 회로(125)의 로킹을 검출할 때까지 단계 S702 내지 단계 S706을 반복하여 수행할 수 있다. 구체적으로, 반복 제어부(110)는 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치(TH2)이상일 경우(단계 S706에서 'N'), 단계 S702 내지 단계 S706을 반복하여 수행하도록 상기 주기 결정부(108) 및 로킹 검출부(112)를 제어할 수 있다.
본 발명의 다른 일 실시예에 따르면, 로킹 검출 회로(130)는 시간 구간을 감소시키면서 측정한 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치(TH1)보다 작아지면, 시간 구간을 증가시키면서 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치(TH2)보다 작아질 때까지 PLL(125) 회로의 로킹 여부 검출 동작을 반복 수행함으로써 보다 정밀하게 상기 PLL(125) 회로의 로킹을 검출할 수 있다.
한편, 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐만 아니라 이 특허청구의 범위와 균등한 것들에 의해 정해져야 한다.
100: 집적 회로
130: 로킹 검출 회로

Claims (20)

  1. 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로에 있어서,
    상기 PLL 회로의 출력 신호를 가변 시간 구간 동안 순차 카운팅하는 출력신호 카운팅 동작을 수행하는 출력 신호 카운터;
    현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 동작을 수행하는 주기 결정부;
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 임계치보다 작아질 때까지 상기 출력 신호 카운팅 동작 및 상기 주기 변경 동작을 반복하도록 상기 출력 신호 카운터 및 상기 주기 결정부를 제어하는 반복 제어부; 및
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출부
    를 포함하는 로킹 검출 회로.
  2. 제1 항에 있어서
    상기 로킹 검출부는
    상기 감소된 시간 구간 동안 측정된 상기 출력 신호의 카운팅 값을 정규화하는
    로킹 검출 회로.
  3. 제1 항에 있어서,
    인에이블 신호에 응답하여 기준 신호를 카운팅하여 상기 주기 결정부로 기준 신호 카운팅 값을 제공하는 기준 신호 카운터
    를 더 포함하는 로킹 검출 회로.
  4. 제3 항에 있어서,
    상기 출력 신호 카운터는
    상기 인에이블 신호가 활성화된 구간 동안 발생된 상기 출력 신호의 라이징 엣지의 개수를 카운팅하는
    로킹 검출 회로.
  5. 제4 항에 있어서,
    상기 주기 결정부는
    상기 기준 신호 카운팅 값이 상기 시간 구간에 대응하는 값에 도달하면 상기 인에이블 신호를 비활성화 시키는
    로킹 검출 회로.
  6. 제2 항에 있어서,
    상기 로킹 검출부는
    상기 정규화된 카운팅 값을 상기 현재 구간 카운팅 값으로 설정하는
    로킹 검출 회로.
  7. 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로의 동작 방법에 있어서,
    상기 PLL 회로의 출력 신호를 가변 시간 구간 동안 순차 카운팅하는 출력 신호 카운팅 단계;
    현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 단계;
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 임계치보다 작아질 때까지 상기 출력 신호 카운팅 단계 및 상기 주기 변경 단계를 반복하도록 제어하는 반복 제어 단계; 및
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출단계
    를 포함하는 로킹 검출 회로의 동작 방법.
  8. 제7 항에 있어서,
    상기 로킹 검출단계는
    상기 감소된 시간 구간 동안 측정된 상기 출력 신호의 카운팅 값을 정규화하는
    로킹 검출 회로의 동작 방법.
  9. 제7 항에 있어서,
    인에이블 신호에 응답하여 기준 신호를 카운팅하여 기준 신호 카운팅 값을 출력하는 기준 신호 카운팅 단계
    를 더 포함하는 로킹 검출 회로의 동작 방법.
  10. 제9 항에 있어서,
    상기 출력 신호 카운팅 단계는
    상기 인에이블 신호가 활성화된 구간 동안 발생된 상기 출력 신호의 라이징 엣지의 개수를 카운팅하는
    로킹 검출 회로의 동작 방법.
  11. 제10 항에 있어서,
    상기 주기 변경 단계는
    상기 기준 신호 카운팅 값이 상기 시간 구간에 대응하는 값에 도달하면 상기 인에이블 신호를 비활성화 시키는
    로킹 검출 회로의 동작 방법.
  12. 제8 항에 있어서,
    상기 로킹 검출단계는
    상기 정규화된 카운팅 값을 상기 현재 구간 카운팅 값으로 설정하는
    로킹 검출 회로의 동작 방법.
  13. 제7 항에 있어서,
    초기 시간 구간 동안 상기 출력 신호를 순차 카운팅하여 획득한 카운팅 값들을 각각 상기 직전 구간 카운팅 값 및 상기 현재 구간 카운팅 값으로 설정하는 초기화 단계
    를 더 포함하는 로킹 검출 회로의 동작 방법.
  14. 위상 고정 루프(Phase Lock Loop: PLL) 회로의 로킹(Locking) 여부를 검출하는 로킹 검출 회로의 동작 방법에 있어서,
    상기 PLL 회로의 출력 신호를 가변 시간 구간 동안 순차 카운팅하는 출력 신호 카운팅 단계;
    현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이에 기초하여 상기 시간 구간을 감소시키는 주기 변경 단계;
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제1 임계치보다 작아질 때까지 상기 출력 신호 카운팅 단계 및 상기 주기 변경 단계를 반복하도록 제어하는 반복 제어 단계;
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 제1 임계치보다 작아지면 상기 시간 구간을 증가시키는 단계;
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 제2 임계치보다 작아질 때까지 상기 출력 신호 카운팅 단계 및 상기 시간 구간을 증가시키는 단계를 반복하도록 제어하는 단계; 및
    상기 현재 구간 카운팅 값과 직전 구간 카운팅 값의 차이가 상기 제2 임계치보다 작아지면 상기 PLL 회로의 로킹을 검출하는 로킹 검출단계
    를 포함하는 로킹 검출 회로의 동작 방법.
  15. 제14 항에 있어서,
    상기 제2 임계치는 상기 제1 임계치보다 작은
    로킹 검출 회로의 동작 방법.
  16. 제14 항에 있어서,
    상기 로킹 검출단계는
    상기 증가된 시간 구간 동안 측정된 상기 출력 신호의 카운팅 값을 정규화하는
    로킹 검출 회로의 동작 방법.
  17. 제14 항에 있어서,
    상기 감소된 시간 구간 동안 측정된 상기 출력 신호의 카운팅 값을 정규화하는 단계
    를 더 포함하는 로킹 검출 회로의 동작 방법.
  18. 제14 항에 있어서,
    인에이블 신호에 응답하여 기준 신호를 카운팅하여 기준 신호 카운팅 값을 출력하는 기준 신호 카운팅 단계
    를 더 포함하는 로킹 검출 회로의 동작 방법.
  19. 제18 항에 있어서,
    상기 출력 신호 카운팅 단계는
    상기 인에이블 신호가 활성화된 구간 동안 발생된 상기 출력 신호의 라이징 엣지의 개수를 카운팅하는
    로킹 검출 회로의 동작 방법.
  20. 제19 항에 있어서,
    상기 시간 구간을 증가시키는 단계는
    상기 기준 신호 카운팅 값이 상기 시간 구간에 대응하는 값에 도달하면 상기 인에이블 신호를 비활성화 시키는
    로킹 검출 회로의 동작 방법.
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