WO2020174799A1 - 半導体装置 - Google Patents

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WO2020174799A1
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semiconductor device
diode
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洋輔 桜井
晴司 野口
徹 安喰
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富士電機株式会社
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    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
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    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates

Definitions

  • the present invention relates to a semiconductor device.
  • Patent Document 1 WO2017/155122 Patent Document 2 JP2017-11001A Patent Document 3 WO2015/068203 Patent Document4 JP2017-45949A Patent Document 5 JP2012-69579A
  • a semiconductor device including a semiconductor substrate having a first conductivity type drift region.
  • the semiconductor device may include a transistor portion having a first conductivity type emitter region having a higher doping concentration than the drift region in a region in contact with the upper surface of the semiconductor substrate.
  • the semiconductor device has a cathode region of the first conductivity type having a higher doping concentration than the drift region in a region in contact with the lower surface of the semiconductor substrate, and an overlap region of the second conductivity type in a region other than the cathode region.
  • a diode section arranged side by side with the transistor section in a predetermined arrangement direction.
  • the semiconductor device may include an emitter electrode arranged above the semiconductor substrate.
  • the semiconductor device may include an interlayer insulating film provided between the semiconductor substrate and the emitter electrode and provided with a contact hole for connecting the emitter electrode and the diode portion.
  • the cathode region may be provided closer to the center of the diode unit than the end of the emitter region.
  • the overlap region may be provided with a first length between the end of the emitter region and the end of the cathode region.
  • the cathode region In the extending direction orthogonal to the arrangement direction, the cathode region may be provided closer to the center of the diode unit than the end of the contact hole.
  • the overlap region may be provided with a second length between the end of the contact hole and the end of the cathode region. The first length may be greater than the second length.
  • the semiconductor device may include a well region of the second conductivity type, which is arranged on the semiconductor substrate side by side with the diode portion in the extending direction.
  • the overlap region may be provided with a third length between the end of the well region and the end of the cathode region. The first length may be greater than the third length.
  • the diode portion may have a length in the extending direction on the upper surface of the semiconductor substrate.
  • the semiconductor device may include an upper surface side lifetime control unit provided on the upper surface side of the semiconductor substrate.
  • the upper surface lifetime control section may be provided in a region of the transistor section that is in contact with the diode section.
  • the first length may be larger than the length from the end of the transistor section to the end of the upper surface lifetime control section in the arrangement direction.
  • the first length at the center of the overlapping region in the stretching direction may be smaller than the first length at the end in the stretching direction.
  • the transistor part may have a second conductivity type collector region in a region in contact with the lower surface of the semiconductor substrate.
  • the overlap region in the arrangement direction may have a portion having a higher doping concentration than the collector region.
  • the overlap region in the arrangement direction may have a thick portion in which the thickness in the depth direction of the semiconductor substrate is larger than that in the collector region.
  • a semiconductor device including a semiconductor substrate having a first conductivity type drift region.
  • the semiconductor device may include a transistor portion having a first conductivity type emitter region having a higher doping concentration than the drift region in a region in contact with the upper surface of the semiconductor substrate.
  • the semiconductor device has a cathode region of the first conductivity type having a higher doping concentration than the drift region in a region in contact with the lower surface of the semiconductor substrate, and is arranged on the upper surface of the semiconductor substrate in parallel with the transistor portion in a predetermined arrangement direction.
  • the diode unit may be provided.
  • the semiconductor device may include a second conductivity type lower surface region provided in a region other than the cathode region in a region in contact with the lower surface of the semiconductor substrate.
  • the bottom surface region may have a thick portion in which the thickness in the depth direction of the semiconductor substrate is larger than the other portions at the end portion in top view.
  • the lower surface region may have a thick portion at the end in the arrangement direction.
  • the lower surface region may have a thick portion at the end contacting the cathode region in the arrangement direction.
  • the lower surface region may have a thick portion at the end in the extending direction orthogonal to the arrangement direction.
  • the lower surface region may have a thick portion at the end of the semiconductor substrate when viewed from above.
  • the thick part may be placed in the transistor part.
  • the thick part may be placed in the diode part.
  • the doping concentration of the thick portion may be higher than the doping concentration of the portion other than the thick portion of the lower surface region.
  • a buffer region provided between the drift region and the lower surface region and having a higher doping concentration than the drift region may be provided.
  • the distance between the drift region and the thick portion may be 1 ⁇ m or more.
  • the buffer region may have a high-concentration region and a low-concentration region that is aligned with the high-concentration region in the array direction and has a lower doping concentration than the high-concentration region.
  • the thick portion may be provided at a position that does not overlap the low concentration region.
  • the low-concentration region may be located closer to the center of the transistor part than the thick part.
  • the dopant concentration of the second conductivity type in the lower surface region may be higher than the dopant concentration of the first conductivity type in the cathode region.
  • the lower surface region may be thicker than the cathode region in the depth direction of the semiconductor substrate.
  • FIG. 6 is an enlarged top view of the vicinity of a diode section 80. It is the top view which expanded the area
  • FIG. 4 is a diagram showing another example of the aa cross section in FIG. 3. It is a figure which shows the example of arrangement
  • FIG. 4 is a diagram showing another example of the aa cross section in FIG. 3.
  • FIG. 3 is enlarged top view of the vicinity of a diode section 80. It is the top view which expanded the area
  • FIG. 4 is a diagram showing another example of the aa cross section in FIG. 3. It is
  • FIG. 4 is a diagram showing another example of the aa cross section in FIG. 3. It is a top view which shows the example of arrangement of the thick part 28.
  • FIG. 6 is a diagram showing an arrangement example of thick portions 28 in a diode portion 80 and a transistor portion 70. It is the top view which expanded the area
  • FIG. 6 is a diagram showing an example of a relationship between a buffer region 20 and a thick portion 28. It is a figure which shows an example of the thickness of the lower surface area
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as “upper” and the other side is referred to as “lower”.
  • the upper surface is called the upper surface and the other surface is called the lower surface.
  • the “up” and “down” directions are not limited to the gravity direction or the direction when the semiconductor device is mounted.
  • Cartesian coordinate axes of X axis, Y axis, and Z axis only identify the relative positions of the components and do not limit the particular directions.
  • the Z axis is not limited to the height direction with respect to the ground.
  • the +Z axis direction and the ⁇ Z axis direction are directions opposite to each other. When the positive and negative signs are not described and the Z axis direction is described, it means a direction parallel to the +Z axis and the ⁇ Z axis. In the present specification, viewing from the +Z axis direction may be referred to as a top view.
  • the conductivity type of the doped region doped with impurities is described as P-type or N-type.
  • the conductivity types of the respective doping regions may have opposite polarities.
  • P+ type or N+ type it means that the doping concentration is higher than that of P type or N type, and when described as P ⁇ type or N ⁇ type, it is higher than P type or N type. Also means that the doping concentration is low.
  • the doping concentration refers to the concentration of impurities activated as a donor or an acceptor.
  • the concentration difference between the donor and the acceptor may be referred to as the doping concentration.
  • the concentration difference can be measured by a voltage-capacitance measuring method (CV method).
  • the carrier concentration measured by the spread resistance measuring method (SR) may be used as the doping concentration.
  • the doping concentration distribution has a peak, the peak value may be the doping concentration in the region.
  • the average value of the doping concentration may be the doping concentration in the region.
  • the concentration of the dopant refers to the concentration of each of the donor and the acceptor.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 1 the position where each member is projected onto the upper surface of the semiconductor substrate 10 is shown.
  • FIG. 1 only some members of the semiconductor device 100 are shown, and some members are omitted.
  • the semiconductor device 100 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 is a substrate formed of a semiconductor material such as silicon or a compound semiconductor.
  • the semiconductor substrate 10 has an edge 102 in a top view.
  • the semiconductor substrate 10 of this example has two sets of edge sides 102 facing each other in a top view. In FIG. 1, the X axis and the Y axis are parallel to one of the end sides 102.
  • the Z axis is perpendicular to the upper surface of the semiconductor substrate 10.
  • the semiconductor substrate 10 is provided with an active part 120.
  • the active part 120 is a region where a main current flows in the depth direction between the upper surface and the lower surface of the semiconductor substrate 10 when the semiconductor device 100 is controlled to be in the ON state.
  • the active section 120 is provided with a transistor section 70 including a transistor element such as an IGBT and a diode section 80 including a diode element such as an FWD.
  • the active part 120 may be a region in which the transistor part 70 and the diode part 80 are provided.
  • the region where the transistor unit 70 is arranged is marked with the symbol “I”, and the region where the diode unit 80 is arranged is marked with the symbol “F”.
  • the transistor section 70 and the diode section 80 are arranged side by side along a predetermined arrangement direction (X-axis direction in FIG. 1).
  • the transistor units 70 and the diode units 80 may be arranged alternately in the X-axis direction.
  • a direction perpendicular to the arrangement direction in a top view is referred to as a stretching direction (Y-axis direction in FIG. 1).
  • the transistor part 70 and the diode part 80 may each have a length in the extending direction.
  • the length of the transistor portion 70 in the Y-axis direction is larger than the width in the X-axis direction.
  • the length of the diode section 80 in the Y-axis direction is larger than the width in the X-axis direction.
  • a P-type well region 11 is provided on the semiconductor substrate 10.
  • the well region 11 has a higher doping concentration than the base region described later, is formed in contact with the upper surface of the semiconductor substrate 10, and is formed to a position deeper than the bottom of the base region.
  • the depth is a depth with the upper surface of the semiconductor substrate 10 as a reference position.
  • FIG. 1 shows an arrangement example of the well regions 11 on the upper surface of the semiconductor substrate 10. In FIG. 1, the well region is hatched with diagonal lines.
  • the well region 11 may be provided so as to surround the active portion 120 in a top view.
  • the well region 11 surrounds a plurality of regions in a top view, and the active portion 120 may be provided in each region.
  • two active parts 120 are arranged side by side along the Y-axis direction. In a top view, the well region 11 is provided between the two active parts 120.
  • the semiconductor device 100 may include the gate pad 51 and the gate wiring 48.
  • the gate wiring 48 is shown by a thick solid line.
  • the gate pad 51 and the gate wiring 48 are arranged above the semiconductor substrate 10.
  • An interlayer insulating film is provided between the semiconductor substrate 10 and the gate pad 51 and the gate wiring 48, but it is omitted in FIG.
  • the gate pad 51 is an electrode containing a metal such as aluminum.
  • the gate wiring 48 is a wiring that electrically connects the gate pad 51 and the transistor portion 70.
  • the gate wiring 48 may be a metal wiring containing a metal such as aluminum or may be a semiconductor wiring containing polysilicon doped with impurities.
  • the gate wiring 48 may have a portion in which one of the metal wiring and the semiconductor wiring is provided, or may have a portion in which both the metal wiring and the semiconductor wiring are provided in parallel.
  • the gate pad 51 and the gate wiring 48 are arranged above the well region 11.
  • the gate pad 51 is arranged between the active portion 120 and the edge 102 in a top view.
  • the gate wiring 48 may be arranged so as to surround the active portion 120.
  • the gate wiring 48 may have a portion arranged between the active portion 120 and the edge 102 in a top view.
  • the gate wiring 48 may have a portion arranged between the two active portions 120 in a top view.
  • a predetermined gate voltage is applied to the gate pad 51.
  • the gate voltage applied to the gate pad 51 is supplied to the transistor unit 70 by the gate wiring 48.
  • An emitter electrode is provided above the active part 120, but it is omitted in FIG.
  • the emitter electrode may cover the entire active portion 120.
  • the emitter electrode is an electrode containing a metal such as aluminum.
  • An interlayer insulating film is provided between the emitter electrode and the semiconductor substrate 10. The emitter electrode and the semiconductor substrate 10 are connected via a contact hole provided in the interlayer insulating film. In FIG. 1, the insulating film and the contact hole are omitted.
  • the semiconductor device 100 may include the edge termination structure portion 90 between the well region 11 and the edge 102 of the semiconductor substrate 10.
  • the edge termination structure 90 relaxes electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure portion 90 has, for example, a guard ring, a field plate, a RESURF, and a combination thereof that are annularly provided to surround the active portion 120.
  • FIG. 2 is an enlarged top view of the vicinity of the diode unit 80.
  • the diode portion 80 has a cathode region 82 that contacts the lower surface of the semiconductor substrate 10.
  • the cathode region 82 is an N type region.
  • the transistor portion 70 has a P-type lower surface region 19 in contact with the lower surface of the semiconductor substrate 10.
  • the lower surface region 19 is provided over the entire transistor portion 70.
  • the lower surface region 19 is also provided in a portion of the diode portion 80 that is in contact with the transistor portion 70.
  • Avalanche breakdown is known as a breakdown mode of the semiconductor device 100.
  • the semiconductor device 100 including the IGBT and the like it is preferable to improve the current density.
  • the semiconductor substrate 10 may have a high specific resistance. When the current density is improved or the semiconductor substrate 10 has a high specific resistance, an electric field is concentrated on the lower surface side of the semiconductor substrate 10 at the time of short circuit, and back surface avalanche breakdown is likely to occur.
  • the lower surface region 19 is provided in place of the cathode region 82 in the portion of the diode unit 80 that is in contact with the transistor unit 70. This increases the amount of holes injected from the lower surface side at the boundary between the transistor portion 70 and the diode portion 80. Therefore, the back surface avalanche withstand capability can be improved.
  • the length of the lower surface region 19 provided in the diode portion 80 in the arrangement direction (X-axis direction) is L1.
  • the transistor section 70 and the diode section 80 may be arranged side by side with the well region 11 in the extending direction (Y-axis direction).
  • the transistor section 70 and the diode section 80 of this example are sandwiched between two well regions 11 in the extending direction.
  • the lower surface region 19 may be provided in the diode portion 80 even at the boundary with the well region 11.
  • the well region 11 is provided with a relatively high concentration and deep. For this reason, if the distance between the well region 11 and the cathode region 82 is too short, the breakdown voltage will decrease.
  • the distance between the well region 11 and the cathode region 82 can be secured, and the breakdown voltage can be secured.
  • FIG. 3 is an enlarged top view of the area A in FIG.
  • the semiconductor substrate 10 of this example is provided with a gate trench portion 40, a dummy trench portion 30, a well region 11, an emitter region 12, a base region 14 and a contact region 15 which are in contact with the upper surface of the semiconductor substrate 10. Further, the semiconductor substrate 10 of this example is provided with the cathode region 82 and the lower surface region 19 which are in contact with the lower surface of the semiconductor substrate 10.
  • the emitter electrode 52 and the gate wiring 48 are provided above the semiconductor substrate 10.
  • the range in which the emitter electrode 52 is provided is shown by a dotted line.
  • the emitter electrode 52 is arranged above the transistor section 70 and the diode section 80.
  • the emitter electrode 52 may have a portion overlapping with the well region 11.
  • An interlayer insulating film is provided between the emitter electrode 52 and the upper surface of the semiconductor substrate 10, but it is omitted in FIG.
  • contact holes 56 and contact holes 54 are provided so as to penetrate the interlayer insulating film.
  • the emitter electrode 52 contacts the emitter region 12, the contact region 15, and the base region 14 on the upper surface of the semiconductor substrate 10 through the contact hole 54. Further, the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30 through the contact hole 56. Between the emitter electrode 52 and the dummy conductive portion, the connection portion 25 made of a conductive material such as polysilicon doped with impurities may be provided. The connection portion 25 is provided on the upper surface of the semiconductor substrate 10. An insulating film such as a thermal oxide film is provided between the connecting portion 25 and the semiconductor substrate 10.
  • the gate wiring 48 is connected to the gate conductive portion in the gate trench portion 40 on the upper surface of the semiconductor substrate 10.
  • the gate wiring 48 is not connected to the dummy conductive portion in the dummy trench portion 30.
  • the gate wiring 48 of this example is provided so as to overlap the tip portion 41 of the gate trench portion 40.
  • the tip portion 41 is an end portion in the extending direction (Y-axis direction) of the gate trench portion 40.
  • the gate conductive portion at the tip portion 41 of the gate trench portion 40 is exposed on the upper surface of the semiconductor substrate 10 and contacts the gate wiring 48.
  • the emitter electrode 52 is formed of a material containing metal.
  • at least a partial region of the emitter electrode 52 is formed of aluminum or an aluminum-silicon alloy.
  • the emitter electrode 52 may have a barrier metal formed of titanium, a titanium compound, or the like under the region formed of aluminum or the like. Further, in the contact hole, a plug formed by burying tungsten or the like in contact with the barrier metal and aluminum or the like may be provided.
  • a gate trench section 40 is provided in the transistor section 70.
  • the diode portion 80 is provided with the dummy trench portion 30.
  • the dummy trench portion 30 may also be provided in the transistor portion 70.
  • the gate trench section 40 and the dummy trench section 30 are alternately arranged at a predetermined interval along the X-axis direction.
  • the dummy trench portions 30 are arranged in the diode portion 80 of this example at a predetermined interval.
  • the gate trench portion 40 of the present example has two extending portions 39 extending along the Y-axis direction (trench portions that are linear along the Y-axis direction) and a tip portion 41 connecting the two extending portions 39. May have. At least a part of the tip portion 41 is preferably provided in a curved shape.
  • the dummy trench portion 30 of this example is provided between the extending portions 39. These dummy trench portions 30 may have a linear shape extending in the Y-axis direction. In addition, the dummy trench portion 30 in the diode portion 80 may have the extending portion 29 and the tip portion 31 similarly to the gate trench portion 40. The dummy trench section 30 may be shorter in length in the Y-axis direction than the gate trench section 40.
  • the tip portion 31 of this example is arranged at a position overlapping the emitter electrode 52, and is connected to the emitter electrode 52 via the connection portion 25.
  • the region sandwiched between the extended portions of each trench is called a mesa.
  • the transistor section 70 is provided with a mesa section 60
  • the diode section 80 is provided with a mesa section 61.
  • the mesa portion is a region on the upper surface side of the deepest bottom portion of the trench portion in the portion of the semiconductor substrate 10 sandwiched between the trench portions.
  • a base region 14 is provided in each mesa unit.
  • the base region 14 of this example is P-type.
  • the base region 14 is exposed on a part of the upper surface of the mesa portion.
  • a contact region 15 and an emitter region 12 are provided on the upper surface of the base region 14 of the mesa 60 of the transistor 70.
  • the contact region 15 of this example is a P+ type having a higher doping concentration than the base region 14.
  • the emitter region 12 of this example is an N+ type having a higher doping concentration than a drift region described later.
  • the emitter region 12 is provided in contact with the gate trench portion 40 on the upper surface of the semiconductor substrate 10.
  • the emitter region 12 and the contact region 15 of the present example are provided from one trench portion sandwiching the mesa portion 60 to the other trench portion.
  • the contact regions 15 and the emitter regions 12 are alternately arranged along the Y-axis direction.
  • the contact region 15 arranged at the end in the Y-axis direction may be provided at a position overlapping with the end portion of the contact hole 54 in the Y-axis direction.
  • the emitter region 12 is arranged in the range in which the contact hole 54 is provided in the Y-axis direction.
  • the mesa portion 60 may be provided with the contact region 15 and the emitter region 12 in a stripe shape along the extending direction.
  • the emitter region 12 is provided in a region adjacent to the trench portion, and the contact region 15 is provided in a region sandwiched by the emitter regions 12.
  • the base region 14 that sandwiches the region where the contact region 15 and the emitter region 12 are provided in the Y-axis direction may be arranged.
  • the well region 11 that sandwiches the region where the contact region 15, the emitter region 12 and the base region 14 are provided in the Y-axis direction may be arranged.
  • a tip portion 41 of the gate trench portion 40 is arranged at a position overlapping with the well region 11.
  • a region in which the gate trench portion 40 and the emitter region 12 are periodically arranged is referred to as a transistor portion 70.
  • the emitter region 12 arranged at the end in the X-axis direction is the emitter region 12 at the end of the transistor section 70.
  • the end position Xb of the emitter region 12 at the end in the X-axis direction is the boundary between the transistor unit 70 and the diode unit 80 in the X-axis direction.
  • An end Xb of the end emitter region 12 in the X-axis direction is a boundary between the emitter region 12 and the trench portion on the upper surface of the semiconductor substrate 10.
  • the emitter region 12 may not be provided in the mesa portion 61 of the diode portion 80.
  • a P-type region may be arranged on the upper surface of the mesa portion 61.
  • the base region 14 is provided on the upper surface of the mesa portion 61 of this example.
  • the base region 14 may occupy more than half the area of the upper surface of the mesa 61.
  • the contact region 15 may be arranged on the upper surface of the mesa portion 61.
  • the contact region 15 of the mesa portion 61 may be provided at a position overlapping the end portion of the contact hole 54 in the Y-axis direction.
  • the base region 14 that sandwiches the contact region 15 in the Y-axis direction may be provided on the upper surface of the mesa portion 61.
  • a well region 11 may be provided on the upper surface of the mesa portion 61 so as to sandwich the region provided with the base region 14 and the contact region 15 in the Y-axis direction.
  • the tip portion 31 of the dummy trench portion 30 is arranged at a position overlapping with the well region 11.
  • the contact hole 54 provided in the transistor part 70 and the contact hole 54 provided in the diode part 80 may have the same length in the Y-axis direction or may have different lengths.
  • the contact hole 54 is provided above each of the contact region 15 and the emitter region 12.
  • the contact hole 54 of this example is not provided in the region corresponding to the base region 14 and the well region 11 of the mesa portion 60.
  • the contact hole 54 is provided above the contact region 15 and the base region 14. However, the contact hole 54 is not provided above the base region 14 sandwiched between the contact region 15 and the well region 11 in the mesa portion 61.
  • an N+ type cathode region 82 is provided in a region in contact with the lower surface of the semiconductor substrate 10.
  • a lower surface region 19 is provided in a region where the cathode region 82 is not provided in a region in contact with the lower surface of the semiconductor substrate 10.
  • the lower surface region 19 provided in the transistor portion 70 is the collector region 22.
  • the lower surface region 19 provided in the diode portion 80 is defined as the overlap region 26.
  • the doping concentrations of the collector region 22 and the overlap region 26 may be the same or different.
  • the boundary positions of the cathode region 82, the overlap region 26 and the collector region 22 are indicated by dotted lines.
  • the cathode region 82 is provided closer to the center of the diode unit 80 than the end position Xb of the emitter region 12 in the X-axis direction. That is, the diode portion 80 has the overlap region 26 between the end portion position Xb of the emitter region 12 and the end portion of the cathode region 82 in the X-axis direction.
  • the length of the overlap region 26 in the X-axis direction is the first length L1.
  • the cathode region 82 is provided closer to the center of the diode portion 80 than the end position Yc of the contact hole 54 in the Y-axis direction. That is, the diode part 80 has the overlap region 26 between the end position Yc of the contact hole 54 and the end of the cathode region 82 in the Y-axis direction.
  • the length of the overlap region 26 between the end position Yc of the contact hole 54 and the end of the cathode region 82 is defined as a second length L2.
  • the first length L1 of the overlap region 26 is larger than the second length L2. Thereby, the amount of holes injected from the lower surface side of the semiconductor substrate 10 at the boundary between the diode portion 80 and the transistor portion 70 in the X-axis direction can be increased. Therefore, the back surface avalanche withstand capability can be improved.
  • the first length L1 may be two times or more, or five times or more, the second length L2. Further, by making the second length L2 relatively small, the area of the cathode region 82 can be secured.
  • the overlap region 26 is also provided between the end position Yw of the well region 11 and the end position Yc of the contact hole 54 in the Y-axis direction. That is, the diode portion 80 has the overlap region 26 between the end portion position Yw of the well region 11 and the end portion of the cathode region 82 in the Y-axis direction.
  • the length of the overlap region 26 between the end position Yw of the well region 11 and the end of the cathode region 82 is defined as a third length L3.
  • the first length L1 of the overlap region 26 may be larger than the third length L3. Thereby, the amount of holes injected from the lower surface side of the semiconductor substrate 10 at the boundary between the diode portion 80 and the transistor portion 70 in the X-axis direction can be further increased. Therefore, the back surface avalanche resistance can be further improved.
  • the first length L1 may be more than twice the third length L3. Further, by making the third length L3 relatively small, the area of the cathode region 82 can be secured.
  • the first length L1 of the overlap region 26 may be 20 ⁇ m or more, 50 ⁇ m or more, and 100 ⁇ m or more. Further, the overlap region 26 may be provided over the plurality of mesa portions 61 in the X-axis direction. By increasing the first length L1, the amount of holes injected from the lower surface side of the semiconductor substrate 10 at the boundary between the diode section 80 and the transistor section 70 in the X-axis direction can be increased.
  • the diode section 80 may have a length in the Y-axis direction on the upper surface of the semiconductor substrate 10.
  • the diode part 80 may be a region surrounded by the transistor part 70 and the well region 11 on the upper surface of the semiconductor substrate 10.
  • the diode portion 80 may be a region where the gate trench portion 40 and the emitter region 12 are not provided. If the diode portion 80 has a long side in the Y-axis direction, the boundary region between the diode portion 80 and the transistor portion 70 becomes long, and back surface avalanche breakdown is likely to occur. On the other hand, by increasing the first length L1 of the overlap region 26, the back surface avalanche breakdown can be suppressed.
  • FIG. 4 is a diagram showing an example of the aa cross section in FIG.
  • the aa cross section is the XZ plane that passes through the emitter region 12.
  • the semiconductor device 100 of this example has the semiconductor substrate 10, the interlayer insulating film 38, the emitter electrode 52, and the collector electrode 24 in the cross section.
  • the emitter electrode 52 is provided on the upper surfaces of the semiconductor substrate 10 and the interlayer insulating film 38.
  • the interlayer insulating film 38 may be a thermal oxide film, glass such as BPSG, or another insulating film. Further, the interlayer insulating film 38 may be a film in which a plurality of insulating films are laminated.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are made of a conductive material such as metal.
  • the direction connecting the emitter electrode 52 and the collector electrode 24 is called the depth direction.
  • a P ⁇ type base region 14 is provided on the upper surface 21 side of the semiconductor substrate 10 having the cross section.
  • an N+ type emitter region 12 and a P ⁇ type base region 14 are sequentially provided from the upper surface 21 of the semiconductor substrate 10 on the upper surface 21 side of the semiconductor substrate 10 in the transistor portion 70.
  • An N+ type storage region may be provided below the base region 14.
  • a P ⁇ type base region 14 is provided on the upper surface 21 side of the semiconductor substrate 10 in the diode portion 80.
  • the N ⁇ type drift region 18 is provided below the base region 14.
  • the N+ type buffer region 20 is provided below the drift region 18.
  • the doping concentration of the buffer region 20 is higher than the doping concentration of the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the lower surface of the base region 14 from reaching the collector region 22, the overlap region 26, and the cathode region 82.
  • a P+ type collector region 22 is provided below the buffer region 20.
  • the P+ type overlap region 26 and the cathode region 82 are provided below the buffer region 20.
  • the overlap region 26 is arranged between the cathode region 82 and the collector region 22. As described in FIG. 3, the overlap region 26 has the first length L1 in the X-axis direction.
  • the doping concentration of the overlap region 26 is higher than that of the base region 14.
  • the doping concentration of the overlap region 26 is the same as the doping concentration of the collector region 22.
  • the thickness of the overlap region 26 in the Z-axis direction is the same as the thickness of the collector region 22 in the Z-axis direction.
  • the overlap region 26 may be formed in the same process as the collector region 22.
  • each trench portion is provided so as to penetrate the base region 14 from the upper surface 21 of the semiconductor substrate 10 and reach the drift region 18. In the region where at least one of the emitter region 12 and the contact region 15 is provided, each trench portion also penetrates these regions and reaches the drift region 18.
  • the trench portion penetrating the doping region is not limited to the one manufactured in the order of forming the doping region and then forming the trench portion.
  • the one in which the doped region is formed between the trench parts after the trench part is formed is also included in the one in which the trench part penetrates the doped region.
  • the gate trench portion 40 has a gate insulating film 42 and a gate conductive portion 44 provided on the upper surface 21 side of the semiconductor substrate 10.
  • the gate insulating film 42 is provided so as to cover the inner wall of the gate trench portion 40.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench portion 40.
  • the gate conductive portion 44 is provided inside the gate trench portion 40 and inside the gate insulating film 42. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 includes a region facing the base region 14 with the gate insulating film 42 interposed therebetween.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
  • the dummy trench section 30 may have the same structure as the gate trench section 40 in the cross section.
  • the dummy trench portion 30 has a dummy trench provided on the upper surface 21 side of the semiconductor substrate 10, a dummy insulating film 32, and a dummy conductive portion 34.
  • the dummy insulating film 32 is provided so as to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • FIG. 5 is a diagram showing an example of a bb cross section in FIG.
  • the bb section is the YZ plane including the diode portion 80.
  • the base region 14 is provided in a region in contact with the upper surface 21 of the semiconductor substrate 10.
  • the base region 14 is connected to the emitter electrode 52 via a contact hole 54 provided in the interlayer insulating film 38.
  • a contact region 15 is provided in a region in contact with the upper surface 21 of the semiconductor substrate 10.
  • the overlap region 26 between the end position Yc of the contact hole 54 and the end position of the cathode region 82 has the second length L2.
  • the well region 11 is provided outside the diode portion 80 in the Y-axis direction.
  • the boundary position between the well region 11 and the base region 14 may be the end of the diode portion 80 in the Y-axis direction.
  • the average doping concentration of the base region 14 is Da
  • the position in the well region 11 where the doping concentration is 2 ⁇ Da is the closest to the base region 14.
  • the doping concentration in the upper surface 21 of the semiconductor substrate 10 may be used as these doping concentrations.
  • the overlap region 26 between the end position Yw of the well region 11 and the end position of the cathode region 82 has the third length L3.
  • FIG. 6 is a diagram showing another example of the aa cross section in FIG.
  • the semiconductor device 100 of this example includes an upper surface side lifetime control unit 92 provided on the upper surface side of the semiconductor substrate 10.
  • the upper surface side of the semiconductor substrate 10 refers to a region closer to the upper surface 21 than the center of the semiconductor substrate 10 in the depth direction.
  • the upper surface side lifetime control unit 92 is a region in which recombination centers of carriers (electrons or holes) are provided at a higher concentration than in the periphery.
  • the recombination center may be a vacancy-based defect such as a vacancy or a double vacancy, a dislocation, an interstitial atom, or a transition metal.
  • the upper surface side lifetime control unit 92 can be formed by locally injecting particles such as helium or protons from the upper surface 21 of the semiconductor substrate 10.
  • the upper surface side lifetime control unit 92 of this example is provided in the entire diode unit 80. Thereby, the lifetime of the diode section 80 can be shortened and the reverse recovery time can be shortened.
  • the upper surface lifetime control unit 92 is also provided in a region of the transistor unit 70 that is in contact with the diode unit 80. As a result, carriers can be prevented from flowing between the upper surface of the transistor section 70 and the cathode region 82 of the diode section 80.
  • the length of the upper surface side lifetime control unit 92 provided in the transistor unit 70 in the X-axis direction is the fourth length L4.
  • the fourth length L4 is the length in the X-axis direction from the end position Xb of the transistor unit 70 to the end position of the upper surface lifetime control unit 92.
  • the first length L1 of the overlap region 26 in the diode section 80 may be longer than the fourth length L4 of the upper surface side lifetime control section 92.
  • the cathode region 82 can be arranged at a position apart from the transistor unit 70. Therefore, even if the fourth length L4 of the upper surface side lifetime control section 92 is reduced, carriers can be suppressed from flowing between the upper surface of the transistor section 70 and the cathode region 82 of the diode section 80.
  • By reducing the fourth length L4 of the upper surface side lifetime control section 92 it is possible to reduce the influence of the upper surface side lifetime control section 92 on the characteristics of the transistor section 70.
  • FIG. 7 is a diagram showing an arrangement example of the cathode region 82 and the overlap region 26 in a top view.
  • the overlap region 26 (that is, the P-type lower surface region 19 of the diode portion 80) has a constant width L1 in the X-axis direction. That is, the overlap region 26 was rectangular in top view.
  • the first length L1b at the center in the Y-axis direction is smaller than the first length L1a at the end in the Y-axis direction.
  • the electric field is likely to be concentrated at the end portion of the diode portion 80 in the Y-axis direction (that is, the corner portion in the top view of the diode portion 80), and the back surface avalanche breakdown is more likely to occur than the center in the Y-axis direction.
  • the first length L1a larger than the first length L1b, it is possible to suppress the back surface avalanche breakdown at the corner portion of the diode portion 80.
  • the area of the cathode region 82 can be increased and the characteristics of the diode portion 80 can be improved.
  • the first length L1b may be zero.
  • the overlap region 26 may not be provided at the center of the diode portion 80 in the Y-axis direction.
  • the width of the overlap region 26 in the X-axis direction changes stepwise, but the width of the overlap region 26 in the X-axis direction may continuously change.
  • FIG. 8 is a diagram showing another example of the aa cross section in FIG.
  • the overlap region 26 of this example has a high concentration portion 27 having a higher doping concentration than the collector region 22.
  • the doping concentration of the high-concentration portion 27 may be 2 times or more, 5 times or more, or 10 times or more that of the collector region 22.
  • the high concentration portion 27 may be in contact with the cathode region 82. In another example, the high concentration portion 27 may contact the collector region 22. A part of the overlap region 26 may be the high concentration part 27. The entire overlap region 26 may be the high concentration portion 27.
  • FIG. 9 is a diagram showing another example of the aa cross section in FIG.
  • the overlap region 26 of this example has a thick portion 28 having a larger thickness in the Z-axis direction than the collector region 22.
  • the thickness of the thick portion 28 may be 1.2 times or more, 1.5 times or more, or 2 times or more the thickness of the collector region 22.
  • an average value of the thickness of the collector region 22 may be used.
  • the maximum value of the thickness of the overlap region 26 may be used.
  • the hole injection amount from the lower surface of the diode portion 80 can be further increased.
  • the thick portion 28 may contact the cathode region 82. In other examples, the thickened portion 28 may contact the collector region 22.
  • the entire overlap region 26 may be the thick portion 28. Further, the thick portion 28 may be the high concentration portion 27. That is, the overlap region 26 may have a portion having a higher doping concentration and a larger thickness than the collector region 22.
  • FIG. 10 is a top view showing an arrangement example of the thick portion 28.
  • the thick portion 28 is hatched.
  • the thick portion 28 is provided at the end of the lower surface region 19.
  • the thick portion 28 may be provided at the end of the lower surface region 19 in the X-axis direction.
  • the thick portion 28 may be provided at the end of the lower surface region 19 in the Y-axis direction.
  • the end portion of the lower surface region 19 includes a portion of the lower surface region 19 that is in contact with the cathode region 82.
  • the thick portion 28 may be provided in a portion of the lower surface region 19 that is in contact with the cathode region 82 in the X-axis direction.
  • the thick portion 28 may be provided in a portion of the lower surface region 19 that is in contact with the cathode region 82 in the Y-axis direction.
  • the thick portion 28 may be arranged so as to surround the cathode region 82 in a top view.
  • the thick portion 28 may be provided in the lower surface region 19 at the end of the semiconductor substrate 10.
  • the thick portion 28 may also be arranged between the edge 102 of the semiconductor substrate 10 and the active portion 120.
  • the thick portion 28 may also be provided in a region overlapping with the well region 11.
  • the thick portion 28 may also be provided on the edge termination structure 90.
  • the thick portion 28 is thicker than the other portions of the lower surface region 19.
  • the lower surface region 19 may have the overlap region 26 in the X-axis direction.
  • the end portion of the lower surface region 19 in the X-axis direction is arranged in the diode portion 80. Therefore, as shown in FIG. 9, the thick portion 28 is arranged in the diode portion 80.
  • the lower surface region 19 may not have the overlap region 26 in the X axis direction.
  • the boundary between the transistor portion 70 and the diode portion 80 is the end portion of the lower surface region 19 in the X-axis direction. That is, the positions of the end portion of the diode portion 80 and the end portion of the cathode region 82 in the X-axis direction match. Therefore, the thick portion 28 is provided in a region of the transistor portion 70 that is in contact with the diode portion 80.
  • FIG. 10 shows an example in which the lower surface region 19 does not have the overlap region 26 in the X axis direction.
  • the thick portion 28 may be provided so as to surround each transistor unit 70 in a top view.
  • the collector region 22 may be surrounded by the thick portion 28 in a top view.
  • FIG. 11 is a diagram showing an arrangement example of the thick portion 28 in the diode portion 80 and the transistor portion 70.
  • the thick portion 28 at the boundary between the diode portion 80 and the transistor portion 70 is provided in the transistor portion 70.
  • the thick portion 28 may be provided in contact with the boundary between the transistor portion 70 and the diode portion 80.
  • the thick portion 28 may be provided in the diode portion 80.
  • the thick portion 28 is also provided at the ends of the diode portion 80 and the transistor portion 70 in the Y-axis direction. As a result, the diode portion 80 and the transistor portion 70 are each surrounded by the thick portion 28. As a result, the amount of holes injected from the lower surface can be increased at the ends of the diode portion 80 and the transistor portion 70.
  • FIG. 12 is an enlarged top view of the region B in FIG.
  • the semiconductor device 100 of this example is different from the semiconductor device 100 shown in FIG. 3 in the arrangement of the cathode region 82 and the lower surface region 19 (the collector region 22 and the thick portion 28 in FIG. 12).
  • the other structure is the same as that of the semiconductor device 100 shown in FIG.
  • the cathode region 82 is provided over the entire diode portion 80 in the X-axis direction.
  • the thick portion 28 is provided between the cathode region 82 and the collector region 22 in the X-axis direction. Also with such a structure, the amount of holes injected from the lower surface can be increased at the boundary between the diode portion 80 and the transistor portion 70.
  • FIG. 13 is a diagram showing an example of a cc cross section in FIG.
  • the thick portion 28 is arranged between the cathode region 82 and the collector region 22.
  • the thick portion 28 may have the same doping concentration as the high concentration portion 27 described in FIG. That is, the end portion of the lower surface region 19 may be provided with a portion having a higher doping concentration and a larger thickness in the Z-axis direction than the collector region 22. As a result, the amount of holes injected from the lower surface can be further increased at the boundary between the diode portion 80 and the transistor portion 70.
  • At least a part of the thick portion 28 may be provided in the buffer region 20. That is, the thick portion 28 may be provided so as to project from the lower surface of the buffer region 20 toward the inside of the buffer region 20.
  • the distance D1 between the thick portion 28 and the drift region 18 may be 1 ⁇ m or more.
  • the distance D1 may be 2 ⁇ m or more.
  • the distance D2 is the distance between the collector region 22 and the drift region 18 in the Z-axis direction.
  • the distance D2 corresponds to the thickness of the buffer region 20.
  • the distance D1 may be half or less of the distance D2, and may be 1 ⁇ 4 or less.
  • FIG. 14 is a diagram showing an example of the relationship between the buffer region 20 and the thick portion 28.
  • the buffer region 20 of this example has a plurality of doping concentration peaks P1 to P4 in the Z-axis direction.
  • a plurality of concentration peaks can be formed in the buffer region 20 by injecting impurities such as protons into the buffer region 20 a plurality of times with different ranges.
  • the concentration peak closest to the lower surface 23 of the semiconductor substrate 10 is P1.
  • the concentration peak P1 may be the peak with the highest doping concentration among the plurality of concentration peaks.
  • the doping concentrations of the plurality of concentration peaks are adjusted so that the depletion layer spreading from the upper surface side of the semiconductor substrate 10 does not extend beyond the concentration peak P1 to the lower surface 23 side.
  • the upper end of the thick portion 28 is located closer to the lower surface 23 than the concentration peak P1. This can prevent the depletion layer spreading from the upper surface side of the semiconductor substrate 10 from reaching the thick portion 28.
  • FIG. 15 is a diagram showing an example of the thicknesses of the lower surface region 19 (collector region 22 in FIG. 15) and the collector region 22.
  • the P-type dopant concentration in the collector region 22 of this example is higher than the N-type dopant concentration in the cathode region 82.
  • the collector region 22 may include the same concentration of N-type dopant as the cathode region 82.
  • the collector region 22 may be formed by forming the cathode region 82 on the entire lower surface 23 of the semiconductor substrate 10 and then counter-doping the P-type dopant.
  • the thickness of collector region 22 may be greater than the thickness of cathode region 82.
  • FIG. 16 is a diagram showing another configuration example of the buffer area 20.
  • the buffer region 20 of this example has a high concentration region 71 and a low concentration region 72.
  • the low concentration region 72 is aligned with the high concentration region 71 in the X-axis direction and has a lower doping concentration than the high concentration region 71.
  • the low concentration region 72 may be sandwiched between the high concentration regions 71 in the X axis direction. Further, the low concentration region 72 may be shorter than the high concentration region 71 in the X-axis direction. By providing the low concentration region 72, the hole injection amount from the lower surface can be further increased.
  • the thick portion 28 is preferably provided at a position that does not overlap the low concentration region 72.
  • the thick portion 28 and the low-concentration region 72 are arranged in the Z-axis direction, the depletion layer spreading from the upper surface side of the semiconductor substrate 10 easily reaches the thick portion 28.
  • the low-concentration region 72 may be arranged closer to the center of the transistor unit 70 than the thick portion 28 in the X-axis direction. By providing the low-concentration region 72 in the transistor portion 70, the influence of the low-concentration region 72 on the characteristics of the diode portion 80 can be reduced.
  • the thick portions 28 may be arranged at both ends of the transistor portion 70 in the X-axis direction, and the low-concentration regions 72 may be arranged in the region of the transistor portion 70 between the two thick portions 28.
  • the distance in the X-axis direction between the low-concentration region 72 and the thick portion 28 may be smaller than the width of one mesa portion 60 in the X-axis direction.

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Abstract

半導体装置においては、アバランシェ耐量が高いことが好ましい。 半導体基板と、半導体基板の上面に接する領域にエミッタ領域を有するトランジスタ部と、半導体基板の下面に接する領域にカソード領域を有し、且つ、カソード領域以外の領域に第２導電型のオーバーラップ領域を有し、半導体基板の上面において、予め定められた配列方向でトランジスタ部と並んで配置されたダイオード部と、半導体基板とエミッタ電極との間に設けられ、エミッタ電極とダイオード部とを接続するためのコンタクトホールが設けられた層間絶縁膜とを備え、オーバーラップ領域は、エミッタ領域の端部とカソード領域の端部との間において第１の長さで設けられ、オーバーラップ領域は、コンタクトホールの端部とカソード領域の端部との間において第２の長さで設けられ、第１の長さは、第２の長さよりも大きい半導体装置を提供する。

Description

半導体装置
　本発明は、半導体装置に関する。
　従来、絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等のトランジスタ部と、還流ダイオード（ＦＷＤ）等のダイオード部とを共通の半導体基板に設けた半導体装置が知られている（例えば、特許文献１－５参照）。
　特許文献１　ＷＯ２０１７／１５５１２２号
　特許文献２　特開２０１７－１１００１号公報
　特許文献３　ＷＯ２０１５／０６８２０３号
　特許文献４　特開２０１７－４５９４９号公報
　特許文献５　特開２０１２－６９５７９号公報
解決しようとする課題
　半導体装置においては、アバランシェ耐量が高いことが好ましい。
一般的開示
　上記課題を解決するために、本発明の第１の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に接する領域に、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を有するトランジスタ部を備えてよい。半導体装置は、半導体基板の下面に接する領域において、ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域を有し、且つ、カソード領域以外の領域に第２導電型のオーバーラップ領域を有し、半導体基板の上面において、予め定められた配列方向でトランジスタ部と並んで配置されたダイオード部を備えてよい。半導体装置は、半導体基板の上方に配置されたエミッタ電極を備えてよい。半導体装置は、半導体基板とエミッタ電極との間に設けられ、エミッタ電極とダイオード部とを接続するためのコンタクトホールが設けられた層間絶縁膜を備えてよい。配列方向において、カソード領域は、エミッタ領域の端部よりもダイオード部の中心側に設けられてよい。オーバーラップ領域は、エミッタ領域の端部とカソード領域の端部との間において第１の長さで設けられてよい。配列方向と直交する延伸方向において、カソード領域は、コンタクトホールの端部よりもダイオード部の中心側に設けられてよい。オーバーラップ領域は、コンタクトホールの端部とカソード領域の端部との間において第２の長さで設けられてよい。第１の長さは、第２の長さよりも大きくてよい。
　半導体装置は、半導体基板において、ダイオード部と延伸方向に並んで配置された、第２導電型のウェル領域を備えてよい。延伸方向において、オーバーラップ領域は、ウェル領域の端部とカソード領域の端部との間において第３の長さで設けられてよい。第１の長さは、第３の長さよりも大きくてよい。
　ダイオード部は、半導体基板の上面において、延伸方向に長手を有してよい。
　半導体装置は、半導体基板の上面側に設けられた上面側ライフタイム制御部を備えてよい。上面側ライフタイム制御部は、トランジスタ部のうち、ダイオード部に接する領域に設けられてよい。第１の長さは、配列方向におけるトランジスタ部の端部から上面側ライフタイム制御部の端部までの長さよりも大きくてよい。
　オーバーラップ領域の延伸方向における中心での第１の長さは、延伸方向における端部での第１の長さよりも小さくてよい。
　トランジスタ部は、半導体基板の下面に接する領域において、第２導電型のコレクタ領域を有してよい。配列方向におけるオーバーラップ領域は、コレクタ領域よりもドーピング濃度の高い部分を有してよい。
　配列方向におけるオーバーラップ領域は、コレクタ領域よりも半導体基板の深さ方向における厚みが大きい厚部分を有してよい。
　本発明の第２の態様においては、第１導電型のドリフト領域を有する半導体基板を備える半導体装置を提供する。半導体装置は、半導体基板の上面に接する領域に、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を有するトランジスタ部を備えてよい。半導体装置は、半導体基板の下面に接する領域において、ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域を有し、半導体基板の上面において、予め定められた配列方向でトランジスタ部と並んで配置されたダイオード部を備えてよい。半導体装置は、半導体基板の下面に接する領域において、カソード領域以外の領域に設けられた第２導電型の下面領域を備えてよい。下面領域は、上面視における端部において、半導体基板の深さ方向における厚みが、他の部分よりも大きい厚部分を有してよい。
　下面領域は、配列方向の端部において、厚部分を有してよい。
　下面領域は、配列方向においてカソード領域と接する端部において、厚部分を有してよい。
　下面領域は、配列方向と直交する延伸方向の端部において、厚部分を有してよい。
　下面領域は、上面視における半導体基板の端部において、厚部分を有してよい。
　厚部分は、トランジスタ部に配置されていてよい。
　厚部分は、ダイオード部に配置されていてよい。
　厚部分のドーピング濃度は、下面領域の厚部分以外の部分のドーピング濃度よりも高くてよい。
　ドリフト領域と、下面領域との間に設けられ、ドリフト領域よりもドーピング濃度の高いバッファ領域を備えてよい。ドリフト領域と、厚部分との距離が１μｍ以上であってよい。
　バッファ領域は、高濃度領域と、高濃度領域と配列方向に並んでおり、高濃度領域よりもドーピング濃度の低い低濃度領域とを有してよい。厚部分は、低濃度領域と重ならない位置に設けられていてよい。
　配列方向において、低濃度領域が、厚部分よりもトランジスタ部の中央側に配置されていてよい。
　下面領域における第２導電型のドーパント濃度は、カソード領域における第１導電型のドーパント濃度よりも高くてよい。半導体基板の深さ方向において、下面領域は、カソード領域よりも厚くてよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 ダイオード部８０の近傍を拡大した上面図である。 図２における領域Ａを拡大した上面図である。 図３におけるａ－ａ断面の一例を示す図である。 図３におけるｂ－ｂ断面の一例を示す図である。 図３におけるａ－ａ断面の他の例を示す図である。 上面視における、カソード領域８２とオーバーラップ領域２６の配置例を示す図である。 図３におけるａ－ａ断面の他の例を示す図である。 図３におけるａ－ａ断面の他の例を示す図である。 厚部分２８の配置例を示す上面図である。 ダイオード部８０およびトランジスタ部７０における厚部分２８の配置例を示す図である。 図１１における領域Ｂを拡大した上面図である。 図１２におけるｃ－ｃ断面の一例を示す図である。 バッファ領域２０と、厚部分２８との関係の一例を示す図である。 下面領域１９（図１５ではコレクタ領域２２）と、コレクタ領域２２との厚みの一例を示す図である。 バッファ領域２０の他の構成例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。また本明細書では、＋Ｚ軸方向から見ることを上面視と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。ただし、各ドーピング領域の導電型は、それぞれ逆の極性であってもよい。また、本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。
　本明細書においてドーピング濃度とは、ドナーまたはアクセプタとして活性化した不純物の濃度を指す。本明細書において、ドナーおよびアクセプタの濃度差を、ドーピング濃度とする場合がある。当該濃度差は、電圧－容量測定法（ＣＶ法）により測定できる。また、拡がり抵抗測定法（ＳＲ）により計測されるキャリア濃度を、ドーピング濃度としてよい。また、ドーピング濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドーピング濃度としてよい。ドナーまたはアクセプタが存在する領域におけるドーピング濃度がほぼ均一な場合等においては、ドーピング濃度の平均値を当該領域におけるドーピング濃度としてよい。また、本明細書においてドーパントの濃度とは、ドナーおよびアクセプタのそれぞれの濃度を指す。
　図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、シリコンまたは化合物半導体等の半導体材料で形成された基板である。半導体基板１０は、上面視において端辺１０２を有する。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
　半導体基板１０には活性部１２０が設けられている。活性部１２０は、半導体装置１００をオン状態に制御した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１２０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、ＦＷＤ等のダイオード素子を含むダイオード部８０が設けられている。活性部１２０は、トランジスタ部７０およびダイオード部８０が設けられた領域であってよい。
　図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。トランジスタ部７０およびダイオード部８０は、所定の配列方向（図１ではＸ軸方向）に沿って並んで配置されている。トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。活性部１２０が上面視において分割されている場合、活性部１２０の各領域において、トランジスタ部７０およびダイオード部８０は、Ｘ軸方向に交互に並んで配置されてよい。
　半導体基板１０には、Ｐ型のウェル領域１１が設けられている。ウェル領域１１は、後述するベース領域よりもドーピング濃度が高く、半導体基板１０の上面に接して形成されており、且つ、ベース領域の底部よりも深い位置まで形成されている領域である。当該深さは、半導体基板１０の上面を基準位置とした深さである。図１は、半導体基板１０の上面におけるウェル領域１１の配置例を示している。図１においては、ウェル領域に斜線のハッチングを付している。
　ウェル領域１１は、上面視において活性部１２０を囲んで設けられてよい。ウェル領域１１は、上面視において複数の領域を囲んでおり、それぞれの領域に活性部１２０が設けられてもよい。図１の例では、２つの活性部１２０が、Ｙ軸方向に沿って並んで配置されている。上面視において、２つの活性部１２０の間には、ウェル領域１１が設けられている。
　半導体装置１００は、ゲートパッド５１およびゲート配線４８を備えてよい。図１においてゲート配線４８は、太い実線で示されている。ゲートパッド５１およびゲート配線４８は、半導体基板１０の上方に配置されている。半導体基板１０と、ゲートパッド５１およびゲート配線４８との間には、層間絶縁膜が設けられているが、図１では省略している。
　ゲートパッド５１は、アルミニウム等の金属を含む電極である。ゲート配線４８は、ゲートパッド５１と、トランジスタ部７０とを電気的に接続する配線である。ゲート配線４８は、アルミニウム等の金属を含む金属配線であってよく、不純物がドープされたポリシリコン等を含む半導体配線であってもよい。ゲート配線４８は、金属配線および半導体配線の一方が設けられた部分を有してよく、金属配線および半導体配線の両方が並行して設けられた部分を有してもよい。
　ゲートパッド５１およびゲート配線４８は、ウェル領域１１の上方に配置されている。ゲートパッド５１は、上面視において活性部１２０と端辺１０２との間に配置されている。ゲート配線４８は、活性部１２０を囲むように配置されてよい。ゲート配線４８は、上面視において活性部１２０と端辺１０２との間に配置された部分を有してよい。ゲート配線４８は、上面視において２つの活性部１２０の間に配置された部分を有してもよい。
　ゲートパッド５１には、所定のゲート電圧が印加される。ゲートパッド５１に印加されたゲート電圧は、ゲート配線４８によって、トランジスタ部７０に供給される。
　活性部１２０の上方には、エミッタ電極が設けられているが、図１では省略している。エミッタ電極は、活性部１２０の全体を覆っていてよい。エミッタ電極は、アルミニウム等の金属を含む電極である。エミッタ電極と、半導体基板１０との間には層間絶縁膜が設けられている。エミッタ電極と、半導体基板１０とは、層間絶縁膜に設けられたコンタクトホールを介して接続する。図１においては、絶縁膜およびコンタクトホールを省略している。
　半導体装置１００は、ウェル領域１１と、半導体基板１０の端辺１０２との間に、エッジ終端構造部９０を備えてもよい。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、例えば、活性部１２０を囲んで環状に設けられたガードリング、フィールドプレート、リサーフおよびこれらを組み合わせた構造を有する。
　図２は、ダイオード部８０の近傍を拡大した上面図である。ダイオード部８０は、半導体基板１０の下面に接するカソード領域８２を有する。カソード領域８２は、Ｎ型の領域である。トランジスタ部７０は、半導体基板１０の下面に接するＰ型の下面領域１９を有する。本例では、下面領域１９は、トランジスタ部７０の全体に設けられている。また、下面領域１９は、ダイオード部８０のうち、トランジスタ部７０と接する部分にも設けられている。
　半導体装置１００の破壊モードとして、アバランシェ破壊が知られている。ＩＧＢＴ等を含む半導体装置１００においては、電流密度を向上させることが好ましい。また、半導体基板１０の基板厚を小さくするべく、半導体基板１０を高比抵抗化する場合がある。電流密度を向上させ、または、半導体基板１０を高比抵抗化すると、短絡時に半導体基板１０の下面側に電界が集中して、裏面アバランシェ破壊が生じやすくなる。
　半導体基板１０の下面側からのホール注入量を増加させることで、裏面アバランシェ破壊に対する耐量を向上させることができる。しかし一般に、ダイオード部８０の下面側にはＮ型のカソード領域が設けられるので、ダイオード部８０の下面側からのホール注入量は比較的に小さい。このため、トランジスタ部７０とダイオード部８０の境界において、裏面アバランシェ破壊が生じやすい。
　本例の半導体装置１００においては、ダイオード部８０のうち、トランジスタ部７０と接する部分においては、カソード領域８２に代えて、下面領域１９が設けられている。これによりトランジスタ部７０とダイオード部８０の境界において、下面側からのホール注入量が増大する。従って、裏面アバランシェ耐量を向上できる。
　本例では、ダイオード部８０に設けられた下面領域１９の、配列方向（Ｘ軸方向）における長さをＬ１とする。長さＬ１が大きいほど、トランジスタ部７０およびダイオード部８０の境界における、下面側からのホール注入量が増大する。
　トランジスタ部７０およびダイオード部８０は、延伸方向（Ｙ軸方向）においてウェル領域１１と並んで配置されてよい。本例のトランジスタ部７０およびダイオード部８０は、延伸方向において２つのウェル領域１１に挟まれている。ダイオード部８０は、ウェル領域１１との境界においても、下面領域１９が設けられてよい。上述したように、ウェル領域１１は、比較的に高濃度且つ深くまで設けられる。このため、ウェル領域１１とカソード領域８２との距離が近すぎると、耐圧が低下してしまう。上面視において、ウェル領域１１とカソード領域８２の間に下面領域１９を設けることで、ウェル領域１１とカソード領域８２との距離を確保でき、耐圧を確保できる。
　図３は、図２における領域Ａを拡大した上面図である。本例の半導体基板１０には、半導体基板１０の上面に接するゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５が設けられている。また、本例の半導体基板１０には、半導体基板１０の下面に接するカソード領域８２および下面領域１９が設けられている。
　また、半導体基板１０の上方には、エミッタ電極５２およびゲート配線４８が設けられている。図３においては、エミッタ電極５２が設けられる範囲を点線で示している。エミッタ電極５２は、トランジスタ部７０およびダイオード部８０の上方に配置されている。エミッタ電極５２は、ウェル領域１１と重なる部分を有してよい。
　エミッタ電極５２と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図３では省略している。本例の層間絶縁膜には、コンタクトホール５６およびコンタクトホール５４が、当該層間絶縁膜を貫通して設けられる。
　エミッタ電極５２は、コンタクトホール５４を通って、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、コンタクトホール５６を通って、ダミートレンチ部３０内のダミー導電部と接続される。エミッタ電極５２とダミー導電部との間には、不純物がドープされたポリシリコン等の、導電性を有する材料で形成された接続部２５が設けられてよい。接続部２５は、半導体基板１０の上面に設けられる。接続部２５と半導体基板１０との間には、熱酸化膜等の絶縁膜が設けられる。
　ゲート配線４８と半導体基板１０との間には、熱酸化膜等の絶縁膜が設けられる。ゲート配線４８は、半導体基板１０の上面において、ゲートトレンチ部４０内のゲート導電部と接続される。ゲート配線４８は、ダミートレンチ部３０内のダミー導電部とは接続されない。本例のゲート配線４８は、ゲートトレンチ部４０の先端部４１と重なって設けられる。先端部４１は、ゲートトレンチ部４０の延伸方向（Ｙ軸方向）における端部である。ゲートトレンチ部４０の先端部４１においてゲート導電部は半導体基板１０の上面に露出しており、ゲート配線４８と接触する。
　エミッタ電極５２は金属を含む材料で形成される。例えば、エミッタ電極５２の少なくとも一部の領域はアルミニウムまたはアルミニウム‐シリコン合金で形成される。エミッタ電極５２は、アルミニウム等で形成された領域の下層に、チタンやチタン化合物等で形成されたバリアメタルを有してよい。さらにコンタクトホール内において、バリアメタルとアルミニウム等に接するようにタングステン等を埋め込んで形成されたプラグを有してもよい。
　トランジスタ部７０には、ゲートトレンチ部４０が設けられる。ダイオード部８０には、ダミートレンチ部３０が設けられる。トランジスタ部７０には、ダミートレンチ部３０も設けられてよい。
　本例のトランジスタ部７０において、ゲートトレンチ部４０およびダミートレンチ部３０が、Ｘ軸方向に沿って所定の間隔で交互に配置される。本例のダイオード部８０には、ダミートレンチ部３０が、所定の間隔で配置される。
　本例のゲートトレンチ部４０は、Ｙ軸方向に沿って延伸する２つの延伸部３９（Ｙ軸方向に沿って直線状であるトレンチの部分）と、２つの延伸部３９を接続する先端部４１を有してよい。先端部４１の少なくとも一部は曲線状に設けられることが好ましい。ゲートトレンチ部４０の２つの延伸部３９を先端部４１が接続することで、ゲートトレンチ部４０の先端における電界集中を緩和できる。
　本例のダミートレンチ部３０は、それぞれの延伸部３９の間に設けられる。これらのダミートレンチ部３０は、Ｙ軸方向に延伸する直線形状を有してよい。また、ダイオード部８０におけるダミートレンチ部３０は、ゲートトレンチ部４０と同様に、延伸部２９と、先端部３１とを有してよい。ダミートレンチ部３０は、Ｙ軸方向における長さがゲートトレンチ部４０より短くてよい。本例の先端部３１は、エミッタ電極５２と重なる位置に配置され、接続部２５を介してエミッタ電極５２に接続されている。
　半導体基板１０において、各トレンチ部の延伸部分に挟まれた領域をメサ部と称する。トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。メサ部とは、トレンチ部に挟まれた半導体基板１０の部分において、トレンチ部の最も深い底部よりも上面側の領域である。
　各メサ部には、ベース領域１４が設けられる。本例のベース領域１４は、Ｐ－型である。ベース領域１４はメサ部の上面の一部に露出している。
　トランジスタ部７０のメサ部６０のベース領域１４の上面には、コンタクト領域１５と、エミッタ領域１２が設けられる。本例のコンタクト領域１５は、ベース領域１４よりもドーピング濃度の高いＰ＋型である。本例のエミッタ領域１２は、後述するドリフト領域よりもドーピング濃度の高いＮ＋型である。
　エミッタ領域１２は、半導体基板１０の上面においてゲートトレンチ部４０と接して設けられている。本例のエミッタ領域１２およびコンタクト領域１５は、メサ部６０を挟む一方のトレンチ部から、他方のトレンチ部まで設けられる。本例のメサ部６０の上面には、コンタクト領域１５およびエミッタ領域１２が、Ｙ軸方向に沿って交互に配置されている。メサ部６０に設けられたコンタクト領域１５のうち、Ｙ軸方向の最も端に配置されたコンタクト領域１５は、コンタクトホール５４のＹ軸方向の端部と重なる位置に設けられてよい。エミッタ領域１２は、Ｙ軸方向において、コンタクトホール５４が設けられている範囲に配置されている。
　他の例においては、メサ部６０には、コンタクト領域１５およびエミッタ領域１２が延伸方向に沿ってストライプ状に設けられていてもよい。例えばトレンチ部に隣接する領域にエミッタ領域１２が設けられ、エミッタ領域１２に挟まれた領域にコンタクト領域１５が設けられる。メサ部６０の上面には、コンタクト領域１５およびエミッタ領域１２が設けられた領域をＹ軸方向に挟むベース領域１４が配置されていてよい。メサ部６０の上面には、コンタクト領域１５、エミッタ領域１２およびベース領域１４が設けられた領域をＹ軸方向に挟むウェル領域１１が配置されていてよい。ウェル領域１１と重なる位置にゲートトレンチ部４０の先端部４１が配置されている。
　本明細書では、ゲートトレンチ部４０とエミッタ領域１２が周期的に配置されている領域をトランジスタ部７０とする。Ｘ軸方向において周期的に配置されたエミッタ領域１２のうち、Ｘ軸方向の最も端に配置されたエミッタ領域１２を、トランジスタ部７０の端部のエミッタ領域１２とする。本明細書では、端部のエミッタ領域１２のＸ軸方向の端部位置Ｘｂを、トランジスタ部７０とダイオード部８０とのＸ軸方向における境界とする。端部のエミッタ領域１２のＸ軸方向の端Ｘｂは、半導体基板１０の上面における、当該エミッタ領域１２と、トレンチ部との境界である。
　ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていなくてよい。メサ部６１の上面には、Ｐ型の領域が配置されていてよい。本例のメサ部６１の上面には、ベース領域１４が設けられている。ベース領域１４は、メサ部６１の上面の半分以上の面積を占めていてよい。メサ部６１の上面には、コンタクト領域１５が配置されていてよい。メサ部６１のコンタクト領域１５は、コンタクトホール５４のＹ軸方向における端部と重なる位置に設けられてよい。メサ部６１の上面には、コンタクト領域１５をＹ軸方向に挟むベース領域１４が設けられてよい。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられた領域をＹ軸方向に挟むウェル領域１１が設けられてよい。ウェル領域１１と重なる位置にダミートレンチ部３０の先端部３１が配置されている。
　トランジスタ部７０に設けられたコンタクトホール５４と、ダイオード部８０に設けられたコンタクトホール５４とは、Ｙ軸方向における長さが同一であってよく、異なっていてもよい。トランジスタ部７０において、コンタクトホール５４は、コンタクト領域１５およびエミッタ領域１２の各領域の上方に設けられる。本例のコンタクトホール５４は、メサ部６０のベース領域１４およびウェル領域１１に対応する領域には設けられていない。ダイオード部８０において、コンタクトホール５４は、コンタクト領域１５およびベース領域１４の上方に設けられる。ただし、コンタクトホール５４は、メサ部６１においてコンタクト領域１５とウェル領域１１に挟まれたベース領域１４の上方には設けられていない。
　ダイオード部８０において、半導体基板１０の下面と接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面と接する領域においてカソード領域８２が設けられていない領域には、下面領域１９が設けられている。本例では、トランジスタ部７０に設けられた下面領域１９をコレクタ領域２２とする。また、ダイオード部８０に設けられた下面領域１９をオーバーラップ領域２６とする。コレクタ領域２２およびオーバーラップ領域２６のドーピング濃度は同一であってよく、異なっていてもよい。図３においては、カソード領域８２、オーバーラップ領域２６およびコレクタ領域２２の境界位置を点線で示している。
　本例では、カソード領域８２は、Ｘ軸方向において、エミッタ領域１２の端部位置Ｘｂよりも、ダイオード部８０の中心側に設けられている。つまり、ダイオード部８０は、Ｘ軸方向において、エミッタ領域１２の端部位置Ｘｂと、カソード領域８２の端部との間にオーバーラップ領域２６を有する。Ｘ軸方向におけるオーバーラップ領域２６の長さを第１の長さＬ１とする。
　また、カソード領域８２は、Ｙ軸方向において、コンタクトホール５４の端部位置Ｙｃよりも、ダイオード部８０の中心側に設けられている。つまり、ダイオード部８０は、Ｙ軸方向において、コンタクトホール５４の端部位置Ｙｃと、カソード領域８２の端部との間にオーバーラップ領域２６を有する。コンタクトホール５４の端部位置Ｙｃと、カソード領域８２の端部との間におけるオーバーラップ領域２６の長さを第２の長さＬ２とする。
　オーバーラップ領域２６の第１の長さＬ１は、第２の長さＬ２より大きい。これにより、Ｘ軸方向におけるダイオード部８０とトランジスタ部７０との境界における、半導体基板１０の下面側からのホール注入量を増大できる。このため、裏面アバランシェ耐量を向上できる。第１の長さＬ１は、第２の長さＬ２の２倍以上であってよく、５倍以上であってもよい。また、第２の長さＬ２を比較的に小さくすることで、カソード領域８２の面積を確保することができる。
　また本例では、Ｙ軸方向において、ウェル領域１１の端部位置Ｙｗと、コンタクトホール５４の端部位置Ｙｃとの間にもオーバーラップ領域２６が設けられている。つまり、ダイオード部８０は、Ｙ軸方向において、ウェル領域１１の端部位置Ｙｗと、カソード領域８２の端部との間にオーバーラップ領域２６を有する。ウェル領域１１の端部位置Ｙｗと、カソード領域８２の端部との間におけるオーバーラップ領域２６の長さを第３の長さＬ３とする。
　オーバーラップ領域２６の第１の長さＬ１は、第３の長さＬ３より大きくてよい。これにより、Ｘ軸方向におけるダイオード部８０とトランジスタ部７０との境界における、半導体基板１０の下面側からのホール注入量を更に増大できる。このため、裏面アバランシェ耐量を更に向上できる。第１の長さＬ１は、第３の長さＬ３の２倍以上であってよい。また、第３の長さＬ３を比較的に小さくすることで、カソード領域８２の面積を確保することができる。
　オーバーラップ領域２６の第１の長さＬ１は、２０μｍ以上であってよく、５０μｍ以上であってよく、１００μｍ以上であってもよい。また、オーバーラップ領域２６は、Ｘ軸方向において、複数のメサ部６１にわたって設けられてよい。第１の長さＬ１を大きくすることで、Ｘ軸方向におけるダイオード部８０とトランジスタ部７０との境界における、半導体基板１０の下面側からのホール注入量を増大できる。
　また、ダイオード部８０は、半導体基板１０の上面において、Ｙ軸方向に長手を有してよい。ダイオード部８０は、半導体基板１０の上面において、トランジスタ部７０およびウェル領域１１で囲まれた領域であってよい。ダイオード部８０は、ゲートトレンチ部４０およびエミッタ領域１２が設けられていない領域であってもよい。ダイオード部８０がＹ軸方向に長手を有すると、ダイオード部８０とトランジスタ部７０との境界領域が長くなり、裏面アバランシェ破壊が生じやすくなる。これに対して、オーバーラップ領域２６の第１の長さＬ１を大きくすることで、裏面アバランシェ破壊を抑制できる。
　図４は、図３におけるａ－ａ断面の一例を示す図である。ａ－ａ断面は、エミッタ領域１２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。エミッタ電極５２は、半導体基板１０および層間絶縁膜３８の上面に設けられる。層間絶縁膜３８は、熱酸化膜であってよく、ＢＰＳＧ等のガラスであってよく、他の絶縁膜であってもよい。また層間絶縁膜３８は、複数の絶縁膜が積層された膜であってもよい。
　コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、金属等の導電材料で設けられる。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向を深さ方向と称する。
　当該断面の半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられる。当該断面において、トランジスタ部７０における半導体基板１０の上面２１側には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が半導体基板１０の上面２１から順番に設けられる。ベース領域１４の下方には、Ｎ＋型の蓄積領域が設けられていてもよい。当該断面において、ダイオード部８０における半導体基板１０の上面２１側には、Ｐ－型のベース領域１４が設けられている。
　トランジスタ部７０およびダイオード部８０において、ベース領域１４の下にはＮ－型のドリフト領域１８が設けられる。トランジスタ部７０およびダイオード部８０において、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられる。
　バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ベース領域１４の下面から広がる空乏層が、コレクタ領域２２、オーバーラップ領域２６およびカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。ダイオード部８０において、バッファ領域２０の下には、Ｐ＋型のオーバーラップ領域２６およびカソード領域８２が設けられる。オーバーラップ領域２６は、カソード領域８２と、コレクタ領域２２の間に配置されている。図３において説明したように、オーバーラップ領域２６は、Ｘ軸方向において第１の長さＬ１を有する。
　オーバーラップ領域２６のドーピング濃度は、ベース領域１４よりも高い。本例では、オーバーラップ領域２６のドーピング濃度は、コレクタ領域２２のドーピング濃度と同一である。また、オーバーラップ領域２６のＺ軸方向における厚みは、コレクタ領域２２のＺ軸方向における厚みと同一である。オーバーラップ領域２６は、コレクタ領域２２と同一のプロセスで形成されてよい。
　半導体基板１０の上面２１側には、１以上のゲートトレンチ部４０、および、１以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達するように設けられている。エミッタ領域１２およびコンタクト領域１５の少なくともいずれかが設けられている領域においては、各トレンチ部はこれらの領域も貫通して、ドリフト領域１８に到達している。トレンチ部がドーピング領域を貫通するとは、ドーピング領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　ゲートトレンチ部４０は、半導体基板１０の上面２１側に設けられたゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチ部４０の内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチ部４０の内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、ゲート絶縁膜４２を挟んでベース領域１４と対向する領域を含む。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４に所定の電圧が印加されると、ベース領域１４のうちゲートトレンチに接する界面の表層に電子の反転層によるチャネルが形成される。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１側に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。
　図５は、図３におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、ダイオード部８０を含むＹＺ面である。ダイオード部８０において、半導体基板１０の上面２１と接する領域には、ベース領域１４が設けられている。ベース領域１４は、層間絶縁膜３８に設けられたコンタクトホール５４を介してエミッタ電極５２と接続されている。コンタクトホール５４の端部位置Ｙｃにおいて、半導体基板１０の上面２１と接する領域には、コンタクト領域１５が設けられている。図３において説明したように、コンタクトホール５４の端部位置Ｙｃと、カソード領域８２の端部位置との間のオーバーラップ領域２６は、第２の長さＬ２を有する。
　Ｙ軸方向において、ダイオード部８０の外側には、ウェル領域１１が設けられている。ウェル領域１１と、ベース領域１４との境界位置を、ダイオード部８０のＹ軸方向における端部としてよい。ベース領域１４とウェル領域１１との境界が不明瞭な場合、ベース領域１４の平均ドーピング濃度をＤａとして、ウェル領域１１においてドーピング濃度が２×Ｄａとなる位置のうち、最もベース領域１４に近い位置を、ベース領域１４とウェル領域１１との境界としてもよい。これらのドーピング濃度は、半導体基板１０の上面２１におけるドーピング濃度を用いてよい。図３において説明したように、ウェル領域１１の端部位置Ｙｗと、カソード領域８２の端部位置との間のオーバーラップ領域２６は、第３の長さＬ３を有する。
　図６は、図３におけるａ－ａ断面の他の例を示す図である。本例の半導体装置１００は、半導体基板１０の上面側に設けられた上面側ライフタイム制御部９２を有する。半導体基板１０の上面側とは、半導体基板１０の深さ方向の中央よりも上面２１に近い領域を指す。上面側ライフタイム制御部９２は、キャリア（電子または正孔）の再結合中心が、周辺よりも高い濃度で設けられた領域である。再結合中心は、空孔や複空孔などの空孔系の欠陥であってよく、転位であってよく、格子間原子であってよく、遷移金属等であってよい。上面側ライフタイム制御部９２は、例えば半導体基板１０の上面２１からヘリウムまたはプロトン等の粒子を局所的に注入することで形成できる。
　本例の上面側ライフタイム制御部９２は、ダイオード部８０の全体に設けられている。これにより、ダイオード部８０のライフタイムを短くして、逆回復時間を短くできる。また、上面側ライフタイム制御部９２は、トランジスタ部７０のうち、ダイオード部８０に接する領域にも設けられている。これにより、トランジスタ部７０の上面と、ダイオード部８０のカソード領域８２との間でキャリアが流れることを抑制できる。
　本例では、トランジスタ部７０に設けられた上面側ライフタイム制御部９２のＸ軸方向における長さを第４の長さＬ４とする。第４の長さＬ４は、トランジスタ部７０の端部位置Ｘｂから、上面側ライフタイム制御部９２の端部位置までのＸ軸方向における長さである。
　ダイオード部８０におけるオーバーラップ領域２６の第１の長さＬ１は、上面側ライフタイム制御部９２の第４の長さＬ４よりも長くてよい。オーバーラップ領域２６の第１の長さＬ１を長くすることで、トランジスタ部７０とダイオード部８０との境界における裏面アバランシェ破壊を抑制できる。また、オーバーラップ領域２６の第１の長さＬ１を長くすることで、カソード領域８２を、トランジスタ部７０と離れた位置に配置できる。このため、上面側ライフタイム制御部９２の第４の長さＬ４を小さくしても、トランジスタ部７０の上面と、ダイオード部８０のカソード領域８２との間でキャリアが流れることを抑制できる。上面側ライフタイム制御部９２の第４の長さＬ４を小さくすることで、上面側ライフタイム制御部９２がトランジスタ部７０の特性に与える影響を小さくできる。
　図７は、上面視における、カソード領域８２とオーバーラップ領域２６の配置例を示す図である。図２の例においては、オーバーラップ領域２６（すなわち、ダイオード部８０におけるＰ型の下面領域１９）は、Ｘ軸方向において一定の幅Ｌ１を有していた。つまり、オーバーラップ領域２６は、上面視において長方形であった。本例のオーバーラップ領域２６は、Ｙ軸方向の中心における第１の長さＬ１ｂが、Ｙ軸方向の端部での第１の長さＬ１ａよりも小さい。
　ダイオード部８０のＹ軸方向における端部（すなわち、ダイオード部８０の上面視における角部）では、電界が集中しやすく、Ｙ軸方向における中心よりも裏面アバランシェ破壊が生じやすい。本例では、第１の長さＬ１ａを第１の長さＬ１ｂよりも大きくすることで、ダイオード部８０の角部における裏面アバランシェ破壊を抑制できる。また、第１の長さＬ１ｂを小さくすることで、カソード領域８２の面積を大きくして、ダイオード部８０の特性を向上できる。第１の長さＬ１ｂはゼロであってもよい。つまり、ダイオード部８０のＹ軸方向における中心においては、オーバーラップ領域２６が設けられていなくてもよい。図７の例では、オーバーラップ領域２６のＸ軸方向の幅がステップ状に変化しているが、オーバーラップ領域２６のＸ軸方向の幅は連続的に変化してもよい。
　図８は、図３におけるａ－ａ断面の他の例を示す図である。本例のオーバーラップ領域２６は、コレクタ領域２２よりもドーピング濃度の高い高濃度部分２７を有する。高濃度部分２７のドーピング濃度は、コレクタ領域２２のドーピング濃度の２倍以上であってよく、５倍以上であってよく、１０倍以上であってもよい。高濃度部分２７を有することで、ダイオード部８０の下面からのホール注入量を更に増大できる。
　高濃度部分２７は、カソード領域８２に接していてよい。他の例では、高濃度部分２７は、コレクタ領域２２に接していてもよい。オーバーラップ領域２６の一部が高濃度部分２７であってもよい。オーバーラップ領域２６の全体が、高濃度部分２７であってもよい。
　図９は、図３におけるａ－ａ断面の他の例を示す図である。本例のオーバーラップ領域２６は、コレクタ領域２２よりもＺ軸方向における厚みが大きい厚部分２８を有する。厚部分２８の厚みは、コレクタ領域２２の厚みの１．２倍以上であってよく、１．５倍以上であってよく、２倍以上であってもよい。コレクタ領域２２の厚みは、コレクタ領域２２の厚みの平均値を用いてよい。厚部分２８の厚みは、オーバーラップ領域２６の厚みの最大値を用いてよい。
　厚部分２８を有することで、ダイオード部８０の下面からのホール注入量を更に増大できる。厚部分２８は、カソード領域８２に接していてよい。他の例では、厚部分２８は、コレクタ領域２２に接していてもよい。オーバーラップ領域２６の全体が、厚部分２８であってもよい。また、厚部分２８は、高濃度部分２７であってもよい。つまりオーバーラップ領域２６は、コレクタ領域２２よりもドーピング濃度が高く、且つ、厚みの大きい部分を有してよい。
　図１０は、厚部分２８の配置例を示す上面図である。図１０においては、厚部分２８に斜線のハッチングを付している。厚部分２８は、下面領域１９の端部に設けられている。厚部分２８は、下面領域１９のＸ軸方向の端部に設けられてよい。厚部分２８は、下面領域１９のＹ軸方向の端部に設けられてよい。
　下面領域１９の端部とは、下面領域１９のうち、カソード領域８２と接する部分を含む。厚部分２８は、下面領域１９のうち、カソード領域８２とＸ軸方向において接する部分に設けられてよい。厚部分２８は、下面領域１９のうち、カソード領域８２とＹ軸方向において接する部分に設けられてよい。厚部分２８は、上面視においてカソード領域８２を囲んで配置されてよい。
　また厚部分２８は、半導体基板１０の端部における下面領域１９に設けられてもよい。厚部分２８は、半導体基板１０の端辺１０２と、活性部１２０との間にも配置されてよい。厚部分２８は、ウェル領域１１と重なる領域にも設けられてよい。厚部分２８は、エッジ終端構造部９０にも設けられてよい。
　厚部分２８は、下面領域１９の他の部分よりも厚みが大きい。図１から図９において説明したように、下面領域１９は、Ｘ軸方向にオーバーラップ領域２６を有してよい。この場合、下面領域１９のＸ軸方向における端部はダイオード部８０に配置される。このため、図９に示したように、厚部分２８はダイオード部８０に配置される。
　他の例では、下面領域１９は、Ｘ軸方向にオーバーラップ領域２６を有さなくてもよい。この場合、トランジスタ部７０と、ダイオード部８０との境界が、下面領域１９のＸ軸方向における端部になる。つまり、Ｘ軸方向におけるダイオード部８０の端部と、カソード領域８２の端部の位置は一致している。このため厚部分２８は、トランジスタ部７０において、ダイオード部８０と接する領域に設けられる。図１０においては、下面領域１９が、Ｘ軸方向にオーバーラップ領域２６を有さない例を示している。
　厚部分２８は、上面視において、それぞれのトランジスタ部７０を囲んで設けられてよい。上面視においてコレクタ領域２２は、厚部分２８に囲まれていてよい。
　図１１は、ダイオード部８０およびトランジスタ部７０における厚部分２８の配置例を示す図である。本例では、ダイオード部８０とトランジスタ部７０との境界における厚部分２８は、トランジスタ部７０に設けられている。厚部分２８は、トランジスタ部７０とダイオード部８０との境界に接して設けられてよい。他の例では、図９に示したように、厚部分２８は、ダイオード部８０に設けられていてもよい。
　また、ダイオード部８０およびトランジスタ部７０の、Ｙ軸方向における端部にも、厚部分２８が設けられている。これにより、ダイオード部８０およびトランジスタ部７０は、それぞれ厚部分２８に囲まれている。これにより、ダイオード部８０およびトランジスタ部７０の端部において、下面からのホール注入量を増大させることができる。
　図１２は、図１１における領域Ｂを拡大した上面図である。本例の半導体装置１００は、カソード領域８２と下面領域１９（図１２ではコレクタ領域２２と厚部分２８）の配置が、図３に示した半導体装置１００と相違する。他の構造は、図３に示した半導体装置１００と同一である。
　本例では、カソード領域８２が、Ｘ軸方向におけるダイオード部８０の全体に設けられている。厚部分２８は、Ｘ軸方向においてカソード領域８２と、コレクタ領域２２の間に設けられている。このような構造によっても、ダイオード部８０とトランジスタ部７０の境界において、下面からのホール注入量を増大できる。
　図１３は、図１２におけるｃ－ｃ断面の一例を示す図である。図１２において説明したように、カソード領域８２とコレクタ領域２２との間に、厚部分２８が配置されている。なお厚部分２８は、図８において説明した高濃度部分２７と同一のドーピング濃度を有していてもよい。つまり下面領域１９の端部には、コレクタ領域２２よりもドーピング濃度が高く、且つ、Ｚ軸方向における厚みが大きい部分が設けられてよい。これにより、ダイオード部８０とトランジスタ部７０の境界において、下面からのホール注入量を更に増大できる。
　厚部分２８の少なくとも一部分は、バッファ領域２０に設けられていてよい。つまり厚部分２８は、バッファ領域２０の下面から、バッファ領域２０の内部に向かって突出して設けられていてよい。
　Ｚ軸方向において、厚部分２８とドリフト領域１８との距離Ｄ１（つまり、厚部分２８とドリフト領域１８との間のバッファ領域２０の厚み）は、１μｍ以上であってよい。距離Ｄ１は、２μｍ以上であってもよい。距離Ｄ１を１μｍ以上確保することで、半導体基板１０の上面側から広がる空乏層が、厚部分２８に到達することを抑制できる。
　Ｚ軸方向におけるコレクタ領域２２と、ドリフト領域１８との距離をＤ２とする。距離Ｄ２は、バッファ領域２０の厚みに対応している。距離Ｄ１は、距離Ｄ２の半分以下であってよく、１／４以下であってもよい。
　図１４は、バッファ領域２０と、厚部分２８との関係の一例を示す図である。本例のバッファ領域２０は、Ｚ軸方向において、複数のドーピング濃度ピークＰ１～Ｐ４を有する。例えば、プロトン等の不純物を、飛程を異ならせて複数回バッファ領域２０に注入することで、バッファ領域２０に複数の濃度ピークを形成できる。
　複数の濃度ピークＰのうち、半導体基板１０の下面２３に最も近い濃度ピークをＰ１とする。濃度ピークＰ１は、複数の濃度ピークのうち、最もドーピング濃度の高いピークであってよい。複数の濃度ピークは、半導体基板１０の上面側から広がる空乏層が、濃度ピークＰ１を越えて下面２３側まで広がらないように、ドーピング濃度が調整されている。
　厚部分２８の上端は、濃度ピークＰ１よりも下面２３側に配置されている。これにより、半導体基板１０の上面側から広がる空乏層が、厚部分２８に到達することを抑制できる。
　図１５は、下面領域１９（図１５ではコレクタ領域２２）と、コレクタ領域２２との厚みの一例を示す図である。本例のコレクタ領域２２のＰ型のドーパント濃度は、カソード領域８２におけるＮ型のドーパント濃度よりも高い。コレクタ領域２２には、カソード領域８２と同一の濃度のＮ型ドーパントが含まれていてよい。半導体基板１０の下面２３の全体にカソード領域８２を形成してから、Ｐ型ドーパントをカウンタードーピングすることで、コレクタ領域２２を形成してよい。コレクタ領域２２の厚みは、カソード領域８２の厚みより大きくてよい。
　図１６は、バッファ領域２０の他の構成例を示す図である。本例のバッファ領域２０は、高濃度領域７１と、低濃度領域７２とを有する。低濃度領域７２は、高濃度領域７１とＸ軸方向において並んでおり、高濃度領域７１よりもドーピング濃度の低い領域である。低濃度領域７２は、Ｘ軸方向において高濃度領域７１に挟まれていてよい。また、Ｘ軸方向において、低濃度領域７２は、高濃度領域７１より短くてよい。低濃度領域７２を設けることで、下面からのホール注入量を更に増大できる。
　厚部分２８は、低濃度領域７２と重ならない位置に設けられることが好ましい。厚部分２８と低濃度領域７２とがＺ軸方向に並ぶと、半導体基板１０の上面側から広がる空乏層が、厚部分２８に到達しやすくなる。厚部分２８と低濃度領域７２とをずらして配置することで、空乏層が厚部分２８に到達することを抑制しつつ、下面からのホール注入量を更に増大できる。
　Ｘ軸方向において、低濃度領域７２は、厚部分２８よりもトランジスタ部７０の中央側に配置されてよい。低濃度領域７２をトランジスタ部７０に設けることで、低濃度領域７２がダイオード部８０の特性に与える影響を低減できる。厚部分２８は、トランジスタ部７０のＸ軸方向の両端に配置されており、低濃度領域７２は、２つの厚部分２８の間のトランジスタ部７０の領域に配置されてよい。低濃度領域７２と、厚部分２８とのＸ軸方向における距離は、一つのメサ部６０のＸ軸方向における幅よりも小さくてよい。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト領域、１９・・・下面領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２５・・・接続部、２６・・・オーバーラップ領域、２７・・・高濃度部分、２８・・・厚部分、２９・・・延伸部、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・延伸部、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、４８・・・ゲート配線、５１・・・ゲートパッド、５２・・・エミッタ電極、５４、５６・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、７１・・・高濃度領域、７２・・・低濃度領域、８０・・・ダイオード部、８２・・・カソード領域、９０・・・エッジ終端構造部、９２・・・上面側ライフタイム制御部、１００・・・半導体装置、１０２・・・端辺、１２０・・・活性部

Claims (19)

  1. 　第１導電型のドリフト領域を有する半導体基板と、
    　前記半導体基板の上面に接する領域に、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を有するトランジスタ部と、
    　前記半導体基板の下面に接する領域において、前記ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域を有し、且つ、前記カソード領域以外の領域に第２導電型のオーバーラップ領域を有し、前記半導体基板の上面において、予め定められた配列方向で前記トランジスタ部と並んで配置されたダイオード部と、
    　前記半導体基板の上方に配置されたエミッタ電極と、
    　前記半導体基板と前記エミッタ電極との間に設けられ、前記エミッタ電極と前記ダイオード部とを接続するためのコンタクトホールが設けられた層間絶縁膜と
    　を備え、
    　前記配列方向において、前記カソード領域は、前記エミッタ領域の端部よりも前記ダイオード部の中心側に設けられ、前記オーバーラップ領域は、前記エミッタ領域の端部と前記カソード領域の端部との間において第１の長さで設けられ、
    　前記配列方向と直交する延伸方向において、前記カソード領域は、前記コンタクトホールの端部よりも前記ダイオード部の中心側に設けられ、前記オーバーラップ領域は、前記コンタクトホールの端部と前記カソード領域の端部との間において第２の長さで設けられ、
    　前記第１の長さは、前記第２の長さよりも大きい半導体装置。
  2. 　前記半導体基板において、前記ダイオード部と前記延伸方向に並んで配置された、第２導電型のウェル領域を更に備え、
    　前記延伸方向において、前記オーバーラップ領域は、前記ウェル領域の端部と前記カソード領域の端部との間において第３の長さで設けられ、
    　前記第１の長さは、前記第３の長さよりも大きい
    　請求項１に記載の半導体装置。
  3. 　前記ダイオード部は、前記半導体基板の上面において、前記延伸方向に長手を有する
    　請求項１または２に記載の半導体装置。
  4. 　前記半導体基板の上面側に設けられた上面側ライフタイム制御部を更に備え、
    　前記上面側ライフタイム制御部は、前記トランジスタ部のうち、前記ダイオード部に接する領域に設けられ、
    　前記第１の長さは、前記配列方向における前記トランジスタ部の端部から前記上面側ライフタイム制御部の端部までの長さよりも大きい
    　請求項１から３のいずれか一項に記載の半導体装置。
  5. 　前記オーバーラップ領域の前記延伸方向における中心での前記第１の長さは、前記延伸方向における端部での前記第１の長さよりも小さい
    　請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記トランジスタ部は、前記半導体基板の下面に接する領域において、第２導電型のコレクタ領域を有し、
    　前記配列方向における前記オーバーラップ領域は、前記コレクタ領域よりもドーピング濃度の高い部分を有する
    　請求項１から５のいずれか一項に記載の半導体装置。
  7. 　前記トランジスタ部は、前記半導体基板の下面に接する領域において、第２導電型のコレクタ領域を有し、
    　前記配列方向における前記オーバーラップ領域は、前記コレクタ領域よりも前記半導体基板の深さ方向における厚みが大きい厚部分を有する
    　請求項１から５のいずれか一項に記載の半導体装置。
  8. 　第１導電型のドリフト領域を有する半導体基板と、
    　前記半導体基板の上面に接する領域に、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を有するトランジスタ部と、
    　前記半導体基板の下面に接する領域において、前記ドリフト領域よりもドーピング濃度の高い第１導電型のカソード領域を有し、前記半導体基板の上面において、予め定められた配列方向で前記トランジスタ部と並んで配置されたダイオード部と、
    　前記半導体基板の下面に接する領域において、前記カソード領域以外の領域に設けられた第２導電型の下面領域と
    　を備え、
    　前記下面領域は、上面視における端部において、前記半導体基板の深さ方向における厚みが、他の部分よりも大きい厚部分を有する半導体装置。
  9. 　前記下面領域は、前記配列方向の前記端部において、前記厚部分を有する
    　請求項８に記載の半導体装置。
  10. 　前記下面領域は、前記配列方向において前記カソード領域と接する前記端部において、前記厚部分を有する
    　請求項９に記載の半導体装置。
  11. 　前記下面領域は、前記配列方向と直交する延伸方向の前記端部において、前記厚部分を有する
    　請求項８から１０のいずれか一項に記載の半導体装置。
  12. 　前記下面領域は、上面視における前記半導体基板の端部において、前記厚部分を有する
    　請求項８から１１のいずれか一項に記載の半導体装置。
  13. 　前記厚部分は、前記トランジスタ部に配置されている
    　請求項８から１２のいずれか一項に記載の半導体装置。
  14. 　前記厚部分は、前記ダイオード部に配置されている
    　請求項８から１２のいずれか一項に記載の半導体装置。
  15. 　前記厚部分のドーピング濃度は、前記下面領域の前記厚部分以外の部分のドーピング濃度よりも高い
    　請求項８から１４のいずれか一項に記載の半導体装置。
  16. 　前記ドリフト領域と、前記下面領域との間に設けられ、前記ドリフト領域よりもドーピング濃度の高いバッファ領域を更に備え、
    　前記ドリフト領域と、前記厚部分との距離が１μｍ以上である
    　請求項８から１５のいずれか一項に記載の半導体装置。
  17. 　前記ドリフト領域と、前記下面領域との間に設けられ、前記ドリフト領域よりもドーピング濃度の高いバッファ領域を更に備え、
    　前記バッファ領域は、高濃度領域と、前記高濃度領域と前記配列方向に並んでおり、前記高濃度領域よりもドーピング濃度の低い低濃度領域とを有し、
    　前記厚部分は、前記低濃度領域と重ならない位置に設けられている
    　請求項８から１５のいずれか一項に記載の半導体装置。
  18. 　前記配列方向において、前記低濃度領域が、前記厚部分よりも前記トランジスタ部の中央側に配置されている
    　請求項１７に記載の半導体装置。
  19. 　前記下面領域における第２導電型のドーパント濃度は、前記カソード領域における第１導電型のドーパント濃度よりも高く、
    　前記半導体基板の深さ方向において、前記下面領域は、前記カソード領域よりも厚い
    　請求項８から１４のいずれか一項に記載の半導体装置。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115370A (ja) * 1984-06-30 1986-01-23 Toshiba Corp 半導体装置
JP2017045949A (ja) * 2015-08-28 2017-03-02 株式会社デンソー 半導体装置
WO2017199679A1 (ja) * 2016-05-17 2017-11-23 株式会社デンソー 半導体装置
JP2018073911A (ja) * 2016-10-26 2018-05-10 株式会社デンソー 半導体装置
JP2018174295A (ja) * 2016-10-14 2018-11-08 富士電機株式会社 半導体装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2150753B (en) 1983-11-30 1987-04-01 Toshiba Kk Semiconductor device
JP2012069579A (ja) 2010-09-21 2012-04-05 Toshiba Corp 逆通電型の絶縁ゲート型バイポーラトランジスタ
JP6022774B2 (ja) 2012-01-24 2016-11-09 トヨタ自動車株式会社 半導体装置
US9960165B2 (en) 2013-11-05 2018-05-01 Toyota Jidosha Kabushiki Kaisha Semiconductor device having adjacent IGBT and diode regions with a shifted boundary plane between a collector region and a cathode region
JP6334465B2 (ja) 2015-06-17 2018-05-30 富士電機株式会社 半導体装置
CN107924951B (zh) 2016-03-10 2021-11-23 富士电机株式会社 半导体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6115370A (ja) * 1984-06-30 1986-01-23 Toshiba Corp 半導体装置
JP2017045949A (ja) * 2015-08-28 2017-03-02 株式会社デンソー 半導体装置
WO2017199679A1 (ja) * 2016-05-17 2017-11-23 株式会社デンソー 半導体装置
JP2018174295A (ja) * 2016-10-14 2018-11-08 富士電機株式会社 半導体装置
JP2018073911A (ja) * 2016-10-26 2018-05-10 株式会社デンソー 半導体装置

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