WO2020170847A1 - 半導体封止材料及び半導体装置 - Google Patents

半導体封止材料及び半導体装置 Download PDF

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千佳 荒山
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Definitions

  • the present disclosure generally relates to a semiconductor encapsulating material and a semiconductor device, and more particularly to a semiconductor encapsulating material and a semiconductor device used for manufacturing a semiconductor device.
  • solder balls of the semiconductor package are melted by reflow processing, and the semiconductor package is mounted on the printed wiring board by soldering. Since lead-free solder is used for the solder balls, the reflow process temperature is as high as 260° C. or higher. Therefore, it is necessary to reduce the warpage of the semiconductor package over a wide range from room temperature to a high temperature of about 260°C.
  • the warpage behavior of the semiconductor package can be controlled to some extent by using a semiconductor encapsulating material that has physical properties that match the structure of the semiconductor package.
  • the warpage behavior of the semiconductor package can be controlled to some extent by adjusting the molding shrinkage ratio of the semiconductor encapsulating material in accordance with the size and chip size of the semiconductor package.
  • WLP wafer level package
  • FC-CSP thin flip chip-chip size package
  • Patent Document 1 discloses a warp straightening material for a fan-out type wafer level package (FO-WLP).
  • This warp straightening material is composed of a curable resin composition containing an active energy ray and a component curable by heat.
  • the cured product has a linear expansion coefficient ⁇ (ppm/° C.) at 25° C. and an elastic modulus at 25° C. ⁇ (GPa) and thickness ⁇ ( ⁇ m) satisfy the following relational expression: 2000 ⁇ 10000.
  • An object of the present disclosure is to provide a semiconductor encapsulation material and a semiconductor device capable of reducing the warpage of the semiconductor device.
  • the semiconductor encapsulating material according to one aspect of the present disclosure is used for manufacturing a semiconductor device.
  • the semiconductor device includes a semiconductor chip and a sealing part.
  • the sealing part is formed of a cured product of the semiconductor sealing material.
  • the sealing unit seals the semiconductor chip.
  • the stress index (SI) obtained by the following formula (1) of the semiconductor encapsulating material is 8500 or more.
  • the volume of the semiconductor chip is Vc. Let Va be the total volume of the semiconductor chip and the sealing portion. The Vc and the Va satisfy the following formula (2).
  • E′(T) is the storage elastic modulus
  • CTE(T) is the thermal expansion coefficient
  • Mold temp Indicates the molding temperature.
  • a semiconductor device includes a semiconductor chip and a sealing portion that seals the semiconductor chip.
  • the sealing portion is formed of a cured product of the semiconductor sealing material.
  • FIG. 1 is a schematic cross-sectional view of a semiconductor device (first semiconductor device: FC-CSP) according to an embodiment of the present disclosure.
  • FIG. 2 is a schematic cross-sectional view of a semiconductor device (second semiconductor device: WLP) according to an embodiment of the present disclosure.
  • FIG. 3 is a schematic plan view of an aggregate substrate according to an embodiment of the present disclosure.
  • FIG. 4 is a schematic sectional view of a semiconductor device obtained by dividing the above-mentioned collective substrate into pieces.
  • the semiconductor encapsulating material according to this embodiment is used for manufacturing the semiconductor device 1.
  • the semiconductor device 1 includes a semiconductor chip 2 and a sealing portion 3 (see FIG. 1 and the like).
  • the sealing part 3 is formed of a cured product of a semiconductor sealing material.
  • the sealing section 3 seals the semiconductor chip 2.
  • the stress index (SI) required by the following formula (1) of the semiconductor encapsulating material is 8500 or more.
  • E′(T) is the storage elastic modulus
  • CTE(T) is the thermal expansion coefficient
  • Mold temp Indicates the molding temperature.
  • Vc and Va satisfy the following expression (2).
  • the encapsulating portion 3 can obtain a large contracting force, so that the warpage of the semiconductor device can be reduced. it can.
  • the semiconductor device 1 semiconductor package
  • the semiconductor sealing material will be described.
  • FIG. 1 shows a semiconductor device 1 (first semiconductor device 11) according to this embodiment.
  • the first semiconductor device 11 includes a semiconductor chip 2, a sealing portion 3, and a substrate 5.
  • the first semiconductor device 11 is a flip chip-chip size package (FC-CSP).
  • the semiconductor chip 2 is a substantially rectangular parallelepiped flip chip. That is, the semiconductor chip 2 is a bare semiconductor of a functional unit separated from the wafer.
  • the semiconductor chip 2 has solder bumps 4 arranged in a grid as connection terminals.
  • the dimensions of the semiconductor chip 2 are not particularly limited. That is, the length of the semiconductor chip 2 is, for example, in the range of 5 mm or more and 30 mm or less. The width of the semiconductor chip 2 is within a range of 5 mm or more and 30 mm or less, for example.
  • the thickness (DT) of the semiconductor chip 2 (excluding the solder bumps 4) is, for example, in the range of 50 ⁇ m or more and 500 ⁇ m or less.
  • the sealing part 3 seals the semiconductor chip 2.
  • the sealing portion 3 is adhered to the substrate 5.
  • the sealing part 3 is formed of a cured product of a semiconductor sealing material.
  • the outer shape of the sealing portion 3 is a substantially rectangular parallelepiped shape.
  • the external dimensions of the sealing part 3 are not particularly limited. That is, the length of the sealing portion 3 is, for example, in the range of 6 mm or more and 35 mm or less.
  • the width of the sealing portion 3 is, for example, in the range of 6 mm or more and 35 mm or less.
  • the thickness (MT) of the sealing portion 3 is, for example, in the range of 0.15 mm or more and 0.5 mm or less.
  • the board 5 is also called a package board or an interposer.
  • the substrate 5 is not particularly limited, but examples thereof include ETS (Embedded Trace Substrate).
  • the ETS is a substrate that incorporates conductor wiring.
  • the ETS may be a coreless substrate.
  • the coreless substrate is a substrate composed only of buildup layers.
  • the thickness (ST) of the substrate 5 is not particularly limited, but is, for example, in the range of 0.1 mm or more and 0.3 mm or less.
  • the semiconductor chip 2 is flip-chip mounted (face down mounted) on the substrate 5. That is, the solder bumps 4 of the semiconductor chip 2 are bonded to the lands of the substrate 5. On the surface of the substrate 5 on which the semiconductor chip 2 is not mounted, solder balls 7 are arranged in a grid pattern as connection terminals.
  • the volume occupancy rate of the semiconductor chip 2 is defined by the volume percentage of the semiconductor chip 2 in the total volume of the semiconductor chip 2 and the sealing portion 3. Specifically, when the volume of the semiconductor chip 2 is Vc and the total volume of the semiconductor chip 2 and the sealing portion 3 is Va, the volume occupancy rate of the semiconductor chip 2 is represented by Vc/Va. Then, in the present embodiment, Vc and Va satisfy the following expression (2).
  • the volume occupancy of the semiconductor chip 2 is 30% by volume or more with respect to the total volume of the semiconductor chip 2 and the sealing portion 3.
  • the semiconductor encapsulating material according to the present embodiment is preferably used when manufacturing the semiconductor device 1 satisfying such conditions.
  • the lower limit of the volume occupancy of the semiconductor chip 2 is preferably 35% by volume or more, more preferably 40% by volume or more, and further preferably 45% by volume or more. As described above, as the lower limit of the volume occupancy rate of the semiconductor chip 2 increases, the volume occupancy rate of the sealing portion 3 relatively decreases, and the first semiconductor device 11 can be easily reduced in size and thickness.
  • the upper limit of the volume occupancy of the semiconductor chip 2 is preferably 70% by volume or less, more preferably 65% by volume or less, and further preferably 60% by volume or less. As described above, as the upper limit of the volume occupancy of the semiconductor chip 2 becomes smaller, the volume occupancy of the sealing portion 3 becomes relatively larger, a larger contraction force is obtained, and the warpage of the first semiconductor device 11 is reduced. Easier to do.
  • FIG. 2 shows a semiconductor device 1 (second semiconductor device 12) according to this embodiment.
  • the second semiconductor device 11 includes a semiconductor chip 2, a sealing portion 3, and a rewiring layer 6.
  • the second semiconductor device 12 is a wafer level package (WLP).
  • the rewiring layer 6 is formed by drawing wiring from the terminals of the semiconductor chip 2 using a wafer process. Therefore, the second semiconductor device 12 does not include the substrate 5. Furthermore, the semiconductor chip 2 does not have the solder bumps 4.
  • the other configurations are similar to those of the first embodiment, and thus the description thereof is omitted.
  • FIG. 3 shows an aggregate substrate 100 according to this embodiment.
  • FIG. 4 shows a semiconductor device 1 (third semiconductor device 13) according to this embodiment.
  • the third semiconductor device 13 is obtained by so-called MAP (mold array process).
  • MAP mold array process
  • a plurality of semiconductor chips 2 are mounted for each product area on one surface of one substrate 5, and these semiconductor chips 2 are collectively sealed with a semiconductor sealing material to obtain a collective substrate 100.
  • the collective substrate 100 is cut (diced) into individual product areas to be divided into individual pieces, whereby the third semiconductor device 13 is obtained.
  • description of the configuration common to the first embodiment will be omitted, and different configuration will be described.
  • the collective substrate 100 includes a plurality of semiconductor chips 2, a sealing portion 3, and a substrate 5.
  • the external dimensions of the substrate 5 are not particularly limited.
  • the length (FS2) of the substrate 5 is, for example, in the range of 100 mm or more and 300 mm or less.
  • the width (FS1) of the substrate 5 is in the range of 30 mm or more and 80 mm or less, for example.
  • the dimensions of the semiconductor chip 2 are the same as those in the first embodiment.
  • the plurality of semiconductor chips 2 are arranged in a grid on one surface of one substrate 5 and are bonded by a die attach film 8.
  • the thickness of the die attach film 8 is not particularly limited, but is, for example, in the range of 10 ⁇ m or more and 30 ⁇ m or less.
  • the sealing unit 3 seals a plurality of semiconductor chips 2.
  • the sealing portion 3 is adhered to the substrate 5.
  • the sealing part 3 is formed of a cured product of a semiconductor sealing material.
  • the outer shape of the sealing portion 3 is a substantially rectangular parallelepiped shape.
  • the external dimensions of the sealing part 3 are not particularly limited. That is, the length (MA2) of the sealing portion 3 is within a range of 90 mm or more and 290 mm or less, for example.
  • the width (MA1) of the sealing portion 3 is within a range of 25 mm or more and 75 mm or less, for example.
  • the volume occupancy rate of the plurality of semiconductor chips 2 is defined by the volume percentage of the plurality of semiconductor chips 2 in the total volume of the plurality of semiconductor chips 2 and the sealing portion 3.
  • the volume occupancy of the plurality of semiconductor chips 2 is 30% by volume or more with respect to the total volume of the plurality of semiconductor chips 2 and the sealing portion 3.
  • the volume occupancy rate of the plurality of semiconductor chips 2 in the collective substrate 100 is lower than the volume occupancy rate of one semiconductor chip 2 in the third semiconductor device 13. The reason is that the collective substrate 100 has a scribe line (cutting margin) for cutting.
  • the lower limit of the volume occupancy of the plurality of semiconductor chips 2 is preferably 32% by volume or more, more preferably 35% by volume or more, and further preferably 38% by volume or more. As described above, as the lower limit value of the volume occupancy rate of the plurality of semiconductor chips 2 becomes larger, the volume occupancy rate of the sealing portion 3 becomes relatively smaller, and it becomes easier to realize the miniaturization and thinning of the collective substrate 100.
  • the third semiconductor device 13 can be easily reduced in size and thickness.
  • the upper limit of the volume occupancy rate of the plurality of semiconductor chips 2 is preferably 70% by volume or less, more preferably 65% by volume or less, and further preferably 60% by volume or less. In this way, as the upper limit of the volume occupancy of the plurality of semiconductor chips 2 becomes smaller, the volume occupancy of the sealing portion 3 becomes relatively larger, a larger contraction force is obtained, and the warp of the collective substrate 100 is reduced. Easier to do. The warp of the third semiconductor device 13 can be easily reduced.
  • a plurality of third semiconductor devices 13 are obtained by cutting adjacent semiconductor chips 2 into individual pieces.
  • the volume occupancy of the semiconductor chip 2 of the third semiconductor device 13 is the same as that of the first embodiment.
  • the semiconductor encapsulation material according to this embodiment is used for manufacturing the semiconductor device 1.
  • the semiconductor device 1 includes a first semiconductor device 11, a second semiconductor device 12, a third semiconductor device 13, and an aggregate substrate 100.
  • the semiconductor sealing material is used to form the sealing portion 3.
  • the stress index (SI) of the semiconductor encapsulation material is calculated by the following formula (1).
  • E′(T) is the storage elastic modulus
  • CTE(T) is the thermal expansion coefficient
  • Mold temp Indicates the molding temperature.
  • the storage elastic modulus (E'(T)) in the equation (1) is a function of temperature and can be measured by dynamic viscoelasticity measurement (DMA).
  • the unit of storage elastic modulus (E'(T)) is GPa.
  • the coefficient of thermal expansion (CTE(T)) in equation (1) is a function of temperature and can be measured by thermomechanical analysis (TMA).
  • TMA thermomechanical analysis
  • the unit of thermal expansion coefficient (CTE(T)) is ppm/°C.
  • the molding temperature is, for example, 175° C., but is not particularly limited. Since the stress index (SI) is an evaluation index, there is no particular unit.
  • the stress index (SI) is a function of temperature obtained by multiplying the storage elastic modulus (E′(T)) and the thermal expansion coefficient (CTE(T)) from 35° C. to the molding temperature. Since it is a value obtained by integration up to, the influence of the glass transition temperature (Tg) of the semiconductor encapsulating material is taken into consideration. Therefore, according to this stress index (SI), the shrinkage force of the sealing portion 3 of the semiconductor device 1 can be evaluated more accurately.
  • the stress index (SI) is an index that is particularly effective for evaluating the warp behavior of the semiconductor device 1 in which the semiconductor chip 2 has a high volume occupation rate. Specifically, the stress index (SI) is effective for evaluating the warp behavior of the semiconductor device 1 in which the volume occupancy of the semiconductor chip 2 is 30 vol% or more. Furthermore, the stress index (SI) is particularly effective for evaluating the warp behavior of the first semiconductor device 11.
  • the stress index (SI) required by the formula (1) of the semiconductor encapsulating material is 8500 or more.
  • the sealing portion 3 can obtain a large contracting force, so that the warpage of the semiconductor device 1 can be reduced.
  • so-called Cry warp is likely to occur due to a mismatch in the coefficient of thermal expansion between the semiconductor chip 2 and the substrate 5.
  • the stress index (SI) is 8500 or more, even if the volume occupancy rate of the sealing portion 3 is small, the sealing portion 3 can obtain a large contracting force, so that the cry warp of the first semiconductor device 11 can be obtained. Can be reduced.
  • the stress index (SI) may be calculated analytically by equation (1), but may be calculated numerically.
  • a constant step width for example, a step of 5°C is used. Measured values are obtained from 35°C to the molding temperature.
  • the measured values of the storage elastic modulus (E'(T)) and the coefficient of thermal expansion (CTE(T)) at the same temperature are multiplied to obtain a multiplied value.
  • the stress index (SI) can be obtained by integrating the multiplication values.
  • the measured value from 35°C to the molding temperature (175°C) is preferably obtained in steps of 5°C.
  • the lower limit value of the stress index (SI) is preferably 8500 or more, more preferably 8600 or more, still more preferably 8700 or more.
  • the upper limit value of the stress index (SI) is preferably 17,000 or less, more preferably 16000 or less, still more preferably 15,000 or less.
  • the semiconductor encapsulation material may contain a thermosetting resin.
  • the thermosetting resin includes, but is not particularly limited to, an epoxy resin and a phenol resin curing agent.
  • the epoxy resin is not particularly limited, but examples thereof include a biphenyl type epoxy resin and a trisphenolmethane type epoxy resin.
  • the semiconductor encapsulating material may further contain a curing accelerator in order to accelerate the curing of the thermosetting resin.
  • the curing accelerator is not particularly limited, and examples thereof include triphenylphosphine.
  • the semiconductor encapsulating material may contain an inorganic filler in order to adjust storage elastic modulus, thermal expansion coefficient, and mechanical strength.
  • the content of the inorganic filler is preferably in the range of 55% by mass or more and 85% by mass or less with respect to the total mass of the semiconductor sealing material. Thereby, the warp of the semiconductor device 1 can be further reduced.
  • the lower limit of the content of the inorganic filler is more preferably 57% by mass or more, further preferably 60% by mass or more.
  • the upper limit of the inorganic filler is more preferably 83% by mass or less, further preferably 80% by mass or less.
  • the inorganic filler may include magnesium hydroxide and/or aluminum hydroxide.
  • the content of magnesium hydroxide and/or aluminum hydroxide is 10% by mass or more based on the total mass of the semiconductor encapsulating material. It is preferable. Thereby, the warp of the semiconductor device can be further reduced.
  • the lower limit of the content of magnesium hydroxide and/or aluminum hydroxide is more preferably 11% by mass or more, further preferably 12% by mass or more.
  • the upper limit of the content of magnesium hydroxide and/or aluminum hydroxide is preferably 80% by mass or less, more preferably 75% by mass or less, and further preferably 70% by mass or less.
  • the semiconductor encapsulating material may further contain a silane coupling agent in order to improve the adhesiveness between the thermosetting resin and the inorganic filler.
  • the silane coupling agent is not particularly limited, and examples thereof include 3-glycidoxypropyltrimethoxysilane.
  • the semiconductor encapsulating material may further contain an ion scavenger to remove corrosive ions.
  • Ion scavengers are also called inorganic ion exchangers.
  • the semiconductor sealing material may further contain a pigment in order to color the sealing portion 3.
  • the pigment is not particularly limited, and examples thereof include carbon black.
  • the flexural modulus of the cured product of the semiconductor encapsulating material at 260° C. is in the range of 0.1 GPa or more and 0.9 GPa or less.
  • the warp of the semiconductor device 1 can be further reduced.
  • the semiconductor device 1 is manufactured by MAP, it is possible to reduce the warp of the collective substrate 100 before being divided into individual pieces. By reducing the warpage of the collective substrate 100, it is possible to smoothly perform various subsequent processes on the collective substrate 100.
  • the molding shrinkage of the cured product of the semiconductor encapsulating material is in the range of 0.35% or more and 1.3% or less. Thereby, the warp of the semiconductor device 1 can be further reduced.
  • the lower limit of the molding shrinkage is more preferably 0.38% or more, still more preferably 0.40% or more.
  • the upper limit of the molding shrinkage is more preferably 1.28% or less, further preferably 1.26% or less.
  • FC-CSP is illustrated as the first semiconductor device 11 and WLP is illustrated as the second semiconductor device 12, but the present invention is not limited to these.
  • Other semiconductor devices include a module type semiconductor device such as SiP (System in Package) and a hybrid type semiconductor device in which wire connection and flip chip bonding are used together.
  • the third semiconductor device 13 is manufactured by MAP, but the first semiconductor device 11 and the second semiconductor device 12 can also be manufactured by MAP.
  • the semiconductor encapsulating material according to the first aspect is used for manufacturing the semiconductor device (1).
  • the semiconductor device (1) includes a semiconductor chip (2) and a sealing section (3).
  • the sealing part (3) is formed of a cured product of the semiconductor sealing material.
  • the sealing part (3) seals the semiconductor chip (2).
  • the stress index (SI) obtained by the following formula (1) of the semiconductor encapsulating material is 8500 or more.
  • the volume of the semiconductor chip (2) is Vc.
  • the total volume of the semiconductor chip (2) and the sealing portion (3) is Va. Vc and Va satisfy the following formula (2).
  • E′(T) is the storage elastic modulus
  • CTE(T) is the thermal expansion coefficient
  • Mold temp Indicates the molding temperature.
  • the warpage of the semiconductor device (1) can be reduced.
  • the cured product of the semiconductor encapsulating material has a flexural modulus at 260° C. of not less than 0.1 GPa and not more than 0.9 GPa.
  • the warpage of the semiconductor device (1) can be further reduced.
  • the semiconductor device (1) is manufactured by MAP, it is possible to reduce the warp of the collective substrate (100) before being divided into individual pieces.
  • the molding shrinkage rate of the cured product of the semiconductor encapsulating material is in the range of 0.35% or more and 1.3% or less.
  • the warpage of the semiconductor device (1) can be further reduced.
  • the semiconductor encapsulating material according to the fourth aspect contains the inorganic filler in any one of the first to third aspects.
  • the content of the inorganic filler is in the range of 55% by mass or more and 85% by mass or less with respect to the total mass of the semiconductor encapsulating material.
  • the warpage of the semiconductor device (1) can be further reduced.
  • the inorganic filler contains magnesium hydroxide and/or aluminum hydroxide. Content of the said magnesium hydroxide and/or aluminum hydroxide is 10 mass% or more with respect to the total mass of the said semiconductor sealing material.
  • the warpage of the semiconductor device (1) can be further reduced.
  • the semiconductor device (1) according to the sixth aspect includes a semiconductor chip (2) and a sealing portion (3) for sealing the semiconductor chip (2).
  • the sealing portion (3) is formed of a cured product of the semiconductor sealing material according to any one of the first to fifth aspects.
  • the warpage of the semiconductor device (1) can be reduced.
  • Epoxy resin 1 manufactured by Nippon Kayaku Co., Ltd., biphenyl type epoxy resin, “NC-3000”, epoxy equivalent 265 to 285 g/eq.
  • Epoxy resin 2 Nippon Kayaku Co., Ltd., trisphenol methane type epoxy resin, "EPPN-501HY”, epoxy equivalent 163 to 175 g/eq.
  • Epoxy resin 3 Biphenyl type epoxy resin, "YX4000", manufactured by Mitsubishi Chemical Corporation, epoxy equivalent 180 to 192 g/eq.
  • -Phenolic resin 1 "MEHC-7851” manufactured by Meiwa Kasei Co., Ltd., OH equivalent 201 to 220 g/eq
  • Phenolic resin 2 “MEHC-7800-M”, OH equivalent of 167 to 180 g/eq, manufactured by Meiwa Kasei Co., Ltd.
  • -Inorganic filler 1 Denka Co., Ltd., "FB-5SDC”, average particle size (d50) 4.1 ⁇ m
  • silica-Inorganic filler 2 Kyowa Chemical Industry Co., Ltd., "KISUMA 8SN”, average particle size 1.48 ⁇ m , Magnesium hydroxide.
  • -Pigment Mitsubishi Chemical Corporation carbon black, "MA600”, particle size 20 nm (arithmetic mean diameter)
  • Ion trap agent "IXE-700F” (Mg, Al type) manufactured by Toagosei Co., Ltd.
  • -Curing accelerator Triphenylphosphine, "Hokuko TPP” manufactured by Hokuko Kagaku Kogyo Co., Ltd.
  • -Silane coupling agent 3-glycidoxypropyltrimethoxysilane, "KBM-403” manufactured by Shin-Etsu Chemical Co., Ltd.
  • TMA thermomechanical analyzer
  • Mold Shrinkage A test piece was prepared by transfer molding using a semiconductor encapsulating material.
  • the molding conditions are a die diameter of 80 mm, a die temperature of 175° C., an injection pressure of 6.9 MPa, and a molding time of 150 seconds.
  • the diameter of the obtained test piece was measured, and the molding shrinkage rate was calculated from the dimension of the test piece with respect to the diameter of the mold.
  • -Substrate ETS, coreless, 3 layers (remaining copper rate of each layer 55%, 70%, and 60%) -Length of board (FS2): 220.0 mm -Width of board (FS1): 60.0 mm -Substrate thickness (ST): 110 ⁇ m ⁇ Semiconductor chip length: 12.4 mm ⁇ Width of semiconductor chip: 10.9 mm ⁇ Thickness of semiconductor chip (DT): 150 ⁇ m ⁇ Volume occupancy of multiple semiconductor chips: 42.0% by volume ⁇ Die attach film thickness: 15 ⁇ m -Length of sealing portion (MA2): 213.6 mm ⁇ Width of sealing part (MA1): 53.6 mm ⁇ Thickness of sealed portion (MT): 270 ⁇ m -Thickness of collective substrate (PT): 380 ⁇ m.
  • volume occupancy of semiconductor chip 51.9% by volume
  • Length of third semiconductor device 12.8 mm
  • Width of third semiconductor device 11.3 mm
  • Third semiconductor device thickness (PT) 270 ⁇ m.

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Abstract

半導体封止材料は、半導体装置１の製造に用いられる。半導体装置１は、半導体チップ２と、封止部３と、を備える。封止部３は、半導体封止材料の硬化物で形成される。封止部３は、半導体チップ２を封止する。半導体封止材料の下記式（１）で求められるストレスインデックス（ＳＩ）が８５００以上である。半導体チップ２の体積をＶｃとする。半導体チップ２及び封止部３の合計体積をＶａとする。ＶｃとＶａとが下記式（２）を満たす。　式（１）中、Ｅ'（Ｔ）は貯蔵弾性率、ＣＴＥ（Ｔ）は熱膨張率、Ｍｏｌｄ　ｔｅｍｐ．は成形温度を示す。

Description

半導体封止材料及び半導体装置
　本開示は、一般に半導体封止材料及び半導体装置に関し、より詳細には半導体装置の製造に用いられる半導体封止材料及び半導体装置に関する。
　半導体パッケージのはんだボールをリフロー処理により溶融して、半導体パッケージをはんだ付けによりプリント配線板に実装することが行われている。はんだボールには鉛フリーはんだが使用されているので、リフロー処理の温度は２６０℃以上の高温となる。そのため、常温から２６０℃程度の高温までの広範囲にわたって半導体パッケージの反りを低減することが必要とされる。
　半導体パッケージの反り挙動は、半導体パッケージの構造に合わせた物性を有する半導体封止材料を用いることによって、ある程度コントロールすることが可能である。例えば、半導体パッケージのサイズ及びチップサイズなどの構造に合わせて、半導体封止材料の成形収縮率を調整することで、半導体パッケージの反り挙動をある程度コントロールすることが可能である。
　ところで、近年、多様なパッケージング手法により、半導体パッケージの小型化及び薄型化が進められている。半導体パッケージの代表的な形態として、ウェハレベルパッケージ（ＷＬＰ）、及び薄型のフリップチップ－チップサイズパッケージ（ＦＣ－ＣＳＰ）の２種類が挙げられる。
　ここで、特許文献１には、ファンアウト型ウェハレベルパッケージ（ＦＯ－ＷＬＰ）用の反り矯正材が開示されている。この反り矯正材は、活性エネルギー線及び熱によって硬化し得る成分を含む硬化性樹脂組成物からなる。そして、この反り矯正材を活性エネルギー線及び熱により硬化させて平膜状の硬化物とした場合に、この硬化物の、２５℃における線膨張係数α（ｐｐｍ／℃）、２５℃における弾性率β（ＧＰａ）、及び厚さγ（μｍ）が、次の関係式：２０００≦α×β×γ≦１００００を満足している。
　しかしながら、特許文献１の反り矯正材は、用途がＦＯ－ＷＬＰに限られている。そのため、特許文献１の反り矯正材では、上述のＦＣ－ＣＳＰの反りを低減することが難しい。特にＦＣ－ＣＳＰでは、従来よりも半導体パッケージにおける半導体チップの体積占有率が飛躍的に高くなっている。そのため、半導体パッケージの反り挙動と、半導体封止材料の成形収縮率との間では相関が取れないケースが増加している。
特開２０１８－１７０５００号公報
　本開示の目的は、半導体装置の反りを低減することができる半導体封止材料及び半導体装置を提供することにある。
　本開示の一態様に係る半導体封止材料は、半導体装置の製造に用いられる。前記半導体装置は、半導体チップと、封止部と、を備える。前記封止部は、前記半導体封止材料の硬化物で形成される。前記封止部は、前記半導体チップを封止する。前記半導体封止材料の下記式（１）で求められるストレスインデックス（ＳＩ）が８５００以上である。前記半導体チップの体積をＶｃとする。前記半導体チップ及び前記封止部の合計体積をＶａとする。前記Ｖｃと前記Ｖａとが下記式（２）を満たす。
Figure JPOXMLDOC01-appb-M000003
　式（１）中、Ｅ’（Ｔ）は貯蔵弾性率、ＣＴＥ（Ｔ）は熱膨張率、Ｍｏｌｄ　ｔｅｍｐ．は成形温度を示す。
Figure JPOXMLDOC01-appb-M000004
　本開示の一態様に係る半導体装置は、半導体チップと、前記半導体チップを封止する封止部と、を備える。前記封止部が前記半導体封止材料の硬化物で形成されている。
図１は、本開示の一実施形態に係る半導体装置（第１半導体装置：ＦＣ－ＣＳＰ）の概略断面図である。 図２は、本開示の一実施形態に係る半導体装置（第２半導体装置：ＷＬＰ）の概略断面図である。 図３は、本開示の一実施形態に係る集合基板の概略平面図である。 図４は、同上の集合基板を個片化して得られた半導体装置の概略断面図である。
　（１）概要
　本実施形態に係る半導体封止材料は、半導体装置１の製造に用いられる。半導体装置１は、半導体チップ２と、封止部３と、を備える（図１等参照）。封止部３は、半導体封止材料の硬化物で形成されている。封止部３は、半導体チップ２を封止している。
　半導体封止材料の下記式（１）で求められるストレスインデックス（ＳＩ）が８５００以上である。
Figure JPOXMLDOC01-appb-M000005
　式（１）中、Ｅ’（Ｔ）は貯蔵弾性率、ＣＴＥ（Ｔ）は熱膨張率、Ｍｏｌｄ　ｔｅｍｐ．は成形温度を示す。
　また半導体チップ２の体積をＶｃとし、半導体チップ２及び封止部３の合計体積をＶａとすると、ＶｃとＶａとが下記式（２）を満たす。
Figure JPOXMLDOC01-appb-M000006
　本実施形態に係る半導体封止材料によれば、ストレスインデックス（ＳＩ）が８５００以上であることで、封止部３が大きな収縮力を得ることができるので、半導体装置の反りを低減することができる。
　（２）詳細
　まず半導体装置１（半導体パッケージ）について説明し、次に半導体封止材料について説明する。
　（２．１）半導体装置
　（２．１．１）実施形態１
　図１に本実施形態に係る半導体装置１（第１半導体装置１１）を示す。第１半導体装置１１は、半導体チップ２と、封止部３と、基板５と、を備える。第１半導体装置１１は、フリップチップ－チップサイズパッケージ（ＦＣ－ＣＳＰ）である。
　半導体チップ２は、略直方体状のフリップチップである。すなわち、半導体チップ２は、ウェハから切り離した機能単位の裸の半導体である。半導体チップ２は、接続端子として格子状に配置されたはんだバンプ４を有する。
　半導体チップ２の寸法は特に限定されない。すなわち、半導体チップ２の長さは、例えば、５ｍｍ以上３０ｍｍ以下の範囲内である。半導体チップ２の幅は、例えば、５ｍｍ以上３０ｍｍ以下の範囲内である。半導体チップ２の厚さ（ＤＴ）（ただし、はんだバンプ４を除く）は、例えば、５０μｍ以上５００μｍ以下の範囲内である。
　封止部３は、半導体チップ２を封止している。封止部３は、基板５に接着されている。封止部３は、半導体封止材料の硬化物で形成されている。封止部３の外形は、略直方体状である。
　封止部３の外形寸法は特に限定されない。すなわち、封止部３の長さは、例えば、６ｍｍ以上３５ｍｍ以下の範囲内である。封止部３の幅は、例えば、６ｍｍ以上３５ｍｍ以下の範囲内である。封止部３の厚さ（ＭＴ）は、例えば、０．１５ｍｍ以上０．５ｍｍ以下の範囲内である。
　基板５は、パッケージ基板又はインタポーザとも呼ばれる。基板５としては、特に限定されないが、例えば、ＥＴＳ（Embedded Trace Substrate）が挙げられる。ＥＴＳは、導体配線を内蔵する基板である。ＥＴＳは、コアレス基板でもよい。コアレス基板は、ビルドアップ層のみで構成されている基板である。基板５の厚さ（ＳＴ）は、特に限定されないが、例えば、０．１ｍｍ以上０．３ｍｍ以下の範囲内である。
　半導体チップ２は、基板５にフリップチップ実装（フェイスダウン実装）されている。すなわち、半導体チップ２のはんだバンプ４が基板５のランドに接合されている。基板５の半導体チップ２が実装されていない面には、接続端子としてはんだボール７が格子状に配置されている。
　半導体チップ２の体積占有率は、半導体チップ２及び封止部３の合計体積に占める半導体チップ２の体積百分率で規定される。具体的には、半導体チップ２の体積をＶｃとし、半導体チップ２及び封止部３の合計体積をＶａとすると、半導体チップ２の体積占有率はＶｃ／Ｖａで表される。そして、本実施形態では、ＶｃとＶａとは、下記式（２）を満たす。
Figure JPOXMLDOC01-appb-M000007
　すなわち、本実施形態では、半導体チップ２の体積占有率は、半導体チップ２及び封止部３の合計体積に対して、３０体積％以上である。このような条件を満たす半導体装置１を製造する際に、本実施形態に係る半導体封止材料が好適に用いられる。
　半導体チップ２の体積占有率の下限値は、好ましくは３５体積％以上、より好ましくは４０体積％以上、さらに好ましくは４５体積％以上である。このように、半導体チップ２の体積占有率の下限値が大きくなるほど、相対的に封止部３の体積占有率が小さくなり、第１半導体装置１１の小型化及び薄型化を実現しやすくなる。
　一方、半導体チップ２の体積占有率の上限値は、好ましくは７０体積％以下、より好ましくは６５体積％以下、さらに好ましくは６０体積％以下である。このように、半導体チップ２の体積占有率の上限値が小さくなるほど、相対的に封止部３の体積占有率が大きくなり、より大きな収縮力が得られ、第１半導体装置１１の反りを低減しやすくなる。
　（２．１．２）実施形態２
　図２に本実施形態に係る半導体装置１（第２半導体装置１２）を示す。第２半導体装置１１は、半導体チップ２と、封止部３と、再配線層６と、を備える。第２半導体装置１２は、ウェハレベルパッケージ（ＷＬＰ）である。再配線層６は、ウェハプロセスを用いて半導体チップ２の端子から配線を引き出して形成される。そのため、第２半導体装置１２は、基板５を備えない。さらに半導体チップ２は、はんだバンプ４を有しない。その他の構成については、実施形態１と同様であるので説明を省略する。
　（２．１．３）実施形態３
　図３に本実施形態に係る集合基板１００を示す。図４に本実施形態に係る半導体装置１（第３半導体装置１３）を示す。集合基板１００を個片化すると、複数の第３半導体装置１３が得られる。すなわち、第３半導体装置１３は、いわゆるＭＡＰ（モールドアレイプロセス）により得られる。ＭＡＰでは、１つの基板５の片面において、複数の半導体チップ２を製品領域ごとに搭載し、これらの半導体チップ２を半導体封止材料により一括封止して集合基板１００を得る。その後、製品領域ごとに集合基板１００を切断（ダイシング）して個片化することにより、第３半導体装置１３が得られる。以下、実施形態１と共通する構成については説明を省略し、相違する構成について説明する。
　集合基板１００は、複数の半導体チップ２と、封止部３と、基板５と、を備える。
　基板５の外形寸法は、特に限定されない。基板５の長さ（ＦＳ２）は、例えば、１００ｍｍ以上３００ｍｍ以下の範囲内である。基板５の幅（ＦＳ１）は、例えば、３０ｍｍ以上８０ｍｍ以下の範囲内である。
　半導体チップ２の寸法は、実施形態１と同様である。複数の半導体チップ２は、１つの基板５の片面において格子状に配置されてダイアタッチフィルム８で接着されている。ダイアタッチフィルム８の厚さは、特に限定されないが、例えば、１０μｍ以上３０μｍ以下の範囲内である。
　封止部３は、複数の半導体チップ２を封止している。封止部３は、基板５に接着されている。封止部３は、半導体封止材料の硬化物で形成されている。封止部３の外形は、略直方体状である。
　封止部３の外形寸法は特に限定されない。すなわち、封止部３の長さ（ＭＡ２）は、例えば、９０ｍｍ以上２９０ｍｍ以下の範囲内である。封止部３の幅（ＭＡ１）は、例えば、２５ｍｍ以上７５ｍｍ以下の範囲内である。
　集合基板１００において、複数の半導体チップ２の体積占有率は、複数の半導体チップ２及び封止部３の合計体積に占める複数の半導体チップ２の体積百分率で規定される。本実施形態では、複数の半導体チップ２の体積占有率は、複数の半導体チップ２及び封止部３の合計体積に対して、３０体積％以上である。なお、集合基板１００における複数の半導体チップ２の体積占有率は、第３半導体装置１３における１つの半導体チップ２の体積占有率よりも低くなる。その理由は、集合基板１００には、切断用のスクライブライン（切り代）が存在するためである。
　複数の半導体チップ２の体積占有率の下限値は、好ましくは３２体積％以上、より好ましくは３５体積％以上、さらに好ましくは３８体積％以上である。このように、複数の半導体チップ２の体積占有率の下限値が大きくなるほど、相対的に封止部３の体積占有率が小さくなり、集合基板１００の小型化及び薄型化を実現しやすくなる。第３半導体装置１３の小型化及び薄型化も実現しやすくなる。
　一方、複数の半導体チップ２の体積占有率の上限値は、好ましくは７０体積％以下、より好ましくは６５体積％以下、さらに好ましくは６０体積％以下である。このように、複数の半導体チップ２の体積占有率の上限値が小さくなるほど、相対的に封止部３の体積占有率が大きくなり、より大きな収縮力が得られ、集合基板１００の反りを低減しやすくなる。第３半導体装置１３の反りも低減しやすくなる。
　集合基板１００において、隣り合う半導体チップ２間を切断して個片化すると、複数の第３半導体装置１３が得られる。第３半導体装置１３の半導体チップ２の体積占有率は、実施形態１と同様である。
　（２．２）半導体封止材料
　本実施形態に係る半導体封止材料は、半導体装置１の製造に用いられる。半導体装置１には、第１半導体装置１１、第２半導体装置１２、第３半導体装置１３、及び集合基板１００が含まれる。半導体封止材料は、封止部３の形成に用いられる。
　半導体封止材料のストレスインデックス（ＳＩ）は、下記式（１）で求められる。
Figure JPOXMLDOC01-appb-M000008
　式（１）中、Ｅ’（Ｔ）は貯蔵弾性率、ＣＴＥ（Ｔ）は熱膨張率、Ｍｏｌｄ　ｔｅｍｐ．は成形温度を示す。
　式（１）中の貯蔵弾性率（Ｅ’（Ｔ））は、温度の関数であり、動的粘弾性測定（ＤＭＡ）により測定可能である。この場合、貯蔵弾性率（Ｅ’（Ｔ））の単位はＧＰａである。一方、式（１）中の熱膨張率（ＣＴＥ（Ｔ））は、温度の関数であり、熱機械分析（ＴＭＡ）により測定可能である。この場合、熱膨張率（ＣＴＥ（Ｔ））の単位はｐｐｍ／℃である。成形温度は、例えば１７５℃であるが、特に限定されない。なお、ストレスインデックス（ＳＩ）は、評価指標であるため、特に単位は存在しない。
　上記のように、ストレスインデックス（ＳＩ）は、貯蔵弾性率（Ｅ’（Ｔ））と熱膨張率（ＣＴＥ（Ｔ））とを掛け合わせて得られた温度の関数を、３５℃から成形温度まで積分して得られる値であるので、半導体封止材料のガラス転移温度（Ｔｇ）の影響が考慮されている。したがって、このストレスインデックス（ＳＩ）によれば、半導体装置１の封止部３の収縮力をより正確に評価することができる。
　ストレスインデックス（ＳＩ）は、特に半導体チップ２の体積占有率が高い半導体装置１の反り挙動を評価するのに有効な指標である。具体的には、ストレスインデックス（ＳＩ）は、半導体チップ２の体積占有率が３０体積％以上の半導体装置１の反り挙動の評価に有効である。さらにストレスインデックス（ＳＩ）は、第１半導体装置１１の反り挙動の評価に特に有効である。
　具体的には、半導体封止材料の式（１）で求められるストレスインデックス（ＳＩ）が８５００以上である。これにより、封止部３が大きな収縮力を得ることができるので、半導体装置１の反りを低減することができる。特に第１半導体装置１１では、半導体チップ２及び基板５の熱膨張率のミスマッチにより、いわゆるクライ反りが生じやすい。しかしながら、ストレスインデックス（ＳＩ）が８５００以上であれば、封止部３の体積占有率が小さくても、封止部３が大きな収縮力を得ることができるので、第１半導体装置１１のクライ反りを低減することができる。
　ストレスインデックス（ＳＩ）は、式（１）で解析的に求めてもよいが、数値的に求めてもよい。ストレスインデックス（ＳＩ）を数値的に求める場合には、まず貯蔵弾性率（Ｅ’（Ｔ））及び熱膨張率（ＣＴＥ（Ｔ））の各々について、一定の刻み幅（例えば５℃刻み）で３５℃から成形温度まで測定値を得る。次に同一温度での貯蔵弾性率（Ｅ’（Ｔ））及び熱膨張率（ＣＴＥ（Ｔ））の測定値を掛け合わせて乗算値を得る。その後、乗算値を積算することによって、ストレスインデックス（ＳＩ）を求めることが可能である。
　ストレスインデックス（ＳＩ）を数値的に求める場合には、好ましくは、５℃刻みで３５℃から成形温度（１７５℃）までの測定値を得る。この場合、ストレスインデックス（ＳＩ）の下限値は、好ましくは８５００以上、より好ましくは８６００以上、さらに好ましくは８７００以上である。一方、ストレスインデックス（ＳＩ）の上限値は、好ましくは１７０００以下、より好ましくは１６０００以下、さらに好ましくは１５０００以下である。
　半導体封止材料は、熱硬化性樹脂を含有し得る。熱硬化性樹脂は、特に限定されないが、エポキシ樹脂、及びフェノール樹脂系硬化剤を含む。エポキシ樹脂としては、特に限定されないが、例えば、ビフェニル型エポキシ樹脂、及びトリスフェノールメタン型エポキシ樹脂が挙げられる。
　半導体封止材料は、熱硬化性樹脂の硬化を促進させるため、硬化促進剤を更に含有してもよい。硬化促進剤としては、特に限定されないが、例えば、トリフェニルホスフィンが挙げられる。
　半導体封止材料は、貯蔵弾性率、熱膨張率、及び機械強度の調整のため、無機充填材を含有してもよい。半導体封止材料が無機充填材を含有する場合、無機充填材の含有量は、半導体封止材料の全質量に対して、５５質量％以上８５質量％以下の範囲内であることが好ましい。これにより、半導体装置１の反りを更に低減することができる。
　無機充填材の含有量の下限値は、より好ましくは５７質量％以上、さらに好ましくは６０質量％以上である。一方、無機充填材の上限値は、より好ましくは８３質量％以下、さらに好ましくは８０質量％以下である。
　無機充填材は、水酸化マグネシウム及び／又は水酸化アルミニウムを含んでもよい。半導体封止材料が水酸化マグネシウム及び／又は水酸化アルミニウムを含有する場合、水酸化マグネシウム及び／又は水酸化アルミニウムの含有量は、半導体封止材料の全質量に対して、１０質量％以上であることが好ましい。これにより、半導体装置の反りを更に低減することができる。
　水酸化マグネシウム及び／又は水酸化アルミニウムの含有量の下限値は、より好ましくは１１質量％以上、さらに好ましくは１２質量％以上である。一方、水酸化マグネシウム及び／又は水酸化アルミニウムの含有量の上限値は、好ましくは８０質量％以下、より好ましくは７５質量％以下、さらに好ましくは７０質量％以下である。
　半導体封止材料が無機充填材を含有する場合、半導体封止材料は、熱硬化性樹脂と無機充填材との接着性を向上させるため、シランカップリング剤を更に含有してもよい。シランカップリング剤としては、特に限定されないが、例えば、３－グリシドキシプロピルトリメトキシシランが挙げられる。
　半導体封止材料は、腐食性イオンを除去するため、イオン捕捉剤を更に含有してもよい。イオン捕捉剤は、無機イオン交換体とも呼ばれる。
　半導体封止材料は、封止部３を着色するため、顔料を更に含有してもよい。顔料としては、特に限定されないが、例えば、カーボンブラックが挙げられる。
　好ましくは、半導体封止材料の硬化物の２６０℃での曲げ弾性率は０．１ＧＰａ以上０．９ＧＰａ以下の範囲内である。これにより、半導体装置１の反りを更に低減することができる。特にＭＡＰにより半導体装置１を製造する場合には、個片化前の集合基板１００の反りを低減することができる。集合基板１００の反りを低減することで、その後の集合基板１００に対する各種の処理を円滑に進めることが可能である。
　好ましくは、半導体封止材料の硬化物の成形収縮率は０．３５％以上１．３％以下の範囲内である。これにより、半導体装置１の反りを更に低減することができる。
　成形収縮率の下限値は、より好ましくは０．３８％以上、さらに好ましくは０．４０％以上である。一方、成形収縮率の上限値は、より好ましくは１．２８％以下、さらに好ましくは１．２６％以下である。
　（３）変形例
　上記実施形態では、第１半導体装置１１としてＦＣ－ＣＳＰを例示し、第２半導体装置１２としてＷＬＰを例示したが、これらには限定されない。他の半導体装置として、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　Ｐａｃｋａｇｅ）のようなモジュールタイプの半導体装置、及びワイヤ接続とフリップチップ接合とが併用されたハイブリッドタイプの半導体装置などが挙げられる。
　上記実施形態では、第３半導体装置１３をＭＡＰにより製造しているが、第１半導体装置１１及び第２半導体装置１２もＭＡＰにより製造可能である。
　（４）まとめ
　上記実施形態から明らかなように、本開示は、下記の態様を含む。なお、以下では、実施形態との対応関係を明示するためだけに、符号を括弧付きで付している。
　第１の態様に係る半導体封止材料は、半導体装置（１）の製造に用いられる。前記半導体装置（１）は、半導体チップ（２）と、封止部（３）と、を備える。前記封止部（３）は、前記半導体封止材料の硬化物で形成される。前記封止部（３）は、前記半導体チップ（２）を封止する。前記半導体封止材料の下記式（１）で求められるストレスインデックス（ＳＩ）が８５００以上である。半導体チップ（２）の体積をＶｃとする。半導体チップ（２）及び封止部（３）の合計体積をＶａとする。ＶｃとＶａとが下記式（２）を満たす。
Figure JPOXMLDOC01-appb-M000009
　式（１）中、Ｅ’（Ｔ）は貯蔵弾性率、ＣＴＥ（Ｔ）は熱膨張率、Ｍｏｌｄ　ｔｅｍｐ．は成形温度を示す。
Figure JPOXMLDOC01-appb-M000010
　この態様によれば、半導体装置（１）の反りを低減することができる。
　第２の態様に係る半導体封止材料では、第１の態様において、前記半導体封止材料の硬化物の２６０℃での曲げ弾性率が０．１ＧＰａ以上０．９ＧＰａ以下の範囲内である。
　この態様によれば、半導体装置（１）の反りを更に低減することができる。特にＭＡＰにより半導体装置（１）を製造する場合には、個片化前の集合基板（１００）の反りを低減することができる。
　第３の態様に係る半導体封止材料では、第１又は２の態様において、前記半導体封止材料の硬化物の成形収縮率が０．３５％以上１．３％以下の範囲内である。
　この態様によれば、半導体装置（１）の反りを更に低減することができる。
　第４の態様に係る半導体封止材料は、第１～３のいずれかの態様において、無機充填材を含有する。前記無機充填材の含有量は、前記半導体封止材料の全質量に対して、５５質量％以上８５質量％以下の範囲内である。
　この態様によれば、半導体装置（１）の反りを更に低減することができる。
　第５の態様に係る半導体封止材料では、第４の態様において、前記無機充填材は、水酸化マグネシウム及び／又は水酸化アルミニウムを含む。前記水酸化マグネシウム及び／又は水酸化アルミニウムの含有量は、前記半導体封止材料の全質量に対して、１０質量％以上である。
　この態様によれば、半導体装置（１）の反りを更に低減することができる。
　第６の態様に係る半導体装置（１）は、半導体チップ（２）と、前記半導体チップ（２）を封止する封止部（３）と、を備える。前記封止部（３）が第１～５のいずれかの態様に係る半導体封止材料の硬化物で形成されている。
　この態様によれば、半導体装置（１）の反りを低減することができる。
　以下、本開示を実施例によって具体的に説明する。ただし、本開示は、以下の実施例に限定されない。
　１．半導体封止材料
　表１中の「組成」の欄に示す成分を配合して半導体封止材料を得た。なお、表１に示す成分の詳細は、以下のとおりである。
　・エポキシ樹脂１：日本化薬株式会社製、ビフェニル型エポキシ樹脂、「ＮＣ－３０００」、エポキシ当量２６５～２８５ｇ／ｅｑ
　・エポキシ樹脂２：日本化薬株式会社製、トリスフェノールメタン型エポキシ樹脂、「ＥＰＰＮ－５０１ＨＹ」、エポキシ当量１６３～１７５ｇ／ｅｑ
　・エポキシ樹脂３：三菱ケミカル株式会社製、ビフェニル型エポキシ樹脂、「ＹＸ４０００」、エポキシ当量１８０～１９２ｇ／ｅｑ。
　・フェノール樹脂１：明和化成株式会社製、「ＭＥＨＣ－７８５１」、ＯＨ当量２０１～２２０ｇ／ｅｑ
　・フェノール樹脂２：明和化成株式会社製、「ＭＥＨＣ－７８００－Ｍ」ＯＨ当量１６７～１８０ｇ／ｅｑ。
　・無機充填材１：デンカ株式会社、「ＦＢ－５ＳＤＣ」、平均粒子径（ｄ５０）４．１μｍ、シリカ
　・無機充填材２：協和化学工業株式会社、「ＫＩＳＵＭＡ　８ＳＮ」、平均粒子径１．４８μｍ、水酸化マグネシウム。
　・顔料：三菱ケミカル株式会社製、カーボンブラック、「ＭＡ６００」、粒子径２０ｎｍ（算術平均径）
　・イオントラップ剤：東亞合成株式会社製、「ＩＸＥ－７００Ｆ」（Ｍｇ、Ａｌ系）
　・硬化促進剤：北興化学工業株式会社製、トリフェニルホスフィン、「ホクコーＴＰＰ」
　・シランカップリング剤：信越化学工業株式会社製、３－グリシドキシプロピルトリメトキシシラン、「ＫＢＭ－４０３」。
　２．物性
　（１）ストレスインデックス
　（ＤＭＡ）
　半導体封止材料で作製した試験片（寸法：５ｍｍ×５０ｍｍ×１ｍｍ）を２５℃から２８０℃まで５℃／分で昇温させ、熱機械分析装置（株式会社日立ハイテクサイエンス、「ＤＭＡ７１００」）にて周波数１０Ｈｚで試験片の貯蔵弾性率（Ｅ’（Ｔ））（単位はＧＰａ）を測定した。２５℃から５℃刻みで貯蔵弾性率（Ｅ’（Ｔ））の測定値を得た。
　（ＴＭＡ）
　半導体封止材料で作製した試験片（寸法：φ５ｍｍ×１ｍｍ）を２５℃から２８０℃まで５℃／分で昇温させ、熱機械分析装置（株式会社日立ハイテクサイエンス、「ＴＭＡ７１００」）にて荷重－１ｇで試験片の熱膨張率（ＣＴＥ（Ｔ））（単位はｐｐｍ／℃）を測定した。２５℃から５℃刻みで熱膨張率（ＣＴＥ（Ｔ））の測定値を得た。
　（計算）
　ストレスインデックス（ＳＩ）を計算するにあたっては、３５℃から１７５℃（成形温度）までの貯蔵弾性率（Ｅ’（Ｔ））（ＧＰａ）及び熱膨張率（ＣＴＥ（Ｔ））（ｐｐｍ／℃）の測定値を用いた。同一温度について、貯蔵弾性率（Ｅ’（Ｔ））の測定値と、熱膨張率（ＣＴＥ（Ｔ））の測定値とを掛け合わせて乗算値を得た。これらの乗算値を積算することによって、ストレスインデックス（ＳＩ）を求めた。なお、既述のとおり、ストレスインデックス（ＳＩ）は、評価指標であるため、特に単位は存在しない。
　（２）曲げ弾性率
　半導体封止材料で作製した試験片（寸法：８０ｍｍ×１０ｍｍ×４ｍｍ）の２６０℃での曲げ弾性率を、精密万能試験機オートグラフ（株式会社島津製作所製、「ＡＧ－ＩＳ」）を用いて、支点間距離６４ｍｍ、及び試験速度２ｍｍ／ｍｉｎの条件にて測定した。
　（３）成形収縮率
　半導体封止材料を用いてトランスファー成形により試験片を作製した。成形条件は、金型の直径８０ｍｍ、金型温度１７５℃、注入圧力６．９ＭＰａ、成形時間１５０秒である。得られた試験片の直径を測定して、金型の直径に対する試験片の寸法により、成形収縮率を算出した。
　３．評価
　（１）集合基板
　図３に示すような集合基板１００を製造した。すなわち、１つの基板５の片面において、複数（４個×１６個）の半導体チップ２を製品領域ごとに搭載し、これらの半導体チップ２を半導体封止材料により一括封止して集合基板１００を得た。一括封止は、モールディング装置（ＴＯＷＡ株式会社製、「ＦＦＴ」）を用いて行った。その他の詳細は、以下のとおりである。
　・基板：ＥＴＳ、コアレス、３層（各層の残銅率５５％、７０％、及び６０％）
　・基板の長さ（ＦＳ２）：２２０．０ｍｍ
　・基板の幅（ＦＳ１）：６０．０ｍｍ
　・基板の厚さ（ＳＴ）：１１０μｍ
　・半導体チップの長さ：１２．４ｍｍ
　・半導体チップの幅：１０．９ｍｍ
　・半導体チップの厚さ（ＤＴ）：１５０μｍ
　・複数の半導体チップの体積占有率：４２．０体積％
　・ダイアタッチフィルムの厚さ：１５μｍ
　・封止部の長さ（ＭＡ２）：２１３．６ｍｍ
　・封止部の幅（ＭＡ１）：５３．６ｍｍ
　・封止部の厚さ（ＭＴ）：２７０μｍ
　・集合基板の厚さ（ＰＴ）：３８０μｍ。
　（２）個片化前の反り
　集合基板１００に対して１７５℃、６時間のポストキュアを行い、さらにリフロー炉にて１６０℃から２００℃までの温度領域が１分３０秒、最高到達温度が２６０℃、１０秒となるように加熱した。その後、集合基板１００を平坦な面上に起き、四隅の持ち上がり量を定規で測定し、これらの平均値を個片化前の反り量とした。ただし、表１では、実施例１～５及び比較例２の個片化前の反り量は、比較例１の個片化前の反り量を１００％（Ｒｅｆ）としたときの相対値で表示している。
　（３）個片化後の反り
　集合基板１００を個片化して、図４に示すような第３半導体装置１３を６４個得た。第３半導体装置１３の２５℃から２６０℃までの温度領域のコプラナリティーを、３Ｄ加熱表面形状測定装置（ＡＫＲＯＭＥＴＲＩＸ社製、サーモレイ、「ＰＳ２００」）を用いて測定し、これらの平均値を個片化後の反り量とした。ただし、表１では、実施例１～５及び比較例２の個片化前の反り量は、比較例１の個片化前の反り量を１００％（Ｒｅｆ）としたときの相対値で表示している。なお、第３半導体装置１３のその他の詳細は、以下のとおりである。
　半導体チップの体積占有率：５１．９体積％
　第３半導体装置の長さ：１２．８ｍｍ
　第３半導体装置の幅：１１．３ｍｍ
　第３半導体装置の厚さ（ＰＴ）：２７０μｍ。
Figure JPOXMLDOC01-appb-T000011
　表１から、比較例１、２に比べて、実施例１～５では、ストレスインデックス（ＳＩ）がいずれも８５００以上であるので、個片化前後の反りが低減されていることが確認される。なお、個片化前後の反りは、いずれもクライ反りである。
　１　半導体装置
　２　半導体チップ
　３　封止部

Claims (6)

  1. 　半導体チップと、半導体封止材料の硬化物で形成され前記半導体チップを封止する封止部と、を備え、前記半導体チップの体積をＶｃとし、前記半導体チップ及び前記封止部の合計体積をＶａとする半導体装置の製造に用いられる前記半導体封止材料であって、
    　前記半導体封止材料の下記式（１）で求められるストレスインデックス（ＳＩ）が８５００以上であり、
    　前記Ｖｃと前記Ｖａとが下記式（２）を満たす、
    　半導体封止材料。
    Figure JPOXMLDOC01-appb-M000001
     　式（１）中、Ｅ’（Ｔ）は貯蔵弾性率、ＣＴＥ（Ｔ）は熱膨張率、Ｍｏｌｄ　ｔｅｍｐ．は成形温度を示す。
    Figure JPOXMLDOC01-appb-M000002
  2. 　前記半導体封止材料の硬化物の２６０℃での曲げ弾性率が０．１ＧＰａ以上０．９ＧＰａ以下の範囲内である、
    　請求項１に記載の半導体封止材料。
  3. 　前記半導体封止材料の硬化物の成形収縮率が０．３５％以上１．３％以下の範囲内である、
    　請求項１又は２に記載の半導体封止材料。
  4. 　前記半導体封止材料は、無機充填材を含有し、
    　前記無機充填材の含有量は、前記半導体封止材料の全質量に対して、５５質量％以上８５質量％以下の範囲内である、
    　請求項１～３のいずれか１項に記載の半導体封止材料。
  5. 　前記無機充填材は、水酸化マグネシウム及び／又は水酸化アルミニウムを含み、
    　前記水酸化マグネシウム及び／又は水酸化アルミニウムの含有量は、前記半導体封止材料の全質量に対して、１０質量％以上である、
    　請求項４に記載の半導体封止材料。
  6. 　半導体チップと、前記半導体チップを封止する封止部と、を備え、
    　前記封止部が請求項１～５のいずれか１項に記載の半導体封止材料の硬化物で形成されている、
    　半導体装置。
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