WO2020124900A1 - 薄膜晶体管及其制作方法、阵列基板 - Google Patents

薄膜晶体管及其制作方法、阵列基板 Download PDF

Info

Publication number
WO2020124900A1
WO2020124900A1 PCT/CN2019/083213 CN2019083213W WO2020124900A1 WO 2020124900 A1 WO2020124900 A1 WO 2020124900A1 CN 2019083213 W CN2019083213 W CN 2019083213W WO 2020124900 A1 WO2020124900 A1 WO 2020124900A1
Authority
WO
WIPO (PCT)
Prior art keywords
metal
layer
metal oxide
crystalline
thin film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/CN2019/083213
Other languages
English (en)
French (fr)
Inventor
翟玉浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Original Assignee
Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd filed Critical Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
Publication of WO2020124900A1 publication Critical patent/WO2020124900A1/zh
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H10D30/6756—Amorphous oxide semiconductors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D99/00—Subject matter not provided for in other groups of this subclass

Definitions

  • the present application relates to the field of display, in particular to a thin film transistor substrate, a manufacturing method thereof, and an array substrate.
  • the conventional amorphous silicon thin film transistor has the disadvantages of low electron mobility and poor uniformity.
  • In-Ga-Zn-O (IGZO) thin-film transistors have received more and more attention because of their advantages of high mobility, good light transmission, stable thin-film structure, low manufacturing temperature, and low cost.
  • In-Ga-Zn-O (IGZO) is sensitive to the environment, and In-Ga-Zn-O (IGZO) thin film transistor devices have the problem of poor device stability.
  • the present application provides a thin film transistor substrate, a manufacturing method thereof, and an array substrate to solve the problems of poor stability and low electron mobility of the thin film transistor.
  • a thin film transistor substrate including a substrate and an active layer provided on the substrate;
  • the active layer includes crystalline metal oxides at both ends and an amorphous metal oxide disposed between the crystalline metal oxides.
  • the crystalline metal oxide includes crystalline indium gallium zinc oxide
  • the amorphous metal oxide includes amorphous indium gallium zinc oxide
  • both ends of the amorphous metal oxide are attached to the edge of the crystalline metal oxide.
  • both ends of the amorphous metal oxide cover the crystalline metal oxide.
  • the thin film transistor further includes:
  • a gate insulating layer provided on the active layer
  • a first metal layer provided on the gate insulating layer 13;
  • a second metal layer disposed on the inter-insulation layer, the two-metal layer includes a source metal and a drain metal, the source metal and the drain metal pass through the first via and the The second via is electrically connected to the crystalline metal oxide.
  • the distance between the crystalline metal oxides 121 is not less than 1 micrometer and not more than 100 micrometers.
  • the crystalline indium gallium zinc oxide is a C-axis crystalline indium gallium zinc oxide.
  • a method for manufacturing a thin film transistor substrate including:
  • Step S10 providing a substrate
  • Step S20 forming an active layer on the substrate, the active layer including crystalline metal oxides at both ends and an amorphous metal oxide disposed between the crystalline metal oxides.
  • the step S20 specifically includes:
  • Step S201 depositing a metal oxide film layer on the substrate, and using a target gas to crystallize the metal oxide film layer under an environment of 300 degrees Celsius to 1000 degrees Celsius to form a crystalline metal oxide film layer;
  • Step S202 patterning the crystalline metal oxide film layer using a yellow light process to form a crystalline metal oxide at both ends and an intermediate channel;
  • Step S203 forming an amorphous metal oxide in the channel.
  • the target gas is oxygen
  • the flow rate of the oxygen is not less than 1 standard ml per minute and not more than 100 standard ml per minute.
  • the step S20 specifically includes:
  • Step S201 forming a crystalline metal oxide and a channel in the middle of the crystalline metal oxide on the substrate;
  • Step S202 forming an amorphous metal oxide film layer in the channel
  • Step S203 forming a gate insulating film layer and a first metal film layer on the amorphous metal oxide film layer;
  • Step S204 patterning the amorphous metal oxide film layer, the gate insulating film layer and the first metal film layer using a yellow photo process to form the amorphous metal oxide, the gate insulating layer 13 and the first A metal layer.
  • the manufacturing method of the thin film transistor further includes:
  • Step S30 forming a patterned inter-insulation layer on the first metal layer, and a first via hole and a second via hole are provided in the inter-insulation layer;
  • Step S40 forming a second metal layer on the inter-insulation layer, the second metal layer includes a source metal and a drain metal, and the source metal and the drain metal respectively pass through the first via hole
  • the second via hole is electrically connected to the crystalline metal oxide.
  • an array substrate including a thin film transistor substrate and a pixel electrode, the thin film transistor substrate including a substrate and an active layer provided on the substrate;
  • the active layer includes crystalline metal oxides at both ends and an amorphous metal oxide disposed between the crystalline metal oxides.
  • the crystalline metal oxide includes crystalline indium gallium zinc oxide
  • the amorphous metal oxide includes amorphous indium gallium zinc oxide
  • both ends of the amorphous metal oxide are attached to the edge of the crystalline metal oxide.
  • both ends of the amorphous metal oxide cover the crystalline metal oxide.
  • the thin film transistor substrate further includes:
  • a gate insulating layer provided on the active layer
  • a first metal layer provided on the gate insulating layer
  • a second metal layer disposed on the inter-insulation layer, the two-metal layer includes a source metal and a drain metal, the source metal and the drain metal pass through the first via and the The second via is electrically connected to the crystalline metal oxide.
  • the distance between the crystalline metal oxides 121 is not less than 1 micrometer and not more than 100 micrometers.
  • the crystalline indium gallium zinc oxide is a C-axis crystalline indium gallium zinc oxide.
  • This application uses a combination of crystalline metal oxide and amorphous metal oxide to form an active layer, thereby improving the electron mobility of the thin film transistor substrate and the stability of the device.
  • FIG. 1 is a schematic diagram of a first structure of a thin film transistor substrate of the present application
  • FIG. 2 is a schematic diagram of a second structure of a thin film transistor substrate of the present application.
  • FIG. 3 is a schematic diagram of a third structure of the thin film transistor substrate of the present application.
  • FIG. 4 is a schematic diagram of a fourth structure of the thin film transistor substrate of the present application.
  • FIG. 5 is a schematic diagram of steps of a method for manufacturing a thin film transistor substrate of the present application.
  • FIG. 6 is a process flow diagram of a method for manufacturing a thin film transistor substrate of the present application.
  • step S20 are schematic structural diagrams of step S20 in the method for manufacturing a thin film transistor substrate of the present application.
  • FIGS. 8a-8b are schematic structural diagrams of steps S30 and S40 in the method for manufacturing a thin film transistor substrate of the present application.
  • the present application provides a thin film transistor substrate, a manufacturing method thereof, and an array substrate to solve the problems of poor stability and low electron mobility of existing thin film transistors.
  • the thin film transistor substrate 100 includes a substrate 11 and an active layer 12 disposed on the substrate 11;
  • the active layer 12 includes a crystalline metal oxide 121 at both ends and an amorphous metal oxide 122 disposed between the crystalline metal oxide 121.
  • the substrate 11 includes one of a flexible substrate and a rigid substrate.
  • the crystalline metal oxide 121 includes crystalline indium gallium zinc oxide
  • the amorphous metal oxide 122 includes amorphous indium gallium zinc oxide.
  • the performance of crystalline indium gallium zinc oxide is more stable than that of amorphous indium gallium zinc oxide.
  • the combination of crystalline indium gallium zinc oxide and amorphous indium gallium zinc oxide can effectively improve the mobility of the active layer 12 And stability.
  • the crystalline indium gallium zinc oxide is C-axis crystalline indium gallium zinc oxide.
  • both ends of the amorphous metal oxide 122 are attached to the edges of the crystalline metal oxide 121.
  • both ends of the amorphous metal oxide 122 cover the crystalline metal oxide 121.
  • the spacing between the crystalline metal oxides 121 is not less than 1 micrometer and not more than 100 micrometers.
  • the thin film transistor substrate 100 further includes a gate insulating layer 13, a first metal layer 14, an inter-insulating layer 15 and a second metal layer 16.
  • the gate insulating layer 13 is disposed on the active layer 12.
  • the material for preparing the gate insulating layer 13 includes one of silicon oxide, aluminum oxide, and silicon nitride.
  • the first metal layer 14 is disposed on the gate insulating layer 13.
  • the first metal layer 14 is made of one of molybdenum, copper, and aluminum.
  • the inter-insulation layer 15 is disposed on the first metal layer 14, and the inter-insulation layer 15 includes a first via 151 and a second via 152.
  • the material for preparing the inter-insulating layer 15 includes one of silicon oxide, aluminum oxide, and silicon nitride.
  • the second metal layer 16 is disposed on the inter-insulating layer 15, the two-metal layer includes a source metal 161 and a drain metal 162, the source metal 161 and the drain
  • the polar metal 162 is electrically connected to the crystalline metal oxide 121 through the first via 151 and the second via 152, respectively.
  • the crystalline metal oxide 121 includes a first crystalline metal oxide on one side of the amorphous metal oxide 122 and a second crystal on the other side of the amorphous metal oxide 122 Metal oxide;
  • the first crystalline metal oxide is electrically connected to the source metal 161, and the second crystalline metal oxide 121 is electrically connected to the drain metal 162.
  • the material for preparing the second metal layer 16 includes one of molybdenum, aluminum, and copper.
  • the difference between the thin film transistor substrate 100 provided in the third embodiment and the thin film transistor provided in the fourth embodiment lies in the positional relationship between the two ends of the amorphous metal oxide 122 and the crystalline metal oxide 121.
  • the present application also provides a method for manufacturing a thin film transistor substrate 100, including:
  • Step S10 providing a substrate 11
  • Step S20 an active layer 12 is formed on the substrate 11, the active layer 12 includes a crystalline metal oxide 121 at both ends and an amorphous metal oxide 122 disposed between the crystalline metal oxide 121.
  • the substrate 11 includes one of a flexible substrate and a rigid substrate.
  • the crystalline metal oxide 121 includes crystalline indium gallium zinc oxide
  • the amorphous metal oxide 122 includes amorphous indium gallium zinc oxide.
  • the performance of crystalline indium gallium zinc oxide is more stable than that of amorphous indium gallium zinc oxide.
  • the combination of crystalline indium gallium zinc oxide and amorphous indium gallium zinc oxide can effectively improve the mobility of the active layer 12 And stability.
  • the active layer 12 can reduce the contact resistance between the metal and the semiconductor at the source-drain contact area through the combination of the crystalline indium gallium zinc oxide and the amorphous indium gallium zinc oxide, while increasing the carrier concentration and stability of the channel Sex.
  • the crystalline indium gallium zinc oxide is C-axis crystalline indium gallium zinc oxide.
  • step S20 specifically includes:
  • Step S201 Deposit a metal oxide film layer on the substrate 11, and use a target gas to crystallize the metal oxide film layer under an environment of 300 degrees Celsius to 1000 degrees Celsius to form a crystalline metal oxide 121 film layer;
  • Step S202 patterning the crystalline metal oxide 121 film layer using a yellow light process to form the crystalline metal oxide 121 at both ends and the middle channel;
  • Step S203 forming an amorphous metal oxide 122 in the channel.
  • the target gas is oxygen
  • the flow rate of the oxygen is not less than 1 standard ml per minute and not more than 100 standard ml per minute.
  • the length of the channel is not less than 1 micrometer and not more than 100 micrometers.
  • the step S20 specifically includes:
  • Step S201 forming a crystalline metal oxide 121 and a channel in the middle of the crystalline metal oxide 121 on the substrate 11;
  • Step S202 forming an amorphous metal oxide film layer 122a in the channel
  • Step S203 forming a gate insulating film layer 13a and a first metal film layer 14a on the amorphous metal oxide film layer 122a;
  • Step S204 patterning the amorphous metal oxide film layer 122a, the gate insulating film layer 13a and the first metal film layer 14a using a yellow photo process to form the amorphous metal oxide layer 122 and the gate insulation ⁇ 13 ⁇ 14 ⁇ The layer 13 and the first metal layer 14.
  • the amorphous metal oxide 122 film layer may be formed by the yellow light process alone, or together with the gate insulating film layer and the first metal film layer
  • the amorphous metal oxide 122 is formed by the yellow light process, which can be set according to the actual situation, which is not limited here.
  • the manufacturing method of the thin film transistor substrate further includes:
  • Step S30 forming a patterned inter-insulation layer 15 on the first metal layer 14, the inter-insulation layer 15 is provided with a first via 151 and a second via 152;
  • Step S40 forming a second metal layer 16 on the inter-insulating layer 15, the second metal layer 16 includes a source metal 161 and a drain metal 162, the source metal 161 and the drain metal 162 are respectively The first via hole 151 and the second via hole 152 are electrically connected to the crystalline metal oxide 121.
  • the crystalline metal oxide 121 includes a first crystalline metal oxide 121 on one side of the amorphous metal oxide 122 and a second crystalline metal oxide 121 on the other side of the amorphous metal oxide 122 Crystalline metal oxide 121;
  • the first crystalline metal oxide 121 is electrically connected to the source metal 161, and the second crystalline metal oxide 121 is electrically connected to the drain metal 162.
  • an active layer is formed by a combination of crystalline metal oxide and amorphous metal oxide, thereby improving the electron mobility of the thin film transistor substrate and the stability of the device.

Landscapes

  • Thin Film Transistor (AREA)

Abstract

一种薄膜晶体管基板（100）及其制作方法、阵列基板。该薄膜晶体管基板（100）包括衬底（11）以及设置在该衬底（11）上的有源层（12）。其中，该有源层（12）包括两端的结晶金属氧化物（121）以及设置在该结晶金属氧化物（121）之间的非晶金属氧化物（122）。

Description

薄膜晶体管及其制作方法、阵列基板 技术领域
本申请涉及显示领域，特别涉及一种薄膜晶体管基板及其制作方法、阵列基板。
 背景技术
随着显示面板尺寸的不断增大，薄膜晶体管的驱动频率也不断提高。传统非晶硅薄膜晶体管具有电子迁移率低，均一性较差的缺点。
铟镓锌氧化物(In-Ga-Zn-O，IGZO)薄膜晶体管因为其迁移率高、透光性好、薄膜结构稳定、制备温度低以及成本低等优点受到越来越多的重视。但是铟镓锌氧化物(In-Ga-Zn-O，IGZO)对环境比较敏感，铟镓锌氧化物(In-Ga-Zn-O，IGZO)薄膜晶体管器件存在器件稳定性较差的问题。
因此，目前亟需一种薄膜晶体管基板及其制作方法、阵列基板以解决上述问题。
 技术问题
本申请提供一种薄膜晶体管基板及其制作方法、阵列基板，以解决薄膜晶体管稳定性能较差、电子迁移率较低的问题。
 技术解决方案
根据本申请的一个方面，提供了一种薄膜晶体管基板，包括衬底以及设置在所述衬底上的有源层；
其中，所述有源层包括两端的结晶金属氧化物以及设置在所述结晶金属氧化物之间的非晶金属氧化物。
根据本申请一实施例，所述结晶金属氧化物包括结晶铟镓锌氧化物，所述非晶金属氧化物包括非晶铟镓锌氧化物。
根据本申请一实施例，所述非晶金属氧化物的两端与所述结晶金属氧化物的边缘贴合。
根据本申请一实施例，所述非晶金属氧化物的两端部分覆盖所述结晶金属氧化物。
根据本申请一实施例，所述薄膜晶体管还包括：
设置在所述有源层上的栅绝缘层；
设置在所述栅绝缘层13上的第一金属层；
设置在所述第一金属层上的间绝缘层，所述间绝缘层包括第一过孔和第二过孔；
设置在所述间绝缘层上的第二金属层，所述二金属层包括源极金属和漏极金属，所述源极金属和所述漏极金属分别通过所述第一过孔和所述第二过孔与所述结晶金属氧化物电连接。
根据本申请一实施例，所述结晶金属氧化物121之间的间距不小于1微米且不大于100微米。
根据本申请一实施例，所述结晶铟镓锌氧化物为C轴结晶铟镓锌氧化物。
根据本申请的另一个方面，还提供了一种薄膜晶体管基板的制作方法，包括：
步骤S10、提供一衬底；
步骤S20、在所述衬底上形成有源层，所述有源层包括两端的结晶金属氧化物以及设置在所述结晶金属氧化物之间的非晶金属氧化物。
根据本申请一实施例，所述步骤S20具体包括:
步骤S201、在所述衬底上沉积金属氧化物膜层，在300摄氏度至1000摄氏度的环境下，采用目标气体使金属氧化物膜层结晶，形成结晶金属氧化物膜层；
步骤S202、采用黄光工艺将所述结晶金属氧化物膜层图案化，以形成两端的结晶金属氧化物和中间的沟道；
步骤S203、在所述沟道内形成非晶金属氧化物。
根据本申请一实施例，所述目标气体为氧气，所述氧气的流量为不小于1标准毫升每分钟且不大于100标准毫升每分钟。
根据本申请一实施例，所述步骤S20具体包括：
步骤S201、在所述衬底上形成结晶金属氧化物以及所述结晶金属氧化物中间的沟道；
步骤S202、在所述沟道内形成非晶金属氧化物膜层；
步骤S203、在所述非晶金属氧化物膜层上形成栅绝缘膜层和第一金属膜层；
步骤S204、采用黄光工艺对所述非晶金属氧化物膜层、所述栅绝缘膜层和所述第一金属膜层进行图案化，以形成非晶金属氧化物、栅绝缘层13和第一金属层。
根据本申请一实施例，所述薄膜晶体管的制作方法还包括：
步骤S30、在所述第一金属层上形成层图案化的间绝缘层，所述间绝缘层内设置有第一过孔和第二过孔；
步骤S40、在所述间绝缘层上形成第二金属层，所述第二金属层包括源极金属和漏极金属，所述源极金属和所述漏极金属分别通过所述第一过孔和所述第二过孔与所述结晶金属氧化物电连接。
根据本申请的又一个方面，还提供了一种阵列基板，其包括薄膜晶体管基板以及像素电极，所述薄膜晶体管基板包括衬底以及设置在所述衬底上的有源层；
其中，所述有源层包括两端的结晶金属氧化物以及设置在所述结晶金属氧化物之间的非晶金属氧化物。
根据本申请一实施例，所述结晶金属氧化物包括结晶铟镓锌氧化物，所述非晶金属氧化物包括非晶铟镓锌氧化物。
根据本申请一实施例，所述非晶金属氧化物的两端与所述结晶金属氧化物的边缘贴合。
根据本申请一实施例，所述非晶金属氧化物的两端部分覆盖所述结晶金属氧化物。
根据本申请一实施例，所述薄膜晶体管基板还包括：
设置在所述有源层上的栅绝缘层；
设置在所述栅绝缘层上的第一金属层；
设置在所述第一金属层上的间绝缘层，所述间绝缘层包括第一过孔和第二过孔；
设置在所述间绝缘层上的第二金属层，所述二金属层包括源极金属和漏极金属，所述源极金属和所述漏极金属分别通过所述第一过孔和所述第二过孔与所述结晶金属氧化物电连接。
根据本申请一实施例，所述结晶金属氧化物121之间的间距不小于1微米且不大于100微米。
根据本申请一实施例，所述结晶铟镓锌氧化物为C轴结晶铟镓锌氧化物。
 有益效果
本申请通过采用结晶金属氧化物和非晶金属氧化物相结合的方式形成有源层，进而提升薄膜晶体管基板的电子迁移率和器件的稳定性。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请薄膜晶体管基板的第一种结构示意图；
图2为本申请薄膜晶体管基板的第二种结构示意图；
图3为本申请薄膜晶体管基板的第三种结构示意图；
图4为本申请薄膜晶体管基板的第四种结构示意图；
图5为本申请薄膜晶体管基板制作方法的步骤示意图；
图6为本申请薄膜晶体管基板制作方法中工艺流程图；
图7a-7b为本申请薄膜晶体管基板制作方法中步骤S20的结构示意图；
图8a-8b为本申请薄膜晶体管基板的制作方法中步骤S30和S40的结构示意图。
 本发明的实施方式
以下各实施例的说明是参考附加的图示，用以例示本申请可用以实施的特定实施例。本申请所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本申请，而非用以限制本申请。在图中，结构相似的单元是用以相同标号表示。
本申请提供一种薄膜晶体管基板及其制作方法、阵列基板，以解决现有薄膜晶体管稳定性能较差、电子迁移率较低的问题。
请参阅图1，所述薄膜晶体管基板100包括衬底11以及设置在所述衬底11上的有源层12；
其中，所述有源层12包括两端的结晶金属氧化物121以及设置在所述结晶金属氧化物121之间的非晶金属氧化物122。
在一种实施例中，所述衬底11包括柔性衬底和刚性衬底中的其中一者。
在一种实施例中，所述结晶金属氧化物121包括结晶铟镓锌氧化物，所述非晶金属氧化物122包括非晶铟镓锌氧化物。其中，结晶铟镓锌氧化物与非晶铟镓锌氧化物相比性能更加稳定，通过结晶铟镓锌氧化物与非晶铟镓锌氧化物结合，能够有效的提升有源层12的迁移率和稳定性。
在一种实施例中，所述结晶铟镓锌氧化物为C轴结晶铟镓锌氧化物。
请参阅图2，所述非晶金属氧化物122的两端与所述结晶金属氧化物121的边缘贴合。
在一种实施例中，所述非晶金属氧化物122的两端部分覆盖所述结晶金属氧化物121。
在一种实施例中，所述结晶金属氧化物121之间的间距不小于1微米且不大于100微米。
请参阅图3及图4，所述薄膜晶体管基板100还包括栅绝缘层13、第一金属层14、间绝缘层15和第二金属层16。
在一种实施例中，所述栅绝缘层13设置在所述有源层12上。
在一种实施例中，所述栅绝缘层13的制备材料包括氧化硅、氧化铝和氮化硅中的其中一者。
在一种实施例中，所述第一金属层14设置在所述栅绝缘层13上。
在一种实施例中，所述第一金属层14的制备材料包括钼、铜和铝中的其中一者。
在一种实施例中，所述间绝缘层15设置在所述第一金属层14上，所述间绝缘层15包括第一过孔151和第二过孔152。
在一种实施例中，所述间绝缘层15的制备材料包括氧化硅、氧化铝和氮化硅中的其中一者。
在一种实施例中，所述第二金属层16设置在所述间绝缘层15上，所述二金属层包括源极金属161和漏极金属162，所述源极金属161和所述漏极金属162分别通过所述第一过孔151和所述第二过孔152与所述结晶金属氧化物121电连接。
在一种实施例中，所述结晶金属氧化物121包括位于所述非晶金属氧化物122一侧的第一结晶金属氧化物以及位于所述非晶金属氧化物122另一侧的第二结晶金属氧化物；
其中，所述第一结晶金属氧化物与所述源极金属161电连接，所述第二结晶金属氧化物121与所述漏极金属162电连接。
在一种实施例中，所述第二金属层16的制备材料包括钼、铝和铜中的其中一者。
其中，第三实施例提供的薄膜晶体管基板100和第四实施例提供的薄膜晶体管的区别在于所述非晶金属氧化物122的两端与所述结晶金属氧化物121之间的位置关系。
请参阅图5及图6，本申请还提供了一种薄膜晶体管基板100的制作方法，包括：
步骤S10、提供一衬底11；
步骤S20、在所述衬底11上形成有源层12，所述有源层12包括两端的结晶金属氧化物121以及设置在所述结晶金属氧化物121之间的非晶金属氧化物122。
在一种实施例中，所述衬底11包括柔性衬底和刚性衬底中的其中一者。
在一种实施例中，所述结晶金属氧化物121包括结晶铟镓锌氧化物，所述非晶金属氧化物122包括非晶铟镓锌氧化物。其中，结晶铟镓锌氧化物与非晶铟镓锌氧化物相比性能更加稳定，通过结晶铟镓锌氧化物与非晶铟镓锌氧化物结合，能够有效的提升有源层12的迁移率和稳定性。
有源层12通过结晶铟镓锌氧化物与非晶铟镓锌氧化物相结合的结构，能够降低源漏极接触区域处金属和半导体的接触电阻，同时提高沟道的载流子浓度和稳定性。
在一种实施例中，所述结晶铟镓锌氧化物为C轴结晶铟镓锌氧化物。
在一种实施例中，所述步骤S20具体包括：
步骤S201、在所述衬底11上沉积金属氧化物膜层，在300摄氏度至1000摄氏度的环境下，采用目标气体使金属氧化物膜层结晶，形成结晶金属氧化物121膜层；
步骤S202、采用黄光工艺将所述结晶金属氧化物121膜层图案化，以形成两端的结晶金属氧化物121和中间的沟道；
步骤S203、在所述沟道内形成非晶金属氧化物122。
在一种实施例中，所述目标气体为氧气，所述氧气的流量为不小于1标准毫升每分钟且不大于100标准毫升每分钟。
在一种实施例中，所述沟道的长度不小于1微米且不大于100微米。
请参阅图7a-7b，所述步骤S20具体包括：
步骤S201、在所述衬底11上形成结晶金属氧化物121以及所述结晶金属氧化物121中间的沟道；
步骤S202、在所述沟道内形成非晶金属氧化物膜层122a；
步骤S203、在所述非晶金属氧化物膜层122a上形成栅绝缘膜层13a和第一金属膜层14a；
步骤S204、采用黄光工艺对所述非晶金属氧化物膜层122a、所述栅绝缘膜层13a和所述第一金属膜层14a进行图案化，以形成非晶金属氧化物122、栅绝缘层13和第一金属层14。
在一种实施例中，所述非晶金属氧化物122膜层即可以单独采用黄光工艺形成非晶金属氧化物122，也可以与所述栅绝缘膜层和所述第一金属膜层一同采用黄光工艺形成非晶金属氧化物122，具体可根据实际情况进行设置，这里不做限定。当所述栅绝缘膜层和所述第一金属膜层一同采用黄光工艺形成非晶金属氧化物122，进而能够节省一道光罩。
请参阅图8a-8b，所述薄膜晶体管基板制作方法还包括：
步骤S30、在所述第一金属层14上形成层图案化的间绝缘层15，所述间绝缘层15内设置有第一过孔151和第二过孔152；
步骤S40、在所述间绝缘层15上形成第二金属层16，所述第二金属层16包括源极金属161和漏极金属162，所述源极金属161和所述漏极金属162分别通过所述第一过孔151和所述第二过孔152与所述结晶金属氧化物121电连接。
在一种实施例中，所述结晶金属氧化物121包括位于所述非晶金属氧化物122一侧的第一结晶金属氧化物121以及位于所述非晶金属氧化物122另一侧的第二结晶金属氧化物121；
其中，所述第一结晶金属氧化物121与所述源极金属161电连接，所述第二结晶金属氧化物121与所述漏极金属162电连接。
有益效果：本申请通过采用结晶金属氧化物和非晶金属氧化物相结合的方式形成有源层，进而提升薄膜晶体管基板的电子迁移率和器件的稳定性。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (19)

  1. 一种薄膜晶体管基板，其包括衬底以及设置在所述衬底上的有源层；
    其中，所述有源层包括两端的结晶金属氧化物以及设置在所述结晶金属氧化物之间的非晶金属氧化物。
  2. 根据权利要求1所述的薄膜晶体管基板，其中，所述结晶金属氧化物包括结晶铟镓锌氧化物，所述非晶金属氧化物包括非晶铟镓锌氧化物。
  3. 根据权利要求1所述的薄膜晶体管基板，其中，所述非晶金属氧化物的两端与所述结晶金属氧化物的边缘贴合。
  4. 根据权利要求1所述的薄膜晶体管基板，其中，所述非晶金属氧化物的两端部分覆盖所述结晶金属氧化物。
  5. 根据权利要求1所述的薄膜晶体管基板，其中，所述薄膜晶体管基板还包括：
    设置在所述有源层上的栅绝缘层；
    设置在所述栅绝缘层上的第一金属层；
    设置在所述第一金属层上的间绝缘层，所述间绝缘层包括第一过孔和第二过孔；
    设置在所述间绝缘层上的第二金属层，所述二金属层包括源极金属和漏极金属，所述源极金属和所述漏极金属分别通过所述第一过孔和所述第二过孔与所述结晶金属氧化物电连接。
  6. 根据权利要求1所述的薄膜晶体管基板，其中，所述结晶金属氧化物121之间的间距不小于1微米且不大于100微米。
  7. 根据权利要求1所述的薄膜晶体管基板，其中，所述结晶铟镓锌氧化物为C轴结晶铟镓锌氧化物。
  8. 一种薄膜晶体管基板的制作方法，其包括：
    步骤S10、提供一衬底；
    步骤S20、在所述衬底上形成有源层，所述有源层包括两端的结晶金属氧化物以及设置在所述结晶金属氧化物之间的非晶金属氧化物。
  9. 根据权利要求8所述的薄膜晶体管基板的制作方法，其中，所述步骤S20具体包括:
    步骤S201、在所述衬底上沉积金属氧化物膜层，在300摄氏度至1000摄氏度的环境下，采用目标气体使金属氧化物膜层结晶，形成结晶金属氧化物膜层；
    步骤S202、采用黄光工艺将所述结晶金属氧化物膜层图案化，以形成两端的结晶金属氧化物和中间的沟道；
    步骤S203、在所述沟道内形成非晶金属氧化物。
  10. 根据权利要求9所述的薄膜晶体管基板的制作方法，其中，所述目标气体为氧气，所述氧气的流量为不小于1标准毫升每分钟且不大于100标准毫升每分钟。
  11. 根据权利要求8所述的薄膜晶体管基板的制作方法，其中，所述步骤S20包括：
    步骤S201、在所述衬底上形成结晶金属氧化物以及所述结晶金属氧化物中间的沟道；
    步骤S202、在所述沟道内形成非晶金属氧化物膜层；
    步骤S203、在所述非晶金属氧化物膜层上形成栅绝缘膜层和第一金属膜层；
    步骤S204、采用黄光工艺对所述非晶金属氧化物膜层、所述栅绝缘膜层和所述第一金属膜层进行图案化，以形成非晶金属氧化物、栅绝缘层13和第一金属层。
  12. 根据权利要求11所述的薄膜晶体管基板的制作方法，其中，所述薄膜晶体管基板的制作方法还包括：
    步骤S30、在所述第一金属层上形成层图案化的间绝缘层，所述间绝缘层内设置有第一过孔和第二过孔；
    步骤S40、在所述间绝缘层上形成第二金属层，所述第二金属层包括源极金属和漏极金属，所述源极金属和所述漏极金属分别通过所述第一过孔和所述第二过孔与所述结晶金属氧化物电连接。
  13. 一种阵列基板，其包括薄膜晶体管基板以及像素电极，所述薄膜晶体管基板包括衬底以及设置在所述衬底上的有源层；
    其中，所述有源层包括两端的结晶金属氧化物以及设置在所述结晶金属氧化物之间的非晶金属氧化物。
  14. 根据权利要求13所述的阵列基板，其中，所述结晶金属氧化物包括结晶铟镓锌氧化物，所述非晶金属氧化物包括非晶铟镓锌氧化物。
  15. 根据权利要求13所述的阵列基板，其中，所述非晶金属氧化物的两端与所述结晶金属氧化物的边缘贴合。
  16. 根据权利要求13所述的阵列基板，其中，所述非晶金属氧化物的两端部分覆盖所述结晶金属氧化物。
  17. 根据权利要求13所述的阵列基板，其中，所述薄膜晶体管基板还包括：
    设置在所述有源层上的栅绝缘层；
    设置在所述栅绝缘层上的第一金属层；
    设置在所述第一金属层上的间绝缘层，所述间绝缘层包括第一过孔和第二过孔；
    设置在所述间绝缘层上的第二金属层，所述二金属层包括源极金属和漏极金属，所述源极金属和所述漏极金属分别通过所述第一过孔和所述第二过孔与所述结晶金属氧化物电连接。
  18. 根据权利要求13所述的阵列基板，其中，所述结晶金属氧化物121之间的间距不小于1微米且不大于100微米。
  19. 根据权利要求13所述的阵列基板，其中，所述结晶铟镓锌氧化物为C轴结晶铟镓锌氧化物。
PCT/CN2019/083213 2018-12-21 2019-04-18 薄膜晶体管及其制作方法、阵列基板 Ceased WO2020124900A1 (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201811570668.4A CN109671782A (zh) 2018-12-21 2018-12-21 一种薄膜晶体管基板及其制作方法
CN201811570668.4 2018-12-21

Publications (1)

Publication Number Publication Date
WO2020124900A1 true WO2020124900A1 (zh) 2020-06-25

Family

ID=66145867

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2019/083213 Ceased WO2020124900A1 (zh) 2018-12-21 2019-04-18 薄膜晶体管及其制作方法、阵列基板

Country Status (2)

Country Link
CN (1) CN109671782A (zh)
WO (1) WO2020124900A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863361A (zh) * 2022-12-27 2023-03-28 广州华星光电半导体显示技术有限公司 阵列基板及显示面板

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110444602A (zh) * 2019-08-05 2019-11-12 深圳市华星光电半导体显示技术有限公司 一种氧化物薄膜晶体管的制备方法及阵列基板

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258140A1 (en) * 2007-04-20 2008-10-23 Samsung Electronics Co., Ltd. Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor
JP2014140005A (ja) * 2012-12-20 2014-07-31 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタおよびその製造方法
CN104064603A (zh) * 2009-02-05 2014-09-24 株式会社半导体能源研究所 晶体管及该晶体管的制造方法
CN104966738A (zh) * 2015-04-13 2015-10-07 友达光电股份有限公司 主动元件结构及其制作方法
CN107968095A (zh) * 2017-11-21 2018-04-27 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080258140A1 (en) * 2007-04-20 2008-10-23 Samsung Electronics Co., Ltd. Thin film transistor including selectively crystallized channel layer and method of manufacturing the thin film transistor
CN104064603A (zh) * 2009-02-05 2014-09-24 株式会社半导体能源研究所 晶体管及该晶体管的制造方法
JP2014140005A (ja) * 2012-12-20 2014-07-31 Nippon Hoso Kyokai <Nhk> 薄膜トランジスタおよびその製造方法
CN104966738A (zh) * 2015-04-13 2015-10-07 友达光电股份有限公司 主动元件结构及其制作方法
CN107968095A (zh) * 2017-11-21 2018-04-27 深圳市华星光电半导体显示技术有限公司 背沟道蚀刻型tft基板及其制作方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115863361A (zh) * 2022-12-27 2023-03-28 广州华星光电半导体显示技术有限公司 阵列基板及显示面板

Also Published As

Publication number Publication date
CN109671782A (zh) 2019-04-23

Similar Documents

Publication Publication Date Title
US20190204668A1 (en) Array substrate, manufacturing method, display panel and display device
CN105390451B (zh) 低温多晶硅tft基板的制作方法
CN105390551B (zh) 薄膜晶体管及其制造方法、阵列基板、显示装置
US9324743B2 (en) Flat panel display device with oxide thin film transistor and method of fabricating the same
US9716119B2 (en) Manufacturing method of dual gate TFT substrate and structure thereof
WO2018227750A1 (zh) 柔性tft基板的制作方法
WO2017166431A1 (zh) Tft阵列基板及其制造方法、显示装置
US11088283B2 (en) Thin film transistor, method of fabricating thin film transistor and array substrate
WO2015078037A1 (zh) 薄膜晶体管及其制造方法、薄膜晶体管阵列基板
CN105514120A (zh) 一种双栅tft阵列基板及其制造方法和显示装置
WO2018040489A1 (zh) 一种阵列基板及其制备方法
CN112331680A (zh) 阵列基板及其制备方法
WO2020172918A1 (zh) 一种显示面板及其制作方法
CN107516661B (zh) 显示基板、显示装置及显示基板的制作方法
WO2020192703A1 (zh) 显示基板及其制备方法、显示装置
WO2020124900A1 (zh) 薄膜晶体管及其制作方法、阵列基板
WO2020118952A1 (zh) 一种 oled 显示装置及其制作方法
US20160254388A1 (en) Thin film transistor, method of manufacturing the same, display substrate and display apparatus
CN105140291B (zh) 薄膜晶体管及其制作方法、阵列基板以及显示装置
CN104934444B (zh) 共平面型氧化物半导体tft基板结构及其制作方法
WO2020019728A1 (zh) 薄膜晶体管及其制备方法、阵列基板
CN102593008B (zh) 一种底栅自对准氧化锌薄膜晶体管的制备方法
WO2023065392A1 (zh) 阵列基板和显示面板
KR101831080B1 (ko) 박막 트랜지스터 기판의 제조 방법 및 이를 이용하여 제조된 박막 트랜지스터 기판
WO2021103142A1 (zh) 一种显示面板及其制作方法及电子设备

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 19900372

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 19900372

Country of ref document: EP

Kind code of ref document: A1