WO2020118984A1 - 一种阵列基板制备方法 - Google Patents

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尹易彪
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Shenzhen China Star Optoelectronics Semiconductor Display Technology Co Ltd
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P50/00—Etching of wafers, substrates or parts of devices

Definitions

  • the present invention relates to the field of display technology, and in particular, to an array substrate preparation method.
  • the current array substrate is manufactured using the currently used Cu barrier (copper barrier) layer.
  • Copper is very easy to diffuse to other materials. Both silicon and silicon dioxide have a very high diffusion rate. This high diffusion rate will destroy The performance of the device, if not isolated, will cause copper ions to diffuse throughout the device, will cause heavy metal contamination of the device, and will also reduce the reliability of the passivation layer. Therefore, before growing copper, a conductive isolation layer must be sputtered. After the copper grows, the isolation layer between the copper and the copper connection cannot be removed, so it is left in the structure. The purpose of the barrier is to isolate the diffusion between Cu and other materials.
  • the MoTi/Ti in the Cu barrier layer has Tail problem, which is mainly caused by the difference in etching rate between Cu and barrier.
  • Tail will affect CD (Critical Dimension, Chinese abbreviation: critical dimension) accuracy, parasitic capacitance and short circuit.
  • CD Compact Dimension, Chinese abbreviation: critical dimension
  • the tail is very thin and can transmit light, refraction and reflection at the interface will cause light leakage.
  • the metal of the barrier layer is smeared, which not only affects CD accuracy, parasitic capacitance, and short circuit, but also causes light leakage. Therefore, it is necessary to provide a new array substrate preparation method to improve this defect.
  • Embodiments of the present invention provide a method for preparing an array substrate, which is used to solve the problem of the tailing of the metal of the barrier layer due to the difference in the etching rate of copper and the barrier layer in the prior art, which not only affects the accuracy of CD, parasitic capacitance and short circuit, but also causes Technical issues with light leakage.
  • An embodiment of the present invention provides a method for preparing an array substrate.
  • the preparation method includes:
  • the method for pretreating the second metal layer in step S30 includes: plasma treatment, ion implantation, anodization, electrochemical method, etc. method.
  • the gas that pretreats the second metal layer in step S30 includes a gas that can react with the metal of the second metal layer.
  • the material of the first metal layer is molybdenum titanium/titanium.
  • the second metal layer is copper.
  • An embodiment of the present invention also provides a method for preparing an array substrate.
  • the preparation method includes:
  • the method for pretreating the surface of the second metal layer in step S40 includes: plasma treatment, ion implantation, anodization, electrochemical method, etc., which can perform surface treatment Methods.
  • the gas that pretreats the surface of the second metal layer in step S40 includes a gas that can react with the metal of the second metal layer.
  • the material of the first metal layer is molybdenum titanium/titanium.
  • the second metal layer is copper.
  • the beneficial effects of the present invention are: a method for preparing an array substrate provided by an embodiment of the present invention, through process improvement, on the one hand, the etching rate of copper is slowed down by pretreatment; A protective layer is formed on the surface of the film, and the tailing is etched a second time to shorten or even eliminate the tailing and reduce the technical effect of the tailing.
  • FIG. 1 is a flowchart of a method for preparing an array substrate provided by a first embodiment of the present invention
  • FIG. 2 is a structural diagram of an array substrate provided by a first embodiment of the invention.
  • FIG. 3 is a flowchart of a method for preparing an array substrate according to a second embodiment of the invention.
  • FIG. 4 is a sub-step diagram A of a method for preparing an array substrate provided by a second embodiment of the present invention.
  • FIG. 5 is a sub-step diagram B of a method for preparing an array substrate provided by a second embodiment of the present invention.
  • FIG. 1 a flowchart of a method for preparing an array substrate provided by the first embodiment of the present invention
  • S101 Provide a substrate, a first metal layer and a second metal layer on the first metal layer are formed on the surface of the substrate, the first metal layer and the second metal layer have different materials, and The etching rate is different;
  • the substrate includes a substrate 201, a first metal layer 202 formed on the surface of the substrate 201, and a second metal layer 203 on the first metal layer 202, the first metal layer 202 and the second
  • the material of the metal layer 203 is different, and the etching rate is different.
  • the photoresist 204 is coated after the coating is completed, and then an exposure and development process is performed to form a photoresist pattern on the surface of the second metal layer, followed by an etching process, because The difference in the etch rates of the first metal layer 202 and the second metal layer 203 results in the tail metal of the first metal layer 202.
  • the tail metal not only affects the CD accuracy, parasitic capacitance and short circuit, but also causes light leakage.
  • the second metal layer 203 is pre-processed before the etching process to slow down the etching rate of the second metal layer 203, so as to keep the etching rate of the first metal layer 202 as consistent as possible.
  • Methods for pre-treating the second metal layer 203 include: plasma treatment, ion implantation, anodization, electrochemical methods and other surface treatment methods, and any one of the methods can be used for the second metal layer 203 Process; wherein pretreatment gas may be used for plasma treatment and ion implantation, and the gas for pretreatment of the second metal layer 203 includes a gas that can react with the metal of the second metal layer 203.
  • the material of the first metal layer may be molybdenum titanium/titanium, or other materials, such as Mo, Nb, Ta, Co, etc.; the second metal layer may be a copper film or other metals.
  • the etching rate of the molybdenum-titanium/titanium metal layer is slower than that of the copper film, so that the molybdenum-titanium/titanium metal layer produces trailing metal.
  • the reaction rate of the copper film is slowed to maintain the molybdenum titanium /The etching rate of the titanium layer is the same.
  • the methods of pretreatment of the copper film include plasma treatment, ion implantation, anodization, electrochemical methods and other surface treatment methods; the gas of the pretreatment of the copper film includes O 2 and SF 6. NF 3 , Cl 2 , CF 4 and other gases that can react with copper.
  • FIG. 3 a flowchart of a method for preparing an array substrate provided by a second preferred embodiment of the present invention
  • the first metal layer and the second metal layer are etched, and the first metal layer forms a trailing metal
  • a first metal layer 402 and a second metal layer 403 are formed on the surface of a substrate 401, a photoresist 404 is coated, and exposure is developed After the process is completed, the part masked by the photomask is left, and then etched. Because the etching rate of the second metal layer 403 and the etching rate of the first metal layer 402 are inconsistent, the first metal layer 402 has a tail Metal 405.
  • the trailing metal 405 not only affects CD accuracy, parasitic capacitance and short circuit, but also causes light leakage. Therefore, in order to improve this defect, the embodiment of the present invention performs pretreatment on the surface of the second metal layer 403 , A protective layer 406 is formed on the surface of the second metal layer.
  • the method for pre-treating the surface of the second metal layer 403 includes: plasma treatment, ion implantation, anodization, electrochemical method and other surface treatment methods, any of which can be used for the first
  • the surface of the second metal layer 403 is treated; wherein pretreatment gas may be used for plasma treatment and ion implantation, and the gas for pretreatment on the surface of the second metal layer includes a gas that can react with the metal of the second metal layer 403.
  • sub-step diagram B of the method for preparing an array substrate provided by the second preferred embodiment of the present invention
  • a first metal layer 502 and a second metal layer 503 are formed on the surface of a substrate 501, a photoresist 504 is coated, and exposure After the development process is completed, the part masked by the photomask is left, and then etched. Because the etching rate of the second metal layer 503 is inconsistent with the etching rate of the first metal layer 502, the first metal layer 502 is dragged.
  • Tail metal 505. The trailing metal 505 not only affects CD accuracy, parasitic capacitance and short circuit, but also causes light leakage. Therefore, in order to improve this defect, the embodiment of the present invention performs pretreatment on the surface of the second metal layer 503 , A protective layer 506 is formed on the surface of the first metal layer.
  • first metal layer 502 and the second metal layer 503 are then etched a second time to shorten or even eliminate the trailing metal 505.
  • methods for pretreating the surface of the second metal layer 503 include: plasma treatment, ion implantation, anodization, electrochemical methods and other surface treatment methods, any of which can be used
  • the surface of the second metal layer is treated; pretreatment gas may be used for plasma treatment and ion implantation, and the gas for pretreatment of the surface of the second metal layer includes a gas that can react with the metal of the second metal layer 503.
  • the material of the first metal layer may be molybdenum titanium/titanium, or other resistance materials, such as Mo, Nb, Ta, Co, etc.; the second metal layer may be copper or other metals.
  • the etching rate of the molybdenum titanium/titanium metal layer is slower than that of the copper film, so that the molybdenum titanium/titanium metal layer has a tail.
  • the reaction rate of the copper film is slowed to maintain the molybdenum titanium/titanium/
  • the etching rate of the titanium metal layer is the same.
  • the methods for pretreatment of the copper film include plasma treatment, ion implantation, anodization, electrochemical methods and other surface treatment methods; the gas for the pretreatment of the copper film includes O 2 and SF 6 , NF 3 , Cl 2 , CF 4 and other gases that can react with copper.
  • the present invention can also be improved in combination with the second embodiment when the effect of the first embodiment is not good (that is, there is still a small tail, but does not affect the quality of the product).
  • the method for preparing an array substrate provided by an embodiment of the present invention, through process improvement, on the one hand slows down the etching rate of copper through pretreatment; on the other hand, after forming a tail, on the surface of the copper film through pretreatment A protective layer is formed, and the tailing is etched a second time to shorten or even eliminate the tailing and weaken the technical effect of the tailing.
  • the tail not only affects the accuracy of CD, parasitic capacitance and short circuit, but also causes technical problems of light leakage.

Landscapes

  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本发明提供一种阵列基板制备方法，包括：S10、提供一衬底，衬底表面形成有第一金属层和位于第一金属层上的第二金属层，第一金属层与第二金属层材质不同，且蚀刻速率不同；S20、在第二金属层表面形成光阻图案；S30、对第二金属层进行预处理以改变其蚀刻速率，使得第一金属层与第二金属层蚀刻速率相当。

Description

一种阵列基板制备方法 技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板制备方法。
 背景技术
目前的阵列基板的制作采用目前常用的Cu barrier（铜阻挡）层，铜是非常容易向其他材料扩散的，在硅和二氧化硅中都有很高的扩散率，这种高扩散率将破坏器件的性能，如果不加隔离，会导致器件中各处都扩散有铜离子，会导致器件有重金属沾污，也会导致钝化层的可靠性下降。因此在长铜之前，要先溅射一层导电的隔离层。铜长好之后，铜和铜连接的地方的隔离层就没办法去掉了，所以就留在了结构中。barrier的目的是为了隔离Cu和其他材料之间的扩散。
Cu barrier层中的MoTi/Ti都存在Tail（拖尾）问题，主要是由Cu和barrier的蚀刻速率差异造成。Tail一方面会影响CD（Critical Dimension，中文简称：临界尺寸）精度、寄生电容及发生短路，另一方面因tail很薄可透光，界面处的折射及反射会造成漏光。
综上所述，现有技术的阵列基板制备方法，由于铜和阻挡层的蚀刻速率差异，导致阻挡层的金属产生拖尾，不仅影响CD精度、寄生电容及发生短路，还造成漏光。故，有必要提供一种新的阵列基板制备方法来改善这一缺陷。
 技术问题
本发明实施例提供一种阵列基板制备方法，用于解决现有技术由于铜和阻挡层的蚀刻速率差异，导致阻挡层的金属产生拖尾，不仅影响CD精度、寄生电容及发生短路，还造成漏光的技术问题。
 技术解决方案
为解决上述问题，本发明提供的技术方案如下：
本发明实施例提供一种阵列基板制备方法，所述制备方法包括：
S10、提供一衬底，所述衬底表面形成有第一金属层和位于所述第一金属层上的第二金属层，所述第一金属层与所述第二金属层材质不同，且蚀刻速率不同；
S20、在所述第二金属层表面形成光阻图案；
S30、对所述第二金属层进行预处理以改变其蚀刻速率，使得所述第一金属层与所述第二金属层蚀刻速率相当，避免蚀刻速率不同形成拖尾金属。
在本申请实施例所提供的阵列基板制备方法中，在步骤S30中对所述第二金属层进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法。
在本申请实施例所提供的阵列基板制备方法中，在步骤S30中对所述第二金属层进行预处理的气体包括可与所述第二金属层的金属反应的气体。
在本申请实施例所提供的阵列基板制备方法中，所述第一金属层材料为钼钛/钛。
在本申请实施例所提供的阵列基板制备方法中，所述第二金属层为铜。
本发明实施例还提供一种阵列基板制备方法，所述制备方法包括：
S10、提供一衬底，所述衬底表面形成有第一金属层和位于所述第一金属层上的第二金属层，所述第一金属层与所述第二金属层材质不同，且蚀刻速率不同；
S20、在所述第二金属层表面形成光阻图案；
S30、对所述第一金属层和所述第二金属层进行刻蚀，所述第一金属层形成拖尾金属；
S40、对所述第二金属层表面进行预处理以形成保护层；
S50、对所述第一金属层和所述第二金属层进行二次刻蚀，消除所述拖尾金属。
在本申请实施例所提供的阵列基板制备方法中，在步骤S40中对所述第二金属层表面进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法。
在本申请实施例所提供的阵列基板制备方法中，在步骤S40中对所述第二金属层表面进行预处理的气体包括可与所述第二金属层的金属反应的气体。
在本申请实施例所提供的阵列基板制备方法中，所述第一金属层材料为钼钛/钛。
在本申请实施例所提供的阵列基板制备方法中，所述第二金属层为铜。
 有益效果
本发明的有益效果为：本发明实施例提供的一种阵列基板制备方法，通过工艺改善，一方面通过预处理减慢铜的蚀刻速率；另一方面在形成拖尾后，通过预处理在铜膜表面形成保护层，对拖尾进行二次刻蚀，达到缩短甚至消除拖尾，减弱拖尾产生的技术效果。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明第一实施例提供的阵列基板制备方法流程图；
图2为本发明第一实施例提供的阵列基板的结构图；
图3为本发明第二实施例提供的阵列基板制备方法流程图；
图4为本发明第二实施例提供的阵列基板制备方法子步骤图A；
图5为本发明第二实施例提供的阵列基板制备方法子步骤图B。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
现有技术的阵列基板制备方法，由于铜和阻挡层的蚀刻速率差异，导致阻挡层的金属产生拖尾，不仅影响CD精度、寄生电容及发生短路，还造成漏光，本实施例能够解决该缺陷。
如图1所示，本发明第一实施例提供的阵列基板制备方法流程图，
S101、提供一衬底，所述衬底表面形成有第一金属层和位于所述第一金属层上的第二金属层，所述第一金属层与所述第二金属层材质不同，且蚀刻速率不同；
S102、在所述第二金属层表面形成光阻图案；
S103、对所述第二金属层进行预处理以改变其蚀刻速率，使得所述第一金属层与所述第二金属层蚀刻速率相当，避免蚀刻速率不同形成拖尾金属。
如图2所示，本发明第一实施例提供的阵列基板的结构图，从图中可以很直观地看到本发明的各组成部分，以及各组成部分之间的相对位置关系，所述阵列基板包括衬底201、形成于所述衬底201表面的第一金属层202，以及位于所述第一金属层202上的第二金属层203，所述第一金属层202与所述第二金属层203材质不同，且蚀刻速率不同。
在此实施例中，清洗完所述衬底201后镀膜，镀膜完成后涂布光阻204，然后进行曝光显影制程，在所述第二金属层表面形成光阻图案，接着刻蚀制程，由于第一金属层202和第二金属层203的蚀刻速率差异，导致第一金属层202产生了拖尾金属，所述拖尾金属不仅影响CD精度、寄生电容及发生短路，还造成漏光，所以本发明实施例在刻蚀制程前对所述第二金属层203进行预处理，减缓所述第二金属层203的蚀刻速率，以尽量保持与第一金属层202蚀刻速率的一致。
对所述第二金属层203进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法，可使用其中任一种方法对所述第二金属层203进行处理；其中等离子处理、离子注入可能用到预处理气体，对所述第二金属层203进行预处理的气体包括可与所述第二金属层203的金属反应的气体。
优选的，所述第一金属层材料可以为钼钛/钛，也可以为其他材料，如Mo、Nb、Ta、Co等；所述第二金属层可以为铜膜，也可以为其他金属。钼钛/钛金属层的蚀刻速率比铜膜的蚀刻速率慢，以致钼钛/钛金属层产生了拖尾金属，通过对铜膜进行预处理，减缓铜膜的反应速率，以保持和钼钛/钛金属层蚀刻速率一致，对铜膜进行预处理的方法包括等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法；对铜膜进行预处理的气体包括O 2、SF 6、NF 3、Cl 2、CF 4等可与铜反应的气体。
如图3所示，本发明第二优选实施例提供的阵列基板制备方法流程图，
S301、提供一衬底，所述衬底表面形成有第一金属层和位于所述第一金属层上的第二金属层，所述第一金属层与所述第二金属层材质不同，且蚀刻速率不同；
S302、在所述第二金属层表面形成光阻图案；
S303、对所述第一金属层和第二金属层进行刻蚀，第一金属层形成拖尾金属；
S304、对所述第二金属层表面进行预处理以形成保护层；
S305、对所述第一金属层和第二金属层进行二次刻蚀，消除所述拖尾金属。
如图4所示，本发明第二实施例提供的阵列基板制备方法子步骤图A，在衬底401表面形成了第一金属层402和第二金属层403，涂布光阻404，曝光显影制程结束后留下被光罩所遮挡的部分，然后刻蚀，由于所述第二金属层403的蚀刻速率与所述第一金属层402的蚀刻速率不一致导致第一金属层402产生了拖尾金属405，所述拖尾金属405不仅影响CD精度、寄生电容及发生短路，还造成漏光，所以，本发明实施例为了改善这一缺陷，对所述第二金属层403的表面处进行预处理，在第二金属层表面形成保护层406。
其中，对所述第二金属层403的表面进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法，可使用其中任一种方法对所述第二金属层403表面进行处理；其中等离子处理、离子注入可能用到预处理气体，对所述第二金属层表面进行预处理的气体包括可与所述第二金属层403的金属反应的气体。
如图5所示，本发明第二优选实施例提供的阵列基板制备方法子步骤图B，在衬底501表面形成了第一金属层502和第二金属层503，涂布光阻504，曝光显影制程结束后留下被光罩所遮挡的部分，然后刻蚀，由于所述第二金属层503的蚀刻速率与所述第一金属层502的蚀刻速率不一致导致第一金属层502产生了拖尾金属505，所述拖尾金属505不仅影响CD精度、寄生电容及发生短路，还造成漏光，所以，本发明实施例为了改善这一缺陷，对所述第二金属层503的表面进行预处理，在第一金属层表面形成保护层506。
在此实施例中，然后对所述第一金属层502和第二金属层503进行二次刻蚀，以此缩短甚至消除拖尾金属505。
相应的，对所述第二金属层503的表面进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法，可使用其中任一种方法对所述第二金属层表面进行处理；其中等离子处理、离子注入可能用到预处理气体，对所述第二金属层表面进行预处理的气体包括可与所述第二金属层503的金属反应的气体。
优选的，所述第一金属层材料可以为钼钛/钛，也可以为其他阻材料，如Mo、Nb、Ta、Co等；所述第二金属层可以为铜，也可以为其他金属。钼钛/钛金属层的蚀刻速率比铜膜的蚀刻速率慢，以致钼钛/钛金属层产生了拖尾，通过对铜膜进行预处理，减缓铜膜的反应速率，以保持和钼钛/钛金属层蚀刻速率一致，对铜膜进行预处理的方法包括等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法；对铜膜进行预处理的气体包括O 2、SF 6、NF 3、Cl 2、CF 4等可与铜反应的气体。
优选的，本发明在第一实施例效果不佳（即仍存在小拖尾，但不影响产品品质）的情况下，也可以结合第二实施例进行改善。
综上所述，本发明实施例提供的一种阵列基板制备方法，通过工艺改善，一方面通过预处理减慢铜的蚀刻速率；另一方面在形成拖尾后，通过预处理在铜膜表面形成保护层，对拖尾进行二次刻蚀，达到缩短甚至消除拖尾，减弱拖尾产生的技术效果，解决了现有技术由于铜和阻挡层的蚀刻速率差异，导致阻挡层的金属产生拖尾，不仅影响CD精度、寄生电容及发生短路，还造成漏光的技术问题。
以上对本发明实施例所提供的一种阵列基板制备方法进行了详细介绍。应理解，本文所述的示例性实施方式应仅被认为是描述性的，用于帮助理解本发明的方法及其核心思想，而并不用于限制本发明。

Claims (10)

  1. 一种阵列基板制备方法，其中，所述制备方法包括：
    S10、提供一衬底，所述衬底表面形成有第一金属层和位于所述第一金属层上的第二金属层，所述第一金属层与所述第二金属层材质不同，且蚀刻速率不同；
    S20、在所述第二金属层表面形成光阻图案；
    S30、对所述第二金属层进行预处理以改变其蚀刻速率，使得所述第一金属层与所述第二金属层蚀刻速率相当，避免蚀刻速率不同形成拖尾金属。
  2. 如权利要求1所述的阵列基板制备方法，其中，在步骤S30中对所述第二金属层进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法。
  3. 如权利要求1所述的阵列基板制备方法，其中，在步骤S30中对所述第二金属层进行预处理的气体包括可与所述第二金属层的金属反应的气体。
  4. 如权利要求1所述的阵列基板制备方法，其中，所述第一金属层材料为钼钛/钛。
  5. 如权利要求1所述的阵列基板制备方法，其中，所述第二金属层为铜。
  6. 一种阵列基板制备方法，其中，所述制备方法包括：
    S10、提供一衬底，所述衬底表面形成有第一金属层和位于所述第一金属层上的第二金属层，所述第一金属层与所述第二金属层材质不同，且蚀刻速率不同；
    S20、在所述第二金属层表面形成光阻图案；
    S30、对所述第一金属层和所述第二金属层进行刻蚀，所述第一金属层形成拖尾金属；
    S40、对所述第二金属层表面进行预处理以形成保护层；
    S50、对所述第一金属层和所述第二金属层进行二次刻蚀，消除所述拖尾金属。
  7. 如权利要求6所述的阵列基板制备方法，其中，在步骤S40中对所述第二金属层表面进行预处理的方法包括：等离子处理、离子注入、阳极氧化、电化学方法等可进行表面处理的方法。
  8. 如权利要求6所述的阵列基板制备方法，其中，在步骤S40中对所述第二金属层表面进行预处理的气体包括可与所述第二金属层的金属反应的气体。
  9. 如权利要求6所述的阵列基板制备方法，其中，所述第一金属层材料为钼钛/钛。
  10. 如权利要求6所述的阵列基板制备方法，其中，所述第二金属层为铜。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110783266B (zh) * 2019-11-14 2022-11-04 Tcl华星光电技术有限公司 一种改善金属走线底切现象的制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1945799A (zh) * 2006-11-01 2007-04-11 哈尔滨工程大学 半导体器件铜电极的图形化方法
CN102347274A (zh) * 2010-07-30 2012-02-08 三星电子株式会社 制造薄膜晶体管阵列面板的方法及减少杂质缺陷的方法
CN107104044A (zh) * 2017-05-12 2017-08-29 京东方科技集团股份有限公司 一种电极制作方法及阵列基板的制作方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH039517A (ja) * 1989-06-07 1991-01-17 Seiko Epson Corp ２層薄膜構造
US5350484A (en) * 1992-09-08 1994-09-27 Intel Corporation Method for the anisotropic etching of metal films in the fabrication of interconnects
JP2000114464A (ja) * 1998-09-29 2000-04-21 Denso Corp 薄膜抵抗体の製造方法
JP2001144297A (ja) * 1999-11-15 2001-05-25 Matsushita Electric Ind Co Ltd 薄膜トランジスタの製造方法
KR100505328B1 (ko) * 2002-12-12 2005-07-29 엘지.필립스 엘시디 주식회사 구리 몰리브덴막에서 몰리브덴 잔사를 제거할 수 있는식각용액 및 그 식각 방법
CN1328767C (zh) * 2003-12-18 2007-07-25 上海华虹Nec电子有限公司 一种金属配线的多步干法刻蚀方法
JP4932602B2 (ja) * 2006-11-14 2012-05-16 三菱電機株式会社 多層薄膜パターン及び表示装置の製造方法
CN102054751B (zh) * 2009-11-05 2013-03-13 中芯国际集成电路制造(上海)有限公司 双镶嵌结构及其形成方法
CN102709329A (zh) * 2012-06-14 2012-10-03 深超光电（深圳）有限公司 薄膜晶体管及其制造方法
US9093385B2 (en) * 2013-05-28 2015-07-28 Infineon Technologies Ag Method for processing a semiconductor workpiece with metallization
CN106601596A (zh) * 2016-12-30 2017-04-26 惠科股份有限公司 一种导线制程阵列蚀刻方法
CN106887379B (zh) * 2017-03-01 2019-12-31 重庆京东方光电科技有限公司 一种半透掩膜构图方法及阵列基板、显示装置
CN106898578B (zh) * 2017-03-30 2019-08-06 合肥鑫晟光电科技有限公司 一种显示基板的制备方法、阵列基板及显示装置
CN106847690B (zh) * 2017-04-01 2019-12-13 深圳市华星光电半导体显示技术有限公司 一种多层金属层的蚀刻方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1945799A (zh) * 2006-11-01 2007-04-11 哈尔滨工程大学 半导体器件铜电极的图形化方法
CN102347274A (zh) * 2010-07-30 2012-02-08 三星电子株式会社 制造薄膜晶体管阵列面板的方法及减少杂质缺陷的方法
CN107104044A (zh) * 2017-05-12 2017-08-29 京东方科技集团股份有限公司 一种电极制作方法及阵列基板的制作方法

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