WO2020079523A1 - 半導体装置、及び電子機器 - Google Patents

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WO2020079523A1
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transistor
terminal
input
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木村肇
黒川義元
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Definitions

  • One embodiment of the present invention relates to a semiconductor device and an electronic device.
  • one embodiment of the present invention is not limited to the above technical field.
  • the technical field of the invention disclosed in this specification and the like relates to an object, a method, or a manufacturing method.
  • one embodiment of the present invention relates to a process, a machine, a manufacture, or a composition (composition of matter). Therefore, more specifically, as technical fields of one embodiment of the present invention disclosed in this specification, a semiconductor device, a display device, a liquid crystal display device, a light-emitting device, a power storage device, an imaging device, a storage device, a signal processing device, and a processor.
  • Electronic devices, systems, driving methods thereof, manufacturing methods thereof, or inspection methods thereof can be given as examples.
  • the integrated circuit incorporates the brain mechanism as an electronic circuit and has circuits corresponding to “neurons” and “synapses” of the human brain. Therefore, such an integrated circuit may be called “neuromorphic", “brainmorphic”, or “braininspire”.
  • the integrated circuit has a non-Neumann type architecture and is expected to be capable of performing parallel processing with extremely low power consumption as compared with the Neumann type architecture in which power consumption increases as the processing speed increases.
  • Non-Patent Document 1 and Non-Patent Document 2 disclose an arithmetic device that constitutes an artificial neural network using an SRAM (Static Random Access Memory).
  • calculation is performed by multiplying the connection strength of synapse connecting two neurons (sometimes called a weighting coefficient) and the signal transmitted between the two neurons.
  • the coupling strength of each synapse between the plurality of first neurons of the first layer and one of the second neurons of the second layer, and the plurality of first neurons of the first layer It is necessary to multiply by each signal input to one of the second neurons of the second layer from and to add, and, for example, depending on the scale of the artificial neural network, for example, the number of the connection strength, a parameter indicating the signal, Is determined. That is, in the artificial neural network, as the number of layers and the number of neurons increase, the number of circuits corresponding to each of “neurons” and “synapses” increases and the amount of calculation may increase.
  • the power consumption increases as the number of circuits that make up the chip increases, and the amount of heat generated when driving the device also increases. In particular, the higher the amount of heat generated, the more the characteristics of the circuit elements included in the chip are affected. Therefore, it is preferable that the circuit forming the chip has circuit elements that are not easily affected by temperature.
  • One aspect of the present invention is to provide a semiconductor device in which a hierarchical artificial neural network is built and the like. Alternatively, it is an object of one embodiment of the present invention to provide a semiconductor device or the like with low power consumption. Alternatively, it is an object of one embodiment of the present invention to provide a semiconductor device or the like that is less likely to be affected by the temperature of the environment. Alternatively, it is an object of one embodiment of the present invention to provide a novel semiconductor device or the like.
  • problems of one embodiment of the present invention are not limited to the problems listed above.
  • the issues listed above do not preclude the existence of other issues.
  • the other issues are the ones not mentioned in this item, which will be described below.
  • Problems that are not mentioned in this item can be derived from the description such as the specification or the drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention is to solve at least one of the problems listed above and other problems. Note that one embodiment of the present invention does not need to solve all the problems listed above and other problems.
  • One embodiment of the present invention is a semiconductor device including a first circuit and a second circuit, the first circuit having a first holding node and the second circuit having a second holding node.
  • the first circuit is electrically connected to the first input wiring, the second input wiring, the first wiring, and the second wiring
  • the second circuit is the first input wiring, the second input wiring, the first wiring, Electrically connected to the second wiring
  • the first circuit has a function of holding the first potential corresponding to the first data in the first holding node
  • the second circuit is connected to the first data corresponding to the first data.
  • the first circuit has a function of holding two potentials in the second holding node, and the first circuit is configured such that when the high-level potential is input to the first input wiring and the low-level potential is input to the second input wiring, the first circuit A function to output a current according to the potential to the first wiring, a low level potential is input to the first input wiring, and a high level is input to the second input wiring.
  • the second circuit When a position is input, a function of outputting a current corresponding to the first potential to the second wiring, and a low level potential is input to the first input wiring and a low level potential is input to the second input wiring And a function of not outputting a current according to the first potential to the first wiring and the second wiring, the second circuit receives the high-level potential at the first input wiring, and has the second input.
  • a semiconductor device having a.
  • the first circuit includes first to fourth transistors and a first capacitor
  • the second circuit includes fifth to eighth transistors.
  • a first holding node electrically connected to the first terminal of the first transistor, the gate of the second transistor, and the first terminal of the first capacitance element;
  • the first terminal of the two transistors is electrically connected to the second terminal of the first capacitor, and the second terminal of the second transistor is connected to the first terminal of the third transistor and the first terminal of the fourth transistor.
  • the gate of the third transistor is electrically connected to the first input wiring
  • the gate of the fourth transistor is electrically connected to the second input wiring
  • the second terminal of the third transistor is electrically connected.
  • the second terminal of the transistor is electrically connected to the second wiring, and the second holding node is electrically connected to the first terminal of the fifth transistor, the gate of the sixth transistor, and the first terminal of the second capacitor.
  • the first terminal of the sixth transistor is electrically connected to the second terminal of the second capacitor, and the second terminal of the sixth transistor is connected to the first terminal of the seventh transistor and the eighth terminal of the eighth transistor.
  • the gate of the seventh transistor is electrically connected to the first terminal, the gate of the seventh transistor is electrically connected to the first input wiring, and the gate of the eighth transistor is electrically connected to the second input wiring.
  • the second terminal is a semiconductor device electrically connected to the second wiring, and the second terminal of the eighth transistor is electrically connected to the first wiring.
  • the first circuit has first to fourth transistors, a ninth transistor, and a first capacitor
  • the second circuit has a fifth circuit.
  • the first holding node has a first terminal of the first transistor, a gate of the second transistor, a gate of the ninth transistor, and a first transistor.
  • the second terminal of the first capacitor is electrically connected to the first terminal of the capacitor
  • the second terminal of the first capacitor is electrically connected to the first terminal of the second transistor and the first terminal of the ninth transistor.
  • the second terminal of the third transistor is electrically connected to the first terminal of the third transistor
  • the second terminal of the ninth transistor is electrically connected to the first terminal of the fourth transistor
  • the gate of the third transistor is Electrically with the first input wiring
  • the gate of the fourth transistor is electrically connected to the second input wire
  • the second terminal of the third transistor is electrically connected to the first wire
  • the second terminal of the fourth transistor is electrically connected to the second input wire.
  • the second holding node is electrically connected to the second wiring
  • the second holding node is electrically connected to the first terminal of the fifth transistor, the gate of the sixth transistor, the gate of the tenth transistor, and the first terminal of the second capacitor.
  • the second terminal of the second capacitor is electrically connected to the first terminal of the sixth transistor and the first terminal of the tenth transistor, and the second terminal of the sixth transistor is the first terminal of the seventh transistor.
  • the second terminal of the tenth transistor is electrically connected to the first terminal of the eighth transistor, and the gate of the seventh transistor is electrically connected to the first input wiring. 8 transitions
  • the gate of the transistor is electrically connected to the second input wiring, the second terminal of the seventh transistor is electrically connected to the second wiring, and the second terminal of the eighth transistor is electrically connected to the first wiring. Is a semiconductor device connected to.
  • the first circuit includes first to fourth transistors, a first logic circuit, and a second logic circuit, and the second circuit is , A fifth to an eighth transistor, a third logic circuit, and a fourth logic circuit.
  • Each of the first to fourth logic circuits outputs an inverted signal of the signal input to the input terminal from the output terminal.
  • the first holding node has a function of outputting and is electrically connected to an input terminal of the first logic circuit, an output terminal of the second logic circuit, a first terminal of the first transistor, and a gate of the second transistor,
  • the output terminal of the first logic circuit is electrically connected to the input terminal of the second logic circuit
  • the second terminal of the second transistor is electrically connected to the first terminal of the third transistor and the first terminal of the fourth transistor.
  • the gate of the third transistor is connected to the first input Electrically connected to the line
  • the gate of the fourth transistor is electrically connected to the second input wiring
  • the second terminal of the third transistor is electrically connected to the first wiring
  • the gate of the fourth transistor is The second terminal is electrically connected to the second wiring
  • the second holding node is the input terminal of the third logic circuit, the output terminal of the fourth logic circuit, the first terminal of the fifth transistor, and the gate of the sixth transistor.
  • An output terminal of the third logic circuit is electrically connected to an input terminal of the fourth logic circuit
  • a second terminal of the sixth transistor is a first terminal of the seventh transistor
  • an eighth terminal of the seventh transistor is electrically connected to an input terminal of the fourth logic circuit
  • a gate of the seventh transistor is electrically connected to the first terminal of the transistor, a gate of the seventh transistor is electrically connected to the first input wiring, and a gate of the eighth transistor is electrically connected to the second input wiring.
  • the second terminal of the transistor It is the second wiring electrically connected to the second terminal of the eighth transistor is a semiconductor device which is electrically connected to the first wiring.
  • the first circuit includes first to fourth transistors, a first logic circuit, and a second logic circuit, and the second circuit is , A sixth to an eighth transistor, each of the first logic circuit and the second logic circuit has a function of outputting an inverted signal of a signal input to an input terminal from an output terminal, and the first holding node is , An input terminal of the first logic circuit, an output terminal of the second logic circuit, a first terminal of the first transistor, and a gate of the second transistor, and the output terminal of the first logic circuit is electrically connected to the second logic circuit.
  • the second terminal of the second transistor is electrically connected to the input terminal of the circuit, the second terminal of the second transistor is electrically connected to the first terminal of the third transistor, and the first terminal of the fourth transistor, and the gate of the third transistor is Electrically connected to the first input wiring, The gate of the transistor is electrically connected to the second input wiring, the second terminal of the third transistor is electrically connected to the first wiring, and the second terminal of the fourth transistor is electrically connected to the second wiring.
  • the second holding node is electrically connected to the input terminal of the second logic circuit, the output terminal of the first logic circuit, and the gate of the sixth transistor, and the second terminal of the sixth transistor is connected to the seventh
  • the first terminal of the transistor and the first terminal of the eighth transistor are electrically connected, the gate of the seventh transistor is electrically connected to the first input wiring, and the gate of the eighth transistor is the second input.
  • a semiconductor device electrically connected to a wiring a second terminal of a seventh transistor is electrically connected to a second wiring, and a second terminal of an eighth transistor is electrically connected to a first wiring. is there.
  • one embodiment of the present invention is a semiconductor device including a first circuit and a second circuit, the first circuit having a first load circuit, and the second circuit having a second load circuit.
  • Each of the first load circuit and the second load circuit includes a first terminal and a second terminal, and each of the first load circuit and the second load circuit includes a first load circuit and a second terminal. It has a function of changing the resistance value between the first terminal and the second terminal according to one data, and the first circuit includes a first input wiring, a second input wiring, a first wiring, and a second wiring. Electrically connected, the second circuit is electrically connected to the first input wiring, the second input wiring, the first wiring, and the second wiring, and the first circuit has a high level potential at the first input wiring.
  • the first circuit has a third transistor and a fourth transistor
  • the second circuit has a seventh transistor and an eighth transistor.
  • the first terminal of the first load circuit is electrically connected to the first terminal of the third transistor and the first terminal of the fourth transistor
  • the gate of the third transistor is connected to the first input wiring.
  • the gate of the fourth transistor is electrically connected to the second input wiring
  • the second terminal of the third transistor is electrically connected to the first wiring
  • the second terminal of the fourth transistor is electrically connected to the fourth transistor.
  • the first terminal of the second load circuit is electrically connected to the first terminal of the seventh transistor and the first terminal of the eighth transistor
  • the gate of the seventh transistor is Is electrically connected to the first input wiring
  • the gate of the eighth transistor is electrically connected to the second input wiring
  • the second terminal of the seventh transistor is electrically connected to the second wiring
  • the second terminal of the eighth transistor is first
  • the semiconductor device is electrically connected to the wiring.
  • the first circuit has a first transistor
  • the second circuit has a second transistor
  • a first terminal of the first transistor is The semiconductor device is electrically connected to the first terminal of the first load circuit
  • the first terminal of the second transistor is electrically connected to the first terminal of the second load circuit.
  • the first load circuit includes any one of a resistance change element, an MTJ element, and a phase change memory.
  • the two-load circuit is a semiconductor device including any one of a resistance change element, an MTJ element, and a phase change memory.
  • a third circuit and a fourth circuit are provided, and the third circuit has a first input wiring and The second input wiring has a function of inputting a potential according to the second data, and the fourth circuit compares the currents flowing from the first wiring and the second wiring, respectively.
  • the semiconductor device has a function of outputting a potential corresponding to the product of the first data and the second data from the output terminals of the four circuits.
  • one embodiment of the present invention is an electronic device including any one of the above semiconductor devices (1) to (10) and performing a neural network operation using the semiconductor device.
  • a semiconductor device is a device utilizing semiconductor characteristics, and means a circuit including a semiconductor element (a transistor, a diode, a photodiode, or the like), a device including the circuit, or the like.
  • it refers to all devices that can function by utilizing semiconductor characteristics.
  • an integrated circuit, a chip including the integrated circuit, and an electronic component in which the chip is housed in a package are examples of semiconductor devices.
  • a memory device, a display device, a light-emitting device, a lighting device, an electronic device, and the like are semiconductor devices in their own right and may include a semiconductor device.
  • X and Y are connected, a case where X and Y are electrically connected and a case where X and Y are functionally connected are described. And the case where X and Y are directly connected are disclosed in this specification and the like. Therefore, it is not limited to a predetermined connection relation, for example, the connection relation shown in the drawing or the text, and other than the connection relation shown in the drawing or the text is also disclosed in the drawing or the text.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • an element for example, a switch, a transistor, a capacitance element, an inductor, a resistance element, a diode, a display, etc.
  • Element, light emitting element, load, etc. may be connected between X and Y.
  • the switch has a function of controlling on / off. That is, the switch is in a conducting state (on state) or a non-conducting state (off state) and has a function of controlling whether or not to pass a current.
  • Examples of the case where X and Y are functionally connected include a circuit (for example, a logic circuit (inverter, NAND circuit, NOR circuit, etc.)) that enables functional connection between X and Y, and signal conversion.
  • Circuits digital-analog conversion circuits, analog-digital conversion circuits, gamma correction circuits, etc.), potential level conversion circuits (power supply circuits (step-up circuits, step-down circuits, etc.), level shifter circuits that change the potential level of signals), voltage sources, current sources , Switching circuits, amplifier circuits (circuits that can increase signal amplitude or current amount, operational amplifiers, differential amplifier circuits, source follower circuits, buffer circuits, etc.), signal generation circuits, memory circuits, control circuits, etc. It is possible to connect more than one between and. As an example, even if another circuit is sandwiched between X and Y, if the signal output from X is transmitted to Y, it is assumed that X and Y are functionally
  • X and Y, the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are electrically connected to each other, and X, the source (or the first terminal) of the transistor, or the like. 1 terminal), the drain of the transistor (or the second terminal, etc.), and Y are electrically connected in this order.
  • the source of the transistor (or the first terminal or the like) is electrically connected to X
  • the drain of the transistor (or the second terminal or the like) is electrically connected to Y
  • the first terminal or the like), the drain of the transistor (or the second terminal, or the like), and Y are electrically connected in this order ”.
  • “X is electrically connected to Y through a source (or a first terminal or the like) and a drain (or a second terminal or the like) of the transistor, and X or the source (or the first terminal) of the transistor is connected. Terminal, etc.), the drain of the transistor (or the second terminal, etc.), and Y are provided in this connection order ”.
  • the source (or the first terminal or the like) of the transistor and the drain (or the second terminal or the like) are separated from each other by defining the order of connection in the circuit structure by using the expression method similar to these examples. Apart from this, the technical scope can be determined. It should be noted that these expression methods are examples, and the present invention is not limited to these expression methods.
  • X and Y are objects (for example, devices, elements, circuits, wirings, electrodes, terminals, conductive films, layers, etc.).
  • a transistor has three terminals called a gate, a source, and a drain.
  • the gate is a control terminal that controls the conduction state of the transistor.
  • the two terminals functioning as a source or a drain are input / output terminals of the transistor.
  • One of the two input / output terminals serves as a source and the other serves as a drain depending on the conductivity type (n-channel type, p-channel type) of the transistor and the level of potential applied to the three terminals of the transistor. Therefore, in this specification and the like, the terms “source” and “drain” can be rephrased.
  • a transistor may have a back gate in addition to the above-described three terminals depending on the structure of the transistor.
  • one of the gate and the back gate of the transistor is referred to as a first gate
  • the other of the gate and the back gate of the transistor is referred to as a second gate.
  • the terms "gate” and “backgate” may be interchangeable. In the case where the transistor has three or more gates, each gate is referred to as a first gate, a second gate, a third gate, or the like in this specification and the like.
  • a node can be restated as a terminal, a wiring, an electrode, a conductive layer, a conductor, an impurity region, or the like depending on a circuit configuration, a device structure, or the like.
  • terminals, wirings, etc. can be paraphrased as nodes.
  • ground potential ground potential
  • the ground potential does not always mean 0V. Note that the potentials are relative, and the potential applied to wiring or the like may be changed depending on the reference potential.
  • the "current” is a charge transfer phenomenon (electrical conduction).
  • the description "the electrical conduction of a positively charged body is occurring” means “the electrical conduction of a negatively charged body in the opposite direction.” Is happening. " Therefore, in this specification and the like, the term “current” refers to a charge transfer phenomenon (electric conduction) associated with carrier transfer, unless otherwise specified.
  • the carrier as used herein include electrons, holes, anions, cations, complex ions, and the like, and the carriers differ depending on the system in which current flows (for example, semiconductor, metal, electrolytic solution, in vacuum, etc.). Further, the “direction of current” in the wiring or the like is the direction in which positive carriers move, and is described as the amount of positive current.
  • the direction in which the negative carriers move is opposite to the direction of the current, and is expressed by the negative current amount. Therefore, in this specification and the like, unless otherwise specified as to whether the current is positive or negative (or the direction of current), the description such as “current flows from the element A to the element B" is “current flows from the element B to the element A” or the like. Can be paraphrased into. Further, the description such as “current is input to the element A” can be translated into “current is output from the element A” and the like.
  • the ordinal numbers “first”, “second”, and “third” are added to avoid confusion of constituent elements. Therefore, the number of components is not limited. Moreover, the order of the components is not limited. For example, a component referred to as “first” in one of the embodiments of the present specification and the like is a component referred to as “second” in another embodiment or in the claims. There is also a possibility. Further, for example, the component referred to as “first” in one of the embodiments of the present specification and the like may be omitted in another embodiment or in the claims.
  • the terms “above” and “below” do not necessarily mean that the positional relationship of the constituent elements is directly above or below and is in direct contact.
  • electrode B on insulating layer A it is not necessary that the electrode B is formed directly on the insulating layer A, and another structure is provided between the insulating layer A and the electrode B. Do not exclude those that contain elements.
  • electrode and “wiring” do not functionally limit these constituent elements.
  • electrode may be used as part of “wiring” and vice versa.
  • electrode and wiring include the case where a plurality of “electrodes” and “wirings” are integrally formed.
  • terms such as “wiring”, “signal line”, and “power line” can be replaced with each other depending on the case or circumstances. For example, it may be possible to change the term “wiring” to the term “signal line”. Further, for example, the term “wiring” may be changed to a term such as “power line”. In addition, the reverse is also true, and it may be possible to change the terms such as “signal line” and “power line” to the term “wiring”. It may be possible to change a term such as “power line” to a term such as “signal line”. Also, the reverse is also true, and in some cases, terms such as “signal line” can be changed to terms such as “power line”. In addition, the term “potential” applied to the wiring can be changed to the term “signal” or the like depending on the case or circumstances. Also, the reverse is also true, and in some cases, terms such as “signal” can be changed to the term “potential”.
  • the term “semiconductor impurities” refers to, for example, components other than the main components forming the semiconductor layer.
  • an element whose concentration is less than 0.1 atomic% is an impurity. Due to the inclusion of impurities, for example, DOS (Density of States) may be formed in the semiconductor, carrier mobility may be reduced, and crystallinity may be reduced.
  • the impurities that change the characteristics of the semiconductor include, for example, a Group 1 element, a Group 2 element, a Group 13 element, a Group 14 element, a Group 15 element, and a component other than the main component.
  • transition metals and the like in particular hydrogen (also included in water), lithium, sodium, silicon, boron, phosphorus, carbon, nitrogen and the like.
  • the impurities that change the characteristics of the semiconductor include, for example, group 1 elements other than oxygen and hydrogen, group 2 elements, group 13 elements, group 15 elements, and the like. There is.
  • a switch refers to a switch which is in a conductive state (on state) or a non-conductive state (off state) and has a function of controlling whether or not to supply a current.
  • a switch has a function of selecting and switching a path through which current flows.
  • an electric switch, a mechanical switch, or the like can be used. That is, the switch is not limited to a particular one as long as it can control the current.
  • Examples of electrical switches include transistors (for example, bipolar transistors and MOS transistors), diodes (for example, PN diodes, PIN diodes, Schottky diodes, MIM (Metal Insulator Metal) diodes, and MIS (Metal Insulator Semiconductor) diodes. , A diode-connected transistor, or the like, or a logic circuit in which these are combined. Note that when a transistor is used as a switch, the “conductive state” of the transistor means a state where the source electrode and the drain electrode of the transistor can be regarded as being electrically short-circuited.
  • non-conduction state of a transistor refers to a state in which the source electrode and the drain electrode of the transistor can be regarded as being electrically disconnected. Note that when the transistor is operated as a simple switch, the polarity (conductivity type) of the transistor is not particularly limited.
  • a mechanical switch there is a switch using MEMS (micro electro mechanical system) technology.
  • the switch has a mechanically movable electrode, and the movement of the electrode controls conduction and non-conduction.
  • a semiconductor device in which a hierarchical artificial neural network is built can be provided.
  • a semiconductor device or the like with low power consumption can be provided.
  • a semiconductor device or the like which is not easily affected by the temperature of the environment can be provided.
  • a novel semiconductor device or the like can be provided.
  • the effects of one aspect of the present invention are not limited to the effects listed above.
  • the effects listed above do not prevent the existence of other effects.
  • the other effects are the effects described in the following description and not mentioned in this item.
  • the effects not mentioned in this item can be derived from the description in the specification or the drawings by those skilled in the art, and can be appropriately extracted from these descriptions.
  • one embodiment of the present invention has at least one of the effects listed above and other effects. Therefore, one embodiment of the present invention may not have the effects listed above in some cases.
  • FIG. 1A and 1B are diagrams for explaining a hierarchical neural network.
  • FIG. 2 is a circuit diagram showing a configuration example of a semiconductor device.
  • 3A, 3B, 3C, 3D, 3E, and 3F are circuit diagrams showing configuration examples of circuits included in the semiconductor device.
  • 4A, 4B, 4C, 4D, 4E, and 4F are circuit diagrams showing configuration examples of circuits included in the semiconductor device.
  • 5A, 5B, 5C, 5D, 5E, and 5F are circuit diagrams showing configuration examples of circuits included in the semiconductor device.
  • FIG. 6 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 7 is a circuit diagram showing a configuration example of a semiconductor device.
  • FIG. 8 is a circuit diagram showing a configuration example of a semiconductor device.
  • 9A, 9B, and 9C are circuit diagrams each illustrating a structural example of a circuit included in the semiconductor device.
  • 10A and 10B are circuit diagrams each illustrating a structural example of a circuit included in the semiconductor device.
  • 11A and 11B are circuit diagrams each illustrating a structural example of a circuit included in the semiconductor device.
  • 12A and 12B are circuit diagrams each illustrating a configuration example of a circuit included in the semiconductor device.
  • 13A, 13B, and 13C are timing charts showing an operation example of a circuit included in the semiconductor device.
  • 14A, 14B, and 14C are timing charts showing operation examples of circuits included in the semiconductor device.
  • 15A, 15B, and 15C are timing charts showing an operation example of a circuit included in the semiconductor device.
  • 16A and 16B are circuit diagrams each illustrating a structural example of a circuit included in a semiconductor device.
  • FIG. 17 is a circuit diagram illustrating a configuration example of a circuit included in a semiconductor device.
  • 18A, 18B, 18C, and 18D are circuit diagrams illustrating configuration examples of circuits included in a semiconductor device.
  • FIG. 19 is a circuit diagram illustrating a configuration example of a circuit included in a semiconductor device.
  • 20A and 20B are circuit diagrams each illustrating a structural example of a circuit included in a semiconductor device.
  • 21A and 21B are circuit diagrams each illustrating a configuration example of a circuit included in the semiconductor device.
  • 22A, 22B, and 22C are circuit diagrams each illustrating a configuration example of a circuit included in the semiconductor device.
  • 23A, 23B, and 23C are circuit diagrams each illustrating a configuration example of a circuit included in a semiconductor device.
  • 24A and 24B are circuit diagrams each illustrating a configuration example of a circuit included in the semiconductor device.
  • 25A and 25B are circuit diagrams each illustrating a structural example of a circuit included in the semiconductor device.
  • 26A and 26B are circuit diagrams each illustrating a configuration example of a circuit included in the semiconductor device.
  • 27A and 27B are circuit diagrams each illustrating a structural example of a circuit included in a semiconductor device.
  • FIG. 28 is a cross-sectional view showing a structural example of a semiconductor device.
  • 29 is a cross-sectional view showing a structural example of a semiconductor device.
  • 30A, 30B, and 30C are cross-sectional views illustrating structural examples of transistors.
  • 31A, 31B, and 31C are a top view and a cross-sectional view illustrating a structural example of a transistor.
  • 32A, 32B, and 32C are a top view and a cross-sectional view illustrating a structural example of a transistor.
  • 33A, 33B, and 33C are a top view and a cross-sectional view illustrating a structural example of a transistor.
  • 34A, 34B, and 34C are a top view and a cross-sectional view illustrating a structural example of a transistor.
  • 35A, 35B, and 35C are a top view and a cross-sectional view illustrating a structural example of a transistor.
  • 36A and 36B are a top view and a perspective view illustrating a structural example of a transistor.
  • 37A and 37B are cross-sectional views illustrating a structural example of a transistor.
  • 38A, 38B, and 38C are a top view and a perspective view showing a structural example of a capacitor.
  • 39A, 39B, and 39C are a top view and a perspective view showing a structural example of a capacitor.
  • 40A, 40B, 40C, and 40D are perspective views showing an example of a semiconductor wafer and electronic components.
  • FIG. 41 is a perspective view showing an example of an electronic device.
  • 42A is a front view showing an example of an electronic device
  • FIGS. 42B and 42C are perspective views showing an example of an electronic device.
  • the synaptic connection strength can be changed by giving existing information to the neural network.
  • the process of giving existing information to the neural network and determining the coupling strength may be called “learning”.
  • new information can be output based on the bond strength.
  • the process of outputting new information based on the given information and the connection strength may be called “inference” or “cognition”.
  • a neural network having a multilayer structure may be referred to as a “deep neural network” (DNN), and machine learning using a deep neural network may be referred to as “deep learning”.
  • DNN deep neural network
  • a metal oxide is a metal oxide in a broad sense. Metal oxides are classified into oxide insulators, oxide conductors (including transparent oxide conductors), oxide semiconductors (Oxide Semiconductor or simply OS), and the like. For example, when a metal oxide is used for the active layer of a transistor, the metal oxide may be referred to as an oxide semiconductor. That is, when a metal oxide can form a channel formation region of a transistor having at least one of an amplification function, a rectification function, and a switching function, the metal oxide is referred to as a metal oxide semiconductor (metal oxide semiconductor). You can When the term “OS FET” or “OS transistor” is used, it can be referred to as a transistor including a metal oxide or an oxide semiconductor.
  • metal oxides having nitrogen may be collectively referred to as metal oxides. Further, the metal oxide containing nitrogen may be referred to as a metal oxynitride.
  • the contents described in one embodiment are different from the contents described in the embodiment (may be a part of the contents) and one or more different embodiments. It is possible to apply, combine, replace, or the like with respect to at least one of the contents described in the form (or a part of the contents).
  • the size, the layer thickness, or the region is exaggerated for clarity in some cases. Therefore, it is not necessarily limited to that scale.
  • the drawings schematically show ideal examples and are not limited to the shapes or values shown in the drawings. For example, it may include a signal, voltage, or current variation due to noise, or a signal, voltage, or current variation due to a timing shift.
  • the hierarchical neural network has, for example, one input layer, one or more intermediate layers (hidden layers), and one output layer, and is configured by a total of three or more layers.
  • the hierarchical neural network 100 shown in FIG. 1A shows an example thereof, and the neural network 100 has first to R-th layers (R in this case can be an integer of 4 or more). ing.
  • R in this case can be an integer of 4 or more.
  • the first layer corresponds to the input layer
  • the R layer corresponds to the output layer
  • the other layers correspond to the intermediate layer.
  • FIG. 1A illustrates the (k-1) th layer and the kth layer (k is an integer of 3 or more and R-1 or less) as intermediate layers, and other intermediate layers. Are not shown.
  • Each layer of the neural network 100 has one or more neurons.
  • the first layer includes neurons N 1 (1) to N p (1) (where p is an integer of 1 or more), and the (k ⁇ 1) th layer includes neurons N 1 (1).
  • (K ⁇ 1) to neurons N m (k ⁇ 1) (where m is an integer of 1 or more)
  • the k-th layer includes neurons N 1 (k) to neurons N n (k) (
  • n is an integer of 1 or more.
  • the R-th layer has neurons N 1 (R) to neurons N q (R) (q is an integer of 1 or more).
  • a k-th layer neuron N j (k) (where j is an integer of 1 or more and n or less) is illustrated, and the other neurons are not illustrated.
  • Figure 1B is a neuron N j of the k-th layer (k), shows the signal which is input to the neuron N j (k), a signal output from the neuron N j (k), the.
  • the output signals z 1 (k ⁇ 1) to z m (k ⁇ ) of the neurons N 1 (k ⁇ 1) to N m (k ⁇ 1) in the (k ⁇ 1) -th layer are respectively output. 1) is output to the neuron N j (k) . Then, the neuron N j (k) is, z 1 (k-1) to z m (k-1) to generate a z j (k) in response to, the z j (k) is an output signal (k + 1 ) Output to each neuron of the layer (not shown).
  • the degree of signal transmission of a signal input from a neuron in the previous layer to a neuron in the next layer is determined by the coupling strength of synapses connecting these neurons (hereinafter referred to as a weighting coefficient).
  • the signal output from the neuron in the previous layer is multiplied by the corresponding weight coefficient and input to the neuron in the next layer.
  • the synaptic weighting factor between the neuron N i (k ⁇ 1) of the (k ⁇ 1) th layer and the neuron N j (k) of the kth layer is w i (k ⁇ 1) j (k)
  • the signal input to the k-th layer neuron N j (k) can be expressed by equation (1.1).
  • the neuron N j (k) produces an output signal z j (k) according to u j (k) .
  • Neuron N j output signal z j from (k) (k) defined by the following equation.
  • the function f (u j (k) ) is an activation function in a hierarchical neural network, and a step function, a linear ramp function, a sigmoid function, or the like can be used.
  • the activation function may be the same or different in all neurons.
  • the activation function of the neuron may be the same or different in each layer.
  • the signals output by the neurons of each layer may be analog values or digital values.
  • the digital value may be binary or ternary, for example.
  • a linear ramp function or a sigmoid function may be used as the activation function.
  • binary digital values for example, a step function with an output of -1 or 1, or 0 or 1 may be used.
  • the signal output from the neuron of each layer may have three or more values.
  • the activation function has three values, for example, a step function whose output is -1, 0, or 1, or 0, 1, or 2 A step function or the like may be used.
  • an input signal is input to the first layer (input layer), so that the layers from the first layer (input layer) to the last layer (output layer) are sequentially input from the previous layer.
  • an operation of generating an output signal using equations (1.1) to (1.3) and outputting the output signal to the next layer is performed.
  • the signal output from the last layer (output layer) corresponds to the result calculated by the neural network 100.
  • the weighting coefficient of the synapse circuit of the neural network 100 is binary (a combination of “ ⁇ 1” and “+1” or a combination of “0” and “+1”), or It has three values (combination of "-1", “0", "1”, etc.), and the activation function of the neuron is binary (combination of "-1", "+1", or "0", "+1”). , Etc.) or a ternary value (combination of “ ⁇ 1”, “0”, “1”, etc.).
  • the weight coefficient and the value of the signal input from the neuron of the previous layer to the neuron of the next layer (which may be referred to as an operation value), one of them is referred to as the first data.
  • the second data is referred to as the second data.
  • the arithmetic circuit 110 illustrated in FIG. 2 is, for example, a semiconductor device including an array unit ALP, a circuit ILD, a circuit WLD, a circuit XLD, and a circuit AFP.
  • the arithmetic circuit 110 outputs the signals z 1 (k-1) to z m (k-1) input to the neurons N 1 (k) to N n (k) of the kth layer in FIGS. 1A and 1B. It is a circuit that processes and generates signals z 1 (k) to z n (k) output from the neurons N 1 (k) to N n (k) , respectively.
  • the entire arithmetic circuit 110 or a part thereof may be used for purposes other than the neural network and AI.
  • the whole or a part of the arithmetic circuit 110 may be used to perform the process. . That is, not only the calculation for AI but also the calculation circuit 110 may be entirely or partially used for general calculation.
  • the circuit ILD is electrically connected to the wirings IL [1] to IL [n] and the wirings ILB [1] to ILB [n], for example.
  • the circuit WLD is electrically connected to the wirings WLS [1] to WLS [m], for example.
  • the circuit XLD is electrically connected to the wirings XLS [1] to XLS [m], for example.
  • the circuit AFP is electrically connected to the wirings OL [1] to OL [n] and the wirings OLB [1] to OLB [n], for example.
  • the array unit ALP has, for example, m ⁇ n circuits MP.
  • the circuits MP are, for example, arranged in a matrix of m rows and n columns in the array unit ALP. Note that, in FIG. 2, the circuit MP [i, where i is an integer of 1 or more and m or less, and j is an integer of 1 or more and n or less] in row i and column j j]. However, in FIG. 2, only the circuit MP [1,1], the circuit MP [m, 1], the circuit MP [i, j], the circuit MP [1, n], and the circuit MP [m, n] are illustrated. The other circuits MPC are not shown.
  • the circuit MP [i, j] includes the wiring IL [j], the wiring ILB [j], the wiring WLS [i], the wiring XLS [i], the wiring OL [j], and the wiring OLB [. j] and are electrically connected to.
  • the circuit MP [i, j] may be referred to as a weighting coefficient (one of the first data and the second data ) between the neuron N i (k ⁇ 1) and the neuron N j (k) .
  • the circuit MP [i, j] has information (eg, potential, resistance value, current) corresponding to the first data (weighting coefficient) input from the wiring IL [j] and the wiring ILB [j]. Value etc.) is retained.
  • the circuit MP [i, j] may be referred to as the signal z i (k ⁇ 1) (the other of the first data and the second data ) output from the neuron N i (k ⁇ 1) .
  • the circuit MP [i, j] the second data z i (k ⁇ 1) is input from the wiring XLS [i], and thus the product of the first data and the second data is obtained.
  • the corresponding information for example, current, voltage, etc.
  • information for example, current, voltage, etc.
  • Output is supplied to the wiring OL [j] and the wiring OLB [j].
  • Only one of the wiring IL [j] and the wiring ILB [j] may be arranged. Note that the example in which the wiring OL [j] and the wiring OLB [j] are provided is described; however, one embodiment of the present invention is not limited to this. Only one of the wiring OL [j] and the wiring OLB [j] may be arranged.
  • the circuit ILD includes the circuits MP [1, 1] to MP [m, through the wirings IL [1] to IL [n] and the wirings ILB [1] to ILB [n]. n] for each of the first data w 1 (k ⁇ 1) 1 (k) to w m (k ⁇ 1) n (k) that are weighting factors (for example, potential, resistance value, It has the function of inputting the current value).
  • the circuit ILD has information (for example, potential, resistance ) corresponding to the first data w i (k ⁇ 1) j (k) , which is a weighting coefficient, for the circuit MP [i, j]. Value, current value, or the like) is supplied through the wiring IL [j] and the wiring ILB [j].
  • the circuit WLD has, for example, a function of selecting a circuit MP to which information (for example, potential, resistance value, current value, etc.) according to the first data input from the circuit ILD is written. For example, when information (for example, a potential, a resistance value, a current value, or the like) is written to the circuits MP [i, 1] to MP [i, n] located in the i-th row of the array portion ALP, the circuit WLD is , For example, a signal for turning on or off a writing switching element included in the circuits MP [i, 1] to MP [i, n] is supplied to the wiring WLS [i] and other than the i-th row The potential for turning off the writing switching element included in the circuit MP may be supplied to the wiring WLS. Note that the example in which the wiring WLS [i] is provided is described; however, one embodiment of the present invention is not limited to this. For example, the wiring WLS [i] may be arranged as a plurality of wiring
  • the circuit XLD includes a neuron N 1 (k ⁇ 1 ) for each of the circuits MP [1,1] to MP [m, n] via the wirings XLS [1] to wiring XLS [m]. ) Through neuron N m (k), the second data z 1 (k ⁇ 1) through z m (k ⁇ 1) corresponding to the calculated value are supplied. Specifically, the circuit XLD outputs the second data z i (k ⁇ 1) output from the neuron N i (k ⁇ 1) to the circuits MP [i, 1] to MP [i, n]. Information (for example, potential, current value, etc.) corresponding to is supplied by the wiring XLS [i]. Note that the example in which the wiring XLS [i] is provided is shown; however, one embodiment of the present invention is not limited to this. For example, the wiring XLS [i] may be arranged as a plurality of wirings.
  • the circuit AFP includes the circuits ACTF [1] to ACTF [n], for example.
  • the circuit ACTF [j] is electrically connected to the wiring OL [j] and the wiring OLB [j], for example.
  • the circuit ACTF [j] for example, generates a signal according to each information (for example, potential, current value, etc.) input from the wiring OL [j] and the wiring OLB [j].
  • each piece of information for example, a potential, a current value, or the like
  • a signal corresponding to the comparison result is generated.
  • each of the circuits ACTF [1] to ACTF [n] functions as a circuit that calculates the activation function of the neural network described above.
  • the circuits ACTF [1] to ACTF [n] may each have a function of converting an analog signal into a digital signal.
  • the circuits ACTF [1] to ACTF [n] may have a function of amplifying and outputting an analog signal, that is, a function of converting output impedance. Note that the example in which the circuit ACTF is provided is shown; however, one embodiment of the present invention is not limited to this.
  • the circuit ACTF may not be arranged.
  • FIG. 3A illustrates a circuit that generates a signal z j (k) in accordance with a current input from the wiring OL [j] and the wiring OLB [j].
  • FIG. 3A shows an example of an activation function arithmetic circuit that outputs an output signal z j (k) represented by two values.
  • the circuit ACTF [j] has a resistance element RE, a resistance element REB, and a comparator CMP.
  • the resistance element RE and the resistance element REB have a function of converting current into voltage. Therefore, as long as it is an element or a circuit having a function of converting current into voltage, it is not limited to the resistance element.
  • the wiring OL [j] is electrically connected to the first terminal of the resistance element RE and the first input terminal of the comparator CMP, and the wiring OLB [j] is connected to the first terminal of the resistance element REB and the comparator. It is electrically connected to the second input terminal of the CMP.
  • the second terminal of the resistance element RE is electrically connected to the wiring VAL
  • the second terminal of the resistance element REB is electrically connected to the wiring VAL.
  • the second terminal of the resistance element RE and the second terminal of the resistance element REB may be connected to the same wiring. Alternatively, they may be connected to different wirings having the same potential.
  • the resistance values of the resistance element RE and the resistance element REB are preferably equal to each other. For example, it is desirable that the difference between the resistance values of the resistance element RE and the resistance element REB be within 10%, and more preferably within 5%. However, one embodiment of the present invention is not limited to this. Depending on the case or the situation, the resistance values of the resistance element RE and the resistance element REB may be different from each other.
  • the wiring VAL functions as a wiring that gives a constant voltage, for example.
  • VDD which is a high level potential
  • VSS which is a low level potential
  • ground potential (GND) and the like can be used.
  • the constant voltage is appropriately set according to the configuration of the circuit MP.
  • the wiring VAL may be supplied with a pulse signal instead of a constant voltage.
  • the voltage between the first terminal and the second terminal of the resistance element RE is determined according to the current flowing from the wiring OL [j]. Therefore, the resistance value of the resistance element RE and the voltage corresponding to the current are input to the first input terminal of the comparator CMP.
  • the voltage between the first terminal and the second terminal of the resistance element REB is determined according to the current flowing from the wiring OLB [j]. Therefore, the resistance value of the resistance element REB and the voltage corresponding to the current are input to the second input terminal of the comparator CMP.
  • the comparator CMP has a function of comparing the voltages input to the first input terminal and the second input terminal and outputting a signal from the output terminal of the comparator CMP according to the comparison result.
  • the comparator CMP outputs a high level potential from the output terminal of the comparator CMP when the voltage input to the second input terminal is higher than the voltage input to the first input terminal, and then the second input terminal When the voltage input to the first input terminal is higher than the voltage input to, the low level potential can be output from the output terminal of the comparator CMP.
  • the output signal z j (k) output from the circuit ACTF [j] should be binary.
  • each of the high level potential and the low level potential output from the output terminal of the comparator CMP can correspond to “+1” and “ ⁇ 1” as the output signal z j (k) .
  • the high level potential and the low level potential output from the output terminal of the comparator CMP may correspond to “+1” and “0” as the output signal z j (k) .
  • the resistance element RE and the resistance element REB are used, but the element or circuit having a function of converting current into voltage is not limited to the resistance element. Therefore, the resistance element RE and the resistance element REB of the circuit ACTF [j] in FIG. 3A can be replaced with another circuit element.
  • the circuit ACTF [j] illustrated in FIG. 3B is a circuit in which the resistance element RE and the resistance element REB included in the circuit ACTF [j] in FIG. 3A are replaced with a capacitance element CE and a capacitance element CEB, respectively. An operation similar to that of the circuit ACTF [j] can be performed.
  • the capacitance values of the capacitance element CE and the capacitance element CEB are preferably equal to each other.
  • a circuit for initializing the electric charge accumulated in the capacitor CE and the capacitor CEB may be provided.
  • a switch may be provided in parallel with the capacitive element CE. That is, the second terminal of the switch is connected to the wiring VAL, and the first terminal of the switch is connected to the first terminal of the capacitive element CE, the wiring OL [j], and the first input terminal of the comparator CMP. May be.
  • a circuit ACTF [j] illustrated in FIG. 3C is a circuit in which the resistance element RE and the resistance element REB included in the circuit ACTF [j] of FIG. 3A are replaced with a diode element DE and a diode element DEB, respectively. An operation similar to that of the circuit ACTF [j] can be performed. It is desirable that the orientations of the diode element DE and the diode element DEB (connection points between the anode and the cathode) be appropriately changed depending on the magnitude of the potential of the wiring VAL.
  • comparator CMP included in the circuits ACTF [j] of FIGS. 3A to 3C can be replaced with the operational amplifier OP as an example.
  • the circuit ACTF [j] illustrated in FIG. 3D is a circuit diagram in which the comparator CMP of the circuit ACTF [j] in FIG. 3A is replaced with the operational amplifier OP.
  • the circuit ACTF [j] of FIG. 3B may be provided with the switch S01a and the switch S01b. Accordingly, the circuit ACTF [j] can hold potentials corresponding to currents input from the wiring OL [j] and the wiring OLB [j] to the capacitor CE and the capacitor CEB, respectively.
  • the wiring OL [j] is electrically connected to the first terminal of the switch S01a, and the second terminal of the switch S01a is connected to the first terminal of the capacitive element CE.
  • the first input terminal of the comparator CMP is electrically connected
  • the wiring OLB [j] is electrically connected to the first terminal of the switch S01b
  • the second terminal of the switch S01b is connected to the first terminal of the capacitive element CEB.
  • the configuration may be such that the second input terminal of the comparator CMP is electrically connected.
  • the switch S01a and the switch S01b are turned on. This can be done by turning it on.
  • the switches S01a and S01b are turned off to hold the potential input to each of the first input terminal and the second input terminal of the comparator CMP in the capacitor CE and the capacitor CEB. be able to.
  • the switches S01a and S01b for example, electrical switches such as analog switches or transistors can be used.
  • the switches S01a and S01b for example, mechanical switches may be applied.
  • the transistor when a transistor is used for the switch S01a and the switch S01b, the transistor can be an OS transistor or a transistor including silicon in a channel formation region (hereinafter referred to as a Si transistor).
  • the voltage values of the capacitor CE and the capacitor CEB can be controlled by controlling the period in which the switch S01a and the switch S01b are kept on. For example, when the value of the current flowing through the capacitive element CE and the capacitive element CEB is large, the voltage of the capacitive element CE and the capacitive element CEB can be reduced by shortening the period in which the switch S01a and the switch S01b are kept on. It is possible to prevent the value from becoming too large.
  • the comparator CMP included in the circuits ACTF [j] of FIGS. 3A to 3C and 3E can be, for example, a chopper type comparator.
  • the comparator CMP shown in FIG. 3F shows a chopper type comparator, and the comparator CMP includes a switch S02a, a switch S02b, a switch S03, a capacitive element CC, and an inverter circuit INV3.
  • the switch S02a, the switch S02b, and the switch S03 can be mechanical switches, transistors such as OS transistors, Si transistors, and the like, like the switches S01a and S01b described above.
  • the first terminal of the switch S02a is electrically connected to the terminal VinT
  • the first terminal of the switch S02b is electrically connected to the terminal VrefT
  • the second terminal of the switch S02a is the second terminal of the switch S02b. It is electrically connected to the first terminal of the capacitive element CC.
  • the second terminal of the capacitive element CC is electrically connected to the input terminal of the inverter circuit INV3 and the first terminal of the switch S03.
  • the terminal VoutT is electrically connected to the output terminal of the inverter circuit INV3 and the second terminal of the switch S03.
  • the terminal VinT functions as a terminal for inputting an input potential to the comparator CMP
  • the terminal VrefT functions as a terminal for inputting a reference potential to the comparator CMP
  • the terminal VoutT is an output potential from the comparator CMP. Functions as a terminal for outputting.
  • the terminal VinT corresponds to one of the first terminal and the second terminal of the comparator CMP of FIGS. 3A to 3C and 3E
  • the terminal VrefT is the first terminal of the comparator CMP of FIGS. 3A to 3C and 3E. It can correspond to the other of the one terminal or the second terminal.
  • ACTF [j] is a calculation circuit of the activation function for outputting an output signal z j (k) expressed by binary
  • circuit ACTF [j] is the output signal z j ( k) may be output in three or more values or as an analog value.
  • 4A to 4F are circuits that generate a signal z j (k) in accordance with a current input from the wiring OL [j] and the wiring OLB [j], and are output signals z j represented by three values.
  • An example of an activation function arithmetic circuit that outputs (k) is shown.
  • the circuit ACTF [j] illustrated in FIG. 4A includes a resistance element RE, a resistance element REB, a comparator CMPa, and a comparator CMPb.
  • the wiring OL [j] is electrically connected to the first terminal of the resistance element RE and the first input terminal of the comparator CMPa
  • the wiring OLB [j] is connected to the first terminal of the resistance element REB and the comparator. It is electrically connected to the first input terminal of CMPb.
  • the second input terminal of the comparator CMPa and the second input terminal of the comparator CMPb are electrically connected to the wiring VrefL.
  • the second terminal of the resistance element RE is electrically connected to the wiring VAL
  • the second terminal of the resistance element REB is electrically connected to the wiring VAL.
  • the wiring VrefL functions as a wiring that supplies a constant voltage Vref, and Vref is preferably, for example, GND or more and VDD or less. Further, depending on the situation, V ref may be a potential lower than GND or a potential higher than VDD. V ref is treated as a reference potential (comparison potential) in the comparator CMPa and the comparator CMPb.
  • the voltage between the first terminal and the second terminal of the resistance element RE is determined according to the current flowing from the wiring OL [j]. Therefore, the resistance value of the resistance element RE and the voltage corresponding to the current are input to the first input terminal of the comparator CMPa.
  • the voltage between the first terminal and the second terminal of the resistance element REB is determined according to the current flowing from the wiring OLB [j]. Therefore, the resistance value of the resistance element REB and the voltage corresponding to the current are input to the first input terminal of the comparator CMPb.
  • the comparator CMPa compares the voltages input to the first input terminal and the second input terminal, and outputs a signal from the output terminal of the comparator CMPa according to the comparison result. For example, the comparator CMPa outputs a high level potential from the output terminal of the comparator CMPa when the voltage (V ref ) input to the second input terminal is higher than the voltage input to the first input terminal, When the voltage input to the first input terminal is higher than the voltage (V ref ) input to the second input terminal, the low-level potential can be output from the output terminal of the comparator CMPa.
  • the comparator CMPb compares the voltages input to the first input terminal and the second input terminal, and outputs a signal from the output terminal of the comparator CMPb according to the comparison result. To do. For example, the comparator CMPb outputs a high level potential from the output terminal of the comparator CMPb when the voltage (V ref ) input to the second input terminal is higher than the voltage input to the first input terminal, When the voltage input to the first input terminal is higher than the voltage (V ref ) input to the second input terminal, the low-level potential can be output from the output terminal of the comparator CMPb.
  • a ternary output signal z j (k) can be represented according to the potentials output from the output terminals of the comparator CMPa and the comparator CMPb. For example, when a high level potential is output from the output terminal of the comparator CMPa and a low level potential is output from the output terminal of the comparator CMPb, the output signal z j (k) is set to “+1” and the output of the comparator CMPa is output.
  • the output signal z j (k) is “ ⁇ 1”, and the low-level potential is output from the output terminal of the comparator CMPa.
  • the output signal z j (k) can be “+0”.
  • the circuit ACTF [j] is not limited to the circuit configuration illustrated in FIG. 4A and can be changed depending on the situation.
  • the conversion circuit TRF may be provided in the circuit ACTF [j].
  • the circuit ACTF [j] in FIG. 4B is a configuration example in which the conversion circuit TRF is provided in the circuit ACTF [j] in FIG. 4A, and the output terminals of the comparators CMPa and CMPb are electrically connected to the input terminals of the conversion circuit TRF. Connected to each other.
  • a digital-analog conversion circuit in this case, the signal z j (k) becomes an analog value
  • the wiring VrefL electrically connected to the respective second input terminals of the comparator CMPa and the comparator CMPb may be replaced with separate wirings Vref1L and Vref2L.
  • the second terminal of the comparator CMPa included in the circuit ACTF [j] of FIG. 4A is electrically connected to the wiring Vref1L instead of the wiring VrefL, and the second terminal of the comparator CMPb is connected.
  • the terminal is electrically connected to the wiring Vref2L instead of the wiring VrefL.
  • an amplifier circuit, an impedance conversion circuit, or the like may be used as a configuration different from the circuit ACTF [j] of FIGS. 4A to 4C.
  • the circuit ACTF [j] illustrated in FIG. 4D can be applied to the circuit AFP of the arithmetic circuit 110 in FIG.
  • the circuit ACTF [j] in FIG. 4D has a resistance element RE, a resistance element REB, an operational amplifier OPa, and an operational amplifier OPb, and functions as an amplifier circuit.
  • the wiring OL [j] is electrically connected to the first terminal of the resistance element RE and the non-inverting input terminal of the operational amplifier OPa, and the wiring OLB [j] is connected to the first terminal of the resistance element REB and the operational amplifier OPb. It is electrically connected to the non-inverting input terminal.
  • the inverting input terminal of the operational amplifier OPa is electrically connected to the output terminal of the operational amplifier OPa, and the inverting input terminal of the operational amplifier OPb is electrically connected to the output terminal of the operational amplifier OPb.
  • the second terminal of the resistance element RE is electrically connected to the wiring VAL, and the second terminal of the resistance element REB is electrically connected to the wiring VAL.
  • the operational amplifiers OPa and OPb included in the circuit ACTF [j] of FIG. 4D have a voltage follower connection configuration.
  • the potential output from the output terminal of the operational amplifier OPa becomes substantially equal to the potential input to the non-inverting input terminal of the operational amplifier OPa
  • the potential output from the output terminal of the operational amplifier OPb is the non-inverting input terminal of the operational amplifier OPb. It is almost equal to the potential input to the terminal.
  • the output signal z j (k) is output from the circuit ACTF [j] as two analog values.
  • the output terminal of the operational amplifier OPa and the output terminal of the operational amplifier OPb may be connected to the input terminals of the comparator CMP, respectively. Then, the output from the comparator CMP may be used as the output signal z j (k) .
  • an integration circuit, a current-voltage conversion circuit, or the like may be used as a configuration different from the circuit ACTF [j] of FIGS. 4A to 4D.
  • an operational amplifier may be used to configure the integrating circuit and the current-voltage converting circuit.
  • the circuit ACTF [j] illustrated in FIG. 4E can be applied to the circuit AFP of the arithmetic circuit 110 in FIG.
  • the circuit ACTF [j] in FIG. 4E includes an operational amplifier OPa, an operational amplifier OPb, a load element LEa, and a load element LEb.
  • the wiring OL [j] is electrically connected to the first input terminal (for example, the inverting input terminal) of the operational amplifier OPa and the first terminal of the load element LEa, and the wiring OLB [j] is the first input terminal of the operational amplifier OPb.
  • One input terminal (for example, an inverting input terminal) is electrically connected to the first terminal of the load element LEb.
  • the second input terminal (for example, non-inverting input terminal) of the operational amplifier OPa is electrically connected to the wiring Vref1L
  • the second input terminal (for example, non-inverting input terminal) of the operational amplifier OPb is electrically connected to the wiring Vref2L. It is connected to the.
  • the second terminal of the load element LEa is electrically connected to the output terminal of the operational amplifier OPa
  • the second terminal of the load element LEa is electrically connected to the output terminal of the operational amplifier OPb.
  • the wiring Vref1L and the wiring Vref2L here function as wirings that supply a voltage equal to or different from each other. Therefore, the wiring Vref1L and the wiring Vref2L can be combined into one wiring.
  • the load element LEa and the load element LEb can be, for example, a resistance element or a capacitance element.
  • the operational amplifier OPa and the load element LEa, and the operational amplifier OPb and the load element LEb respectively function as an integrating circuit. That is, electric charge is stored in each of the capacitance elements (load elements LEa and LEb) depending on the amount of current flowing through the wiring OL [j] or the wiring OLB [j].
  • the current flowing from the wiring OL [j] and the wiring OLB [j] is converted into a voltage by the integrating circuit, and the integrated current amount is output as a signal z j (k) .
  • the output terminal of the operational amplifier OPa and the output terminal of the operational amplifier OPb may be connected to the input terminals of the comparator CMP, respectively. Then, the output from the comparator CMP may be used as the output signal z j (k) .
  • a circuit for initializing the charge accumulated in the capacitive elements of the load element LEa and the load element LEb may be provided.
  • a switch may be provided in parallel with the load element LEa (capacitive element).
  • the second terminal of the switch is connected to the output terminal of the operational amplifier OPa, and the first terminal of the switch is connected to the wiring OL [j] and the first input terminal (for example, inverting input terminal) of the operational amplifier OPa. May be.
  • the load element LEa and the load element LEb should be other than the capacitive element. Can use a resistance element.
  • the circuit ACTF [j] shown in FIG. 4F can be applied to the circuit AFP of the arithmetic circuit 110 of FIG.
  • the circuit ACTF [j] in FIG. 4F includes a resistance element RE, a resistance element REB, an analog-digital conversion circuit ADCa, and an analog-digital conversion circuit ADCb.
  • the wiring OL [j] is electrically connected to the input terminal of the analog-digital conversion circuit ADCa and the first terminal of the resistance element RE, and the wiring OLB [j] is the input terminal of the analog-digital conversion circuit ADCb. It is electrically connected to the first terminal of the resistance element REB.
  • the second terminal of the resistance element RE is electrically connected to the wiring VAL, and the second terminal of the resistance element REB is electrically connected to the wiring VAL.
  • the potentials of the first terminals of the resistance element RE and the resistance element REB are determined according to the currents flowing from the wiring OL [j] and the wiring OLB [j]. Then, the circuit ACTF [j] converts the potential, which is an analog value, into a binary value or a digital value of three values or more (for example, 256 values) by the analog-digital conversion circuits ADCa and ADCb, and outputs the signal z j. It has a function of outputting as (k) .
  • the resistance element RE and the resistance element REB illustrated in FIGS. 4A to 4F can be replaced with the capacitance element CE, the capacitance element CEB, or the diode element DE and the diode element DEB, as in FIGS. 3B and 3C.
  • the resistance element RE and the resistance element REB illustrated in FIGS. 4A to 4F are replaced with the capacitance element CE and the capacitance element CEB, by further providing the switch S01a and the switch S01b similarly to FIG. 3E, the wiring OL [j ], And the potential input from the wiring OLB [j] can be held.
  • the arithmetic circuit 110 in FIG. 2 can change the number of wirings electrically connected to the circuit MP [i, j] according to the circuit configuration of the circuit MP [i, j].
  • the wiring WLS [i] electrically connected to the circuit MP [i, j] can be one or a plurality of wirings.
  • the wiring XLS [i] electrically connected to the circuit MP [i, j] can be one or a plurality of wirings.
  • FIG. 5A shows a configuration example of a circuit MP [i, j] applicable to the arithmetic circuit 110, and the circuit MP [i, j] has, for example, a circuit MC and a circuit MCr.
  • the circuit MC and the circuit MCr are circuits for calculating the product of the weight coefficient and the input signal (calculated value) of the neuron in the circuit MP.
  • the circuit MC can have a structure similar to that of the circuit MCr or a structure different from that of the circuit MCr. Therefore, in order to distinguish the circuit MCr from the circuit MC, “r” is added to the code.
  • reference numerals of circuit elements, which will be described later, included in the circuit MCr are also denoted by “r”.
  • the circuit MC has, for example, a holding unit HC, and the circuit MCr has a holding unit HCr.
  • the holding unit HC and the holding unit HCr each have a function of holding information (for example, potential, resistance value, current value, etc.).
  • the first data w i (k ⁇ 1) j (k) set in the circuit MP [i, j] is information (for example, potential, resistance value) held in each of the holding unit HC and the holding unit HCr. , Current value, etc.). Therefore, each of the holding unit HC and the holding unit HCr supplies the wiring IL [that supplies information (for example, potential, resistance value, current value, etc.) according to the first data w i (k ⁇ 1) j (k) . j] and the wiring ILB [j].
  • the wiring WL [i] illustrated in FIG. 5A corresponds to the wiring WLS [i] in FIG.
  • the wiring WL [i] is electrically connected to each of the holding portion HC and the holding portion HCr.
  • Information for example, potential, resistance value, current value, etc.
  • corresponding to the first data w i (k ⁇ 1) j (k) is stored in each of the holding unit HC and the holding unit HCr included in the circuit MP [i, j].
  • Is written by supplying a predetermined potential to the wiring WL [i], the wiring IL [j] and the holding portion HC are brought into conduction and the wiring ILB [j] and the holding portion HCr are brought into conduction. To do.
  • the holding portion HC and the holding portion HCr are respectively supplied.
  • the potential or the like can be input to.
  • a predetermined potential is supplied to the wiring WL [i] so that the wiring IL [j] and the holding portion HC are brought out of electrical conduction and the wiring ILB [j] and the holding portion HCr are brought out of electrical conduction.
  • each of the holding unit HC and the holding unit HCr holds a potential or the like corresponding to the first data w i (k ⁇ 1) j (k) .
  • the holding unit HC holds the high-level potential and the holding unit HCr holds the low-level potential.
  • the holding unit HC holds the low level potential and the holding unit HCr holds the high level potential.
  • the holding unit HC holds the low-level potential and the holding unit HCr holds the low-level potential.
  • the first data w i (k ⁇ 1) j (k) is an analog value, specifically, a “negative analog value”, “0”, or a “positive analog value”.
  • the holding unit HC holds a high level analog potential and the holding unit HCr holds a low level potential.
  • the holding unit HC holds the low-level potential and the holding unit HCr holds the high-level analog potential. Hold.
  • the analog value may be a multi-bit (multi-value) digital value. That is, as an example, when the first data w i (k ⁇ 1) j (k) is “1”, “2”, “3”, as an example, the holding unit HC has “1”, “ A high level potential having a potential corresponding to 2 "and” 3 "is held, and a low level potential is held in the holding portion HCr.
  • the holding unit HC holds the low level potential.
  • the holding unit HCr holds high-level potentials corresponding to the absolute values "1", “2”, and “-3" of "1", "2", and "3”. Then, when the first data w i (k ⁇ 1) j (k) is “0”, as an example, the holding unit HC holds the low-level potential and the holding unit HCr holds the low-level potential.
  • the circuit MC uses the wiring OL [j] or the wiring OLB [j] to supply a current, a voltage, or the like according to the information (eg, potential, resistance value, current value, etc.) held in the holding unit HC.
  • the circuit MCr has a function of outputting to one side, and the circuit MCr supplies the wiring OL [j] or the wiring OLB with a current, a voltage, or the like according to the information (eg, potential, resistance value, current value, or the like) held in the holding portion HCr. It has a function of outputting to the other of [j].
  • the circuit MC when the holding unit HC holds the high level potential, the circuit MC outputs a current having the first current value, and when the holding unit HC holds the low level potential, the circuit MC outputs the second current. A current with a value shall be output.
  • the circuit MCr when the holding portion HCr holds the high level potential, the circuit MCr outputs a current having the first current value, and when the holding portion HCr holds the low level potential, the circuit MCr holds the second level. A current having a current value shall be output.
  • the magnitudes of the first current value and the second current value are determined by the configurations of the circuit MC, the circuit MCr, the holding unit HC, the holding unit HCr, and the first data w i (k ⁇ 1) j (k).
  • the first current value may be larger or smaller than the second current value. Further, one of the first current value and the second current value may be zero current, that is, the current value may be zero. Alternatively, a current having a first current value and a current having a second current value may have different directions of current flow. Particularly, for example, when the first data w i (k ⁇ 1) j (k) takes one of three values “ ⁇ 1”, “0”, and “1”, the first current value or the second current value It is preferable to configure the circuit MC and the circuit MCr so that one of them becomes 0. When the first data w i (k ⁇ 1) j (k) has an analog value, for example, “negative analog value”, “0”, or “positive analog value”, the first current The value or the second current value can also be an analog value, for example.
  • a current, a voltage, or the like in accordance with information (eg, a potential, a resistance value, a current value, or the like) held in the holding portion HC and the holding portion HCr may be a positive current, a voltage, or the like. It may be a negative current or voltage, or both positive and negative may be mixed. That is, for example, a current, a voltage, or the like corresponding to the information (for example, the potential, the resistance value, the current value, or the like) held in the holding unit HC is supplied to one of the wiring OL [j] and the wiring OLB [j].
  • the circuit MCr has a function of outputting, and the wiring MC [j] or the wiring OLB [j] outputs a current, a voltage, or the like in accordance with information (eg, a potential, a resistance value, a current value, or the like) held in the holding unit HCr.
  • information eg, a potential, a resistance value, a current value, or the like
  • the wiring X1L [i] and the wiring X2L [i] illustrated in FIG. 5A correspond to the wiring XLS [i] in FIG.
  • the second data z i (k ⁇ 1) input to the circuit MP [i, j] is determined by, for example, the potentials and currents of the wiring X1L [i] and the wiring X2L [i], respectively.
  • each potential corresponding to the second data z i (k ⁇ 1) is input to the circuit MC and the circuit MCr through the wiring X1L [i] and the wiring X2L [i].
  • the circuit MC is electrically connected to the wiring OL [j] and the wiring OLB [j]
  • the circuit MCr is electrically connected to the wiring OL [j] and the wiring OLB [j].
  • the circuit MC and the circuit MCr are, for example, the first data w i (on the wiring OL [j] and the wiring OLB [j] in accordance with the potentials input to the wiring X1L [i] and the wiring X2L [i].
  • k ⁇ 1) j (k) and the second data z i (k ⁇ 1) are output as a current, a potential, or the like according to the product.
  • the output destination of the current from the circuits MC and MCr is determined by the potentials of the wiring X1L [i] and the wiring X2L [i].
  • a current output from the circuit MC flows to one of the wiring OL [j] and the wiring OLB [j]
  • a current output from the circuit MCr flows to the wiring OL [j] or
  • the circuit configuration is such that it flows to the other side of the wiring OLB [j]. That is, the respective currents output from the circuit MC and the circuit MCr flow not in the same wiring but in different wirings. Note that as an example, current may not flow from the circuit MC and the circuit MCr to either the wiring OL [j] or the wiring OLB [j].
  • the second data z i (k ⁇ 1) takes one of three values “ ⁇ 1”, “0”, and “1”.
  • the circuit MP brings the circuit MC and the wiring OL [j] into a conductive state and connects the circuit MCr and the wiring OLB [j].
  • the circuit MP brings the circuit MC and the wiring OLB [j] into a conductive state, and the circuit MCr and the wiring OL [j. ] Is brought into conduction.
  • the circuit MC and the wiring OL [j] and the circuit MC and the wiring OLB [j] are brought into a non-conduction state, and the circuit MCr and the wiring OL [j] are disconnected. And the circuit MCr and the wiring OLB [j] are made non-conductive.
  • the first data w i (k ⁇ 1) j (k) is “1” and the second data z i (k ⁇ 1) is “1”.
  • the current I1 [i, j] having the first current value flows from the circuit MC to the wiring OL [j]
  • the magnitude of the second current value is, for example, zero. That is, strictly speaking, no current flows from the circuit MCr to the wiring OLB [j].
  • the circuit MCr has a current I2 [i, j] having a first current value flowing to the wiring OLB [j].
  • the magnitude of the second current value is, for example, zero. That is, strictly speaking, no current flows from the circuit MC to the wiring OL [j].
  • the first line from the circuit MC to the wiring OL [j] is A current I1 [i, j] having two current values flows, and a current I2 [i, j] having a second current value flows from the circuit MCr to the wiring OLB [j].
  • the magnitude of the second current value is, for example, zero. That is, strictly speaking, no current flows from the circuit MC to the wiring OL [j], and no current flows from the circuit MCr to the wiring OLB [j].
  • the circuit MC When the first data w i (k ⁇ 1) j (k) is “1” and the second data z i (k ⁇ 1) is “ ⁇ 1”, the circuit MC to the wiring OLB [j ], The current I1 [i, j] having the first current value flows, and the circuit MCr supplies the current I2 [i, j] having the second current value to the wiring OL [j]. At this time, the magnitude of the second current value is, for example, zero. That is, strictly speaking, no current flows from the circuit MCr to the wiring OL [j]. When the first data w i (k ⁇ 1) j (k) is “ ⁇ 1” and the second data z i (k ⁇ 1) is “ ⁇ 1”, the circuit MC to the wiring OLB [j].
  • the current I1 [i, j] having the second current value flows through the circuit MCr, and the current I2 [i, j] having the first current value flows through the wiring OL [j] from the circuit MCr.
  • the magnitude of the second current value is, for example, zero. That is, strictly speaking, no current flows from the circuit MC to the wiring OLB [j].
  • the current I1 [i, j] having the second current value flows, and the current I2 [i, j] having the second current value flows from the circuit MCr to the wiring OL [j].
  • the magnitude of the second current value is, for example, zero. That is, strictly speaking, no current flows from the circuit MC to the wiring OLB [j], and no current flows from the circuit MCr to the wiring OL [j].
  • the circuit MC or the circuit A current flows through the wiring OL [j] from any of MCr.
  • the first data w i (k ⁇ 1) j (k) has a positive value
  • a current flows from the circuit MC to the wiring OL [j] and the first data w i (k ⁇ 1) j.
  • (k) has a negative value
  • a current flows from the circuit MCr to the wiring OL [j].
  • the sum of the currents output from the plurality of circuits MC or the circuits MCr connected to the wiring OL [j] flows to the wiring OL [j]. That is, a current having a sum of positive values flows in the wiring OL [j].
  • the sum of the currents output from the plurality of circuits MC or the circuits MCr connected to the wiring OLB [j] flows to the wiring OLB [j]. That is, in the wiring OLB [j], a current having a value obtained by adding the negative values flows.
  • the total current value flowing through the wiring OL [j] that is, the sum of positive values
  • the total current value flowing through the wiring OLB [j] that is, the sum of negative values
  • the product-sum calculation process can be performed. For example, when the total current value flowing through the wiring OL [j] is larger than the total current value flowing through the wiring OLB [j], it is determined that the sum of products operation has a positive value. You can When the total current value flowing through the wiring OL [j] is smaller than the total current value flowing through the wiring OLB [j], it can be determined that the product-sum operation has a negative value. . When the total current value flowing through the wiring OL [j] and the total current value flowing through the wiring OLB [j] are approximately the same value, it is determined that the result of the product-sum calculation is zero. You can
  • the second data z i (k ⁇ 1) is any two values of “ ⁇ 1”, “0”, and “1”, for example, two values “ ⁇ 1” and “1”.
  • the same operation can be performed in the case of binary values of "0” and "1”.
  • the first data w i (k ⁇ 1) j (k) is one of two values “ ⁇ 1”, “0”, and “1”, for example, “ ⁇ 1”, “1”. The same operation can be performed in the case of "2” or in the case of "0" or "1".
  • the first data w i (k ⁇ 1) j (k) may take an analog value or a multi-bit (multi-value) digital value.
  • a “negative analog value” may be taken instead of “ ⁇ 1”
  • a “positive analog value” may be taken instead of “1”.
  • the magnitude of the current flowing from the circuit MC or the circuit MCr is, for example, an analog value corresponding to the absolute value of the value of the first data w i (k ⁇ 1) j (k) .
  • circuit MP [i, j] of FIG. 5A is modified.
  • the parts different from the circuit MP [i, j] of FIG. 5A will be mainly described, and the parts common to the circuit MP [i, j] of FIG. 5A will be described. Description may be omitted.
  • the circuit MP [i, j] shown in FIG. 5B is a modification of the circuit MP [i, j] shown in FIG. 5A.
  • the circuit MP [i, j] in FIG. 5B includes a circuit MC and a circuit MCr, similar to the circuit MP [i, j] in FIG. 5A.
  • the circuit MP [i, j] of FIG. 5B is different from the circuit MP [i, j] of FIG. 5A in that the circuit MCr does not include the holding unit HCr.
  • the circuit MCr does not include the holding portion HCr, the arithmetic circuit to which the circuit MP [i, j] in FIG. 5B is applied has the wiring ILB [j] for supplying the potential held in the holding portion HCr. You don't have to. In addition, the circuit MCr does not need to be electrically connected to the wiring WL [i].
  • the holding unit HC included in the circuit MC is electrically connected to the circuit MCr. That is, the circuit MP [i, j] in FIG. 5B is configured such that the circuit MCr and the circuit MC share the holding unit HC with each other. As an example, an inverted signal of the signal held by the holding unit HC can be supplied from the holding unit HC to the circuit MCr. This allows the circuit MC and the circuit MCr to perform different operations. Alternatively, the circuit MC and the circuit MCr are made to have different internal circuit configurations, and as a result, the magnitude of the current output by the circuit MC and the circuit MCr with respect to the same signal held by the holding unit HC.
  • the potential corresponding to the first data w i (k ⁇ 1) j (k) is held in the holding unit HC, and the potential corresponding to the second data z i (k ⁇ 1) is applied to the wiring X1L [i] and By supplying to the wiring X2L [i], the circuit MP [i, j] causes the wiring OL [j] and the wiring OLB [j] to have the first data w i (k ⁇ 1) j (k) and the second data. It is possible to output a current according to the product of the data z i (k-1) .
  • the arithmetic circuit 110 to which the circuit MP of FIG. 5B is applied can be changed to the circuit configuration of the arithmetic circuit 120 shown in FIG.
  • the arithmetic circuit 120 has a structure in which the wirings ILB [1] to ILB [m] are removed from the arithmetic circuit 110 in FIG.
  • the circuit MP [i, j] shown in FIG. 5C is a modification of the circuit MP [i, j] of FIG. 5A, and specifically, the circuit MP [i, j] applicable to the arithmetic circuit 120 of FIG. It is a configuration example of.
  • the circuit MP [i, j] in FIG. 5C includes a circuit MC and a circuit MCr, similar to the circuit MP [i, j] in FIG. 5A.
  • the circuit MP [i, j] of FIG. 5C and the circuit MP [i, j] of FIG. 5A have different wiring configurations electrically connected.
  • the wiring W1L [i] and the wiring W2L [i] illustrated in FIG. 5C correspond to the wiring WLS [i] in FIG.
  • the wiring W1L [i] is electrically connected to the holding portion HC, and the wiring W2L [i] is electrically connected to the holding portion HCr.
  • the wiring IL [j] is electrically connected to the holding unit HC and the holding unit HCr.
  • the holding operation of the potentials in the holding portion HC and the holding portion HCr is performed sequentially, not simultaneously.
  • the first data w i (k ⁇ 1) j (k) of the circuit MP [i, j] can be expressed by holding the first potential in the holding unit HC and the second potential in the holding unit HCr.
  • a predetermined potential is applied to each of the wiring W1L [i] and the wiring W2L [i] so that the holding portion HC and the wiring IL [j] are brought into a conductive state and the holding portion HCr and the wiring IL [j]. ]
  • the first potential can be applied to the holding portion HC by supplying the first potential to the wiring IL [j].
  • a predetermined potential is applied to each of the wiring W1L [i] and the wiring W2L [i] to bring the holding portion HC and the wiring IL [j] into a non-conductive state, and the holding portion HCr and the wiring IL [].
  • j] is brought into conduction.
  • the second potential can be applied to the holding portion HCr. Accordingly, the circuit MP [i, j] can set w i (k ⁇ 1) j (k) as the first data.
  • the holding unit HC and the holding unit HCr when holding substantially equal potentials to the holding unit HC and the holding unit HCr (the first data w i (k ⁇ 1) j (k) of the circuit MP [i, j] is the holding unit HC and the holding unit HC, respectively.
  • the holding portion HC and the wiring IL [j] When set by holding potentials that are substantially equal to each of the HCr), the holding portion HC and the wiring IL [j] are brought into conduction, and the holding portion HCr and the wiring IL [j] are brought into conduction.
  • a predetermined potential may be applied to each of the wiring W1L [i] and the wiring W2L [i] so that the state is achieved, and then the potential is supplied to the wiring IL [j].
  • the circuit MP [i, j] in FIG. 5C holds the potential according to the first data w i (k ⁇ 1) j (k) in the holding unit HC and the holding unit HCr, and the second data z i (k).
  • the wiring OL [j] and the wiring OLB [j] are provided as in the circuit MP [i, j] in FIG. 5A.
  • the circuit MP [i, j] shown in FIG. 5D is a modification of the circuit MP [i, j] shown in FIG. 5A.
  • the circuit MP [i, j] in FIG. 5D includes a circuit MC and a circuit MCr, similar to the circuit MP [i, j] in FIG. 5A.
  • the circuit MP [i, j] of FIG. 5D and the circuit MP [i, j] of FIG. 5A have different wiring configurations electrically connected.
  • the wiring IOL [j] in FIG. 5D functions as a wiring in which the wiring IL [j] and the wiring OL [j] in FIG. 5A are combined, and the wiring IOLB [j] in FIG. 5D is the wiring in FIG. 5A.
  • the ILB [j] and the wiring OLB [j] function as one wiring. Therefore, the wiring IOL [j] is electrically connected to the holding portion HC, the circuit MC, and the circuit MCr, and the wiring IOL [j] is connected to the holding portion HCr, the circuit MC, and the circuit MCr. It is electrically connected.
  • the wiring WL [i] is set to a predetermined state such that the holding portion HC and the wiring IOL [j] are brought out of conduction and the holding portion HCr and the wiring IOLB [j] are brought out of conduction.
  • each of the holding unit HC and the holding unit HCr can hold each potential according to the first data w i (k ⁇ 1) j (k) .
  • the potential corresponding to the second data z i (k-1) is wired.
  • the first data w i (k -1) It is possible to output a current according to the product of j (k) and the second data z i (k-1) .
  • the arithmetic circuit 110 to which the circuit MP of FIG. 5D is applied can be changed to the circuit configuration of the arithmetic circuit 130 shown in FIG. 7.
  • the arithmetic circuit 130 in FIG. 2 includes the wirings IL [1] to IL [n] and the wirings OL [1] to OL [n] in the wirings IOL [1] to IOL [n. ],
  • the wirings ILB [1] to ILB [n] and the wirings OLB [1] to OLB [n] are combined as wirings IOLB [1] to IOLB [n]. .
  • the wirings IOL [1] to IOL [n] and the wirings IOLB [1] to IOLB [n] are electrically connected to the circuit ILD. That is, the wiring IOL [j] and the wiring IOLB [j] have a signal line for transmitting the first data w i (k ⁇ 1) j (k) to the circuit MP [i, j], and the circuit ACTF. And a current line for supplying a current to [j].
  • the circuit ILD when transmitting the first data w i (k ⁇ 1) j (k) to the circuit MP [i, j], the circuit ILD includes the circuit ILD and the wiring IOL [j] and the circuit ILD.
  • Conduction is established between the wiring IOLB [j] and the circuit ACTF [j] is arranged between the circuit ACTF [j] and the wiring IOL [j] and between the circuit ACTF [i] and the wiring IOLB [j]. Is preferably in a non-conducting state. Then, when supplying current to the circuit ACTF [j], the circuit ILD makes the circuit ILD and the wiring IOL [j] and the circuit ILD and the wiring IOLB [j] non-conductive, It is preferable that the ACTF [j] be electrically conductive between the circuit ACTF [j] and the wiring IOL [j] and between the circuit ACTF [j] and the wiring IOLB [j].
  • the circuit MP [i, j] shown in FIG. 5E is a modification of the circuit MP [i, j] shown in FIG. 5A, and specifically, the circuit MP [i, j] applicable to the arithmetic circuit 110 shown in FIG. It is a configuration example of.
  • the circuit MP [i, j] in FIG. 5E includes a circuit MC and a circuit MCr, similar to the circuit MP [i, j] in FIG. 5A.
  • the circuit MC is not electrically connected to the wiring OLB [j] and the circuit MCr is not electrically connected to the wiring OL [j]. And are different from the circuit MP [i, j] in FIG. 5A.
  • the wiring WL [i] shown in FIG. 5E corresponds to the wiring WLS [i] in FIG.
  • the wiring WL [i] is electrically connected to the holding portion HC and the holding portion HCr.
  • the wiring XL [i] shown in FIG. 5E corresponds to the wiring XLS [i] in FIG.
  • the wiring XL [i] is electrically connected to the circuit MC and the circuit MCr.
  • the circuit MC is not electrically connected to the wiring OLB [j]
  • the circuit MCr is not electrically connected to the wiring OL [j]. That is, in the circuit MP [i, j] in FIG. 5E, unlike the circuits MP [i, j] in FIGS. 5A to 5D, the current output from the circuit MC does not flow in the wiring OLB [j] and the circuit MCr The output current does not flow to the wiring OL [j].
  • the circuit MP [i, j] of FIG. 5E is preferably applied to the arithmetic circuit when the second data z i (k ⁇ 1) is a binary value of “0” or “1”.
  • the circuit MP brings the circuit MC and the wiring OL [j] into a conductive state and connects the circuit MCr and the wiring OLB [j].
  • the circuit MP brings the circuit MC and the wiring OL [j] into a non-conduction state and the circuit MCr and the wiring OLB [j] into a non-conduction state.
  • the first data w i (k ⁇ 1) j (k) is “ ⁇ 1”, “0”, “. It is possible to perform an operation in the case where the second data z i (k ⁇ 1) takes one of the three values “1” and the two values of “0” and “1”.
  • the first data w i (k ⁇ 1) j (k) is one of binary values of “ ⁇ 1”, “0”, and “1”.
  • the operation can be performed in the case of binary values of "-1" and "1” or in the case of binary values of "0" and "1".
  • the first data w i (k ⁇ 1) j (k) may take an analog value or a multi-bit (multi-value) digital value.
  • a “negative analog value” may be taken instead of “ ⁇ 1”
  • a “positive analog value” may be taken instead of “1”.
  • the magnitude of the current flowing from the circuit MC or the circuit MCr is, for example, an analog value corresponding to the absolute value of the value of the first data w i (k ⁇ 1) j (k) .
  • the circuit MP [i, j] illustrated in FIG. 5F similarly to FIG. 5A, the first data w i (k ⁇ 1) j (k) and the second data are added to the wiring OL [j] and the wiring OLB [j]. It is a circuit capable of outputting a current according to the product of z i (k ⁇ 1) . Note that the circuit MP [i, j] in FIG. 5F can be applied to the arithmetic circuit 110 in FIG. 2, for example.
  • the circuit MP [i, j] of FIG. 5F has a transistor MZ in addition to the circuit MC and the circuit MCr.
  • the first terminal of the transistor MZ is electrically connected to the first terminal of the circuit MC and the first terminal of the circuit MCr.
  • the second terminal of the transistor MZ is electrically connected to the wiring VL.
  • the gate of the transistor MZ is electrically connected to the wiring XL [i].
  • the wiring VL functions as a wiring that gives a constant voltage, for example.
  • the constant voltage is preferably determined by the configuration of the circuit MP [i, j] and the arithmetic circuit 110.
  • the constant voltage can be, for example, VDD which is a high level potential, VSS which is a low level potential, and a ground potential.
  • the wiring WL [i] illustrated in FIG. 5F corresponds to the wiring WLS [i] in the arithmetic circuit 110 in FIG.
  • the wiring WL [i] is electrically connected to the holding unit HC and the holding unit HCr.
  • the wiring OL [j] is electrically connected to the second terminal of the circuit MC.
  • the wiring OLB [j] is electrically connected to the second terminal of the circuit MCr.
  • the wiring IL [j] is electrically connected to the holding portion HC, and the wiring ILB [j] is electrically connected to the holding portion HCr.
  • the circuit MC supplies a current according to the potential held in the holding portion HC when the constant voltage given by the wiring VL is supplied to the first terminal of the circuit MC.
  • the circuit MCr supplies a current corresponding to the potential held in the holding unit HCr to the first terminal of the circuit MCr and the second terminal when the constant voltage provided by the wiring VL is supplied to the first terminal of the circuit MC. It has the function of flowing between terminals.
  • the circuit MC may be, for example, the first terminal and the second terminal of the circuit MC (circuit MCr). A current may not be applied between and.
  • the circuit MC causes a predetermined current to flow between the first terminal and the second terminal of the circuit MC. Therefore, a current flows between the circuit MC and the wiring OL.
  • the circuit MCr does not flow a current between the first terminal and the second terminal of the circuit MCr. Therefore, no current flows between the circuit MCr and the wiring OLB.
  • the wiring VL is provided in the circuit MC.
  • the circuit MCr causes a predetermined current to flow between the first terminal and the second terminal of the circuit MCr. Therefore, a current flows between the circuit MCr and the wiring OLB. At this time, the circuit MC does not pass a current between the first terminal and the second terminal of the circuit MC. Therefore, no current flows between the circuit MC and the wiring OL.
  • the circuit MC does not pass a current between the first terminal and the second terminal of the circuit MC, and the circuit MCr does not connect the first terminal and the second terminal of the circuit MCr. Do not pass current between them. That is, no current flows between the circuit MC and the wiring OL, and no current flows between the circuit MCr and the wiring OLB.
  • circuit MP [i, j] of FIG. 5F a specific example of the potential according to the first data w i (k ⁇ 1) j (k) held in the holding unit HC and the holding unit HCr is as follows.
  • the description of the circuit MP [i, j] in FIG. 5A is referred to.
  • the holding unit HC and the holding unit HCr hold information such as current and resistance value instead of the potential, like the circuit MP [i, j] of FIG. 5A.
  • the circuit MC and the circuit MCr may have a function of supplying a current corresponding to the information.
  • the wiring XL [i] illustrated in FIG. 5F corresponds to the wiring XL [i] in the arithmetic circuit 110 in FIG.
  • the second data z i (k ⁇ 1) input to the circuit MP [i, j] is determined, for example, by the potential of the wiring XL [i], the current, or the like. Therefore, a potential corresponding to the second data z i (k ⁇ 1) is input to the gate of the transistor MZ via the wiring XL [i], for example.
  • the second data z i (k ⁇ 1) takes one of two values “0” and “1”.
  • the second data z i (k ⁇ 1) is “1”
  • a high-level potential is applied to the wiring XL [i].
  • the transistor MZ is turned on, so that the circuit MP brings the wiring VL and the first terminal of the circuit MC into conduction and the wiring VL and the first terminal of the circuit MCr into conduction. .. That is, when the second data z i (k ⁇ 1) is “1”, the constant voltage from the wiring VL is applied to the circuit MC and the circuit MCr.
  • the circuit MC and the wiring OL As a result, current flows between the circuit MCr and the wiring BLB, and no current flows between the circuit MCr and the wiring BLB. Further, for example, when the first data w i (k ⁇ 1) j (k) is “ ⁇ 1” and the second data z i (k ⁇ 1) is “1”, the circuit MC and the wiring OL No current flows between the circuit MCr and the wiring OLB, and a current flows between the circuit MCr and the wiring OLB.
  • the circuit MC and the wiring OL are As a result, no current flows between the circuit MCr and the wiring OLB.
  • the second data z i (k ⁇ 1) is “0”
  • the first data w i (k ⁇ 1) j (k) is “ ⁇ 1”, “0”, or “1”. In either case, no current flows between the circuit MC and the wiring OL and between the circuit MCr and the wiring OLB.
  • the first data w i (k ⁇ 1) j (k) is “ ⁇ 1”. , “0”, “1”, and the second data z i (k ⁇ 1) takes a binary value of “0” or “1”.
  • the circuit MP [i, j] of FIG. 5F similarly to the circuit MP [i, j] of FIG. 5E, the circuit MP [i, j] of FIG. 5F has the first data w i (k ⁇ 1) j (k) of “ ⁇ 1”, “0”.
  • the first data w i (k ⁇ 1) j (k) may take an analog value or a multi-bit (multi-value) digital value.
  • a “negative analog value” may be taken instead of “ ⁇ 1”
  • a “positive analog value” may be taken instead of “1”.
  • the magnitude of the current flowing from the circuit MC or the circuit MCr is, for example, an analog value corresponding to the absolute value of the value of the first data w i (k ⁇ 1) j (k) .
  • the arithmetic circuit 110 of FIG. 8 is shown focusing on the circuit located in the j-th column of the arithmetic circuit 110 of FIG. That is, the arithmetic circuit 110 of FIG. 8 outputs signals from the neurons N 1 (k ⁇ 1) to N m (k ⁇ 1) input to the neurons N j (k) in the neural network 100 illustrated in FIG. 1A.
  • a sum of products operation of the signals z 1 (k-1) to z m (k-1) and the weighting factors w 1 (k-1) j (k) to w m (k-1) j (k) which corresponds to a circuit for performing and performing an activation function operation using the result of the product-sum operation.
  • the circuit MP included in the array unit ALP of the arithmetic circuit 110 in FIG. 8 is the circuit MP in FIG. 5A.
  • the first data w 1 (k ⁇ 1) j (k) to w m (k ⁇ 1) j (k) are added to the circuits MP [1, j] to MP [m, j]. Is set.
  • a predetermined potential is sequentially input to the wirings WLS [1] to WLS [m] by the circuit WLD, and the circuit MP [1 , J] to the circuit MP [m, j] are sequentially selected, and for the holding unit HC of the circuit MC and the holding unit HCr of the circuit MCr included in the selected circuit MP, from the circuit ILD, A potential corresponding to the first data is supplied through the wiring IL [j] and the wiring ILB [j].
  • the circuits MP [1, j] to MP [m, j] are deselected by the circuit WLD, whereby the circuits MP [1, j] to MP [m, j].
  • a potential corresponding to the first data w 1 (k ⁇ 1) j (k) to w m (k ⁇ 1) j (k) to the holding portion HC of the circuit MC and the holding portion HCr of the circuit MCr included in each of the above. Can be held.
  • the holding unit HC stores that positive value.
  • a value corresponding to a positive value is input, and a value corresponding to zero is input to the holding unit HCr.
  • the holding unit HC corresponds to zero.
  • the value corresponding to the absolute value of the negative value is input to the holding unit HCr.
  • the second data z 1 (k-1) to z m (k- 1) is supplied.
  • the second data z 1 (k ⁇ 1) is supplied to the wiring X1L [i] and the wiring X2L [i].
  • the wiring X1L [i] and the wiring X2L [i] correspond to the wiring XLS [i] of the arithmetic circuit 110 illustrated in FIG.
  • the circuit MP [1, j] According to the second data z 1 (k ⁇ 1) to z m (k ⁇ 1) input to each of the circuits MP [1, j] to MP [m, j], the circuit MP [1, j].
  • the conduction states of the circuit MC and the circuit MCr included in the circuit MP [m, j], the wiring OL [j], and the circuit OLB [j] are determined.
  • the circuit MP [i, j] according to the second data z i (k ⁇ 1) , “the circuit MC and the wiring OL [j] are electrically connected and the circuit MCr and the wiring are connected.
  • the wiring X1L [1] is electrically connected to the circuit MC and the wiring OL [j], and , A value that allows conduction between the circuit MCr and the wiring OLB [j] is input.
  • the wiring X2L [1] a value that allows non-conduction between the circuit MC and the wiring OLB [j] and non-conduction between the circuit MCr and the wiring OL [j]. Enter.
  • the wiring X1L [1] is electrically connected between the circuit MC and the wiring OLB [j]
  • a value that allows conduction between MCr and the wiring OL [j] is input.
  • the wiring X2L [1] has a value such that the circuit MC and the wiring OL [j] are brought out of conduction and the circuit MCr and the wiring OLB [j] are brought out of conduction. Enter.
  • the wiring X1L [1] is not conductive between the circuit MC and the wiring OLB [j], and A value that allows non-conduction between the circuit MCr and the wiring OL [j] is input.
  • the wiring X2L [1] has a value such that the circuit MC and the wiring OL [j] are brought out of conduction and the circuit MCr and the wiring OLB [j] are brought out of conduction. Enter.
  • input / output of current is performed between the circuit MC and the circuit MCr and the wiring OL [j] and the wiring OLB [j].
  • the amount of the current is determined according to the first data w i (k ⁇ 1) j (k) and / or the second data z i (k ⁇ 1) set in the circuit MP [i, j]. .
  • the current flowing from the wiring OL [j] to the circuit MC or the circuit MCr is I [i, j]
  • the current flowing from the wiring OLB [j] to the circuit MC or the circuit MCr Be IB [i, j].
  • I out [j] is a current flowing from the circuit ACTF [j] to the wiring OL [j]
  • I Bout [j] is a current flowing from the wiring OLB [j] to the circuit ACTF [j]
  • I out [j] j] and I Bout [j] can be expressed by the following equations.
  • the circuit MC discharges I (+1) and the circuit MCr outputs I (+1). ⁇ 1) is discharged, and when the first data w i (k ⁇ 1) j (k) is “ ⁇ 1”, the circuit MC discharges I ( ⁇ 1) and the circuit MCr discharges I (+1). ), And when the first data w i (k ⁇ 1) j (k) is “0”, the circuit MC outputs I ( ⁇ 1) and the circuit MCr outputs I ( ⁇ 1). Shall be discharged.
  • the circuit MP [i, j] has “a conduction between the circuit MC and the wiring OL [j], and the circuit MCr and the wiring.
  • the circuit MC and the wiring OLB [j] are non-conducting
  • the circuit MCr and the wiring OL [j] are non-conducting.
  • the circuit MC and the wiring OL [j] and the circuit MC and the wiring OLB [j] are not electrically connected, and There is non-conduction between the MCr and the wiring OL [j] and between the circuits MCr and OLB [j], and between the circuit MCr and the wiring OL [j] and between the circuits MCr and OLB [j]. It is in a non-conducting state during the period.
  • I B [i, j] is as shown in the table below.
  • the circuit MP [i, j] may be configured so that the current amount of I ( ⁇ 1) becomes zero.
  • the current I [i, j] may be a current flowing from the circuit MC or the circuit MCr to the wiring OL [j].
  • the current I B [i, j] may be a current flowing from the circuit MC or the circuit MCr to the wiring OLB [j].
  • each of I out [j] and I Bout [j] flowing from each of the wiring OL [j] and the wiring OLB [j] is input to the circuit ACTF [j], whereby the circuit ACTF [j].
  • j] compares I out [j] and I Bout [j], for example.
  • the circuit ACTF [j] outputs the signal z j (k) that the neuron N j (k) transmits to the (k + 1) -th layer neuron according to the result of the comparison.
  • the arithmetic circuit 110 of FIG. 8 inputs signals z 1 (k ⁇ 1) from the neurons N 1 (k ⁇ 1 ) to the neurons N m (k ⁇ 1 ) to the neurons N j (k ). Through z m (k-1) and weighting factors w 1 (k-1) j (k) through w m (k-1) j (k), and the result of the product-sum operation The activation function used can be calculated. Further, by providing n columns of the circuits MP in the array section ALP of the arithmetic circuit of FIG. 8, a circuit equivalent to the arithmetic circuit 110 of FIG. 2 can be configured. That is, the arithmetic circuit 110 of FIG. 2 simultaneously performs the product-sum operation and the activation function operation using the result of the product-sum operation in each of the neurons N 1 (k) to N n (k). It can be carried out.
  • the transistors included in each of the array unit ALP, the circuit ILD, the circuit WLD, the circuit XLD, the circuit AFP, the circuit MP, and the like described above are OS transistors.
  • the transistor having a function of holding charge accumulated in the capacitor is preferably an OS transistor.
  • the OS transistor when an OS transistor is used as the transistor, it is particularly preferable that the OS transistor have the structure of the transistor described in Embodiment 3.
  • one embodiment of the present invention is not limited to this.
  • the transistors included in the array unit ALP, the circuit ILD, the circuit WLD, the circuit XLD, the circuit AFP, the circuit MP, and the like are, for example, transistors including silicon in the channel formation region (hereinafter referred to as Si transistors) other than OS transistors. It may be called).
  • Si transistors silicon in the channel formation region
  • the silicon for example, single crystal silicon, hydrogenated amorphous silicon, microcrystalline silicon, polycrystalline silicon, or the like can be used.
  • the transistors other than the OS transistor and the Si transistor for example, a transistor having a semiconductor such as Ge as an active layer, a transistor having a compound semiconductor such as ZnSe, CdS, GaAs, InP, GaN, or SiGe as an active layer, a carbon nanotube.
  • a transistor having an active layer of, a transistor having an active layer of an organic semiconductor, or the like can be used.
  • an n-type semiconductor can be manufactured using a metal oxide containing indium (eg, In oxide) or a metal oxide containing zinc (eg, Zn oxide) in the metal oxide of the semiconductor layer of the OS transistor.
  • the arithmetic circuit 110, the arithmetic circuit 120, and the arithmetic circuit 130 apply OS transistors as n-channel transistors included in the array portion ALP, the circuit ILD, the circuit WLD, the circuit XLD, the circuit AFP, the circuit MP, and the like, and p-channel A configuration in which a Si transistor is applied as the type transistor may be used.
  • the reference numeral of the circuit MP includes [1,1], [i, j], [m, n], etc. indicating the position in the array unit ALP, but in the present embodiment, Unless otherwise specified, the description of [1, 1], [i, j], [m, n], etc. with respect to the code of the circuit MP is omitted.
  • the circuit MP illustrated in FIG. 9A is an example of a configuration of the circuit MP in FIG. 5A
  • the circuit MC included in the circuit MP in FIG. 9A includes, for example, the transistors M1 to M4, the capacitor C1, and Have.
  • the holding unit HC is configured by the transistor M1 and the capacitive element C1.
  • the transistors M1 to M4 illustrated in FIG. 9A are, for example, n-channel transistors having a multi-gate structure having gates above and below a channel, and each of the transistors M1 to M4 has a first gate and a second gate. And a gate.
  • the first gate is described as a gate (may be described as a front gate) and the second gate is described as a back gate.
  • the second gate can be interchanged. Therefore, in this specification and the like, the phrase “gate” can be replaced with the phrase “backgate”. Similarly, the phrase “back gate” can be interchanged with the phrase “gate”.
  • the connection configuration “the gate is electrically connected to the first wiring and the back gate is electrically connected to the second wiring” is “the back gate is electrically connected to the first wiring. And the gate is electrically connected to the second wiring ”.
  • the semiconductor device of one embodiment of the present invention does not depend on the back gate connection structure of the transistor.
  • a back gate is illustrated in each of the transistors M1 to M4 illustrated in FIG. 9A, and a connection configuration of the back gate is not illustrated, but an electrical connection destination of the back gate is a design stage. You can decide with.
  • the gate and the back gate may be electrically connected to each other in order to increase the on-state current of the transistor. That is, for example, in each of the transistors M1 to M4, the gate and the back gate may be electrically connected.
  • a wiring electrically connected to an external circuit or the like is provided in order to change the threshold voltage of the transistor or reduce the off-state current of the transistor. Then, a potential may be applied to the back gate of the transistor by the external circuit or the like. Note that this is the same not only in FIG. 9A but also in transistors described in other parts of the specification or transistors illustrated in other drawings.
  • the semiconductor device of one embodiment of the present invention does not depend on the structure of the transistor included in the semiconductor device.
  • the transistors M1 to M4 and the transistors M1r to M4r illustrated in FIG. 9A may have a structure without a back gate, that is, a single-gate transistor as illustrated in FIG. 9C. Further, some transistors may have a back gate, and another transistor may have a back gate. Note that this applies not only to the circuit diagram shown in FIG. 9A but also to transistors described in other parts of the specification or transistors illustrated in other drawings.
  • transistors with various structures can be used as transistors. Therefore, there is no limitation on the type of transistor used.
  • a transistor including single crystal silicon or a non-single crystal semiconductor film typified by amorphous silicon, polycrystalline silicon, microcrystalline (also referred to as microcrystal, nanocrystal, or semiamorphous) silicon, or the like is used.
  • a transistor or the like included therein can be used.
  • a thin film transistor (TFT) in which those semiconductors are thinned can be used. There are various merits when using a TFT.
  • the manufacturing apparatus since it can be manufactured at a lower temperature than in the case of single crystal silicon, it is possible to reduce the manufacturing cost or increase the size of the manufacturing apparatus. Since the manufacturing apparatus can be enlarged, it can be manufactured on a large substrate. Therefore, since a large number of display devices can be manufactured at the same time, the manufacturing cost can be reduced.
  • the manufacturing temperature is low, a substrate having low heat resistance can be used. Therefore, a transistor can be manufactured over a light-transmitting substrate. Alternatively, light transmission through the display element can be controlled using a transistor over a light-transmitting substrate. Alternatively, since the thickness of the transistor is small, part of the film forming the transistor can transmit light. Therefore, the aperture ratio can be improved.
  • a compound semiconductor eg, SiGe, GaAs, or the like
  • an oxide semiconductor eg, Zn—O, In—Ga—Zn—O, In—Zn—O, In—Sn—O
  • ITO ITO
  • Sn-O Sn-O
  • Ti-O Ti-O
  • Al-Zn-Sn-O AZTO
  • In-Sn-Zn-O or the like
  • the manufacturing temperature can be lowered, so that the transistor can be manufactured at room temperature, for example.
  • the transistor can be formed directly on a substrate having low heat resistance, such as a plastic substrate or a film substrate.
  • a substrate having low heat resistance such as a plastic substrate or a film substrate.
  • these compound semiconductors or oxide semiconductors can be used not only for the channel portion of the transistor but also for other purposes.
  • these compound semiconductors or oxide semiconductors can be used for wirings, resistance elements, pixel electrodes, light-transmitting electrodes, or the like. Since they can be formed or formed at the same time as the transistor, cost can be reduced.
  • a transistor formed by an inkjet method or a printing method can be used. As a result, they can be manufactured at room temperature, manufactured at a low degree of vacuum, or manufactured on a large substrate. Therefore, manufacturing can be performed without using a mask (reticle), so that the layout of the transistor can be easily changed. Alternatively, since it can be manufactured without using a resist, the material cost can be reduced and the number of steps can be reduced. Alternatively, since the film can be applied only to a necessary portion, the material is not wasted and the cost can be reduced as compared with the manufacturing method of etching after forming the film on the entire surface.
  • a transistor having an organic semiconductor or a carbon nanotube, or the like can be used as an example of a transistor. With these, a transistor can be formed over a bendable substrate. A device including a transistor including an organic semiconductor or a carbon nanotube can be resistant to shock.
  • transistors having various structures can be used as the transistor.
  • a MOS transistor, a junction transistor, a bipolar transistor, or the like can be used as the transistor.
  • MOS transistor the size of the transistor can be reduced. Therefore, a large number of transistors can be mounted.
  • bipolar transistor a large amount of current can flow. Therefore, the circuit can be operated at high speed.
  • the MOS type transistor and the bipolar transistor may be formed in a mixed manner on one substrate. As a result, low power consumption, miniaturization, high speed operation, etc. can be realized.
  • a transistor having a structure in which gate electrodes are provided above and below an active layer can be applied.
  • the gate electrodes are arranged above and below the active layer, a circuit configuration in which a plurality of transistors are connected in parallel is obtained. Therefore, the channel formation region is increased, so that the current value can be increased.
  • the structure in which the gate electrodes are provided above and below the active layer facilitates formation of a depletion layer, and thus the S value can be improved.
  • examples of transistors include a structure in which a gate electrode is arranged over an active layer, a structure in which a gate electrode is arranged under an active layer, a positive stagger structure, an inverted stagger structure, and a plurality of channel regions.
  • a transistor having a divided structure, a structure in which active layers are connected in parallel, a structure in which active layers are connected in series, or the like can be used.
  • a planar type, a FIN type (fin type), a TRI-GATE type (tri-gate type), a top gate type, a bottom gate type, a double gate type (the gates are arranged above and below a channel), and the like are used. , Various configurations are possible.
  • a transistor having a structure in which a source electrode and a drain electrode overlap with an active layer (or part thereof) can be used.
  • the structure in which the source electrode and the drain electrode overlap with the active layer (or part thereof) it is possible to prevent the operation from becoming unstable due to the accumulation of charges in part of the active layer.
  • a structure having an LDD region can be applied.
  • the LDD region By providing the LDD region, off current can be reduced or the withstand voltage of the transistor can be improved (reliability can be improved).
  • the drain current when operating in the saturation region, the drain current does not change so much even if the voltage between the drain and the source changes, and a voltage-current characteristic with a flat slope can be obtained. it can.
  • a transistor can be formed using a variety of substrates.
  • the type of substrate is not limited to a particular one.
  • the substrate include a semiconductor substrate (for example, a single crystal substrate or a silicon substrate), an SOI substrate, a glass substrate, a quartz substrate, a plastic substrate, a sapphire glass substrate, a metal substrate, a stainless steel substrate, and a stainless steel foil.
  • glass substrates include barium borosilicate glass, aluminoborosilicate glass, and soda lime glass.
  • Examples of the flexible substrate, the laminated film, the base film and the like include the following.
  • plastics represented by polyethylene terephthalate (PET), polyethylene naphthalate (PEN), polyether sulfone (PES), and polytetrafluoroethylene (PTFE).
  • PET polyethylene terephthalate
  • PEN polyethylene naphthalate
  • PES polyether sulfone
  • PTFE polytetrafluoroethylene
  • a synthetic resin such as acrylic resin.
  • polypropylene, polyester, polyvinyl fluoride, polyvinyl chloride, or the like can be used.
  • examples thereof include polyamide, polyimide, aramid, epoxy resin, inorganic vapor deposition film, paper, and the like.
  • a transistor using a semiconductor substrate, a single crystal substrate, an SOI substrate, or the like, a transistor with small variation in characteristics, size, shape, or the like, high current capability, and small size can be manufactured.
  • a circuit is formed using such a transistor, low power consumption of the circuit or high integration of the circuit can be achieved.
  • a flexible substrate may be used as the substrate, and the transistor may be formed directly on the flexible substrate.
  • a separation layer may be provided between the substrate and the transistor.
  • the peeling layer can be used for separating a semiconductor device over a part or the whole of the semiconductor layer, separating the semiconductor layer from the substrate, and transferring to another substrate. At that time, the transistor can be transferred to a substrate having low heat resistance or a flexible substrate.
  • a structure having a laminated structure of an inorganic film of a tungsten film and a silicon oxide film, a structure in which an organic resin film such as polyimide is formed on a substrate, or the like can be used.
  • a transistor may be formed using one substrate, and then the transistor may be transferred to another substrate and the transistor may be placed on another substrate.
  • a substrate on which a transistor is transferred in addition to a substrate on which the above transistor can be formed, a paper substrate, a cellophane substrate, an aramid film substrate, a polyimide film substrate, a stone substrate, a wood substrate, a cloth substrate (natural fiber) (Including silk, cotton, hemp), synthetic fiber (nylon, polyurethane, polyester) or recycled fiber (acetate, cupra, rayon, recycled polyester, etc.), leather substrate, or rubber substrate.
  • the cost can be reduced by reducing the number of parts, or the reliability can be improved by reducing the number of connection points with circuit parts.
  • part of a circuit necessary for realizing a predetermined function is formed over one substrate and another part of a circuit necessary for realizing the predetermined function is formed over another substrate. It is possible. For example, part of a circuit necessary for realizing a predetermined function is formed over a glass substrate and another part of a circuit necessary for realizing the predetermined function is a single crystal substrate (or an SOI substrate). Can be formed into. Then, a single crystal substrate (also referred to as an IC chip) on which another part of the circuit necessary for realizing a predetermined function is formed is connected to the glass substrate by COG (Chip On Glass), and the glass substrate is connected.
  • COG Chip On Glass
  • the IC chip can be connected to the glass substrate by using TAB (Tape Automated Bonding), COF (Chip On Film), SMT (Surface Mount Technology), a printed circuit board, or the like.
  • TAB Transmission Automated Bonding
  • COF Chip On Film
  • SMT Surface Mount Technology
  • part of the circuit is formed over the same substrate as the pixel portion, whereby cost can be reduced by reducing the number of components or reliability can be improved by reducing the number of connection points with circuit components.
  • the power consumption of a circuit having a high driving voltage or a circuit having a high driving frequency is often high. Therefore, such a circuit is formed over a substrate (for example, a single crystal substrate) different from the pixel portion to form an IC chip. By using this IC chip, an increase in power consumption can be prevented.
  • the first terminal of the transistor M1 is electrically connected to the wiring IL.
  • the second terminal of the transistor M1 is electrically connected to the first terminal of the capacitive element C1 and the gate of the transistor M2.
  • the gate of the transistor M1 is electrically connected to the wiring WL.
  • the first terminal of the transistor M2 is electrically connected to the second terminal of the capacitor C1 and the wiring VL.
  • the second terminal of the transistor M2 is electrically connected to the first terminal of the transistor M3 and the first terminal of the transistor M4.
  • the second terminal of the transistor M3 is electrically connected to the wiring OL.
  • the gate of the transistor M3 is electrically connected to the wiring X1L.
  • the second terminal of the transistor M4 is electrically connected to the wiring OLB.
  • the gate of the transistor M4 is electrically connected to the wiring X2L.
  • the second terminal of the capacitor C1 may be electrically connected to another wiring VLm instead of the wiring VL.
  • the second terminal of the capacitor C1r may be electrically connected to another wiring VLmr instead of the wiring VLr.
  • the second terminal of the capacitor C1 may be electrically connected to another wiring VLm instead of the wiring VL.
  • the wiring VL and the wiring VLr may be one and the same wiring
  • the wiring VLm and the wiring VLmr may be one and the same wiring (not shown).
  • an electrical connection point between the second terminal of the transistor M1, the first terminal of the capacitor C1, and the gate of the transistor M2 is a node nd1.
  • the holding unit HC has a function of holding a potential according to the first data w, as an example.
  • the potential in the holding portion HC included in the circuit MC in FIG. 9A when the transistor M1 is turned on, the potential is input from the wiring IL and written to the capacitor C1 and then the transistor M1 is turned on. This is done by turning off M1. As a result, the potential of the node nd1 can be held as the potential according to the first data.
  • the transistor M1 holds the potential of the node nd1 for a long time, it is preferable to use a transistor with low off-state current.
  • a transistor with low off-state current for example, an OS transistor can be used.
  • a transistor having a back gate may be used as the transistor M1, and a low-level potential may be applied to the back gate to shift the threshold voltage to the plus side to reduce off current.
  • the circuit MCr has almost the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, “r” is added to the symbol.
  • the connection configuration of the circuit MCr different from that of the circuit MC will be described.
  • the second terminal of the transistor M3r is electrically connected to the wiring OLB instead of the wiring OL
  • the second terminal of the transistor M4r is electrically connected to the wiring OL instead of the wiring OLB.
  • a first terminal of the transistor M2 is electrically connected to the wiring VLr.
  • both ends of the wiring OL shown in FIG. 9A are referred to as nodes ina and outa, and both ends of the wiring OLB are referred to as nodes inb and outb.
  • the wiring VL functions as a wiring that supplies a constant voltage, for example.
  • the constant voltage may be, for example, VSS which is a low level potential, a ground potential, or a low level potential other than those.
  • the wiring VLr functions as a wiring for supplying a constant voltage
  • the constant voltage can be VSS which is a low level potential, a ground potential, or the like.
  • the circuit ACTF is applied. [1] to the circuit ACTF [n], the constant voltage supplied by the wiring VAL which is electrically connected is preferably higher than the potentials supplied by the wiring VL and the wiring VLr, for example, VDD.
  • the constant voltage supplied by the wiring VLr may be different from or the same as the constant voltage supplied by the wiring VL.
  • the wiring VLr can be the same wiring as the wiring VL as in the circuit MP of FIG.
  • each of the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r of the circuit MP in FIG. 9A is a p-channel type transistor M2p, transistor M2pr, transistor M3p, transistor M3p, and transistor M3p. It may be replaced with M3pr, transistor M4p, and transistor M4pr.
  • the constant voltage supplied by the wiring VL is preferably VDD, which is a high-level potential.
  • the constant voltage applied by the wiring VAL electrically connected to the circuits ACTF [1] to ACTF [n] is preferably ground potential or VSS. In this way, when the potential of the wiring is changed, the direction in which the current flows will also be changed.
  • the transistor M1 may be replaced with a p-channel type transistor.
  • the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r of the circuit MP of FIG. 9A are p-channel type transistors M2p, M2pr, M3p, M3pr, and M3pr, respectively.
  • the transistor M4p and the transistor M4pr are replaced, one or more transistors selected from the transistor M2, the transistor M2r, the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r in the circuit MP of FIG. 9A may be replaced with a p-channel transistor. Good.
  • each of the transistors M3, M3r, the transistor M4, and the transistor M4r of the circuit MP of FIG. 9A may be replaced with an analog switch A3, an analog switch A4, an analog switch A3r, and an analog switch A4r.
  • the wiring X1LB and the wiring X2LB are also illustrated in order to operate the analog switch A3, the analog switch A4, the analog switch A3r, and the analog switch A4r.
  • the wiring X1LB is electrically connected to the analog switch A3 and the analog switch A3r
  • the wiring X2LB is electrically connected to the analog switch A4 and the analog switch A4r.
  • an inverted signal of the signal input to the wiring X1L is input to the wiring X1LB
  • an inverted signal of the signal input to the wiring X2L is input to the wiring X2LB.
  • the wiring X1L and the wiring X2L may be combined into a wiring XL
  • the wiring X1LB and the wiring X2LB may be combined into a wiring XLB.
  • the analog switch A3, the analog switch A4, the analog switch A3r, and the analog switch A4r may have a CMOS configuration using an n-channel transistor and a p-channel transistor.
  • each of the transistor M4 and the transistor M4r of the circuit MP in FIG. 9A may be replaced with a p-channel transistor M4p and a transistor M4pr.
  • the gate of the transistor M3 is electrically connected to the gate of the transistor M4p and the wiring XL.
  • the wiring XL corresponds to a combination of the two wirings X1L and X2L in FIG. 9A.
  • the transistors M3 and M4p have different polarities, and the gates of the transistors M3 and M4p are electrically connected to the wiring XL. Therefore, by applying a predetermined potential to the wiring XL, one of the transistor M3 and the transistor M4p can be turned on and the other of the transistor M3 and the transistor M4p can be turned off.
  • the transistors M2m and M2mr may be added to the circuit MP of FIG. 9A, and the electrical connection destinations of the first terminals of the transistors M4 and M4r may be changed.
  • the first terminal of the transistor M2m is electrically connected to the second terminal of the capacitor C1, the first terminal of the transistor M2, and the wiring VL, and the second terminal of the transistor M2m is , And is electrically connected to the first terminal of the transistor M4.
  • the second terminal of the transistor M2 is electrically connected to the first terminal of the transistor M4, but in the circuit MP of FIG. 12B, the second terminal of the transistor M2 is the transistor M4.
  • the currents flowing in the transistors M3 and M4 are determined by the potentials of the gates of the transistors M2 and M2m, respectively.
  • the sizes of the transistor M2 and the transistor M2m, for example, the channel length or the channel width are preferably equal to each other. With such a circuit configuration, there is a possibility that the layout can be efficiently performed. Further, there is a possibility that the currents flowing through the transistors M3 and M4 can be made uniform.
  • FIGS. 14A to 14C, and 15A to 15C are timing charts showing operation examples of the circuit MP, and the wiring IL, the wiring ILB, the wiring WL, the wiring X1L, the wiring X2L, and the node, respectively.
  • the fluctuations of the potentials of nd1 and node nd1r are shown.
  • 13A to 13C, 14A to 14C, and 15A to 15C high indicates a high-level potential and low indicates a low-level potential. From the wiring OL to node outa (or the wiring OL from node outa) the amount of current output is set to I OL.
  • the amount of current output from the wiring OLB to the node outb is I OLB .
  • the timing charts shown in FIGS. 13A to 13C, 14A to 14C, and 15A to 15C also show the amounts of change in the current amounts I OL and I OLB .
  • the constant voltage given by the wiring VL and the wiring VLr is VSS (low level potential).
  • a current flows from the wiring VAL to the wiring VL via the wiring OL.
  • a current flows from the wiring VAL to the wiring VLr via the wiring OLB.
  • the terms “low-level potential” and “high-level potential” do not mean a specific potential, and different wirings may have different specific potentials.
  • the low-level potential and the high-level potential held at the node nd1 and the node nd1r may be different from the low-level potential and the high-level potential applied to the wiring X1L and the wiring X2L, respectively.
  • the weighting coefficient held by the circuit MP is defined as follows.
  • the circuit MP holds “+1” as a weighting coefficient.
  • the circuit MP holds “ ⁇ 1” as the weighting coefficient.
  • the circuit MP When the low-level potential is held at the node nd1 of the holding unit HC and the low-level potential is held at the node nd1r of the holding unit HCr, the circuit MP is assumed to hold "0" as the weighting coefficient.
  • the high-level potential held at the nodes nd1 and nd1r can be VDD or a potential slightly lower than VDD, and the low-level potential held at the nodes nd1 and nd1r can be For example, it can be VSS.
  • the weighting factor can be an analog value.
  • the weighting factor when the weighting factor is “positive analog value”, the high level analog potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr.
  • the weighting coefficient is “negative analog value”, for example, the low level potential is held at the node nd1 of the holding unit HC and the high level analog potential is held at the node nd1r of the holding unit HCr.
  • the weighting coefficient is “0”, for example, the low level potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr.
  • the neuron signal (calculated value) input to the circuit MP is defined as follows as an example.
  • “+1” is input to the circuit MP as a neuron signal.
  • "-1" is input to the circuit MP as a neuron signal.
  • “0” is input to the circuit MP as a neuron signal.
  • the transistor M2 and the transistor M2r include the case where the transistor M2 and the transistor M2r finally operate in a saturation region in the ON state. That is, it is assumed that the gate voltage, the source voltage, and the drain voltage of each of the above-described transistors include the case where they are appropriately biased to the voltage within the range operating in the saturation region. However, one embodiment of the present invention is not limited to this. In order to reduce the amplitude value of the supplied voltage, the transistors M2 and M2r may operate in the linear region. Note that when the weighting factor is an analog value, for example, the transistors M2 and M2r operate in a linear region and in a saturation region depending on the magnitude of the weighting factor. Good.
  • the transistor M1, the transistor M3, the transistor M4, the transistor M1r, the transistor M3r, and the transistor M4r are in the ON state and finally operate in the linear region unless otherwise specified.
  • circuit MP In the following, an operation example of the circuit MP will be described for each combination of the weighting factor and the value that each of the neuron signals can take.
  • FIG. 13A is a timing chart of the circuit MP in that case.
  • the wiring IL and the wiring ILB each have an initialization potential V ini for initializing the potential of the node nd1 of the holding portion HC and the potential of the node nd1r of the holding portion HCr. It has been entered. Note that in FIG. 13A, V ini is higher than the low-level potential and lower than the high-level potential, but V ini is lower than the low-level potential or higher than the high-level potential. You may set it. Alternatively, V ini may be set as the same potential as the low-level potential or the same potential as the high-level potential. Further, the initialization potentials V ini applied to the wiring IL and the wiring ILB may be different from each other. Note that the initialization potential V ini may not be input to each of the wiring IL and the wiring ILB. That is, it is not necessary to provide a period from time T1 to time T2.
  • the potentials of the node nd1 and the node nd1r are not particularly determined from the time T1 to the time T2.
  • the potentials of the node nd1 and the node nd1r are higher than the low-level potential and lower than V ini .
  • a high-level potential is input to the wiring WL from time T2 to time T3. Accordingly, the transistor M1 and the transistor M1r are each turned on, the wiring IL and the node nd1 are brought into conduction, and the wiring ILB and the node nd1r are brought into conduction. Therefore, the potentials of the node nd1 and the node nd1r are V ini , respectively. Note that the potentials of the node nd1 and the node nd1r do not need to be the initialization potential V ini . That is, the period from time T2 to time T3 may not be provided.
  • a low-level potential is applied to each of the wiring IL and the wiring ILB, and “0” is input as the weighting coefficient w. Since the high-level potential is continuously input to the wiring WL before time T3 and “0” is input as the weighting factor w, the transistors M1 and M1r are on. Therefore, the potentials of the node nd1 and the node nd1r are low level potentials, respectively.
  • a low-level potential is input to the wiring WL from time T4 to time T5.
  • the transistors M1 and M1r are turned off, and the potentials of the node nd1 and the node nd1r are held by the capacitor C1 and the capacitor C1r, respectively.
  • the potentials of the gates of the transistors M2 and M2r become low-level potentials, and the potentials of the first terminals of the transistors M2 and M2r are VSS, so the transistors M2 and M2r Is turned off.
  • the initialization potential V ini is input to the wiring IL and the wiring ILB. Note that this operation is not a particularly necessary operation, and thus the initialization potential V ini does not need to be input to the wiring IL and the wiring ILB. That is, the period from time T5 to time T6 may not be provided. Further, different potentials may be input to each of the wiring IL and the wiring ILB.
  • the high level potential is input to the wiring X1L and the low level potential is input to the wiring X2L as the neuron signal “+1” input to the circuit MP.
  • the transistor M3 and the transistor M3r are turned on, and the transistor M4 and the transistor M4r are turned off. That is, by this operation, the circuit MC and the wiring OL are brought into conduction and the circuit MCr and the wiring OLB are brought into conduction.
  • the weight coefficient is “0” and the neuron signal input to the circuit MP is “+1”. Therefore, using the equation (1.1), the product of the weight coefficient and the neuron signal is , "0".
  • the result that the product of the weighting coefficient and the signal of the neuron is “0” corresponds to the case where the current I OL and the current I OLB do not change after the time T6 in the operation of the circuit MP.
  • weighting coefficient w may be input, a plurality of sum-of-products calculation processing may be performed by changing only the calculated value without updating the value. In this case, it is not necessary to update the weighting coefficient w, so that power consumption can be reduced. In order to reduce the updating of the weighting coefficient w, it is necessary to hold the weighting coefficient w for a long period of time. At this time, for example, when an OS transistor is used, it is possible to hold the weighting factor w for a long period by utilizing the fact that the off current is low.
  • FIG. 13B is a timing chart of the circuit MP in that case.
  • the operation from the time T1 to the time T3 is similar to the operation from the time T1 to the time T3 of the condition 1, so the description of the operation from the time T1 to the time T3 of the condition 1 will be referred to. .
  • a high level potential is applied to the wiring IL and a low level potential is applied to the wiring ILB, and “1” is input as the weighting coefficient w. Since the high-level potential is continuously input to the wiring WL before time T3 and “1” is input as the weighting factor w, the transistor M1 and the transistor M1r are on. Therefore, the potential of the node nd1 becomes a high level potential and the potential of the node nd1r becomes a low level potential.
  • a low-level potential is input to the wiring WL from time T4 to time T5. Accordingly, the transistor M1 and the transistor M1r are turned off, and the potentials of the node nd1 and the node nd1r are held by the capacitor C1 and the capacitor C1r, respectively.
  • the potential of the gate of the transistor M2 becomes a high level potential
  • the potential of the gate of the transistor M2r becomes a low level potential
  • the potentials of the first terminals of the transistor M2 and the transistor M2r are VSS. Therefore, the transistor M2 is turned on and the transistor M2r is turned off.
  • the operation from time T5 to time T6 is the same as the operation from time T5 to time T6 of condition 1, so the description of the operation from time T5 to time T6 of condition 1 will be referred to. .
  • the high level potential is input to the wiring X1L and the low level potential is input to the wiring X2L as the neuron signal “+1” input to the circuit MP.
  • the transistor M3 and the transistor M3r are turned on, and the transistor M4 and the transistor M4r are turned off. That is, by this operation, the circuit MC and the wiring OL are brought into conduction and the circuit MCr and the wiring OLB are brought into conduction.
  • the weight coefficient w is "+1" and the signal (calculated value) of the neuron input to the circuit MP is "+1".
  • the product of these signals is “+1”.
  • the result that the product of the weighting coefficient and the signal of the neuron becomes “1” corresponds to the case where the current I OL changes and the current I OLB does not change after time T6 in the operation of the circuit MP.
  • FIG. 13C is a timing chart of the circuit MP in that case.
  • the operation from the time T1 to the time T3 is similar to the operation from the time T1 to the time T3 of the condition 1, so the description of the operation from the time T1 to the time T3 of the condition 1 will be referred to. .
  • a low level potential is applied to the wiring IL and a high level potential is applied to the wiring ILB, and “ ⁇ 1” is input as the weighting coefficient w. Since the high-level potential is continuously input to the wiring WL before the time T3, the transistors M1 and M1r are on. Therefore, “ ⁇ 1” is input as the weighting coefficient w, the potential of the node nd1 becomes a low level potential, and the potential of the node nd1r becomes a high level potential.
  • a low-level potential is input to the wiring WL from time T4 to time T5. Accordingly, the transistor M1 and the transistor M1r are turned off, and the potentials of the node nd1 and the node nd1r are held by the capacitor C1 and the capacitor C1r, respectively.
  • the potential of the gate of the transistor M2 becomes a low level potential
  • the potential of the gate of the transistor M2r becomes a high level potential
  • the potential of the first terminals of the transistors M2 and M2r is VSS
  • the transistor M2 is turned off and the transistor M2r is turned on.
  • the operation from time T5 to time T6 is the same as the operation from time T5 to time T6 of condition 1, so the description of the operation from time T5 to time T6 of condition 1 will be referred to. .
  • the high level potential is input to the wiring X1L and the low level potential is input to the wiring X2L as the neuron signal “+1” input to the circuit MP.
  • the transistor M3 and the transistor M3r are turned on, and the transistor M4 and the transistor M4r are turned off. That is, by this operation, the circuit MC and the wiring OL are brought into conduction and the circuit MCr and the wiring OLB are brought into conduction.
  • the weighting coefficient w is “ ⁇ 1” and the neuron signal (calculated value) input to the circuit MP is “+1”.
  • the product of the signals of the neurons is “-1”.
  • Result the product of weighting factors and neuron signal is "-1"
  • the operation of the circuit MP, a current I OL is not changed at time T6 after, corresponds to the case where current I OLB changes.
  • FIG. 14A is a timing chart of the circuit MP in that case.
  • the operation from the time T1 to the time T6 is the same as the operation from the time T1 to the time T6 of the condition 1, so the description of the operation from the time T1 to the time T6 of the condition 1 will be referred to. .
  • a low-level potential is input to the wiring X1L and a high-level potential is input to the wiring X2L as a neuron signal (calculated value) “ ⁇ 1” to the circuit MP.
  • the transistor M3 and the transistor M3r are turned off, and the transistor M4 and the transistor M4r are turned on. That is, by this operation, the circuit MC and the wiring OLB are brought into conduction and the circuit MCr and the wiring OL are brought into conduction.
  • the weighting coefficient w is “0” and the neuron signal (calculated value) input to the circuit MP is “ ⁇ 1”.
  • the product of the signals of the neurons is “0”.
  • the result that the product of the weighting factor and the signal of the neuron is “0” corresponds to the case where the current I OL and the current I OLB do not change after the time T6 in the operation of the circuit MP, which corresponds to the circuit of condition 1. Matches the result of the operation.
  • FIG. 14B is a timing chart of the circuit MP in that case.
  • the operation from time T1 to time T6 is the same as the operation from time T1 to time T6 of condition 2, so the description of the operation from time T1 to time T6 of condition 2 will be referred to. .
  • a low-level potential is input to the wiring X1L and a high-level potential is input to the wiring X2L as a neuron signal (calculated value) “ ⁇ 1” to the circuit MP.
  • the transistor M3 and the transistor M3r are turned off, and the transistor M4 and the transistor M4r are turned on. That is, by this operation, the circuit MC and the wiring OLB are brought into conduction and the circuit MCr and the wiring OL are brought into conduction.
  • the transistor M2 since the transistor M2 is on, current flows between the wiring OLB and the wiring VL. That is, the current I OLB output from the node outb of the wiring OLB increases after the time T6 elapses (in FIG. 14B, the increase amount of the current I OLB is described as ⁇ I).
  • the transistor M2r since the transistor M2r is off, no current flows between the wiring OL and the wiring VLr. That is, the current I OL outputted from the node outa wiring OL does not change before and after the time T6.
  • the weight coefficient w is “+1” and the neuron signal (calculated value) input to the circuit MP is “ ⁇ 1”.
  • the product of the signals of the neurons is "-1”.
  • Result the product of weighting factors and neuron signal is "-1"
  • FIG. 14C is a timing chart of the circuit MP in that case.
  • the operation from time T1 to time T6 is the same as the operation from time T1 to time T6 of condition 3, so the description of the operation from time T1 to time T6 of condition 3 will be referred to. .
  • a low-level potential is input to the wiring X1L and a high-level potential is input to the wiring X2L as a neuron signal (calculated value) “ ⁇ 1” to the circuit MP.
  • the transistor M3 and the transistor M3r are turned off, and the transistor M4 and the transistor M4r are turned on. That is, by this operation, the circuit MC and the wiring OLB are brought into conduction and the circuit MCr and the wiring OL are brought into conduction.
  • the weighting factor w is “ ⁇ 1” and the neuron signal (calculated value) input to the circuit MP is “ ⁇ 1”, using the formula (1.1), the weighting factor is The product of the signal of and the neuron is “+1”.
  • the result that the product of the weighting coefficient and the signal of the neuron is “+1” corresponds to the case where the current I OL changes and the current I OLB does not change after the time T6 in the operation of the circuit MP. It matches the result of the circuit operation.
  • FIG. 15A is a timing chart of the circuit MP in that case.
  • the operation from the time T1 to the time T6 is the same as the operation from the time T1 to the time T6 of the condition 1, so the description of the operation from the time T1 to the time T6 of the condition 1 will be referred to. .
  • a low-level potential is input to the wiring X1L and a low-level potential is input to the wiring X2L as a neuron signal (calculated value) “0” input to the circuit MP.
  • the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r are turned off. That is, by this operation, the circuit MC and the circuit MCr are brought out of conduction regardless of whether the wiring OL or the wiring OLB is provided.
  • the weight coefficient w is "0" and the signal (calculated value) of the neuron input to the circuit MP is "0".
  • the product of the signals is "0".
  • the result that the product of the weighting coefficient and the signal of the neuron is “0” corresponds to the case where the current I OL and the current I OLB do not change after the time T6 in the operation of the circuit MP, which corresponds to the condition 1, This matches the result of the circuit operation under condition 4.
  • the operation from time T1 to time T6 is the same as the operation from time T1 to time T6 of condition 2, so the description of the operation from time T1 to time T6 of condition 2 will be referred to. .
  • a low-level potential is input to the wiring X1L and a low-level potential is input to the wiring X2L as a neuron signal (calculated value) “0” to the circuit MP. That is, the operation is the same as the operation after the time T6 of Condition 7, so that this operation causes the circuit MC to be in a non-conduction state between any of the wirings OL and OLB, and the circuit MCr to the wiring OL and the wiring OLB. It becomes a non-conduction state even if it is between either.
  • the weight coefficient w is “+1” and the neuron signal (calculated value) input to the circuit MP is “0”.
  • the product of these signals is “0”.
  • the result that the product of the weighting coefficient and the signal of the neuron is “0” corresponds to the case where the current I OL and the current I OLB do not change after the time T6 in the operation of the circuit MP. 4 and the result of the circuit operation of the condition 7 match.
  • FIG. 15C is a timing chart of the circuit MP in that case.
  • the operation from time T1 to time T6 is the same as the operation from time T1 to time T6 of condition 3, so the description of the operation from time T1 to time T6 of condition 3 will be referred to. .
  • a low-level potential is input to the wiring X1L and a low-level potential is input to the wiring X2L as a neuron signal (calculated value) “0” to the circuit MP. That is, the operation is the same as the operation after the time T6 in Condition 7, and thus the operation causes the circuit MC to be in a non-conduction state between the wiring OL and the wiring OLB, and the circuit MCr to connect the wiring OL and the wiring OLB. It is in a non-conducting state regardless of whether it is between the OLBs.
  • the weight coefficient w is “ ⁇ 1” and the neuron signal (calculated value) input to the circuit MP is “0”.
  • the product of the signals of the neurons is "0".
  • the result that the product of the weighting coefficient and the signal of the neuron is “0” corresponds to the case where the current I OL and the current I OLB do not change after the time T6 in the operation of the circuit MP. 4.
  • the results of the circuit operations of Condition 4, Condition 7 and Condition 8 match.
  • FIG. 2 an example is shown in which one circuit MC and one circuit MCr are connected to the wiring OL and the wiring OLB.
  • FIG. 2 FIG. 6, FIG. 7, FIG. 8, etc.
  • the sum operation is performed. That is, the calculation of the product is performed in the circuit MC and the circuit MCr, and the calculation of the sum is performed by adding the currents from the plurality of circuits MC and the circuit MCr.
  • the product-sum calculation process is performed.
  • the weighting coefficient is set to only binary values of “+1” and “ ⁇ 1” and the neuron signal is set to only binary values of “+1” and “ ⁇ 1” to perform calculation.
  • the MP can perform the same operation as the exclusive OR disabling circuit (matching circuit).
  • the circuit MP is calculated by using only the binary values of “+1” and “0” and the neuron signal of only “binary” of “+1” and “0”. The same operation as that of the AND circuit can be performed.
  • the potentials held in the holding portions HC and holding portions HCr of the circuits MC and MCr of the circuit MP are set to the high-level potential or the low-level potential.
  • a potential indicating an analog value may be held in HCr.
  • the weighting factor is “positive analog value”
  • the high level analog potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr.
  • the weighting coefficient is “negative analog value”
  • the low level potential is held at the node nd1 of the holding unit HC and the high level analog potential is held at the node nd1r of the holding unit HCr.
  • the magnitudes of the currents I OL and I OLB are according to the analog potential. Further, holding the potential indicating an analog value in the holding units HC and HCr is not limited to the operation example of the circuit MP in FIG. 9A, and may be performed for other circuits MP described in this specification and the like. Good.
  • the circuit MP shown in FIG. 16A shows a configuration example of the circuit MP of FIG. 5C.
  • the difference from the circuit MP of FIG. 9A is that the wiring IL and the wiring ILB are combined into one, and the wiring of FIG. 9A.
  • the point is to have a wiring W1L and a wiring W2L as WL.
  • the first terminal of the transistor M1 and the first terminal of the transistor M1r are electrically connected to the wiring IL.
  • the gate of the transistor M1 is electrically connected to the wiring W1L and the gate of the transistor M1r is electrically connected to the wiring W2L. Note that the description of the portions having the same connection configuration as the circuit MP of FIG. 16A and the circuit MP of FIG. 9A will be omitted.
  • the potentials supplied to the wiring W1L and the wiring W2L are changed to turn on the transistor M1 and turn off the transistor M1r, and then to the wiring IL.
  • the transistor M1 is turned off, the transistor M1r is turned on, and then the potential for holding the wiring IL in the holding portion HCr is supplied.
  • the transistor M1r is turned off.
  • the circuit MP illustrated in FIG. 16B illustrates a configuration example of the circuit MP in FIG. 5D.
  • the difference from the circuit MP in FIG. 9A is that the wiring IL and the wiring OL are combined into a wiring IOL and the wiring ILB and the wiring OLB are combined. This is the point that they are put together in the wiring IOLB.
  • the first terminal of the transistor M1 is electrically connected to the wiring IOL
  • the first terminal of the transistor M1r is electrically connected to the wiring IOLB
  • the second terminal of the transistor M3 is electrically connected to the wiring IOL
  • the second terminal of the transistor M4 is electrically connected to the wiring IOLB
  • the second terminal of the transistor M3r is electrically connected to the wiring IOLB.
  • the second terminal of the transistor M4r is electrically connected to the wiring IOL.
  • the wiring IOL is electrically connected to the holding portion HC
  • the wiring IOLB is electrically connected to the holding portion HCr
  • the gates of the transistor M1 and the transistor M1r are electrically connected to the wiring WL. Therefore, similarly to the circuit MP of FIG. 9A, it is possible to write the potentials corresponding to the weighting factors to the holding unit HC and the holding unit HCr at the same time.
  • the circuit MP illustrated in FIG. 17 is a circuit including not only the holding unit HC and the holding unit HCr but also the holding unit HCs and the holding unit HCsr.
  • the circuit MC included in the circuit MP of FIG. 17 has a transistor M1s, a transistor M2s, a transistor M5, a transistor M5s, and a capacitor C1s in addition to the circuit elements of the circuit MP of FIG. 9A.
  • the circuit MCr included in the circuit MP of FIG. 17 has the same circuit elements as the circuit MC, and thus corresponds to the transistor M1s, the transistor M2s, the transistor M5, the transistor M5s, and the capacitor C1s of the circuit MC, respectively. , A transistor M1sr, a transistor M2sr, a transistor M5r, a transistor M5sr, and a capacitor C1sr.
  • the transistor M5, the transistor M5s, the transistor M5r, and the transistor M5sr include the case where the transistor M5, the transistor M5s, the transistor M5sr, and the transistor finally operate in the linear region when they are in the ON state. That is, the gate voltage, the source voltage, and the drain voltage of each of the above-described transistors include the case where they are appropriately biased to the voltage in the range operating in the linear region.
  • the gate of the transistor M1 is electrically connected to the wiring W1L.
  • a first terminal of the transistor M5 is electrically connected to a second terminal of the transistor M2, and a second terminal of the transistor M5 is electrically connected to a first terminal of the transistor M3 and a first terminal of the transistor M4.
  • the gate of the transistor M5 is electrically connected to the wiring S1L.
  • a first terminal of the transistor M1s is electrically connected to the wiring IL, and a second terminal of the transistor M1s is electrically connected to a first terminal of the capacitive element C1s and a gate of the transistor M2s, and the second terminal of the transistor M1s is electrically connected to the wiring IL.
  • the gate is electrically connected to the wiring W2L.
  • the first terminal of the transistor M2s is electrically connected to the second terminal of the capacitor C1s and the wiring VLs, and the second terminal of the transistor M2s is electrically connected to the first terminal of the transistor M5s.
  • the second terminal of the transistor M5s is electrically connected to the first terminal of the transistor M3 and the first terminal of the transistor M4, and the gate of the transistor M5s is electrically connected to the wiring S2L.
  • the circuit MCr has substantially the same circuit configuration as the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, “r” is added to the symbol.
  • the wiring VLs functions as a wiring for supplying a constant voltage
  • the constant voltage can be a low level potential VSS, a low level potential other than VSS, a ground potential, or the like.
  • the constant voltage may be VDD, which is a high level potential.
  • the constant voltage supplied by the wiring VLs may be different from or the same as the constant voltage supplied by the wiring VL.
  • the wiring VLs can be the same wiring as the wiring VL.
  • the wiring VLsr functions as a wiring that supplies a constant voltage
  • the constant voltage can be a low level potential VSS, a low level potential other than VSS, a ground potential, or the like.
  • the constant voltage may be VDD, which is a high level potential.
  • the constant voltage supplied by the wiring VLsr may be different from or the same as the constant voltage supplied by the wiring VLr.
  • the wiring VLsr can be the same wiring as the wiring VLr.
  • the constant voltage applied to each of the wiring VL, the wiring VLs, the wiring VLr, and the wiring VLsr may be different from each other, or may be the same. Further, the constant voltages applied by two or three wirings selected from the wiring VL, the wiring VLs, the wiring VLr, and the wiring VLsr may be equal to each other.
  • the wiring SIL functions as a wiring for supplying a potential for turning on or off the transistor M5 and the transistor M5r
  • the wiring S2L is a potential for turning on or off the transistor M5s and the transistor M5sr. Functions as a wiring for supplying.
  • the circuit MP illustrated in FIGS. 5C and 5D can hold two weighting factors by applying the configuration illustrated in the circuit MP of FIG. 17. Specifically, the circuit MP of FIG. 17 holds the potential according to the first weighting coefficient in the holding unit HC of the circuit MC and the holding unit HCr of the circuit MCr, and holds the potential of the second weighting coefficient. It is possible to hold the potential corresponding to the above in the holding portion HCs of the circuit MC and the holding portion HCsr of the circuit MC. In addition, the circuit MP in FIG. 17 can switch the weighting factor used for the calculation depending on the potentials applied from the wiring S1L and the wiring S2L.
  • the weighting factors w 1 (k ⁇ 1) j (k) to w m are assigned to the respective holding units HC and HCr included in the circuits MP [1, j] to MP [m, j] of the arithmetic circuit 110.
  • (K ⁇ 1) j A potential corresponding to (k) is held, and the weighting factor w is held in each of the holding units HCs and HCsr included in the circuits MP [1, j] to MP [m, j] of the arithmetic circuit 110.
  • the wiring XLS is held while holding a potential corresponding to 1 (k-1) h (k) to w m (k-1) h (k) (here, h is 1 or more and is not an integer of j).
  • [1] to the wiring XLS [m] (the wirings X1L and X2L in the circuit MP in FIG. 17) are supplied with potentials corresponding to the signals z 1 (k ⁇ 1) to z m (k ⁇ 1) .
  • a high-level potential is applied to the wiring S1L to turn on the transistors M5 and M5r, and a low-level potential is applied to the wiring S2L to turn off the transistors M5s and M5sr.
  • the circuits MP [1, j] to MP [m, j] of 110 have weighting factors w 1 (k ⁇ 1) j (k) to w m (k ⁇ 1) j (k) and a signal z 1 (k). ⁇ 1) to z m (k ⁇ 1) and the sum of products and the activation function can be calculated. Further, a low-level potential is applied to the wiring S1L to turn off the transistors M5 and M5r, and a high-level potential is applied to the wiring S2L to turn on the transistors M5s and M5sr.
  • the circuits MP [1, j] to MP [m, j] of the above are weighting factors w 1 (k ⁇ 1) h (k) to w m (k ⁇ 1) h (k) and a signal z 1 (k ⁇ ). 1) to z m (k ⁇ 1) and the sum of products and the activation function can be calculated.
  • the circuit MP of FIG. 17 As described above, by applying the circuit MP of FIG. 17 to the arithmetic circuit 110, two weighting factors can be held, and the weighting factors can be switched to perform the calculation of the product sum and the activation function. it can.
  • the arithmetic circuit 110 that configures the circuit MP of FIG. 17 is effective, for example, when the number of neurons in the kth layer is larger than n, when performing an arithmetic operation in an intermediate layer different from the kth layer, and the like. Further, in the circuit MP of FIG. 17, the circuit MC and the circuit MCr each have two holding units, but each of the circuit MC and the circuit MCr has three or more holding units depending on the situation. You may.
  • the circuit MP shown in FIG. 18A is a circuit that can be applied to the circuit MP of FIG. 5A, and each of the holding unit HC and the holding unit HCr includes a load circuit LC and a load circuit LCr instead of the capacitive element C1 and the capacitive element C1r. 9A is different from the circuit MP in FIG. 9A.
  • the first terminal of the load circuit LC is electrically connected to the second terminal of the transistor M1, the first terminal of the transistor M3, and the first terminal of the transistor M4,
  • the second terminal of the load circuit LC is electrically connected to the wiring VL.
  • the circuit MCr of the circuit MP of FIG. 18A has a circuit configuration similar to that of the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, “r” is added to the symbol.
  • the wirings VL and VLr here function as wirings that supply the constant voltage VCNS.
  • VCNS for example, a ground potential (GND) or a low potential within a range in which the load circuit LC and the load circuit LCr are normally operated can be used.
  • the load circuit LC and the load circuit LCr are, for example, circuits capable of changing the resistance value between the first terminal and the second terminal. By changing the resistance value between the first terminal and the second terminal of the load circuit LC and the load circuit LCr, the amount of current flowing between the first terminal and the second terminal of the load circuit LC and the load circuit LCr is changed. Can be changed.
  • a method of changing the resistance value between the first terminal and the second terminal of the load circuit LC and the load circuit LCr in the circuit MP of FIG. 18A will be described.
  • a low-level potential is input to each of the wiring X1L and the wiring X2L to turn off the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r.
  • a high-level potential is input to the wiring WL to turn on the transistors M1 and M1r and changing the potential of the wiring IL (wiring ILB), the first terminal of the load circuit LC (load circuit LCr) and the first terminal Set the resistance value between the two terminals.
  • a potential for resetting the resistance value between the first terminal and the second terminal of the load circuit LC is input to the wiring IL (wiring ILB), and then the wiring IL (wiring ILB).
  • a low-level potential is input to the wiring WL to turn off the transistors M1 and M1r. You can do this.
  • a resistance change element VR can be used as shown in FIG. 18B.
  • the load circuit LC and the load circuit LCr may be, for example, a circuit VC including an MTJ element MR as illustrated in FIG. 18C.
  • a resistance element including a phase change material used in a phase change memory (PCM) or the like (in this specification and the like, for convenience, A phase change memory PCM) may be used.
  • PCM phase change memory
  • the circuit MP using the load circuit LC and the load circuit LCr is not limited to the configuration shown in FIG. 18A, and the configuration of the circuit MP in FIG. 18A can be changed according to the situation.
  • a circuit configuration in which the wiring IL, the wiring ILB, the transistor M1, and the transistor M1r are not provided in the circuit MP in FIG. 18A can be used.
  • FIG. 19 is a circuit diagram showing the circuit configuration, which is an example of the configuration of the circuit MP of FIG. 5D.
  • the resistance value between the first terminal and the second terminal of the load circuit LC is set by inputting a high level potential to the wiring X1L and a low level potential to the wiring X2L to turn on the transistor M3.
  • the transistor M4 is turned off, and a potential is applied to the first terminal of the load circuit LC from the wiring IOL through the transistor M3.
  • a potential can be applied from the wiring IOLB to the first terminal of the load circuit LCr via the transistor M3r, so that the load circuit LC and the first and second terminals of the load circuit LCr are simultaneously formed.
  • the resistance value between them can also be set.
  • the resistance value between the first terminal and the second terminal of the load circuit LC is set by inputting a low-level potential to the wiring X1L and a high-level potential to the wiring X2L to turn off the transistor M3 and turn off the transistor M4. This can also be performed by turning on and applying a potential from the wiring IOLB to the first terminal of the load circuit LC via the transistor M4. At this time, a potential can be applied from the wiring IOL to the first terminal of the load circuit LCr through the transistor M4r, so that the load circuit LC and the first terminal and the second terminal of the load circuit LCr are simultaneously formed. The resistance value between them can also be set.
  • the resistance value between the first terminal and the second terminal of each of the load circuit LC and the load circuit LCr shown in FIGS. 18A and 19 may be a binary value, a ternary value or more, or an analog value. May be
  • the circuit MP shown in FIG. 20A is a circuit applicable to the circuit MP of FIG. 5A, and each of the holding unit HC and the holding unit HCr has an inverter loop circuit configuration instead of the capacitive element C1 and the capacitive element C1r. , The circuit MP of FIG. 9A.
  • the holding unit HC has an inverter circuit INV1 and an inverter circuit INV2.
  • the input terminal of the inverter circuit INV1 is electrically connected to the output terminal of the inverter circuit INV2, the second terminal of the transistor M1, and the gate of the transistor M2.
  • an electrical connection point between the second terminal of the transistor M1, the gate of the transistor M2, the input terminal of the inverter circuit INV1, and the output terminal of the inverter circuit INV2 is referred to as a node nd1.
  • the node nd1 may be connected to the output terminal of the inverter circuit INV1 instead of the input terminal of the inverter circuit INV1.
  • circuit MCr of the circuit MP of FIG. 20A has a circuit configuration similar to that of the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, “r” is added to the symbol.
  • the holding unit HC included in the circuit MC forms an inverter loop with the inverter circuit INV1 and the inverter circuit INV2, and the holding unit HCr included in the circuit MCr includes the inverter circuit INV1r and the inverter circuit INV2r. , Form an inverter loop. That is, the circuit MP of FIG. 20A can hold the potential corresponding to the weighting coefficient by the respective inverter loops of the holding unit HC and the holding unit HCr.
  • 20A illustrates the inverter circuit INV1, the inverter circuit INV1r, the inverter circuit INV2, and the inverter circuit INV2r, at least one of the inverter circuit INV1, the inverter circuit INV1r, the inverter circuit INV2, and the inverter circuit INV2r is shown.
  • the logic circuit can be, for example, a NAND circuit, a NOR circuit, an XOR circuit, a circuit combining these, or the like.
  • the NAND circuit when the inverter circuit is replaced with a NAND circuit, the NAND circuit can function as an inverter circuit by inputting a high-level potential as a fixed potential to one of the two input terminals of the NAND circuit.
  • the NOR circuit can function as an inverter circuit by inputting a low-level potential as a fixed potential to one of the two input terminals of the NOR circuit.
  • the inverter circuit is replaced with an XOR circuit, the high-level potential as a fixed potential is input to one of the two input terminals of the XOR circuit, so that the XOR circuit can function as an inverter circuit.
  • inverter circuit As described above, the inverter circuit described in this specification and the like can be replaced with a logic circuit such as a NAND circuit, a NOR circuit, an XOR circuit, or a circuit in which these are combined. Therefore, in this specification and the like, the term “inverter circuit” can be referred to as a “logic circuit”.
  • FIG. 20B shows a modified example of the circuit MP of FIG. 20A.
  • the circuit MP of FIG. 20B has a configuration in which the holding unit HCr is removed from the circuit MCr of the circuit MP of FIG. 20A, and the holding unit HC of the circuit MC is electrically connected to the gate of the transistor M2r of the circuit MCr. Has become.
  • a node nd2 is an electrical connection point between the output terminal of the inverter circuit INV1 and the input terminal of the inverter circuit INV2. That is, the potential of the node nd2 is input to the gate of the transistor M2r.
  • the holding portion HCr is not included in the circuit MCr, and the potential given to the gate of the transistor M2r is held by the holding portion HC of the circuit MC. Further, since the holding portion HC has an inverter loop configuration including the inverter circuit INV1 and the inverter circuit INV2, one of the high level potential and the low level potential is held at the node nd1 and the high level potential or the low level potential at the node nd2. The other of the potentials is held.
  • the holding unit HC cannot hold the same potential at each of the node nd1 and the node nd2. Therefore, in the circuit MP of FIG. 20B, it is not possible to set the weighting factor expressed by holding the same potential in each of the node nd1 and the node nd2. Specifically, in the above operation example, since the low level potential cannot be held in the gates of the transistor M2 and the transistor M2r, the weighting coefficient "0" cannot be set in the circuit MP of FIG. 20B.
  • the circuit MP illustrated in FIG. 21A is a circuit that can be applied to the circuit MP in FIG. 5A, and each of the holding portion HC and the holding portion HCr has two transistors and two capacitor elements. It is different from the circuit MP of FIG. 9A.
  • the holding unit HC includes a transistor M1, a transistor M1s, a capacitive element C2, and a capacitive element C2s.
  • a first terminal of the transistor M1 is electrically connected to the wiring IL
  • a second terminal of the transistor M1 is electrically connected to a first terminal of the capacitor C2 and a gate of the transistor M6, and the second terminal of the transistor M1 is electrically connected to the wiring IL.
  • the gate is electrically connected to the wiring WL.
  • a first terminal of the transistor M1s is electrically connected to the wiring IL
  • a second terminal of the transistor M1s is electrically connected to a first terminal of the capacitive element C2s and a gate of the transistor M7.
  • the gate is electrically connected to the wiring WL.
  • nd1 an electrical connection point between the second terminal of the transistor M1, the gate of the transistor M6, and the first terminal of the capacitor C2
  • nd1s an electrical connection point between the gate of the transistor M7 and the first terminal of the capacitive element C2s.
  • the second terminal of the capacitive element C2 is electrically connected to the wiring X1L, and the second terminal of the capacitive element C2s is electrically connected to the wiring X2L.
  • the first terminal of the transistor M6 is electrically connected to the first terminal of the transistor M7 and the wiring VL, and the second terminal of the transistor M6 is electrically connected to the wiring OL.
  • the second terminal of the transistor M7 is electrically connected to the wiring OLB.
  • the circuit MCr of the circuit MP of FIG. 21A has a circuit configuration similar to that of the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, “r” is added to the symbol.
  • the holding unit HC included in the circuit MC has a function of holding a potential by the capacitive element C2 and the capacitive element C2s. Specifically, a high-level potential is input to the wiring WL to turn on the transistor M1 and the transistor M1s, and then a predetermined potential is input to the wiring IL, so that each of the capacitor C2 and the capacitor C2s is input. The potential is written to the first terminal of the. After that, the low-level potential is input to the wiring WL to turn off the transistors M1 and M1s, whereby the potentials can be held in the node nd1 and the node nd1s of the holding portion HC.
  • the potentials of the wiring X1L and the wiring X2L are preferably constant potentials, in particular, higher than a low-level potential and lower than a high-level potential. It is preferably at a potential. Further, for convenience, the constant potential is referred to as a reference potential.
  • the wiring WL is electrically connected to each of the holding portion HC and the holding portion HCr, and thus corresponds to the weighting coefficient for each of the holding portion HC and the holding portion HCr.
  • the predetermined potential is simultaneously written to the holding portion HC and the holding portion HCr when the potential of the wiring WL is a high-level potential, and then the potential of the wiring WL is set to a low-level potential and the transistor M1 ,
  • the transistor M1s, the transistor M1r, and the transistor M1sr may be turned off at the same time.
  • the signal of the neuron input to the circuit MP is defined as follows.
  • a voltage higher than the reference potential hereinafter referred to as a high level potential
  • a voltage lower than the reference potential hereinafter referred to as a low level potential
  • the low-level potential is input to the wiring X2L, the potentials of the node nd1s and the node nd1sr are lowered by the capacitive coupling of the capacitor C2s and the capacitor C2sr. As a result, the potentials of the gates of the transistors M7 and M7r are lowered, and the transistors M7 and M7r are turned off. That is, by inputting "+1" as a neuron signal to the circuit MP, the circuit MC and the wiring OL are brought into conduction and the circuit MCr and the wiring OLB are brought into conduction.
  • the potentials of the node nd1s and the node nd1sr are increased due to capacitive coupling of the capacitor C2s and the capacitor C2sr.
  • the potentials of the gates of the transistor M7 and the transistor M7r increase, and the transistor M7 and the transistor M7r are turned on. That is, by inputting "-1" as a neuron signal to the circuit MP, the circuit MC and the wiring OLB are brought into conduction and the circuit MCr and the wiring OL are brought into conduction.
  • a low-level potential is input to the wiring X1L.
  • the potentials of the nodes nd1 and nd1r are lowered by the capacitive coupling of the capacitive elements C2 and C2r. Accordingly, the potentials of the gates of the transistor M6 and the transistor M6r are lowered, so that the transistor M6 and the transistor M6r are turned off.
  • the low-level potential is input to the wiring X2L
  • the potentials of the node nd1s and the node nd1sr are lowered by the capacitive coupling of the capacitor C2s and the capacitor C2sr. Accordingly, the potentials of the gates of the transistor M7 and the transistor M7r are lowered, so that the transistor M7 and the transistor M7r are turned off. That is, when "0" is input to the circuit MP as a neuron signal, the circuit MC and the circuit MCr are not electrically connected to the wiring OL and the wiring OLB.
  • the on-states of the transistor M6, the transistor M6r, the transistor M7, and the transistor M7r preferably operate in a saturation region. Therefore, it is preferable that the gate, the source, and the drain of each of the transistor M6, the transistor M6r, the transistor M7, and the transistor M7r are appropriately biased so as to operate in the saturation region in the ON state.
  • the gate-source potential is increased by operating the on-states of the transistor M6, the transistor M6r, the transistor M7, and the transistor M7r in the saturation region, the current flowing between the source and drain of the transistor increases.
  • wiring X1L wiring X2L
  • transistor M7 and transistor M7r current flowing between the source and the drain of the transistor M6 and the transistor M6r (transistor M7 and transistor M7r) is the node nd1 and the node nd1r (node nd1s and node nd1sr). It depends on the magnitude of the potential. However, one embodiment of the present invention is not limited to this.
  • FIG. 21B shows a modified example of the circuit MP of FIG. 21A.
  • the circuit MP of FIG. 21B has a configuration in which the back gate is removed from the transistors M6, M6r, M7, and M7r of FIG. 21A. Therefore, the transistor M6, the transistor M6r, the transistor M7, and the transistor M7r included in the circuit MP can be determined at the design stage without depending on the structure of the transistor.
  • the transistor M6, the transistor M6r, the transistor M7, and the transistor M7r in FIG. 21B can be Si transistors whose active layers include single crystal silicon or non-single crystal silicon. Further, the transistor M6, the transistor M6r, the transistor M7, and the transistor M7r in FIG. 21B can be OS transistors whose active layers include an oxide semiconductor. Further, the transistors M6, M6r, M7, and M7r may be transistors including an organic semiconductor, a compound semiconductor, or the like.
  • the product sum and the activation function can be calculated in the same manner as the circuit MP of FIG. 9A.
  • the weighting coefficient held by the circuit MP is three values of “+1”, “ ⁇ 1”, and “0”, and the signal of the neuron according to the potential input from the wiring X1L and the wiring X2L.
  • the circuit MP that can calculate the product of the three values of “+1”, “ ⁇ 1”, and “0” has been described.
  • the weighting factors are “+1”, “
  • the circuit MP shown in FIG. 22A is a circuit obtained by removing the transistors M4 and M4r from the circuit MP of FIG. 9A. Further, since the transistors M4 and M4r are omitted, the wiring X2L for inputting a potential to the gates of the transistors M4 and M4r is also omitted in FIG. 22A. A wiring corresponding to the wiring X1L is described as a wiring XL in FIG. 22A.
  • the weighting coefficient set in the circuit MP of FIG. 22A is set to “+1” when the high level potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr, and the weighting factor of the holding unit HC is set.
  • the low-level potential is held at the node nd1 and the high-level potential is held at the node nd1r of the holding unit HCr, it is set to "-1”.
  • the potential is held, it is set to "0".
  • the signal of the neuron input to the circuit MP in FIG. 22A is “+1” when a high-level potential is applied to the wiring XL and “0” when a low-level potential is applied to the wiring XL.
  • the signal of the neuron to be input is defined as the weight coefficient
  • the signal of the neuron is input to the circuit MP in each case of the weight coefficient.
  • presence or absence of a change in the current I OL outputted from outa and presence or absence of a change in the current I OLB outputted from the node outb wiring OLB are as listed below in Table. In the table below, a high level potential is described as high and a low level potential is described as low.
  • the circuit MP of FIG. 22A has a product of three values of weighting factors “+1”, “ ⁇ 1”, and “0” and a neuron signal of two values “+1” and “0”. Can be calculated.
  • the weighting factor may be not only three values but also two values or three or more values. For example, binary values of "+1” and “0” or binary values of "+1” and “-1” may be used.
  • the weighting factor may be an analog value or a multi-bit (multi-valued) digital value.
  • the holding portions HC and the holding portions HCr of the circuits MP and MCr of the circuit MP are set to the high level potential or the low level potential, respectively.
  • the holding portion HCr may hold a potential indicating an analog value. For example, when the weighting factor is “positive analog value”, the high level analog potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr.
  • the weighting coefficient is “negative analog value”, for example, the low level potential is held at the node nd1 of the holding unit HC and the high level analog potential is held at the node nd1r of the holding unit HCr. Then, the magnitudes of the currents I OL and I OLB are according to the analog potential.
  • the circuit MP of FIG. 22A may have a configuration in which the wiring IL and the wiring ILB are integrated and the wiring WL is divided into wirings W1L and W2L.
  • Such a circuit configuration is shown in FIG. 22B.
  • the circuit MP of FIG. 22B can be applied to the arithmetic circuit 120 of FIG. 6 as an example. Note that the description of the operation method of the circuit MP in FIG. 16A is referred to for the operation method of the circuit MP in FIG. 22B.
  • the circuit MP in FIG. 22A may have a configuration in which the wiring XL is divided into the wiring X1L and the wiring X2L. Such a circuit configuration is shown in FIG. 22C. If a high-level potential or a low-level potential is applied to each of the wiring X1L and the wiring X2L, there are four combinations of on-states and off-states of the transistors M3 and M3r. Further, assuming that a high-level potential or a low-level potential is held at the nodes nd1 and nd1r of the holding unit HC and the holding unit HCr, respectively, there are four combinations of potentials held at the nodes nd1 and nd1r. Becomes
  • a node nd1 and the combination of potential held in Nd1r, wiring X1L, and combinations of potentials X2L gives, defined by, the change in current I OL outputted from the node outa wiring OL
  • the following table shows the presence / absence and the presence / absence of change in the current I OLB output from the node outb of the wiring OLB. In the table below, a high level potential is described as high and a low level potential is described as low.
  • the circuit MP shown in FIG. 23A has three values of weighting factors “+1”, “ ⁇ 1”, and “0”, and two neuron signals of “+1” and “0”.
  • a circuit for calculating the product of the value and the circuit MP does not include the transistor M1s, the transistor M1sr, the transistor M7, the transistor M7r, the capacitor C2s, and the capacitor C2sr in the circuit MP of FIG. 21A.
  • the wiring X2L for inputting a potential to the second terminals of the capacitance element C2s and the capacitance element C2sr is also omitted in FIG. 23A.
  • the wiring corresponding to the wiring X1L is described as the wiring XL in FIG. 23A.
  • the weight coefficients are “+1”, “ ⁇ 1”, and It is possible to calculate the product of the ternary value of "0" and the binary value of the neuron signal of "+1" and "0".
  • the weighting factor may be not only three values but also two values or three or more values. For example, binary values of "+1” and “0” or binary values of "+1” and “-1” may be used. Alternatively, the weighting factor may be an analog value or a multi-bit (multi-valued) digital value.
  • the potentials held in the circuit MC of the circuit MP and the holding unit HC and the holding unit HCr of the circuit MCr are set to the high level potential or the low level potential, but the holding unit HC and the holding unit HCr have analog values.
  • the indicated potential may be held.
  • the weighting factor is “positive analog value”
  • the high level analog potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr.
  • the weighting coefficient is “negative analog value”
  • the low level potential is held at the node nd1 of the holding unit HC and the high level analog potential is held at the node nd1r of the holding unit HCr.
  • the magnitudes of the currents I OL and I OLB are according to the analog potential.
  • the circuit MP of FIG. 23A may have a configuration in which the wiring IL and the wiring ILB are integrated and the wiring WL is divided into the wiring W1L and the wiring W2L.
  • Such a circuit configuration is shown in FIG. 23B.
  • the circuit MP of FIG. 23B can be applied to the arithmetic circuit 120 of FIG. 6 as an example. Note that the description of the operation method of the circuit MP in FIG. 16A is referred to for the operation method of the circuit MP in FIG. 23B.
  • the circuit MP in FIG. 23A may have a structure in which the wiring XL is divided into a wiring X1L and a wiring X2L, similarly to the circuit MP in FIG. 22C. Such a circuit configuration is shown in FIG. 23C. If a high-level potential or a low-level potential is applied to each of the wiring X1L and the wiring X2L, there are four combinations of on-states and off-states of the transistors M6 and M6r. Further, assuming that a high-level potential or a low-level potential is held at the nodes nd1 and nd1r of the holding unit HC and the holding unit HCr, respectively, there are four combinations of potentials held at the nodes nd1 and nd1r.
  • the holding portion HC and the holding portion HCr are analog. You may hold the electric potential which shows a value. For example, when the weighting factor is “positive analog value”, the high level analog potential is held at the node nd1 of the holding unit HC and the low level potential is held at the node nd1r of the holding unit HCr.
  • the weighting coefficient is “negative analog value”, for example, the low level potential is held at the node nd1 of the holding unit HC and the high level analog potential is held at the node nd1r of the holding unit HCr. Then, the magnitudes of the currents I OL and I OLB are according to the analog potential.
  • the change in the current flowing through the wiring OL and the wiring OLB can be considered as in the circuit MP of FIG. 22C. Therefore, in the circuit MP in FIG. 23C, the node nd1, nodes and combinations of potential held in Nd1r, wiring X1L, and combinations of potentials X2L gives, defined by a current I OL outputted from the node outa wiring OL And the presence or absence of change in the current I OLB output from the node outb of the wiring OLB are as shown in the above table described in the circuit MP of FIG. 22C.
  • the circuit MP shown in FIG. 24A is an example of a circuit applicable to the circuit MP of FIG. 5F.
  • the circuit MP of FIG. 24A has a circuit MC, a circuit MCr, and a transistor MZ.
  • the circuit MCr of the circuit MP of FIG. 24A has a circuit configuration similar to that of the circuit MC. Therefore, in order to distinguish the circuit element of the circuit MCr from the circuit element of the circuit MC, “r” is added to the symbol.
  • circuit MC has a holding unit HC and a transistor M8, and the circuit MCr has a holding unit HCr and a transistor M8r.
  • the holding unit HC included in the circuit MC of the circuit MP of FIG. 24A is, for example, a circuit of the circuit MP of FIGS. 9A to 9C, 10A, 10B, 11A, 11B, 12A, and 12B.
  • the holding unit HC included in MC can have the same configuration.
  • the first terminal of the transistor M8 is electrically connected to the first terminal of the transistor MZ, and the gate of the transistor M8 is electrically connected to the second terminal of the transistor M1 and the first terminal of the capacitive element C1.
  • the second terminal of the transistor M8 is electrically connected to the wiring OL.
  • the second terminal of the capacitive element C1 is electrically connected to the wiring CVL.
  • the first terminal of the transistor M1 is electrically connected to the wiring IL.
  • the first terminal of the transistor M8r is electrically connected to the first terminal of the transistor MZ, and the gate of the transistor M8r is electrically connected to the second terminal of the transistor M1r and the first terminal of the capacitive element C1r.
  • the second terminal of the transistor M8r is electrically connected to the wiring OLB.
  • the second terminal of the capacitive element C1r is electrically connected to the wiring CVL.
  • the first terminal of the transistor M1 is electrically connected to the wiring ILB.
  • the wiring CVL functions as a wiring that gives a constant voltage, for example.
  • the constant voltage can be, for example, a high level potential, a low level potential, a ground potential or the like.
  • the holding unit HC and the holding unit HCr included in the circuit MP in FIG. 24A have the same potential as the holding unit HC and the holding unit HCr included in the circuit MP illustrated in FIG. Can be held.
  • a predetermined potential is applied to the wiring WL to turn on the transistor M1 and the transistor M1r, the potential is supplied from the wiring IL to the first terminal of the capacitor C1, and the wiring ILB is used to supply the potential.
  • a potential may be supplied to the first terminal of C1r.
  • a predetermined potential is applied to the wiring WL to turn off the transistors M1 and M1r.
  • the weighting coefficient set in the circuit MP of FIG. 24A is set to “+1” when a high level potential is held at the node nd1 of the holding unit HC and a low level potential is held at the node nd1r of the holding unit HCr.
  • the potentials of the gates of the transistor M8 and the transistor M8r are determined by holding the potentials corresponding to the weighting factors in the holding unit HC and the holding unit HCr, respectively.
  • the current flowing from the circuit MP to the wiring IL and / or the wiring ILB is determined.
  • the constant voltage applied by the wiring VL is applied to the first terminal of the transistor M8 and the first terminal of the transistor M8r.
  • the constant voltage applied by the wiring VL is applied to the first terminal of the transistor M8 and the first terminal of the transistor M8r. Since it is not given, no current flows between the first terminal and the second terminal of each transistor.
  • the three values of the weighting factors “+1”, “ ⁇ 1”, and “0” and the signal (calculated value) of the neuron are The product of two values, "+1" and "0", can be calculated.
  • the weighting coefficient may be an analog value, a multi-bit (multi-value) digital value, or the like, as in the circuit MP described in the configuration example 7.
  • the circuit MP of FIG. 24A which is applicable to the arithmetic circuit which is the semiconductor device of one embodiment of the present invention, may be changed as appropriate depending on circumstances.
  • the configuration may be changed from the circuit MP of FIG. 24A to the circuit MP shown in FIG. 24B.
  • the circuit MP of FIG. 24B has a configuration in which the wiring OL and the wiring IL are combined as one wiring as the wiring IOL and the wiring OLB and the wiring ILB are combined as one wiring as the wiring IOLB in the circuit MP of FIG. 24A.
  • the wiring XL shown in FIG. 24B corresponds to any one of the wirings XLS [1] to XLS [m] shown in FIG. 7
  • the wiring WL shown in FIG. 24B is the wiring WLS [1] shown in FIG.
  • the wiring corresponds to any one of the wirings WLS [m].
  • circuit applicable to the circuit MP of FIG. 5A is not limited to the circuit MP of FIG. 24A.
  • the circuit MP of FIG. 18A described in the configuration example 4 can be transformed into a circuit applicable to the circuit MP of FIG. 5A.
  • the circuit MP shown in FIG. 25A is a circuit that can be applied to the circuit MP of FIG. 5A and has a holding unit HC including the load circuit LC and a holding unit HCr including the load circuit LCr as in FIG. 18A. Note that the operation of FIG. 25A is referred to the description of operation examples of the circuit MP of FIG. 24A, the circuit MP of FIG. 18A, and the like.
  • the configuration may be changed from the circuit MP of FIG. 25A to the circuit MP shown in FIG. 25B.
  • the circuit MP of FIG. 25B is different from the circuit MP of FIG. 25A in that the wiring OL and the wiring IL are combined into one wiring as the wiring IOL, the wiring OLB and the wiring ILB are combined into one wiring as the wiring IOLB, and a transistor is further added.
  • the configuration is such that M1 and the transistor M1r are not provided.
  • the wiring XL shown in FIG. 25B corresponds to any one of the wirings XLS [1] to XLS [m] shown in FIG. 7, and the wiring WL shown in FIG. 25B is the wiring WLS [1] shown in FIG.
  • the wiring corresponds to any one of the wirings WLS [m].
  • the circuit MP of FIG. 20A described in the configuration example 5 can be transformed into a circuit applicable to the circuit MP of FIG. 5A.
  • the circuit MP shown in FIG. 26A is a circuit applicable to the circuit MP of FIG. 5A, and like the circuit of FIG. 20A, a holding unit HC including an inverter circuit INV1 and an inverter circuit INV2, and a holding unit including an inverter circuit INV1r and an inverter circuit INV2r. And a portion HCr.
  • the circuit MP in FIG. 26A does not include the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r.
  • the operation of FIG. 26A is referred to the description of operation examples of the circuit MP of FIG. 24A, the circuit MP of FIG. 20A, and the like.
  • the circuit MP of FIG. 20B described in the configuration example 5 can be transformed into a circuit applicable to the circuit MP of FIG. 5A.
  • the circuit MP shown in FIG. 26B is a circuit that can be applied to the circuit MP of FIG. 5A and has a holding unit HC including an inverter circuit INV1 and an inverter circuit INV2 as in FIG. 20B.
  • the circuit MP in FIG. 26B does not include the transistor M3, the transistor M3r, the transistor M4, and the transistor M4r.
  • the operation of FIG. 26B is referred to the description of operation examples of the circuit MP of FIG. 24A, the circuit MP of FIG. 20B, and the like.
  • the circuit MP of FIG. 22A described in the configuration example 7 can be transformed into a circuit applicable to the circuit MP of FIG. 5A.
  • the circuit MP shown in FIG. 27A is a circuit applicable to the circuit MP of FIG. 5A and is a modification of the circuit MP of FIG. 22A.
  • the second terminal of the capacitor C1 is electrically connected to the wiring VL
  • the second terminal of the capacitor C1r is electrically connected to the wiring VL
  • a transistor 22A differs from the circuit MP of FIG. 22A in that the first terminal of M2 and the first terminal of the transistor M2 are electrically connected to the first terminal of the transistor MZ, and the transistors M3 and M3r are not provided.
  • the operation of FIG. 27A is referred to the description of operation examples of the circuit MP of FIG. 24A, the circuit MP of FIG. 22A, and the like.
  • the configuration may be changed from the circuit MP of FIG. 27A to the circuit MP shown in FIG. 27B.
  • the circuit MP in FIG. 27B has a configuration in which the wiring IL and the wiring ILB are combined into one wiring in the circuit MP in FIG. 27A.
  • the wiring XL shown in FIG. 27B corresponds to any one of the wirings XLS [1] to XLS [m] shown in FIG. 6, and the wiring WL shown in FIG. 27B is the wiring WLS [1] shown in FIG.
  • the wiring corresponds to any one of the wirings WLS [m].
  • the semiconductor device illustrated in FIG. 28 includes a transistor 300, a transistor 500, and a capacitor 600.
  • 30A is a cross-sectional view of the transistor 500 in the channel length direction
  • FIG. 30B is a cross-sectional view of the transistor 500 in the channel width direction
  • FIG. 30C is a cross-sectional view of the transistor 300 in the channel width direction.
  • the transistor 500 is a transistor (OS transistor) having a metal oxide in a channel formation region. Since the transistor 500 has a small off-state current, it is used for a semiconductor device, in particular, for the transistor M1, the transistor M3, the transistor M4, and the like of the circuit MP included in the arithmetic circuit 110, so that the written data can be held for a long time. Is possible. That is, the frequency of the refresh operation is low or the refresh operation is not required, so that the power consumption of the semiconductor device can be reduced.
  • the transistor 500 is provided above the transistor 300, and the capacitor 600 is provided above the transistors 300 and 500.
  • the capacitor 600 can be the capacitor C1, the capacitor C1r, or the like in the circuit MP.
  • the transistor 300 is provided over the substrate 311, and includes a conductor 316, an insulator 315, a semiconductor region 313 formed of part of the substrate 311, a low resistance region 314a which functions as a source region or a drain region, and a low resistance region 314b. . Note that the transistor 300 can be applied to, for example, the transistor in the above embodiment.
  • the transistor 300 As shown in FIG. 30C, in the transistor 300, the upper surface and the side surface in the channel width direction of the semiconductor region 313 are covered with the conductor 316 with the insulator 315 interposed therebetween. As described above, when the transistor 300 is a Fin type, the effective channel width is increased, so that the on-state characteristics of the transistor 300 can be improved. In addition, since the electric field contribution of the gate electrode can be increased, the off characteristics of the transistor 300 can be improved.
  • the transistor 300 may be either a p-channel type or an n-channel type.
  • a region of the semiconductor region 313 in which a channel is formed, a region in the vicinity thereof, a low-resistance region 314a serving as a source region or a drain region, a low-resistance region 314b, or the like preferably contains a semiconductor such as a silicon-based semiconductor. It preferably includes crystalline silicon. Alternatively, it may be formed of a material having Ge (germanium), SiGe (silicon germanium), GaAs (gallium arsenide), GaAlAs (gallium aluminum arsenide), or the like. It is also possible to adopt a configuration using silicon in which the effective mass is controlled by applying stress to the crystal lattice and changing the lattice spacing. Alternatively, the transistor 300 may be a HEMT (High Electron Mobility Transistor) by using GaAs and GaAlAs.
  • HEMT High Electron Mobility Transistor
  • the low-resistance region 314a and the low-resistance region 314b impart an n-type conductivity imparting element such as arsenic or phosphorus, or a p-type conductivity imparting boron, in addition to the semiconductor material applied to the semiconductor region 313. Including the element to do.
  • the conductor 316 functioning as a gate electrode is a semiconductor material such as silicon, a metal material, or an alloy containing an element imparting n-type conductivity such as arsenic or phosphorus, or an element imparting p-type conductivity such as boron.
  • a material or a conductive material such as a metal oxide material can be used.
  • the threshold voltage of the transistor can be adjusted by selecting the material of the conductor. Specifically, it is preferable to use a material such as titanium nitride or tantalum nitride for the conductor. Further, in order to achieve both conductivity and embedding properties, it is preferable to use a metal material such as tungsten or aluminum as a laminate for the conductor, and it is particularly preferable to use tungsten in terms of heat resistance.
  • the transistor 300 illustrated in FIGS. 28A and 28B is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the transistor 300 may have a structure similar to that of the transistor 500 including an oxide semiconductor as illustrated in FIG. Note that details of the transistor 500 will be described later.
  • An insulator 320, an insulator 322, an insulator 324, and an insulator 326 are sequentially stacked so as to cover the transistor 300.
  • the insulator 320, the insulator 322, the insulator 324, and the insulator 326 for example, silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, aluminum oxide, aluminum oxynitride, aluminum nitride oxide, aluminum nitride, or the like is used. Good.
  • silicon oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • silicon oxynitride means a material having a higher nitrogen content than oxygen as its composition.
  • aluminum oxynitride refers to a material having a higher oxygen content than nitrogen as its composition
  • aluminum oxynitride as a material having a higher nitrogen content than oxygen as its composition. Indicates.
  • the insulator 322 may have a function as a flattening film for flattening a step caused by the transistor 300 and the like provided below the insulator 322.
  • the upper surface of the insulator 322 may be planarized by a planarization treatment using a chemical mechanical polishing (CMP) method or the like in order to enhance planarity.
  • CMP chemical mechanical polishing
  • the insulator 324 it is preferable to use a film having a barrier property such that hydrogen and impurities do not diffuse from the substrate 311, the transistor 300, or the like to a region where the transistor 500 is provided.
  • a film having a barrier property against hydrogen for example, silicon nitride formed by a CVD method can be used.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the transistor 500, characteristics of the semiconductor element might be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film in which the amount of released hydrogen is small.
  • the desorption amount of hydrogen can be analyzed using, for example, a thermal desorption gas analysis method (TDS).
  • TDS thermal desorption gas analysis method
  • the desorption amount of hydrogen in the insulator 324 is calculated by converting the desorption amount converted into hydrogen atoms into the area of the insulator 324 when the surface temperature of the film is in the range of 50 ° C to 500 ° C. 10 ⁇ 10 15 atoms / cm 2 or less, preferably 5 ⁇ 10 15 atoms / cm 2 or less.
  • the insulator 326 preferably has a lower dielectric constant than the insulator 324.
  • the dielectric constant of the insulator 326 is preferably less than 4, and more preferably less than 3.
  • the relative permittivity of the insulator 326 is preferably 0.7 times or less, and more preferably 0.6 times or less that of the insulator 324.
  • a conductor 328, a conductor 330, and the like which are connected to the capacitor 600 or the transistor 500 are embedded.
  • the conductor 328 and the conductor 330 have a function as a plug or a wiring.
  • the conductor having a function as a plug or a wiring may have a plurality of structures collectively given the same reference numeral. In this specification and the like, the wiring and the plug connected to the wiring may be integrated. That is, part of the conductor may function as a wiring, and part of the conductor may function as a plug.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is used as a single layer or a laminated layer. be able to. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is preferable to use tungsten. Alternatively, it is preferably formed of a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • a wiring layer may be provided on the insulator 326 and the conductor 330.
  • an insulator 350, an insulator 352, and an insulator 354 are sequentially stacked and provided.
  • a conductor 356 is formed over the insulator 350, the insulator 352, and the insulator 354.
  • the conductor 356 has a function of a plug connected to the transistor 300 or a wiring. Note that the conductor 356 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 350 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 356 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening of the insulator 350 having a hydrogen barrier property.
  • tantalum nitride or the like may be used as the conductor having a barrier property against hydrogen. Further, by stacking tantalum nitride and tungsten having high conductivity, diffusion of hydrogen from the transistor 300 can be suppressed while maintaining conductivity as a wiring. In this case, it is preferable that the tantalum nitride layer having a hydrogen barrier property is in contact with the insulator 350 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 354 and the conductor 356.
  • an insulator 360, an insulator 362, and an insulator 364 are sequentially stacked and provided.
  • a conductor 366 is formed over the insulator 360, the insulator 362, and the insulator 364.
  • the conductor 366 has a function as a plug or a wiring. Note that the conductor 366 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 360 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 366 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a barrier property against hydrogen is formed in the opening portion of the insulator 360 having a barrier property against hydrogen.
  • a wiring layer may be provided on the insulator 364 and the conductor 366.
  • an insulator 370, an insulator 372, and an insulator 374 are sequentially stacked and provided.
  • a conductor 376 is formed over the insulator 370, the insulator 372, and the insulator 374.
  • the conductor 376 has a function as a plug or a wiring. Note that the conductor 376 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 370 is preferably an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 376 preferably includes a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening of the insulator 370 having a hydrogen barrier property.
  • a wiring layer may be provided on the insulator 374 and the conductor 376.
  • an insulator 380, an insulator 382, and an insulator 384 are sequentially stacked and provided.
  • a conductor 386 is formed over the insulator 380, the insulator 382, and the insulator 384.
  • the conductor 386 has a function as a plug or a wiring. Note that the conductor 386 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the insulator 380 it is preferable to use an insulator having a barrier property against hydrogen, like the insulator 324.
  • the conductor 386 preferably contains a conductor having a barrier property against hydrogen.
  • a conductor having a hydrogen barrier property is formed in the opening of the insulator 380 having a hydrogen barrier property.
  • the semiconductor device has been described above, the semiconductor device according to this embodiment It is not limited to this.
  • the number of wiring layers similar to the wiring layer including the conductor 356 may be three or less, or the number of wiring layers similar to the wiring layer including the conductor 356 may be five or more.
  • An insulator 510, an insulator 512, an insulator 514, and an insulator 516 are sequentially stacked on the insulator 384. Any of the insulator 510, the insulator 512, the insulator 514, and the insulator 516 is preferably formed using a substance having a barrier property against oxygen and hydrogen.
  • insulator 510 and the insulator 514 for example, a film having a barrier property in which hydrogen and impurities do not diffuse from the substrate 311 or a region where the transistor 300 is provided to a region where the transistor 500 is provided is used. Is preferred. Therefore, a material similar to that of the insulator 324 can be used.
  • silicon nitride formed by a CVD method can be used as an example of a film having a barrier property against hydrogen.
  • silicon nitride formed by a CVD method when hydrogen is diffused into a semiconductor element including an oxide semiconductor, such as the transistor 500, characteristics of the semiconductor element might be deteriorated in some cases. Therefore, it is preferable to use a film which suppresses diffusion of hydrogen between the transistor 500 and the transistor 300.
  • the film that suppresses the diffusion of hydrogen is a film in which the amount of released hydrogen is small.
  • a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide is preferably used for the insulator 510 and the insulator 514.
  • aluminum oxide has a high blocking effect that does not allow the film to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • the same material as that of the insulator 320 can be used for the insulator 512 and the insulator 516. Further, by applying a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 512 and the insulator 516.
  • a conductor 518, a conductor (eg, a conductor 503) included in the transistor 500, and the like are embedded in the insulator 510, the insulator 512, the insulator 514, and the insulator 516.
  • the conductor 518 has a function of a plug connected to the capacitor 600 or the transistor 300, or a wiring.
  • the conductor 518 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • the conductor 510 in a region which is in contact with the insulator 510 and the insulator 514 be a conductor having a barrier property against oxygen, hydrogen, and water.
  • the transistor 300 and the transistor 500 can be separated by a layer having a barrier property against oxygen, hydrogen, and water, and diffusion of hydrogen from the transistor 300 to the transistor 500 can be suppressed.
  • the transistor 500 is provided above the insulator 516.
  • a transistor 500 includes a conductor 503 arranged so as to be embedded in an insulator 514 and an insulator 516, and an insulator arranged over the insulator 516 and the conductor 503. 520, an insulator 522 placed over the insulator 520, an insulator 524 placed over the insulator 522, an oxide 530a placed over the insulator 524, and an oxide 530a Between the conductor 542a and the conductor 542b.
  • an insulator 544 is preferably provided between the oxide 530a, the oxide 530b, the conductor 542a, and the insulator 580 and the insulator 580.
  • the conductor 560 includes a conductor 560a provided inside the insulator 550, a conductor 560b provided so as to be embedded inside the conductor 560a, and It is preferable to have
  • an insulator 574 is preferably provided over the insulator 580, the conductor 560, and the insulator 550.
  • the oxide 530a, the oxide 530b, and the oxide 530c may be collectively referred to as the oxide 530.
  • the transistor 500 has a structure in which three layers of an oxide 530a, an oxide 530b, and an oxide 530c are stacked in a region where a channel is formed and in the vicinity thereof, the present invention is not limited to this. Not a thing.
  • a single layer of the oxide 530b, a two-layer structure of the oxide 530b and the oxide 530a, a two-layer structure of the oxide 530b and the oxide 530c, or a stacked structure of four or more layers may be provided.
  • the conductor 560 is shown as a stacked structure of two layers, but the present invention is not limited to this.
  • the conductor 560 may have a single-layer structure or a stacked structure including three or more layers.
  • the transistor 500 illustrated in FIGS. 28 and 30A is an example, and the structure thereof is not limited, and an appropriate transistor may be used depending on a circuit configuration or a driving method.
  • the conductor 560 functions as a gate electrode of the transistor, and the conductors 542a and 542b function as a source electrode or a drain electrode, respectively.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region between the conductor 542a and the conductor 542b.
  • the arrangement of the conductor 560, the conductor 542a, and the conductor 542b is selected in a self-aligned manner with respect to the opening of the insulator 580. That is, in the transistor 500, the gate electrode can be arranged in a self-aligned manner between the source electrode and the drain electrode. Therefore, the conductor 560 can be formed without providing a positioning margin, so that the area occupied by the transistor 500 can be reduced. Thereby, miniaturization and high integration of the semiconductor device can be achieved.
  • the conductor 560 is formed in a region between the conductor 542a and the conductor 542b in a self-aligned manner, the conductor 560 does not have a region overlapping with the conductor 542a or the conductor 542b. Accordingly, parasitic capacitance formed between the conductor 560 and the conductors 542a and 542b can be reduced. Therefore, the switching speed of the transistor 500 can be improved and high frequency characteristics can be provided.
  • the conductor 560 may function as a first gate (also referred to as a top gate) electrode. Further, the conductor 503 may function as a second gate (also referred to as a bottom gate) electrode. In that case, the threshold voltage of the transistor 500 can be controlled by changing the potential applied to the conductor 503 independently of the potential applied to the conductor 560 without depending on the potential. In particular, by applying a negative potential to the conductor 503, the threshold voltage of the transistor 500 can be made higher than 0 V and off-state current can be reduced. Therefore, applying a negative potential to the conductor 503 can reduce the drain current when the potential applied to the conductor 560 is 0 V, as compared to the case where no potential is applied.
  • the conductor 503 is arranged so as to overlap with the oxide 530 and the conductor 560. Thus, when a potential is applied to the conductor 560 and the conductor 503, the electric field generated from the conductor 560 and the electric field generated from the conductor 503 are connected to cover a channel formation region formed in the oxide 530.
  • a structure of a transistor that electrically surrounds a channel formation region by an electric field of a first gate electrode and a second gate electrode is referred to as a surrounded channel (S-channel) structure.
  • the conductor 503 has the same structure as the conductor 518, and the conductor 503a is formed in contact with the inner walls of the openings of the insulator 514 and the insulator 516, and the conductor 503b is formed further inside.
  • the transistor 500 has a structure in which the conductor 503a and the conductor 503b are stacked, the present invention is not limited to this.
  • the conductor 503 may be provided as a single layer or a stacked structure including three or more layers.
  • the conductor 503a be made of a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities are difficult to permeate).
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules
  • the function of suppressing the diffusion of impurities or oxygen means the function of suppressing the diffusion of any one or all of the impurities or oxygen.
  • the conductor 503a since the conductor 503a has a function of suppressing diffusion of oxygen, it is possible to prevent the conductor 503b from being oxidized and decreasing in conductivity.
  • the conductor 503b is preferably formed using a highly conductive conductive material containing tungsten, copper, or aluminum as its main component.
  • the conductor 503b is shown as a single layer, it may have a laminated structure, for example, a laminate of titanium or titanium nitride and the above conductive material.
  • the insulator 520, the insulator 522, the insulator 524, and the insulator 550 have a function as a second gate insulating film.
  • the insulator 524 which is in contact with the oxide 530, it is preferable to use an insulator containing more oxygen than the oxygen which satisfies the stoichiometric composition. That is, it is preferable that the insulator 524 be formed with an excess oxygen region. By providing such an insulator containing excess oxygen in contact with the oxide 530, oxygen vacancies in the oxide 530 can be reduced and the reliability of the transistor 500 can be improved.
  • an oxide material from which part of oxygen is released by heating is preferably used as the insulator having an excess oxygen region.
  • the oxide that desorbs oxygen by heating means that the amount of desorbed oxygen in terms of oxygen atoms is 1.0 ⁇ 10 18 atoms / cm 3 or more, preferably 1 or more in TDS (Thermal Desorption Spectroscopy) analysis.
  • the surface temperature of the film during the TDS analysis is preferably 100 ° C. or higher and 700 ° C. or lower, or 100 ° C. or higher and 400 ° C. or lower.
  • any one or more of heat treatment, microwave treatment, and RF treatment may be performed by contacting the insulator having the excess oxygen region with the oxide 530.
  • water or hydrogen in the oxide 530 can be removed.
  • reactions occur which bonds VoH is disconnected, when other words happening reaction of "V O H ⁇ V O + H", can be dehydrogenated.
  • Part of the hydrogen generated at this time may be combined with oxygen and converted into H 2 O, which is removed from the oxide 530 or the insulator in the vicinity of the oxide 530.
  • part of hydrogen may be diffused or captured (also referred to as gettering) in the conductor 542 (the conductor 542a and the conductor 542b).
  • an apparatus having a power source for generating high-density plasma or an apparatus having a power source for applying RF to the substrate side for the microwave treatment.
  • a gas containing oxygen and by using high-density plasma high-density oxygen radicals can be generated, and by applying RF to the substrate side, oxygen radicals generated by high-density plasma can be generated.
  • the pressure may be 133 Pa or higher, preferably 200 Pa or higher, more preferably 400 Pa or higher.
  • oxygen and argon are used, and an oxygen flow rate ratio (O 2 / (O 2 + Ar)) is 50% or less, preferably 10% or more 30 % Or less is recommended.
  • heat treatment is preferably performed with the surface of the oxide 530 exposed.
  • the heat treatment may be performed at 100 ° C to 450 ° C inclusive, more preferably 350 ° C to 400 ° C inclusive, for example.
  • the heat treatment is performed in an atmosphere of a nitrogen gas or an inert gas, or an atmosphere containing an oxidizing gas at 10 ppm or more, 1% or more, or 10% or more.
  • the heat treatment is preferably performed in an oxygen atmosphere. Accordingly, oxygen can be supplied to the oxide 530 to reduce oxygen vacancies (V 2 O 3 ).
  • the heat treatment may be performed under reduced pressure.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or higher, 1% or higher, or 10% or higher in order to supplement desorbed oxygen after the heat treatment is performed in a nitrogen gas or inert gas atmosphere.
  • the heat treatment may be performed in an atmosphere containing an oxidizing gas in an amount of 10 ppm or more, 1% or more, or 10% or more, and then continuously performed in a nitrogen gas or inert gas atmosphere.
  • the insulator 522 when the insulator 524 has an excess oxygen region, the insulator 522 preferably has a function of suppressing diffusion of oxygen (eg, oxygen atoms, oxygen molecules) (the oxygen is less likely to permeate).
  • oxygen eg, oxygen atoms, oxygen molecules
  • the insulator 522 has a function of suppressing diffusion of oxygen and impurities, oxygen contained in the oxide 530 does not diffuse to the insulator 520 side, which is preferable. Further, the conductor 503 can be prevented from reacting with the insulator 524 and oxygen contained in the oxide 530.
  • the insulator 522 is, for example, aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ), or It is preferable to use an insulator containing a so-called high-k material such as (Ba, Sr) TiO 3 (BST) in a single layer or a laminated layer. As miniaturization and higher integration of transistors progress, problems such as leakage current may occur due to thinning of the gate insulating film. By using a high-k material for the insulator functioning as a gate insulating film, it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness.
  • a so-called high-k material such as (Ba, Sr) TiO 3 (BST)
  • an insulator containing an oxide of one or both of aluminum and hafnium which is an insulating material having a function of suppressing diffusion of impurities and oxygen and the like (the above oxygen is difficult to permeate).
  • the insulator containing one or both oxides of aluminum and hafnium it is preferable to use aluminum oxide, hafnium oxide, an oxide containing aluminum and hafnium (hafnium aluminate), or the like.
  • the insulator 522 is formed using such a material, the insulator 522 suppresses release of oxygen from the oxide 530 and entry of impurities such as hydrogen from the peripheral portion of the transistor 500 into the oxide 530. Functions as a layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator and used.
  • the insulator 520 is preferably thermally stable.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • an insulator made of a high-k material with silicon oxide or silicon oxynitride, an insulator 520 having a stacked structure which is thermally stable and has a high relative dielectric constant can be obtained.
  • the insulator 520, the insulator 522, and the insulator 524 are illustrated as the second gate insulating film having a stacked-layer structure of three layers.
  • the gate insulating film may have a single-layer structure, a double-layer structure, or a stacked structure of four or more layers.
  • the laminated structure is not limited to the same material, and may be a laminated structure made of different materials.
  • a metal oxide functioning as an oxide semiconductor be used for the oxide 530 including a channel formation region.
  • an In-M-Zn oxide (the element M is aluminum, gallium, yttrium, copper, vanadium, beryllium, boron, titanium, iron, nickel, germanium, zirconium, molybdenum, lanthanum, cerium, neodymium).
  • the In-M-Zn oxide that can be used as the oxide 530 is preferably the CAAC-OS or the CAC-OS described in Embodiment 4.
  • an In—Ga oxide or an In—Zn oxide may be used.
  • a metal oxide having a low carrier concentration for the transistor 500 it is preferable to use a metal oxide having a low carrier concentration for the transistor 500.
  • the concentration of impurities in the metal oxide may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the impurities in the metal oxide include, for example, hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • hydrogen contained in a metal oxide reacts with oxygen bonded to a metal atom to be water, which may cause oxygen vacancies in the metal oxide.
  • oxygen vacancies and hydrogen combine to form a V O H.
  • V O H acts as a donor, sometimes electrons serving as carriers are generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including a metal oxide containing a large amount of hydrogen is likely to have normally-on characteristics.
  • the metal oxide easily moves due to stress such as heat and an electric field; therefore, when a large amount of hydrogen is contained in the metal oxide, reliability of the transistor might be deteriorated.
  • the highly purified intrinsic or substantially highly purified intrinsic it is preferable that the highly purified intrinsic or substantially highly purified intrinsic.
  • the impurities such as hydrogen (dehydration, may be described as dehydrogenation.)
  • oxygenation treatment it is important to supply oxygen to the metal oxide to fill oxygen vacancies (sometimes referred to as oxygenation treatment).
  • the metal oxide impurities is sufficiently reduced such V O H By using the channel formation region of the transistor, it is possible to have stable electrical characteristics.
  • the metal oxide may be evaluated by the carrier concentration instead of the donor concentration. Therefore, in this specification and the like, the carrier concentration which is assumed to be a state where no electric field is applied may be used as the parameter of the metal oxide, instead of the donor concentration. That is, the “carrier concentration” described in this specification and the like can be called the “donor concentration” in some cases.
  • the hydrogen concentration obtained by secondary ion mass spectrometry is less than 1 ⁇ 10 20 atoms / cm 3 , preferably 1 ⁇ 10 19 atoms / cm 3. It is less than 3 , more preferably less than 5 ⁇ 10 18 atoms / cm 3 , and even more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • the carrier concentration of the metal oxide in the channel formation region is preferably 1 ⁇ 10 18 cm ⁇ 3 or less and less than 1 ⁇ 10 17 cm ⁇ 3. Is more preferable, less than 1 ⁇ 10 16 cm ⁇ 3 is more preferable, less than 1 ⁇ 10 13 cm ⁇ 3 is still more preferable, and less than 1 ⁇ 10 12 cm ⁇ 3 is further preferable.
  • the lower limit of the carrier concentration of the metal oxide in the channel formation region is not particularly limited, but can be set to 1 ⁇ 10 ⁇ 9 cm ⁇ 3 , for example.
  • the conductor 542 (the conductor 542a and the conductor 542b) and the oxide 530 are in contact with each other, so that oxygen in the oxide 530 diffuses into the conductor 542,
  • the conductor 542 may be oxidized. Oxidation of the conductor 542 is likely to reduce the conductivity of the conductor 542. Note that diffusion of oxygen in the oxide 530 to the conductor 542 can be restated as absorption of oxygen in the oxide 530 by the conductor 542.
  • oxygen in the oxide 530 diffuses into the conductor 542 (the conductor 542a and the conductor 542b), so that the interface between the conductor 542a and the oxide 530b and the vicinity thereof, and the conductor 542b.
  • an insulating region is formed in the interface between the oxide and the oxide 530b and in the vicinity of the interface. Since the region contains more oxygen than the conductor 542, it is estimated that the region has higher electrical resistance than the conductor 542a and the conductor 542b.
  • the three-layer structure including the conductor 542, the region, and the oxide 530b can be regarded as a three-layer structure including a metal-insulator-semiconductor and is referred to as a MIS (Metal-Insulator-Semiconductor) structure. , Or a diode junction structure mainly composed of the MIS structure.
  • MIS Metal-Insulator-Semiconductor
  • the above insulating region is not limited to being formed between the conductor 542 and the oxide 530b; for example, the insulating region may be formed between the conductor 542 and the oxide 530c. In some cases, or between the conductor 542 and the oxide 530b and between the conductor 542 and the oxide 530c.
  • a metal oxide having a bandgap of 2 eV or more, preferably 2.5 eV or more as the metal oxide which functions as a channel formation region in the oxide 530.
  • the oxide 530 has the oxide 530a below the oxide 530b, diffusion of impurities from the structure formed below the oxide 530a into the oxide 530b can be suppressed. Further, by including the oxide 530c over the oxide 530b, diffusion of impurities from the structure formed above the oxide 530c into the oxide 530b can be suppressed.
  • the oxide 530 preferably has a stacked structure due to oxides in which the atomic ratio of each metal atom is different.
  • the atomic ratio of the element M in the constituent elements is higher than the atomic ratio of the element M in the constituent elements in the metal oxide used for the oxide 530b. It is preferable.
  • the atomic ratio of the element M to In is preferably higher than the atomic ratio of the element M to In in the metal oxide used for the oxide 530b.
  • the atomic ratio of In to the element M is preferably higher than the atomic ratio of In to the element M in the metal oxide used for the oxide 530a.
  • a metal oxide that can be used for the oxide 530a or the oxide 530b can be used.
  • the energy at the bottom of the conduction band of the oxide 530a and the oxide 530c be higher than the energy at the bottom of the conduction band of the oxide 530b.
  • the electron affinity of the oxide 530a and the oxide 530c be smaller than the electron affinity of the oxide 530b.
  • the energy level at the bottom of the conduction band changes gently at the junction of the oxide 530a, the oxide 530b, and the oxide 530c.
  • the energy level at the bottom of the conduction band at the junction of the oxide 530a, the oxide 530b, and the oxide 530c is continuously changed or continuously joined.
  • the oxide 530a and the oxide 530b, and the oxide 530b and the oxide 530c have a common element other than oxygen (as a main component), so that a mixed layer with low density of defect states is formed.
  • the oxide 530b is an In—Ga—Zn oxide
  • an In—Ga—Zn oxide, a Ga—Zn oxide, gallium oxide, or the like may be used as the oxide 530a and the oxide 530c.
  • the main carrier path is the oxide 530b.
  • the oxide 530a and the oxide 530c have the above structure, the density of defect states in the interface between the oxide 530a and the oxide 530b and the interface between the oxide 530b and the oxide 530c can be reduced. Therefore, the influence of interface scattering on carrier conduction is reduced, and the transistor 500 can obtain high on-state current.
  • the conductor 542a and the conductor 542b which function as a source electrode and a drain electrode are provided over the oxide 530b.
  • Examples of the conductor 542a and the conductor 542b include aluminum, chromium, copper, silver, gold, platinum, tantalum, nickel, titanium, molybdenum, tungsten, hafnium, vanadium, niobium, manganese, magnesium, zirconium, beryllium, indium, and ruthenium. It is preferable to use a metal element selected from iridium, strontium, and lanthanum, an alloy containing the above metal element as a component, an alloy in which the above metal elements are combined, or the like.
  • tantalum nitride, titanium nitride, tungsten, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, oxide containing lanthanum and nickel, or the like is used. It is preferable. Further, tantalum nitride, titanium nitride, nitride containing titanium and aluminum, nitride containing tantalum and aluminum, ruthenium oxide, ruthenium nitride, oxide containing strontium and ruthenium, and oxide containing lanthanum and nickel are difficult to oxidize. It is preferable because it is a conductive material or a material that maintains conductivity even when absorbing oxygen. Further, a metal nitride film such as tantalum nitride is preferable because it has a barrier property against hydrogen or oxygen.
  • the conductor 542a and the conductor 542b are shown as a single-layer structure in FIG. 30, they may have a laminated structure of two or more layers.
  • a tantalum nitride film and a tungsten film may be stacked.
  • a titanium film and an aluminum film may be stacked.
  • a two-layer structure in which an aluminum film is stacked over a tungsten film a two-layer structure in which a copper film is stacked over a copper-magnesium-aluminum alloy film, a two-layer structure in which a copper film is stacked over a titanium film, and a tungsten film is formed over the tungsten film.
  • a two-layer structure in which copper films are laminated may be used.
  • a titanium film or a titanium nitride film a three-layer structure in which an aluminum film or a copper film is stacked over the titanium film or the titanium nitride film, and a titanium film or a titanium nitride film is further formed thereover, a molybdenum film, or
  • a molybdenum nitride film and an aluminum film or a copper film are stacked over the molybdenum film or the molybdenum nitride film and a molybdenum film or a molybdenum nitride film is formed thereover.
  • a transparent conductive material containing indium oxide, tin oxide, or zinc oxide may be used.
  • regions 543a and 543b may be formed as low resistance regions at the interface of the oxide 530 with the conductor 542a (conductor 542b) and in the vicinity thereof.
  • the region 543a functions as one of the source region and the drain region
  • the region 543b functions as the other of the source region and the drain region.
  • a channel formation region is formed in a region between the region 543a and the region 543b.
  • the oxygen concentration in the region 543a (region 543b) may be reduced.
  • a metal compound layer containing a metal contained in the conductor 542a (conductor 542b) and a component of the oxide 530 may be formed in the region 543a (territory 543b). In such a case, the carrier density of the region 543a (region 543b) increases, and the region 543a (region 543b) becomes a low resistance region.
  • the insulator 544 is provided so as to cover the conductors 542a and 542b and suppresses oxidation of the conductors 542a and 542b. At this time, the insulator 544 may be provided so as to cover a side surface of the oxide 530 and be in contact with the insulator 524.
  • insulator 544 a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, neodymium, lanthanum, magnesium, or the like. Can be used. Alternatively, as the insulator 544, silicon nitride oxide, silicon nitride, or the like can be used.
  • the insulator 544 an oxide containing one or both of aluminum and hafnium, such as aluminum oxide, hafnium oxide, aluminum, or an oxide containing hafnium (hafnium aluminate).
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, crystallization is less likely to occur in heat treatment in a later step, which is preferable.
  • the insulator 544 is not an essential component when the conductors 542a and 542b are materials having oxidation resistance or when the conductivity does not significantly decrease even when oxygen is absorbed. It may be appropriately designed depending on the desired transistor characteristics.
  • impurities such as water and hydrogen contained in the insulator 580 can be suppressed from diffusing into the oxide 530b through the oxide 530c and the insulator 550.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably arranged in contact with the inside (top surface and side surface) of the oxide 530c.
  • the insulator 550 is preferably formed using an insulator which contains excess oxygen and releases oxygen by heating.
  • silicon oxide containing excess oxygen, silicon oxynitride, silicon nitride oxide, silicon nitride, silicon oxide containing fluorine, silicon oxide containing carbon, silicon oxide containing carbon and nitrogen, and vacancy are formed.
  • the silicon oxide which it has can be used.
  • silicon oxide and silicon oxynitride are preferable because they are stable to heat.
  • oxygen is effectively supplied from the insulator 550 to the channel formation region of the oxide 530b through the oxide 530c. Can be supplied.
  • the concentration of impurities such as water or hydrogen in the insulator 550 is preferably reduced.
  • the thickness of the insulator 550 is preferably 1 nm or more and 20 nm or less.
  • a metal oxide may be provided between the insulator 550 and the conductor 560 in order to efficiently supply the excess oxygen of the insulator 550 to the oxide 530.
  • the metal oxide preferably suppresses oxygen diffusion from the insulator 550 to the conductor 560.
  • diffusion of excess oxygen from the insulator 550 to the conductor 560 is suppressed. That is, a decrease in the excess oxygen amount supplied to the oxide 530 can be suppressed.
  • oxidation of the conductor 560 due to excess oxygen can be suppressed.
  • a material that can be used for the insulator 544 may be used.
  • the insulator 550 may have a stacked-layer structure like the second gate insulating film.
  • an insulator functioning as a gate insulating film is preferably formed using a high-k material and a thermal insulator.
  • a layered structure of a stable material it is possible to reduce the gate potential during transistor operation while maintaining the physical film thickness. Further, it is possible to form a laminated structure that is thermally stable and has a high relative dielectric constant.
  • the conductor 560 functioning as the first gate electrode is illustrated as a two-layer structure in FIGS. 30A and 30B, it may have a single-layer structure or a stacked structure of three or more layers.
  • the conductor 560a has a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used. Since the conductor 560a has a function of suppressing diffusion of oxygen, oxygen contained in the insulator 550 can prevent the conductor 560b from being oxidized and decreasing in conductivity.
  • impurities such as hydrogen atoms, hydrogen molecules, water molecules, nitrogen atoms, nitrogen molecules, nitric oxide molecules (N 2 O, NO, NO 2, etc.), and copper atoms. It is preferable to use materials. Alternatively, a conductive material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) is preferably used. Since
  • the conductive material having a function of suppressing diffusion of oxygen for example, tantalum, tantalum nitride, ruthenium, ruthenium oxide, or the like is preferably used.
  • an oxide semiconductor which can be applied to the oxide 530 can be used as the conductor 560a. In that case, by forming a film of the conductor 560b by a sputtering method, the electric resistance value of the conductor 560a can be reduced to be a conductor. This can be called an OC (Oxide Conductor) electrode.
  • the conductor 560b is preferably made of a conductive material containing tungsten, copper, or aluminum as a main component. Since the conductor 560b also functions as a wiring, it is preferable to use a conductor having high conductivity. For example, a conductive material containing tungsten, copper, or aluminum as its main component can be used. Further, the conductor 560b may have a stacked structure, for example, a stacked structure of titanium or titanium nitride and the above conductive material.
  • the insulator 580 is provided on the conductors 542a and 542b through the insulator 544.
  • the insulator 580 preferably has an excess oxygen region.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, silicon nitride, fluorine-added silicon oxide, carbon-added silicon oxide, carbon-nitrogen-added silicon oxide, or void-containing oxide is used as the insulator 580. It is preferable to have silicon, resin, or the like.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • silicon oxide and silicon oxide having vacancies are preferable because an excess oxygen region can be easily formed in a later step.
  • the insulator 580 preferably has an excess oxygen region. By providing the insulator 580 from which oxygen is released by heating in contact with the oxide 530c, oxygen in the insulator 580 can be efficiently supplied to the oxide 530 through the oxide 530c. Note that the concentration of impurities such as water or hydrogen in the insulator 580 is preferably reduced.
  • the opening of the insulator 580 is formed so as to overlap with a region between the conductor 542a and the conductor 542b.
  • the conductor 560 is formed so as to be embedded in the opening of the insulator 580 and the region between the conductors 542a and 542b.
  • the conductor 560 When miniaturizing semiconductor devices, it is necessary to shorten the gate length, but it is necessary to prevent the conductivity of the conductor 560 from decreasing. Therefore, when the thickness of the conductor 560 is increased, the conductor 560 can have a shape with a high aspect ratio. In this embodiment mode, the conductor 560 is provided so as to be embedded in the opening of the insulator 580; therefore, even if the conductor 560 has a high aspect ratio, the conductor 560 can be formed without being destroyed during the process. You can
  • the insulator 574 is preferably provided in contact with the top surface of the insulator 580, the top surface of the conductor 560, and the top surface of the insulator 550.
  • an excess oxygen region can be provided in the insulator 550 and the insulator 580. Accordingly, oxygen can be supplied into the oxide 530 from the excess oxygen region.
  • insulator 574 a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like is used. You can
  • aluminum oxide has a high barrier property and can suppress the diffusion of hydrogen and nitrogen even if it is a thin film of 0.5 nm or more and 3.0 nm or less. Therefore, aluminum oxide formed by a sputtering method can have a function as a barrier film against impurities such as hydrogen as well as an oxygen supply source.
  • the insulator 581 functioning as an interlayer film over the insulator 574.
  • the insulator 581 preferably has a reduced concentration of impurities such as water or hydrogen in the film.
  • the conductors 540a and 540b are arranged in the openings formed in the insulator 581, the insulator 574, the insulator 580, and the insulator 544.
  • the conductor 540a and the conductor 540b are provided to face each other with the conductor 560 interposed therebetween.
  • the conductors 540a and 540b have the same structures as conductors 546 and 548 described later.
  • An insulator 582 is provided on the insulator 581.
  • the insulator 582 it is preferable to use a substance having a barrier property against oxygen and hydrogen. Therefore, a material similar to that of the insulator 514 can be used for the insulator 582.
  • the insulator 582 is preferably formed using a metal oxide such as aluminum oxide, hafnium oxide, or tantalum oxide.
  • aluminum oxide has a high blocking effect that does not allow the film to permeate both oxygen and impurities such as hydrogen and moisture that cause fluctuations in the electrical characteristics of the transistor. Therefore, aluminum oxide can prevent impurities such as hydrogen and moisture from entering the transistor 500 during and after the manufacturing process of the transistor. In addition, release of oxygen from the oxide included in the transistor 500 can be suppressed. Therefore, it is suitable to be used as a protective film for the transistor 500.
  • an insulator 586 is provided on the insulator 582.
  • a material similar to that of the insulator 320 can be used.
  • a material having a relatively low dielectric constant to these insulators, it is possible to reduce the parasitic capacitance generated between the wirings.
  • a silicon oxide film, a silicon oxynitride film, or the like can be used as the insulator 586.
  • the insulator 520, the insulator 522, the insulator 524, the insulator 544, the insulator 580, the insulator 574, the insulator 581, the insulator 582, and the insulator 586 include the conductor 546, the conductor 548, and the like. Is embedded.
  • the conductor 546 and the conductor 548 have a function as a plug or a wiring which is connected to the capacitor 600, the transistor 500, or the transistor 300.
  • the conductor 546 and the conductor 548 can be provided using a material similar to that of the conductor 328 and the conductor 330.
  • an opening may be formed so as to surround the transistor 500, and an insulator having a high barrier property against hydrogen or water may be formed so as to cover the opening.
  • the plurality of transistors 500 may be collectively wrapped with an insulator having a high barrier property against hydrogen or water.
  • an opening is formed so as to surround the transistor 500, for example, an opening reaching the insulator 514 or the insulator 522 is formed, and the above-described insulator having a high barrier property is provided so as to be in contact with the insulator 514 or the insulator 522.
  • the formation is preferable because it can serve as part of a manufacturing process of the transistor 500.
  • the insulator having a high barrier property against hydrogen or water a material similar to that of the insulator 522 may be used, for example.
  • the capacitor element 600 is provided above the transistor 500.
  • the capacitor 600 includes a conductor 610, a conductor 620, and an insulator 630.
  • the conductor 612 may be provided over the conductor 546 and the conductor 548.
  • the conductor 612 has a function of a plug connected to the transistor 500 or a wiring.
  • the conductor 610 has a function as an electrode of the capacitor 600. Note that the conductor 612 and the conductor 610 can be formed at the same time.
  • a metal film containing an element selected from molybdenum, titanium, tantalum, tungsten, aluminum, copper, chromium, neodymium, and scandium, or a metal nitride film containing the above element as a component (Tantalum nitride film, titanium nitride film, molybdenum nitride film, tungsten nitride film) or the like can be used.
  • indium tin oxide, indium oxide containing tungsten oxide, indium zinc oxide containing tungsten oxide, indium oxide containing titanium oxide, indium tin oxide containing titanium oxide, indium zinc oxide, or silicon oxide is added. It is also possible to apply a conductive material such as indium tin oxide.
  • the conductor 612 and the conductor 610 have a single-layer structure; however, the structure is not limited thereto, and a stacked structure of two or more layers may be used.
  • a conductor having a barrier property and a conductor having high adhesion to the conductor having high conductivity may be formed between the conductor having barrier property and the conductor having high conductivity.
  • a conductor 620 is provided so as to overlap with the conductor 610 through the insulator 630.
  • the conductor 620 can be formed using a conductive material such as a metal material, an alloy material, or a metal oxide material. It is preferable to use a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity, and it is particularly preferable to use tungsten.
  • a low resistance metal material such as Cu (copper) or Al (aluminum) may be used.
  • An insulator 650 is provided on the conductor 620 and the insulator 630.
  • the insulator 650 can be provided using a material similar to that of the insulator 320. Further, the insulator 650 may function as a flattening film that covers the uneven shape below the insulator 650.
  • a semiconductor device including a transistor including an oxide semiconductor variation in electrical characteristics can be suppressed and reliability can be improved.
  • a semiconductor device including a transistor including an oxide semiconductor can be miniaturized or highly integrated.
  • transistor 500 in the semiconductor device described in this embodiment is not limited to the above structure.
  • structural examples that can be used for the transistor 500 will be described.
  • the transistor described below is a modification of the above-described transistor; therefore, in the following description, different points are mainly described and the same points may be omitted.
  • FIG. 31A is a top view of the transistor 500A.
  • 31B is a cross-sectional view of a portion indicated by alternate long and short dash line L1-L2 in FIG. 31A.
  • 31C is a cross-sectional view of a portion indicated by alternate long and short dash line W1-W2 in FIG. 31A.
  • some elements are omitted for clarity.
  • a transistor 500A illustrated in FIGS. 31A to 31C has a structure in which an insulator 511 which functions as an interlayer film and a conductor 505 which functions as a wiring are added to the transistor 500 illustrated in FIG. 30A.
  • the oxide 530c, the insulator 550, and the conductor 560 are provided in the opening provided in the insulator 580 with the insulator 544 interposed therebetween.
  • the oxide 530c, the insulator 550, and the conductor 560 are provided between the conductor 542a and the conductor 542b.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, aluminum oxide, hafnium oxide, tantalum oxide, zirconium oxide, lead zirconate titanate (PZT), strontium titanate (SrTiO 3 ) or (Ba, Sr) is used.
  • An insulator such as TiO 3 (BST) can be used in a single layer or a laminated layer.
  • aluminum oxide, bismuth oxide, germanium oxide, niobium oxide, silicon oxide, titanium oxide, tungsten oxide, yttrium oxide, or zirconium oxide may be added to these insulators.
  • these insulators may be nitrided. Silicon oxide, silicon oxynitride, or silicon nitride may be stacked on the above insulator and used.
  • the insulator 511 preferably functions as a barrier film that suppresses impurities such as water or hydrogen from entering the transistor 500A from the substrate side. Therefore, the insulator 511 is preferably formed using an insulating material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (the above impurities do not easily pass through). Alternatively, it is preferable to use an insulating material having a function of suppressing diffusion of oxygen (eg, at least one of oxygen atoms and oxygen molecules) (the above oxygen is difficult to permeate). Alternatively, for example, aluminum oxide, silicon nitride, or the like may be used as the insulator 511. With such a structure, diffusion of impurities such as hydrogen and water from the substrate side of the insulator 511 to the transistor 500A side can be suppressed.
  • an insulating material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms (
  • the insulator 512 preferably has a lower dielectric constant than the insulator 511.
  • a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the conductor 505 is formed so as to be embedded in the insulator 512.
  • the height of the upper surface of the conductor 505 and the height of the upper surface of the insulator 512 can be approximately the same.
  • the conductor 505 is shown as a single layer structure, but the present invention is not limited to this.
  • the conductor 505 may have a multilayer film structure including two or more layers.
  • the conductor 505 is preferably formed using a conductive material containing tungsten, copper, or aluminum as its main component and having high conductivity.
  • the insulator 514 and the insulator 516 function as an interlayer film similarly to the insulator 511 or the insulator 512.
  • the insulator 514 preferably functions as a barrier film which suppresses impurities such as water or hydrogen from entering the transistor 500A from the substrate side. With this structure, impurities such as hydrogen and water can be suppressed from diffusing from the substrate side of the insulator 514 to the transistor 500A side.
  • the insulator 516 preferably has a lower dielectric constant than the insulator 514. By using a material having a low dielectric constant as the interlayer film, it is possible to reduce the parasitic capacitance generated between the wirings.
  • the insulator 522 preferably has a barrier property.
  • the insulator 522 having a barrier function functions as a layer which suppresses entry of impurities such as hydrogen from the peripheral portion of the transistor 500A into the transistor 500A.
  • the oxide 530c is preferably provided in the opening provided in the insulator 580 with the insulator 544 interposed therebetween.
  • the insulator 544 has a barrier property, diffusion of impurities from the insulator 580 into the oxide 530 can be suppressed.
  • a barrier layer may be provided on the conductors 542a and 542b.
  • a substance having a barrier property against oxygen or hydrogen is preferably used. With this structure, oxidation of the conductors 542a and 542b can be suppressed when the insulator 544 is formed.
  • a metal oxide can be used for the barrier layer.
  • an insulating film having a barrier property against oxygen or hydrogen such as aluminum oxide, hafnium oxide, or gallium oxide.
  • silicon nitride formed by a CVD method may be used.
  • the barrier layer By having the barrier layer, it is possible to widen the selection range of materials for the conductors 542a and 542b.
  • a material such as tungsten or aluminum having low oxidation resistance and high conductivity can be used.
  • a conductor which can be easily formed or processed can be used.
  • the insulator 550 functions as a first gate insulating film.
  • the insulator 550 is preferably provided in the opening provided in the insulator 580 with the oxide 530c and the insulator 544 provided therebetween.
  • a conductive material such as a metal material, an alloy material, a metal nitride material, or a metal oxide material is formed into a single layer or a stacked layer.
  • a high melting point material such as tungsten or molybdenum, which has both heat resistance and conductivity.
  • a low resistance conductive material such as aluminum or copper. Wiring resistance can be reduced by using a low-resistance conductive material.
  • the conductors 540a and 540b for example, a stacked structure of tantalum nitride or the like, which is a conductor having a barrier property against hydrogen and oxygen, and tungsten, which has high conductivity, is used for wiring. It is possible to suppress the diffusion of impurities from the outside while maintaining the conductivity as described above.
  • a semiconductor device including a transistor including an oxide semiconductor with high on-state current can be provided.
  • a semiconductor device including a transistor including an oxide semiconductor with low off-state current can be provided.
  • Transistor structure example 2 A structural example of the transistor 500B is described with reference to FIGS. 32A to 32C.
  • 32A is a top view of the transistor 500B.
  • 32B is a cross-sectional view of a portion indicated by alternate long and short dash line L1-L2 in FIG. 32A.
  • 32C is a cross-sectional view of a portion indicated by alternate long and short dash line W1-W2 in FIG. 32A. Note that in the top view of FIG. 32A, some elements are omitted for clarity of the drawing.
  • the transistor 500B is a modification of the transistor 500A. Therefore, in order to prevent repetition of description, points different from the transistor 500A are mainly described.
  • the transistor 500B has a region where the conductor 542a (the conductor 542b), the oxide 530c, the insulator 550, and the conductor 560 overlap with each other. With such a structure, a transistor with high on-state current can be provided. In addition, a transistor with high controllability can be provided.
  • the conductor 560 functioning as the first gate electrode has a conductor 560a and a conductor 560b over the conductor 560a.
  • the conductor 560a is preferably formed using a conductive material having a function of suppressing diffusion of impurities such as hydrogen atoms, hydrogen molecules, water molecules, and copper atoms.
  • a conductive material having a function of suppressing diffusion of oxygen eg, at least one of oxygen atoms and oxygen molecules is preferably used.
  • the material selectivity of the conductor 560b can be improved because the conductor 560a has a function of suppressing diffusion of oxygen. That is, by having the conductor 560a, oxidation of the conductor 560b can be suppressed and the conductivity can be prevented from being lowered.
  • the insulator 544 is preferably provided so as to cover the top surface and the side surface of the conductor 560, the side surface of the insulator 550, and the side surface of the oxide 530c.
  • oxidation of the conductor 560 can be suppressed. Further, with the insulator 544, impurities such as water and hydrogen included in the insulator 580 can be suppressed from diffusing into the transistor 500B.
  • the contact plug of the transistor 500B is different from the contact plug of the transistor 500A.
  • an insulator 576a (insulator 576b) having a barrier property is provided between the conductor 546a (conductor 546b) functioning as a contact plug and the insulator 580.
  • oxygen in the insulator 580 can be prevented from reacting with the conductor 546 and oxidizing the conductor 546.
  • insulator 576a (insulator 576b) having the barrier property, it is possible to widen the selection range of the material of the conductor used for the plug and the wiring.
  • a semiconductor device with low power consumption can be provided by using a metal material having high conductivity while having a property of absorbing oxygen for the conductor 546a (conductor 546b).
  • a material such as tungsten or aluminum, which has low oxidation resistance and high conductivity, can be used.
  • a conductor which can be easily formed or processed can be used.
  • FIG. 33A is a top view of the transistor 500C.
  • 33B is a cross-sectional view of a portion indicated by alternate long and short dash line L1-L2 in FIG. 33A.
  • FIG. 33C is a sectional view of a portion indicated by alternate long and short dash line W1-W2 in FIG. 33A. Note that in the top view of FIG. 33A, some elements are omitted for clarity of the drawing.
  • the transistor 500C is a modification of the transistor 500A. Therefore, in order to prevent repetition of description, points different from the transistor 500A are mainly described.
  • the conductor 547a is provided between the conductor 542a and the oxide 530b
  • the conductor 547b is provided between the conductor 542b and the oxide 530b.
  • the conductor 542a (conductor 542b) has a region which extends over the top surface of the conductor 547a (conductor 547b) and the side surface on the conductor 560 side and is in contact with the top surface of the oxide 530b.
  • a conductor that can be used for the conductor 542a and the conductor 542b may be used.
  • the conductors 547a and 547b have a thickness greater than at least the conductors 542a and 542b.
  • the transistor 500C illustrated in FIGS. 33A to 33C has the above-described structure, whereby the conductor 542a and the conductor 542b can be closer to the conductor 560 than the transistor 500A.
  • the conductor 560 can overlap with the end of the conductor 542a and the end of the conductor 542b. Accordingly, the substantial channel length of the transistor 500C can be shortened, an on-current can be improved, and frequency characteristics can be improved.
  • the conductor 547a (conductor 547b) is preferably provided so as to overlap with the conductor 542a (conductor 542b).
  • the conductor 547a (conductor 547b) functions as a stopper and the oxide 530b is over-etched in etching for forming an opening in which the conductor 540a (conductor 540b) is embedded. Can be prevented.
  • the transistor 500C illustrated in FIGS. 33A to 33C has a structure in which the insulator 545 is provided in contact with the insulator 544.
  • the insulator 544 preferably functions as a barrier insulating film which suppresses impurities such as water or hydrogen and excess oxygen from entering the transistor 500C from the insulator 580 side.
  • an insulator that can be used for the insulator 544 can be used.
  • a nitride insulator such as aluminum nitride, aluminum titanium nitride, titanium nitride, silicon nitride, or silicon nitride oxide may be used.
  • the transistor 500C illustrated in FIGS. 33A to 33C has a conductor 503 having a single-layer structure, unlike the transistor 500A illustrated in FIGS. 31A to 31C.
  • an insulating film to be the insulator 516 is formed over the patterned conductor 503, and the upper portion of the insulating film is removed by a CMP method or the like until the upper surface of the conductor 503 is exposed.
  • the top surface of the conductor 503 be flat.
  • the average surface roughness (Ra) of the top surface of the conductor 503 may be 1 nm or less, preferably 0.5 nm or less, more preferably 0.3 nm or less. Accordingly, the flatness of the insulating layer formed over the conductor 503 can be improved and the crystallinity of the oxide 530b and the oxide 530c can be improved.
  • Transistor Structure Example 4 A structural example of the transistor 500D is described with reference to FIGS. 34A to 34C.
  • 34A is a top view of the transistor 500D.
  • 34B is a cross-sectional view of a portion indicated by alternate long and short dash line L1-L2 in FIG. 34A.
  • 34C is a cross-sectional view of a portion indicated by alternate long and short dash line W1-W2 in FIG. 34A. Note that in the top view of FIG. 34A, some elements are omitted for clarity.
  • the transistor 500D is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the transistor 500D illustrated in FIGS. 34A to 34C is different from the transistor 500 and the transistors 500A to 500C in that the conductor 542a and the conductor 542b are not provided and the region 531a and the region 531b are provided in a part of the exposed surface of the oxide 530b. Have. One of the region 531a and the region 531b functions as a source region and the other functions as a drain region.
  • the transistor 500D does not include the conductor 505 and also allows the conductor 503 having a function as a second gate to function as a wiring.
  • the insulator 550 is provided over the oxide 530c, and the metal oxide 552 is provided over the insulator 550.
  • the conductor 560 is provided over the metal oxide 552, and the insulator 570 is provided over the conductor 560.
  • the insulator 571 is provided over the insulator 570.
  • the metal oxide 552 preferably has a function of suppressing oxygen diffusion.
  • the metal oxide 552 which suppresses diffusion of oxygen between the insulator 550 and the conductor 560, diffusion of oxygen into the conductor 560 is suppressed. That is, a decrease in the amount of oxygen supplied to the oxide 530 can be suppressed. In addition, oxidation of the conductor 560 due to oxygen can be suppressed.
  • the metal oxide 552 may have a function as a part of the first gate.
  • an oxide semiconductor that can be used as the oxide 530 can be used as the metal oxide 552.
  • the conductor 560 by forming the conductor 560 by a sputtering method, the electric resistance value of the metal oxide 552 can be reduced to form a conductive layer. This can be called an OC (Oxide Conductor) electrode.
  • the metal oxide 552 may have a function as a part of the gate insulating film. Therefore, when silicon oxide, silicon oxynitride, or the like is used for the insulator 550, the metal oxide 552 is preferably a high-k material which has a high relative dielectric constant. With such a laminated structure, a laminated structure which is stable to heat and has a high relative dielectric constant can be obtained. Therefore, it is possible to reduce the gate potential applied during the operation of the transistor while maintaining the physical film thickness. Further, the equivalent oxide film thickness (EOT) of the insulating layer functioning as the gate insulating film can be reduced.
  • EOT equivalent oxide film thickness
  • the metal oxide 552 is shown as a single layer, but it may have a laminated structure of two or more layers.
  • a metal oxide functioning as part of the gate electrode and a metal oxide functioning as part of the gate insulating film may be stacked.
  • the on-state current of the transistor 500D can be improved without reducing the influence of the electric field from the conductor 560.
  • the distance between the conductor 560 and the oxide 530 is kept by the physical thickness of the insulator 550 and the metal oxide 552, so that Leakage current with the oxide 530 can be suppressed. Therefore, by providing a stacked structure of the insulator 550 and the metal oxide 552, the physical distance between the conductor 560 and the oxide 530 and the electric field strength applied from the conductor 560 to the oxide 530 can be obtained. It can be easily adjusted appropriately.
  • the metal oxide 552 can be used as the metal oxide 552 by reducing the resistance of an oxide semiconductor that can be used for the oxide 530.
  • a metal oxide containing one kind or two or more kinds selected from hafnium, aluminum, gallium, yttrium, zirconium, tungsten, titanium, tantalum, nickel, germanium, magnesium, or the like can be used.
  • hafnium oxide aluminum, and oxide containing hafnium (hafnium aluminate), which is an insulating layer containing oxide of one or both of aluminum and hafnium.
  • hafnium aluminate has higher heat resistance than a hafnium oxide film. Therefore, crystallization is less likely to occur in heat treatment in a later step, which is preferable.
  • the metal oxide 552 is not an essential component. It may be appropriately designed depending on the desired transistor characteristics.
  • the insulator 570 it is preferable to use an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen.
  • an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen For example, it is preferable to use aluminum oxide or hafnium oxide. Accordingly, the conductor 560 can be prevented from being oxidized by oxygen from above the insulator 570. Further, impurities such as water or hydrogen from above the insulator 570 can be prevented from entering the oxide 530 through the conductor 560 and the insulator 550.
  • the insulator 571 functions as a hard mask.
  • the side surface of the conductor 560 is substantially vertical when the conductor 560 is processed, and more specifically, the angle between the side surface of the conductor 560 and the substrate surface is 75 degrees or more and 100 degrees or less, It is preferably 80 degrees or more and 95 degrees or less.
  • the insulator 571 may also have a function as a barrier layer by using an insulating material having a function of suppressing permeation of impurities such as water or hydrogen and oxygen. In that case, the insulator 570 may not be provided.
  • the insulator 571 As a hard mask and selectively removing a part of the insulator 570, the conductor 560, the metal oxide 552, the insulator 550, and the oxide 530c, these side surfaces are approximately aligned. In addition, a part of the surface of the oxide 530b can be exposed.
  • the transistor 500D has a region 531a and a region 531b in a part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region and the other functions as a drain region.
  • the regions 531a and 531b are formed by, for example, an ion implantation method, an ion doping method, a plasma immersion ion implantation method, a plasma treatment, or the like, and an impurity element such as phosphorus or boron is introduced into the exposed surface of the oxide 530b. It can be realized. Note that in this embodiment and the like, an “impurity element” refers to an element other than a main component element.
  • a metal film is formed after exposing a part of the surface of the oxide 530b, and then heat treatment is performed, so that an element contained in the metal film is diffused into the oxide 530b to form a region 531a and a region 531b. You can also do it.
  • the regions 531a and 531b may be referred to as “impurity regions” or "low resistance regions”.
  • the regions 531a and 531b can be formed in a self-aligned manner. Therefore, the conductor 560 does not overlap with the region 531a and / or the region 531b, so that parasitic capacitance can be reduced. Further, no offset region is formed between the channel formation region and the source / drain region (region 531a or region 531b).
  • a self-aligned manner self-alignment
  • an increase in on-current, a reduction in threshold voltage, an improvement in operating frequency, and the like can be realized.
  • an offset region may be provided between the channel formation region and the source / drain region in order to further reduce the off-state current.
  • the offset region is a region having a high electric resistivity and is a region in which the above-mentioned impurity element is not introduced.
  • the offset region can be formed by introducing the above-described impurity element after forming the insulator 575.
  • the insulator 575 also functions as a mask similarly to the insulator 571 and the like. Therefore, an impurity element is not introduced into a region of the oxide 530b which overlaps with the insulator 575, so that the electric resistivity of the region can be kept high.
  • the transistor 500D includes an insulator 570, a conductor 560, a metal oxide 552, an insulator 550, and an insulator 575 on a side surface of the oxide 530c.
  • the insulator 575 is preferably an insulator having a low relative dielectric constant.
  • silicon oxide, silicon oxynitride, silicon nitride oxide, or silicon oxide having holes for the insulator 575 because an excess oxygen region can be easily formed in the insulator 575 in a later step.
  • silicon oxide and silicon oxynitride are preferable because they are thermally stable.
  • the insulator 575 preferably has a function of diffusing oxygen.
  • the transistor 500D includes the insulator 575 and the insulator 544 over the oxide 530.
  • the insulator 544 is preferably formed by a sputtering method. By using the sputtering method, an insulator containing few impurities such as water or hydrogen can be formed. For example, aluminum oxide is preferably used as the insulator 544.
  • an oxide film formed by a sputtering method may extract hydrogen from a film formation target structure. Therefore, the insulator 544 absorbs hydrogen and water from the oxide 530 and the insulator 575, whereby the hydrogen concentration of the oxide 530 and the insulator 575 can be reduced.
  • FIG. 35A is a top view of the transistor 500E.
  • 35B is a cross-sectional view of a portion indicated by alternate long and short dash line L1-L2 in FIG. 35A.
  • FIG. 35C is a cross-sectional view of a portion indicated by alternate long and short dash line W1-W2 in FIG. 35A. Note that in the top view of FIG. 35A, some elements are omitted for clarity.
  • the transistor 500E is a modification of the above transistor. Therefore, in order to prevent the description from being repeated, differences from the above transistor will be mainly described.
  • the conductor 542a and the conductor 542b are not provided, and the region 531a and the region 531b are provided in part of the exposed surface of the oxide 530b.
  • One of the region 531a and the region 531b functions as a source region and the other functions as a drain region.
  • the insulator 573 is provided between the oxide 530b and the insulator 544.
  • the regions 531a and 531b illustrated in FIGS. 35A to 35C are regions in which the following elements are added to the oxide 530b.
  • the region 531a and the region 531b can be formed by using a dummy gate, for example.
  • a dummy gate may be provided over the oxide 530b, the dummy gate may be used as a mask, and an element that reduces the resistance of part of the oxide 530b may be added. That is, the element is added to a region where the oxide 530 does not overlap with the dummy gate, so that the region 531a and the region 531b are formed.
  • an ion implantation method in which the ionized raw material gas is added by mass separation an ion doping method in which the ionized raw material gas is added without mass separation, a plasma immersion ion implantation method, etc. Can be used.
  • boron or phosphorus can be given as an element for reducing the resistance of a part of the oxide 530b.
  • hydrogen, carbon, nitrogen, fluorine, sulfur, chlorine, titanium, a rare gas element, or the like may be used as an element for reducing the resistance of a part of the oxide 530b.
  • rare gas elements include helium, neon, argon, krypton, and xenon.
  • the concentration of the element may be measured by using secondary ion mass spectrometry (SIMS: Secondary Ion Mass Spectrometry) or the like.
  • boron and phosphorus can be added to an Si transistor manufacturing line device in which amorphous silicon, low-temperature polysilicon, or the like is included in a semiconductor layer, it is possible to add one of the oxides 530b by using the manufacturing line device. The resistance of the part can be reduced. That is, part of the manufacturing line of the Si transistor can be used for the manufacturing process of the transistor 500E.
  • an insulating film to be the insulator 573 and an insulating film to be the insulator 544 may be formed over the oxide 530b and the dummy gate.
  • the insulating film to be the insulator 580 is subjected to a CMP (Chemical Mechanical Polishing) process to form the insulator 580.
  • CMP Chemical Mechanical Polishing
  • a part of the insulating film is removed to expose the dummy gate.
  • part of the insulator 573 which is in contact with the dummy gate may be removed. Therefore, the insulator 544 and the insulator 573 are exposed on the side surface of the opening provided in the insulator 580, and the regions 531a and 531b provided in the oxide 530b are formed on the bottom surface of the opening. Part of each is exposed.
  • an oxide film to be the oxide 530c, an insulating film to be the insulator 550, and a conductive film to be the conductor 560 are sequentially formed in the opening, and then CMP treatment or the like is performed until the insulator 580 is exposed.
  • CMP treatment or the like is performed until the insulator 580 is exposed.
  • the insulator 573 and the insulator 544 are not essential components. It may be appropriately designed depending on the desired transistor characteristics.
  • Transistor Structure Example 6 >>
  • the example of the structure in which the conductor 560 functioning as a gate is formed inside the opening of the insulator 580 is described; however, for example, the insulator is provided above the conductor. It is also possible to use a structure provided with. Structural examples of such a transistor are shown in FIGS. 36A, 36B, 37A, and 37B.
  • FIG. 36A is a top view of the transistor
  • FIG. 36B is a perspective view of the transistor.
  • a cross-sectional view taken along line L1-L2 in FIG. 36A is shown in FIG. 37A
  • a cross-sectional view taken along W1-W2 is shown in FIG. 37B.
  • the transistors shown in FIGS. 36A, 36B, 37A, and 37B each include a conductor BGE having a function as a back gate, an insulator BGI having a function as a gate insulating film, an oxide semiconductor S, and a gate insulating film.
  • the conductor PE has a function as a plug for connecting the conductor WE to the oxide S, the conductor BGE, or the conductor FGE. Note that here, an example is shown in which the oxide semiconductor S is formed of three layers of oxides S1, S2, and S3.
  • FIG. 38A is a top view of the capacitor 600A
  • FIG. 38B is a perspective view showing a cross section taken along alternate long and short dash line L3-L4 of the capacitive element 600A
  • FIG. 38C is a cross section taken along alternate long and short dash line W3-L4 of the capacitive element 600A.
  • the conductor 610 functions as one of the pair of electrodes of the capacitor 600A, and the conductor 620 functions as the other of the pair of electrodes of the capacitor 600A. Further, the insulator 630 functions as a dielectric sandwiched between the pair of electrodes.
  • the capacitive element 600 is electrically connected to a conductor 546 and a conductor 548 below the conductor 610.
  • the conductor 546 and the conductor 548 function as a plug or a wiring for connecting to another circuit element.
  • 38A to 38C, the conductor 546 and the conductor 548 are collectively referred to as a conductor 540.
  • the capacitor 600 shown in FIGS. 28, 29, and 38A to 38C is a planar type, the shape of the capacitor is not limited to this.
  • the capacitor 600 may be the cylinder-type capacitor 600B shown in FIGS. 39A to 39C.
  • FIG. 39A is a top view of the capacitor 600B
  • FIG. 39B is a cross-sectional view taken along dashed-dotted line L3-L4 of the capacitor 600B
  • FIG. 39C is a perspective view showing a cross-section taken along dashed-dotted line W3-L4 of the capacitor 600B. is there.
  • a capacitor 600B includes an insulator 631 over an insulator 586 in which a conductor 540 is embedded, an insulator 651 having an opening, and a conductor 610 functioning as one of two pairs of electrodes. And a conductor 620 that functions as the other of the two pairs of electrodes.
  • the insulator 586, the insulator 650, and the insulator 651 are omitted for clarity of illustration.
  • the same material as the insulator 586 can be used.
  • a conductor 611 is embedded in the insulator 631 so as to be electrically connected to the conductor 540.
  • a material similar to that of the conductor 330 and the conductor 518 can be used, for example.
  • the same material as the insulator 586 can be used.
  • the insulator 651 has an opening as described above, and the opening overlaps the conductor 611.
  • the conductor 610 is formed on the bottom and side surfaces of the opening. That is, the conductor 621 overlaps with the conductor 611 and is electrically connected to the conductor 611.
  • an opening is formed in the insulator 651 by an etching method or the like, and then the conductor 610 is formed by a sputtering method, an ALD method, or the like. After that, the conductor 610 formed over the insulator 651 may be removed by a CMP (Chemical Mechanical Polishing) method or the like, leaving the conductor 610 formed over the opening.
  • CMP Chemical Mechanical Polishing
  • the insulator 630 is located on the insulator 651 and on the surface on which the conductor 610 is formed. Note that the insulator 630 functions as a dielectric which is sandwiched between two pairs of electrodes in the capacitor.
  • the conductor 620 is formed on the insulator 630 so that the opening of the insulator 651 is filled.
  • the insulator 650 is formed so as to cover the insulator 630 and the conductor 620.
  • the cylinder type capacitive element 600B shown in FIG. 39 can have a higher capacitance value than the planar type capacitive element 600A. Therefore, for example, by applying the capacitor 600B as the capacitor C1, the capacitor C1r, or the like described in the above embodiment, the voltage between the terminals of the capacitor can be maintained for a long time.
  • a metal oxide that can be used for the OS transistor described in any of the above embodiments is a CAC-OS (Cloud-Aligned Composite Oxide Semiconductor) and a CAAC-OS (c-axis Aligned Crystal Oxide Semiconductor). ) Will be described. Note that in this specification and the like, CAC represents an example of a function or a structure of a material, and CAAC represents an example of a crystal structure.
  • the CAC-OS or the CAC-metal oxide has a conductive function in a part of the material and an insulating function in a part of the material, and the whole material has a function as a semiconductor.
  • a conductive function is a function of flowing electrons (or holes) serving as carriers
  • an insulating function is a function of electrons serving as carriers. It is a function that does not flow.
  • the CAC-OS or CAC-metal oxide has a conductive area and an insulating area.
  • the conductive region has the above-mentioned conductive function
  • the insulating region has the above-mentioned insulating function.
  • the conductive region and the insulating region may be separated at the nanoparticle level.
  • the conductive region and the insulating region may be unevenly distributed in the material.
  • the conductive region may be observed by blurring the periphery and connecting in a cloud shape.
  • the conductive region and the insulating region are dispersed in the material in a size of 0.5 nm or more and 10 nm or less, preferably 0.5 nm or more and 3 nm or less. There is.
  • CAC-OS or CAC-metal oxide is composed of components having different band gaps.
  • CAC-OS or CAC-metal oxide is composed of a component having a wide gap due to the insulating region and a component having a narrow gap due to the conductive region.
  • a carrier when flowing a carrier, a carrier mainly flows in the component which has a narrow gap.
  • the component having the narrow gap acts complementarily to the component having the wide gap, and the carrier also flows to the component having the wide gap in conjunction with the component having the narrow gap. Therefore, when the CAC-OS or CAC-metal oxide is used in the channel formation region of the transistor, a high current driving force, that is, a large on-current and a high field-effect mobility can be obtained when the transistor is on.
  • CAC-OS or CAC-metal oxide can also be referred to as a matrix composite material or a metal matrix composite material.
  • Oxide semiconductors are classified into single crystal oxide semiconductors and other non-single crystal oxide semiconductors.
  • the non-single-crystal oxide semiconductor include a CAAC-OS (c-axis aligned crystal oxide semiconductor), a polycrystalline oxide semiconductor, an nc-OS (nanocrystal oxide semiconductor), and a pseudo-amorphous oxide semiconductor (a-like oxide).
  • OS amorphous-like oxide semiconductor (OS) and amorphous oxide semiconductors.
  • CAAC-OS has a crystal structure having a c-axis orientation and a plurality of nanocrystals connected in the ab plane direction and having a strain.
  • the strain refers to a portion in which the orientation of the lattice arrangement is changed between a region where the lattice arrangement is uniform and another region where the lattice arrangement is uniform in the region where a plurality of nanocrystals are connected.
  • Nanocrystals are basically hexagonal, but they are not limited to regular hexagons and may be non-regular hexagons.
  • the strain may have a lattice arrangement such as a pentagon and a heptagon.
  • clear crystal grain boundaries also referred to as grain boundaries
  • the formation of crystal grain boundaries is suppressed by the distortion of the lattice arrangement. This is because the CAAC-OS can tolerate strain due to a non-dense arrangement of oxygen atoms in the ab plane direction, a change in bond distance between atoms due to substitution with a metal element, or the like. It is thought to be because.
  • the CAAC-OS is a layered crystal in which a layer containing indium and oxygen (hereinafter, an In layer) and a layer containing elements M, zinc, and oxygen (hereinafter, a (M, Zn) layer) are stacked. It tends to have a structure (also called a layered structure).
  • indium and the element M can be replaced with each other, and when the element M of the (M, Zn) layer is replaced with indium, it can be expressed as an (In, M, Zn) layer.
  • the indium in the In layer is replaced with the element M, it can be expressed as an (In, M) layer.
  • CAAC-OS is an oxide semiconductor with high crystallinity.
  • the CAAC-OS a clear crystal grain boundary cannot be confirmed, so that it can be said that a decrease in electron mobility due to the crystal grain boundary does not easily occur.
  • the crystallinity of an oxide semiconductor might be lowered due to entry of impurities, generation of defects, and the like; therefore, the CAAC-OS can be referred to as an oxide semiconductor with few impurities and defects (such as oxygen vacancies). Therefore, the oxide semiconductor including the CAAC-OS has stable physical properties. Therefore, the oxide semiconductor including the CAAC-OS is highly heat resistant and highly reliable. Further, the CAAC-OS is stable even at a high temperature (so-called thermal budget) in the manufacturing process. Therefore, when the CAAC-OS is used for the OS transistor, the degree of freedom in the manufacturing process can be increased.
  • Nc-OS has a periodic atomic arrangement in a minute region (for example, a region of 1 nm or more and 10 nm or less, particularly a region of 1 nm or more and 3 nm or less). Moreover, in the nc-OS, no regularity is found in the crystal orientation between different nanocrystals. Therefore, no orientation is seen in the entire film. Therefore, the nc-OS may be indistinguishable from the a-like OS or the amorphous oxide semiconductor depending on the analysis method.
  • the a-like OS is an oxide semiconductor having a structure between the nc-OS and the amorphous oxide semiconductor.
  • the a-like OS has a void or a low density region. That is, the crystallinity of the a-like OS is lower than that of the nc-OS and the CAAC-OS.
  • Oxide semiconductors have various structures, and each has different characteristics.
  • the oxide semiconductor of one embodiment of the present invention may include two or more of an amorphous oxide semiconductor, a polycrystalline oxide semiconductor, an a-like OS, an nc-OS, and a CAAC-OS.
  • an oxide semiconductor having a low carrier density is preferably used for the transistor.
  • the concentration of impurities in the oxide semiconductor film may be lowered and the density of defect states may be lowered.
  • low impurity concentration and low defect level density are referred to as high-purity intrinsic or substantially high-purity intrinsic.
  • the oxide semiconductor has a carrier density of less than 8 ⁇ 10 11 / cm 3 , preferably less than 1 ⁇ 10 11 / cm 3 , more preferably less than 1 ⁇ 10 10 / cm 3 , and less than 1 ⁇ 10 ⁇ 9 / cm 3. It may be cm 3 or more.
  • the density of trap states may be low.
  • the charge trapped in the trap level of the oxide semiconductor takes a long time to disappear and may behave as if it were a fixed charge. Therefore, a transistor in which a channel formation region is formed in an oxide semiconductor with a high trap level density might have unstable electrical characteristics.
  • Impurities include hydrogen, nitrogen, alkali metals, alkaline earth metals, iron, nickel, silicon and the like.
  • the concentration of silicon or carbon in the oxide semiconductor and the concentration of silicon or carbon in the vicinity of the interface with the oxide semiconductor (the concentration obtained by secondary ion mass spectrometry (SIMS) are 2) It is set to be not more than ⁇ 10 18 atoms / cm 3 , preferably not more than 2 ⁇ 10 17 atoms / cm 3 .
  • the oxide semiconductor contains an alkali metal or an alkaline earth metal
  • a defect level might be formed and a carrier might be generated. Therefore, a transistor including an oxide semiconductor containing an alkali metal or an alkaline earth metal is likely to have normally-on characteristics. Therefore, it is preferable to reduce the concentration of alkali metal or alkaline earth metal in the oxide semiconductor.
  • the concentration of an alkali metal or an alkaline earth metal in the oxide semiconductor obtained by SIMS is 1 ⁇ 10 18 atoms / cm 3 or less, preferably 2 ⁇ 10 16 atoms / cm 3 or less.
  • the oxide semiconductor when nitrogen is contained, electrons which are carriers are generated, carrier density is increased, and n-type is easily formed. As a result, a transistor including a nitrogen-containing oxide semiconductor as a semiconductor is likely to have normally-on characteristics. Therefore, it is preferable that nitrogen in the oxide semiconductor be reduced as much as possible.
  • the nitrogen concentration in the oxide semiconductor is less than 5 ⁇ 10 19 atoms / cm 3 in SIMS, preferably 5 ⁇ 10 18. Atoms / cm 3 or less, more preferably 1 ⁇ 10 18 atoms / cm 3 or less, and further preferably 5 ⁇ 10 17 atoms / cm 3 or less.
  • the oxide semiconductor reacts with oxygen bonded to a metal atom to be water, which might cause oxygen deficiency.
  • oxygen vacancies electrons that are carriers may be generated.
  • part of hydrogen may be bonded to oxygen which is bonded to a metal atom to generate an electron which is a carrier. Therefore, a transistor including an oxide semiconductor containing hydrogen is likely to have normally-on characteristics. Therefore, it is preferable that hydrogen in the oxide semiconductor be reduced as much as possible.
  • the hydrogen concentration obtained by SIMS is less than 1 ⁇ 10 20 atoms / cm 3 , preferably less than 1 ⁇ 10 19 atoms / cm 3 , and more preferably 5 ⁇ 10 18 atoms / cm 3. It is less than 3 , and more preferably less than 1 ⁇ 10 18 atoms / cm 3 .
  • This embodiment mode shows an example of a semiconductor wafer in which the semiconductor device or the like shown in the above embodiment mode is formed and an electronic component in which the semiconductor device is incorporated.
  • a semiconductor wafer 4800 illustrated in FIG. 40A includes a wafer 4801 and a plurality of circuit portions 4802 provided on the top surface of the wafer 4801. A portion without the circuit portion 4802 on the upper surface of the wafer 4801 is a spacing 4803, which is a dicing area.
  • the semiconductor wafer 4800 can be manufactured by forming a plurality of circuit portions 4802 on the surface of the wafer 4801 by a previous process. Further, thereafter, the surface of the wafer 4801 opposite to the surface on which the plurality of circuit portions 4802 are formed may be ground to thin the wafer 4801. Through this step, warpage of the wafer 4801 can be reduced and the size of the component can be reduced.
  • the next process is the dicing process.
  • the dicing is performed along the scribe line SCL1 and the scribe line SCL2 (which may be referred to as a dicing line or a cutting line) indicated by a chain line.
  • the spacing 4803 is provided so that the plurality of scribe lines SCL1 are parallel to each other and the plurality of scribe lines SCL2 are parallel to each other in order to easily perform the dicing process, and the scribe lines SCL1 and SCL2 are It is preferable that they are provided vertically.
  • a chip 4800a as shown in FIG. 40B can be cut out from the semiconductor wafer 4800.
  • the chip 4800a includes a wafer 4801a, a circuit portion 4802, and a spacing 4803a. Note that it is preferable that the spacing 4803a be as small as possible. In this case, the width of the spacing 4803 between the adjacent circuit portions 4802 may be substantially equal to the cut margin of the scribe line SCL1 or the cut margin of the scribe line SCL2.
  • the shape of the element substrate of one embodiment of the present invention is not limited to the shape of the semiconductor wafer 4800 illustrated in FIG. 40A.
  • it may be a semiconductor wafer having a rectangular shape.
  • the shape of the element substrate can be changed as appropriate depending on a manufacturing process of the element and an apparatus for manufacturing the element.
  • FIG. 40C shows a perspective view of electronic component 4700 and a substrate (mounting substrate 4704) on which electronic component 4700 is mounted.
  • the electronic component 4700 illustrated in FIG. 40C includes the lead 4701 and the chip 4800a described above, and functions as an IC chip or the like.
  • an electronic component 4700 including a semiconductor device such as the arithmetic circuit 110 described in the above embodiment is referred to as a brain morphic processor (BMP).
  • BMP brain morphic processor
  • the electronic component 4700 includes, for example, a wire bonding step of electrically connecting the lead 4701 of the lead frame and an electrode on the chip 4800a with a thin metal wire, a molding step of sealing with an epoxy resin, and a lead frame. It can be manufactured by performing a plating process on the lead 4701 and a printing process on the surface of the package. Further, in the wire bonding process, for example, ball bonding, wedge bonding or the like can be used. Further, in FIG. 40C, QFP (Quad Flat Package) is applied to the package of the electronic component 4700, but the form of the package is not limited to this.
  • QFP Quad Flat Package
  • the electronic component 4700 is mounted on, for example, a printed circuit board 4702.
  • a plurality of such IC chips are combined and electrically connected to each other on the printed board 4702, whereby the mounting board 4704 is completed.
  • FIG. 40D shows a perspective view of electronic component 4730.
  • the electronic component 4730 is an example of SiP (System in package) or MCM (Multi Chip Module).
  • an interposer 4731 is provided on a package board 4732 (printed board), and a semiconductor device 4735 and a plurality of semiconductor devices 4710 are provided on the interposer 4731.
  • the electronic component 4730 has a semiconductor device 4710.
  • the semiconductor device 4710 for example, the semiconductor device described in the above embodiment, a wide band memory (HBM: High Bandwidth Memory), or the like can be used.
  • the semiconductor device 4735 an integrated circuit (semiconductor device) such as a CPU, a GPU, an FPGA, or a memory device can be used.
  • the package substrate 4732 a ceramic substrate, a plastic substrate, a glass epoxy substrate, or the like can be used.
  • the interposer 4731 a silicon interposer, a resin interposer, or the like can be used.
  • the interposer 4731 has a plurality of wirings and has a function of electrically connecting a plurality of integrated circuits having different terminal pitches.
  • the plurality of wirings are provided in a single layer or a multilayer.
  • the interposer 4731 has a function of electrically connecting an integrated circuit provided over the interposer 4731 to an electrode provided over the package substrate 4732. From these things, an interposer may be called a "redistribution board" or an "intermediate board.”
  • a through electrode may be provided in the interposer 4731, and the integrated circuit and the package substrate 4732 may be electrically connected using the through electrode.
  • TSV Three Silicon Via
  • interposer 4731 It is preferable to use a silicon interposer as the interposer 4731. Since it is not necessary to provide an active element in the silicon interposer, it can be manufactured at a lower cost than an integrated circuit. On the other hand, since the wiring of the silicon interposer can be formed by a semiconductor process, it is easy to form fine wiring, which is difficult with the resin interposer.
  • the interposer on which the HBM is mounted is required to have fine and high-density wiring. Therefore, it is preferable to use a silicon interposer as the interposer for mounting the HBM.
  • a silicon interposer is preferably used in a 2.5D package (2.5-dimensional mounting) in which a plurality of integrated circuits are arranged side by side on the interposer.
  • a heat sink may be provided so as to overlap with the electronic component 4730.
  • the heat sink it is preferable that the heights of the integrated circuits provided on the interposer 4731 be uniform.
  • the semiconductor device 4710 and the semiconductor device 4735 have the same height.
  • An electrode 4733 may be provided on the bottom of the package substrate 4732 to mount the electronic component 4730 on another substrate.
  • FIG. 40D shows an example in which the electrode 4733 is formed of a solder ball.
  • BGA Ball Grid Array
  • the electrode 4733 may be formed using a conductive pin.
  • PGA Peripheral Component Interconnect
  • the electronic component 4730 can be mounted on another board by using various mounting methods other than BGA and PGA.
  • SPGA Sttaggered Pin Grid Array
  • LGA Land Grid Array
  • QFP Quad Flat Package
  • QFJ Quad Flat J-leaded package
  • QFN Quad-on-Flade
  • FIG. 41 illustrates a state where an electronic component 4700 (BMP) including the semiconductor device is included in each electronic device.
  • An information terminal 5500 illustrated in FIG. 41 is a mobile phone (smartphone) that is a type of information terminal.
  • the information terminal 5500 includes a housing 5510 and a display portion 5511.
  • a touch panel is provided in the display portion 5511 and a button is provided in the housing 5510 as an input interface.
  • the information terminal 5500 can execute an application utilizing artificial intelligence.
  • an application using artificial intelligence for example, an application for recognizing a conversation and displaying the conversation content on the display unit 5511, recognizing characters, figures, etc. input by the user on a touch panel included in the display unit 5511, An application displayed on the display portion 5511, an application for biometric authentication such as a fingerprint or a voiceprint, and the like can be given.
  • FIG. 41 illustrates an information terminal 5900 as an example of a wearable terminal.
  • the information terminal 5900 includes a housing 5901, a display portion 5902, operation buttons 5903, operators 5904, a band 5905, and the like.
  • the wearable terminal can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiments.
  • applications using artificial intelligence include an application that manages the health condition of a person wearing a wearable terminal, and a navigation system that selects and guides an optimal route by inputting a destination.
  • FIG. 41 shows a desktop information terminal 5300.
  • the desktop information terminal 5300 has a main body 5301 of the information terminal, a display 5302, and a keyboard 5303.
  • the desktop information terminal 5300 can execute an application using artificial intelligence by applying the semiconductor device described in the above embodiment.
  • applications using artificial intelligence include design support software, text correction software, and menu automatic generation software. Further, by using the desktop information terminal 5300, new artificial intelligence can be developed.
  • a smartphone, a wearable terminal, and a desktop information terminal are shown as examples of electronic devices in FIG. 41, but information terminals other than the smartphone, the wearable terminal, and the desktop information terminal can be applied.
  • information terminals other than smartphones, wearable terminals, and desktop information terminals include PDA (Personal Digital Assistant), notebook information terminals, and workstations.
  • FIG. 41 illustrates an electric refrigerator-freezer 5800 as an example of an electric appliance.
  • the electric refrigerator-freezer 5800 includes a housing 5801, a refrigerator compartment door 5802, a freezer compartment door 5803, and the like.
  • the electric refrigerator-freezer 5800 having artificial intelligence can be realized.
  • the electric refrigerator-freezer 5800 has a function of automatically generating a menu based on the food items stored in the electric refrigerator-freezer 5800, the expiration date of the foodstuff, and the electric refrigerator-freezer 5800. It can have a function of automatically adjusting the temperature according to the food.
  • an electric refrigerator / freezer is described as an electric appliance, but other electric appliances include, for example, a vacuum cleaner, a microwave oven, a microwave oven, a rice cooker, a water heater, an IH cooker, a water server, and an air conditioner including an air conditioner. Examples include appliances, washing machines, dryers and audiovisual equipment.
  • FIG. 41 illustrates a portable game machine 5200 which is an example of a game machine.
  • the portable game machine 5200 includes a housing 5201, a display portion 5202, buttons 5203, and the like.
  • FIG. 41 shows a stationary game machine 7500 which is an example of a game machine.
  • the stationary game machine 7500 has a main body 7520 and a controller 7522.
  • a controller 7522 can be connected to the main body 7520 wirelessly or by wire.
  • the controller 7522 can include a display unit for displaying a game image, a touch panel or a stick that serves as an input interface other than the buttons, a rotary knob, a slide knob, and the like.
  • the controller 7522 is not limited to the shape shown in FIG. 41, and the shape of the controller 7522 may be variously changed according to the genre of the game.
  • a trigger can be used as a button and a controller simulating a gun can be used.
  • a controller having a shape imitating a musical instrument, a music device, or the like can be used.
  • the stationary game machine may be provided with a camera, a depth sensor, a microphone, etc. instead of using the controller, and may be operated by the game player's gesture and / or voice.
  • the video image of the game machine described above can be output by a display device such as a television device, a display for a personal computer, a display for a game, or a head mounted display.
  • a display device such as a television device, a display for a personal computer, a display for a game, or a head mounted display.
  • the portable game machine 5200 with low power consumption can be realized. Further, low power consumption can reduce heat generation from the circuit, and thus can reduce the influence of the heat generation on the circuit itself, peripheral circuits, and modules.
  • the portable game machine 5200 having artificial intelligence can be realized.
  • expressions such as the progress of the game, the behaviors of the creatures appearing in the game, and the phenomena occurring in the game are determined by the program included in the game.
  • expressions not limited to game programs are possible. For example, it is possible to express that the contents of the question asked by the player, the progress of the game, the time, and the behavior of the person appearing in the game change.
  • an artificial intelligence can configure a game player in an anthropomorphic manner. You can play games.
  • FIG. 41 illustrates a portable game machine as an example of a game machine, but the electronic device of one embodiment of the present invention is not limited to this.
  • Examples of the electronic device of one embodiment of the present invention include a stationary game machine for home use, an arcade game machine installed in an entertainment facility (game center, amusement park, etc.), and a batting practice pitch installed in a sports facility. Machines and the like.
  • the semiconductor device described in the above embodiment can be applied to an automobile which is a moving object and the periphery of a driver's seat of the automobile.
  • FIG. 41 shows an automobile 5700 which is an example of a moving body.
  • a display device showing the information may be provided around the driver's seat.
  • the semiconductor device described in the above embodiment can be applied as a component of artificial intelligence, for example, the semiconductor device can be used for an automatic driving system of an automobile 5700. Further, the semiconductor device can be used for a system that performs road guidance, risk prediction, and the like.
  • the display device may be configured to display information such as road guidance and risk prediction.
  • a car is described as an example of the moving body, but the moving body is not limited to the car.
  • the moving object a train, a monorail, a ship, an flying object (a helicopter, an unmanned aerial vehicle (drone), an airplane, a rocket), or the like can be given, and the computer of one embodiment of the present invention is applied to these moving objects.
  • a system using artificial intelligence can be added.
  • the digital camera 6240 which is an example of an image pickup apparatus.
  • the digital camera 6240 has a housing 6241, a display portion 6242, operation buttons 6243, a shutter button 6244, and the like, and a detachable lens 6246 is attached to the digital camera 6240.
  • the digital camera 6240 has a configuration in which the lens 6246 can be removed from the housing 6241 and replaced here, the lens 6246 and the housing 6241 may be integrated. Further, the digital camera 6240 may be configured such that a strobe device, a viewfinder, etc. can be separately mounted.
  • the low power consumption digital camera 6240 can be realized by applying the semiconductor device described in the above embodiment to the digital camera 6240. Further, low power consumption can reduce heat generation from the circuit, and thus can reduce the influence of the heat generation on the circuit itself, peripheral circuits, and modules.
  • the digital camera 6240 having artificial intelligence can be realized.
  • the digital camera 6240 has a function of automatically recognizing a subject such as a face or an object, a focus adjustment according to the subject, a function of automatically flashing according to the environment, and a captured image. It can have a function of adjusting the color.
  • Video camera The semiconductor device described in any of the above embodiments can be applied to a video camera.
  • the video camera 6300 includes a first housing 6301, a second housing 6302, a display portion 6303, operation keys 6304, a lens 6305, a connecting portion 6306, and the like.
  • the operation key 6304 and the lens 6305 are provided in the first housing 6301, and the display portion 6303 is provided in the second housing 6302.
  • the first housing 6301 and the second housing 6302 are connected by the connecting portion 6306, and the angle between the first housing 6301 and the second housing 6302 can be changed by the connecting portion 6306. is there.
  • the image on the display portion 6303 may be switched according to the angle between the first housing 6301 and the second housing 6302 in the connection portion 6306.
  • the video camera 6300 can perform pattern recognition by artificial intelligence during encoding. By this pattern recognition, it is possible to calculate difference data of a person, an animal, an object, etc. included in continuous captured image data, and compress the data.
  • the semiconductor device described in the above embodiment can be applied to a computer such as a PC (Personal Computer) or an expansion device for an information terminal.
  • a computer such as a PC (Personal Computer) or an expansion device for an information terminal.
  • FIG. 42A shows, as an example of the expansion device, an expansion device 6100 externally attached to a PC, which is equipped with a portable, arithmetic-processing chip.
  • the expansion device 6100 can perform arithmetic processing by the chip, for example, by connecting to the PC with a USB (Universal Serial Bus) or the like.
  • FIG. 42A illustrates the portable expansion device 6100; however, the expansion device of one embodiment of the present invention is not limited to this, and for example, has a relatively small cooling fan or the like. It may be a large form of expansion device.
  • the expansion device 6100 has a housing 6101, a cap 6102, a USB connector 6103, and a board 6104.
  • the substrate 6104 is housed in the housing 6101.
  • a circuit for driving the semiconductor device described in any of the above embodiments is provided over the substrate 6104.
  • a chip 6105 for example, the semiconductor device described in the above embodiment, an electronic component 4700, a memory chip, or the like
  • a controller chip 6106 are attached to the substrate 6104.
  • the USB connector 6103 functions as an interface for connecting to an external device.
  • the expansion device 6100 for a PC or the like, it is possible to increase the processing capacity of the PC. As a result, even a PC with insufficient processing capacity can perform calculations such as artificial intelligence and moving image processing.
  • FIG. 42B schematically shows data transmission in the broadcasting system. Specifically, FIG. 42B shows a path through which a radio wave (broadcast signal) transmitted from the broadcasting station 5680 reaches a television receiver (TV) 5600 in each home.
  • the TV 5600 includes a receiving device (not shown), and the broadcast signal received by the antenna 5650 is transmitted to the TV 5600 via the receiving device.
  • the antenna 5650 is a UHF (Ultra High Frequency) antenna, but a BS 110 ° CS antenna, a CS antenna, or the like can be applied as the antenna 5650.
  • UHF Ultra High Frequency
  • the radio waves 5675A and 5675B are broadcast signals for terrestrial broadcasting, and the radio tower 5670 amplifies the received radio wave 5675A and transmits the radio wave 5675B.
  • the terrestrial broadcast can be viewed on the TV 5600 by receiving the radio wave 5675B with the antenna 5650.
  • the broadcasting system is not limited to the terrestrial broadcasting shown in FIG. 42B, and satellite broadcasting using an artificial satellite, data broadcasting using an optical line, or the like may be used.
  • the broadcasting system described above may be a broadcasting system using artificial intelligence by applying the semiconductor device described in the above embodiments.
  • the broadcast data is transmitted from the broadcasting station 5680 to the TV 5600 in each home, the broadcast data is compressed by the encoder, and when the antenna 5650 receives the broadcast data, the decoder of the receiving device included in the TV 5600 decodes the broadcast data. Restore is performed.
  • the artificial intelligence it is possible to recognize the display pattern included in the display image in the motion compensation prediction which is one of the encoder compression methods. It is also possible to perform intra-frame prediction using artificial intelligence. Further, for example, when receiving broadcast data having a low resolution and displaying the broadcast data on the TV 5600 having a high resolution, an image interpolation process such as up-conversion can be performed when the decoder restores the broadcast data.
  • the above-mentioned broadcasting system using artificial intelligence is suitable for ultra high definition television (UHDTV: 4K, 8K) broadcasting in which the amount of broadcasting data increases.
  • the TV 5600 may be provided with a recording device having artificial intelligence.
  • the program can be automatically recorded by allowing the recording apparatus to learn the user's preference by artificial intelligence.
  • FIG. 42C shows a palm print authentication device, which includes a housing 6431, a display portion 6432, a palm print reading portion 6433, and a wiring 6434.
  • FIG. 42C shows how the palm print authentication device acquires the palm print of the hand 6435.
  • the acquired palm print is subjected to pattern recognition processing using artificial intelligence, and it is possible to determine whether or not the palm print belongs to the person. As a result, it is possible to construct a system that performs highly secure authentication.
  • the authentication system according to one embodiment of the present invention is not limited to a palm print authentication device, and is a device for performing biometric authentication by acquiring biometric information such as a fingerprint, a vein, a face, an iris, a voiceprint, a gene, and a physique. Good.
  • ALP array part, ILD: circuit, WLD: circuit, XLD: circuit, AFP: circuit, MP: circuit, MP [1,1]: circuit, MP [m, 1]: circuit, MP [i, j]: Circuit, MP [1, n]: circuit, MP [m, n]: circuit, MC: circuit, MCr: circuit, HC: holding unit, HCr: holding unit, HCs: holding unit, HCsr: holding unit, ACTF [ 1]: circuit, ACTF [j]: circuit, ACTF [n]: circuit, TRF: conversion circuit, CMP: comparator, CMPa: comparator, CMPb: comparator, OP: operational amplifier, OPa: operational amplifier, OPb: operational amplifier.
  • INV1 inverter circuit
  • INV1r inverter circuit
  • INV2 inverter circuit
  • INV2r inverter circuit
  • INV3 inverter circuit
  • VinT terminal
  • VrefT terminal
  • VoutT terminal
  • L wiring
  • ILB wiring, ILB [1]: wiring, ILB [j]: wiring, ILB [n]: wiring, OL: wiring, OL [1]: wiring, OL [1]: wiring, OL [j]: wiring, OL [n]: wiring
  • OLB wiring, OLB [1]: wiring, OLB [j]: wiring, OLB [n]: wiring
  • A4r analog switch, C1: capacitance element, C1r: capacitance element, C1s: capacitance element, C1sr: capacitance element, C2: capacitance element, C2r: capacitance element, C2s: capacitance Child, C2sr: capacitance element, CE: capacitance element, CEB: capacitance element, CC: capacitance element, RE: resistance element, REB: resistance element, DE: diode element, DEB: diode element, ADCa: analog-digital conversion circuit, ADCb : Analog-digital conversion circuit, LC: load circuit, LCr: load circuit, VR: resistance change element, VC: circuit, MR: MTJ element, PCM: phase change memory, BGI: insulator, FGI: insulator, BGE: conductive Body, FGE: conductor, PE: conductor, WE: conductor, N 1 (1): neuron, N p (1): neuron, N 1 (k ⁇ 1): neuron,

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Abstract

少ない消費電力で積和演算が可能な半導体装置を提供する。 第１、第２回路を有する半導体装置であって、第１回路は、第１保持ノードを有し、第２回路は、 第２保持ノードを有する。第１回路は、第１、第２入力配線と、第１、第２配線と、に電気的に接 続され、第２回路は、第１、第２入力配線と、第１、第２配線と、に電気的に接続され、第１、第 ２回路のそれぞれは、第１データに応じた第１、第２電位を第１、第２保持ノードに保持する機能 を有する。第１、第２入力配線に、第２データに応じた電位が入力されることによって、第１回路 は、第１配線又は第２配線の一方に電流を出力し、第２回路は、第１配線又は第２配線の他方に電 流を出力する。第１、第２回路が第１配線又は第２配線に出力する電流は、第１、第２保持ノード に保持されている第１、第２電位に応じて決まる。

Description

半導体装置、及び電子機器
　本発明の一態様は、半導体装置、及び電子機器に関する。
　なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それらの製造方法、又はそれらの検査方法を一例として挙げることができる。
　現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフィック」や「ブレインモーフィック」や「ブレインインスパイア」と呼ぶこともある。当該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献２には、ＳＲＡＭ（Ｓｔａｔｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）を用いて、人工ニューラルネットワークを構成した演算装置について開示されている。
Ｍ．Ｋａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１８，Ｖｏｌｕｍｅ　５３，Ｎｏ．２，ｐ．６４２−６５５． Ｊ．Ｚｈａｎｇ　ｅｔ　ａｌ．，"ＩＥＥＥ　Ｊｏｕｒｎａｌ　Ｏｆ　Ｓｏｌｉｄ−Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ"，２０１７，Ｖｏｌｕｍｅ　５２，Ｎｏ．４，ｐ．９１５−９２４．
　人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信号と、を乗じて足し合わせる必要があり、人工ニューラルネットワークの規模に応じて、例えば、当該結合強度の数、当該信号を示すパラメータの数が決まる。つまり、人工ニューラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある。
　チップを構成する回路の数が増えると消費電力が高くなり、装置の駆動時に発生する発熱量も大きくなる。特に、発熱量が高くなるほど、チップに含まれている回路素子の特性に影響が出るため、チップを構成する回路は温度による影響を受けにくい回路素子を有することが好ましい。
　本発明の一態様は、階層型の人工ニューラルネットワークが構築された半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、環境の温度の影響を受けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、新規な半導体装置などを提供することを課題の一とする。
　なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題の全てを解決する必要はない。
（１）
　本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１保持ノードを有し、第２回路は、第２保持ノードを有し、第１回路は、第１入力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、第２回路は、第１入力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、第１回路は、第１データに応じた第１電位を第１保持ノードに保持する機能を有し、第２回路は、第１データに応じた第２電位を第２保持ノードに保持する機能を有し、第１回路は、第１入力配線に高レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第１電位に応じた電流を第１配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に高レベル電位が入力されたときに、第１電位に応じた電流を第２配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第１電位に応じた電流を第１配線、及び第２配線に出力しない機能と、を有し、第２回路は、第１入力配線に高レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第２電位に応じた電流を第２配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に高レベル電位が入力されたときに、第２電位に応じた電流を第１配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第２電位に応じた電流を第１配線、及び第２配線に出力しない機能と、を有する半導体装置である。
（２）
　又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１乃至第４トランジスタと、第１容量素子と、を有し、第２回路は、第５乃至第８トランジスタと、第２容量素子と、を有し、第１保持ノードは、第１トランジスタの第１端子、第２トランジスタのゲート、及び第１容量素子の第１端子と電気的に接続され、第２トランジスタの第１端子は、第１容量素子の第２端子と電気的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子、及び、第４トランジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２保持ノードは、第５トランジスタの第１端子、第６トランジスタのゲート、及び第２容量素子の第１端子と電気的に接続され、第６トランジスタの第１端子は、第２容量素子の第２端子と電気的に接続され、第６トランジスタの第２端子は、第７トランジスタの第１端子、及び、第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（３）
　又は、本発明の一態様は、上記（１）において、第１回路は、第１乃至第４トランジスタと、第９トランジスタと、第１容量素子と、を有し、第２回路は、第５乃至第８トランジスタと、第１０トランジスタと、第２容量素子と、を有し、第１保持ノードは、第１トランジスタの第１端子、第２トランジスタのゲート、第９トランジスタのゲート、及び第１容量素子の第１端子と電気的に接続され、第１容量素子の第２端子は、第２トランジスタの第１端子、及び、第９トランジスタの第１端子と電気的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子と電気的に接続され、第９トランジスタの第２端子は、第４トランジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２保持ノードは、第５トランジスタの第１端子、第６トランジスタのゲート、第１０トランジスタのゲート、及び第２容量素子の第１端子と電気的に接続され、第２容量素子の第２端子は、第６トランジスタの第１端子、及び、第１０トランジスタの第１端子と電気的に接続され、第６トランジスタの第２端子は、第７トランジスタの第１端子と電気的に接続され、第１０トランジスタの第２端子は、第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（４）
　又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、を有し、第２回路は、第５乃至第８トランジスタと、第３論理回路と、第４論理回路と、を有し、第１乃至第４論理回路のそれぞれは、入力端子に入力された信号の反転信号を出力端子から出力する機能を有し、第１保持ノードは、第１論理回路の入力端子、第２論理回路の出力端子、第１トランジスタの第１端子、及び第２トランジスタのゲートと電気的に接続され、第１論理回路の出力端子は、第２論理回路の入力端子と電気的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子、及び第４トランジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２保持ノードは、第３論理回路の入力端子、第４論理回路の出力端子、第５トランジスタの第１端子、及び第６トランジスタのゲートと電気的に接続され、第３論理回路の出力端子は、第４論理回路の入力端子と電気的に接続され、第６トランジスタの第２端子は、第７トランジスタの第１端子、及び第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（５）
　又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、を有し、第２回路は、第６乃至第８トランジスタを有し、第１論理回路、第２論理回路のそれぞれは、入力端子に入力された信号の反転信号を出力端子から出力する機能を有し、第１保持ノードは、第１論理回路の入力端子、第２論理回路の出力端子、第１トランジスタの第１端子、及び第２トランジスタのゲートと電気的に接続され、第１論理回路の出力端子は、第２論理回路の入力端子と電気的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子、及び第４トランジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２保持ノードは、第２論理回路の入力端子、第１論理回路の出力端子、及び第６トランジスタのゲートと電気的に接続され、第６トランジスタの第２端子は、第７トランジスタの第１端子、及び、第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（６）
　又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路は、第１負荷回路を有し、第２回路は、第２負荷回路を有し、第１負荷回路と、第２負荷回路と、のそれぞれは、第１端子と、第２端子と、を有し、第１負荷回路と、第２負荷回路と、のそれぞれは、第１データに応じて第１端子と第２端子との間の抵抗値を変化する機能を有し、第１回路は、第１入力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、第２回路は、第１入力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、第１回路は、第１入力配線に高レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第１負荷回路の抵抗値に応じた電流を第１配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に高レベル電位が入力されたときに、第１負荷回路の抵抗値に応じた電流を第２配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第１負荷回路の抵抗値に応じた電流を第１配線、及び、第２配線に出力しない機能と、を有し、第２回路は、第１入力配線に高レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第２負荷回路の抵抗値に応じた電流を第２配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に高レベル電位が入力されたときに、第２負荷回路の抵抗値に応じた電流を第１配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第２負荷回路の抵抗値に応じた電流を第１配線、及び、第２配線に出力しない機能と、を有する半導体装置である。
（７）
　又は、本発明の一態様は、上記（６）の構成において、第１回路は、第３トランジスタと、第４トランジスタと、を有し、第２回路は、第７トランジスタと、第８トランジスタと、を有し、第１負荷回路の第１端子は、第３トランジスタの第１端子、及び第４トランジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２負荷回路の第１端子は、第７トランジスタの第１端子、及び第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（８）
　又は、本発明の一態様は、上記（７）の構成において、第１回路は、第１トランジスタを有し、第２回路は、第２トランジスタを有し、第１トランジスタの第１端子は、第１負荷回路の第１端子と電気的に接続され、第２トランジスタの第１端子は、第２負荷回路の第１端子と電気的に接続されている半導体装置である。
（９）
　又は、本発明の一態様は、上記（６）乃至（８）のいずれか一の構成において、第１負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第２負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有する半導体装置である。
（１０）
　又は、本発明の一態様は、上記（１）乃至（９）のいずれか一の構成において、第３回路と、第４回路と、を有し、第３回路は、第１入力配線と、第２入力配線と、のそれぞれに第２データに応じた電位を入力する機能を有し、第４回路は、第１配線と、第２配線と、のそれぞれから流れる電流を比較して、第４回路の出力端子から、第１データと第２データの積に応じた電位を出力する機能を有する半導体装置である。
（１１）
　又は、本発明の一態様は、上記（１）乃至（１０）のいずれか一の半導体装置を有し、半導体装置によってニューラルネットワークの演算を行う電子機器である。
　なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置であり、半導体装置を有している場合がある。
　また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
　ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、スイッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有している。
　ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいても、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されているものとする。
　なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものとする。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されている、とのみ明示的に記載されている場合と同じであるとする。
　また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続されている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と同様な表現方法を用いて、回路構成における接続の順序について規定することにより、トランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層、など）であるとする。
　なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されている場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合もある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている場合も、その範疇に含める。
　また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、言い換えることができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなどと呼称することがある。
　また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
　また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウンド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウンド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準となる電位によっては、配線等に与える電位を変化させる場合がある。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいうキャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載する。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）について断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるものとする。
　また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素の混同を避けるために付したものである。従って、構成要素の数を限定するものではない。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲において「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特許請求の範囲において省略することもありうる。
　また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例えば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
　また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの間に他の構成要素を含むものを除外しない。
　また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」という用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じて、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」という用語に変更することが可能な場合がある。
　また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配線」が一体となって形成されている場合なども含む。
　また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合によっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。また、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更することが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更することが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」などの用語に変更することが可能な場合がある。また、配線に印加されている「電位」という用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更することが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という用語に変更することが可能な場合がある。
　本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ　ｏｆ　Ｓｔａｔｅｓ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。
　本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは、電流を制御できるものであればよく、特定のものに限定されない。
　電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｍｅｔａｌ）ダイオード、ＭＩＳ（Ｍｅｔａｌ　Ｉｎｓｕｌａｔｏｒ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイオード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路などがある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレイン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるスイッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
　機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
　本発明の一態様によって、階層型の人工ニューラルネットワークが構築された半導体装置などを提供することができる。又は、本発明の一態様によって、消費電力が低い半導体装置などを提供することができる。又は、本発明の一態様によって、環境の温度の影響を受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新規な半導体装置などを提供することができる。
　なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果を有さない場合もある。
図１Ａ、図１Ｂは階層型のニューラルネットワークを説明する図である。
図２は半導体装置の構成例を示す回路図である。
図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆは半導体装置が有する回路の構成例を示す回路図である。
図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆは半導体装置が有する回路の構成例を示す回路図である。
図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆは半導体装置が有する回路の構成例を示す回路図である。
図６は半導体装置の構成例を示す回路図である。
図７は半導体装置の構成例を示す回路図である。
図８は半導体装置の構成例を示す回路図である。
図９Ａ、図９Ｂ、図９Ｃは半導体装置が有する回路の構成例を示す回路図である。
図１０Ａ、図１０Ｂは半導体装置が有する回路の構成例を示す回路図である。
図１１Ａ、図１１Ｂは半導体装置が有する回路の構成例を示す回路図である。
図１２Ａ、図１２Ｂは半導体装置が有する回路の構成例を示す回路図である。
図１３Ａ、図１３Ｂ、図１３Ｃは半導体装置が有する回路の動作例を示すタイミングチャートである。
図１４Ａ、図１４Ｂ、図１４Ｃは半導体装置が有する回路の動作例を示すタイミングチャートである。
図１５Ａ、図１５Ｂ、図１５Ｃは半導体装置が有する回路の動作例を示すタイミングチャートである。
図１６Ａ、図１６Ｂは半導体装置が有する回路の構成例を示す回路図である。
図１７は半導体装置が有する回路の構成例を示す回路図である。
図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄは半導体装置が有する回路の構成例を示す回路図である。
図１９は半導体装置が有する回路の構成例を示す回路図である。
図２０Ａ、図２０Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２１Ａ、図２１Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２２Ａ、図２２Ｂ、図２２Ｃは半導体装置が有する回路の構成例を示す回路図である。
図２３Ａ、図２３Ｂ、図２３Ｃは半導体装置が有する回路の構成例を示す回路図である。
図２４Ａ、図２４Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２５Ａ、図２５Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２６Ａ、図２６Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２７Ａ、図２７Ｂは半導体装置が有する回路の構成例を示す回路図である。
図２８は半導体装置の構成例を示す断面図である。
図２９は半導体装置の構成例を示す断面図である。
図３０Ａ、図３０Ｂ、図３０Ｃはトランジスタの構造例を示す断面図である。
図３１Ａ、図３１Ｂ、図３１Ｃはトランジスタの構造例を示す上面図、及び断面図である。
図３２Ａ、図３２Ｂ、図３２Ｃはトランジスタの構造例を示す上面図、及び断面図である。
図３３Ａ、図３３Ｂ、図３３Ｃはトランジスタの構造例を示す上面図、及び断面図である。
図３４Ａ、図３４Ｂ、図３４Ｃはトランジスタの構造例を示す上面図、及び断面図である。
図３５Ａ、図３５Ｂ、図３５Ｃはトランジスタの構造例を示す上面図、及び断面図である。
図３６Ａ、図３６Ｂはトランジスタの構造例を示す上面図、及び斜視図である。
図３７Ａ、図３７Ｂはトランジスタの構造例を示す断面図である。
図３８Ａ、図３８Ｂ、図３８Ｃは容量素子の構造例を示す上面図、及び斜視図である。
図３９Ａ、図３９Ｂ、図３９Ｃは容量素子の構造例を示す上面図、及び斜視図である。
図４０Ａ、図４０Ｂ、図４０Ｃ、図４０Ｄは半導体ウェハと電子部品の一例を示す斜視図である。
図４１は電子機器の一例を示す斜視図である。
図４２Ａは電子機器の一例を示す正面図であり、図４２Ｂ、図４２Ｃは電子機器の一例を示す斜視図である。
　人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結合強度を決める処理を「学習」と呼ぶ場合がある。
　また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何らかの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができる。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づいて新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
　ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型などが挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「ディープラーニング」と呼称する場合がある。
　本明細書等において、金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）とは、広い意味での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）などに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。また、ＯＳ　ＦＥＴ、又はＯＳトランジスタと記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言することができる。
　また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ　ｏｘｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ　ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
　また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
　なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わせ、又は置き換えなどを行うことができる。
　なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用いて述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
　なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わせることにより、さらに多くの図を構成させることができる。
　本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合がある。
　本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付記して記載する場合がある。
　また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
　本実施の形態では、本発明の一態様の半導体装置である、ニューラルネットワークの演算を行う演算回路について説明する。
＜階層型のニューラルネットワーク＞
　初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネットワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力層と、を有し、合計３以上の層によって構成されている。図１Ａに示す階層型のニューラルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する。なお、図１Ａには、中間層として第（ｋ−１）層、第ｋ層（ここでのｋは３以上Ｒ−１以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している。
　ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図１Ａにおいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上の整数である。）を有し、第（ｋ−１）層はニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層はニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）を有する。
　なお、図１Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （ｋ−１）、ニューロンＮｍ （ｋ−１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ−１）層のニューロンＮｉ （ｋ−１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロンについては図示を省略している。
　次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニューロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロンＮｊ （ｋ）に着目している。
　図１Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
　具体的には、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれの出力信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）が、ニューロンＮｊ （ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）層（図示しない。）の各ニューロンに向けて出力する。
　前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ以下の整数として、第（ｋ−１）層のニューロンＮｉ （ｋ−１）と第ｋ層のニューロンＮｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ−１） ｊ （ｋ）としたとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号は、式（１．１）で表すことができる。
Figure JPOXMLDOC01-appb-M000001
　つまり、第（ｋ−１）層のニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）のそれぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮｊ （ｋ）には、ｗ１ （ｋ−１） ｊ （ｋ）・ｚ１ （ｋ−１）乃至ｗｍ （ｋ−１） ｊ （ｋ）・ｚｍ （ｋ−１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信号の総和ｕｊ （ｋ）は、式（１．２）となる。
Figure JPOXMLDOC01-appb-M000002
　ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここで。ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
Figure JPOXMLDOC01-appb-M000003
　関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加えて、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
　ところで、各層のニューロンが出力する信号は、アナログ値としてもよいし、デジタル値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい。アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数などを用いればよい。デジタル値の２値の場合、例えば、出力を−１若しくは１、又は、０若しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号は３値以上としてもよく、この場合、活性化関数は３値、例えば出力は−１、０、若しくは１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いればよい。
　ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによって、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入力された信号を基に、式（１．１）乃至（１．３）を用いて出力信号を生成して、当該出力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニューラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例＞
　ここでは、上述のニューラルネットワーク１００において、式（１．２）、及び式（１．３）の演算を行うことができる演算回路の例について説明する。なお、当該演算回路において、一例として、ニューラルネットワーク１００のシナプス回路の重み係数を、２値（“−１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、又は３値（“−１”、“０”、“１”の組み合わせ等。）とし、ニューロンの活性化関数が２値（“−１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、又は３値（“−１”、“０”、“１”の組み合わせ等。）を出力する関数とする。また、本明細書等において、重み係数と、前層のニューロンから次層のニューロンに入力される信号の値（演算値と呼称する場合がある）とについて、そのいずれか一方を第１データと呼称し、他方を第２データと呼称する。
　図２に示す演算回路１１０は、一例として、アレイ部ＡＬＰと、回路ＩＬＤと、回路ＷＬＤと、回路ＸＬＤと、回路ＡＦＰと、を有する半導体装置である。演算回路１１０は、図１Ａ、及び図１Ｂにおける第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）に入力される信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を処理して、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれから出力される信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を生成する回路である。
　なお、演算回路１１０の全体、または、その一部について、ニューラルネットワークやＡＩ以外の用途で使用してよい。例えば、グラフィック向けの計算や、科学計算用の計算などにおいて、積和演算処理や行列演算処理を行う場合に、演算回路１１０の全体、または、その一部を用いて、処理を行ってもよい。つまり、ＡＩ向けの計算だけでなく、一般的な計算のために、演算回路１１０の全体、または、その一部を用いてもよい。
　回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、に電気的に接続される。回路ＷＬＤは、一例として、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に電気的に接続される。回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］に電気的に接続されている。回路ＡＦＰは、一例として、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、に電気的に接続されている。
＜＜アレイ部ＡＬＰ＞＞
　アレイ部ＡＬＰは、一例として、ｍ×ｎ個の回路ＭＰを有している。回路ＭＰは、一例として、アレイ部ＡＬＰ内において、ｍ行ｎ列のマトリクス状に配置されている。なお、図２では、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整数である。）に位置する回路ＭＰを、回路ＭＰ［ｉ，ｊ］と表記している。但し、図２では、回路ＭＰ［１，１］、回路ＭＰ［ｍ，１］、回路ＭＰ［ｉ，ｊ］、回路ＭＰ［１，ｎ］、回路ＭＰ［ｍ，ｎ］のみ図示しており、それ以外の回路ＭＰＣについては図示を省略している。
　回路ＭＰ［ｉ，ｊ］は、一例として、配線ＩＬ［ｊ］と、配線ＩＬＢ［ｊ］と、配線ＷＬＳ［ｉ］と、配線ＸＬＳ［ｉ］と、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。
　回路ＭＰ［ｉ，ｊ］は、一例として、ニューロンＮｉ （ｋ−１）とニューロンＮｊ （ｋ）との間の重み係数（第１データ又は第２データの一方と呼称する場合がある。ここでは第１データと呼称する）を保持する機能を有する。具体的には、回路ＭＰ［ｉ，ｊ］は、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］から入力される、第１データ（重み係数）に応じた情報（例えば、電位、抵抗値、電流値など）の保持を行う。また、回路ＭＰ［ｉ，ｊ］は、ニューロンＮｉ （ｋ−１）から出力される信号ｚｉ （ｋ−１）（第１データ又は第２データの他方と呼称する場合がある。ここでは第２データと呼称する）と第１データとの積を出力する機能を有する。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、配線ＸＬＳ［ｉ］から第２データｚｉ （ｋ−１）が入力されることで、第１データと第２データとの積に応じた情報（例えば、電流、電圧など）、又は、第１データと第２データとの積に関連した情報（例えば、電流、電圧など）電流を配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に出力する。なお、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］のいずれか一方のみが配置されていてもよい。なお、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］のいずれか一方のみが配置されていてもよい。
＜＜回路ＩＬＤ＞＞
　回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、重み係数である第１データｗ１ （ｋ−１） １ （ｋ）乃至ｗｍ （ｋ−１） ｎ （ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力する機能を有する。具体的な例としては、回路ＩＬＤは、回路ＭＰ［ｉ，ｊ］に対して、重み係数である第１データｗｉ （ｋ−１） ｊ （ｋ）に対応する情報（例えば、電位、抵抗値、または、電流値など）を、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］によって供給する。
＜＜回路ＷＬＤ＞＞
　回路ＷＬＤは、一例として、回路ＩＬＤから入力される第１データに応じた情報（例えば、電位、抵抗値、電流値など）の書き込む先となる回路ＭＰを選択する機能を有する。例えば、アレイ部ＡＬＰのｉ行目に位置する回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に情報（例えば、電位、抵抗値、電流値など）の書き込みを行う場合、回路ＷＬＤは、例えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素子をオン状態又はオフ状態にするための信号を配線ＷＬＳ［ｉ］に供給し、ｉ行目以外の回路ＭＰに含まれる書き込み用スイッチング素子をオフ状態にする電位を配線ＷＬＳに供給すればよい。なお、配線ＷＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、配線ＷＬＳ［ｉ］を複数の配線として、配置してもよい。
＜＜回路ＸＬＤ＞＞
　回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ）から出力された演算値に相当する第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を供給する機能を有する。具体的には、回路ＸＬＤは、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に対して、ニューロンＮｉ （ｋ−１）から出力された第２データｚｉ （ｋ−１）に対応する情報（例えば、電位、電流値など）を、配線ＸＬＳ［ｉ］によって供給する。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明の一態様は、これに限定されない。例えば、配線ＸＬＳ［ｉ］を複数の配線として、配置してもよい。
＜＜回路ＡＦＰ＞＞
　回路ＡＦＰは、一例としては、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］を有する。回路ＡＣＴＦ［ｊ］は、一例として、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、のそれぞれに電気的に接続されている。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）に応じた信号を生成する。一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、または、電流値など）を比較し、その比較結果に応じた信号を生成する。当該信号は、ニューロンＮｊ （ｋ）から出力される信号ｚｊ （ｋ）に相当する。つまり、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例としては、上述したニューラルネットワークの活性化関数の演算を行う回路として機能する。ただし、本発明の一態様は、これに限定されない。例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号をデジタル信号に変換する機能を有していてもよい。または例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号を増幅して出力する機能、つまり、出力インピーダンスを変換する機能を有していてもよい。なお、回路ＡＣＴＦが配置されている場合の例を示したが、本発明の一態様は、これに限定されない。回路ＡＣＴＦが配置されていなくてもよい。
　回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例として、図３Ａに示す回路構成とすることができる。図３Ａは、一例として、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路である。具体的には、図３Ａには、２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
　図３Ａにおいて、回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、比較器ＣＭＰを有する。抵抗素子ＲＥ、抵抗素子ＲＥＢは、電流を電圧に変換する機能を有する。したがって、電流を電圧に変換する機能を有する素子または回路であれば、抵抗素子に限定されない。配線ＯＬ［ｊ］は、抵抗素子ＲＥの第１端子と、比較器ＣＭＰの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗素子ＲＥＢの第１端子と、比較器ＣＭＰの第２入力端子と、電気的に接続されている。また、抵抗素子ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。なお、抵抗素子ＲＥの第２端子と抵抗素子ＲＥＢの第２端子とは、同一の配線に接続されていてもよい。または、電位が同じである別の配線に接続されていてもよい。
　抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの抵抗値は、互いに等しいことが好ましい。例えば、抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの抵抗値の差は、１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。場合によっては、又は、状況に応じて、抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの抵抗値は互いに異なる値としてもよい。
　配線ＶＡＬは、一例としては、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ）などとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定するのが好ましい。なお、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給されていてもよい。
　抵抗素子ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰの第１入力端子には、抵抗素子ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗素子ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れる電流に応じて定まる。このため、比較器ＣＭＰの第２入力端子には、抵抗素子ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
　比較器ＣＭＰは、一例としては、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰの出力端子から信号を出力する機能を有する。例えば、比較器ＣＭＰは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧が高い場合に、高レベル電位を比較器ＣＭＰの出力端子から出力し、第２入力端子に入力された電圧よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰの出力端子から出力することができる。つまり、比較器ＣＭＰの出力端子から出力される電位は、高レベル電位と低レベル電位の２通りであるため、回路ＡＣＴＦ［ｊ］が出力する出力信号ｚｊ （ｋ）は２値とすることができる。例えば、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号ｚｊ （ｋ）として“＋１”、“−１”に対応することができる。また、場合によっては、比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号ｚｊ （ｋ）として“＋１”、“０”と対応してもよい。
　また、図３Ａの回路ＡＣＴＦ［ｊ］では、抵抗素子ＲＥ、抵抗素子ＲＥＢを用いたが、電流を電圧に変換する機能を有する素子または回路であれば、抵抗素子に限定されない。そのため、図３Ａの回路ＡＣＴＦ［ｊ］の抵抗素子ＲＥ、抵抗素子ＲＥＢは、別の回路素子に置き換えることができる。例えば、図３Ｂに示す回路ＡＣＴＦ［ｊ］は、図３Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗素子ＲＥ、抵抗素子ＲＥＢを、容量素子ＣＥ、容量素子ＣＥＢに置き換えた回路であり、図３Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。なお、容量素子ＣＥ、容量素子ＣＥＢのそれぞれの静電容量の値は、互いに等しいことが好ましい。例えば、容量素子ＣＥ、容量素子ＣＥＢのそれぞれの静電容量値の差は、１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに限定されない。なお、容量素子ＣＥ、容量素子ＣＥＢに蓄積された電荷を初期化する回路が設けられていてもよい。例えば、容量素子ＣＥと並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、配線ＶＡＬに接続され、スイッチの第１端子が、容量素子ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。または、スイッチの第２端子が、配線ＶＡＬとは異なる配線に接続され、スイッチの第１端子が、容量素子ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。また、図３Ｃに示す回路ＡＣＴＦ［ｊ］は、図３Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗素子ＲＥ、抵抗素子ＲＥＢを、ダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えた回路であり、図３Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。ダイオード素子ＤＥ、ダイオード素子ＤＥＢの向き（アノードとカソードの接続箇所）は、配線ＶＡＬの電位の大きさにより、適宜変更することが望ましい。
　また、図３Ａ乃至図３Ｃの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、一例として、オペアンプＯＰに置き換えることができる。図３Ｄに示す回路ＡＣＴＦ［ｊ］は、図３Ａの回路ＡＣＴＦ［ｊ］の比較器ＣＭＰをオペアンプＯＰに置き換えた回路図を示している。
　また、図３Ｂの回路ＡＣＴＦ［ｊ］にスイッチＳ０１ａ、スイッチＳ０１ｂを設けてもよい。これにより、回路ＡＣＴＦ［ｊ］は、容量素子ＣＥ、容量素子ＣＥＢのそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じた電位を保持することができる。その具体的な回路の一例としては、図３Ｅに示すとおり、スイッチＳ０１ａの第１端子に配線ＯＬ［ｊ］が電気的に接続され、スイッチＳ０１ａの第２端子に容量素子ＣＥの第１端子と比較器ＣＭＰの第１入力端子とが電気的に接続され、スイッチＳ０１ｂの第１端子に配線ＯＬＢ［ｊ］が電気的に接続され、スイッチＳ０１ｂの第２端子に容量素子ＣＥＢの第１端子と比較器ＣＭＰの第２入力端子とが電気的に接続された構成とすればよい。図３Ｅの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰの第１、第２入力端子のそれぞれに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］の電位を入力するとき、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にすることによって行うことができる。また、その後、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオフ状態にすることによって、比較器ＣＭＰの第１入力端子、第２入力端子のそれぞれに入力された電位を容量素子ＣＥ、容量素子ＣＥＢに保持することができる。なお、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用することができる。また、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、機械的なスイッチを適用してもよい。なお、スイッチＳ０１ａ、スイッチＳ０１ｂにトランジスタを適用する場合、当該トランジスタは、ＯＳトランジスタ、またはチャネル形成領域にシリコンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。又は、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を制御することにより、容量素子ＣＥ、容量素子ＣＥＢの電圧値を制御することができる。例えば、容量素子ＣＥ、容量素子ＣＥＢに流れる電流値が大きい場合には、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を短くしておくことにより、容量素子ＣＥ、容量素子ＣＥＢの電圧値が大きくなりすぎることを防ぐことができる。
　また、図３Ａ乃至図３Ｃ、図３Ｅの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、例えば、チョッパ型の比較器とすることができる。図３Ｆに示す比較器ＣＭＰは、チョッパ型の比較器を示しており、比較器ＣＭＰはスイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３と、容量素子ＣＣと、インバータ回路ＩＮＶ３と、を有する。なお、スイッチＳ０２ａ、スイッチＳ０２ｂ、スイッチＳ０３は、前述したスイッチＳ０１ａ、スイッチＳ０１ｂと同様に、機械的なスイッチ、ＯＳトランジスタ、Ｓｉトランジスタなどのトランジスタとすることができる。
　スイッチＳ０２ａの第１端子は、端子ＶｉｎＴに電気的に接続され、スイッチＳ０２ｂの第１端子は、端子ＶｒｅｆＴに電気的に接続され、スイッチＳ０２ａの第２端子は、スイッチＳ０２ｂの第２端子と、容量素子ＣＣの第１端子と、に電気的に接続されている。容量素子ＣＣの第２端子は、インバータ回路ＩＮＶ３の入力端子と、スイッチＳ０３の第１端子と、に電気的に接続されている。端子ＶｏｕｔＴは、インバータ回路ＩＮＶ３の出力端子と、スイッチＳ０３の第２端子と、に電気的に接続されている。
　端子ＶｉｎＴは、比較器ＣＭＰに入力電位を入力するための端子として機能し、端子ＶｒｅｆＴは、比較器ＣＭＰに参照電位を入力するための端子として機能し、端子ＶｏｕｔＴは、比較器ＣＭＰから出力電位を出力するための端子として機能する。なお、端子ＶｉｎＴは、図３Ａ乃至図３Ｃ、図３Ｅの比較器ＣＭＰの第１端子又は第２端子の一方に対応し、端子ＶｒｅｆＴは、図３Ａ乃至図３Ｃ、図３Ｅの比較器ＣＭＰの第１端子又は第２端子の他方に対応することができる。
　図３Ａ乃至図３Ｅの回路ＡＣＴＦ［ｊ］は、２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路であるが、回路ＡＣＴＦ［ｊ］は出力信号ｚｊ （ｋ）を３値以上、又はアナログ値として出力する構成としてもよい。
　図４Ａ乃至図４Ｆは、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて、信号ｚｊ （ｋ）を生成する回路であり、３値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示している。
　図４Ａに示す回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、比較器ＣＭＰａ、比較器ＣＭＰｂを有する。配線ＯＬ［ｊ］は、抵抗素子ＲＥの第１端子と、比較器ＣＭＰａの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗素子ＲＥＢの第１端子と、比較器ＣＭＰｂの第１入力端子と、電気的に接続されている。また、比較器ＣＭＰａの第２入力端子と、比較器ＣＭＰｂの第２入力端子と、は、配線ＶｒｅｆＬに電気的に接続されている。更に、抵抗素子ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
　配線ＶｒｅｆＬは、定電圧Ｖｒｅｆを与える配線として機能し、Ｖｒｅｆは、例えば、ＧＮＤ以上、ＶＤＤ以下であることが好ましい。また、状況に応じて、Ｖｒｅｆは、ＧＮＤ未満の電位、又はＶＤＤより高い電位としてもよい。Ｖｒｅｆは、比較器ＣＭＰａ、比較器ＣＭＰｂにおける参照電位（比較用の電位）として扱われる。
　抵抗素子ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰａの第１入力端子には、抵抗素子ＲＥの抵抗値と当該電流に応じた電圧が入力される。同様に、抵抗素子ＲＥＢの第１端子と第２端子との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較器ＣＭＰｂの第１入力端子には、抵抗素子ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
　比較器ＣＭＰａは、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰａの出力端子から信号を出力する。例えば、比較器ＣＭＰａは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰａの出力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰａの出力端子から出力することができる。
　比較器ＣＭＰｂは、比較器ＣＭＰａと同様に、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰｂの出力端子から信号を出力する。例えば、比較器ＣＭＰｂは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰｂの出力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に、低レベル電位を比較器ＣＭＰｂの出力端子から出力することができる。
　このとき、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの出力端子から出力された電位に応じて、３値の出力信号ｚｊ （ｋ）を表すことができる。例えば、比較器ＣＭＰａの出力端子から高レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“＋１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され、比較器ＣＭＰｂの出力端子から高レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“−１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は“＋０”とすることができる。
　また、回路ＡＣＴＦ［ｊ］は、図４Ａに示した回路構成に限定されず、状況に応じて、変更することができる。例えば、図４Ａの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰａ、比較器ＣＭＰｂの２つの出力結果を、１つの信号としてまとめたい場合、回路ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設ければよい。図４Ｂの回路ＡＣＴＦ［ｊ］は、図４Ａの回路ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設けた構成例であり、比較器ＣＭＰａ、ＣＭＰｂのそれぞれの出力端子は、変換回路ＴＲＦの入力端子に電気的に接続されている。変換回路ＴＲＦの具体的な例としては、デジタルアナログ変換回路（この場合、信号ｚｊ （ｋ）はアナログ値となる。）などとすることができる。
　また、例えば、図４Ａにおいて、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの第２入力端子に電気的に接続されている配線ＶｒｅｆＬを、配線Ｖｒｅｆ１Ｌ、Ｖｒｅｆ２Ｌの別々の配線に置き換えてもよい。図４Ｃの回路ＡＣＴＦ［ｊ］は、図４Ａの回路ＡＣＴＦ［ｊ］に含まれている比較器ＣＭＰａの第２端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ１Ｌと電気的に接続され、比較器ＣＭＰｂの第２端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ２Ｌと電気的に接続された構成となっている。配線Ｖｒｅｆ１Ｌ、Ｖｒｅｆ２Ｌに入力される電位を互いに異なる値にすることによって、比較器ＣＭＰａ、比較器ＣＭＰｂにおける参照電位を別々に設定することができる。
　また、例えば、図４Ａ乃至図４Ｃの回路ＡＣＴＦ［ｊ］とは別の構成として、増幅回路、または、インピーダンス変換回路などを用いてもよい。例えば、図４Ｄに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図４Ｄの回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、オペアンプＯＰａ、オペアンプＯＰｂを有しており、増幅回路として機能する。
　配線ＯＬ［ｊ］は、抵抗素子ＲＥの第１端子と、オペアンプＯＰａの非反転入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗素子ＲＥＢの第１端子と、オペアンプＯＰｂの非反転入力端子と、電気的に接続されている。また、オペアンプＯＰａの反転入力端子は、オペアンプＯＰａの出力端子に電気的に接続され、オペアンプＯＰｂの反転入力端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。更に、抵抗素子ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
　つまり、図４Ｄの回路ＡＣＴＦ［ｊ］に含まれているオペアンプＯＰａ、オペアンプＯＰｂはボルテージフォロワの接続構成となっている。これによって、オペアンプＯＰａの出力端子から出力される電位は、オペアンプＯＰａの非反転入力端子に入力された電位とほぼ等しくなり、オペアンプＯＰｂの出力端子から出力される電位は、オペアンプＯＰｂの非反転入力端子に入力された電位とほぼ等しくなる。この場合、出力信号ｚｊ （ｋ）は、２つのアナログ値として回路ＡＣＴＦ［ｊ］から出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。
　また、例えば、図４Ａ乃至図４Ｄの回路ＡＣＴＦ［ｊ］とは別の構成として、積分回路、電流電圧変換回路などを用いてもよい。さらに、オペアンプを用いて、積分回路、電流電圧変換回路を構成してもよい。一例として、図４Ｅに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図４Ｅの回路ＡＣＴＦ［ｊ］は、オペアンプＯＰａ、オペアンプＯＰｂ、負荷素子ＬＥａ、負荷素子ＬＥｂを有する。
　配線ＯＬ［ｊ］は、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と、負荷素子ＬＥａの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、オペアンプＯＰｂの第１入力端子（例えば、反転入力端子）と、負荷素子ＬＥｂの第１端子と、電気的に接続されている。また、オペアンプＯＰａの第２入力端子（例えば、非反転入力端子）は、配線Ｖｒｅｆ１Ｌに電気的に接続され、オペアンプＯＰｂの第２入力端子（例えば、非反転入力端子）は、配線Ｖｒｅｆ２Ｌに電気的に接続されている。負荷素子ＬＥａの第２端子は、オペアンプＯＰａの出力端子に電気的に接続され、負荷素子ＬＥａの第２端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。
　なお、ここでの配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、互いに等しい電圧、又は異なる電圧を供給する配線として機能する。したがって、配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、１本の配線にまとめることができる。
　図４Ｅの回路ＡＣＴＦ［ｊ］において、負荷素子ＬＥａ、負荷素子ＬＥｂとしては、例えば、抵抗素子、容量素子とすることができる。特に、負荷素子ＬＥａ、負荷素子ＬＥｂとして容量素子を用いることによって、オペアンプＯＰａと負荷素子ＬＥａ、オペアンプＯＰｂと負荷素子ＬＥｂ、はそれぞれ積分回路として機能する。つまり、配線ＯＬ［ｊ］または配線ＯＬＢ［ｊ］に流れる電流量に応じて、それぞれの容量素子（負荷素子ＬＥａ、ＬＥｂ）に電荷が蓄えられる。つまり、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流は、積分回路によって、積分された電流量が電圧に変換されて、信号ｚｊ （ｋ）として出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。なお、負荷素子ＬＥａ、負荷素子ＬＥｂの容量素子に蓄積された電荷を初期化する回路が設けられていてもよい。例えば、負荷素子ＬＥａ（容量素子）と並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が、オペアンプＯＰａの出力端子に接続され、スイッチの第１端子が、配線ＯＬ［ｊ］、および、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と接続されていてもよい。
　また、図４Ｅの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流を電圧に変換して出力したい場合、負荷素子ＬＥａ、負荷素子ＬＥｂとしては、容量素子以外としては抵抗素子を用いることができる。
　また、例えば、図４Ａ乃至図４Ｅの回路ＡＣＴＦ［ｊ］とは別の構成として、図４Ｆに示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図４Ｆの回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、アナログデジタル変換回路ＡＤＣａ、アナログデジタル変換回路ＡＤＣｂを有する。
　配線ＯＬ［ｊ］は、アナログデジタル変換回路ＡＤＣａの入力端子と、抵抗素子ＲＥの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、アナログデジタル変換回路ＡＤＣｂの入力端子と、抵抗素子ＲＥＢの第１端子と、に電気的に接続されている。抵抗素子ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
　図４Ｆの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる電流に応じて、抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの第１端子の電位が定められる。そして、回路ＡＣＴＦ［ｊ］は、アナログ値である当該電位をアナログデジタル変換回路ＡＤＣａ、ＡＤＣｂによって、２値、又は３値以上（例えば、２５６値など）のデジタル値に変換して、信号ｚｊ （ｋ）として出力する機能を有する。
　なお、図４Ａ乃至図４Ｆに示した抵抗素子ＲＥ、抵抗素子ＲＥＢは、図３Ｂ、図３Ｃと同様に、容量素子ＣＥ、容量素子ＣＥＢ、又はダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えることができる。特に、図４Ａ乃至図４Ｆに示した抵抗素子ＲＥ、抵抗素子ＲＥＢを容量素子ＣＥ、容量素子ＣＥＢに置き換えた場合、さらに図３Ｅと同様にスイッチＳ０１ａ、スイッチＳ０１ｂを設けることで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電位を保持することができる。
　なお、図２の演算回路１１０は、回路ＭＰ［ｉ，ｊ］の回路構成に応じて、回路ＭＰ［ｉ，ｊ］に電気的に接続されている配線の本数を変更することができる。例えば、図２の演算回路１１０において、回路ＭＰ［ｉ，ｊ］に電気的に接続されている配線ＷＬＳ［ｉ］は、１本又は複数本の配線とすることができる。また、例えば、回路ＭＰ［ｉ，ｊ］に電気的に接続されている配線ＸＬＳ［ｉ］は、１本又は複数本の配線とすることができる。
＜＜回路ＭＰ＞＞
　次に、演算回路１１０に含まれる回路ＭＰ［ｉ，ｊ］の構成例について説明する。
　図５Ａは、演算回路１１０に適用できる回路ＭＰ［ｉ，ｊ］の構成例を示しており、回路ＭＰ［ｉ，ｊ］は、一例としては、回路ＭＣと、回路ＭＣｒと、を有する。回路ＭＣ及び回路ＭＣｒは、回路ＭＰにおいて、重み係数と、ニューロンの入力信号（演算値）と、の積を計算する回路である。回路ＭＣは、回路ＭＣｒと同様の構成、又は回路ＭＣｒと異なる構成とすることができる。そのため、回路ＭＣｒは、回路ＭＣと区別をするため、符号に「ｒ」を付している。また、回路ＭＣｒに含まれている、後述する回路素子の符号にも「ｒ」を付している。
　回路ＭＣは、一例としては、保持部ＨＣを有し、回路ＭＣｒは、保持部ＨＣｒを有する。保持部ＨＣ、及び保持部ＨＣｒは、それぞれ情報（例えば、電位、抵抗値、電流値など）を保持する機能を有する。なお、回路ＭＰ［ｉ，ｊ］に設定される第１データｗｉ （ｋ−１） ｊ （ｋ）は、保持部ＨＣ、保持部ＨＣｒのそれぞれに保持される情報（例えば、電位、抵抗値、電流値など）に応じて定められる。そのため、保持部ＨＣ及び保持部ＨＣｒのそれぞれは、第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各情報（例えば、電位、抵抗値、電流値など）を供給する配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］に電気的に接続されている。
　図５Ａに示した配線ＷＬ［ｉ］は、図２における配線ＷＬＳ［ｉ］に相当する。配線ＷＬ［ｉ］は、保持部ＨＣ及び保持部ＨＣｒのそれぞれに電気的に接続されている。回路ＭＰ［ｉ，ｊ］に含まれる保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた情報（例えば、電位、抵抗値、電流値など）を書き込むとき、配線ＷＬ［ｉ］に所定の電位を供給することによって、配線ＩＬ［ｊ］と保持部ＨＣとを導通状態にし、かつ配線ＩＬＢ［ｊ］と保持部ＨＣｒとを導通状態にする。そして、配線ＩＬ［ｊ］、ＩＬＢ［ｊ］のそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位などを供給することによって、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに当該電位などを入力することができる。その後、配線ＷＬ［ｉ］に所定の電位を供給して、配線ＩＬ［ｊ］と保持部ＨＣとを非導通状態にし、かつ配線ＩＬＢ［ｊ］と保持部ＨＣｒとを非導通状態にする。そして、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各電位などが保持される。
　例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとる場合を考える。第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”である場合、一例として、保持部ＨＣに高レベル電位を保持し、保持部ＨＣｒに低レベル電位を保持する。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部ＨＣｒに高レベル電位を保持する。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部ＨＣｒに低レベル電位を保持する。なお、別の例として、第１データｗｉ （ｋ−１） ｊ （ｋ）がアナログ値、具体的には、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合を考える。第１データｗｉ （ｋ−１） ｊ （ｋ）が“正のアナログ値”である場合、一例として、保持部ＨＣに高レベルのアナログ電位を保持し、保持部ＨＣｒに低レベル電位を保持する。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“負のアナログ値”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部ＨＣｒに高レベルのアナログ電位を保持する。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部ＨＣｒに低レベル電位を保持する。なお、アナログ値としては、多ビット（多値）のデジタル値であってもよい。つまり、一例として、第１データｗｉ （ｋ−１） ｊ （ｋ）が、“１”、”２”、”３”である場合、一例として、保持部ＨＣには、“１”、”２”、”３”に応じた電位を持つ高レベルの電位を保持し、保持部ＨＣｒに低レベル電位を保持する。また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、”−２”、”−３”である場合、一例として、保持部ＨＣには、低レベル電位を保持し、保持部ＨＣｒには、“−１”、”−２”、”−３”の絶対値である“１”、”２”、”３”に応じた高レベルの電位を保持する。そして、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部ＨＣｒに低レベル電位を保持する。
　また、一例として、回路ＭＣは、保持部ＨＣに保持された情報（例えば、電位、抵抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する。例えば、保持部ＨＣに高レベル電位が保持されている場合、回路ＭＣは第１電流値を持つ電流を出力し、保持部ＨＣに低レベル電位が保持されている場合、回路ＭＣは第２電流値を持つ電流を出力するものとする。同様に、保持部ＨＣｒに高レベル電位が保持されている場合、回路ＭＣｒは第１電流値を持つ電流を出力し、保持部ＨＣｒに低レベル電位が保持されている場合、回路ＭＣｒは第２電流値を持つ電流を出力するものとする。なお、第１電流値、第２電流値のそれぞれの大きさは、回路ＭＣ、回路ＭＣｒ、保持部ＨＣ、保持部ＨＣｒなどの構成や、第１データｗｉ （ｋ−１） ｊ （ｋ）の値によって定められる。一例としては、第１電流値は第２電流値よりも大きい場合もあり、又は小さい場合もある。更に、第１電流値又は第２電流値の一方はゼロ電流、つまり電流値が０の場合もある。または、第１電流値を持つ電流と第２電流値を持つ電流とで、電流が流れる向きが異なる場合もある。特に、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとる場合、第１電流値又は第２電流値の一方が０となるように、回路ＭＣ、及び回路ＭＣｒを構成するのが好ましい。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）がアナログ値、例えば、“負のアナログ値”、“０”、または、“正のアナログ値”をとる場合には、第１電流値又は第２電流値についても、一例としては、アナログ値をとることができる。
　なお、本明細書などにおいて、保持部ＨＣ、及び保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、電流値など）に応じた電流、電圧などは、正の電流、電圧などとしてもよいし、負の電流、電圧などとしてもよいし、正と負の両方が混在していてもよい。つまり、例えば、上述の「保持部ＨＣに保持された情報（例えば、電位、抵抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出力する機能を有する」という記載は、「保持部ＨＣに保持された情報（例えば、電位、抵抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方から排出する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された電位に応じた電流を、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方から排出する機能を有する」という記載に換言することができる。
　図５Ａに示した配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図２における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）は、一例としては、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］のそれぞれの電位、電流などによって定められる。そのため、回路ＭＣ、及び回路ＭＣｒには、例えば、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］を介して、第２データｚｉ （ｋ−１）に応じた各電位が入力される。
　回路ＭＣは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続され、回路ＭＣｒは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。回路ＭＣ及び回路ＭＣｒは、一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に入力された電位に応じて、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流、電位などを出力する。具体的な例としては、回路ＭＣ、ＭＣｒからの電流の出力先は、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］の電位によって定められる。例えば、回路ＭＣ、及び回路ＭＣｒのそれぞれは、回路ＭＣから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に流れ、回路ＭＣｒから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に流れるような回路構成となっている。つまり、回路ＭＣ、及び回路ＭＣｒから出力されたそれぞれの電流は、同一の配線でなく、互いに異なる配線に流れる。なお、一例としては、回路ＭＣ、及び回路ＭＣｒから、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］のいずれにも電流が流れない場合もある。
　例えば、第２データｚｉ （ｋ−１）が“−１”、“０”、“１”の３値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態とする。また、例えば、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ−１）が“０”である場合、回路ＭＣ、ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のいずれにも流さないようにするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を非導通状態にする。
　以上の動作をまとめた場合の例を示す。第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”の場合には、回路ＭＣから電流を出力し、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”の場合には、回路ＭＣｒから電流を出力する。そして、第２データｚｉ （ｋ−１）が“１”の場合には、回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態になる。第２データｚｉ （ｋ−１）が“−１”の場合には、回路ＭＣと配線ＯＬＢ［ｊ］との間、および、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態になる。以上のことより、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積が正の値の場合には、配線ＯＬ［ｊ］に電流が出力される。第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）積が負の値の場合には、配線ＯＬＢ［ｊ］に電流が出力される。第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）の積がゼロの値の場合には、どちらの配線にも電流は出力されない。
　上述した例を具体的な例として記すと、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ，ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ，ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れない。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ，ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ，ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れない。第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れず、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れない。
　また、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れない。第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れない。第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“−１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れず、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れない。
　また、第２データｚｉ （ｋ−１）が“０”である場合、一例としては、回路ＭＣと配線ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となる。同様に、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となる。そのため、第１データｗｉ （ｋ−１） ｊ （ｋ）がどんな値であっても、回路ＭＣ及び回路ＭＣｒから配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電流は出力されない。
　このように、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積が正の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかより、配線ＯＬ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ−１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れ、第１データｗｉ （ｋ−１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れる。一方、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積が負の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかより、配線ＯＬＢ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ−１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れ、第１データｗｉ （ｋ−１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れる。そのため、配線ＯＬ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬ［ｊ］に流れることになる。つまり、配線ＯＬ［ｊ］では、正の値の和をとった値となる電流が流れることになる。一方、配線ＯＬＢ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬＢ［ｊ］に流れることになる。つまり、配線ＯＬＢ［ｊ］では、負の値の和をとった値となる電流が流れることになる。以上のような動作の結果、配線ＯＬ［ｊ］に流れる総電流値、つまり、正の値の総和と、配線ＯＬＢ［ｊ］に流れる総電流値、つまり、負の値の総和とを利用することにより、積和演算処理を行うことができる。例えば、配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも大きい場合には、積和演算の結果としては、正の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも小さい場合には、積和演算の結果としては、負の値をとると判断することができる。配線ＯＬ［ｊ］に流れる総電流値と、配線ＯＬＢ［ｊ］に流れる総電流値とが概ね同じ値である場合には、積和演算の結果としては、ゼロの値をとると判断することができる。
　なお、第２データｚｉ （ｋ−１）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。同様に、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”、でのうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同様に動作させることができる。
　なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
　次に、図５Ａの回路ＭＰ［ｉ，ｊ］を変形した例について、説明する。なお、回路ＭＰ［ｉ，ｊ］の変形例については、図５Ａの回路ＭＰ［ｉ，ｊ］と異なる部分を主に説明し、図５Ａの回路ＭＰ［ｉ，ｊ］と共通する部分については説明を省略することがある。
　図５Ｂに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図５Ｂの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図５Ｂの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒに保持部ＨＣｒが含まれていない点で、図５Ａの回路ＭＰ［ｉ，ｊ］と異なる。
　また、回路ＭＣｒは保持部ＨＣｒを有していないため、図５Ｂの回路ＭＰ［ｉ，ｊ］を適用した演算回路は、保持部ＨＣｒに保持する電位を供給するための配線ＩＬＢ［ｊ］を有さなくてもよい。加えて、回路ＭＣｒは配線ＷＬ［ｉ］に電気的に接続されていなくてもよい。
　図５Ｂの回路ＭＰ［ｉ，ｊ］において、回路ＭＣに含まれる保持部ＨＣは、回路ＭＣｒに電気的に接続されている。つまり、図５Ｂの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒと回路ＭＣとが互いに保持部ＨＣを共有するような構成となっている。一例としては、保持部ＨＣで保持された信号に対して、反転した信号を、保持部ＨＣから回路ＭＣｒに供給することができる。これにより、回路ＭＣと回路ＭＣｒとで、異なる動作をすることが可能となる。または、回路ＭＣと回路ＭＣｒとで、内部の回路構成が異なるようにして、その結果、保持部ＨＣで保持された同一の信号に対して、回路ＭＣと回路ＭＣｒとで、出力する電流の大きさが異なるようにすることも可能である。ここで、保持部ＨＣに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ−１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、回路ＭＰ［ｉ，ｊ］は、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することができる。
　なお、図５Ｂの回路ＭＰを適用した演算回路１１０は、図６に示す演算回路１２０の回路構成に変更することができる。演算回路１２０は、図２の演算回路１１０から配線ＩＬＢ［１］乃至配線ＩＬＢ［ｍ］を除いた構成となっている。
　図５Ｃに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例であり、具体的には、図６の演算回路１２０に適用できる回路ＭＰ［ｉ，ｊ］の構成例である。図５Ｃの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図５Ｃの回路ＭＰ［ｉ，ｊ］と図５Ａの回路ＭＰ［ｉ，ｊ］は、電気的に接続されている配線の構成が異なっている。
　図５Ｃに示した配線Ｗ１Ｌ［ｉ］、及び配線Ｗ２Ｌ［ｉ］は、図６における配線ＷＬＳ［ｉ］に相当する。配線Ｗ１Ｌ［ｉ］は保持部ＨＣに電気的に接続され、配線Ｗ２Ｌ［ｉ］は保持部ＨＣｒに電気的に接続されている。
　また、配線ＩＬ［ｊ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。
　図５Ｃの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣと保持部ＨＣｒのそれぞれに異なる電位を保持するとき、保持部ＨＣと保持部ＨＣｒへの電位の保持動作は、同時ではなく、順に行うのが好ましい。例えば、回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ−１） ｊ （ｋ）は、保持部ＨＣに第１電位、保持部ＨＣｒに第２電位を保持することによって表現できる場合を考える。初めに、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態にし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を非導通状態にする。次に、配線ＩＬ［ｊ］に第１電位を供給することで、保持部ＨＣに第１電位を与えることができる。その後に、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、保持部ＨＣと配線ＩＬ［ｊ］との間を非導通状態にし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を導通状態にする。そして、配線ＩＬ［ｊ］に第２電位を供給することで、保持部ＨＣｒに第２電位を与えることができる。これにより、回路ＭＰ［ｉ，ｊ］は、第１データとしてｗｉ （ｋ−１） ｊ （ｋ）を設定することができる。
　なお、保持部ＨＣと保持部ＨＣｒのそれぞれにほぼ等しい電位を保持する場合（回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ−１） ｊ （ｋ）が、保持部ＨＣと保持部ＨＣｒのそれぞれにほぼ等しい電位を保持することによって設定される場合）、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態とし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を導通状態となるように、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、その後に、配線ＩＬ［ｊ］に当該電位を供給すればよい。
　図５Ｃの回路ＭＰ［ｉ，ｊ］は、保持部ＨＣ、及び保持部ＨＣｒに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ−１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することができる。
　図５Ｄに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図５Ｄの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図５Ｄの回路ＭＰ［ｉ，ｊ］と図５Ａの回路ＭＰ［ｉ，ｊ］は、電気的に接続されている配線の構成が異なっている。
　図５Ｄの配線ＩＯＬ［ｊ］は、図５Ａにおける配線ＩＬ［ｊ］と配線ＯＬ［ｊ］とを１本にまとめた配線として機能し、図５Ｄの配線ＩＯＬＢ［ｊ］は、図５Ａにおける配線ＩＬＢ［ｊ］と配線ＯＬＢ［ｊ］とを１本にまとめた配線として機能する。そのため、配線ＩＯＬ［ｊ］は、保持部ＨＣと、回路ＭＣと、回路ＭＣｒと、に電気的に接続され、配線ＩＯＬＢ［ｊ］は、保持部ＨＣｒと、回路ＭＣと、回路ＭＣｒと、に電気的に接続されている。
　図５Ｄの回路ＭＰ［ｉ，ｊ］に第１データｗｉ （ｋ−１） ｊ （ｋ）を保持するとき、初めに、回路ＭＣと配線ＩＯＬ［ｊ］との間、及び、回路ＭＣと配線ＩＯＬＢ［ｊ］との間が非導通状態となり、かつ回路ＭＣｒと配線ＩＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＩＯＬＢ［ｊ］との間が非導通状態となるように、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に所定の電位を入力する。その後に、配線ＷＬ［ｉ］に所定の電位を入力して、保持部ＨＣと配線ＩＯＬ［ｊ］との間を導通状態にし、かつ保持部ＨＣｒと配線ＩＯＬＢ［ｊ］との間を導通状態にして、配線ＩＯＬ［ｊ］、及び配線ＩＯＬＢ［ｊ］のそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各電位を供給することによって、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに各電位を入力することができる。そして、保持部ＨＣと配線ＩＯＬ［ｊ］との間が非導通状態となり、かつ保持部ＨＣｒと配線ＩＯＬＢ［ｊ］との間が非導通状態となるように、配線ＷＬ［ｉ］に所定の電位を入力することによって、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた各電位を保持することができる。
　保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持した後に、第２データｚｉ （ｋ−１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することができる。
　なお、図５Ｄの回路ＭＰを適用した演算回路１１０は、図７に示す演算回路１３０の回路構成に変更することができる。演算回路１３０は、図２の演算回路１１０において、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、を配線ＩＯＬ［１］乃至配線ＩＯＬ［ｎ］としてまとめ、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、を配線ＩＯＬＢ［１］乃至配線ＩＯＬＢ［ｎ］としてまとめた構成となっている。また、演算回路１３０において、配線ＩＯＬ［１］乃至配線ＩＯＬ［ｎ］、配線ＩＯＬＢ［１］乃至配線ＩＯＬＢ［ｎ］は、回路ＩＬＤに電気的に接続されている。つまり、配線ＩＯＬ［ｊ］、配線ＩＯＬＢ［ｊ］は、回路ＭＰ［ｉ，ｊ］に対して第１データｗｉ （ｋ−１） ｊ （ｋ）を送信するための信号線と、回路ＡＣＴＦ［ｊ］に電流を供給するための電流線と、の機能を有する。この場合、回路ＭＰ［ｉ，ｊ］に第１データｗｉ （ｋ−１） ｊ （ｋ）を送信するとき、回路ＩＬＤは、回路ＩＬＤと配線ＩＯＬ［ｊ］との間と、回路ＩＬＤと配線ＩＯＬＢ［ｊ］との間を導通状態にし、回路ＡＣＴＦ［ｊ］は、回路ＡＣＴＦ［ｊ］と配線ＩＯＬ［ｊ］との間と、回路ＡＣＴＦ［ｉ］と配線ＩＯＬＢ［ｊ］との間を非導通状態にすることが好ましい。そして、回路ＡＣＴＦ［ｊ］に電流を供給するときは、回路ＩＬＤは、回路ＩＬＤと配線ＩＯＬ［ｊ］との間と、回路ＩＬＤと配線ＩＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＣＴＦ［ｊ］は、回路ＡＣＴＦ［ｊ］と配線ＩＯＬ［ｊ］との間と、回路ＡＣＴＦ［ｊ］と配線ＩＯＬＢ［ｊ］との間を導通状態にすることが好ましい。
　図５Ｅに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例であり、具体的には、図２の演算回路１１０に適用できる回路ＭＰ［ｉ，ｊ］の構成例である。図５Ｅの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路ＭＣｒと、を有する。但し、図５Ｅの回路ＭＰ［ｉ，ｊ］は、回路ＭＣが配線ＯＬＢ［ｊ］に電気的に接続されていない点と、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない点と、で図５Ａの回路ＭＰ［ｉ，ｊ］と異なっている。
　図５Ｅに示した配線ＷＬ［ｉ］は、図２における配線ＷＬＳ［ｉ］に相当する。配線ＷＬ［ｉ］は保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。
　また、図５Ｅに示した配線ＸＬ［ｉ］は、図２における配線ＸＬＳ［ｉ］に相当する。配線ＸＬ［ｉ］は回路ＭＣと、回路ＭＣｒと、に電気的に接続されている。
　図５Ｅの回路ＭＰ［ｉ，ｊ］は、前述した通り、回路ＭＣが配線ＯＬＢ［ｊ］に電気的に接続されていなく、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない。つまり、図５Ｅの回路ＭＰ［ｉ，ｊ］は、図５Ａ乃至図５Ｄの回路ＭＰ［ｉ，ｊ］と異なり、回路ＭＣから出力された電流は配線ＯＬＢ［ｊ］に流れず、回路ＭＣｒから出力された電流は配線ＯＬ［ｊ］に流れない構成となっている。
　そのため、図５Ｅの回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）が“０”、又は“１”の２値である場合に、演算回路に適用するのが好ましい。例えば、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状態にし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態にする。また、例えば、第２データｚｉ （ｋ−１）が“０”である場合、回路ＭＣ、回路ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］のいずれにも流さなくするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を非導通状態にする。
　図５Ｅの回路ＭＰ［ｉ，ｊ］は、演算回路１１０に適用することによって、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとり、第２データｚｉ （ｋ−１）が“０”、“１”の２値をとる場合における、演算を行うことができる。なお、図５Ｅの回路ＭＰ［ｉ，ｊ］は、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
　図５Ｆに示す回路ＭＰ［ｉ，ｊ］は、図５Ａと同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ−１） ｊ （ｋ）と第２データｚｉ （ｋ−１）との積に応じた電流を出力することが可能な回路である。なお、図５Ｆの回路ＭＰ［ｉ，ｊ］は、例えば、図２の演算回路１１０に適用することができる。
　図５Ｆの回路ＭＰ［ｉ，ｊ］は、回路ＭＣと、回路ＭＣｒと、に加えて、トランジスタＭＺを有する。
　トランジスタＭＺの第１端子は、回路ＭＣの第１端子と、回路ＭＣｒの第１端子と、に電気的に接続されている。トランジスタＭＺの第２端子は、配線ＶＬに電気的に接続されている。トランジスタＭＺのゲートは、配線ＸＬ［ｉ］に電気的に接続されている。
　配線ＶＬは、一例としては、定電圧を与える配線として機能する。当該定電圧は、回路ＭＰ［ｉ，ｊ］や演算回路１１０などの構成によって決めることが好ましい。当該定電圧としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位などとすることができる。
　また、図５Ｆに示した配線ＷＬ［ｉ］は、図２の演算回路１１０における配線ＷＬＳ［ｉ］に相当する。配線ＷＬ［ｉ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。
　また、配線ＯＬ［ｊ］は、回路ＭＣの第２端子に電気的に接続されている。また、配線ＯＬＢ［ｊ］は、回路ＭＣｒの第２端子に電気的に接続されている。
　また、配線ＩＬ［ｊ］は、保持部ＨＣに電気的に接続され、配線ＩＬＢ［ｊ］は、保持部ＨＣｒに電気的に接続されている。
　図５Ｆの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣと保持部ＨＣｒのそれぞれに第１データに応じた電位を保持する場合の動作については、図５Ａの回路ＭＰ［ｉ，ｊ］における第１データに応じた電位を保持する動作の説明を参酌する。
　図５Ｆの回路ＭＰ［ｉ，ｊ］において、回路ＭＣは、回路ＭＣの第１端子に配線ＶＬが与える定電圧が供給されているときに、保持部ＨＣに保持された電位に応じた電流を、回路ＭＣの第１端子と第２端子との間に流す機能を有する。また、回路ＭＣｒは、回路ＭＣの第１端子に配線ＶＬが与える定電圧が供給されているときに、保持部ＨＣｒに保持された電位に応じた電流を、回路ＭＣｒの第１端子と第２端子との間に流す機能を有する。つまり、回路ＭＰ［ｉ，ｊ］の保持部ＨＣ、保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位を保持することによって、回路ＭＣの第１端子と第２端子との間に流れる電流量と、回路ＭＣｒの第１端子と第２端子との間に流れる電流量を定めることができる。なお、回路ＭＣ（回路ＭＣｒ）の第１端子に配線ＶＬが与える定電圧が供給されていない場合、回路ＭＣ（回路ＭＣｒ）は、例えば、回路ＭＣ（回路ＭＣｒ）の第１端子と第２端子との間に電流を流さないものとしてもよい。
　例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“１”の第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣは、回路ＭＣの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣと配線ＯＬとの間に電流が流れる。なお、このとき、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に電流を流さないものとする。そのため、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない。また、例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“−１”の第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣｒは、回路ＭＣｒの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣｒと配線ＯＬＢとの間に電流が流れる。なお、このとき、回路ＭＣは回路ＭＣの第１端子と第２端子との間に電流を流さないものとする。そのため、回路ＭＣと配線ＯＬとの間には電流は流れない。また、例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“０”の第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣ及び回路ＭＣｒに配線ＶＬの定電圧が与えられるかどうかに関わらず、回路ＭＣは回路ＭＣの第１端子と第２端子との間に電流を流さず、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に電流を流さない。つまり、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は流れない。
　なお、図５Ｆの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣ、保持部ＨＣｒに保持される、第１データｗｉ （ｋ−１） ｊ （ｋ）に応じた電位の具体例については、図５Ａの回路ＭＰ［ｉ，ｊ］の記載を参酌する。また、図５Ｆの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣ、保持部ＨＣｒは、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、電位でなく、電流、抵抗値などの情報を保持する機能を有し、回路ＭＣ、回路ＭＣｒは当該情報に応じた電流を流す機能を有してもよい。
　図５Ｆに示した配線ＸＬ［ｉ］は、図２の演算回路１１０における配線ＸＬＳ［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）は、一例としては、配線ＸＬ［ｉ］の電位、電流などによって定められる。そのため、トランジスタＭＺのゲートには、例えば、配線ＸＬ［ｉ］を介して、第２データｚｉ （ｋ−１）に応じた電位が入力される。
　例えば、第２データｚｉ （ｋ−１）が“０”、“１”の２値のいずれかをとる場合を考える。例えば、第２データｚｉ （ｋ−１）が“１”である場合、配線ＸＬ［ｉ］には高レベル電位が与えられるものとする。このとき、トランジスタＭＺがオン状態となるので、回路ＭＰは、配線ＶＬと回路ＭＣの第１端子との間を導通状態にし、配線ＶＬと回路ＭＣｒの第１端子との間を導通状態にする。つまり、第２データｚｉ （ｋ−１）が“１”であるとき、回路ＭＣと、回路ＭＣｒと、に配線ＶＬからの定電圧が与えられる。また、例えば、第２データｚｉ （ｋ−１）が“０”である場合、配線ＸＬ［ｉ］には低レベル電位が与えられるものとする。このとき、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を非導通状態とする。つまり、第２データｚｉ （ｋ−１）が“０”であるとき、回路ＭＣと、回路ＭＣｒと、には、配線ＶＬからの定電圧が与えられない。
　ここで、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れ、回路ＭＣｒと配線ＢＬＢとの間には電流は流れない結果となる。また、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は流れる結果となる。また、例えば、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ−１）が“１”である場合、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。また、例えば、第２データｚｉ （ｋ−１）が“０”である場合、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”のいずれかであっても、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。
　つまり、図５Ｆの回路ＭＰ［ｉ，ｊ］は、図５Ｅの回路ＭＰ［ｉ，ｊ］と同様に、一例として、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”の３値のいずれかをとり、第２データｚｉ （ｋ−１）が“０”、“１”の２値をとる場合における、演算を行うことができる。また、図５Ｅの回路ＭＰ［ｉ，ｊ］と同様に、図５Ｆの回路ＭＰ［ｉ，ｊ］は、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”、“０”、“１”のうちの、いずれか２値、例えば、“−１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、第１データｗｉ （ｋ−１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、“−１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ−１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
＜演算回路の動作例＞
　次に、図２の演算回路１１０の動作例について説明する。なお、本動作例の説明では、一例として、図８に示す演算回路１１０を用いる。
　図８の演算回路１１０は、図２の演算回路１１０のｊ列目に位置する回路に着目して図示されたものである。つまり、図８の演算回路１１０は、図１Ａに示したニューラルネットワーク１００における、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）からの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、行う回路に相当する。更に、図８の演算回路１１０のアレイ部ＡＬＰに含まれている回路ＭＰは、図５Ａの回路ＭＰを適用しているものとする。
　初めに、演算回路１１０において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）が設定される。第１データｗｉ （ｋ−１） ｊ （ｋ）の設定の方法としては、回路ＷＬＤによって、配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］に順に所定の電位を入力して、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］を順に選択していき、選択された回路ＭＰに含まれている回路ＭＣの保持部ＨＣ、及び回路ＭＣｒの保持部ＨＣｒに対して、回路ＩＬＤから、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］を介して、第１データに応じた電位を供給する。そして、電位の供給後に、回路ＷＬＤによって回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれを非選択にすることにより、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれが有する回路ＭＣの保持部ＨＣ、及び回路ＭＣｒの保持部ＨＣｒに第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）に応じた電位を保持することができる。一例としては、第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）のそれぞれについて、正の値を取る場合には、保持部ＨＣには、その正の値に応じた値を入力し、保持部ＨＣｒには、ゼロに相当する値を入力する。一方、第１データｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）のそれぞれについて、負の値を取る場合には、保持部ＨＣには、ゼロに相当する値を入力し、保持部ＨＣｒには、負の値の絶対値に応じた値を入力する。
　次に、回路ＸＬＤによって、配線Ｘ１Ｌ［１］乃至配線Ｘ１Ｌ［ｍ］、配線Ｘ２Ｌ［１］乃至配線Ｘ２Ｌ［ｍ］のそれぞれに、第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）を供給する。具体的な一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に第２データｚ１ （ｋ−１）が供給される。なお、配線Ｘ１Ｌ［ｉ］、配線Ｘ２Ｌ［ｉ］は、図２に示す演算回路１１０の配線ＸＬＳ［ｉ］に相当する。
　回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれに入力される第２データｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じて、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと、配線ＯＬ［ｊ］、及び回路ＯＬＢ［ｊ］との導通状態が決まる。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）に応じて、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となる」状態と、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となる」状態と、「回路ＭＣ、及び回路ＭＣｒはそれぞれ配線ＯＬ［ｊ］、ＯＬＢ［ｊ］と非導通となる」状態と、のいずれか一をとる。一例としては、第２データｚ１ （ｋ−１）について、正の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ−１）について、負の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ−１）について、ゼロの値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態となることができる値を入力する。
　回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ−１）に応じて、回路ＭＰ［ｉ，ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと、配線ＯＬ［ｊ］、及び回路ＯＬＢ［ｊ］との間の導通状態、又は非導通状態が決まることによって、回路ＭＣ、及び回路ＭＣｒと、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間で電流の入出力が行われる。更に、当該電流の量は、回路ＭＰ［ｉ，ｊ］に設定された第１データｗｉ （ｋ−１） ｊ （ｋ）及び／又は第２データｚｉ （ｋ−１）に応じて決まる。
　例えば、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩ［ｉ，ｊ］とし、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流をＩＢ［ｉ，ｊ］とする。そして、回路ＡＣＴＦ［ｊ］から配線ＯＬ［ｊ］に流れる電流をＩｏｕｔ［ｊ］とし、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に流れる電流をＩＢｏｕｔ［ｊ］とすると、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、次の式で表すことができる。
Figure JPOXMLDOC01-appb-M000004
　回路ＭＰ［ｉ，ｊ］において、一例として、第１データｗｉ （ｋ−１） ｊ （ｋ）が“＋１”であるとき、回路ＭＣはＩ（＋１）を排出し、回路ＭＣｒはＩ（−１）を排出するものとし、第１データｗｉ （ｋ−１） ｊ （ｋ）が“−１”であるとき、回路ＭＣはＩ（−１）を排出し、回路ＭＣｒはＩ（＋１）を排出するものとし、第１データｗｉ （ｋ−１） ｊ （ｋ）が“０”であるとき、回路ＭＣはＩ（−１）を排出し、回路ＭＣｒはＩ（−１）を排出するものとする。
　更に、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ−１）が“＋１”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ−１）が“−１”であるときに、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣと配線ＯＬ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ−１）が“０”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間、及び回路ＭＣと配線ＯＬＢ［ｊ］との間は非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣｒとＯＬＢ［ｊ］と間は、非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣｒとＯＬＢ［ｊ］との間は、非導通となる」状態をとるものとする。
　このとき、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流Ｉ［ｉ，ｊ］と、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れる電流ＩＢ［ｉ，ｊ］と、は、下表に示すとおりとなる。なお、場合によっては、Ｉ（−１）の電流量が０となるように、回路ＭＰ［ｉ，ｊ］を構成してもよい。なお、電流Ｉ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬ［ｊ］に流れる電流であってもよい。同様に、電流ＩＢ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬＢ［ｊ］に流れる電流であってもよい。
Figure JPOXMLDOC01-appb-T000005
　そして、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のそれぞれから流れてくるＩｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］のそれぞれが、回路ＡＣＴＦ［ｊ］に入力されることによって、回路ＡＣＴＦ［ｊ］は、一例としては、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］の比較などを行う。回路ＡＣＴＦ［ｊ］は、一例としては、当該比較の結果に応じて、ニューロンＮｊ （ｋ）が第（ｋ＋１）層のニューロンに送信する信号ｚｊ （ｋ）を出力する。
　図８の演算回路１１０によって、一例としては、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ−１）乃至ニューロンＮｍ （ｋ−１）からの信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）と、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と、の積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を行うことができる。更に、図８の演算回路のアレイ部ＡＬＰにおいて、回路ＭＰをｎ列設けることで、図２の演算回路１１０と同等の回路を構成できる。つまり、図２の演算回路１１０によって、ニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれにおける、積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を同時に行うことができる。
＜＜演算回路に含まれる回路などの変更例＞＞
　上述した、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰなどのそれぞれに含まれているトランジスタの一部、又は、全部は、一例としては、ＯＳトランジスタであることが好ましい。例えば、オフ電流を低くすることが望ましいようなトランジスタの場合、具体例としては、容量素子に蓄積された電荷を保持する機能を有するトランジスタは、ＯＳトランジスタであることが好ましい。特に、当該トランジスタとしてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態３に記載するトランジスタの構造であることがより好ましい。ただし、本発明の一態様は、これに限定されない。
　また、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰなどに含まれるトランジスタは、ＯＳトランジスタ以外では、一例としては、チャネル形成領域にシリコンを含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）としてもよい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジスタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどの半導体を活性層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトランジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
　なお、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場合もある。そのため、演算回路１１０、演算回路１２０、演算回路１３０は、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰなどに含まれるｎチャネル型トランジスタとしてＯＳトランジスタを適用し、ｐチャネル型トランジスタとしてＳｉトランジスタを適用した構成としてもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態２）
　本実施の形態では、実施の形態１で説明した回路ＭＰの具体的な構成例について説明する。
　なお、実施の形態１では、回路ＭＰの符号に、アレイ部ＡＬＰ内の位置を示す［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等を付記したが、本実施の形態では、特に断らない限り、回路ＭＰの符号に対して［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等の記載を省略する。
＜構成例１＞
　初めに、図５Ａの回路ＭＰに適用できる回路構成の例について説明する。図９Ａに示す回路ＭＰは、図５Ａの回路ＭＰの構成の一例であり、図９Ａの回路ＭＰに含まれている回路ＭＣは、一例としては、トランジスタＭ１乃至トランジスタＭ４と、容量素子Ｃ１と、を有する。なお、例えば、トランジスタＭ１と、容量素子Ｃ１とによって、保持部ＨＣが構成されている。
　図９Ａに図示しているトランジスタＭ１乃至トランジスタＭ４は、一例としては、チャネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、トランジスタＭ１乃至トランジスタＭ４のそれぞれは第１ゲートと第２ゲートとを有する。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲートと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載しているが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載することができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替えて記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続構成として置き換えることができる。
　また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依らない。図９Ａに図示されているトランジスタＭ１乃至トランジスタＭ４のそれぞれでは、バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ１乃至トランジスタＭ４のそれぞれにおいて、ゲートとバックゲートとを電気的に接続してもよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタのしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするために、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによってトランジスタのバックゲートに電位を与えてもよい。なお、これについては、図９Ａだけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造に依らない。例えば、図９Ａに図示しているトランジスタＭ１乃至トランジスタＭ４、トランジスタＭ１ｒ乃至トランジスタＭ４ｒは、図９Ｃに示すとおり、バックゲートを有さないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バックゲートを有さない構成であってもよい。なお、これについては、図９Ａに示す回路図だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されているトランジスタについても同様である。
　また、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いることができる。よって、用いるトランジスタの種類に限定はない。トランジスタの一例としては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることができる。または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることができる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合よりも低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることができる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジスタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での光の透過を制御することができる。または、トランジスタの膜厚が薄いため、トランジスタを形成する膜の一部は、光を透過させることができる。そのため、開口率が向上させることができる。
　なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど）、又は酸化物半導体（例えば、Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｚｎ−Ｏ、Ｉｎ−Ｚｎ−Ｏ、Ｉｎ−Ｓｎ−Ｏ（ＩＴＯ）、Ｓｎ−Ｏ、Ｔｉ−Ｏ、Ａｌ−Ｚｎ−Ｓｎ−Ｏ（ＡＺＴＯ）、Ｉｎ−Ｓｎ−Ｚｎ−Ｏなど）などを有するトランジスタを用いることができる。または、これらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトランジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック基板又はフィルム基板などに直接トランジスタを形成することができる。なお、これらの化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。それらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
　なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したトランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造することが可能となるため、トランジスタのレイアウトを容易に変更することができる。または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
　なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。有機半導体やカーボンナノチューブを有するトランジスタを用いた装置は、衝撃に強くすることができる。
　なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを用いることにより、トランジスタのサイズを小さくすることができる。よって、多数のトランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用いることにより、大きな電流を流すことができる。よって、高速に回路を動作させることができる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在させて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することができる。
　なお、トランジスタの一例としては、活性層の上下にゲート電極が配置されている構造のトランジスタを適用することができる。活性層の上下にゲート電極が配置される構造にすることにより、複数のトランジスタが並列に接続されたような回路構成となる。よって、チャネル形成領域が増えるため、電流値の増加を図ることができる。または、活性層の上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため、Ｓ値の改善を図ることができる。
　なお、トランジスタの一例としては、活性層の上にゲート電極が配置されている構造、活性層の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル領域を複数の領域に分けた構造、活性層を並列に接続した構造、又は活性層が直列に接続する構造などのトランジスタを用いることができる。または、トランジスタとして、プレーナ型、ＦＩＮ型（フィン型）、ＴＲＩ−ＧＡＴＥ型（トライゲート型）、トップゲート型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、など、様々な構成をとることができる。
　なお、トランジスタの一例としては、活性層（もしくはその一部）にソース電極やドレイン電極が重なっている構造のトランジスタを用いることができる。活性層（もしくはその一部）にソース電極やドレイン電極が重なる構造にすることによって、活性層の一部に電荷が溜まることにより動作が不安定になることを防ぐことができる。
　なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きがフラットな電圧・電流特性を得ることができる。
　例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することができる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなどがある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレート（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピレン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジスタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジスタによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることができる。
　また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成してもよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するために用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いることができる。
　つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトランジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付与、軽量化、又は薄型化を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能である。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。
　なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されていることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させるために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ（Ｃｈｉｐ　Ｏｎ　Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩＣチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ　Ａｕｔｏｍａｔｅｄ　Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ　Ｏｎ　Ｆｉｌｍ）、ＳＭＴ（Ｓｕｒｆａｃｅ　Ｍｏｕｎｔ　Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そこで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことができる。
　図９Ａの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＩＬに電気的に接続される。トランジスタＭ１の第２端子は、容量素子Ｃ１の第１端子と、トランジスタＭ２のゲートと、に電気的に接続される。トランジスタＭ１のゲートは、配線ＷＬに電気的に接続されている。トランジスタＭ２の第１端子は、容量素子Ｃ１の第２端子と、配線ＶＬと、に電気的に接続される。トランジスタＭ２の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子とに電気的に接続されている。トランジスタＭ３の第２端子は、配線ＯＬに電気的に接続される。トランジスタＭ３のゲートは、配線Ｘ１Ｌに電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続される。トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続される。なお、図９Ｂに示すように、容量素子Ｃ１の第２端子は、配線ＶＬではなく、別の配線ＶＬｍに電気的に接続されていてもよい。また、同様に、容量素子Ｃ１ｒの第２端子は、配線ＶＬｒではなく、別の配線ＶＬｍｒに電気的に接続されていてもよい。なお、図９Ａだけでなく、他の図面の回路図においても、容量素子Ｃ１の第２端子が、配線ＶＬではなく、別の配線ＶＬｍに電気的に接続されるような構成にしてもよい。また、図９Ｂにおいて、例えば、配線ＶＬと配線ＶＬｒとを一本の同一の配線として、配線ＶＬｍと配線ＶＬｍｒとを一本の同一の配線としてもよい（図示しない）。
　なお、図９Ａに示す保持部ＨＣにおいて、トランジスタＭ１の第２端子と、容量素子Ｃ１の第１端子と、トランジスタＭ２のゲートと、の電気的接続点をノードｎｄ１としている。
　保持部ＨＣは、実施の形態１で説明したとおり、一例としては、第１データｗに応じた電位を保持する機能を有する。図９Ａの回路ＭＣに含まれている保持部ＨＣへの当該電位の保持は、トランジスタＭ１をオン状態としたときに、配線ＩＬから当該電位を入力して、容量素子Ｃ１に書き込み、その後にトランジスタＭ１をオフ状態にすることで行われる。これによって、ノードｎｄ１の電位を、第１データに応じた電位として保持することができる。
　また、トランジスタＭ１は、ノードｎｄ１の電位を長時間保持するため、オフ電流が少ないトランジスタを適用するのが好ましい。オフ電流が少ないトランジスタとしては、例えば、ＯＳトランジスタを用いることができる。また、トランジスタＭ１として、バックゲートを有するトランジスタを適用し、バックゲートに低レベル電位を印加して、閾値電圧をプラス側にシフトさせて、オフ電流を小さくする構成としてもよい。
　回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　回路ＭＣｒにおいて、回路ＭＣと異なる接続構成について説明する。トランジスタＭ３ｒの第２端子は、配線ＯＬでなく、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＯＬＢでなく、配線ＯＬに電気的に接続されている。トランジスタＭ２の第１端子は、配線ＶＬｒと、に電気的に接続されている。
　後述する動作例において、回路ＭＰに入出する電流について簡易的に説明するため、図９Ａに示す配線ＯＬの両端をノードｉｎａ、ノードｏｕｔａとし、配線ＯＬＢの両端をノードｉｎｂ、ノードｏｕｔｂとする。
　配線ＶＬは、一例としては、定電圧を供給する配線として機能する。当該定電圧としては、トランジスタＭ２、または、トランジスタＭ２ｒがｎチャネル型トランジスタである場合には、例えば、低レベル電位であるＶＳＳ、接地電位、それら以外の低レベル電位などとすることができる。また、配線ＶＬｒは、配線ＶＬと同様に、定電圧を供給する配線として機能し、当該定電圧としては、低レベル電位であるＶＳＳ、接地電位などとすることができる。この場合、演算回路１１０、演算回路１２０、演算回路１３０の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として図３Ａ乃至図３Ｅ、図４Ａ乃至図４Ｄ、図４Ｆを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されている配線ＶＡＬが与える定電圧は、配線ＶＬ、及び配線ＶＬｒが与える電位よりも高い電位、例えばＶＤＤとするのが好ましい。
　また、配線ＶＬｒが供給する定電圧は、配線ＶＬが供給する定電圧と異なってもよいし、同一としてもよい。例えば、配線ＶＬと配線ＶＬｒとが与える定電圧がほぼ等しい場合、図１０Ａの回路ＭＰのとおり、配線ＶＬｒは配線ＶＬと同一の配線とすることができる。
　また、図９Ａの回路ＭＰの構成は、状況に応じて、変更することができる。例えば、図１０Ｂに示すとおり、図９Ａの回路ＭＰのトランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ２ｐ、トランジスタＭ２ｐｒ、トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒに置き換えてもよい。特に、トランジスタＭ２、トランジスタＭ２ｒをｐチャネル型トランジスタに置き換える場合、配線ＶＬが与える定電圧を、高レベル電位であるＶＤＤとするのが好ましい。また、この場合に加え、演算回路１１０、演算回路１２０、演算回路１３０の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として図３Ａ乃至図３Ｅ、図４Ａ乃至図４Ｄ、図４Ｆを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されている配線ＶＡＬが与える定電圧は、接地電位、又はＶＳＳとするのが好ましい。このように、配線の電位を変更した場合には、電流が流れる向きも変更されることとなる。
　また、同様に、トランジスタＭ１についてもｐチャネル型のトランジスタに置き換えてもよい。また、図１０Ｂでは、図９Ａの回路ＭＰのトランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ２ｐ、トランジスタＭ２ｐｒ、トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒに置き換えたが、図９Ａの回路ＭＰのトランジスタＭ２、トランジスタＭ２ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒから選ばれた一以上のトランジスタをｐチャネル型トランジスタに置き換えてもよい。
　また、例えば、図１１Ａに示すとおり、図９Ａの回路ＭＰのトランジスタＭ３、Ｍ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをアナログスイッチＡ３、アナログスイッチＡ４、アナログスイッチＡ３ｒ、アナログスイッチＡ４ｒに置き換えてもよい。なお、図１１Ａには、アナログスイッチＡ３、アナログスイッチＡ４、アナログスイッチＡ３ｒ、アナログスイッチＡ４ｒを動作させるため、配線Ｘ１ＬＢ、配線Ｘ２ＬＢも図示している。配線Ｘ１ＬＢは、アナログスイッチＡ３、アナログスイッチＡ３ｒに電気的に接続され、配線Ｘ２ＬＢは、アナログスイッチＡ４、アナログスイッチＡ４ｒに電気的に接続されている。配線Ｘ１ＬＢには、配線Ｘ１Ｌに入力される信号の反転信号が入力され、配線Ｘ２ＬＢには、配線Ｘ２Ｌに入力される信号の反転信号が入力される。また、図１１Ｂに示すように、配線Ｘ１Ｌ、配線Ｘ２Ｌを配線ＸＬとし、配線Ｘ１ＬＢ、配線Ｘ２ＬＢを配線ＸＬＢとしてまとめてもよい。なお、一例としては、アナログスイッチＡ３、アナログスイッチＡ４、アナログスイッチＡ３ｒ、アナログスイッチＡ４ｒは、ｎチャネル型トランジスタとｐチャネル型トランジスタとを用いたＣＭＯＳ構成としてもよい。
　また、例えば、図１２Ａに示すとおり、図９Ａの回路ＭＰのトランジスタＭ４、トランジスタＭ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ４ｐ、トランジスタＭ４ｐｒに置き換えてもよい。図１２Ａの回路ＭＰにおいて、トランジスタＭ３のゲートは、トランジスタＭ４ｐのゲートと、配線ＸＬに電気的に接続されている。配線ＸＬは、図９Ａにおける２本の配線Ｘ１Ｌ、配線Ｘ２Ｌを１本にまとめたものに相当する。トランジスタＭ３及びトランジスタＭ４ｐのそれぞれの極性は異なっており、かつトランジスタＭ３及びトランジスタＭ４ｐのゲートのそれぞれは配線ＸＬに電気的に接続されている。そのため、配線ＸＬに所定の電位を与えることによって、トランジスタＭ３及びトランジスタＭ４ｐの一方をオン状態、トランジスタＭ３及びトランジスタＭ４ｐの他方をオフ状態にすることができる。
　また、例えば、図１２Ｂに示すとおり、図９Ａの回路ＭＰにトランジスタＭ２ｍ、トランジスタＭ２ｍｒを加え、かつトランジスタＭ４、トランジスタＭ４ｒのそれぞれの第１端子の電気的な接続先を変更してもよい。図１２Ｂの回路ＭＰにおいて、トランジスタＭ２ｍの第１端子は、容量素子Ｃ１の第２端子と、トランジスタＭ２の第１端子と、配線ＶＬと、に電気的に接続され、トランジスタＭ２ｍの第２端子は、トランジスタＭ４の第１端子に電気的に接続されている。なお、図９Ａの回路ＭＰでは、トランジスタＭ２の第２端子は、トランジスタＭ４の第１端子に電気的に接続されていたが、図１２Ｂの回路ＭＰでは、トランジスタＭ２の第２端子は、トランジスタＭ４の第１端子に電気的に接続されていない。図１２Ｂに示す回路ＭＰは、トランジスタＭ３、Ｍ４に流れる電流は、それぞれトランジスタＭ２、トランジスタＭ２ｍのゲートの電位によって決められる。なお、一例としては、トランジスタＭ２、トランジスタＭ２ｍのサイズ、例えば、チャネル長またはチャネル幅は互いに等しいことが好ましい。このような回路構成とすることにより、効率的にレイアウトできる可能性がある。また、トランジスタＭ３、トランジスタＭ４に流れる電流を揃えることができる可能性がある。
＜＜動作例＞＞
　次に、図９Ａに示した回路ＭＰの動作例について説明する。
　図１３Ａ乃至図１３Ｃ、図１４Ａ乃至図１４Ｃ、図１５Ａ乃至図１５Ｃは、回路ＭＰの動作例を示したタイミングチャートであり、それぞれ、配線ＩＬ、配線ＩＬＢ、配線ＷＬ、配線Ｘ１Ｌ、配線Ｘ２Ｌ、ノードｎｄ１、ノードｎｄ１ｒの電位の変動を示している。なお、図１３Ａ乃至図１３Ｃ、図１４Ａ乃至図１４Ｃ、図１５Ａ乃至図１５Ｃに記載しているｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。配線ＯＬからノードｏｕｔａに（または、ノードｏｕｔａから配線ＯＬに）出力される電流量をＩＯＬとしている。また、配線ＯＬＢからノードｏｕｔｂに（または、ノードｏｕｔｂから配線ＯＬＢに）出力される電流量をＩＯＬＢとしている。図１３Ａ乃至図１３Ｃ、図１４Ａ乃至図１４Ｃ、図１５Ａ乃至図１５Ｃに示すタイミングチャートでは、電流量ＩＯＬ、ＩＯＬＢの変化量も図示している。
　なお、本動作例では、配線ＶＬ、配線ＶＬｒが与える定電圧はＶＳＳ（低レベル電位）とする。この場合には、配線ＶＡＬから配線ＯＬを介して、配線ＶＬに電流が流れることになる。同様に、配線ＶＡＬから配線ＯＬＢを介して、配線ＶＬｒに電流が流れることになる。
　また、本明細書などにおいて、「低レベル電位」、「高レベル電位」という用語は、特定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。例えば、ノードｎｄ１、ノードｎｄ１ｒに保持される低レベル電位、高レベル電位のそれぞれは、配線Ｘ１Ｌ、配線Ｘ２Ｌに印加される低レベル電位、高レベル電位と異なる電位であってもよい。
　動作例を説明する前に、回路ＭＰが保持する重み係数を次の通りに定義する。保持部ＨＣのノードｎｄ１に高レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されているとき、回路ＭＰは重み係数として“＋１”を保持しているものとする。保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベル電位が保持されているとき、回路ＭＰは重み係数として“−１”を保持しているものとする。保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されているとき、回路ＭＰは重み係数として“０”を保持しているものとする。なお、ノードｎｄ１、ｎｄ１ｒに保持される高レベル電位としては、例えば、ＶＤＤ、または、ＶＤＤよりも少しだけ低い電位とすることができ、ノードｎｄ１、ノードｎｄ１ｒに保持される低レベル電位としては、例えば、ＶＳＳとすることができる。なお、重み係数をアナログ値とすることも可能である。その場合、例えば、重み係数として“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。重み係数として“０”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。
　また、回路ＭＰに入力されるニューロンの信号（演算値）を、一例として、次の通りに定義する。配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“＋１”が入力されている。配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“−１”が入力されている。配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“０”が入力されるものとする。
　また、本明細書などにおいて、トランジスタＭ２、トランジスタＭ２ｒは、特に断りの無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくするために、トランジスタＭ２、Ｍ２ｒは、線形領域で動作してもよい。なお、重み係数をアナログ値とする場合には、重み係数の大きさに応じて、例えば、トランジスタＭ２、Ｍ２ｒは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
　また、本明細書などにおいて、トランジスタＭ１、トランジスタＭ３、トランジスタＭ４、トランジスタＭ１ｒ、トランジスタＭ３ｒ、トランジスタＭ４ｒ、は、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
　以下では、重み係数、及びニューロンの信号のそれぞれが取り得る値の組み合わせ毎に、回路ＭＰの動作例を説明する。
〔条件１〕
　初めに、一例として、重み係数ｗが“０”であって、回路ＭＰに入力されるニューロンの信号（演算値）が“＋１”である場合を考える。図１３Ａは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ２までの間では、配線ＩＬ、及び配線ＩＬＢのそれぞれには、保持部ＨＣのノードｎｄ１の電位、保持部ＨＣｒのノードｎｄ１ｒの電位を初期化するための初期化電位Ｖｉｎｉが入力されている。なお、図１３Ａでは、Ｖｉｎｉは低レベル電位よりも高く、高レベル電位よりも低い電位として図示しているが、Ｖｉｎｉは低レベル電位よりも低い電位、又は高レベル電位よりも高い電位として設定してもよい。または、Ｖｉｎｉは低レベル電位と同じ電位、又は、高レベル電位と同じ電位として設定してもよい。また、配線ＩＬ、及び配線ＩＬＢのそれぞれに与える初期化電位Ｖｉｎｉは互いに異なる電位としてもよい。なお、配線ＩＬ、及び配線ＩＬＢのそれぞれに初期化電位Ｖｉｎｉを入力しなくてもよい。つまり、時刻Ｔ１から時刻Ｔ２までの間の期間を設けなくてもよい。
　また、時刻Ｔ１から時刻Ｔ２までの間において、配線ＷＬには低レベル電位が入力されている。そのため、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオフ状態となっている。
　また、時刻Ｔ１から時刻Ｔ２までの間において、ノードｎｄ１、及びノードｎｄ１ｒのそれぞれの電位は特に定められていない。図１３Ａでは、ノードｎｄ１、及びノードｎｄ１ｒのそれぞれの電位は、低レベル電位よりも高く、Ｖｉｎｉよりも低い電位としている。
　配線Ｘ１Ｌ、及び配線Ｘ２Ｌには、それぞれ低レベル電位が入力されている。そのため、トランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｒ、及びトランジスタＭ４ｒはそれぞれオフ状態となっている。
　次に、時刻Ｔ２から時刻Ｔ３までの間において、配線ＷＬに高レベル電位が入力される。これによって、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオン状態となり、配線ＩＬとノードｎｄ１との間が導通状態になり、配線ＩＬＢとノードｎｄ１ｒとの間が導通状態になる。そのため、ノードｎｄ１、及びノードｎｄ１ｒの電位は、それぞれＶｉｎｉとなる。なお、ノードｎｄ１、ノードｎｄ１ｒの電位は、初期化電位Ｖｉｎｉでなくてもよい。つまり、時刻Ｔ２から時刻Ｔ３までの間の期間を設けなくてもよい。
　時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＬ、及び配線ＩＬＢのそれぞれに低レベル電位が印加され、重み係数ｗとして“０”が入力される。配線ＷＬには、時刻Ｔ３より前から引き続き高レベル電位が入力され、重み係数ｗとして“０”が入力されているため、トランジスタＭ１、トランジスタＭ１ｒはオン状態となっている。このため、ノードｎｄ１、及びノードｎｄ１ｒの電位は、それぞれ低レベル電位となる。
　時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬには低レベル電位が入力される。これによって、トランジスタＭ１、トランジスタＭ１ｒはそれぞれオフ状態となり、容量素子Ｃ１、及び容量素子Ｃ１ｒのそれぞれによって、ノードｎｄ１、及びノードｎｄ１ｒのそれぞれの電位が保持される。
　時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの重み係数として“０”が設定される。
　ここまでの動作によって、トランジスタＭ２、トランジスタＭ２ｒのそれぞれのゲートの電位は低レベル電位となり、また、トランジスタＭ２、トランジスタＭ２ｒのそれぞれの第１端子の電位は、ＶＳＳであるため、トランジスタＭ２、トランジスタＭ２ｒのそれぞれはオフ状態となる。
　時刻Ｔ５から時刻Ｔ６までの間に、一例として、配線ＩＬ、及び配線ＩＬＢには初期化電位Ｖｉｎｉが入力される。なお、この動作は、特別に必要な動作ではないため、配線ＩＬ、及び配線ＩＬＢに初期化電位Ｖｉｎｉを入力しなくてもよい。つまり、時刻Ｔ５から時刻Ｔ６までの間の期間を設けなくてもよい。また、配線ＩＬ、及び配線ＩＬＢのそれぞれには、互いに異なる電位を入力してもよい。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号“＋１”の入力として、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間が導通状態になり、回路ＭＣｒと配線ＯＬＢとの間が導通状態になる。
　このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線ＯＬから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６の前後で変化しない。同様に、回路ＭＣｒにおいて、トランジスタＭ２ｒがオフ状態となっているため、配線ＯＬＢから配線ＶＬｒまでの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢも、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数を“０”とし、回路ＭＰに入力されるニューロンの信号を“＋１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応する。
　なお、重み係数ｗは、一旦入力すると、その値を更新せずに、演算値の方のみを変更することによって、複数の積和演算処理を行ってもよい。この場合、重み係数ｗの更新が不要となるため、消費電力を低減することができる。なお、重み係数ｗの更新を少なくするためには、重み係数ｗを長期間保持する必要がある。このとき、例えば、ＯＳトランジスタを用いると、オフ電流が低いことを利用して、重み係数ｗを長期間保持することが可能となる。
〔条件２〕
　次に、一例として、重み係数ｗが“＋１”であって、回路ＭＰに入力されるニューロンの信号（演算値）が“＋１”である場合を考える。図１３Ｂは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参酌する。
　時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＬに高レベル電位、配線ＩＬＢに低レベル電位が印加され、重み係数ｗとして“１”が入力される。配線ＷＬには、時刻Ｔ３より前から引き続き高レベル電位が入力され、重み係数ｗとして“１”が入力されているため、トランジスタＭ１、及びトランジスタＭ１ｒはオン状態となっている。このため、ノードｎｄ１の電位は高レベル電位となり、ノードｎｄ１ｒの電位は低レベル電位となる。
　時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬには低レベル電位が入力される。これによって、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオフ状態となり、容量素子Ｃ１、及び容量素子Ｃ１ｒのそれぞれによって、ノードｎｄ１、及びノードｎｄ１ｒのそれぞれの電位が保持される。
　時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの重み係数として“＋１”が設定される。
　ここまでの動作によって、トランジスタＭ２のゲートの電位は高レベル電位、トランジスタＭ２ｒのゲートの電位は低レベル電位となり、また、トランジスタＭ２、及びトランジスタＭ２ｒのそれぞれの第１端子の電位は、ＶＳＳであるため、トランジスタＭ２はオン状態、トランジスタＭ２ｒはオフ状態となる。
　時刻Ｔ５から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ５から時刻Ｔ６までの間の動作と同様であるため、条件１の時刻Ｔ５から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号“＋１”の入力として、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間が導通状態になり、回路ＭＣｒと配線ＯＬＢとの間が導通状態になる。
　このとき、回路ＭＣにおいて、トランジスタＭ２がオン状態となっているため、配線ＯＬから配線ＶＬまでの間に電流が流れる。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６を経過後に増加する（図１３Ｂでは、電流ＩＯＬの増加量をΔＩと記載している。）。一方、回路ＭＣｒにおいて、トランジスタＭ２ｒがオフ状態となっているため、配線ＯＬＢから配線ＶＬｒまでの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“＋１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“＋１”となる。重み係数とニューロンの信号の積が“１”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化し、電流ＩＯＬＢが変化しない場合に対応する。
〔条件３〕
　次に、一例として、重み係数ｗが“−１”であって、回路ＭＰに入力されるニューロンの信号（演算値）が“＋１”である場合を考える。図１３Ｃは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参酌する。
　時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＬに低レベル電位、配線ＩＬＢに高レベル電位が印加され、重み係数ｗとして“−１”が入力される。配線ＷＬには、時刻Ｔ３より前から引き続き高レベル電位が入力されているため、トランジスタＭ１、及びトランジスタＭ１ｒはオン状態となっている。このため、重み係数ｗとして“−１”が入力され、ノードｎｄ１の電位は低レベル電位となり、ノードｎｄ１ｒの電位は高レベル電位となる。
　時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬには低レベル電位が入力される。これによって、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオフ状態となり、容量素子Ｃ１、及び容量素子Ｃ１ｒのそれぞれによって、ノードｎｄ１、及びノードｎｄ１ｒのそれぞれの電位が保持される。
　時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの重み係数として“−１”が設定される。
　ここまでの動作によって、トランジスタＭ２のゲートの電位は低レベル電位、トランジスタＭ２ｒのゲートの電位は高レベル電位となり、また、トランジスタＭ２、Ｍ２ｒのそれぞれの第１端子の電位は、ＶＳＳであるため、トランジスタＭ２はオフ状態、トランジスタＭ２ｒはオン状態となる。
　時刻Ｔ５から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ５から時刻Ｔ６までの間の動作と同様であるため、条件１の時刻Ｔ５から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号“＋１”の入力として、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオン状態となり、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬとの間が導通状態になり、回路ＭＣｒと配線ＯＬＢとの間が導通状態になる。
　このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線ＯＬから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６の前後で変化しない。一方、回路ＭＣｒにおいて、トランジスタＭ２ｒがオン状態となっているため、配線ＯＬＢから配線ＶＬｒまでの間に電流が流れる。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６を経過後に増加する（図１３Ｃでは、電流ＩＯＬＢの増加量をΔＩと記載している。）。
　ところで、本条件は、重み係数ｗを“−１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“＋１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“−１”となる。重み係数とニューロンの信号の積が“−１”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化せず、電流ＩＯＬＢが変化する場合に対応する。
〔条件４〕
　本条件では、一例として、重み係数ｗを“０”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“−１”とする場合の回路ＭＰの動作を考える。図１４Ａは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ６までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“−１”の入力として、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。これによって、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオン状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬＢとの間は導通状態になり、回路ＭＣｒと配線ＯＬとの間は導通状態になる。
　このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線ＯＬＢから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。同様に、回路ＭＣｒにおいて、トランジスタＭ２ｒがオフ状態となっているため、配線ＯＬから配線ＶＬｒまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬも、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数ｗを“０”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“−１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１の回路動作の結果と一致する。
〔条件５〕
　本条件では、一例として、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“−１”とする場合の回路ＭＰの動作を考える。図１４Ｂは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ６までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ６までの間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“−１”の入力として、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。これによって、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオン状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬＢとの間が導通状態になり、回路ＭＣｒと配線ＯＬとの間が導通状態になる。
　このとき、回路ＭＣにおいて、トランジスタＭ２がオン状態となっているため、配線ＯＬＢから配線ＶＬまでの間に電流が流れる。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６を経過後に増加する（図１４Ｂでは、電流ＩＯＬＢの増加量をΔＩと記載している。）。一方、回路ＭＣｒにおいて、トランジスタＭ２ｒがオフ状態となっているため、配線ＯＬから配線ＶＬｒまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“−１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“−１”となる。重み係数とニューロンの信号の積が“−１”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化せず、電流ＩＯＬＢが変化する場合に対応し、これは条件３の回路動作の結果と一致する。
〔条件６〕
　本条件では、一例として、重み係数ｗを“−１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“−１”とする場合の回路ＭＰの動作を考える。図１４Ｃは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ６までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ６までの間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“−１”の入力として、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。これによって、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオフ状態となり、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオン状態となる。つまり、この動作によって、回路ＭＣと配線ＯＬＢとの間は導通状態になり、回路ＭＣｒと配線ＯＬとの間は導通状態になる。
　このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線ＯＬＢから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。一方、回路ＭＣｒにおいて、トランジスタＭ２ｒがオン状態となっているため、配線ＯＬから配線ＶＬｒまでの間に電流が流れる。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６を経過後に増加する（図１４Ｃでは、電流ＩＯＬの増加量をΔＩと記載している。）。
　ところで、本条件は、重み係数ｗを“−１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“−１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“＋１”となる。重み係数とニューロンの信号の積が“＋１”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化し、電流ＩＯＬＢが変化しない場合に対応し、これは条件２の回路動作の結果と一致する。
〔条件７〕
　本条件では、一例として、重み係数ｗが“０”であって、回路ＭＰに入力されるニューロンの信号（演算値）が“０”である場合を条件７として、回路ＭＰの動作を考える。図１５Ａは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ６までの間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“０”の入力として、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣ、及び回路ＭＣｒのそれぞれは配線ＯＬ、配線ＯＬＢのどちらの間であっても非導通状態となる。
　このため、回路ＭＣにおいて、配線ＯＬから配線ＶＬ又は配線ＶＬｒの一方までの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。同様に、回路ＭＣｒにおいて、配線ＯＬＢから配線ＶＬ又は配線ＶＬｒの他方までの間にも電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬも、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数ｗが“０”とし、回路ＭＰに入力されるニューロンの信号（演算値）“０”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、及び条件４の回路動作の結果と一致する。
〔条件８〕
　本条件では、一例として、重み係数ｗが“＋１”であって、回路ＭＰに入力されるニューロンの信号（演算値）が“０”である場合を条件８として、回路ＭＰの動作を考える。図１５Ｂは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ６までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ６までの間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“０”の入力として、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。つまり、条件７の時刻Ｔ６以降の動作と同様であるため、この動作によって、回路ＭＣは、配線ＯＬ、ＯＬＢのどちらの間であっても非導通状態となり、回路ＭＣｒは配線ＯＬ、及び配線ＯＬＢのどちらの間であっても非導通状態となる。したがって、配線ＯＬ又は配線ＯＬＢから、配線ＶＬ又は配線ＶＬｒのどちらか一方までの間に電流は流れないため、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“０”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４、及び条件７の回路動作の結果と一致する。
〔条件９〕
　本条件では、一例として、重み係数ｗが“−１”であって、回路ＭＰに入力されるニューロンの信号（演算値）が“０”である場合を条件９として、回路ＭＰの動作を考える。図１５Ｃは、その場合における回路ＭＰのタイミングチャートである。
　時刻Ｔ１から時刻Ｔ６までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ６までの間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参酌する。
　時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“０”の入力として、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。つまり、条件７の時刻Ｔ６以降の動作と同様であるため、この動作によって、回路ＭＣは、配線ＯＬ、及び配線ＯＬＢのどちらの間であっても非導通状態となり、回路ＭＣｒは配線ＯＬ、配線ＯＬＢのどちらの間であっても非導通状態となる。したがって、配線ＯＬ又は配線ＯＬＢから、配線ＶＬ又は配線ＶＬｒのどちらか一方までの間に電流は流れないため、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢのそれぞれは、時刻Ｔ６の前後で変化しない。
　ところで、本条件は、重み係数ｗを“−１”とし、回路ＭＰに入力されるニューロンの信号（演算値）を“０”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場合に対応し、これは条件１、条件４、条件７、及び条件８の回路動作の結果と一致する。
　上述した条件１乃至条件９の動作例の結果を下表にまとめる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000006
　ここでは、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣと回路ＭＣｒとが１個ずつ接続されている場合を一例として示した。これについて、図２、図６、図７、図８などに示すように、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣと回路ＭＣｒとが複数個ずつ接続されている場合には、各回路ＭＣ、回路ＭＣｒから出力される電流が、キルヒホッフの電流則にもとづき、足し合わせられることになる。その結果、和の演算が行われることとなる。つまり、回路ＭＣ、回路ＭＣｒにおいて、積の演算が行われ、複数の回路ＭＣ、回路ＭＣｒからの電流の足し合わせにより、和の演算が行われる。以上の結果、積和演算処理が行われることとなる。
　ところで、回路ＭＰの動作において、重み係数を“＋１”、“−１”の２値のみとし、ニューロンの信号を“＋１”、“−１”の２値のみとした計算を行うことで、回路ＭＰは排他的論理和の否定の回路（一致回路）と同様の動作を行うことができる。
　また、回路ＭＰの動作において、重み係数を“＋１”、“０”の２値のみとし、ニューロンの信号を“＋１”、“０”の２値のみとした計算を行うことで、回路ＭＰは論理積の回路と同様の動作を行うことができる。
　ところで、本動作例では、回路ＭＰの回路ＭＣ、ＭＣｒが有する保持部ＨＣ、及び保持部ＨＣｒに保持されている電位を、高レベル電位又は低レベル電位としたが、保持部ＨＣ、及び保持部ＨＣｒにはアナログ値を示す電位を保持してもよい。例えば、重み係数として“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。また、保持部ＨＣ、ＨＣｒにはアナログ値を示す電位を保持することについては、図９Ａの回路ＭＰの動作例に限定されず、本明細書等に示す他の回路ＭＰに対しても行ってもよい。
＜構成例２＞
　次に、図５Ｃ、及び図５Ｄに図示した回路ＭＰに適用できる回路構成の例について説明する。
　図１６Ａに示す回路ＭＰは、図５Ｃの回路ＭＰの構成例を示しており、図９Ａの回路ＭＰとの違いは、配線ＩＬ、配線ＩＬＢを１本にまとめている点と、図９Ａの配線ＷＬとして配線Ｗ１Ｌ、配線Ｗ２Ｌを有する点である。
　図１６Ａの回路ＭＰにおいて、トランジスタＭ１の第１端子及びトランジスタＭ１ｒの第１端子は、配線ＩＬに電気的に接続されている。加えて、トランジスタＭ１のゲートは配線Ｗ１Ｌに電気的に接続され、トランジスタＭ１ｒのゲートは配線Ｗ２Ｌに電気的に接続されている。なお、図１６Ａの回路ＭＰと、図９Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
　図１６Ａの回路ＭＰに重み係数を設定するとき、初めに、配線Ｗ１Ｌ、配線Ｗ２Ｌに供給される電位を変化させて、トランジスタＭ１をオン状態にし、トランジスタＭ１ｒをオフ状態にして、次に配線ＩＬから保持部ＨＣに保持するための電位を供給し、トランジスタＭ１をオフ状態にする。その後に、配線Ｗ１Ｌ、配線Ｗ２Ｌに供給される電位を変化させて、トランジスタＭ１をオフ状態にし、トランジスタＭ１ｒをオン状態にして、次に配線ＩＬから保持部ＨＣｒに保持するための電位を供給し、トランジスタＭ１ｒをオフ状態にする。このように、図１６Ａの回路ＭＰの場合、配線ＩＬから保持部ＨＣ、保持部ＨＣｒに順次電位を供給することによって、保持部ＨＣ、保持部ＨＣｒに重み係数に相当する電位を保持することができる。
　図１６Ｂに示す回路ＭＰは、図５Ｄの回路ＭＰの構成例を示しており、図９Ａの回路ＭＰとの違いは、配線ＩＬと配線ＯＬとを配線ＩＯＬにまとめ、配線ＩＬＢと配線ＯＬＢとを配線ＩＯＬＢにまとめている点である。
　図１６Ｂの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＩＯＬに電気的に接続され、トランジスタＭ１ｒの第１端子は、配線ＩＯＬＢに電気的に接続されている。加えて、トランジスタＭ３の第２端子は、配線ＩＯＬに電気的に接続され、トランジスタＭ４の第２端子は、配線ＩＯＬＢに電気的に接続され、トランジスタＭ３ｒの第２端子は、配線ＩＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＩＯＬに電気的に接続されている。なお、図１６Ｂの回路ＭＰと、図９Ａの回路ＭＰと同様の接続構成となっている箇所については説明を省略する。
　図１６Ｂの回路ＭＰは、保持部ＨＣに配線ＩＯＬが電気的に接続され、保持部ＨＣｒに配線ＩＯＬＢが電気的に接続され、配線ＷＬにトランジスタＭ１、トランジスタＭ１ｒのそれぞれのゲートが電気的に接続されているので、図９Ａの回路ＭＰと同様に、保持部ＨＣ、保持部ＨＣｒに重み係数に相当する電位を同時に書きこむことができる。
＜構成例３＞
　図１７に示す回路ＭＰは、図９Ａの回路ＭＰと異なり、保持部ＨＣ、保持部ＨＣｒだけでなく、保持部ＨＣｓ、保持部ＨＣｓｒを有する回路である。
　図１７の回路ＭＰに含まれている回路ＭＣは、図９Ａの回路ＭＰが有する回路素子に加え、トランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ５、トランジスタＭ５ｓ、容量素子Ｃ１ｓを有する。また、図１７の回路ＭＰに含まれている回路ＭＣｒは、回路ＭＣと同様の回路素子を有するため、回路ＭＣのトランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ５、トランジスタＭ５ｓ、容量素子Ｃ１ｓのそれぞれに対応する、トランジスタＭ１ｓｒ、トランジスタＭ２ｓｒ、トランジスタＭ５ｒ、トランジスタＭ５ｓｒ、容量素子Ｃ１ｓｒを有する。
　なお、本明細書などにおいて、トランジスタＭ５、トランジスタＭ５ｓ、トランジスタＭ５ｒ、トランジスタＭ５ｓｒは、特に断りの無い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
　次に、図１７の回路ＭＰの構成について説明する。なお、図１７の回路ＭＰにおいて、図９Ａの回路ＭＰと同様の構成となっている箇所については省略する。
　トランジスタＭ１のゲートは、配線Ｗ１Ｌに電気的に接続されている。トランジスタＭ５の第１端子は、トランジスタＭ２の第２端子に電気的に接続され、トランジスタＭ５の第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、トランジスタＭ５のゲートは、配線Ｓ１Ｌに電気的に接続されている。
　トランジスタＭ１ｓの第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ１ｓの第２端子は、容量素子Ｃ１ｓの第１端子と、トランジスタＭ２ｓのゲートと、に電気的に接続され、トランジスタＭ１ｓのゲートは、配線Ｗ２Ｌに電気的に接続されている。トランジスタＭ２ｓの第１端子は、容量素子Ｃ１ｓの第２端子と、配線ＶＬｓに電気的に接続され、トランジスタＭ２ｓの第２端子は、トランジスタＭ５ｓの第１端子に電気的に接続されている。トランジスタＭ５ｓの第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、トランジスタＭ５ｓのゲートは、配線Ｓ２Ｌに電気的に接続されている。
　図１７の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　配線ＶＬｓは、定電圧を供給する配線として機能し、当該定電圧としては、低レベル電位であるＶＳＳ、ＶＳＳ以外の低レベル電位、接地電位などとすることができる。また、当該定電圧としては、高レベル電位であるＶＤＤとしてもよい。また、配線ＶＬｓが供給する定電圧は、配線ＶＬが供給する定電圧と異なってもよいし、同一としてもよい。配線ＶＬと配線ＶＬｓとが与える定電圧がほぼ等しい場合、配線ＶＬｓは配線ＶＬと同一の配線とすることができる。
　配線ＶＬｓｒは、定電圧を供給する配線として機能し、当該定電圧としては、低レベル電位であるＶＳＳ、ＶＳＳ以外の低レベル電位、接地電位などとすることができる。また、当該定電圧としては、高レベル電位であるＶＤＤとしてもよい。また、配線ＶＬｓｒが供給する定電圧は、配線ＶＬｒが供給する定電圧と異なってもよいし、同一としてもよい。配線ＶＬｒと配線ＶＬｓｒとが与える定電圧がほぼ等しい場合、配線ＶＬｓｒは配線ＶＬｒと同一の配線とすることができる。
　また、配線ＶＬ、配線ＶＬｓ、配線ＶＬｒ、配線ＶＬｓｒのそれぞれが与える定電圧は互いに異なる電圧としてもよいし、同一としてもよい。また、配線ＶＬ、配線ＶＬｓ、配線ＶＬｒ、配線ＶＬｓｒから選ばれた２本、又は３本の配線が与える定電圧は互いに等しくてもよい。
　配線ＳＩＬは、トランジスタＭ５、及びトランジスタＭ５ｒをオン状態又はオフ状態にするための電位を供給する配線として機能し、配線Ｓ２Ｌは、トランジスタＭ５ｓ、及びトランジスタＭ５ｓｒをオン状態又はオフ状態にするための電位を供給する配線として機能する。
　図５Ｃ、図５Ｄに図示した回路ＭＰは、図１７の回路ＭＰに示した構成を適用することによって、重み係数を２個保持することができる。具体的には、図１７の回路ＭＰは、１個目の重み係数に応じた電位を、回路ＭＣの保持部ＨＣと、回路ＭＣｒの保持部ＨＣｒと、に保持し、２個目の重み係数に応じた電位を、回路ＭＣの保持部ＨＣｓと、回路ＭＣの保持部ＨＣｓｒと、に保持することができる。また、図１７の回路ＭＰは、配線Ｓ１Ｌ、配線Ｓ２Ｌから与える電位によって、演算に用いる重み係数の切り替えを行うことができる。例えば、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそれぞれの保持部ＨＣ、保持部ＨＣｒに重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）に相当する電位を保持し、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそれぞれの保持部ＨＣｓ、ＨＣｓｒに重み係数ｗ１ （ｋ−１） ｈ （ｋ）乃至ｗｍ （ｋ−１） ｈ （ｋ）（ここでのｈは、１以上でｊでない整数とする。）に相当する電位を保持して、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］（図１７の回路ＭＰにおける配線Ｘ１Ｌ、Ｘ２Ｌ）に信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）に応じた電位を入力する。このとき、配線Ｓ１Ｌに高レベル電位を印加して、トランジスタＭ５、トランジスタＭ５ｒをオン状態とし、配線Ｓ２Ｌに低レベル電位を印加して、トランジスタＭ５ｓ、トランジスタＭ５ｓｒをオフ状態とすることで、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ−１） ｊ （ｋ）乃至ｗｍ （ｋ−１） ｊ （ｋ）と信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）との積和と活性化関数の演算を行うことができる。また、配線Ｓ１Ｌに低レベル電位を印加して、トランジスタＭ５、トランジスタＭ５ｒをオフ状態とし、配線Ｓ２Ｌに高レベル電位を印加して、トランジスタＭ５ｓ、トランジスタＭ５ｓｒをオン状態とすることで、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ−１） ｈ （ｋ）乃至ｗｍ （ｋ−１） ｈ （ｋ）と信号ｚ１ （ｋ−１）乃至ｚｍ （ｋ−１）との積和と活性化関数の演算を行うことができる。
　上述の通り、演算回路１１０に図１７の回路ＭＰを適用することによって、重み係数を２個保持することができ、かつ当該重み係数を切り替えて、積和と活性化関数の演算を行うことができる。図１７の回路ＭＰを構成した演算回路１１０は、例えば、第ｋ層のニューロンの個数がｎより大きい場合、第ｋ層と異なる中間層における演算を行う場合、などに有効である。また、図１７の回路ＭＰでは、回路ＭＣ、及び回路ＭＣｒが有する保持部はそれぞれ２個としたが、回路ＭＣ、及び回路ＭＣｒのそれぞれは、状況に応じて、３個以上の保持部を有してもよい。
＜構成例４＞
　図１８Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であり、保持部ＨＣ、及び保持部ＨＣｒのそれぞれが、容量素子Ｃ１、容量素子Ｃ１ｒの代わりに負荷回路ＬＣ、負荷回路ＬＣｒを有する点で、図９Ａの回路ＭＰと異なっている。
　図１８Ａの回路ＭＰの回路ＭＣにおいて、負荷回路ＬＣの第１端子は、トランジスタＭ１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的に接続され、負荷回路ＬＣの第２端子は、配線ＶＬに電気的に接続されている。
　なお、図１８Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　ここでの配線ＶＬ、配線ＶＬｒは、定電圧ＶＣＮＳを供給する配線として機能する。ＶＣＮＳとしては、例えば、接地電位（ＧＮＤ）、又は負荷回路ＬＣ、負荷回路ＬＣｒを正常に動作させる範囲の低電位とすることができる。
　負荷回路ＬＣ、負荷回路ＬＣｒは、一例としては、第１端子と第２端子との間の抵抗値を変化することができる回路である。負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値を変化することにより、負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端子との間に流れる電流量を変化させることができる。
　ここで、図１８Ａの回路ＭＰにおいて、負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値を変更する方法について説明する。初めに、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれに低レベル電位を入力してトランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒをオフ状態にする。次に、配線ＷＬに高レベル電位を入力してトランジスタＭ１、Ｍ１ｒをオン状態にし、配線ＩＬ（配線ＩＬＢ）の電位を変化させることで、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を設定する。例えば、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値をリセットするための電位を入力し、その後に、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を所望の値となるような電位を入力する方法などがある。負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を所望の値に設定したあとは、配線ＷＬに低レベル電位を入力してトランジスタＭ１、トランジスタＭ１ｒをオフ状態にすればよい。
　負荷回路ＬＣ、負荷回路ＬＣｒとしては、例えば、図１８Ｂに図示するように、抵抗変化素子ＶＲを用いることができる。また、負荷回路ＬＣ、負荷回路ＬＣｒとしては、例えば、図１８Ｃに図示するように、ＭＴＪ素子ＭＲを含む回路ＶＣとすることができる。また、負荷回路ＬＣ、負荷回路ＬＣｒとしては、例えば、図１８Ｄに図示するように、相変化メモリ（ＰＣＭ）などに用いられる、相変化材料が含まれる抵抗素子（本明細書等では、便宜上、相変化メモリＰＣＭと呼称する。）を用いることができる。
　また、負荷回路ＬＣ、負荷回路ＬＣｒを用いた回路ＭＰは、図１８Ａに示した構成に限定されず、状況に応じて、図１８Ａの回路ＭＰの構成を変更することができる。図１８Ａの回路ＭＰの変更例としては、図１８Ａの回路ＭＰに配線ＩＬ、配線ＩＬＢと、トランジスタＭ１と、トランジスタＭ１ｒと、を設けない回路構成とすることができる。図１９は、当該回路構成を示した回路図であり、図５Ｄの回路ＭＰの構成例の一となっている。
　図１９の回路ＭＰにおいて、負荷回路ＬＣの第１端子と第２端子との間の抵抗値の設定は、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力して、トランジスタＭ３をオン状態、トランジスタＭ４をオフ状態にし、配線ＩＯＬからトランジスタＭ３を介して、負荷回路ＬＣの第１端子に電位を与えることで行うことができる。また、このとき、配線ＩＯＬＢから、トランジスタＭ３ｒを介して、負荷回路ＬＣｒの第１端子に電位を与えることができるため、負荷回路ＬＣと同時に、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値の設定も行うことができる。
　また、負荷回路ＬＣの第１端子と第２端子との間の抵抗値の設定は、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位を入力して、トランジスタＭ３をオフ状態、トランジスタＭ４をオン状態にし、配線ＩＯＬＢからトランジスタＭ４を介して、負荷回路ＬＣの第１端子に電位を与えることでも行うことができる。また、このとき、配線ＩＯＬから、トランジスタＭ４ｒを介して、負荷回路ＬＣｒの第１端子に電位を与えることができるため、負荷回路ＬＣと同時に、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値の設定も行うことができる。
　なお、図１８Ａ、図１９に示した負荷回路ＬＣ、及び負荷回路ＬＣｒのそれぞれの第１端子と第２端子との間の抵抗値は、２値、又は３値以上としてもよく、更にアナログ値としてもよい。
＜構成例５＞
　図２０Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であり、保持部ＨＣ、保持部ＨＣｒのそれぞれが、容量素子Ｃ１、容量素子Ｃ１ｒの代わりにインバータループの回路構成を有する点で、図９Ａの回路ＭＰと異なっている。
　図２０Ａの回路ＭＰの回路ＭＣにおいて、保持部ＨＣは、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２と、を有する。インバータ回路ＩＮＶ１の入力端子は、インバータ回路ＩＮＶ２の出力端子と、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、に電気的に接続されている。なお、図９Ａの説明と同様に、トランジスタＭ１の第２端子と、トランジスタＭ２のゲートと、インバータ回路ＩＮＶ１の入力端子と、インバータ回路ＩＮＶ２の出力端子と、の電気的接続点をノードｎｄ１と呼称する。なお、ノードｎｄ１は、インバータ回路ＩＮＶ１の入力端子ではなく、インバータ回路ＩＮＶ１の出力端子と接続されていてもよい。
　なお、図２０Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　回路ＭＣに含まれている保持部ＨＣは、インバータ回路ＩＮＶ１と、インバータ回路ＩＮＶ２と、によって、インバータループが構成され、回路ＭＣｒに含まれている保持部ＨＣｒは、インバータ回路ＩＮＶ１ｒ、インバータ回路ＩＮＶ２ｒと、によって、インバータループが構成されている。つまり、図２０Ａの回路ＭＰは、保持部ＨＣ、及び保持部ＨＣｒのそれぞれのインバータループによって、重み係数に相当する電位を保持することができる。
　なお、図２０Ａの回路ＭＰでは、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ１ｒ、インバータ回路ＩＮＶ２、インバータ回路ＩＮＶ２ｒを図示しているが、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ１ｒ、インバータ回路ＩＮＶ２、インバータ回路ＩＮＶ２ｒの少なくとも一は、入力信号が入力されて当該入力信号の反転信号を出力する論理回路に置き換えてもよい。当該論理回路としては、例えば、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、これらを組み合わせた回路等とすることができる。具体的には、インバータ回路をＮＡＮＤ回路に置き換える場合、ＮＡＮＤ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＮＡＮＤ回路をインバータ回路として機能することができる。また、インバータ回路をＮＯＲ回路に置き換える場合、ＮＯＲ回路の２入力端子の一方に固定電位として低レベル電位を入力することで、ＮＯＲ回路をインバータ回路として機能することができる。また、インバータ回路をＸＯＲ回路に置き換える場合、ＸＯＲ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＸＯＲ回路をインバータ回路として機能することができる。
　上述の通り、本明細書等に記載されているインバータ回路は、ＮＡＮＤ回路、ＮＯＲ回路、ＸＯＲ回路、又はこれらを組み合わせた回路などの論理回路に置き換えることができる。そのため、本明細書などにおいて、「インバータ回路」という用語は、「論理回路」と呼称することができる。
　また、図２０Ａの回路ＭＰは、状況に応じて、構成を変更することができる。図２０Ａの回路ＭＰの変更した一例を、図２０Ｂに示す。図２０Ｂの回路ＭＰは、図２０Ａの回路ＭＰの回路ＭＣｒから、保持部ＨＣｒを除いた構成であり、回路ＭＣの保持部ＨＣが回路ＭＣｒのトランジスタＭ２ｒのゲートに電気的に接続された構成となっている。
　図２０Ｂでは、インバータ回路ＩＮＶ１の出力端子と、インバータ回路ＩＮＶ２の入力端子と、の電気的接続点をノードｎｄ２としている。つまり、トランジスタＭ２ｒのゲートには、ノードｎｄ２の電位が入力される。
　図２０Ｂに示す回路ＭＰは、回路ＭＣｒに保持部ＨＣｒが含まれてなく、トランジスタＭ２ｒのゲートに与える電位は、回路ＭＣの保持部ＨＣによって保持される。また、保持部ＨＣは、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２とからなるインバータループの構成を有するため、ノードｎｄ１では高レベル電位又は低レベル電位の一方が保持され、ノードｎｄ２では高レベル電位又は低レベル電位の他方が保持される。
　なお、インバータループの構成上、保持部ＨＣは、ノードｎｄ１、及びノードｎｄ２のそれぞれに同じ電位を保持することができない。そのため、図２０Ｂの回路ＭＰにおいて、ノードｎｄ１、及びノードｎｄ２のそれぞれに同じ電位を保持することで表現される重み係数を設定することができない。具体的には、上述の動作例において、トランジスタＭ２、トランジスタＭ２ｒのそれぞれのゲートに低レベル電位を保持できないため、図２０Ｂの回路ＭＰに重み係数“０”を設定することができない。
＜構成例６＞
　図２１Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であり、保持部ＨＣ、保持部ＨＣｒのそれぞれが、２個のトランジスタと、２個の容量素子と、を有する点などで、図９Ａの回路ＭＰと異なっている。
　図２１Ａに示す回路ＭＰの回路ＭＣにおいて、保持部ＨＣは、トランジスタＭ１、トランジスタＭ１ｓと、容量素子Ｃ２、容量素子Ｃ２ｓと、を有する。トランジスタＭ１の第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ１の第２端子は、容量素子Ｃ２の第１端子と、トランジスタＭ６のゲートと、に電気的に接続され、トランジスタＭ１のゲートは、配線ＷＬに電気的に接続されている。トランジスタＭ１ｓの第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ１ｓの第２端子は、容量素子Ｃ２ｓの第１端子と、トランジスタＭ７のゲートと、に電気的に接続され、トランジスタＭ１ｓのゲートは、配線ＷＬに電気的に接続されている。なお、図９Ａの説明と同様に、トランジスタＭ１の第２端子と、トランジスタＭ６のゲートと、容量素子Ｃ２の第１端子と、の電気的接続点をｎｄ１と呼称し、トランジスタＭ１ｓの第２端子と、トランジスタＭ７のゲートと、容量素子Ｃ２ｓの第１端子と、の電気的接続点をｎｄ１ｓと呼称する。
　容量素子Ｃ２の第２端子は、配線Ｘ１Ｌに電気的に接続され、容量素子Ｃ２ｓの第２端子は、配線Ｘ２Ｌに電気的に接続されている。
　トランジスタＭ６の第１端子は、トランジスタＭ７の第１端子と、配線ＶＬに電気的に接続され、トランジスタＭ６の第２端子は、配線ＯＬに電気的に接続されている。トランジスタＭ７の第２端子は、配線ＯＬＢに電気的に接続されている。
　なお、図２１Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　回路ＭＣに含まれている保持部ＨＣは、容量素子Ｃ２、容量素子Ｃ２ｓによって、電位を保持する機能を有する。具体的には、配線ＷＬに高レベル電位を入力して、トランジスタＭ１、トランジスタＭ１ｓをオン状態にした後で、配線ＩＬに所定の電位を入力することによって、容量素子Ｃ２、容量素子Ｃ２ｓのそれぞれの第１端子に当該電位が書き込まれる。その後に、配線ＷＬに低レベル電位を入力して、トランジスタＭ１、トランジスタＭ１ｓをオフ状態にすることで、保持部ＨＣのノードｎｄ１、ノードｎｄ１ｓのそれぞれに当該電位を保持することができる。なお、保持部ＨＣに所定の電位を書き込み、保持する際において、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれの電位は、例えば、定電位とするのが好ましく、特に低レベル電位より高く、高レベル電位より低い電位とするのが好ましい。また、便宜上、当該定電位を基準電位と呼称する。
　また、図２１Ａの回路ＭＰにおいて、配線ＷＬは、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに電気的に接続されているため、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに、重み係数に相当する電位を書き込んで保持する場合、配線ＷＬの電位が高レベル電位のときに同時に保持部ＨＣ、及び保持部ＨＣｒに所定の電位を書き込んで、その後、配線ＷＬの電位を低レベル電位にしてトランジスタＭ１、トランジスタＭ１ｓ、トランジスタＭ１ｒ、及びトランジスタＭ１ｓｒを同時にオフ状態とすればよい。
　また、ここで、回路ＭＰに入力されるニューロンの信号を次の通りに定義する。配線Ｘ１Ｌに基準電位より高い電圧（以後、高レベル電位と呼称する。）、配線Ｘ２Ｌに基準電位より低い電圧（以後、低レベル電位と呼称する。）が印加されているとき、回路ＭＰには、ニューロンの信号として“＋１”が入力され、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“−１”が入力され、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれに低レベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“０”が入力されるものとする。
　例えば、保持部ＨＣ、保持部ＨＣｒに、重み係数に相当する電位を保持した後に、回路ＭＰにニューロンの信号として“＋１”を入力する場合、配線Ｘ１Ｌに高レベル電位が入力されるため、ノードｎｄ１、ｎｄ１ｒのそれぞれの電位は容量素子Ｃ２、容量素子Ｃ２ｒによる容量結合によって高くなる。これにより、トランジスタＭ６、トランジスタＭ６ｒのそれぞれのゲートの電位が高くなるため、トランジスタＭ６、トランジスタＭ６ｒはオン状態となる。また、配線Ｘ２Ｌに低レベル電位が入力されるため、ノードｎｄ１ｓ、ノードｎｄ１ｓｒのそれぞれの電位は容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒによる容量結合によって低くなる。これにより、トランジスタＭ７、トランジスタＭ７ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ７、トランジスタＭ７ｒはオフ状態となる。つまり、回路ＭＰにニューロンの信号として“＋１”が入力されることによって、回路ＭＣと配線ＯＬとの間は導通状態になり、回路ＭＣｒと配線ＯＬＢとの間は導通状態になる。
　また、例えば、保持部ＨＣ、保持部ＨＣｒに、重み係数に相当する電位を保持した後に、回路ＭＰにニューロンの信号として“−１”を入力する場合、配線Ｘ１Ｌに低レベル電位が入力されるため、ノードｎｄ１、ノードｎｄ１ｒのそれぞれの電位は容量素子Ｃ２、容量素子Ｃ２ｒによる容量結合によって低くなる。これにより、トランジスタＭ６、トランジスタＭ６ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ６、トランジスタＭ６ｒはオフ状態となる。また、配線Ｘ２Ｌに高レベル電位が入力されるため、ノードｎｄ１ｓ、ノードｎｄ１ｓｒのそれぞれの電位は容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒによる容量結合によって高くなる。これにより、トランジスタＭ７、トランジスタＭ７ｒのそれぞれのゲートの電位が高くなるため、トランジスタＭ７、トランジスタＭ７ｒはオン状態となる。つまり、回路ＭＰにニューロンの信号として“−１”が入力されることによって、回路ＭＣと配線ＯＬＢとの間は導通状態になり、回路ＭＣｒと配線ＯＬとの間は導通状態になる。
　また、例えば、保持部ＨＣ、保持部ＨＣｒに、重み係数に相当する電位を保持した後に、回路ＭＰにニューロンの信号として“０”を入力する場合、配線Ｘ１Ｌに低レベル電位が入力されるため、ノードｎｄ１、ノードｎｄ１ｒのそれぞれの電位は容量素子Ｃ２、容量素子Ｃ２ｒによる容量結合によって低くなる。これにより、トランジスタＭ６、及びトランジスタＭ６ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ６、及びトランジスタＭ６ｒはオフ状態となる。また、配線Ｘ２Ｌに低レベル電位が入力されるため、ノードｎｄ１ｓ、ノードｎｄ１ｓｒのそれぞれの電位は容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒによる容量結合によって低くなる。これにより、トランジスタＭ７、及びトランジスタＭ７ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ７、及びトランジスタＭ７ｒはオフ状態となる。つまり、回路ＭＰにニューロンの信号として“０”が入力されることによって、回路ＭＣ、回路ＭＣｒのそれぞれと、配線ＯＬ、配線ＯＬＢとの間は、非導通状態になる。
　なお、トランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒのオン状態は、一例としては、飽和領域で動作することが好ましい。そのため、トランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒのそれぞれのゲート、ソース、ドレインには、オン状態では飽和領域で動作するように適切にバイアスされているのが好ましい。トランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒのそれぞれのオン状態を飽和領域で動作することによって、ゲート−ソース電位が高くなると、トランジスタのソース−ドレイン間に流れる電流が大きくなる。つまり、配線Ｘ１Ｌ（配線Ｘ２Ｌ）が高レベル電位であるとき、トランジスタＭ６、トランジスタＭ６ｒ（トランジスタＭ７、トランジスタＭ７ｒ）のソース−ドレイン間に流れる電流は、ノードｎｄ１、ノードｎｄ１ｒ（ノードｎｄ１ｓ、ノードｎｄ１ｓｒ）の電位の大きさによって決まる。ただし、本発明の一態様は、これに限定されない。
　また、図２１Ａの回路ＭＰは、状況に応じて、構成を変更することができる。図２１Ａの回路ＭＰの変更した一例を、図２１Ｂに示す。図２１Ｂの回路ＭＰは、図２１ＡのトランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒからバックゲートを除いた構成となっている。そのため、回路ＭＰに含まれているトランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒは、トランジスタの構造に依存せず、設計の段階で決めることができる。
　例えば、図２１ＢのトランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒは、活性層に単結晶シリコン、又は非単結晶シリコンが含まれているＳｉトランジスタとすることができる。また、図２１ＢのトランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒは、活性層に酸化物半導体が含まれているＯＳトランジスタとすることができる。また、トランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒとしては、有機半導体、化合物半導体などを有するトランジスタとしてもよい。
　上述の通り、演算回路１１０に図２１Ａ、図２１Ｂの回路ＭＰを適用することによって、図９Ａの回路ＭＰと同様に、積和と活性化関数の演算を行うことができる。
＜構成例７＞
　構成例１乃至構成例６では、回路ＭＰが保持する重み係数が“＋１”、“−１”、“０”の３値と、配線Ｘ１Ｌ、配線Ｘ２Ｌから入力される電位に応じたニューロンの信号が“＋１”、“−１”、“０”の３値と、の積を計算することができる、回路ＭＰについて説明したが、本構成例では、一例として、重み係数が“＋１”、“−１”、“０”の３値と、ニューロンの信号（演算値）が“＋１”、“０”の２値と、の積を計算することができる回路ＭＰについて説明する。
　図２２Ａに示す回路ＭＰは、図９Ａの回路ＭＰからトランジスタＭ４、Ｍ４ｒを除いた回路である。また、トランジスタＭ４、トランジスタＭ４ｒを除いたため、図２２Ａでは、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに電位を入力するための配線Ｘ２Ｌも除いている。また、配線Ｘ１Ｌに相当する配線は、図２２Ａでは配線ＸＬと記載している。
　図２２Ａの回路ＭＰに設定される重み係数は、保持部ＨＣのノードｎｄ１に高レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に“＋１”とし、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベル電位が保持されている場合に“−１”とし、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に“０”とする。
　また、図２２Ａの回路ＭＰに入力されるニューロンの信号は、配線ＸＬに高レベル電位が印加されている場合に“＋１”とし、配線ＸＬに低レベル電位が印加されている場合に“０”とする。
　なお、図２２Ａの回路ＭＰの動作については、構成例１の動作例の説明を参酌する。
　図２２Ａの回路ＭＰにおいて、上述のとおり、重み係数と入力されるニューロンの信号を定義したとき、それぞれの重み係数の場合において、回路ＭＰにニューロンの信号が入力されたことによって、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢの変化の有無は、以下の表のとおりとなる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
Figure JPOXMLDOC01-appb-T000007
　上表のとおり、図２２Ａの回路ＭＰは、重み係数が“＋１”、“−１”、“０”の３値と、ニューロンの信号が“＋１”、“０”の２値と、の積を計算することができる。なお、重み係数は、３値ではなく、２値でもよいし、３値以上であってもよい。例えば、“＋１”、“０”の２値、または、“＋１”、“−１”の２値、でもよい。または、重み係数は、アナログ値でもよいし、多ビット（多値）のデジタル値でもよい。
　なお、本動作例では、回路ＭＰの回路ＭＣ、回路ＭＣｒのそれぞれが有する保持部ＨＣ、保持部ＨＣｒに保持されている電位を、高レベル電位又は低レベル電位としたが、保持部ＨＣ、及び保持部ＨＣｒにはアナログ値を示す電位を保持してもよい。例えば、重み係数として“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。
図２２Ａの回路ＭＰは、図１６Ａの回路ＭＰと同様に、配線ＩＬと配線ＩＬＢとを一本にまとめ、配線ＷＬを配線Ｗ１Ｌ、Ｗ２Ｌに分けた構成としてもよい。そのような回路構成を図２２Ｂに示す。図２２Ｂの回路ＭＰは、一例として、図６の演算回路１２０に適用することができる。なお、図２２Ｂの回路ＭＰの動作方法については、図１６Ａの回路ＭＰの動作方法の説明の記載を参酌する。
　また、図２２Ａの回路ＭＰは、配線ＸＬを配線Ｘ１Ｌ、配線Ｘ２Ｌに分けた構成としてもよい。そのような回路構成を図２２Ｃに示す。配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれには、高レベル電位又は低レベル電位を与えるものとすると、トランジスタＭ３、Ｍ３ｒのそれぞれのオン状態及びオフ状態の組み合わせは４通りとなる。また、保持部ＨＣ、保持部ＨＣｒのそれぞれのノードｎｄ１、ノードｎｄ１ｒには、高レベル電位又は低レベル電位が保持されるものとすると、ノードｎｄ１、ノードｎｄ１ｒに保持される電位の組み合わせは４通りとなる。
　具体的には、ノードｎｄ１に高レベル電位が保持され、配線Ｘ１Ｌに高レベル電位が印加されているときに、配線ＯＬと配線ＶＬ間が電気的に接続されるため、配線ＯＬに流れる電流量ＩＯＬが変化する。また、ノードｎｄ１ｒに高レベル電位が保持され、配線Ｘ２Ｌに高レベル電位が印加されているときに、配線ＯＬＢと配線ＶＬｒ間が電気的に接続されるため、配線ＯＬＢに流れる電流量ＩＯＬＢが変化する。図２２Ｃの回路ＭＰにおいて、ノードｎｄ１、ｎｄ１ｒに保持される電位の組み合わせと、配線Ｘ１Ｌ、Ｘ２Ｌが与える電位の組み合わせと、によって定められる、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢの変化の有無は、以下の表のとおりとなる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
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　次に、図２２Ａ乃至図２２Ｃの回路ＭＰとは、構成が異なる回路について説明する。
　図２３Ａに示す回路ＭＰは、図２２Ａの回路ＭＰと同様に、重み係数が“＋１”、“−１”、“０”の３値と、ニューロンの信号が“＋１”、“０”の２値と、の積を計算する回路であって、図２１Ａの回路ＭＰにトランジスタＭ１ｓ、トランジスタＭ１ｓｒ、トランジスタＭ７、トランジスタＭ７ｒと、容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒを設けない回路構成となっている。また、容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒを除いたため、図２３Ａでは、容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒのそれぞれの第２端子に電位を入力するための配線Ｘ２Ｌも除いている。また、配線Ｘ１Ｌに相当する配線は、図２３Ａでは配線ＸＬと記載している。
　図２３Ａの動作については、構成例６の記載を参酌する。
　図２２Ａの回路ＭＰと同様に、図２３Ａの回路ＭＰに対して、重み係数と、ニューロンの信号と、を定義することによって、上表のとおり、重み係数が“＋１”、“−１”、“０”の３値と、ニューロンの信号が“＋１”、“０”の２値と、の積を計算することができる。なお、重み係数は、３値ではなく、２値でもよいし、３値以上であってもよい。例えば、“＋１”、“０”の２値、または、“＋１”、“−１”の２値、でもよい。または、重み係数は、アナログ値でもよいし、多ビット（多値）のデジタル値でもよい。例えば、回路ＭＰの回路ＭＣ、回路ＭＣｒが有する保持部ＨＣ、保持部ＨＣｒに保持されている電位を、高レベル電位又は低レベル電位としたが、保持部ＨＣ、保持部ＨＣｒにはアナログ値を示す電位を保持してもよい。例えば、重み係数として“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。
　図２３Ａの回路ＭＰは、図１６Ａの回路ＭＰと同様に、配線ＩＬと配線ＩＬＢとを一本にまとめ、配線ＷＬを配線Ｗ１Ｌ、配線Ｗ２Ｌに分けた構成としてもよい。そのような回路構成を図２３Ｂに示す。図２３Ｂの回路ＭＰは、一例として、図６の演算回路１２０に適用することができる。なお、図２３Ｂの回路ＭＰの動作方法については、図１６Ａの回路ＭＰの動作方法の説明の記載を参酌する。
　また、図２３Ａの回路ＭＰは、図２２Ｃの回路ＭＰと同様に、配線ＸＬを配線Ｘ１Ｌ、配線Ｘ２Ｌに分けた構成としてもよい。そのような回路構成を図２３Ｃに示す。配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれには、高レベル電位又は低レベル電位を与えるものとすると、トランジスタＭ６、トランジスタＭ６ｒのそれぞれのオン状態及びオフ状態の組み合わせは４通りとなる。また、保持部ＨＣ、保持部ＨＣｒのそれぞれのノードｎｄ１、ノードｎｄ１ｒには、高レベル電位又は低レベル電位が保持されるものとすると、ノードｎｄ１、ノードｎｄ１ｒに保持される電位の組み合わせは４通りとなる。なお、例えば、回路ＭＰの回路ＭＣ、回路ＭＣｒが有する保持部ＨＣ、保持部ＨＣｒに保持されている電位を、高レベル電位又は低レベル電位としたが、保持部ＨＣ、保持部ＨＣｒにはアナログ値を示す電位を保持してもよい。例えば、重み係数として“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。
　図２３Ｃの回路ＭＰにおいて、配線ＯＬ、配線ＯＬＢに流れる電流の変化は、図２２Ｃの回路ＭＰと同様に考えることができる。そのため、図２３Ｃの回路ＭＰにおいて、ノードｎｄ１、ノードｎｄ１ｒに保持される電位の組み合わせと、配線Ｘ１Ｌ、Ｘ２Ｌが与える電位の組み合わせと、によって定められる、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢの変化の有無は、図２２Ｃの回路ＭＰで説明した上表のとおりとなる。
＜構成例８＞
　図２４Ａに示す回路ＭＰは、図５Ｆの回路ＭＰに適用できる回路の一例である。
　図２４Ａの回路ＭＰは、回路ＭＣと、回路ＭＣｒと、トランジスタＭＺと、を有する。
　なお、図２４Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付している。
　また、回路ＭＣは、保持部ＨＣと、トランジスタＭ８と、を有し、回路ＭＣｒは、保持部ＨＣｒと、トランジスタＭ８ｒと、を有する。
　図２４Ａの回路ＭＰの回路ＭＣに含まれている保持部ＨＣは、一例として、図９Ａ乃至図９Ｃ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂなどの回路ＭＰの回路ＭＣに含まれている保持部ＨＣと、同様の構成にすることができる。
　トランジスタＭ８の第１端子は、トランジスタＭＺの第１端子に電気的に接続され、トランジスタＭ８のゲートは、トランジスタＭ１の第２端子と、容量素子Ｃ１の第１端子と、に電気的に接続され、トランジスタＭ８の第２端子は、配線ＯＬに電気的に接続されている。容量素子Ｃ１の第２端子は、配線ＣＶＬに電気的に接続されている。トランジスタＭ１の第１端子は、配線ＩＬに電気的に接続されている。
　また、トランジスタＭ８ｒの第１端子は、トランジスタＭＺの第１端子に電気的に接続され、トランジスタＭ８ｒのゲートは、トランジスタＭ１ｒの第２端子と、容量素子Ｃ１ｒの第１端子と、に電気的に接続され、トランジスタＭ８ｒの第２端子は、配線ＯＬＢに電気的に接続されている。容量素子Ｃ１ｒの第２端子は、配線ＣＶＬに電気的に接続されている。トランジスタＭ１の第１端子は、配線ＩＬＢに電気的に接続されている。
　配線ＣＶＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
　図２４Ａの回路ＭＰに含まれている保持部ＨＣ、保持部ＨＣｒは、図９Ａなどに示している回路ＭＰに含まれている保持部ＨＣ、保持部ＨＣｒと同様に、重み係数に応じた電位を保持することができる。具体的には、例えば、配線ＷＬに所定の電位を与えて、トランジスタＭ１、及びトランジスタＭ１ｒをオン状態にして、配線ＩＬから容量素子Ｃ１の第１端子に電位を供給し、配線ＩＬＢから容量素子Ｃ１ｒの第１端子に電位を供給すればよい。その後、配線ＷＬに所定の電位を与えて、トランジスタＭ１、及びトランジスタＭ１ｒをオフ状態にすればよい。
　ここで、例えば、図２４Ａの回路ＭＰに設定される重み係数は、保持部ＨＣのノードｎｄ１に高レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に“＋１”とし、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベル電位が保持されている場合に“−１”とし、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に“０”とする。
　保持部ＨＣ、及び保持部ＨＣｒのそれぞれに重み係数に応じた電位が保持されることによって、トランジスタＭ８及びトランジスタＭ８ｒのそれぞれのゲートの電位が定まる。ここで、配線ＸＬに、例えば、ニューロンの信号の値に応じた電位を与えることによって、回路ＭＰから配線ＩＬ、及び／又は配線ＩＬＢに流れる電流が定まる。例えば、配線ＸＬに“１”の第２データとして高レベル電位が与えられたとき、配線ＶＬが与える定電圧がトランジスタＭ８の第１端子と、トランジスタＭ８ｒの第１端子と、に与えられる。このとき、トランジスタＭ８のゲートの電位が高レベル電位であるとき、トランジスタＭ８の第１端子と第２端子との間に電流が流れ、トランジスタＭ８のゲートの電位が低レベル電位であるとき、トランジスタＭ８の第１端子と第２端子との間に電流が流れない。同様に、トランジスタＭ８ｒのゲートの電位が高レベル電位であるとき、トランジスタＭ８ｒの第１端子と第２端子との間に電流が流れ、トランジスタＭ８ｒのゲートの電位が低レベル電位であるとき、トランジスタＭ８ｒの第１端子と第２端子との間に電流が流れない。また、例えば、配線ＸＬに“０”の第２データとして低レベル電位が与えられたとき、トランジスタＭ８の第１端子と、トランジスタＭ８ｒの第１端子と、には、配線ＶＬが与える定電圧が与えられないため、それぞれのトランジスタの第１端子−第２端子間に電流は流れない。
　つまり、上記をまとめると、重み係数とニューロンの信号の値との積が“＋１”であるとき、回路ＭＣから配線ＯＬに所定の電流が流れ、回路ＭＣｒから配線ＯＬＢに所定の電流が流れない。また、重み係数とニューロンの信号の値との積が“−１”であるとき、回路ＭＣｒから配線ＯＬＢに所定の電流が流れ、回路ＭＣから配線ＯＬに所定の電流が流れない。また、重み係数とニューロンの信号の値との積が“０”であるとき、回路ＭＣから配線ＯＬに電流が流れず、回路ＭＣｒから配線ＯＬＢに所定の電流が流れない。
　以上より、図２４Ａの回路ＭＰは、構成例７で説明した回路ＭＰと同様に、重み係数が“＋１”、“−１”、“０”の３値と、ニューロンの信号（演算値）が“＋１”、“０”の２値と、の積を計算することができる。また、図２４Ａの回路ＭＰは、構成例７で説明した回路ＭＰと同様に、重み係数をアナログ値、多ビット（多値）のデジタル値などとしてもよい。
　また、本発明の一態様の半導体装置である演算回路に適用できる、図２４Ａの回路ＭＰは、状況に応じて適宜変更してもよい。
　例えば、図７の演算回路１３０に図２４Ａの回路ＭＰを適用する場合、図２４Ａの回路ＭＰを図２４Ｂに示す回路ＭＰに構成を変更すればよい。図２４Ｂの回路ＭＰは、図２４Ａの回路ＭＰにおいて、配線ＯＬと配線ＩＬとを配線ＩＯＬとして一本の配線としてまとめ、かつ配線ＯＬＢと配線ＩＬＢとを配線ＩＯＬＢとして一本の配線としてまとめた構成となっている。なお、図２４Ｂに示す配線ＸＬは、図７に示す配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］のいずれか一に相当し、図２４Ｂに示す配線ＷＬは、図７に示す配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］のいずれか一に相当する。
　また、図５Ａの回路ＭＰに適用できる回路は、図２４Ａの回路ＭＰに限定されない。
　例えば、構成例４で説明した図１８Ａの回路ＭＰを、図５Ａの回路ＭＰに適用できる回路に変形することができる。図２５Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であって、図１８Ａと同様に負荷回路ＬＣを含む保持部ＨＣと、負荷回路ＬＣｒを含む保持部ＨＣｒと、を有する。なお、図２５Ａの動作については、図２４Ａの回路ＭＰ、図１８Ａの回路ＭＰなどの動作例の説明を参酌する。
　なお、例えば、図７の演算回路１３０に図２５Ａの回路ＭＰを適用する場合、図２５Ａの回路ＭＰを図２５Ｂに示す回路ＭＰに構成を変更すればよい。図２５Ｂの回路ＭＰは、図２５Ａの回路ＭＰにおいて、配線ＯＬと配線ＩＬとを配線ＩＯＬとして一本の配線としてまとめ、配線ＯＬＢと配線ＩＬＢとを配線ＩＯＬＢとして一本の配線としてまとめ、さらにトランジスタＭ１、及びトランジスタＭ１ｒを設けていない構成となっている。なお、図２５Ｂに示す配線ＸＬは、図７に示す配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］のいずれか一に相当し、図２５Ｂに示す配線ＷＬは、図７に示す配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］のいずれか一に相当する。
　また、例えば、構成例５で説明した図２０Ａの回路ＭＰを、図５Ａの回路ＭＰに適用できる回路に変形することができる。図２６Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であって、図２０Ａと同様にインバータ回路ＩＮＶ１及びインバータ回路ＩＮＶ２を含む保持部ＨＣと、インバータ回路ＩＮＶ１ｒ及びインバータ回路ＩＮＶ２ｒを含む保持部ＨＣｒと、を有する。なお、図２６Ａの回路ＭＰは、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒを設けていない。なお、図２６Ａの動作については、図２４Ａの回路ＭＰ、図２０Ａの回路ＭＰなどの動作例の説明を参酌する。
　また、例えば、構成例５で説明した図２０Ｂの回路ＭＰを、図５Ａの回路ＭＰに適用できる回路に変形することができる。図２６Ｂに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であって、図２０Ｂと同様にインバータ回路ＩＮＶ１及びインバータ回路ＩＮＶ２を含む保持部ＨＣを有する。なお、図２６Ｂの回路ＭＰは、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒを設けていない。なお、図２６Ｂの動作については、図２４Ａの回路ＭＰ、図２０Ｂの回路ＭＰなどの動作例の説明を参酌する。
　また、例えば、構成例７で説明した図２２Ａの回路ＭＰを、図５Ａの回路ＭＰに適用できる回路に変形することができる。図２７Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であって、図２２Ａの回路ＭＰの変形例である。なお、図２２Ａの回路ＭＰは、容量素子Ｃ１の第２端子が配線ＶＬに電気的に接続されている点、容量素子Ｃ１ｒの第２端子が配線ＶＬに電気的に接続されている点、トランジスタＭ２の第１端子とトランジスタＭ２の第１端子とはトランジスタＭＺの第１端子に電気的に接続されている点、トランジスタＭ３及びトランジスタＭ３ｒを設けていない点、などで図２２Ａの回路ＭＰと異なる。なお、図２７Ａの動作については、図２４Ａの回路ＭＰ、図２２Ａの回路ＭＰなどの動作例の説明を参酌する。
なお、例えば、図６の演算回路１２０に図２７Ａの回路ＭＰを適用する場合、図２７Ａの回路ＭＰを図２７Ｂに示す回路ＭＰに構成を変更すればよい。図２７Ｂの回路ＭＰは、図２７Ａの回路ＭＰにおいて、配線ＩＬと配線ＩＬＢとを配線ＩＬとして一本の配線としてまとめた構成となっている。なお、図２７Ｂに示す配線ＸＬは、図６に示す配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］のいずれか一に相当し、図２７Ｂに示す配線ＷＬは、図６に示す配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］のいずれか一に相当する。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態３）
　本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジスタの構成例について説明する。
＜半導体装置の構成例＞
　図２８に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子６００と、を有している。図３０Ａはトランジスタ５００のチャネル長方向の断面図であり、図３０Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図３０Ｃはトランジスタ３００のチャネル幅方向の断面図である。
　トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳトランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置、特に演算回路１１０に含まれている回路ＭＰのトランジスタＭ１、トランジスタＭ３、トランジスタＭ４などに用いることにより、長期にわたり書き込んだデータを保持することが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動作を必要としないため、半導体装置の消費電力を低減することができる。
　トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトランジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００は、回路ＭＰにおける容量素子Ｃ１、容量素子Ｃ１ｒなどとすることができる。
　トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例えば、上記実施の形態におけるトランジスタに適用することができる。
　トランジスタ３００は、図３０Ｃに示すように、半導体領域３１３の上面及びチャネル幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トランジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりトランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる。
　なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい。
　半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はドレイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用いた構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３００をＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉｓｔｏｒ）としてもよい。
　低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の導電性を付与する元素を含む。
　ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
　なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択することで、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チタンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いることが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
　なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳトランジスタのみの単極性回路とする場合、図２９に示すとおり、トランジスタ３００の構成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、トランジスタ５００の詳細については後述する。
　トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６が順に積層して設けられている。
　絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
　なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組成として、酸素よりも窒素の含有量が多い材料を示す。
　絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化されていてもよい。
　また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジスタ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。
　水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することができる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａｔｏｍｓ／ｃｍ２以下であればよい。
　なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込まれている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラグとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び導電体の一部がプラグとして機能する場合もある。
　各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２８において、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。また、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されている。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用いるとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線としての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができる。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性を有する絶縁体３５０と接する構造であることが好ましい。
　絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図２８において、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。また、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されている。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図２８において、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。また、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されている。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図２８において、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。また、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されている。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有する絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有する導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、トランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にしてもよい。
　絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい。
　例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジスタ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４と同様の材料を用いることができる。
　水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とする。
　また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込まれている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トランジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
　絶縁体５１６の上方には、トランジスタ５００が設けられている。
図３０Ａ、及び図３０Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、を有する。
　また、図３０Ａ、及び図３０Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されることが好ましい。また、図３０Ａ、及び図３０Ｂに示すように、導電体５６０は、絶縁体５５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように設けられた導電体５６０ｂと、を有することが好ましい。また、図３０Ａ、及び図３０Ｂに示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配置されることが好ましい。
　なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめて酸化物５３０という場合がある。
　なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示しているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であってもよい。また、図２８、図３０Ａに示すトランジスタ５００は一例であり、その構造に限定されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
　ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のように、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トランジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けることなく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができる。これにより、半導体装置の微細化、高集積化を図ることができる。
　さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速度を向上させ、高い周波数特性を有せしめることができる。
　導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合がある。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御することができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したがって、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
　導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これにより、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、ｓｕｒｒｏｕｎｄｅｄ　ｃｈａｎｎｅｌ（Ｓ−ｃｈａｎｎｅｌ）構造とよぶ。
　また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
　ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記酸素のいずれか一又は、すべての拡散を抑制する機能とする。
　例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３ｂが酸化して導電率が低下することを抑制することができる。
　また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層としてもよい。
　絶縁体５２０、絶縁体５２２、絶縁体５２４、及び絶縁体５５０は、第２のゲート絶縁膜としての機能を有する。
　ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信頼性を向上させることができる。
　過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈｅｒｍａｌ　Ｄｅｓｏｒｐｔｉｏｎ　Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００℃以上４００℃以下の範囲が好ましい。
　また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイクロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去される場合がある。また、水素の一部は、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）に拡散または捕獲（ゲッタリングともいう）される場合がある。
　また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入することができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
　また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。これにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガスを１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続して窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
　なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応することで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制することができる。
　また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）ことが好ましい。
　絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
　絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ−ｋ材料を含む絶縁体を単層又は積層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能する絶縁体にｈｉｇｈ−ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。
　特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
　又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ−ｋ材料の絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定かつ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
　なお、図３０Ａ、及び図３０Ｂのトランジスタ５００では、３層の積層構造からなる第２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されているが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよい。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造でもよい。
　トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ−Ｍ−Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウムなどから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３０として適用できるＩｎ−Ｍ−Ｚｎ酸化物は、実施の形態４で説明するＣＡＡＣ−ＯＳ、ＣＡＣ−ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物を用いてもよい。
　また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好ましい。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
　特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりやすい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性または実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填すること（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ドナー濃度」と言い換えることができる場合がある。
　よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャリア濃度は、１×１０１８ｃｍ−３以下であることが好ましく、１×１０１７ｃｍ−３未満であることがより好ましく、１×１０１６ｃｍ−３未満であることがさらに好ましく、１×１０１３ｃｍ−３未満であることがさらに好ましく、１×１０１２ｃｍ−３未満であることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値については、特に限定は無いが、例えば、１×１０−９ｃｍ−３とすることができる。
　また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、および導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えることができる。
　また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間の界面とその界面付近、および、導電体５４２ｂと酸化物５３０ｂとの間の界面とその界面付近に絶縁性を有する領域が形成される場合がある。当該領域は、導電体５４２よりも酸素を多く含むため、当該領域は導電体５４２ａ及び導電体５４２ｂよりも電気抵抗が高いと推定される。このとき、導電体５４２と、当該領域と、酸化物５３０ｂとの３層構造は、金属−絶縁体−半導体からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造と呼ぶ場合がある。
　なお、上記の絶縁性をを有する領域は、導電体５４２と酸化物５３０ｂとの間に形成されることに限られず、例えば、絶縁性を有する領域が、導電体５４２と酸化物５３０ｃとの間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と酸化物５３０ｃとの間に形成される場合がある。
　また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このように、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低減することができる。
　酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａよりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃよりも上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができる。
　なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有することが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物を、用いることができる。
　また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいことが好ましい。
　ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形成される混合層の欠陥準位密度を低くするとよい。
　具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形成することができる。例えば、酸化物５３０ｂがＩｎ−Ｇａ−Ｚｎ酸化物の場合、酸化物５３０ａ及び酸化物５３０ｃとして、Ｉｎ−Ｇａ−Ｚｎ酸化物、Ｇａ−Ｚｎ酸化物、酸化ガリウムなどを用いるとよい。
　このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そのため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高いオン電流を得られる。
　酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、アルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料であるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対するバリア性があるため好ましい。
　また、図３０では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層するとよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上にアルミニウム膜を積層する二層構造、銅−マグネシウム−アルミニウム合金膜上に銅膜を積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積層する二層構造としてもよい。
　また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透明導電材料を用いてもよい。
　また、図３０Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）との界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成される場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
　酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（領城５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域となる。
　絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
　絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用いることができる。
　特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することができる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制することができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述した絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を用いて形成することが好ましい。
　具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
　加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂのチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
　また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制する金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。また、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物としては、絶縁体５４４に用いることができる材料を用いればよい。
　なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流などの問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ−ｋ材料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トランジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い積層構造とすることができる。
　第１のゲート電極として機能する導電体５６０は、図３０Ａ、及び図３０Ｂでは２層構造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
　導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電体にすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造としてもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
　絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリコン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することができるため好ましい。
　絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
　絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成される。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟まれた領域に、埋め込まれるように形成される。
　半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大きくすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することができる。
　絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
　例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であっても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア膜としての機能も有することができる。
　また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好ましい。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が低減されていることが好ましい。
　また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、後述する導電体５４６、及び導電体５４８と同様の構成である。
　絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
　特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５００に対する保護膜として用いることに適している。
　また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
　また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び導電体５４８等が埋め込まれている。
　導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトランジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
　なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、および水素が侵入するのを防止することができる。または、複数のトランジスタ５００をまとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、トランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバリア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるため、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば、絶縁体５２２と同様の材料を用いればよい。
　続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
　また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電体６１０は、同時に形成することができる。
　導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用することもできる。
　図２８では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高い導電体を形成してもよい。
　絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウム）等を用いればよい。
　導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
　本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置において、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図ることができる。
＜トランジスタの構造例＞
　なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られるものではない。以下、トランジスタ５００に用いることができる構造例について説明する。なお、下記に説明するトランジスタは、上記に説明したトランジスタの変形例であるため、下記の説明では、異なる点を主に説明し、同一の点については省略することがある。
＜＜トランジスタの構造例１＞＞
　図３１Ａ乃至図３１Ｃを用いてトランジスタ５００Ａの構造例を説明する。図３１Ａはトランジスタ５００Ａの上面図である。図３１Ｂは、図３１Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３１Ｃは、図３１Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３１Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　図３１Ａ乃至図３１Ｃに示すトランジスタ５００Ａは、図３０Ａに示したトランジスタ５００に、層間膜として機能する絶縁体５１１と、配線として機能する導電体５０５と、を加えた構成となっている。
　また、図３１Ａ乃至図３１Ｃに示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して配置される。また、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０は、導電体５４２ａ、及び導電体５４２ｂとの間に配置される。
　絶縁体５１１としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（ＢＳＴ）などの絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
　例えば、絶縁体５１１は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、水などの不純物が絶縁体５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。
　例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　導電体５０５は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０５の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０５は、単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、導電体５０５を２層以上の多層膜構造としてもよい。なお、導電体５０５は、タングステン、銅、又はアルミニウムを主成分とする導電性が高い導電性材料を用いることが好ましい。
　絶縁体５１４、及び絶縁体５１６は、絶縁体５１１又は絶縁体５１２と同様に、層間膜として機能する。例えば、絶縁体５１４は、水又は水素などの不純物が、基板側からトランジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５００Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
　また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不純物の混入を抑制する層として機能する。
　また、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介して設けられることが好ましい。絶縁体５４４がバリア性を有する場合、絶縁体５８０からの不純物が酸化物５３０へと拡散することを抑制することができる。
　また、導電体５４２ａ、及び導電体５４２ｂ上に、バリア層を設けてもよい。バリア層は、酸素、又は水素に対してバリア性を有する物質を用いることが好ましい。当該構成により、絶縁体５４４を成膜する際に、導電体５４２ａ、及び導電体５４２ｂが酸化することを抑制することができる。
　バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用いることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
　バリア層を有することで、導電体５４２ａ、及び導電体５４２ｂの材料選択の幅を広げることができる。例えば、導電体５４２ａ、及び導電体５４２ｂに、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
　絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０に設けられた開口部内に、酸化物５３０ｃ、及び絶縁体５４４を介して設けられることが好ましい。
　また、導電体５４０ａ、及び導電体５４０ｂの材料としては、導電体５０３と同様に、金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を用いることが好ましい。又は、アルミニウムや銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低くすることができる。
　例えば、導電体５４０ａ、及び導電体５４０ｂとしては、例えば、水素、及び酸素に対してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を抑制することができる。
　上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、オフ電流が小さい酸化物半導体を有するトランジスタを有する半導体装置を提供することができる。又は、電気特性の変動を抑制し、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することができる。
＜＜トランジスタの構造例２＞＞
　図３２Ａ乃至図３２Ｃを用いてトランジスタ５００Ｂの構造例を説明する。図３２Ａはトランジスタ５００Ｂの上面図である。図３２Ｂは、図３２Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３２Ｃは、図３２Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３２Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
　トランジスタ５００Ｂは、導電体５４２ａ（導電体５４２ｂ）と、酸化物５３０ｃと、絶縁体５５０と、導電体５６０と、が重畳する領域を有する。当該構造とすることで、オン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを提供することができる。
　第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、及び導電体５６０ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０３ａと同様に、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。
　導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０ｂの酸化が抑制され、導電率が低下することを防止することができる。
　また、導電体５６０の上面及び側面と、絶縁体５５０の側面と、酸化物５３０ｃの側面と、を覆うように、絶縁体５４４を設けることが好ましい。
　絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶縁体５４４を有することで、絶縁体５８０が有する水、及び水素などの不純物がトランジスタ５００Ｂへ拡散することを抑制することができる。
　また、トランジスタ５００Ｂのコンタクトプラグは、トランジスタ５００Ａのコンタクトプラグの構成と異なっている。トランジスタ５００Ｂでは、コンタクトプラグとして機能する導電体５４６ａ（導電体５４６ｂ）と、絶縁体５８０との間に、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）が配置されている。絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化することを抑制することができる。
　また、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、プラグや配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６ａ（導電体５４６ｂ）に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用いることで、低消費電力の半導体装置を提供することができる。具体的には、タングステンや、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
＜＜トランジスタの構造例３＞＞
　図３３Ａ乃至図３３Ｃを用いてトランジスタ５００Ｃの構造例を説明する。図３３Ａはトランジスタ５００Ｃの上面図である。図３３Ｂは、図３３Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３３Ｃは、図３３Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３３Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｃはトランジスタ５００Ａの変形例である。よって、説明の繰り返しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
　図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、導電体５４２ａと酸化物５３０ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ（導電体５４７ｂ）の上面及び導電体５６０側の側面を越えて延在し、酸化物５３０ｂの上面に接する領域を有する。ここで、導電体５４７ａ、及び導電体５４７ｂは、導電体５４２ａ、及び導電体５４２ｂに用いることができる導電体を用いればよい。さらに、導電体５４７ａ、及び導電体５４７ｂの膜厚は、少なくとも導電体５４２ａ、及び導電体５４２ｂより厚いことが好ましい。
　図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、上記のような構成を有することにより、トランジスタ５００Ａよりも、導電体５４２ａ、及び導電体５４２ｂを導電体５６０に近づけることができる。又は、導電体５４２ａの端部及び導電体５４２ｂの端部と、導電体５６０を重ねることができる。これにより、トランジスタ５００Ｃの実質的なチャネル長を短くし、オン電流の向上と、周波数特性の向上と、を図ることができる。
　また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重畳して設けられることが好ましい。このような構成にすることで、導電体５４０ａ（導電体５４０ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐことができる。
　また、図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、絶縁体５４４の上に接して絶縁体５４５を配置する構成としている。絶縁体５４４としては、水又は水素などの不純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５００Ｃに混入するのを抑制するバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコン又は窒化酸化シリコンなどの、窒化物絶縁体を用いてもよい。
　また、図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、図３１Ａ乃至図３１Ｃに示すトランジスタ５００Ａと異なり、導電体５０３を単層構造としている。この場合、パターン形成された導電体５０３の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の上部を、導電体５０３の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここで、導電体５０３の上面の平坦性を良好にすることが好ましい。例えば、導電体５０３上面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．３ｎｍ以下にすればよい。これにより、導電体５０３の上に形成される、絶縁層の平坦性を良好にし、酸化物５３０ｂ及び酸化物５３０ｃの結晶性の向上を図ることができる。
＜＜トランジスタの構造例４＞＞
　図３４Ａ乃至図３４Ｃを用いてトランジスタ５００Ｄの構造例を説明する。図３４Ａはトランジスタ５００Ｄの上面図である。図３４Ｂは、図３４Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３４Ｃは、図３４Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３４Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図３４Ａ乃至図３４Ｃに示すトランジスタ５００Ｄは、トランジスタ５００、トランジスタ５００Ａ乃至トランジスタ５００Ｃと異なり、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
　また、トランジスタ５００Ｄは、図３３Ａ乃至図３３Ｃに示したトランジスタ５００Ｃと同様に、導電体５０５を設けずに、第２のゲートとしての機能を有する導電体５０３を配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する。
　金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる。
　なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用いることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄｅ　Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
　また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。したがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化物５５２は、比誘電率が高いｈｉｇｈ−ｋ材料である金属酸化物を用いることが好ましい。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすることができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（ＥＯＴ）の薄膜化が可能となる。
　トランジスタ５００Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁膜の一部として機能する金属酸化物とを積層して設けてもよい。
　金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０からの電界の影響を弱めることなく、トランジスタ５００Ｄのオン電流の向上を図ることができる。又は、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体５５０、及び金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３０との間の物理的な距離、及び導電体５６０から酸化物５３０へかかる電界強度を、容易に適宜調整することができる。
　具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導体を低抵抗化することで、金属酸化物５５２として用いることができる。又は、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる。
　特に、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁層である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　絶縁体５７０は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いることが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化するのを抑制することができる。また、絶縁体５７０よりも上方からの水又は水素などの不純物が、導電体５６０、及び絶縁体５５０を介して、酸化物５３０に混入することを抑制することができる。
　絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とすることができる。
　なお、絶縁体５７１に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、絶縁体５７０は設けなくともよい。
　絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの一部を選択的に除去することで、これらの側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
　また、トランジスタ５００Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。
　領域５３１ａ及び領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて、露出した酸化物５３０ｂ表面にリン又はボロンなどの不純物元素を導入することで実現できる。なお、本実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
　また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理することにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａ及び領域５３１ｂを形成することもできる。
　不純物元素が導入された酸化物５３０ｂの一部の領域は、電気抵抗率が低下する。このため、領域５３１ａ及び領域５３１ｂを「不純物領域」又は「低抵抗領域」という場合がある。
　絶縁体５７１及び／又は導電体５６０をマスクとして用いることで、領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領域５３１ａ及び／又は領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減することができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａ又は領域５３１ｂ）の間にオフセット領域が形成されない。領域５３１ａ及び領域５３１ｂを自己整合（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減、動作周波数の向上などを実現できる。
　なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオフセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとすることができる。
　また、トランジスタ５００Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶縁体５５０、及び酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過剰酸素領域を容易に形成できるため好ましい。また、酸化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有することが好ましい。
　また、トランジスタ５００Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５４４を有する。絶縁体５４４は、スパッタリング法を用いて成膜することが好ましい。スパッタリング法を用いることにより、水又は水素などの不純物の少ない絶縁体を成膜することができる。例えば、絶縁体５４４として、酸化アルミニウムを用いるとよい。
　なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合がある。従って、絶縁体５４４が酸化物５３０及び絶縁体５７５から水素及び水を吸収することで、酸化物５３０及び絶縁体５７５の水素濃度を低減することができる。
＜＜トランジスタの構造例５＞＞
　図３５Ａ乃至図３５Ｃを用いてトランジスタ５００Ｅの構造例を説明する。図３５Ａはトランジスタ５００Ｅの上面図である。図３５Ｂは、図３５Ａに一点鎖線Ｌ１−Ｌ２で示す部位の断面図である。図３５Ｃは、図３５Ａに一点鎖線Ｗ１−Ｗ２で示す部位の断面図である。なお、図３５Ａの上面図では、図の明瞭化のために一部の要素を省いて図示している。
　トランジスタ５００Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを防ぐため、主に上記トランジスタと異なる点について説明する。
　図３５Ａ乃至図３５Ｃでは、トランジスタ５００Ｄと同様に、導電体５４２ａ、及び導電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５４４の間に、絶縁体５７３を有する。
　図３５Ａ乃至図３５Ｃに示す、領域５３１ａ、及び領域５３１ｂは、酸化物５３０ｂに下記の元素が添加された領域である。領域５３１ａ、及び領域５３１ｂは、例えば、ダミーゲートを用いることで形成することができる。
　具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとして用い、酸化物５３０ｂの一部の領域を低抵抗化する元素を添加するとよい。つまり、酸化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１ａ及び領域５３１ｂが形成される。なお、当該元素の添加方法としては、イオン化された原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せずに添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法などを用いることができる。
　なお、酸化物５３０ｂの一部の領域を低抵抗化する元素としては、代表的には、ホウ素、又はリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて測定すればよい。
　特に、アモルファスシリコン、低温ポリシリコンなどが半導体層に含まれるＳｉトランジスタの製造ラインの装置において、ホウ素、及びリンを添加することができるため、当該製造ラインの装置を用いることにより酸化物５３０ｂの一部を低抵抗化することができる。つまり、Ｓｉトランジスタの製造ラインの一部を、トランジスタ５００Ｅの作製工程に用いることができる。
　続いて、酸化物５３０ｂ、及びダミーゲート上に、絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、及び絶縁体５４４となる絶縁膜を積層して設けることで、領域５３１ａ又は領域５３１ｂと、酸化物５３０ｃと、絶縁体５５０と、が重畳する領域を設けることができる。
　具体的には、絶縁体５４４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲートを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁体５４４、及び絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けられた領域５３１ａ、及び領域５３１ｂのそれぞれの一部が露出する。次に、当該開口部に酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜の一部を除去することで、図３５に示すトランジスタを形成することができる。
　なお、絶縁体５７３、及び絶縁体５４４は必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよい。
　図３５Ａ乃至図３５Ｃに示すトランジスタには、導電体５４２ａ、及び導電体５４２ｂが設けられていないため、コストの低減を図ることができる。
＜＜トランジスタの構造例６＞＞
　また、図３０Ａ、及び図３０Ｂでは、ゲートとして機能する導電体５６０が、絶縁体５８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構造例を、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂに示す。
　図３６Ａはトランジスタの上面図であり、図３６Ｂはトランジスタの斜視図である。また、図３６ＡにおけるＬ１−Ｌ２の断面図を図３７Ａに示し、Ｗ１−Ｗ２の断面図を図３７Ｂに示す。
　図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂに示すトランジスタは、バックゲートとしての機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートとしての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
＜容量素子の構造例＞
　図３８Ａ乃至図３８Ｃでは、図２８に示す半導体装置に適用できる容量素子６００の一例として容量素子６００Ａについて示している。図３８Ａは容量素子６００Ａの上面図であり、図３８Ｂは容量素子６００Ａの一点鎖線Ｌ３−Ｌ４における断面を示した斜視図であり、図３８Ｃは容量素子６００Ａの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の電極に挟まれる誘電体として機能する。
　容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するためのプラグ、又は配線として機能する。また図３８Ａ乃至図３８Ｃでは、導電体５４６と、導電体５４８と、をまとめて導電体５４０と記載している。
　また、図３８Ａ乃至図３８Ｃでは、図を明瞭に示すために、導電体５４６及び導電体５４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶縁体６５０と、を省略している。
　なお、図２８、図２９、図３８Ａ乃至図３８Ｃに示す容量素子６００はプレーナ型であるが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図３９Ａ乃至図３９Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
　図３９Ａは容量素子６００Ｂの上面図であり、図３９Ｂは容量素子６００Ｂの一点鎖線Ｌ３−Ｌ４における断面図であり、図３９Ｃは容量素子６００Ｂの一点鎖線Ｗ３−Ｌ４における断面を示した斜視図である。
　図３９Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８６上の絶縁体６３１と、開口部を有する絶縁体６５１と、２対の電極の一方として機能する導電体６１０と、２対の電極の他方として機能する導電体６２０と、を有する。
　また、図３９Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁体６５１と、を省略している。
　絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を用いることができる。
　絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
　また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳している。
　導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６２１は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
　なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ　Ｍｅｃｈａｎｉｃａｌ　Ｐｏｌｉｓｈｉｎｇ）法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜された導電体６１０を除去すればよい。
　絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、絶縁体６３０は、容量素子において、２対の電極に挟まれる誘電体として機能する。
　導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されている。
　絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
　図３９に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した容量素子Ｃ１、容量素子Ｃ１ｒなどとして、容量素子６００Ｂを適用することによって、長時間、容量素子の端子間の電圧を維持することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態４）
　本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができる金属酸化物であるＣＡＣ−ＯＳ（Ｃｌｏｕｄ−Ａｌｉｇｎｅｄ　Ｃｏｍｐｏｓｉｔｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　Ａｌｉｇｎｅｄ　Ｃｒｙｓｔａｌｌｉｎｅ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構成について説明する。なお、本明細書等において、ＣＡＣは機能、または材料の構成の一例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
　ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅとは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。なお、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさせる機能）をＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅに付与することができる。ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、導電性領域、及び絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
　また、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅをトランジスタのチャネル形成領域に用いる場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び高い電界効果移動度を得ることができる。
　すなわち、ＣＡＣ−ＯＳ又はＣＡＣ−ｍｅｔａｌ　ｏｘｉｄｅは、マトリックス複合材（ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ　ｍａｔｒｉｘ　ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
　酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分けられる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ−ＯＳ（ｃ−ａｘｉｓ　ａｌｉｇｎｅｄ　ｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ−ｌｉｋｅ　ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ　ｏｘｉｄｅ　ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体などがある。
　ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列の向きが変化している箇所を指す。
　ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。なお、ＣＡＡＣ−ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ−ＯＳが、ａ−ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
　また、ＣＡＡＣ−ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
　ＣＡＡＣ−ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ−ＯＳは、明確な結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって低下する場合があるため、ＣＡＡＣ−ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化物半導体ともいえる。従って、ＣＡＡＣ−ＯＳを有する酸化物半導体は、物理的性質が安定する。そのため、ＣＡＡＣ−ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。また、ＣＡＡＣ−ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対しても安定である。したがって、ＯＳトランジスタにＣＡＡＣ−ＯＳを用いると製造工程の自由度を広げることが可能となる。
　ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、ａ−ｌｉｋｅ　ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
　ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する酸化物半導体である。ａ−ｌｉｋｅ　ＯＳは、鬆又は低密度領域を有する。即ち、ａ−ｌｉｋｅ　ＯＳは、ｎｃ−ＯＳ及びＣＡＡＣ−ＯＳと比べて、結晶性が低い。
　酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ−ｌｉｋｅ　ＯＳ、ｎｃ−ＯＳ、ＣＡＡＣ−ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
　続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
　上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタを実現することができる。また、信頼性の高いトランジスタを実現することができる。
　また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０−９／ｃｍ３以上とすればよい。
　また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低いため、トラップ準位密度も低くなる場合がある。
　また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定となる場合がある。
　従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
　ここで、酸化物半導体中における各不純物の影響について説明する。
　酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ　Ｉｏｎ　Ｍａｓｓ　Ｓｐｅｃｔｒｏｍｅｔｒｙ）により得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ましい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔｏｍｓ／ｃｍ３以下にする。
　また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体において、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さらに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
　また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるため、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
　不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いることで、安定した電気特性を付与することができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態５）
　本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
　初めに、半導体装置などが形成された半導体ウェハの例を、図４０Ａを用いて説明する。
　図４０Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である。
　半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化してもよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図ることができる。
　次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスクライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ラインと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスクライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
　ダイシング工程を行うことにより、図４０Ｂに示すようなチップ４８００ａを、半導体ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
　なお、本発明の一態様の素子基板の形状は、図４０Ａに図示した半導体ウェハ４８００の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することができる。
＜電子部品＞
　次に、チップ４８００ａが組み込まれた電子部品の例を、図４０Ｃ、図４０Ｄを用いて説明を行う。
　図４０Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７０４）の斜視図を示す。図４０Ｃに示す電子部品４７００は、リード４７０１と、上述したチップ４８００ａと、を有し、ＩＣチップ等として機能する。特に、本明細書などにおいて、上記実施の形態で説明した演算回路１１０など半導体装置を含む電子部品４７００をブレインモーフィックプロセッサ（ＢＭＰ）と呼称する。
　電子部品４７００は、例えば、リードフレームのリード４７０１とチップ４８００ａ上の電極とを金属の細線（ワイヤー）で電気的に接続するワイヤーボンディング工程と、エポキシ樹脂等によって封止するモールド工程と、リードフレームのリード４７０１へのメッキ処理と、パッケージの表面への印字処理と、を行うことで作製することができる。また、ワイヤーボンディング工程は、例えば、ボールボンディングや、ウェッジボンディングなどを用いることができる。また、図４０Ｃでは、電子部品４７００のパッケージにＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこれに限定されない。
　電子部品４７００は、例えばプリント基板４７０２に実装される。このようなＩＣチップが複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されることで実装基板４７０４が完成する。
　図４０Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔｅｍ　ｉｎ　ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ　Ｃｈｉｐ　Ｍｏｄｕｌｅ）の一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインターポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および複数の半導体装置４７１０が設けられている。
　電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ　Ｂａｎｄｗｉｄｔｈ　Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることができる。
　パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキシ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ、樹脂インターポーザなどを用いることができる。
　インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、インターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、インターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極として、ＴＳＶ（Ｔｈｒｏｕｇｈ　Ｓｉｌｉｃｏｎ　Ｖｉａ）を用いることもできる。
　インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリコンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
　ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められる。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いることが好ましい。
　また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインターポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコンインターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポーザを用いることが好ましい。
　また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシンクを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導体装置４７３５の高さを揃えることが好ましい。
　電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４７３３を設けてもよい。図４０Ｄでは、電極４７３３を半田ボールで形成する例を示している。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧＡ（Ｂａｌｌ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状に設けることで、ＰＧＡ（Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）実装を実現できる。
　電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ　Ｐｉｎ　Ｇｒｉｄ　Ａｒｒａｙ）、ＬＧＡ（Ｌａｎｄ　Ｇｒｉｄ　Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ　Ｆｌａｔ　Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ　Ｆｌａｔ　Ｊ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）、またはＱＦＮ（Ｑｕａｄ　Ｆｌａｔ　Ｎｏｎ−ｌｅａｄｅｄ　ｐａｃｋａｇｅ）などの実装方法を用いることができる。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
（実施の形態６）
　本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例について説明する。なお、図４１には、当該半導体装置を有する電子部品４７００（ＢＭＰ）が各電子機器に含まれている様子を図示している。
［携帯電話］
　図４１に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５５１０に備えられている。
　情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプリケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
　また、図４１には、ウェアラブル端末の一例として情報端末５９００が図示されている。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５９０４、バンド５９０５などを有する。
　ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
　また、図４１には、デスクトップ型情報端末５３００が図示されている。デスクトップ型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボード５３０３と、を有する。
　デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。また、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うことができる。
　なお、上述では、電子機器としてスマートフォン、ウェアラブル端末及びデスクトップ用情報端末を例として、それぞれ図４１に図示したが、スマートフォン、ウェアラブル端末及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン、ウェアラブル端末及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤＡ（Ｐｅｒｓｏｎａｌ　Ｄｉｇｉｔａｌ　Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワークステーションなどが挙げられる。
［電化製品］
　また、図４１には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等を有する。
　電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８００に保存されている食材に合わせた温度に自動的に調節する機能などを有することができる。
　本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品としては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オーディオビジュアル機器などが挙げられる。
［ゲーム機］
　また、図４１には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
　更に、図４１には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されている。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続することができる。また、図４１に示していないが、コントローラ７５２２は、ゲームの画像を表示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２は、図４１に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ　Ｐｅｒｓｏｎ　Ｓｈｏｏｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
　また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディスプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって、出力することができる。
　携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有する携帯ゲーム機５２００を実現することができる。
　本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２００に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能になる。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場する人物の言動が変化するといった表現が可能となる。
　また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能によるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
　図４１では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケードゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる。
［移動体］
　上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周辺に適用することができる。
　図４１には移動体の一例である自動車５７００が図示されている。
　自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料の残量、ギア状態、エアコンの設定などを表示するインストゥルメントパネルが備えられている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
　特に当該表示装置に、自動車５７００の外側に設けられた撮像装置（図示しない。）からの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補うことができ、安全性を高めることができる。
　上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
　なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプター、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与することができる。
［カメラ］
　上記実施の形態で説明した半導体装置は、カメラに適用することができる。
　図４１には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッターボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置や、ビューファインダー等を別途装着することができる構成としてもよい。
　デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力により、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及びモジュールへの影響を少なくすることができる。
　更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュを焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
　上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
　図４１には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカメラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
　ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識によって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
　上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ　Ｃｏｍｐｕｔｅｒ）などの計算機、情報端末用の拡張デバイスに適用することができる。
　図４２Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ　Ｓｅｒｉａｌ　Ｂｕｓ）などでＰＣに接続することで、当該チップによる演算処理を行うことができる。なお、図４２Ａは、持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい形態の拡張デバイスとしてもよい。
　拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェースとして機能する。
　拡張デバイス６１００をＰＣなどに用いることにより、当該ＰＣの演算処理能力を高くすることができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画処理などの演算を行うことができる。
［放送システム］
　上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
　図４２Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図４２Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して、ＴＶ５６００に送信される。
　図４２Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ　Ｈｉｇｈ　Ｆｒｅｑｕｅｎｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアンテナ、ＣＳアンテナなども適用できる。
　電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴することができる。なお、放送システムは、図４２Ｂに示す地上波放送に限定せず、人工衛星を用いた衛星放送、光回線によるデータ放送などとしてもよい。
　上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによって当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともできる。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコンバートなどの画像の補間処理を行うことができる。
　上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テレビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
　また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録画することができる。
［認証システム］
　上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
　図４２Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取り部６４３３、配線６４３４を有している。
　図４２Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得した掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであるかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシステムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して生体認証を行う装置であってもよい。
　なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができる。
ＡＬＰ：アレイ部、ＩＬＤ：回路、ＷＬＤ：回路、ＸＬＤ：回路、ＡＦＰ：回路、ＭＰ：回路、ＭＰ［１，１］：回路、ＭＰ［ｍ，１］：回路、ＭＰ［ｉ，ｊ］：回路、ＭＰ［１，ｎ］：回路、ＭＰ［ｍ，ｎ］：回路、ＭＣ：回路、ＭＣｒ：回路、ＨＣ：保持部、ＨＣｒ：保持部、ＨＣｓ：保持部、ＨＣｓｒ：保持部、ＡＣＴＦ［１］：回路、ＡＣＴＦ［ｊ］：回路、ＡＣＴＦ［ｎ］：回路、ＴＲＦ：変換回路、ＣＭＰ：比較器、ＣＭＰａ：比較器、ＣＭＰｂ：比較器、ＯＰ：オペアンプ、ＯＰａ：オペアンプ、ＯＰｂ：オペアンプ、ＩＮＶ１：インバータ回路、ＩＮＶ１ｒ：インバータ回路、ＩＮＶ２：インバータ回路、ＩＮＶ２ｒ：インバータ回路、ＩＮＶ３：インバータ回路、ＶｉｎＴ：端子、ＶｒｅｆＴ：端子、ＶｏｕｔＴ：端子、ＩＬ：配線、ＩＬ［１］：配線、ＩＬ［ｊ］：配線、ＩＬ［ｎ］：配線、ＩＬＢ：配線、ＩＬＢ［１］：配線、ＩＬＢ［ｊ］：配線、ＩＬＢ［ｎ］：配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＯＬＢ：配線、ＯＬＢ［１］：配線、ＯＬＢ［ｊ］：配線、ＯＬＢ［ｎ］：配線、ＩＯＬ［１］：配線、ＩＯＬ［ｊ］：配線、ＩＯＬ［ｎ］：配線、ＩＯＬＢ［１］：配線、ＩＯＬＢ［ｊ］：配線、ＩＯＬＢ［ｎ］：配線、ＷＬＳ［１］：配線、ＷＬＳ［ｉ］：配線、ＷＬＳ［ｍ］：配線、ＷＬ：配線、ＷＬ［ｉ］：配線、Ｗ１Ｌ：配線、Ｗ２Ｌ：配線、Ｗ１Ｌ［ｉ］：配線、Ｗ２Ｌ［ｉ］：配線、ＸＬＳ［１］：配線、ＸＬＳ［ｉ］：配線、ＸＬＳ［ｍ］：配線、Ｘ１Ｌ：配線、Ｘ２Ｌ：配線、Ｘ１ＬＢ：配線、Ｘ２ＬＢ：配線、ＸＬ［ｉ］：配線、Ｘ１Ｌ［ｉ］：配線、Ｘ２Ｌ［ｉ］：配線、Ｓ１Ｌ：配線、Ｓ２Ｌ：配線、ＶｒｅｆＬ：配線、Ｖｒｅｆ１Ｌ：配線、Ｖｒｅｆ２Ｌ：配線、ＶＡＬ：配線、ＶＬ：配線、ＶＬｒ：配線、ＶＬｍ：配線、ＶＬｍｒ：配線、ＶＬｓ：配線、ＶＬｓｒ：配線、ＣＶＬ：配線、ｉｎａ：ノード、ｉｎｂ：ノード、ｏｕｔａ：ノード、ｏｕｔｂ：ノード、ｎｄ１：ノード、ｎｄ１ｒ：ノード、ｎｄ１ｓ：ノード、ｎｄ１ｓｒ：ノード、ｎｄ２：ノード、Ｍ１：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ１ｓ：トランジスタ、Ｍ１ｓｒ：トランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ２ｍ：トランジスタ、Ｍ２ｍｒ：トランジスタ、Ｍ２ｐ：トランジスタ、Ｍ２ｐｒ：トランジスタ、Ｍ３：トランジスタ、Ｍ３ｒ：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ４ｐ：トランジスタ、Ｍ４ｐｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｍ５ｓ：トランジスタ、Ｍ５ｓｒ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ｒ：トランジスタ、Ｍ７：トランジスタ、Ｍ７ｒ：トランジスタ、Ｍ８：トランジスタ、Ｍ８ｒ：トランジスタ、ＭＺ：トランジスタ、Ｓ０１ａ：スイッチ、Ｓ０１ｂ：スイッチ、Ｓ０２ａ：スイッチ、Ｓ０２ｂ：スイッチ、Ｓ０３：スイッチ、Ａ３：アナログスイッチ、Ａ３ｒ：アナログスイッチ、Ａ４：アナログスイッチ、Ａ４ｒ：アナログスイッチ、Ｃ１：容量素子、Ｃ１ｒ：容量素子、Ｃ１ｓ：容量素子、Ｃ１ｓｒ：容量素子、Ｃ２：容量素子、Ｃ２ｒ：容量素子、Ｃ２ｓ：容量素子、Ｃ２ｓｒ：容量素子、ＣＥ：容量素子、ＣＥＢ：容量素子、ＣＣ：容量素子、ＲＥ：抵抗素子、ＲＥＢ：抵抗素子、ＤＥ：ダイオード素子、ＤＥＢ：ダイオード素子、ＡＤＣａ：アナログデジタル変換回路、ＡＤＣｂ：アナログデジタル変換回路、ＬＣ：負荷回路、ＬＣｒ：負荷回路、ＶＲ：抵抗変化素子、ＶＣ：回路、ＭＲ：ＭＴＪ素子、ＰＣＭ：相変化メモリ、ＢＧＩ：絶縁体、ＦＧＩ：絶縁体、ＢＧＥ：導電体、ＦＧＥ：導電体、ＰＥ：導電体、ＷＥ：導電体、Ｎ１ （１）：ニューロン、Ｎｐ （１）：ニューロン、Ｎ１ （ｋ−１）：ニューロン、Ｎｉ （ｋ−１）：ニューロン、Ｎｍ （ｋ−１）：ニューロン、Ｎ１ （ｋ）：ニューロン、Ｎｊ （ｋ）：ニューロン、Ｎｎ （ｋ）：ニューロン、Ｎ１ （Ｒ）：ニューロン、Ｎｑ （Ｒ）：ニューロン、１００：ニューラルネットワーク、１１０：演算回路、１２０：演算回路、１３０：演算回路、３００：トランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トランジスタ、５００Ｄ：トランジスタ、５００Ｅ：トランジスタ、５０３：導電体、５０３ａ：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１１：絶縁体、５１２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、５３０ｃ：酸化物、５３１ａ：領域、５３１ｂ：領域、５４０：導電体、５４０ａ：導電体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６ａ：導電体、５４６ｂ：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体、５５０：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００：電子部品、４７０１：リード、４７０２：プリント基板、４７０４：実装基板、４７１０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケージ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９００：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コントローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオカメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５２０：本体、７５２２：コントローラ

Claims (11)

  1. 　第１回路と、第２回路と、を有する半導体装置であって、
    　前記第１回路は、第１保持ノードを有し、
    　前記第２回路は、第２保持ノードを有し、
    　前記第１回路は、第１入力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、
    　前記第２回路は、前記第１入力配線、前記第２入力配線、前記第１配線、及び前記第２配線と電気的に接続され、
    　前記第１回路は、第１データに応じた第１電位を前記第１保持ノードに保持する機能を有し、
    　前記第２回路は、前記第１データに応じた第２電位を前記第２保持ノードに保持する機能を有し、
    　前記第１回路は、
    　前記第１入力配線に高レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第１電位に応じた電流を前記第１配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に高レベル電位が入力されたときに、前記第１電位に応じた電流を前記第２配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第１電位に応じた電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    　前記第２回路は、
    　前記第１入力配線に高レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第２電位に応じた電流を前記第２配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に高レベル電位が入力されたときに、前記第２電位に応じた電流を前記第１配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第２電位に応じた電流を前記第１配線、及び前記第２配線に出力しない機能と、を有する、
    　半導体装置。
  2. 　請求項１において、
    　前記第１回路は、第１乃至第４トランジスタと、第１容量素子と、を有し、
    　前記第２回路は、第５乃至第８トランジスタと、第２容量素子と、を有し、
    　前記第１保持ノードは、前記第１トランジスタの第１端子、前記第２トランジスタのゲート、及び前記第１容量素子の第１端子と電気的に接続され、
    　前記第２トランジスタの第１端子は、前記第１容量素子の第２端子と電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子、及び前記第４トランジスタの第１端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第１配線と電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第２保持ノードは、前記第５トランジスタの第１端子、前記第６トランジスタのゲート、及び前記第２容量素子の第１端子と電気的に接続され、
    　前記第６トランジスタの第１端子は、前記第２容量素子の第２端子と電気的に接続され、
    　前記第６トランジスタの第２端子は、前記第７トランジスタの第１端子、及び、前記第８トランジスタの第１端子と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第７トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第８トランジスタの第２端子は、前記第１配線と電気的に接続されている、
    　半導体装置。
  3. 　請求項１において、
    　前記第１回路は、第１乃至第４トランジスタと、第９トランジスタと、第１容量素子と、を有し、
    　前記第２回路は、第５乃至第８トランジスタと、第１０トランジスタと、第２容量素子と、を有し、
    　前記第１保持ノードは、前記第１トランジスタの第１端子、前記第２トランジスタのゲート、前記第９トランジスタのゲート、及び前記第１容量素子の第１端子と電気的に接続され、
    　前記第１容量素子の第２端子は、前記第２トランジスタの第１端子、及び前記第９トランジスタの第１端子と電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子と電気的に接続され、
    　前記第９トランジスタの第２端子は、前記第４トランジスタの第１端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第１配線と電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第２保持ノードは、前記第５トランジスタの第１端子、前記第６トランジスタのゲート、前記第１０トランジスタのゲート、及び前記第２容量素子の第１端子と電気的に接続され、
    　前記第２容量素子の第２端子は、前記第６トランジスタの第１端子、及び前記第１０トランジスタの第１端子と電気的に接続され、
    　前記第６トランジスタの第２端子は、前記第７トランジスタの第１端子と電気的に接続され、
    　前記第１０トランジスタの第２端子は、前記第８トランジスタの第１端子と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第７トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第８トランジスタの第２端子は、前記第１配線と電気的に接続されている半導体装置。
  4. 　請求項１において、
    　前記第１回路は、第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、を有し、
    　前記第２回路は、第５乃至第８トランジスタと、第３論理回路と、第４論理回路と、を有し、
    　前記第１乃至第４論理回路のそれぞれは、入力端子に入力された信号の反転信号を出力端子から出力する機能を有し、
    　前記第１保持ノードは、前記第１論理回路の入力端子、前記第２論理回路の出力端子、前記第１トランジスタの第１端子、及び前記第２トランジスタのゲートと電気的に接続され、
    　前記第１論理回路の出力端子は、前記第２論理回路の入力端子と電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子、及び前記第４トランジスタの第１端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第１配線と電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第２保持ノードは、前記第３論理回路の入力端子、前記第４論理回路の出力端子、前記第５トランジスタの第１端子、及び前記第６トランジスタのゲートと電気的に接続され、
    　前記第３論理回路の出力端子は、前記第４論理回路の入力端子と電気的に接続され、
    　前記第６トランジスタの第２端子は、前記第７トランジスタの第１端子、及び前記第８トランジスタの第１端子と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第７トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第８トランジスタの第２端子は、前記第１配線と電気的に接続されている半導体装置。
  5. 　請求項１において、
    　前記第１回路は、第１乃至第４トランジスタと、第１論理回路と、第２論理回路と、を有し、
    　前記第２回路は、第６乃至第８トランジスタを有し、
    　前記第１論理回路、前記第２論理回路のそれぞれは、入力端子に入力された信号の反転信号を出力端子から出力する機能を有し、
    　前記第１保持ノードは、前記第１論理回路の入力端子、前記第２論理回路の出力端子、前記第１トランジスタの第１端子、及び前記第２トランジスタのゲートと電気的に接続され、
    　前記第１論理回路の出力端子は、前記第２論理回路の入力端子と電気的に接続され、
    　前記第２トランジスタの第２端子は、前記第３トランジスタの第１端子、及び前記第４トランジスタの第１端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第１配線と電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第２保持ノードは、前記第２論理回路の入力端子、前記第１論理回路の出力端子、及び、前記第６トランジスタのゲートと電気的に接続され、
    　前記第６トランジスタの第２端子は、前記第７トランジスタの第１端子、及び前記第８トランジスタの第１端子と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第７トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第８トランジスタの第２端子は、前記第１配線と電気的に接続されている半導体装置。
  6. 　第１回路と、第２回路と、を有する半導体装置であって、
    　前記第１回路は、第１負荷回路を有し、
    　前記第２回路は、第２負荷回路を有し、
    　前記第１負荷回路と、前記第２負荷回路と、のそれぞれは、第１端子と、第２端子と、を有し、
    　前記第１負荷回路と、前記第２負荷回路と、のそれぞれは、第１データに応じて第１端子と第２端子との間の抵抗値を変化する機能を有し、
    　前記第１回路は、第１入力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、
    　前記第２回路は、前記第１入力配線、前記第２入力配線、前記第１配線、及び前記第２配線と電気的に接続され、
    　前記第１回路は、
    　前記第１入力配線に高レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第１負荷回路の前記抵抗値に応じた電流を前記第１配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に高レベル電位が入力されたときに、前記第１負荷回路の前記抵抗値に応じた電流を前記第２配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第１負荷回路の前記抵抗値に応じた電流を前記第１配線、及び前記第２配線に出力しない機能と、を有し、
    　前記第２回路は、
    　前記第１入力配線に高レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第２負荷回路の前記抵抗値に応じた電流を前記第２配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に高レベル電位が入力されたときに、前記第２負荷回路の前記抵抗値に応じた電流を前記第１配線に出力する機能と、
    　前記第１入力配線に低レベル電位が入力され、かつ前記第２入力配線に低レベル電位が入力されたときに、前記第２負荷回路の前記抵抗値に応じた電流を前記第１配線、及び前記第２配線に出力しない機能と、を有する半導体装置。
  7. 　請求項６において、
    　前記第１回路は、第３トランジスタと、第４トランジスタと、を有し、
    　前記第２回路は、第７トランジスタと、第８トランジスタと、を有し、
    　前記第１負荷回路の第１端子は、前記第３トランジスタの第１端子、及び前記第４トランジスタの第１端子と電気的に接続され、
    　前記第３トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第４トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第３トランジスタの第２端子は、前記第１配線と電気的に接続され、
    　前記第４トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第２負荷回路の第１端子は、前記第７トランジスタの第１端子、及び前記第８トランジスタの第１端子と電気的に接続され、
    　前記第７トランジスタのゲートは、前記第１入力配線と電気的に接続され、
    　前記第８トランジスタのゲートは、前記第２入力配線と電気的に接続され、
    　前記第７トランジスタの第２端子は、前記第２配線と電気的に接続され、
    　前記第８トランジスタの第２端子は、前記第１配線と電気的に接続されている半導体装置。
  8. 　請求項７において、
    　前記第１回路は、第１トランジスタを有し、
    　前記第２回路は、第２トランジスタを有し、
    　前記第１トランジスタの第１端子は、前記第１負荷回路の第１端子と電気的に接続され、
    　前記第２トランジスタの第１端子は、前記第２負荷回路の第１端子と電気的に接続されている半導体装置。
  9. 　請求項６乃至請求項８のいずれか一において、
    　前記第１負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、
    　前記第２負荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有する半導体装置。
  10. 　請求項１乃至請求項９のいずれか一において、
    　第３回路と、第４回路と、を有し、
    　前記第３回路は、前記第１入力配線と、前記第２入力配線と、のそれぞれに第２データに応じた電位を入力する機能を有し、
    　前記第４回路は、前記第１配線と、前記第２配線と、のそれぞれから流れる電流を比較して、前記第４回路の出力端子から、前記第１データと前記第２データの積に応じた電位を出力する機能を有する半導体装置。
  11. 　請求項１乃至請求項１０のいずれか一の半導体装置を有し、
    　前記半導体装置によってニューラルネットワークの演算を行う電子機器。
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