JP7842280B2 - 半導体装置及び電子機器 - Google Patents

半導体装置及び電子機器

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Description

本発明の一態様は、半導体装置、及び電子機器に関する。
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の
技術分野は、物、方法、又は、製造方法に関するものである。又は、本発明の一態様は、
プロセス、マシン、マニュファクチャ、又は、組成物（コンポジション・オブ・マター）
に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術
分野としては、半導体装置、表示装置、液晶表示装置、発光装置、蓄電装置、撮像装置、
記憶装置、信号処理装置、プロセッサ、電子機器、システム、それらの駆動方法、それら
の製造方法、又はそれらの検査方法を一例として挙げることができる。
現在、人間の脳の仕組みを模した集積回路の開発が盛んに進められている。当該集積回
路は、脳の仕組みが電子回路として組み込まれており、人間の脳の「ニューロン」と「シ
ナプス」に相当する回路を有する。そのため、そのような集積回路を、「ニューロモーフ
ィック」や「ブレインモーフィック」や「ブレインインスパイア」と呼ぶこともある。当
該集積回路は、非ノイマン型アーキテクチャを有し、処理速度の増加に伴って消費電力が
大きくなるノイマン型アーキテクチャと比較して、極めて少ない消費電力で並列処理を行
えると期待されている。
「ニューロン」と「シナプス」とを有する神経回路網を模した情報処理のモデルは、人工
ニューラルネットワーク（ＡＮＮ）と呼ばれる。例えば、非特許文献１、及び非特許文献
２には、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）を用い
て、人工ニューラルネットワークを構成した演算装置について開示されている。
Ｍ． Ｋａｎｇ ｅｔ ａｌ．， "ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ"， ２０１８， Ｖｏｌｕｍｅ ５３， Ｎｏ．２， ｐ．６４２－６５５． Ｊ． Ｚｈａｎｇ ｅｔ ａｌ．， "ＩＥＥＥ Ｊｏｕｒｎａｌ Ｏｆ Ｓｏｌｉｄ－Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ"， ２０１７， Ｖｏｌｕｍｅ ５２， Ｎｏ．４， ｐ．９１５－９２４．
人工ニューラルネットワークでは、２つのニューロン同士を結合するシナプスの結合強
度（重み係数という場合がある。）と、２つのニューロン間で伝達する信号と、を乗じる
計算が行われる。特に、階層型の人工ニューラルネットワークでは、第１層の複数の第１
ニューロンと第２層の第２ニューロンの一との間のそれぞれのシナプスの結合強度と、第
１層の複数の第１ニューロンから第２層の第２ニューロンの一に入力されるそれぞれの信
号と、を乗じて足し合わせる必要があり、人工ニューラルネットワークの規模に応じて、
例えば、当該結合強度の数、当該信号を示すパラメータの数が決まる。つまり、人工ニュ
ーラルネットワークは、階層の数、ニューロン数などが多くなる程、「ニューロン」及び
「シナプス」のそれぞれに相当する回路の数が多くなり、演算量も膨大になることがある
。
チップを構成する回路の数が増えると消費電力が高くなり、装置の駆動時に発生する発
熱量も大きくなる。特に、発熱量が高くなるほど、チップに含まれている回路素子の特性
に影響が出るため、チップを構成する回路は温度による影響を受けにくい回路素子を有す
ることが好ましい。
本発明の一態様は、階層型の人工ニューラルネットワークが構築された半導体装置など
を提供することを課題の一とする。又は、本発明の一態様は、消費電力が低い半導体装置
などを提供することを課題の一とする。又は、本発明の一態様は、環境の温度の影響を受
けにくい半導体装置などを提供することを課題の一とする。又は、本発明の一態様は、新
規な半導体装置などを提供することを課題の一とする。
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は
、他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目
で言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した課題、及び他の課題のうち、少なくとも一つの
課題を解決するものである。なお、本発明の一態様は、上記列挙した課題、及び他の課題
の全てを解決する必要はない。
（１）
本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第１回路
は、第１保持ノードを有し、第２回路は、第２保持ノードを有し、第１回路は、第１入力
配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、第２回路は、第１入
力配線、第２入力配線、第１配線、及び第２配線と電気的に接続され、第１回路は、第１
データに応じた第１電位を第１保持ノードに保持する機能を有し、第２回路は、第１デー
タに応じた第２電位を第２保持ノードに保持する機能を有し、第１回路は、第１入力配線
に高レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第１
電位に応じた電流を第１配線に出力する機能と、第１入力配線に低レベル電位が入力され
、かつ第２入力配線に高レベル電位が入力されたときに、第１電位に応じた電流を第２配
線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レ
ベル電位が入力されたときに、第１電位に応じた電流を第１配線、及び第２配線に出力し
ない機能と、を有し、第２回路は、第１入力配線に高レベル電位が入力され、かつ第２入
力配線に低レベル電位が入力されたときに、第２電位に応じた電流を第２配線に出力する
機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に高レベル電位が入
力されたときに、第２電位に応じた電流を第１配線に出力する機能と、第１入力配線に低
レベル電位が入力され、かつ第２入力配線に低レベル電位が入力されたときに、第２電位
に応じた電流を第１配線、及び第２配線に出力しない機能と、を有する半導体装置である
。
（２）
又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１乃至第４トラ
ンジスタと、第１容量素子と、を有し、第２回路は、第５乃至第８トランジスタと、第２
容量素子と、を有し、第１保持ノードは、第１トランジスタの第１端子、第２トランジス
タのゲート、及び第１容量素子の第１端子と電気的に接続され、第２トランジスタの第１
端子は、第１容量素子の第２端子と電気的に接続され、第２トランジスタの第２端子は、
第３トランジスタの第１端子、及び、第４トランジスタの第１端子と電気的に接続され、
第３トランジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲ
ートは、第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と
電気的に接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２
保持ノードは、第５トランジスタの第１端子、第６トランジスタのゲート、及び第２容量
素子の第１端子と電気的に接続され、第６トランジスタの第１端子は、第２容量素子の第
２端子と電気的に接続され、第６トランジスタの第２端子は、第７トランジスタの第１端
子、及び、第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲート
は、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電
気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８ト
ランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（３）
又は、本発明の一態様は、上記（１）において、第１回路は、第１乃至第４トランジス
タと、第９トランジスタと、第１容量素子と、を有し、第２回路は、第５乃至第８トラン
ジスタと、第１０トランジスタと、第２容量素子と、を有し、第１保持ノードは、第１ト
ランジスタの第１端子、第２トランジスタのゲート、第９トランジスタのゲート、及び第
１容量素子の第１端子と電気的に接続され、第１容量素子の第２端子は、第２トランジス
タの第１端子、及び、第９トランジスタの第１端子と電気的に接続され、第２トランジス
タの第２端子は、第３トランジスタの第１端子と電気的に接続され、第９トランジスタの
第２端子は、第４トランジスタの第１端子と電気的に接続され、第３トランジスタのゲー
トは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と
電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４
トランジスタの第２端子は、第２配線と電気的に接続され、第２保持ノードは、第５トラ
ンジスタの第１端子、第６トランジスタのゲート、第１０トランジスタのゲート、及び第
２容量素子の第１端子と電気的に接続され、第２容量素子の第２端子は、第６トランジス
タの第１端子、及び、第１０トランジスタの第１端子と電気的に接続され、第６トランジ
スタの第２端子は、第７トランジスタの第１端子と電気的に接続され、第１０トランジス
タの第２端子は、第８トランジスタの第１端子と電気的に接続され、第７トランジスタの
ゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配
線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、
第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（４）
又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１乃至第４トラ
ンジスタと、第１論理回路と、第２論理回路と、を有し、第２回路は、第５乃至第８トラ
ンジスタと、第３論理回路と、第４論理回路と、を有し、第１乃至第４論理回路のそれぞ
れは、入力端子に入力された信号の反転信号を出力端子から出力する機能を有し、第１保
持ノードは、第１論理回路の入力端子、第２論理回路の出力端子、第１トランジスタの第
１端子、及び第２トランジスタのゲートと電気的に接続され、第１論理回路の出力端子は
、第２論理回路の入力端子と電気的に接続され、第２トランジスタの第２端子は、第３ト
ランジスタの第１端子、及び第４トランジスタの第１端子と電気的に接続され、第３トラ
ンジスタのゲートは、第１入力配線と電気的に接続され、第４トランジスタのゲートは、
第２入力配線と電気的に接続され、第３トランジスタの第２端子は、第１配線と電気的に
接続され、第４トランジスタの第２端子は、第２配線と電気的に接続され、第２保持ノー
ドは、第３論理回路の入力端子、第４論理回路の出力端子、第５トランジスタの第１端子
、及び第６トランジスタのゲートと電気的に接続され、第３論理回路の出力端子は、第４
論理回路の入力端子と電気的に接続され、第６トランジスタの第２端子は、第７トランジ
スタの第１端子、及び第８トランジスタの第１端子と電気的に接続され、第７トランジス
タのゲートは、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入
力配線と電気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続さ
れ、第８トランジスタの第２端子は、第１配線と電気的に接続されている半導体装置であ
る。
（５）
又は、本発明の一態様は、上記（１）の構成において、第１回路は、第１乃至第４トラ
ンジスタと、第１論理回路と、第２論理回路と、を有し、第２回路は、第６乃至第８トラ
ンジスタを有し、第１論理回路、第２論理回路のそれぞれは、入力端子に入力された信号
の反転信号を出力端子から出力する機能を有し、第１保持ノードは、第１論理回路の入力
端子、第２論理回路の出力端子、第１トランジスタの第１端子、及び第２トランジスタの
ゲートと電気的に接続され、第１論理回路の出力端子は、第２論理回路の入力端子と電気
的に接続され、第２トランジスタの第２端子は、第３トランジスタの第１端子、及び第４
トランジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配
線と電気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され
、第３トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第
２端子は、第２配線と電気的に接続され、第２保持ノードは、第２論理回路の入力端子、
第１論理回路の出力端子、及び第６トランジスタのゲートと電気的に接続され、第６トラ
ンジスタの第２端子は、第７トランジスタの第１端子、及び、第８トランジスタの第１端
子と電気的に接続され、第７トランジスタのゲートは、第１入力配線と電気的に接続され
、第８トランジスタのゲートは、第２入力配線と電気的に接続され、第７トランジスタの
第２端子は、第２配線と電気的に接続され、第８トランジスタの第２端子は、第１配線と
電気的に接続されている半導体装置である。
（６）
又は、本発明の一態様は、第１回路と、第２回路と、を有する半導体装置であって、第
１回路は、第１負荷回路を有し、第２回路は、第２負荷回路を有し、第１負荷回路と、第
２負荷回路と、のそれぞれは、第１端子と、第２端子と、を有し、第１負荷回路と、第２
負荷回路と、のそれぞれは、第１データに応じて第１端子と第２端子との間の抵抗値を変
化する機能を有し、第１回路は、第１入力配線、第２入力配線、第１配線、及び第２配線
と電気的に接続され、第２回路は、第１入力配線、第２入力配線、第１配線、及び第２配
線と電気的に接続され、第１回路は、第１入力配線に高レベル電位が入力され、かつ第２
入力配線に低レベル電位が入力されたときに、第１負荷回路の抵抗値に応じた電流を第１
配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に高
レベル電位が入力されたときに、第１負荷回路の抵抗値に応じた電流を第２配線に出力す
る機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レベル電位が
入力されたときに、第１負荷回路の抵抗値に応じた電流を第１配線、及び、第２配線に出
力しない機能と、を有し、第２回路は、第１入力配線に高レベル電位が入力され、かつ第
２入力配線に低レベル電位が入力されたときに、第２負荷回路の抵抗値に応じた電流を第
２配線に出力する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に
高レベル電位が入力されたときに、第２負荷回路の抵抗値に応じた電流を第１配線に出力
する機能と、第１入力配線に低レベル電位が入力され、かつ第２入力配線に低レベル電位
が入力されたときに、第２負荷回路の抵抗値に応じた電流を第１配線、及び、第２配線に
出力しない機能と、を有する半導体装置である。
（７）
又は、本発明の一態様は、上記（６）の構成において、第１回路は、第３トランジスタ
と、第４トランジスタと、を有し、第２回路は、第７トランジスタと、第８トランジスタ
と、を有し、第１負荷回路の第１端子は、第３トランジスタの第１端子、及び第４トラン
ジスタの第１端子と電気的に接続され、第３トランジスタのゲートは、第１入力配線と電
気的に接続され、第４トランジスタのゲートは、第２入力配線と電気的に接続され、第３
トランジスタの第２端子は、第１配線と電気的に接続され、第４トランジスタの第２端子
は、第２配線と電気的に接続され、第２負荷回路の第１端子は、第７トランジスタの第１
端子、及び第８トランジスタの第１端子と電気的に接続され、第７トランジスタのゲート
は、第１入力配線と電気的に接続され、第８トランジスタのゲートは、第２入力配線と電
気的に接続され、第７トランジスタの第２端子は、第２配線と電気的に接続され、第８ト
ランジスタの第２端子は、第１配線と電気的に接続されている半導体装置である。
（８）
又は、本発明の一態様は、上記（７）の構成において、第１回路は、第１トランジスタ
を有し、第２回路は、第２トランジスタを有し、第１トランジスタの第１端子は、第１負
荷回路の第１端子と電気的に接続され、第２トランジスタの第１端子は、第２負荷回路の
第１端子と電気的に接続されている半導体装置である。
（９）
又は、本発明の一態様は、上記（６）乃至（８）のいずれか一の構成において、第１負
荷回路は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有し、第２負荷回路
は、抵抗変化素子、ＭＴＪ素子、相変化メモリのいずれか一を有する半導体装置である。
（１０）
又は、本発明の一態様は、上記（１）乃至（９）のいずれか一の構成において、第３回
路と、第４回路と、を有し、第３回路は、第１入力配線と、第２入力配線と、のそれぞれ
に第２データに応じた電位を入力する機能を有し、第４回路は、第１配線と、第２配線と
、のそれぞれから流れる電流を比較して、第４回路の出力端子から、第１データと第２デ
ータの積に応じた電位を出力する機能を有する半導体装置である。
（１１）
又は、本発明の一態様は、上記（１）乃至（１０）のいずれか一の半導体装置を有し、
半導体装置によってニューラルネットワークの演算を行う電子機器である。
なお、本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導
体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する
装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、
集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体
装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、
それ自体が半導体装置であり、半導体装置を有している場合がある。
また、本明細書等において、ＸとＹとが接続されていると記載されている場合は、Ｘと
Ｙとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、Ｘと
Ｙとが直接接続されている場合とが、本明細書等に開示されているものとする。したがっ
て、所定の接続関係、例えば、図又は文章に示された接続関係に限定されず、図又は文章
に示された接続関係以外のものも、図又は文章に開示されているものとする。Ｘ、Ｙは、
対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする
。
ＸとＹとが電気的に接続されている場合の一例としては、ＸとＹとの電気的な接続を可
能とする素子（例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダ
イオード、表示素子、発光素子、負荷など）が、ＸとＹとの間に１個以上接続されること
が可能である。なお、スイッチは、オンオフが制御される機能を有している。つまり、ス
イッチは、導通状態（オン状態）、又は、非導通状態（オフ状態）になり、電流を流すか
流さないかを制御する機能を有している。
ＸとＹとが機能的に接続されている場合の一例としては、ＸとＹとの機能的な接続を可
能とする回路（例えば、論理回路（インバータ、ＮＡＮＤ回路、ＮＯＲ回路など）、信号
変換回路（デジタルアナログ変換回路、アナログデジタル変換回路、ガンマ補正回路など
）、電位レベル変換回路（電源回路（昇圧回路、降圧回路など）、信号の電位レベルを変
えるレベルシフタ回路など）、電圧源、電流源、切り替え回路、増幅回路（信号振幅又は
電流量などを大きくできる回路、オペアンプ、差動増幅回路、ソースフォロワ回路、バッ
ファ回路など）、信号生成回路、記憶回路、制御回路など）が、ＸとＹとの間に１個以上
接続されることが可能である。なお、一例として、ＸとＹとの間に別の回路を挟んでいて
も、Ｘから出力された信号がＹへ伝達される場合は、ＸとＹとは機能的に接続されている
ものとする。
なお、ＸとＹとが電気的に接続されている、と明示的に記載する場合は、ＸとＹとが電
気的に接続されている場合（つまり、ＸとＹとの間に別の素子又は別の回路を挟んで接続
されている場合）と、ＸとＹとが機能的に接続されている場合（つまり、ＸとＹとの間に
別の回路を挟んで接続されている場合）と、ＸとＹとが直接接続されている場合（つまり
、ＸとＹとの間に別の素子又は別の回路を挟まずに接続されている場合）とを含むものと
する。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されて
いる、とのみ明示的に記載されている場合と同じであるとする。
また、例えば、「ＸとＹとトランジスタのソース（又は第１の端子など）とドレイン（
又は第２の端子など）とは、互いに電気的に接続されており、Ｘ、トランジスタのソース
（又は第１の端子など）、トランジスタのドレイン（又は第２の端子など）、Ｙの順序で
電気的に接続されている。」と表現することができる。又は、「トランジスタのソース（
又は第１の端子など）は、Ｘと電気的に接続され、トランジスタのドレイン（又は第２の
端子など）はＹと電気的に接続され、Ｘ、トランジスタのソース（又は第１の端子など）
、トランジスタのドレイン（又は第２の端子など）、Ｙは、この順序で電気的に接続され
ている」と表現することができる。又は、「Ｘは、トランジスタのソース（又は第１の端
子など）とドレイン（又は第２の端子など）とを介して、Ｙと電気的に接続され、Ｘ、ト
ランジスタのソース（又は第１の端子など）、トランジスタのドレイン（又は第２の端子
など）、Ｙは、この接続順序で設けられている」と表現することができる。これらの例と
同様な表現方法を用いて、回路構成における接続の順序について規定することにより、ト
ランジスタのソース（又は第１の端子など）と、ドレイン（又は第２の端子など）とを、
区別して、技術的範囲を決定することができる。なお、これらの表現方法は、一例であり
、これらの表現方法に限定されない。ここで、Ｘ、Ｙは、対象物（例えば、装置、素子、
回路、配線、電極、端子、導電膜、層、など）であるとする。
なお、回路図上は独立している構成要素同士が電気的に接続しているように図示されて
いる場合であっても、１つの構成要素が、複数の構成要素の機能を併せ持っている場合も
ある。例えば配線の一部が電極としても機能する場合は、一の導電膜が、配線の機能、及
び電極の機能の両方の構成要素の機能を併せ持っている。したがって、本明細書における
電気的に接続とは、このような、一の導電膜が、複数の構成要素の機能を併せ持っている
場合も、その範疇に含める。
また、本明細書等において、トランジスタは、ゲート、ソース、及びドレインと呼ばれ
る３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子である。
ソース又はドレインとして機能する２つの端子は、トランジスタの入出力端子である。２
つの入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジ
スタの３つの端子に与えられる電位の高低によって、一方がソースとなり他方がドレイン
となる。このため、本明細書等においては、ソースやドレインの用語は、言い換えること
ができるものとする。また、本明細書等では、トランジスタの接続関係を説明する際、「
ソース又はドレインの一方」（又は第１電極、又は第１端子）、「ソース又はドレインの
他方」（又は第２電極、又は第２端子）という表記を用いる。なお、トランジスタの構造
によっては、上述した３つの端子に加えて、バックゲートを有する場合がある。この場合
、本明細書等において、トランジスタのゲート又はバックゲートの一方を第１ゲートと呼
称し、トランジスタのゲート又はバックゲートの他方を第２ゲートと呼称することがある
。更に、同じトランジスタにおいて、「ゲート」と「バックゲート」の用語は互いに入れ
換えることができる場合がある。また、トランジスタが、３以上のゲートを有する場合は
、本明細書等においては、それぞれのゲートを第１ゲート、第２ゲート、第３ゲートなど
と呼称することがある。
また、本明細書等において、ノードは、回路構成やデバイス構造等に応じて、端子、配
線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、
配線等をノードと言い換えることが可能である。
また、本明細書等において、「電圧」と「電位」は、適宜言い換えることができる。「
電圧」は、基準となる電位からの電位差のことであり、例えば基準となる電位をグラウン
ド電位（接地電位）とすると、「電圧」を「電位」に言い換えることができる。グラウン
ド電位は必ずしも０Ｖを意味するとは限らない。なお電位は相対的なものであり、基準と
なる電位によっては、配線等に与える電位を変化させる場合がある。
「電流」とは、電荷の移動現象（電気伝導）のことであり、例えば、「正の荷電体の電気
伝導が起きている」という記載は、「その逆向きに負の荷電体の電気伝導が起きている」
と換言することができる。そのため、本明細書等において、「電流」とは、特に断らない
限り、キャリアの移動に伴う電荷の移動現象（電気伝導）をいうものとする。ここでいう
キャリアとは、電子、正孔、アニオン、カチオン、錯イオン等が挙げられ、電流の流れる
系（例えば、半導体、金属、電解液、真空中など）によってキャリアが異なる。また、配
線等における「電流の向き」は、正のキャリアが移動する方向とし、正の電流量で記載す
る。換言すると、負のキャリアが移動する方向は、電流の向きと逆の方向となり、負の電
流量で表現される。そのため、本明細書等において、電流の正負（又は電流の向き）につ
いて断りがない場合、「素子Ａから素子Ｂに電流が流れる」等の記載は「素子Ｂから素子
Ａに電流が流れる」等に言い換えることができるものとする。また、「素子Ａに電流が入
力される」等の記載は「素子Ａから電流が出力される」等に言い換えることができるもの
とする。
また、本明細書等において、「第１」、「第２」、「第３」という序数詞は、構成要素
の混同を避けるために付したものである。従って、構成要素の数を限定するものではない
。また、構成要素の順序を限定するものではない。例えば、本明細書等の実施の形態の一
において「第１」に言及された構成要素が、他の実施の形態、あるいは特許請求の範囲に
おいて「第２」に言及された構成要素とすることもありうる。また例えば、本明細書等の
実施の形態の一において「第１」に言及された構成要素を、他の実施の形態、あるいは特
許請求の範囲において省略することもありうる。
また、本明細書等において、「上に」、「下に」などの配置を示す語句は、構成同士の
位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成
同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明
細書等で説明した語句に限定されず、状況に応じて適切に言い換えることができる。例え
ば、「導電体の上面に位置する絶縁体」の表現では、示している図面の向きを１８０度回
転することによって、「導電体の下面に位置する絶縁体」と言い換えることができる。
また、「上」や「下」の用語は、構成要素の位置関係が直上又は直下で、かつ、直接接
していることを限定するものではない。例えば、「絶縁層Ａ上の電極Ｂ」の表現であれば
、絶縁層Ａの上に電極Ｂが直接接して形成されている必要はなく、絶縁層Ａと電極Ｂとの
間に他の構成要素を含むものを除外しない。
また、本明細書等において、「膜」、「層」などの語句は、状況に応じて、互いに入れ
替えることが可能である。例えば、「導電層」という用語を、「導電膜」という用語に変
更することが可能な場合がある。又は、例えば、「絶縁膜」という用語を、「絶縁層」と
いう用語に変更することが可能な場合がある。又は、場合によっては、又は、状況に応じ
て、「膜」、「層」などの語句を使わずに、別の用語に入れ替えることが可能である。例
えば、「導電層」又は「導電膜」という用語を、「導電体」という用語に変更することが
可能な場合がある。又は、例えば、「絶縁層」「絶縁膜」という用語を、「絶縁体」とい
う用語に変更することが可能な場合がある。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に
限定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり
、その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「
配線」が一体となって形成されている場合なども含む。
また、本明細書等において、「配線」、「信号線」、「電源線」などの用語は、場合に
よっては、又は、状況に応じて、互いに入れ替えることが可能である。例えば、「配線」
という用語を、「信号線」という用語に変更することが可能な場合がある。また、例えば
、「配線」という用語を、「電源線」などの用語に変更することが可能な場合がある。ま
た、その逆も同様で、「信号線」「電源線」などの用語を、「配線」という用語に変更す
ることが可能な場合がある。「電源線」などの用語は、「信号線」などの用語に変更する
ことが可能な場合がある。また、その逆も同様で「信号線」などの用語は、「電源線」な
どの用語に変更することが可能な場合がある。また、配線に印加されている「電位」とい
う用語を、場合によっては、又は、状況に応じて、「信号」などという用語に変更するこ
とが可能な場合がある。また、その逆も同様で、「信号」などの用語は、「電位」という
用語に変更することが可能な場合がある。
本明細書等において、半導体の不純物とは、例えば、半導体層を構成する主成分以外を
いう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることに
より、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅｓ）が形成されるこ
とや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある
。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば
、第１族元素、第２族元素、第１３族元素、第１４族元素、第１５族元素、主成分以外の
遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、
シリコン、ホウ素、リン、炭素、窒素などがある。具体的には、半導体がシリコン層であ
る場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元
素、第２族元素、第１３族元素、第１５族元素などがある。
本明細書等において、スイッチとは、導通状態（オン状態）、又は、非導通状態（オフ
状態）になり、電流を流すか流さないかを制御する機能を有するものをいう。又は、スイ
ッチとは、電流を流す経路を選択して切り替える機能を有するものをいう。一例としては
、電気的なスイッチ、機械的なスイッチなどを用いることができる。つまり、スイッチは
、電流を制御できるものであればよく、特定のものに限定されない。
電気的なスイッチの一例としては、トランジスタ（例えば、バイポーラトランジスタ、
ＭＯＳトランジスタなど）、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、
ショットキーダイオード、ＭＩＭ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｍｅｔａｌ）ダイ
オード、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）ダイ
オード、ダイオード接続のトランジスタなど）、又はこれらを組み合わせた論理回路など
がある。なお、スイッチとしてトランジスタを用いる場合、トランジスタの「導通状態」
とは、トランジスタのソース電極とドレイン電極が電気的に短絡されているとみなせる状
態をいう。また、トランジスタの「非導通状態」とは、トランジスタのソース電極とドレ
イン電極が電気的に遮断されているとみなせる状態をいう。なおトランジスタを単なるス
イッチとして動作させる場合には、トランジスタの極性（導電型）は特に限定されない。
機械的なスイッチの一例としては、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・シ
ステム）技術を用いたスイッチがある。そのスイッチは、機械的に動かすことが可能な電
極を有し、その電極が動くことによって、導通と非導通とを制御して動作する。
本発明の一態様によって、階層型の人工ニューラルネットワークが構築された半導体装
置などを提供することができる。又は、本発明の一態様によって、消費電力が低い半導体
装置などを提供することができる。又は、本発明の一態様によって、環境の温度の影響を
受けにくい半導体装置などを提供することができる。又は、本発明の一態様によって、新
規な半導体装置などを提供することができる。
なお本発明の一態様の効果は、上記列挙した効果に限定されない。上記列挙した効果は
、他の効果の存在を妨げるものではない。なお他の効果は、以下の記載で述べる、本項目
で言及していない効果である。本項目で言及していない効果は、当業者であれば明細書又
は図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる
。なお、本発明の一態様は、上記列挙した効果、及び他の効果のうち、少なくとも一つの
効果を有するものである。従って本発明の一態様は、場合によっては、上記列挙した効果
を有さない場合もある。
図１Ａ、図１Ｂは階層型のニューラルネットワークを説明する図である。 図２は半導体装置の構成例を示す回路図である。 図３Ａ、図３Ｂ、図３Ｃ、図３Ｄ、図３Ｅ、図３Ｆは半導体装置が有する回路の構成例を示す回路図である。 図４Ａ、図４Ｂ、図４Ｃ、図４Ｄ、図４Ｅ、図４Ｆは半導体装置が有する回路の構成例を示す回路図である。 図５Ａ、図５Ｂ、図５Ｃ、図５Ｄ、図５Ｅ、図５Ｆは半導体装置が有する回路の構成例を示す回路図である。 図６は半導体装置の構成例を示す回路図である。 図７は半導体装置の構成例を示す回路図である。 図８は半導体装置の構成例を示す回路図である。 図９Ａ、図９Ｂ、図９Ｃは半導体装置が有する回路の構成例を示す回路図である。 図１０Ａ、図１０Ｂは半導体装置が有する回路の構成例を示す回路図である。 図１１Ａ、図１１Ｂは半導体装置が有する回路の構成例を示す回路図である。 図１２Ａ、図１２Ｂは半導体装置が有する回路の構成例を示す回路図である。 図１３Ａ、図１３Ｂ、図１３Ｃは半導体装置が有する回路の動作例を示すタイミングチャートである。 図１４Ａ、図１４Ｂ、図１４Ｃは半導体装置が有する回路の動作例を示すタイミングチャートである。 図１５Ａ、図１５Ｂ、図１５Ｃは半導体装置が有する回路の動作例を示すタイミングチャートである。 図１６Ａ、図１６Ｂは半導体装置が有する回路の構成例を示す回路図である。 図１７は半導体装置が有する回路の構成例を示す回路図である。 図１８Ａ、図１８Ｂ、図１８Ｃ、図１８Ｄは半導体装置が有する回路の構成例を示す回路図である。 図１９は半導体装置が有する回路の構成例を示す回路図である。 図２０Ａ、図２０Ｂは半導体装置が有する回路の構成例を示す回路図である。 図２１Ａ、図２１Ｂは半導体装置が有する回路の構成例を示す回路図である。 図２２Ａ、図２２Ｂ、図２２Ｃは半導体装置が有する回路の構成例を示す回路図である。 図２３Ａ、図２３Ｂ、図２３Ｃは半導体装置が有する回路の構成例を示す回路図である。 図２４Ａ、図２４Ｂは半導体装置が有する回路の構成例を示す回路図である。 図２５Ａ、図２５Ｂは半導体装置が有する回路の構成例を示す回路図である。 図２６Ａ、図２６Ｂは半導体装置が有する回路の構成例を示す回路図である。 図２７Ａ、図２７Ｂは半導体装置が有する回路の構成例を示す回路図である。 図２８は半導体装置の構成例を示す断面図である。 図２９は半導体装置の構成例を示す断面図である。 図３０Ａ、図３０Ｂ、図３０Ｃはトランジスタの構造例を示す断面図である。 図３１Ａ、図３１Ｂ、図３１Ｃはトランジスタの構造例を示す上面図、及び断面図である。 図３２Ａ、図３２Ｂ、図３２Ｃはトランジスタの構造例を示す上面図、及び断面図である。 図３３Ａ、図３３Ｂ、図３３Ｃはトランジスタの構造例を示す上面図、及び断面図である。 図３４Ａ、図３４Ｂ、図３４Ｃはトランジスタの構造例を示す上面図、及び断面図である。 図３５Ａ、図３５Ｂ、図３５Ｃはトランジスタの構造例を示す上面図、及び断面図である。 図３６Ａ、図３６Ｂはトランジスタの構造例を示す上面図、及び斜視図である。 図３７Ａ、図３７Ｂはトランジスタの構造例を示す断面図である。 図３８Ａ、図３８Ｂ、図３８Ｃは容量素子の構造例を示す上面図、及び斜視図である。 図３９Ａ、図３９Ｂ、図３９Ｃは容量素子の構造例を示す上面図、及び斜視図である。 図４０Ａ、図４０Ｂ、図４０Ｃ、図４０Ｄは半導体ウェハと電子部品の一例を示す斜視図である。 図４１は電子機器の一例を示す斜視図である。 図４２Ａは電子機器の一例を示す正面図であり、図４２Ｂ、図４２Ｃは電子機器の一例を示す斜視図である。
人工ニューラルネットワーク（以後、ニューラルネットワークと呼称する。）において
、シナプスの結合強度は、ニューラルネットワークに既存の情報を与えることによって、
変化することができる。このように、ニューラルネットワークに既存の情報を与えて、結
合強度を決める処理を「学習」と呼ぶ場合がある。
また、「学習」を行った（結合強度を定めた）ニューラルネットワークに対して、何ら
かの情報を与えることにより、その結合強度に基づいて新たな情報を出力することができ
る。このように、ニューラルネットワークにおいて、与えられた情報と結合強度に基づい
て新たな情報を出力する処理を「推論」又は「認知」と呼ぶ場合がある。
ニューラルネットワークのモデルとしては、例えば、ホップフィールド型、階層型など
が挙げられる。特に、多層構造としたニューラルネットワークを「ディープニューラルネ
ットワーク」（ＤＮＮ）と呼称し、ディープニューラルネットワークによる機械学習を「
ディープラーニング」と呼称する場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い意味での金属
の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む
）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ又は単にＯＳともいう）な
どに分類される。例えば、トランジスタの活性層に金属酸化物を用いた場合、当該金属酸
化物を酸化物半導体と呼称する場合がある。つまり、金属酸化物が増幅作用、整流作用、
及びスイッチング作用の少なくとも１つを有するトランジスタのチャネル形成領域を構成
し得る場合、当該金属酸化物を、金属酸化物半導体（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉ
ｃｏｎｄｕｃｔｏｒ）と呼ぶことができる。また、ＯＳ ＦＥＴ、又はＯＳトランジスタ
と記載する場合においては、金属酸化物又は酸化物半導体を有するトランジスタと換言す
ることができる。
また、本明細書等において、窒素を有する金属酸化物も金属酸化物（ｍｅｔａｌ ｏｘ
ｉｄｅ）と総称する場合がある。また、窒素を有する金属酸化物を、金属酸窒化物（ｍｅ
ｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
また、本明細書等において、各実施の形態に示す構成は、他の実施の形態に示す構成と
適宜組み合わせて、本発明の一態様とすることができる。また、１つの実施の形態の中に
、複数の構成例が示される場合は、互いに構成例を適宜組み合わせることが可能である。
なお、ある一つの実施の形態の中で述べる内容（一部の内容でもよい）は、その実施の
形態で述べる別の内容（一部の内容でもよい）と、一つ若しくは複数の別の実施の形態で
述べる内容（一部の内容でもよい）との少なくとも一つの内容に対して、適用、組み合わ
せ、又は置き換えなどを行うことができる。
なお、実施の形態の中で述べる内容とは、各々の実施の形態において、様々な図を用い
て述べる内容、又は明細書に記載される文章を用いて述べる内容のことである。
なお、ある一つの実施の形態において述べる図（一部でもよい）は、その図の別の部分
、その実施の形態において述べる別の図（一部でもよい）と、一つ若しくは複数の別の実
施の形態において述べる図（一部でもよい）との少なくとも一つの図に対して、組み合わ
せることにより、さらに多くの図を構成させることができる。
本明細書に記載の実施の形態について図面を参照しながら説明している。但し、実施の
形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱するこ
となく、その形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。
従って、本発明は、実施の形態の記載内容に限定して解釈されるものではない。なお、実
施の形態の発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を
異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。また、斜視図
などにおいて、図面の明確性を期すために、一部の構成要素の記載を省略している場合が
ある。
本明細書等において、複数の要素に同じ符号を用いる場合、特に、それらを区別する必
要があるときには、符号に“＿１”、“［ｎ］”、“［ｍ，ｎ］”等の識別用の符号を付
記して記載する場合がある。
また、本明細書の図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張
されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理
想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例え
ば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる
信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
（実施の形態１）
本実施の形態では、本発明の一態様の半導体装置である、ニューラルネットワークの演
算を行う演算回路について説明する。
＜階層型のニューラルネットワーク＞
初めに、階層型のニューラルネットワークについて説明する。階層型のニューラルネッ
トワークは、一例としては、一の入力層と、一又は複数の中間層（隠れ層）と、一の出力
層と、を有し、合計３以上の層によって構成されている。図１Ａに示す階層型のニューラ
ルネットワーク１００はその一例を示しており、ニューラルネットワーク１００は、第１
層乃至第Ｒ層（ここでのＲは４以上の整数とすることができる。）を有している。特に、
第１層は入力層に相当し、第Ｒ層は出力層に相当し、それら以外の層は中間層に相当する
。なお、図１Ａには、中間層として第（ｋ－１）層、第ｋ層（ここでのｋは３以上Ｒ－１
以下の整数とする。）を図示しており、それ以外の中間層については図示を省略している
。
ニューラルネットワーク１００の各層は、一又は複数のニューロンを有する。図１Ａに
おいて、第１層はニューロンＮ１ （１）乃至ニューロンＮｐ （１）（ここでのｐは１以上
の整数である。）を有し、第（ｋ－１）層はニューロンＮ１ （ｋ－１）乃至ニューロンＮ
ｍ （ｋ－１）（ここでのｍは１以上の整数である。）を有し、第ｋ層はニューロンＮ１ （
ｋ）乃至ニューロンＮｎ （ｋ）（ここでのｎは１以上の整数である。）を有し、第Ｒ層は
ニューロンＮ１ （Ｒ）乃至ニューロンＮｑ （Ｒ）（ここでのｑは１以上の整数である。）
を有する。
なお、図１Ａには、ニューロンＮ１ （１）、ニューロンＮｐ （１）、ニューロンＮ１ （
ｋ－１）、ニューロンＮｍ （ｋ－１）、ニューロンＮ１ （ｋ）、ニューロンＮｎ （ｋ）、
ニューロンＮ１ （Ｒ）、ニューロンＮｑ （Ｒ）に加えて、第（ｋ－１）層のニューロンＮ
ｉ （ｋ－１）（ここでのｉは１以上ｍ以下の整数である。）、第ｋ層のニューロンＮｊ （
ｋ）（ここでのｊは１以上ｎ以下の整数である。）も図示しており、それ以外のニューロ
ンについては図示を省略している。
次に、前層のニューロンから次層のニューロンへの信号の伝達、及びそれぞれのニュー
ロンにおいて入出力される信号について説明する。なお、本説明では、第ｋ層のニューロ
ンＮｊ （ｋ）に着目している。
図１Ｂは、第ｋ層のニューロンＮｊ （ｋ）と、ニューロンＮｊ （ｋ）に入力される信号
と、ニューロンＮｊ （ｋ）から出力される信号と、を示している。
具体的には、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１
）のそれぞれの出力信号であるｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）が、ニューロンＮｊ （
ｋ）に向けて出力されている。そして、ニューロンＮｊ （ｋ）は、ｚ１ （ｋ－１）乃至ｚ
ｍ （ｋ－１）に応じてｚｊ （ｋ）を生成して、ｚｊ （ｋ）を出力信号として第（ｋ＋１）
層（図示しない。）の各ニューロンに向けて出力する。
前層のニューロンから次層のニューロンに入力される信号は、それらのニューロン同士
を接続するシナプスの結合強度（以後、重み係数と呼称する。）によって、信号の伝達の
度合いが定まる。ニューラルネットワーク１００では、前層のニューロンから出力された
信号は、対応する重み係数を乗じられて、次層のニューロンに入力される。ｉを１以上ｍ
以下の整数として、第（ｋ－１）層のニューロンＮｉ （ｋ－１）と第ｋ層のニューロンＮ
ｊ （ｋ）との間のシナプスの重み係数をｗｉ （ｋ－１） ｊ （ｋ）としたとき、第ｋ層のニ
ューロンＮｊ （ｋ）に入力される信号は、式（１．１）で表すことができる。
つまり、第（ｋ－１）層のニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）の
それぞれから第ｋ層のニューロンＮｊ （ｋ）に信号が伝達するとき、当該信号であるｚ１
（ｋ－１）乃至ｚｍ （ｋ－１）には、それぞれの信号に対応する重み係数（ｗ１ （ｋ－１
） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ））が乗じられる。そして、第ｋ層のニューロンＮ
ｊ （ｋ）には、ｗ１ （ｋ－１） ｊ （ｋ）・ｚ１ （ｋ－１）乃至ｗｍ （ｋ－１） ｊ （ｋ）・
ｚｍ （ｋ－１）が入力される。このとき、第ｋ層のニューロンＮｊ （ｋ）に入力される信
号の総和ｕｊ （ｋ）は、式（１．２）となる。
ニューロンＮｊ （ｋ）は、ｕｊ （ｋ）に応じて、出力信号ｚｊ （ｋ）を生成する。ここ
で。ニューロンＮｊ （ｋ）からの出力信号ｚｊ （ｋ）を次の式で定義する。
関数ｆ（ｕｊ （ｋ））は、階層型のニューラルネットワークにおける活性化関数であり
、ステップ関数、線形ランプ関数、シグモイド関数などを用いることができる。なお、活
性化関数は、全てのニューロンにおいて同一でもよいし、又は異なっていてもよい。加え
て、ニューロンの活性化関数は、層毎において、同一でもよいし、異なっていてもよい。
ところで、各層のニューロンが出力する信号は、アナログ値としてもよいし、デジタル
値としてもよい。デジタル値としては、例えば、２値としてもよいし、３値としてもよい
。アナログ値の場合、活性化関数として、例えば、線型ランプ関数、シグモイド関数など
を用いればよい。デジタル値の２値の場合、例えば、出力を－１若しくは１、又は、０若
しくは１、とするステップ関数を用いればよい。また、各層のニューロンが出力する信号
は３値以上としてもよく、この場合、活性化関数は３値、例えば出力は－１、０、若しく
は１とするステップ関数、又は、０、１、若しくは２とするステップ関数などを用いれば
よい。
ニューラルネットワーク１００は、第１層（入力層）に入力信号が入力されることによ
って、第１層（入力層）から最後の層（出力層）までの各層において順次に、前層から入
力された信号を基に、式（１．１）乃至（１．３）を用いて出力信号を生成して、当該出
力信号を次層に出力する動作を行う。最後の層（出力層）から出力された信号が、ニュー
ラルネットワーク１００によって計算された結果に相当する。
＜演算回路の構成例＞
ここでは、上述のニューラルネットワーク１００において、式（１．２）、及び式（１
．３）の演算を行うことができる演算回路の例について説明する。なお、当該演算回路に
おいて、一例として、ニューラルネットワーク１００のシナプス回路の重み係数を、２値
（“－１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、又は３
値（“－１”、“０”、“１”の組み合わせ等。）とし、ニューロンの活性化関数が２値
（“－１”、“＋１”の組み合わせ、又は“０”、“＋１”の組み合わせ等。）、又は３
値（“－１”、“０”、“１”の組み合わせ等。）を出力する関数とする。また、本明細
書等において、重み係数と、前層のニューロンから次層のニューロンに入力される信号の
値（演算値と呼称する場合がある）とについて、そのいずれか一方を第１データと呼称し
、他方を第２データと呼称する。
図２に示す演算回路１１０は、一例として、アレイ部ＡＬＰと、回路ＩＬＤと、回路Ｗ
ＬＤと、回路ＸＬＤと、回路ＡＦＰと、を有する半導体装置である。演算回路１１０は、
図１Ａ、及び図１Ｂにおける第ｋ層のニューロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）に
入力される信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を処理して、ニューロンＮ１ （ｋ）乃
至ニューロンＮｎ （ｋ）のそれぞれから出力される信号ｚ１ （ｋ）乃至ｚｎ （ｋ）を生成
する回路である。
なお、演算回路１１０の全体、または、その一部について、ニューラルネットワークや
ＡＩ以外の用途で使用してよい。例えば、グラフィック向けの計算や、科学計算用の計算
などにおいて、積和演算処理や行列演算処理を行う場合に、演算回路１１０の全体、また
は、その一部を用いて、処理を行ってもよい。つまり、ＡＩ向けの計算だけでなく、一般
的な計算のために、演算回路１１０の全体、または、その一部を用いてもよい。
回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］
乃至配線ＩＬＢ［ｎ］と、に電気的に接続される。回路ＷＬＤは、一例として、配線ＷＬ
Ｓ［１］乃至配線ＷＬＳ［ｍ］に電気的に接続される。回路ＸＬＤは、一例として、配線
ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］に電気的に接続されている。回路ＡＦＰは、一例とし
て、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、
に電気的に接続されている。
＜＜アレイ部ＡＬＰ＞＞
アレイ部ＡＬＰは、一例として、ｍ×ｎ個の回路ＭＰを有している。回路ＭＰは、一例
として、アレイ部ＡＬＰ内において、ｍ行ｎ列のマトリクス状に配置されている。なお、
図２では、ｉ行ｊ列（ここでのｉは１以上ｍ以下の整数であって、ｊは１以上ｎ以下の整
数である。）に位置する回路ＭＰを、回路ＭＰ［ｉ，ｊ］と表記している。但し、図２で
は、回路ＭＰ［１，１］、回路ＭＰ［ｍ，１］、回路ＭＰ［ｉ，ｊ］、回路ＭＰ［１，ｎ
］、回路ＭＰ［ｍ，ｎ］のみ図示しており、それ以外の回路ＭＰＣについては図示を省略
している。
回路ＭＰ［ｉ，ｊ］は、一例として、配線ＩＬ［ｊ］と、配線ＩＬＢ［ｊ］と、配線Ｗ
ＬＳ［ｉ］と、配線ＸＬＳ［ｉ］と、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的
に接続されている。
回路ＭＰ［ｉ，ｊ］は、一例として、ニューロンＮｉ （ｋ－１）とニューロンＮｊ （ｋ
）との間の重み係数（第１データ又は第２データの一方と呼称する場合がある。ここでは
第１データと呼称する）を保持する機能を有する。具体的には、回路ＭＰ［ｉ，ｊ］は、
配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］から入力される、第１データ（重み係数）に応じた
情報（例えば、電位、抵抗値、電流値など）の保持を行う。また、回路ＭＰ［ｉ，ｊ］は
、ニューロンＮｉ （ｋ－１）から出力される信号ｚｉ （ｋ－１）（第１データ又は第２デ
ータの他方と呼称する場合がある。ここでは第２データと呼称する）と第１データとの積
を出力する機能を有する。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、配線ＸＬＳ［ｉ
］から第２データｚｉ （ｋ－１）が入力されることで、第１データと第２データとの積に
応じた情報（例えば、電流、電圧など）、又は、第１データと第２データとの積に関連し
た情報（例えば、電流、電圧など）電流を配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に出力す
る。なお、配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］が配置されている場合の例を示したが、
本発明の一態様は、これに限定されない。配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］のいずれ
か一方のみが配置されていてもよい。なお、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］が配置
されている場合の例を示したが、本発明の一態様は、これに限定されない。配線ＯＬ［ｊ
］及び配線ＯＬＢ［ｊ］のいずれか一方のみが配置されていてもよい。
＜＜回路ＩＬＤ＞＞
回路ＩＬＤは、一例として、配線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＩＬＢ［１］
乃至配線ＩＬＢ［ｎ］と、を介して、回路ＭＰ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれ
ぞれに対して、重み係数である第１データｗ１ （ｋ－１） １ （ｋ）乃至ｗｍ （ｋ－１） ｎ
（ｋ）に対応する情報（例えば、電位、抵抗値、電流値など）を入力する機能を有する。
具体的な例としては、回路ＩＬＤは、回路ＭＰ［ｉ，ｊ］に対して、重み係数である第１
データｗｉ （ｋ－１） ｊ （ｋ）に対応する情報（例えば、電位、抵抗値、または、電流値
など）を、配線ＩＬ［ｊ］、配線ＩＬＢ［ｊ］によって供給する。
＜＜回路ＷＬＤ＞＞
回路ＷＬＤは、一例として、回路ＩＬＤから入力される第１データに応じた情報（例え
ば、電位、抵抗値、電流値など）の書き込む先となる回路ＭＰを選択する機能を有する。
例えば、アレイ部ＡＬＰのｉ行目に位置する回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］
に情報（例えば、電位、抵抗値、電流値など）の書き込みを行う場合、回路ＷＬＤは、例
えば、回路ＭＰ［ｉ，１］乃至回路ＭＰ［ｉ，ｎ］に含まれる書き込み用スイッチング素
子をオン状態又はオフ状態にするための信号を配線ＷＬＳ［ｉ］に供給し、ｉ行目以外の
回路ＭＰに含まれる書き込み用スイッチング素子をオフ状態にする電位を配線ＷＬＳに供
給すればよい。なお、配線ＷＬＳ［ｉ］が配置されている場合の例を示したが、本発明の
一態様は、これに限定されない。例えば、配線ＷＬＳ［ｉ］を複数の配線として、配置し
てもよい。
＜＜回路ＸＬＤ＞＞
回路ＸＬＤは、一例として、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］を介して、回路Ｍ
Ｐ［１，１］乃至回路ＭＰ［ｍ，ｎ］のそれぞれに対して、ニューロンＮ１ （ｋ－１）乃
至ニューロンＮｍ （ｋ）から出力された演算値に相当する第２データｚ１ （ｋ－１）乃至
ｚｍ （ｋ－１）を供給する機能を有する。具体的には、回路ＸＬＤは、回路ＭＰ［ｉ，１
］乃至回路ＭＰ［ｉ，ｎ］に対して、ニューロンＮｉ （ｋ－１）から出力された第２デー
タｚｉ （ｋ－１）に対応する情報（例えば、電位、電流値など）を、配線ＸＬＳ［ｉ］に
よって供給する。なお、配線ＸＬＳ［ｉ］が配置されている場合の例を示したが、本発明
の一態様は、これに限定されない。例えば、配線ＸＬＳ［ｉ］を複数の配線として、配置
してもよい。
＜＜回路ＡＦＰ＞＞
回路ＡＦＰは、一例としては、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］を有する。
回路ＡＣＴＦ［ｊ］は、一例として、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、のそれぞ
れに電気的に接続されている。回路ＡＣＴＦ［ｊ］は、一例としては、配線ＯＬ［ｊ］と
配線ＯＬＢ［ｊ］から入力されるそれぞれの情報（例えば、電位、電流値など）に応じた
信号を生成する。一例としては、配線ＯＬ［ｊ］と配線ＯＬＢ［ｊ］から入力されるそれ
ぞれの情報（例えば、電位、または、電流値など）を比較し、その比較結果に応じた信号
を生成する。当該信号は、ニューロンＮｊ （ｋ）から出力される信号ｚｊ （ｋ）に相当す
る。つまり、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例としては、上述したニ
ューラルネットワークの活性化関数の演算を行う回路として機能する。ただし、本発明の
一態様は、これに限定されない。例えば、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は
、アナログ信号をデジタル信号に変換する機能を有していてもよい。または例えば、回路
ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、アナログ信号を増幅して出力する機能、つま
り、出力インピーダンスを変換する機能を有していてもよい。なお、回路ＡＣＴＦが配置
されている場合の例を示したが、本発明の一態様は、これに限定されない。回路ＡＣＴＦ
が配置されていなくてもよい。
回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］は、一例として、図３Ａに示す回路構成と
することができる。図３Ａは、一例として、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力
された電流に応じて、信号ｚｊ （ｋ）を生成する回路である。具体的には、図３Ａには、
２値によって表される出力信号ｚｊ （ｋ）を出力する活性化関数の演算回路の一例を示し
ている。
図３Ａにおいて、回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、比較器ＣＭ
Ｐを有する。抵抗素子ＲＥ、抵抗素子ＲＥＢは、電流を電圧に変換する機能を有する。し
たがって、電流を電圧に変換する機能を有する素子または回路であれば、抵抗素子に限定
されない。配線ＯＬ［ｊ］は、抵抗素子ＲＥの第１端子と、比較器ＣＭＰの第１入力端子
と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗素子ＲＥＢの第１端子と、比較器ＣＭ
Ｐの第２入力端子と、電気的に接続されている。また、抵抗素子ＲＥの第２端子は、配線
ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続さ
れている。なお、抵抗素子ＲＥの第２端子と抵抗素子ＲＥＢの第２端子とは、同一の配線
に接続されていてもよい。または、電位が同じである別の配線に接続されていてもよい。
抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの抵抗値は、互いに等しいことが好ましい。
例えば、抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの抵抗値の差は、１０％以内、より好
ましくは、５％以内に収まっていることが望ましい。ただし、本発明の一態様は、これに
限定されない。場合によっては、又は、状況に応じて、抵抗素子ＲＥ、抵抗素子ＲＥＢの
それぞれの抵抗値は互いに異なる値としてもよい。
配線ＶＡＬは、一例としては、定電圧を与える配線として機能する。当該定電圧として
は、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位（ＧＮＤ
）などとすることができる。また、当該定電圧は、回路ＭＰの構成に応じて、適宜設定す
るのが好ましい。なお、例えば、配線ＶＡＬには、定電圧ではなく、パルス信号が供給さ
れていてもよい。
抵抗素子ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電
流に応じて定まる。このため、比較器ＣＭＰの第１入力端子には、抵抗素子ＲＥの抵抗値
と当該電流に応じた電圧が入力される。同様に、抵抗素子ＲＥＢの第１端子と第２端子と
の間の電圧は、配線ＯＬＢ［ｊ］から流れる電流に応じて定まる。このため、比較器ＣＭ
Ｐの第２入力端子には、抵抗素子ＲＥＢの抵抗値と当該電流に応じた電圧が入力される。
比較器ＣＭＰは、一例としては、第１入力端子、第２入力端子のそれぞれに入力された
電圧を比較して、その比較結果に応じて、比較器ＣＭＰの出力端子から信号を出力する機
能を有する。例えば、比較器ＣＭＰは、第１入力端子に入力された電圧よりも第２入力端
子に入力された電圧が高い場合に、高レベル電位を比較器ＣＭＰの出力端子から出力し、
第２入力端子に入力された電圧よりも第１入力端子に入力された電圧が高い場合に、低レ
ベル電位を比較器ＣＭＰの出力端子から出力することができる。つまり、比較器ＣＭＰの
出力端子から出力される電位は、高レベル電位と低レベル電位の２通りであるため、回路
ＡＣＴＦ［ｊ］が出力する出力信号ｚｊ （ｋ）は２値とすることができる。例えば、比較
器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力信号
ｚｊ （ｋ）として“＋１”、“－１”に対応することができる。また、場合によっては、
比較器ＣＭＰの出力端子から出力される高レベル電位、低レベル電位のそれぞれは、出力
信号ｚｊ （ｋ）として“＋１”、“０”と対応してもよい。
また、図３Ａの回路ＡＣＴＦ［ｊ］では、抵抗素子ＲＥ、抵抗素子ＲＥＢを用いたが、
電流を電圧に変換する機能を有する素子または回路であれば、抵抗素子に限定されない。
そのため、図３Ａの回路ＡＣＴＦ［ｊ］の抵抗素子ＲＥ、抵抗素子ＲＥＢは、別の回路素
子に置き換えることができる。例えば、図３Ｂに示す回路ＡＣＴＦ［ｊ］は、図３Ａの回
路ＡＣＴＦ［ｊ］に含まれる抵抗素子ＲＥ、抵抗素子ＲＥＢを、容量素子ＣＥ、容量素子
ＣＥＢに置き換えた回路であり、図３Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うこ
とができる。なお、容量素子ＣＥ、容量素子ＣＥＢのそれぞれの静電容量の値は、互いに
等しいことが好ましい。例えば、容量素子ＣＥ、容量素子ＣＥＢのそれぞれの静電容量値
の差は、１０％以内、より好ましくは、５％以内に収まっていることが望ましい。ただし
、本発明の一態様は、これに限定されない。なお、容量素子ＣＥ、容量素子ＣＥＢに蓄積
された電荷を初期化する回路が設けられていてもよい。例えば、容量素子ＣＥと並列に、
スイッチが設けられていてもよい。つまり、スイッチの第２端子が、配線ＶＡＬに接続さ
れ、スイッチの第１端子が、容量素子ＣＥの第１端子、配線ＯＬ［ｊ］、および、比較器
ＣＭＰの第１入力端子と接続されていてもよい。または、スイッチの第２端子が、配線Ｖ
ＡＬとは異なる配線に接続され、スイッチの第１端子が、容量素子ＣＥの第１端子、配線
ＯＬ［ｊ］、および、比較器ＣＭＰの第１入力端子と接続されていてもよい。また、図３
Ｃに示す回路ＡＣＴＦ［ｊ］は、図３Ａの回路ＡＣＴＦ［ｊ］に含まれる抵抗素子ＲＥ、
抵抗素子ＲＥＢを、ダイオード素子ＤＥ、ダイオード素子ＤＥＢに置き換えた回路であり
、図３Ａの回路ＡＣＴＦ［ｊ］とほぼ同様の動作を行うことができる。ダイオード素子Ｄ
Ｅ、ダイオード素子ＤＥＢの向き（アノードとカソードの接続箇所）は、配線ＶＡＬの電
位の大きさにより、適宜変更することが望ましい。
また、図３Ａ乃至図３Ｃの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、一例として
、オペアンプＯＰに置き換えることができる。図３Ｄに示す回路ＡＣＴＦ［ｊ］は、図３
Ａの回路ＡＣＴＦ［ｊ］の比較器ＣＭＰをオペアンプＯＰに置き換えた回路図を示してい
る。
また、図３Ｂの回路ＡＣＴＦ［ｊ］にスイッチＳ０１ａ、スイッチＳ０１ｂを設けても
よい。これにより、回路ＡＣＴＦ［ｊ］は、容量素子ＣＥ、容量素子ＣＥＢのそれぞれに
配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じた電位を保持することがで
きる。その具体的な回路の一例としては、図３Ｅに示すとおり、スイッチＳ０１ａの第１
端子に配線ＯＬ［ｊ］が電気的に接続され、スイッチＳ０１ａの第２端子に容量素子ＣＥ
の第１端子と比較器ＣＭＰの第１入力端子とが電気的に接続され、スイッチＳ０１ｂの第
１端子に配線ＯＬＢ［ｊ］が電気的に接続され、スイッチＳ０１ｂの第２端子に容量素子
ＣＥＢの第１端子と比較器ＣＭＰの第２入力端子とが電気的に接続された構成とすればよ
い。図３Ｅの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰの第１、第２入力端子のそれぞ
れに配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］の電位を入力するとき、スイッチＳ０１ａ、スイ
ッチＳ０１ｂのそれぞれをオン状態にすることによって行うことができる。また、その後
、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオフ状態にすることによって、比較
器ＣＭＰの第１入力端子、第２入力端子のそれぞれに入力された電位を容量素子ＣＥ、容
量素子ＣＥＢに保持することができる。なお、スイッチＳ０１ａ、スイッチＳ０１ｂとし
ては、例えば、アナログスイッチ、トランジスタなどの電気的なスイッチを適用すること
ができる。また、スイッチＳ０１ａ、スイッチＳ０１ｂとしては、例えば、機械的なスイ
ッチを適用してもよい。なお、スイッチＳ０１ａ、スイッチＳ０１ｂにトランジスタを適
用する場合、当該トランジスタは、ＯＳトランジスタ、またはチャネル形成領域にシリコ
ンを有するトランジスタ（以後、Ｓｉトランジスタと呼称する。）とすることができる。
又は、スイッチＳ０１ａ、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を制御
することにより、容量素子ＣＥ、容量素子ＣＥＢの電圧値を制御することができる。例え
ば、容量素子ＣＥ、容量素子ＣＥＢに流れる電流値が大きい場合には、スイッチＳ０１ａ
、スイッチＳ０１ｂのそれぞれをオン状態にしておく期間を短くしておくことにより、容
量素子ＣＥ、容量素子ＣＥＢの電圧値が大きくなりすぎることを防ぐことができる。
また、図３Ａ乃至図３Ｃ、図３Ｅの回路ＡＣＴＦ［ｊ］に含まれる比較器ＣＭＰは、例
えば、チョッパ型の比較器とすることができる。図３Ｆに示す比較器ＣＭＰは、チョッパ
型の比較器を示しており、比較器ＣＭＰはスイッチＳ０２ａ、スイッチＳ０２ｂ、スイッ
チＳ０３と、容量素子ＣＣと、インバータ回路ＩＮＶ３と、を有する。なお、スイッチＳ
０２ａ、スイッチＳ０２ｂ、スイッチＳ０３は、前述したスイッチＳ０１ａ、スイッチＳ
０１ｂと同様に、機械的なスイッチ、ＯＳトランジスタ、Ｓｉトランジスタなどのトラン
ジスタとすることができる。
スイッチＳ０２ａの第１端子は、端子ＶｉｎＴに電気的に接続され、スイッチＳ０２ｂ
の第１端子は、端子ＶｒｅｆＴに電気的に接続され、スイッチＳ０２ａの第２端子は、ス
イッチＳ０２ｂの第２端子と、容量素子ＣＣの第１端子と、に電気的に接続されている。
容量素子ＣＣの第２端子は、インバータ回路ＩＮＶ３の入力端子と、スイッチＳ０３の第
１端子と、に電気的に接続されている。端子ＶｏｕｔＴは、インバータ回路ＩＮＶ３の出
力端子と、スイッチＳ０３の第２端子と、に電気的に接続されている。
端子ＶｉｎＴは、比較器ＣＭＰに入力電位を入力するための端子として機能し、端子Ｖ
ｒｅｆＴは、比較器ＣＭＰに参照電位を入力するための端子として機能し、端子Ｖｏｕｔ
Ｔは、比較器ＣＭＰから出力電位を出力するための端子として機能する。なお、端子Ｖｉ
ｎＴは、図３Ａ乃至図３Ｃ、図３Ｅの比較器ＣＭＰの第１端子又は第２端子の一方に対応
し、端子ＶｒｅｆＴは、図３Ａ乃至図３Ｃ、図３Ｅの比較器ＣＭＰの第１端子又は第２端
子の他方に対応することができる。
図３Ａ乃至図３Ｅの回路ＡＣＴＦ［ｊ］は、２値によって表される出力信号ｚｊ （ｋ）
を出力する活性化関数の演算回路であるが、回路ＡＣＴＦ［ｊ］は出力信号ｚｊ （ｋ）を
３値以上、又はアナログ値として出力する構成としてもよい。
図４Ａ乃至図４Ｆは、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から入力された電流に応じて
、信号ｚｊ （ｋ）を生成する回路であり、３値によって表される出力信号ｚｊ （ｋ）を出
力する活性化関数の演算回路の一例を示している。
図４Ａに示す回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、比較器ＣＭＰａ
、比較器ＣＭＰｂを有する。配線ＯＬ［ｊ］は、抵抗素子ＲＥの第１端子と、比較器ＣＭ
Ｐａの第１入力端子と、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗素子ＲＥＢの第１
端子と、比較器ＣＭＰｂの第１入力端子と、電気的に接続されている。また、比較器ＣＭ
Ｐａの第２入力端子と、比較器ＣＭＰｂの第２入力端子と、は、配線ＶｒｅｆＬに電気的
に接続されている。更に、抵抗素子ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、
抵抗素子ＲＥＢの第２端子は、配線ＶＡＬに電気的に接続されている。
配線ＶｒｅｆＬは、定電圧Ｖｒｅｆを与える配線として機能し、Ｖｒｅｆは、例えば、
ＧＮＤ以上、ＶＤＤ以下であることが好ましい。また、状況に応じて、Ｖｒｅｆは、ＧＮ
Ｄ未満の電位、又はＶＤＤより高い電位としてもよい。Ｖｒｅｆは、比較器ＣＭＰａ、比
較器ＣＭＰｂにおける参照電位（比較用の電位）として扱われる。
抵抗素子ＲＥの第１端子と第２端子との間の電圧は、配線ＯＬ［ｊ］から流れてくる電
流に応じて定まる。このため、比較器ＣＭＰａの第１入力端子には、抵抗素子ＲＥの抵抗
値と当該電流に応じた電圧が入力される。同様に、抵抗素子ＲＥＢの第１端子と第２端子
との間の電圧は、配線ＯＬＢ［ｊ］から流れてくる電流に応じて定まる。このため、比較
器ＣＭＰｂの第１入力端子には、抵抗素子ＲＥＢの抵抗値と当該電流に応じた電圧が入力
される。
比較器ＣＭＰａは、第１入力端子、第２入力端子のそれぞれに入力された電圧を比較し
て、その比較結果に応じて、比較器ＣＭＰａの出力端子から信号を出力する。例えば、比
較器ＣＭＰａは、第１入力端子に入力された電圧よりも第２入力端子に入力された電圧（
Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰａの出力端子から出力し、第２入
力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入力された電圧が高い場合に
、低レベル電位を比較器ＣＭＰａの出力端子から出力することができる。
比較器ＣＭＰｂは、比較器ＣＭＰａと同様に、第１入力端子、第２入力端子のそれぞれ
に入力された電圧を比較して、その比較結果に応じて、比較器ＣＭＰｂの出力端子から信
号を出力する。例えば、比較器ＣＭＰｂは、第１入力端子に入力された電圧よりも第２入
力端子に入力された電圧（Ｖｒｅｆ）が高い場合に、高レベル電位を比較器ＣＭＰｂの出
力端子から出力し、第２入力端子に入力された電圧（Ｖｒｅｆ）よりも第１入力端子に入
力された電圧が高い場合に、低レベル電位を比較器ＣＭＰｂの出力端子から出力すること
ができる。
このとき、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの出力端子から出力された電位
に応じて、３値の出力信号ｚｊ （ｋ）を表すことができる。例えば、比較器ＣＭＰａの出
力端子から高レベル電位が出力され、比較器ＣＭＰｂの出力端子から低レベル電位が出力
された場合、出力信号ｚｊ （ｋ）は“＋１”とし、比較器ＣＭＰａの出力端子から低レベ
ル電位が出力され、比較器ＣＭＰｂの出力端子から高レベル電位が出力された場合、出力
信号ｚｊ （ｋ）は“－１”とし、比較器ＣＭＰａの出力端子から低レベル電位が出力され
、比較器ＣＭＰｂの出力端子から低レベル電位が出力された場合、出力信号ｚｊ （ｋ）は
“＋０”とすることができる。
また、回路ＡＣＴＦ［ｊ］は、図４Ａに示した回路構成に限定されず、状況に応じて、
変更することができる。例えば、図４Ａの回路ＡＣＴＦ［ｊ］において、比較器ＣＭＰａ
、比較器ＣＭＰｂの２つの出力結果を、１つの信号としてまとめたい場合、回路ＡＣＴＦ
［ｊ］に変換回路ＴＲＦを設ければよい。図４Ｂの回路ＡＣＴＦ［ｊ］は、図４Ａの回路
ＡＣＴＦ［ｊ］に変換回路ＴＲＦを設けた構成例であり、比較器ＣＭＰａ、ＣＭＰｂのそ
れぞれの出力端子は、変換回路ＴＲＦの入力端子に電気的に接続されている。変換回路Ｔ
ＲＦの具体的な例としては、デジタルアナログ変換回路（この場合、信号ｚｊ （ｋ）はア
ナログ値となる。）などとすることができる。
また、例えば、図４Ａにおいて、比較器ＣＭＰａ、比較器ＣＭＰｂのそれぞれの第２入
力端子に電気的に接続されている配線ＶｒｅｆＬを、配線Ｖｒｅｆ１Ｌ、Ｖｒｅｆ２Ｌの
別々の配線に置き換えてもよい。図４Ｃの回路ＡＣＴＦ［ｊ］は、図４Ａの回路ＡＣＴＦ
［ｊ］に含まれている比較器ＣＭＰａの第２端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ１
Ｌと電気的に接続され、比較器ＣＭＰｂの第２端子が配線ＶｒｅｆＬでなく配線Ｖｒｅｆ
２Ｌと電気的に接続された構成となっている。配線Ｖｒｅｆ１Ｌ、Ｖｒｅｆ２Ｌに入力さ
れる電位を互いに異なる値にすることによって、比較器ＣＭＰａ、比較器ＣＭＰｂにおけ
る参照電位を別々に設定することができる。
また、例えば、図４Ａ乃至図４Ｃの回路ＡＣＴＦ［ｊ］とは別の構成として、増幅回路
、または、インピーダンス変換回路などを用いてもよい。例えば、図４Ｄに示す回路ＡＣ
ＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。図４Ｄの回路
ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、オペアンプＯＰａ、オペアンプＯＰ
ｂを有しており、増幅回路として機能する。
配線ＯＬ［ｊ］は、抵抗素子ＲＥの第１端子と、オペアンプＯＰａの非反転入力端子と
、電気的に接続され、配線ＯＬＢ［ｊ］は、抵抗素子ＲＥＢの第１端子と、オペアンプＯ
Ｐｂの非反転入力端子と、電気的に接続されている。また、オペアンプＯＰａの反転入力
端子は、オペアンプＯＰａの出力端子に電気的に接続され、オペアンプＯＰｂの反転入力
端子は、オペアンプＯＰｂの出力端子に電気的に接続されている。更に、抵抗素子ＲＥの
第２端子は、配線ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線ＶＡＬ
に電気的に接続されている。
つまり、図４Ｄの回路ＡＣＴＦ［ｊ］に含まれているオペアンプＯＰａ、オペアンプＯ
Ｐｂはボルテージフォロワの接続構成となっている。これによって、オペアンプＯＰａの
出力端子から出力される電位は、オペアンプＯＰａの非反転入力端子に入力された電位と
ほぼ等しくなり、オペアンプＯＰｂの出力端子から出力される電位は、オペアンプＯＰｂ
の非反転入力端子に入力された電位とほぼ等しくなる。この場合、出力信号ｚｊ （ｋ）は
、２つのアナログ値として回路ＡＣＴＦ［ｊ］から出力される。なお、オペアンプＯＰａ
の出力端子と、オペアンプＯＰｂの出力端子とを、比較器ＣＭＰの入力端子にそれぞれ接
続してもよい。そして、比較器ＣＭＰからの出力を出力信号ｚｊ （ｋ）としてもよい。
また、例えば、図４Ａ乃至図４Ｄの回路ＡＣＴＦ［ｊ］とは別の構成として、積分回路
、電流電圧変換回路などを用いてもよい。さらに、オペアンプを用いて、積分回路、電流
電圧変換回路を構成してもよい。一例として、図４Ｅに示す回路ＡＣＴＦ［ｊ］を図２の
演算回路１１０の回路ＡＦＰに適用することができる。図４Ｅの回路ＡＣＴＦ［ｊ］は、
オペアンプＯＰａ、オペアンプＯＰｂ、負荷素子ＬＥａ、負荷素子ＬＥｂを有する。
配線ＯＬ［ｊ］は、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と、負
荷素子ＬＥａの第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、オペアンプＯＰ
ｂの第１入力端子（例えば、反転入力端子）と、負荷素子ＬＥｂの第１端子と、電気的に
接続されている。また、オペアンプＯＰａの第２入力端子（例えば、非反転入力端子）は
、配線Ｖｒｅｆ１Ｌに電気的に接続され、オペアンプＯＰｂの第２入力端子（例えば、非
反転入力端子）は、配線Ｖｒｅｆ２Ｌに電気的に接続されている。負荷素子ＬＥａの第２
端子は、オペアンプＯＰａの出力端子に電気的に接続され、負荷素子ＬＥａの第２端子は
、オペアンプＯＰｂの出力端子に電気的に接続されている。
なお、ここでの配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２Ｌは、互いに等しい電圧、又は異な
る電圧を供給する配線として機能する。したがって、配線Ｖｒｅｆ１Ｌ、配線Ｖｒｅｆ２
Ｌは、１本の配線にまとめることができる。
図４Ｅの回路ＡＣＴＦ［ｊ］において、負荷素子ＬＥａ、負荷素子ＬＥｂとしては、例
えば、抵抗素子、容量素子とすることができる。特に、負荷素子ＬＥａ、負荷素子ＬＥｂ
として容量素子を用いることによって、オペアンプＯＰａと負荷素子ＬＥａ、オペアンプ
ＯＰｂと負荷素子ＬＥｂ、はそれぞれ積分回路として機能する。つまり、配線ＯＬ［ｊ］
または配線ＯＬＢ［ｊ］に流れる電流量に応じて、それぞれの容量素子（負荷素子ＬＥａ
、ＬＥｂ）に電荷が蓄えられる。つまり、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる
電流は、積分回路によって、積分された電流量が電圧に変換されて、信号ｚｊ （ｋ）とし
て出力される。なお、オペアンプＯＰａの出力端子と、オペアンプＯＰｂの出力端子とを
、比較器ＣＭＰの入力端子にそれぞれ接続してもよい。そして、比較器ＣＭＰからの出力
を出力信号ｚｊ （ｋ）としてもよい。なお、負荷素子ＬＥａ、負荷素子ＬＥｂの容量素子
に蓄積された電荷を初期化する回路が設けられていてもよい。例えば、負荷素子ＬＥａ（
容量素子）と並列に、スイッチが設けられていてもよい。つまり、スイッチの第２端子が
、オペアンプＯＰａの出力端子に接続され、スイッチの第１端子が、配線ＯＬ［ｊ］、お
よび、オペアンプＯＰａの第１入力端子（例えば、反転入力端子）と接続されていてもよ
い。
また、図４Ｅの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から
流れる電流を電圧に変換して出力したい場合、負荷素子ＬＥａ、負荷素子ＬＥｂとしては
、容量素子以外としては抵抗素子を用いることができる。
また、例えば、図４Ａ乃至図４Ｅの回路ＡＣＴＦ［ｊ］とは別の構成として、図４Ｆに
示す回路ＡＣＴＦ［ｊ］を図２の演算回路１１０の回路ＡＦＰに適用することができる。
図４Ｆの回路ＡＣＴＦ［ｊ］は、抵抗素子ＲＥ、抵抗素子ＲＥＢ、アナログデジタル変換
回路ＡＤＣａ、アナログデジタル変換回路ＡＤＣｂを有する。
配線ＯＬ［ｊ］は、アナログデジタル変換回路ＡＤＣａの入力端子と、抵抗素子ＲＥの
第１端子と、に電気的に接続され、配線ＯＬＢ［ｊ］は、アナログデジタル変換回路ＡＤ
Ｃｂの入力端子と、抵抗素子ＲＥＢの第１端子と、に電気的に接続されている。抵抗素子
ＲＥの第２端子は、配線ＶＡＬに電気的に接続され、抵抗素子ＲＥＢの第２端子は、配線
ＶＡＬに電気的に接続されている。
図４Ｆの回路ＡＣＴＦ［ｊ］において、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から流れる
電流に応じて、抵抗素子ＲＥ、抵抗素子ＲＥＢのそれぞれの第１端子の電位が定められる
。そして、回路ＡＣＴＦ［ｊ］は、アナログ値である当該電位をアナログデジタル変換回
路ＡＤＣａ、ＡＤＣｂによって、２値、又は３値以上（例えば、２５６値など）のデジタ
ル値に変換して、信号ｚｊ （ｋ）として出力する機能を有する。
なお、図４Ａ乃至図４Ｆに示した抵抗素子ＲＥ、抵抗素子ＲＥＢは、図３Ｂ、図３Ｃと
同様に、容量素子ＣＥ、容量素子ＣＥＢ、又はダイオード素子ＤＥ、ダイオード素子ＤＥ
Ｂに置き換えることができる。特に、図４Ａ乃至図４Ｆに示した抵抗素子ＲＥ、抵抗素子
ＲＥＢを容量素子ＣＥ、容量素子ＣＥＢに置き換えた場合、さらに図３Ｅと同様にスイッ
チＳ０１ａ、スイッチＳ０１ｂを設けることで、配線ＯＬ［ｊ］、配線ＯＬＢ［ｊ］から
入力された電位を保持することができる。
なお、図２の演算回路１１０は、回路ＭＰ［ｉ，ｊ］の回路構成に応じて、回路ＭＰ［
ｉ，ｊ］に電気的に接続されている配線の本数を変更することができる。例えば、図２の
演算回路１１０において、回路ＭＰ［ｉ，ｊ］に電気的に接続されている配線ＷＬＳ［ｉ
］は、１本又は複数本の配線とすることができる。また、例えば、回路ＭＰ［ｉ，ｊ］に
電気的に接続されている配線ＸＬＳ［ｉ］は、１本又は複数本の配線とすることができる
。
＜＜回路ＭＰ＞＞
次に、演算回路１１０に含まれる回路ＭＰ［ｉ，ｊ］の構成例について説明する。
図５Ａは、演算回路１１０に適用できる回路ＭＰ［ｉ，ｊ］の構成例を示しており、回
路ＭＰ［ｉ，ｊ］は、一例としては、回路ＭＣと、回路ＭＣｒと、を有する。回路ＭＣ及
び回路ＭＣｒは、回路ＭＰにおいて、重み係数と、ニューロンの入力信号（演算値）と、
の積を計算する回路である。回路ＭＣは、回路ＭＣｒと同様の構成、又は回路ＭＣｒと異
なる構成とすることができる。そのため、回路ＭＣｒは、回路ＭＣと区別をするため、符
号に「ｒ」を付している。また、回路ＭＣｒに含まれている、後述する回路素子の符号に
も「ｒ」を付している。
回路ＭＣは、一例としては、保持部ＨＣを有し、回路ＭＣｒは、保持部ＨＣｒを有する
。保持部ＨＣ、及び保持部ＨＣｒは、それぞれ情報（例えば、電位、抵抗値、電流値など
）を保持する機能を有する。なお、回路ＭＰ［ｉ，ｊ］に設定される第１データｗｉ （ｋ
－１） ｊ （ｋ）は、保持部ＨＣ、保持部ＨＣｒのそれぞれに保持される情報（例えば、電
位、抵抗値、電流値など）に応じて定められる。そのため、保持部ＨＣ及び保持部ＨＣｒ
のそれぞれは、第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた各情報（例えば、電位、抵抗
値、電流値など）を供給する配線ＩＬ［ｊ］及び配線ＩＬＢ［ｊ］に電気的に接続されて
いる。
図５Ａに示した配線ＷＬ［ｉ］は、図２における配線ＷＬＳ［ｉ］に相当する。配線Ｗ
Ｌ［ｉ］は、保持部ＨＣ及び保持部ＨＣｒのそれぞれに電気的に接続されている。回路Ｍ
Ｐ［ｉ，ｊ］に含まれる保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ
－１） ｊ （ｋ）に応じた情報（例えば、電位、抵抗値、電流値など）を書き込むとき、配
線ＷＬ［ｉ］に所定の電位を供給することによって、配線ＩＬ［ｊ］と保持部ＨＣとを導
通状態にし、かつ配線ＩＬＢ［ｊ］と保持部ＨＣｒとを導通状態にする。そして、配線Ｉ
Ｌ［ｊ］、ＩＬＢ［ｊ］のそれぞれに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位な
どを供給することによって、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに当該電位などを
入力することができる。その後、配線ＷＬ［ｉ］に所定の電位を供給して、配線ＩＬ［ｊ
］と保持部ＨＣとを非導通状態にし、かつ配線ＩＬＢ［ｊ］と保持部ＨＣｒとを非導通状
態にする。そして、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ－１
） ｊ （ｋ）に応じた各電位などが保持される。
例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいず
れかをとる場合を考える。第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”である場合、一例
として、保持部ＨＣに高レベル電位を保持し、保持部ＨＣｒに低レベル電位を保持する。
また、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”である場合、一例として、保持部Ｈ
Ｃに低レベル電位を保持し、保持部ＨＣｒに高レベル電位を保持する。そして、第１デー
タｗｉ （ｋ－１） ｊ （ｋ）が“０”である場合、一例として、保持部ＨＣに低レベル電位
を保持し、保持部ＨＣｒに低レベル電位を保持する。なお、別の例として、第１データｗ
ｉ （ｋ－１） ｊ （ｋ）がアナログ値、具体的には、“負のアナログ値”、“０”、または
、“正のアナログ値”をとる場合を考える。第１データｗｉ （ｋ－１） ｊ （ｋ）が“正の
アナログ値”である場合、一例として、保持部ＨＣに高レベルのアナログ電位を保持し、
保持部ＨＣｒに低レベル電位を保持する。また、第１データｗｉ （ｋ－１） ｊ （ｋ）が“
負のアナログ値”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部
ＨＣｒに高レベルのアナログ電位を保持する。そして、第１データｗｉ （ｋ－１） ｊ （ｋ
）が“０”である場合、一例として、保持部ＨＣに低レベル電位を保持し、保持部ＨＣｒ
に低レベル電位を保持する。なお、アナログ値としては、多ビット（多値）のデジタル値
であってもよい。つまり、一例として、第１データｗｉ （ｋ－１） ｊ （ｋ）が、“１”、
”２”、”３”である場合、一例として、保持部ＨＣには、“１”、”２”、”３”に応
じた電位を持つ高レベルの電位を保持し、保持部ＨＣｒに低レベル電位を保持する。また
、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、”－２”、”－３”である場合、一例
として、保持部ＨＣには、低レベル電位を保持し、保持部ＨＣｒには、“－１”、”－２
”、”－３”の絶対値である“１”、”２”、”３”に応じた高レベルの電位を保持する
。そして、第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”である場合、一例として、保持部
ＨＣに低レベル電位を保持し、保持部ＨＣｒに低レベル電位を保持する。
また、一例として、回路ＭＣは、保持部ＨＣに保持された情報（例えば、電位、抵抗値
、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方
に出力する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、
抵抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］
の他方に出力する機能を有する。例えば、保持部ＨＣに高レベル電位が保持されている場
合、回路ＭＣは第１電流値を持つ電流を出力し、保持部ＨＣに低レベル電位が保持されて
いる場合、回路ＭＣは第２電流値を持つ電流を出力するものとする。同様に、保持部ＨＣ
ｒに高レベル電位が保持されている場合、回路ＭＣｒは第１電流値を持つ電流を出力し、
保持部ＨＣｒに低レベル電位が保持されている場合、回路ＭＣｒは第２電流値を持つ電流
を出力するものとする。なお、第１電流値、第２電流値のそれぞれの大きさは、回路ＭＣ
、回路ＭＣｒ、保持部ＨＣ、保持部ＨＣｒなどの構成や、第１データｗｉ （ｋ－１） ｊ （
ｋ）の値によって定められる。一例としては、第１電流値は第２電流値よりも大きい場合
もあり、又は小さい場合もある。更に、第１電流値又は第２電流値の一方はゼロ電流、つ
まり電流値が０の場合もある。または、第１電流値を持つ電流と第２電流値を持つ電流と
で、電流が流れる向きが異なる場合もある。特に、例えば、第１データｗｉ （ｋ－１） ｊ
（ｋ）が“－１”、“０”、“１”の３値のいずれかをとる場合、第１電流値又は第２電
流値の一方が０となるように、回路ＭＣ、及び回路ＭＣｒを構成するのが好ましい。なお
、第１データｗｉ （ｋ－１） ｊ （ｋ）がアナログ値、例えば、“負のアナログ値”、“０
”、または、“正のアナログ値”をとる場合には、第１電流値又は第２電流値についても
、一例としては、アナログ値をとることができる。
なお、本明細書などにおいて、保持部ＨＣ、及び保持部ＨＣｒに保持された情報（例え
ば、電位、抵抗値、電流値など）に応じた電流、電圧などは、正の電流、電圧などとして
もよいし、負の電流、電圧などとしてもよいし、正と負の両方が混在していてもよい。つ
まり、例えば、上述の「保持部ＨＣに保持された情報（例えば、電位、抵抗値、電流値な
ど）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に出力する
機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された情報（例えば、電位、抵抗値、電
流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に出
力する機能を有する」という記載は、「保持部ＨＣに保持された情報（例えば、電位、抵
抗値、電流値など）に応じた電流、電圧などを、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の
一方から排出する機能を有し、回路ＭＣｒは、保持部ＨＣｒに保持された電位に応じた電
流を、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方から排出する機能を有する」という記
載に換言することができる。
図５Ａに示した配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］は、図２における配線ＸＬＳ
［ｉ］に相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）は
、一例としては、配線Ｘ１Ｌ［ｉ］、及び配線Ｘ２Ｌ［ｉ］のそれぞれの電位、電流など
によって定められる。そのため、回路ＭＣ、及び回路ＭＣｒには、例えば、配線Ｘ１Ｌ［
ｉ］及び配線Ｘ２Ｌ［ｉ］を介して、第２データｚｉ （ｋ－１）に応じた各電位が入力さ
れる。
回路ＭＣは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続され、回路ＭＣ
ｒは、配線ＯＬ［ｊ］と、配線ＯＬＢ［ｊ］と、に電気的に接続されている。回路ＭＣ及
び回路ＭＣｒは、一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に入力された電
位に応じて、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ
）と第２データｚｉ （ｋ－１）との積に応じた電流、電位などを出力する。具体的な例と
しては、回路ＭＣ、ＭＣｒからの電流の出力先は、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ
］の電位によって定められる。例えば、回路ＭＣ、及び回路ＭＣｒのそれぞれは、回路Ｍ
Ｃから出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の一方に流れ、回路ＭＣｒ
から出力される電流が配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］の他方に流れるような回路構
成となっている。つまり、回路ＭＣ、及び回路ＭＣｒから出力されたそれぞれの電流は、
同一の配線でなく、互いに異なる配線に流れる。なお、一例としては、回路ＭＣ、及び回
路ＭＣｒから、配線ＯＬ［ｊ］又は配線ＯＬＢ［ｊ］のいずれにも電流が流れない場合も
ある。
例えば、第２データｚｉ （ｋ－１）が“－１”、“０”、“１”の３値のいずれかをと
る場合を考える。例えば、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＰは、
回路ＭＣと配線ＯＬ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間
を導通状態とする。また、例えば、第２データｚｉ （ｋ－１）が“－１”である場合、回
路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を導通状態とし、回路ＭＣｒと配線ＯＬ［
ｊ］との間を導通状態とする。例えば、第２データｚｉ （ｋ－１）が“０”である場合、
回路ＭＣ、ＭＣｒのそれぞれが出力した電流を、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］
のいずれにも流さないようにするため、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間、
及び、回路ＭＣと配線ＯＬＢ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬ［ｊ
］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を非導通状態にする。
以上の動作をまとめた場合の例を示す。第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”の
場合には、回路ＭＣから電流を出力し、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”の
場合には、回路ＭＣｒから電流を出力する。そして、第２データｚｉ （ｋ－１）が“１”
の場合には、回路ＭＣと配線ＯＬ［ｊ］との間、および、回路ＭＣｒと配線ＯＬＢ［ｊ］
との間が導通状態になる。第２データｚｉ （ｋ－１）が“－１”の場合には、回路ＭＣと
配線ＯＬＢ［ｊ］との間、および、回路ＭＣｒと配線ＯＬ［ｊ］との間が導通状態になる
。以上のことより、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）の積
が正の値の場合には、配線ＯＬ［ｊ］に電流が出力される。第１データｗｉ （ｋ－１） ｊ
（ｋ）と第２データｚｉ （ｋ－１）の積が負の値の場合には、配線ＯＬＢ［ｊ］に電流が
出力される。第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）の積がゼロ
の値の場合には、どちらの配線にも電流は出力されない。
上述した例を具体的な例として記すと、第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”で
あって、第２データｚｉ （ｋ－１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ
［ｊ］に第１電流値を持つ電流Ｉ１［ｉ，ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］
に第２電流値を持つ電流Ｉ２［ｉ，ｊ］が流れる。このとき、第２電流値の大きさは、一
例としては、ゼロである。つまり、厳密には、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が
流れない。第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”であって、第２データｚｉ （ｋ
－１）が“１”である場合、例えば、回路ＭＣから配線ＯＬ［ｊ］に第２電流値を持つ電
流Ｉ１［ｉ，ｊ］が流れ、回路ＭＣｒから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ２
［ｉ，ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つ
まり、厳密には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れない。第１データｗｉ （ｋ－
１） ｊ （ｋ）が“０”であって、第２データｚｉ （ｋ－１）が“１”である場合、回路Ｍ
Ｃから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配
線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値
の大きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣから配線ＯＬ［ｊ
］に電流が流れず、回路ＭＣｒから配線ＯＬＢ［ｊ］に電流が流れない。
また、第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”であって、第２データｚｉ （ｋ－１
）が“－１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第１電流値を持つ電流Ｉ１［
ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２［ｉ、ｊ］
が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つまり、厳密
には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れない。第１データｗｉ （ｋ－１） ｊ （
ｋ）が“－１”であって、第２データｚｉ （ｋ－１）が“－１”である場合、回路ＭＣか
ら配線ＯＬＢ［ｊ］に第２電流値を持つ電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線
ＯＬ［ｊ］に第１電流値を持つ電流Ｉ２［ｉ、ｊ］が流れる。このとき、第２電流値の大
きさは、一例としては、ゼロである。つまり、厳密には、回路ＭＣから配線ＯＬＢ［ｊ］
に電流が流れない。第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”であって、第２データｚ
ｉ （ｋ－１）が“－１”である場合、回路ＭＣから配線ＯＬＢ［ｊ］に第２電流値を持つ
電流Ｉ１［ｉ、ｊ］が流れ、回路ＭＣｒから配線ＯＬ［ｊ］に第２電流値を持つ電流Ｉ２
［ｉ、ｊ］が流れる。このとき、第２電流値の大きさは、一例としては、ゼロである。つ
まり、厳密には、回路ＭＣから配線ＯＬＢ［ｊ］に電流が流れず、回路ＭＣｒから配線Ｏ
Ｌ［ｊ］に電流が流れない。
また、第２データｚｉ （ｋ－１）が“０”である場合、一例としては、回路ＭＣと配線
ＯＬ［ｊ］との間、及び、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となる。同様
に、回路ＭＣｒと配線ＯＬ［ｊ］との間、及び、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が
非導通状態となる。そのため、第１データｗｉ （ｋ－１） ｊ （ｋ）がどんな値であっても
、回路ＭＣ及び回路ＭＣｒから配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に電流は出力されな
い。
このように、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ
－１）との積が正の値を取る場合には、回路ＭＣまたは回路ＭＣｒのいずれかより、配線
ＯＬ［ｊ］に電流が流れる。このとき、第１データｗｉ （ｋ－１） ｊ （ｋ）が正の値の場
合には、回路ＭＣから配線ＯＬ［ｊ］に電流が流れ、第１データｗｉ （ｋ－１） ｊ （ｋ）
が負の値の場合には、回路ＭＣｒから配線ＯＬ［ｊ］に電流が流れる。一方、第１データ
ｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積が負の値を取る場合には、回
路ＭＣまたは回路ＭＣｒのいずれかより、配線ＯＬＢ［ｊ］に電流が流れる。このとき、
第１データｗｉ （ｋ－１） ｊ （ｋ）が正の値の場合には、回路ＭＣから配線ＯＬＢ［ｊ］
に電流が流れ、第１データｗｉ （ｋ－１） ｊ （ｋ）が負の値の場合には、回路ＭＣｒから
配線ＯＬＢ［ｊ］に電流が流れる。そのため、配線ＯＬ［ｊ］に接続された複数の回路Ｍ
Ｃまたは回路ＭＣｒから出力された電流の総和が、配線ＯＬ［ｊ］に流れることになる。
つまり、配線ＯＬ［ｊ］では、正の値の和をとった値となる電流が流れることになる。一
方、配線ＯＬＢ［ｊ］に接続された複数の回路ＭＣまたは回路ＭＣｒから出力された電流
の総和が、配線ＯＬＢ［ｊ］に流れることになる。つまり、配線ＯＬＢ［ｊ］では、負の
値の和をとった値となる電流が流れることになる。以上のような動作の結果、配線ＯＬ［
ｊ］に流れる総電流値、つまり、正の値の総和と、配線ＯＬＢ［ｊ］に流れる総電流値、
つまり、負の値の総和とを利用することにより、積和演算処理を行うことができる。例え
ば、配線ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも
大きい場合には、積和演算の結果としては、正の値をとると判断することができる。配線
ＯＬ［ｊ］に流れる総電流値の方が、配線ＯＬＢ［ｊ］に流れる総電流値よりも小さい場
合には、積和演算の結果としては、負の値をとると判断することができる。配線ＯＬ［ｊ
］に流れる総電流値と、配線ＯＬＢ［ｊ］に流れる総電流値とが概ね同じ値である場合に
は、積和演算の結果としては、ゼロの値をとると判断することができる。
なお、第２データｚｉ （ｋ－１）が“－１”、“０”、“１”のうちの、いずれか２値
、例えば、“－１”、“１”の２値の場合、または、“０”、“１”の２値の場合も、同
様に動作させることができる。同様に、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、
“０”、“１”、でのうちの、いずれか２値、例えば、“－１”、“１”の２値の場合、
または、“０”、“１”の２値の場合も、同様に動作させることができる。
なお、第１データｗｉ （ｋ－１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）
のデジタル値を取ってもよい。具体的な例としては、“－１”の代わりに“負のアナログ
値”、および、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路Ｍ
Ｃまたは回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ－１
） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
次に、図５Ａの回路ＭＰ［ｉ，ｊ］を変形した例について、説明する。なお、回路ＭＰ
［ｉ，ｊ］の変形例については、図５Ａの回路ＭＰ［ｉ，ｊ］と異なる部分を主に説明し
、図５Ａの回路ＭＰ［ｉ，ｊ］と共通する部分については説明を省略することがある。
図５Ｂに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図
５Ｂの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路
ＭＣｒと、を有する。但し、図５Ｂの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒに保持部ＨＣｒ
が含まれていない点で、図５Ａの回路ＭＰ［ｉ，ｊ］と異なる。
また、回路ＭＣｒは保持部ＨＣｒを有していないため、図５Ｂの回路ＭＰ［ｉ，ｊ］を
適用した演算回路は、保持部ＨＣｒに保持する電位を供給するための配線ＩＬＢ［ｊ］を
有さなくてもよい。加えて、回路ＭＣｒは配線ＷＬ［ｉ］に電気的に接続されていなくて
もよい。
図５Ｂの回路ＭＰ［ｉ，ｊ］において、回路ＭＣに含まれる保持部ＨＣは、回路ＭＣｒ
に電気的に接続されている。つまり、図５Ｂの回路ＭＰ［ｉ，ｊ］は、回路ＭＣｒと回路
ＭＣとが互いに保持部ＨＣを共有するような構成となっている。一例としては、保持部Ｈ
Ｃで保持された信号に対して、反転した信号を、保持部ＨＣから回路ＭＣｒに供給するこ
とができる。これにより、回路ＭＣと回路ＭＣｒとで、異なる動作をすることが可能とな
る。または、回路ＭＣと回路ＭＣｒとで、内部の回路構成が異なるようにして、その結果
、保持部ＨＣで保持された同一の信号に対して、回路ＭＣと回路ＭＣｒとで、出力する電
流の大きさが異なるようにすることも可能である。ここで、保持部ＨＣに第１データｗｉ
（ｋ－１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ－１）に応じた電位を配
線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、回路ＭＰ［ｉ，ｊ］は、
配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２デー
タｚｉ （ｋ－１）との積に応じた電流を出力することができる。
なお、図５Ｂの回路ＭＰを適用した演算回路１１０は、図６に示す演算回路１２０の回
路構成に変更することができる。演算回路１２０は、図２の演算回路１１０から配線ＩＬ
Ｂ［１］乃至配線ＩＬＢ［ｍ］を除いた構成となっている。
図５Ｃに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例であり、具
体的には、図６の演算回路１２０に適用できる回路ＭＰ［ｉ，ｊ］の構成例である。図５
Ｃの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路Ｍ
Ｃｒと、を有する。但し、図５Ｃの回路ＭＰ［ｉ，ｊ］と図５Ａの回路ＭＰ［ｉ，ｊ］は
、電気的に接続されている配線の構成が異なっている。
図５Ｃに示した配線Ｗ１Ｌ［ｉ］、及び配線Ｗ２Ｌ［ｉ］は、図６における配線ＷＬＳ
［ｉ］に相当する。配線Ｗ１Ｌ［ｉ］は保持部ＨＣに電気的に接続され、配線Ｗ２Ｌ［ｉ
］は保持部ＨＣｒに電気的に接続されている。
また、配線ＩＬ［ｊ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている
。
図５Ｃの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣと保持部ＨＣｒのそれぞれに異なる
電位を保持するとき、保持部ＨＣと保持部ＨＣｒへの電位の保持動作は、同時ではなく、
順に行うのが好ましい。例えば、回路ＭＰ［ｉ，ｊ］の第１データｗｉ （ｋ－１） ｊ （ｋ
）は、保持部ＨＣに第１電位、保持部ＨＣｒに第２電位を保持することによって表現でき
る場合を考える。初めに、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電
位を与えて、保持部ＨＣと配線ＩＬ［ｊ］との間を導通状態にし、かつ保持部ＨＣｒと配
線ＩＬ［ｊ］との間を非導通状態にする。次に、配線ＩＬ［ｊ］に第１電位を供給するこ
とで、保持部ＨＣに第１電位を与えることができる。その後に、配線Ｗ１Ｌ［ｉ］及び配
線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、保持部ＨＣと配線ＩＬ［ｊ］との間を
非導通状態にし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を導通状態にする。そして、
配線ＩＬ［ｊ］に第２電位を供給することで、保持部ＨＣｒに第２電位を与えることがで
きる。これにより、回路ＭＰ［ｉ，ｊ］は、第１データとしてｗｉ （ｋ－１） ｊ （ｋ）を
設定することができる。
なお、保持部ＨＣと保持部ＨＣｒのそれぞれにほぼ等しい電位を保持する場合（回路Ｍ
Ｐ［ｉ，ｊ］の第１データｗｉ （ｋ－１） ｊ （ｋ）が、保持部ＨＣと保持部ＨＣｒのそれ
ぞれにほぼ等しい電位を保持することによって設定される場合）、保持部ＨＣと配線ＩＬ
［ｊ］との間を導通状態とし、かつ保持部ＨＣｒと配線ＩＬ［ｊ］との間を導通状態とな
るように、配線Ｗ１Ｌ［ｉ］及び配線Ｗ２Ｌ［ｉ］のそれぞれに所定の電位を与えて、そ
の後に、配線ＩＬ［ｊ］に当該電位を供給すればよい。
図５Ｃの回路ＭＰ［ｉ，ｊ］は、保持部ＨＣ、及び保持部ＨＣｒに第１データｗｉ （ｋ
－１） ｊ （ｋ）に応じた電位を保持し、第２データｚｉ （ｋ－１）に応じた電位を配線Ｘ
１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に供給することによって、図５Ａの回路ＭＰ［ｉ，ｊ］
と同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）
と第２データｚｉ （ｋ－１）との積に応じた電流を出力することができる。
図５Ｄに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例である。図
５Ｄの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路
ＭＣｒと、を有する。但し、図５Ｄの回路ＭＰ［ｉ，ｊ］と図５Ａの回路ＭＰ［ｉ，ｊ］
は、電気的に接続されている配線の構成が異なっている。
図５Ｄの配線ＩＯＬ［ｊ］は、図５Ａにおける配線ＩＬ［ｊ］と配線ＯＬ［ｊ］とを１
本にまとめた配線として機能し、図５Ｄの配線ＩＯＬＢ［ｊ］は、図５Ａにおける配線Ｉ
ＬＢ［ｊ］と配線ＯＬＢ［ｊ］とを１本にまとめた配線として機能する。そのため、配線
ＩＯＬ［ｊ］は、保持部ＨＣと、回路ＭＣと、回路ＭＣｒと、に電気的に接続され、配線
ＩＯＬＢ［ｊ］は、保持部ＨＣｒと、回路ＭＣと、回路ＭＣｒと、に電気的に接続されて
いる。
図５Ｄの回路ＭＰ［ｉ，ｊ］に第１データｗｉ （ｋ－１） ｊ （ｋ）を保持するとき、初
めに、回路ＭＣと配線ＩＯＬ［ｊ］との間、及び、回路ＭＣと配線ＩＯＬＢ［ｊ］との間
が非導通状態となり、かつ回路ＭＣｒと配線ＩＯＬ［ｊ］との間、及び、回路ＭＣｒと配
線ＩＯＬＢ［ｊ］との間が非導通状態となるように、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［
ｉ］に所定の電位を入力する。その後に、配線ＷＬ［ｉ］に所定の電位を入力して、保持
部ＨＣと配線ＩＯＬ［ｊ］との間を導通状態にし、かつ保持部ＨＣｒと配線ＩＯＬＢ［ｊ
］との間を導通状態にして、配線ＩＯＬ［ｊ］、及び配線ＩＯＬＢ［ｊ］のそれぞれに第
１データｗｉ （ｋ－１） ｊ （ｋ）に応じた各電位を供給することによって、保持部ＨＣ、
及び保持部ＨＣｒのそれぞれに各電位を入力することができる。そして、保持部ＨＣと配
線ＩＯＬ［ｊ］との間が非導通状態となり、かつ保持部ＨＣｒと配線ＩＯＬＢ［ｊ］との
間が非導通状態となるように、配線ＷＬ［ｉ］に所定の電位を入力することによって、保
持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた各
電位を保持することができる。
保持部ＨＣ、及び保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ－１） ｊ （ｋ）に応じ
た電位を保持した後に、第２データｚｉ （ｋ－１）に応じた電位を配線Ｘ１Ｌ［ｉ］及び
配線Ｘ２Ｌ［ｉ］に供給することによって、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、配線
ＯＬ［ｊ］及び配線ＯＬＢ［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚ
ｉ （ｋ－１）との積に応じた電流を出力することができる。
なお、図５Ｄの回路ＭＰを適用した演算回路１１０は、図７に示す演算回路１３０の回
路構成に変更することができる。演算回路１３０は、図２の演算回路１１０において、配
線ＩＬ［１］乃至配線ＩＬ［ｎ］と、配線ＯＬ［１］乃至配線ＯＬ［ｎ］と、を配線ＩＯ
Ｌ［１］乃至配線ＩＯＬ［ｎ］としてまとめ、配線ＩＬＢ［１］乃至配線ＩＬＢ［ｎ］と
、配線ＯＬＢ［１］乃至配線ＯＬＢ［ｎ］と、を配線ＩＯＬＢ［１］乃至配線ＩＯＬＢ［
ｎ］としてまとめた構成となっている。また、演算回路１３０において、配線ＩＯＬ［１
］乃至配線ＩＯＬ［ｎ］、配線ＩＯＬＢ［１］乃至配線ＩＯＬＢ［ｎ］は、回路ＩＬＤに
電気的に接続されている。つまり、配線ＩＯＬ［ｊ］、配線ＩＯＬＢ［ｊ］は、回路ＭＰ
［ｉ，ｊ］に対して第１データｗｉ （ｋ－１） ｊ （ｋ）を送信するための信号線と、回路
ＡＣＴＦ［ｊ］に電流を供給するための電流線と、の機能を有する。この場合、回路ＭＰ
［ｉ，ｊ］に第１データｗｉ （ｋ－１） ｊ （ｋ）を送信するとき、回路ＩＬＤは、回路Ｉ
ＬＤと配線ＩＯＬ［ｊ］との間と、回路ＩＬＤと配線ＩＯＬＢ［ｊ］との間を導通状態に
し、回路ＡＣＴＦ［ｊ］は、回路ＡＣＴＦ［ｊ］と配線ＩＯＬ［ｊ］との間と、回路ＡＣ
ＴＦ［ｉ］と配線ＩＯＬＢ［ｊ］との間を非導通状態にすることが好ましい。そして、回
路ＡＣＴＦ［ｊ］に電流を供給するときは、回路ＩＬＤは、回路ＩＬＤと配線ＩＯＬ［ｊ
］との間と、回路ＩＬＤと配線ＩＯＬＢ［ｊ］との間を非導通状態にし、回路ＡＣＴＦ［
ｊ］は、回路ＡＣＴＦ［ｊ］と配線ＩＯＬ［ｊ］との間と、回路ＡＣＴＦ［ｊ］と配線Ｉ
ＯＬＢ［ｊ］との間を導通状態にすることが好ましい。
図５Ｅに示す回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］の変形例であり、具
体的には、図２の演算回路１１０に適用できる回路ＭＰ［ｉ，ｊ］の構成例である。図５
Ｅの回路ＭＰ［ｉ，ｊ］は、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、回路ＭＣと、回路Ｍ
Ｃｒと、を有する。但し、図５Ｅの回路ＭＰ［ｉ，ｊ］は、回路ＭＣが配線ＯＬＢ［ｊ］
に電気的に接続されていない点と、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されてい
ない点と、で図５Ａの回路ＭＰ［ｉ，ｊ］と異なっている。
図５Ｅに示した配線ＷＬ［ｉ］は、図２における配線ＷＬＳ［ｉ］に相当する。配線Ｗ
Ｌ［ｉ］は保持部ＨＣと、保持部ＨＣｒと、に電気的に接続されている。
また、図５Ｅに示した配線ＸＬ［ｉ］は、図２における配線ＸＬＳ［ｉ］に相当する。
配線ＸＬ［ｉ］は回路ＭＣと、回路ＭＣｒと、に電気的に接続されている。
図５Ｅの回路ＭＰ［ｉ，ｊ］は、前述した通り、回路ＭＣが配線ＯＬＢ［ｊ］に電気的
に接続されていなく、回路ＭＣｒが配線ＯＬ［ｊ］に電気的に接続されていない。つまり
、図５Ｅの回路ＭＰ［ｉ，ｊ］は、図５Ａ乃至図５Ｄの回路ＭＰ［ｉ，ｊ］と異なり、回
路ＭＣから出力された電流は配線ＯＬＢ［ｊ］に流れず、回路ＭＣｒから出力された電流
は配線ＯＬ［ｊ］に流れない構成となっている。
そのため、図５Ｅの回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ－１）が“０”、又は
“１”の２値である場合に、演算回路に適用するのが好ましい。例えば、第２データｚｉ
（ｋ－１）が“１”である場合、回路ＭＰは、回路ＭＣと配線ＯＬ［ｊ］との間を導通状
態にし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を導通状態にする。また、例えば、第２デ
ータｚｉ （ｋ－１）が“０”である場合、回路ＭＣ、回路ＭＣｒのそれぞれが出力した電
流を、配線ＯＬ［ｊ］、ＯＬＢ［ｊ］のいずれにも流さなくするため、回路ＭＰは、回路
ＭＣと配線ＯＬ［ｊ］との間を非導通状態にし、回路ＭＣｒと配線ＯＬＢ［ｊ］との間を
非導通状態にする。
図５Ｅの回路ＭＰ［ｉ，ｊ］は、演算回路１１０に適用することによって、一例として
は、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいずれかを
とり、第２データｚｉ （ｋ－１）が“０”、“１”の２値をとる場合における、演算を行
うことができる。なお、図５Ｅの回路ＭＰ［ｉ，ｊ］は、第１データｗｉ （ｋ－１） ｊ （
ｋ）が“－１”、“０”、“１”のうちの、いずれか２値、例えば、“－１”、“１”の
２値の場合、または、“０”、“１”の２値の場合も、動作させることができる。なお、
第１データｗｉ （ｋ－１） ｊ （ｋ）は、アナログ値、または、多ビット（多値）のデジタ
ル値を取ってもよい。具体的な例としては、“－１”の代わりに“負のアナログ値”、お
よび、“１”の代わりに“正のアナログ値”をとっても良い。この場合、回路ＭＣまたは
回路ＭＣｒから流れる電流の大きさも、一例としては、第１データｗｉ （ｋ－１） ｊ （ｋ
）の値の絶対値に応じたアナログ値となる。
図５Ｆに示す回路ＭＰ［ｉ，ｊ］は、図５Ａと同様に、配線ＯＬ［ｊ］及び配線ＯＬＢ
［ｊ］に、第１データｗｉ （ｋ－１） ｊ （ｋ）と第２データｚｉ （ｋ－１）との積に応じ
た電流を出力することが可能な回路である。なお、図５Ｆの回路ＭＰ［ｉ，ｊ］は、例え
ば、図２の演算回路１１０に適用することができる。
図５Ｆの回路ＭＰ［ｉ，ｊ］は、回路ＭＣと、回路ＭＣｒと、に加えて、トランジスタ
ＭＺを有する。
トランジスタＭＺの第１端子は、回路ＭＣの第１端子と、回路ＭＣｒの第１端子と、に
電気的に接続されている。トランジスタＭＺの第２端子は、配線ＶＬに電気的に接続され
ている。トランジスタＭＺのゲートは、配線ＸＬ［ｉ］に電気的に接続されている。
配線ＶＬは、一例としては、定電圧を与える配線として機能する。当該定電圧は、回路
ＭＰ［ｉ，ｊ］や演算回路１１０などの構成によって決めることが好ましい。当該定電圧
としては、例えば、高レベル電位であるＶＤＤ、低レベル電位であるＶＳＳ、接地電位な
どとすることができる。
また、図５Ｆに示した配線ＷＬ［ｉ］は、図２の演算回路１１０における配線ＷＬＳ［
ｉ］に相当する。配線ＷＬ［ｉ］は、保持部ＨＣと、保持部ＨＣｒと、に電気的に接続さ
れている。
また、配線ＯＬ［ｊ］は、回路ＭＣの第２端子に電気的に接続されている。また、配線
ＯＬＢ［ｊ］は、回路ＭＣｒの第２端子に電気的に接続されている。
また、配線ＩＬ［ｊ］は、保持部ＨＣに電気的に接続され、配線ＩＬＢ［ｊ］は、保持
部ＨＣｒに電気的に接続されている。
図５Ｆの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣと保持部ＨＣｒのそれぞれに第１デ
ータに応じた電位を保持する場合の動作については、図５Ａの回路ＭＰ［ｉ，ｊ］におけ
る第１データに応じた電位を保持する動作の説明を参酌する。
図５Ｆの回路ＭＰ［ｉ，ｊ］において、回路ＭＣは、回路ＭＣの第１端子に配線ＶＬが
与える定電圧が供給されているときに、保持部ＨＣに保持された電位に応じた電流を、回
路ＭＣの第１端子と第２端子との間に流す機能を有する。また、回路ＭＣｒは、回路ＭＣ
の第１端子に配線ＶＬが与える定電圧が供給されているときに、保持部ＨＣｒに保持され
た電位に応じた電流を、回路ＭＣｒの第１端子と第２端子との間に流す機能を有する。つ
まり、回路ＭＰ［ｉ，ｊ］の保持部ＨＣ、保持部ＨＣｒのそれぞれに第１データｗｉ （ｋ
－１） ｊ （ｋ）に応じた電位を保持することによって、回路ＭＣの第１端子と第２端子と
の間に流れる電流量と、回路ＭＣｒの第１端子と第２端子との間に流れる電流量を定める
ことができる。なお、回路ＭＣ（回路ＭＣｒ）の第１端子に配線ＶＬが与える定電圧が供
給されていない場合、回路ＭＣ（回路ＭＣｒ）は、例えば、回路ＭＣ（回路ＭＣｒ）の第
１端子と第２端子との間に電流を流さないものとしてもよい。
例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“１”の第１データｗｉ （ｋ－１） ｊ
（ｋ）に応じた電位が保持されているとき、回路ＭＣに配線ＶＬが与える定電圧が与えら
れることによって、回路ＭＣは、回路ＭＣの第１端子と第２端子との間に所定の電流を流
す。そのため、回路ＭＣと配線ＯＬとの間に電流が流れる。なお、このとき、回路ＭＣｒ
は回路ＭＣｒの第１端子と第２端子との間に電流を流さないものとする。そのため、回路
ＭＣｒと配線ＯＬＢとの間には電流は流れない。また、例えば、保持部ＨＣ、保持部ＨＣ
ｒのそれぞれに“－１”の第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位が保持されて
いるとき、回路ＭＣに配線ＶＬが与える定電圧が与えられることによって、回路ＭＣｒは
、回路ＭＣｒの第１端子と第２端子との間に所定の電流を流す。そのため、回路ＭＣｒと
配線ＯＬＢとの間に電流が流れる。なお、このとき、回路ＭＣは回路ＭＣの第１端子と第
２端子との間に電流を流さないものとする。そのため、回路ＭＣと配線ＯＬとの間には電
流は流れない。また、例えば、保持部ＨＣ、保持部ＨＣｒのそれぞれに“０”の第１デー
タｗｉ （ｋ－１） ｊ （ｋ）に応じた電位が保持されているとき、回路ＭＣ及び回路ＭＣｒ
に配線ＶＬの定電圧が与えられるかどうかに関わらず、回路ＭＣは回路ＭＣの第１端子と
第２端子との間に電流を流さず、回路ＭＣｒは回路ＭＣｒの第１端子と第２端子との間に
電流を流さない。つまり、回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配
線ＯＬＢとの間には電流は流れない。
なお、図５Ｆの回路ＭＰ［ｉ，ｊ］において、保持部ＨＣ、保持部ＨＣｒに保持される
、第１データｗｉ （ｋ－１） ｊ （ｋ）に応じた電位の具体例については、図５Ａの回路Ｍ
Ｐ［ｉ，ｊ］の記載を参酌する。また、図５Ｆの回路ＭＰ［ｉ，ｊ］において、保持部Ｈ
Ｃ、保持部ＨＣｒは、図５Ａの回路ＭＰ［ｉ，ｊ］と同様に、電位でなく、電流、抵抗値
などの情報を保持する機能を有し、回路ＭＣ、回路ＭＣｒは当該情報に応じた電流を流す
機能を有してもよい。
図５Ｆに示した配線ＸＬ［ｉ］は、図２の演算回路１１０における配線ＸＬＳ［ｉ］に
相当する。なお、回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）は、一例と
しては、配線ＸＬ［ｉ］の電位、電流などによって定められる。そのため、トランジスタ
ＭＺのゲートには、例えば、配線ＸＬ［ｉ］を介して、第２データｚｉ （ｋ－１）に応じ
た電位が入力される。
例えば、第２データｚｉ （ｋ－１）が“０”、“１”の２値のいずれかをとる場合を考
える。例えば、第２データｚｉ （ｋ－１）が“１”である場合、配線ＸＬ［ｉ］には高レ
ベル電位が与えられるものとする。このとき、トランジスタＭＺがオン状態となるので、
回路ＭＰは、配線ＶＬと回路ＭＣの第１端子との間を導通状態にし、配線ＶＬと回路ＭＣ
ｒの第１端子との間を導通状態にする。つまり、第２データｚｉ （ｋ－１）が“１”であ
るとき、回路ＭＣと、回路ＭＣｒと、に配線ＶＬからの定電圧が与えられる。また、例え
ば、第２データｚｉ （ｋ－１）が“０”である場合、配線ＸＬ［ｉ］には低レベル電位が
与えられるものとする。このとき、回路ＭＰは、回路ＭＣと配線ＯＬＢ［ｊ］との間を非
導通状態とし、回路ＭＣｒと配線ＯＬ［ｊ］との間を非導通状態とする。つまり、第２デ
ータｚｉ （ｋ－１）が“０”であるとき、回路ＭＣと、回路ＭＣｒと、には、配線ＶＬか
らの定電圧が与えられない。
ここで、例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“１”であって、第２データｚ
ｉ （ｋ－１）が“１”である場合、回路ＭＣと配線ＯＬとの間には電流は流れ、回路ＭＣ
ｒと配線ＢＬＢとの間には電流は流れない結果となる。また、例えば、第１データｗｉ （
ｋ－１） ｊ （ｋ）が“－１”であって、第２データｚｉ （ｋ－１）が“１”である場合、
回路ＭＣと配線ＯＬとの間には電流は流れず、回路ＭＣｒと配線ＯＬＢとの間には電流は
流れる結果となる。また、例えば、第１データｗｉ （ｋ－１） ｊ （ｋ）が“０”であって
、第２データｚｉ （ｋ－１）が“１”である場合、回路ＭＣと配線ＯＬとの間、及び回路
ＭＣｒと配線ＯＬＢとの間には電流は流れない結果となる。また、例えば、第２データｚ
ｉ （ｋ－１）が“０”である場合、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０
”、“１”のいずれかであっても、回路ＭＣと配線ＯＬとの間、及び回路ＭＣｒと配線Ｏ
ＬＢとの間には電流は流れない結果となる。
つまり、図５Ｆの回路ＭＰ［ｉ，ｊ］は、図５Ｅの回路ＭＰ［ｉ，ｊ］と同様に、一例
として、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”の３値のいずれ
かをとり、第２データｚｉ （ｋ－１）が“０”、“１”の２値をとる場合における、演算
を行うことができる。また、図５Ｅの回路ＭＰ［ｉ，ｊ］と同様に、図５Ｆの回路ＭＰ［
ｉ，ｊ］は、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”、“０”、“１”のうちの、
いずれか２値、例えば、“－１”、“１”の２値の場合、または、“０”、“１”の２値
の場合も、動作させることができる。なお、第１データｗｉ （ｋ－１） ｊ （ｋ）は、アナ
ログ値、または、多ビット（多値）のデジタル値を取ってもよい。具体的な例としては、
“－１”の代わりに“負のアナログ値”、および、“１”の代わりに“正のアナログ値”
をとっても良い。この場合、回路ＭＣまたは回路ＭＣｒから流れる電流の大きさも、一例
としては、第１データｗｉ （ｋ－１） ｊ （ｋ）の値の絶対値に応じたアナログ値となる。
＜演算回路の動作例＞
次に、図２の演算回路１１０の動作例について説明する。なお、本動作例の説明では、
一例として、図８に示す演算回路１１０を用いる。
図８の演算回路１１０は、図２の演算回路１１０のｊ列目に位置する回路に着目して図
示されたものである。つまり、図８の演算回路１１０は、図１Ａに示したニューラルネッ
トワーク１００における、ニューロンＮｊ （ｋ）に入力される、ニューロンＮ１ （ｋ－１
）乃至ニューロンＮｍ （ｋ－１）からの信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）と、重み
係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、の積和演算と、当該積和演
算の結果を用いた活性化関数の演算と、行う回路に相当する。更に、図８の演算回路１１
０のアレイ部ＡＬＰに含まれている回路ＭＰは、図５Ａの回路ＭＰを適用しているものと
する。
初めに、演算回路１１０において、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に第１
データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）が設定される。第１データｗ
ｉ （ｋ－１） ｊ （ｋ）の設定の方法としては、回路ＷＬＤによって、配線ＷＬＳ［１］乃
至配線ＷＬＳ［ｍ］に順に所定の電位を入力して、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ
，ｊ］を順に選択していき、選択された回路ＭＰに含まれている回路ＭＣの保持部ＨＣ、
及び回路ＭＣｒの保持部ＨＣｒに対して、回路ＩＬＤから、配線ＩＬ［ｊ］、配線ＩＬＢ
［ｊ］を介して、第１データに応じた電位を供給する。そして、電位の供給後に、回路Ｗ
ＬＤによって回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれを非選択にすること
により、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれが有する回路ＭＣの保持
部ＨＣ、及び回路ＭＣｒの保持部ＨＣｒに第１データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （
ｋ－１） ｊ （ｋ）に応じた電位を保持することができる。一例としては、第１データｗ１
（ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）のそれぞれについて、正の値を取る場合
には、保持部ＨＣには、その正の値に応じた値を入力し、保持部ＨＣｒには、ゼロに相当
する値を入力する。一方、第１データｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ
）のそれぞれについて、負の値を取る場合には、保持部ＨＣには、ゼロに相当する値を入
力し、保持部ＨＣｒには、負の値の絶対値に応じた値を入力する。
次に、回路ＸＬＤによって、配線Ｘ１Ｌ［１］乃至配線Ｘ１Ｌ［ｍ］、配線Ｘ２Ｌ［１
］乃至配線Ｘ２Ｌ［ｍ］のそれぞれに、第２データｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）を
供給する。具体的な一例としては、配線Ｘ１Ｌ［ｉ］及び配線Ｘ２Ｌ［ｉ］に第２データ
ｚ１ （ｋ－１）が供給される。なお、配線Ｘ１Ｌ［ｉ］、配線Ｘ２Ｌ［ｉ］は、図２に示
す演算回路１１０の配線ＸＬＳ［ｉ］に相当する。
回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］のそれぞれに入力される第２データｚ１ （
ｋ－１）乃至ｚｍ （ｋ－１）に応じて、回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含
まれる回路ＭＣ、及び回路ＭＣｒと、配線ＯＬ［ｊ］、及び回路ＯＬＢ［ｊ］との導通状
態が決まる。具体的な例としては、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ－１）に
応じて、「回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ
］との間が導通となる」状態と、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回
路ＭＣｒと配線ＯＬ［ｊ］との間が導通となる」状態と、「回路ＭＣ、及び回路ＭＣｒは
それぞれ配線ＯＬ［ｊ］、ＯＬＢ［ｊ］と非導通となる」状態と、のいずれか一をとる。
一例としては、第２データｚ１ （ｋ－１）について、正の値を取る場合には、配線Ｘ１Ｌ
［１］には、回路ＭＣと配線ＯＬ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配
線ＯＬＢ［ｊ］との間が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ
［１］には、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒ
と配線ＯＬ［ｊ］との間が非導通状態となることができる値を入力する。そして、第２デ
ータｚ１ （ｋ－１）について、負の値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣ
と配線ＯＬＢ［ｊ］との間が導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間
が導通状態とすることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣ
と配線ＯＬ［ｊ］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との
間が非導通状態となることができる値を入力する。そして、第２データｚ１ （ｋ－１）に
ついて、ゼロの値を取る場合には、配線Ｘ１Ｌ［１］には、回路ＭＣと配線ＯＬＢ［ｊ］
との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬ［ｊ］との間が非導通状態とな
ることができる値を入力する。そして、配線Ｘ２Ｌ［１］には、回路ＭＣと配線ＯＬ［ｊ
］との間が非導通状態となり、かつ、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が非導通状態
となることができる値を入力する。
回路ＭＰ［ｉ，ｊ］に入力される第２データｚｉ （ｋ－１）に応じて、回路ＭＰ［ｉ，
ｊ］に含まれる回路ＭＣ、及び回路ＭＣｒと、配線ＯＬ［ｊ］、及び回路ＯＬＢ［ｊ］と
の間の導通状態、又は非導通状態が決まることによって、回路ＭＣ、及び回路ＭＣｒと、
配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］との間で電流の入出力が行われる。更に、当該電
流の量は、回路ＭＰ［ｉ，ｊ］に設定された第１データｗｉ （ｋ－１） ｊ （ｋ）及び／又
は第２データｚｉ （ｋ－１）に応じて決まる。
例えば、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣｒ
に流れる電流をＩ［ｉ，ｊ］とし、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流
れる電流をＩＢ［ｉ，ｊ］とする。そして、回路ＡＣＴＦ［ｊ］から配線ＯＬ［ｊ］に流
れる電流をＩｏｕｔ［ｊ］とし、配線ＯＬＢ［ｊ］から回路ＡＣＴＦ［ｊ］に流れる電流
をＩＢｏｕｔ［ｊ］とすると、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］は、次の式で表すこ
とができる。
回路ＭＰ［ｉ，ｊ］において、一例として、第１データｗｉ （ｋ－１） ｊ （ｋ）が“＋
１”であるとき、回路ＭＣはＩ（＋１）を排出し、回路ＭＣｒはＩ（－１）を排出するも
のとし、第１データｗｉ （ｋ－１） ｊ （ｋ）が“－１”であるとき、回路ＭＣはＩ（－１
）を排出し、回路ＭＣｒはＩ（＋１）を排出するものとし、第１データｗｉ （ｋ－１） ｊ
（ｋ）が“０”であるとき、回路ＭＣはＩ（－１）を排出し、回路ＭＣｒはＩ（－１）を
排出するものとする。
更に、回路ＭＰ［ｉ，ｊ］は、第２データｚｉ （ｋ－１）が“＋１”であるときに、「
回路ＭＣと配線ＯＬ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬＢ［ｊ］との間が
導通となり、回路ＭＣと配線ＯＬＢ［ｊ］との間が非導通となり、回路ＭＣｒと配線ＯＬ
［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ－１）が“－１”である
ときに、「回路ＭＣと配線ＯＬＢ［ｊ］との間が導通となり、回路ＭＣｒと配線ＯＬ［ｊ
］との間が導通となり、回路ＭＣと配線ＯＬ［ｊ］との間が非導通となり、回路ＭＣｒと
配線ＯＬＢ［ｊ］との間が非導通となる」状態をとり、第２データｚｉ （ｋ－１）が“０
”であるときに、「回路ＭＣと配線ＯＬ［ｊ］との間、及び回路ＭＣと配線ＯＬＢ［ｊ］
との間は非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣｒとＯＬ
Ｂ［ｊ］と間は、非導通となり、回路ＭＣｒと配線ＯＬ［ｊ］との間、および、回路ＭＣ
ｒとＯＬＢ［ｊ］との間は、非導通となる」状態をとるものとする。
このとき、回路ＭＰ［ｉ，ｊ］において、配線ＯＬ［ｊ］から、回路ＭＣ又は回路ＭＣ
ｒに流れる電流Ｉ［ｉ，ｊ］と、配線ＯＬＢ［ｊ］から、回路ＭＣ又は回路ＭＣｒに流れ
る電流ＩＢ［ｉ，ｊ］と、は、下表に示すとおりとなる。なお、場合によっては、Ｉ（－
１）の電流量が０となるように、回路ＭＰ［ｉ，ｊ］を構成してもよい。なお、電流Ｉ［
ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬ［ｊ］に流れる電流であってもよい。
同様に、電流ＩＢ［ｉ，ｊ］は、回路ＭＣ又は回路ＭＣｒから配線ＯＬＢ［ｊ］に流れる
電流であってもよい。
そして、配線ＯＬ［ｊ］、及び配線ＯＬＢ［ｊ］のそれぞれから流れてくるＩｏｕｔ［
ｊ］及びＩＢｏｕｔ［ｊ］のそれぞれが、回路ＡＣＴＦ［ｊ］に入力されることによって
、回路ＡＣＴＦ［ｊ］は、一例としては、Ｉｏｕｔ［ｊ］及びＩＢｏｕｔ［ｊ］の比較な
どを行う。回路ＡＣＴＦ［ｊ］は、一例としては、当該比較の結果に応じて、ニューロン
Ｎｊ （ｋ）が第（ｋ＋１）層のニューロンに送信する信号ｚｊ （ｋ）を出力する。
図８の演算回路１１０によって、一例としては、ニューロンＮｊ （ｋ）に入力される、
ニューロンＮ１ （ｋ－１）乃至ニューロンＮｍ （ｋ－１）からの信号ｚ１ （ｋ－１）乃至
ｚｍ （ｋ－１）と、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）と、の
積和演算と、当該積和演算の結果を用いた活性化関数の演算と、を行うことができる。更
に、図８の演算回路のアレイ部ＡＬＰにおいて、回路ＭＰをｎ列設けることで、図２の演
算回路１１０と同等の回路を構成できる。つまり、図２の演算回路１１０によって、ニュ
ーロンＮ１ （ｋ）乃至ニューロンＮｎ （ｋ）のそれぞれにおける、積和演算と、当該積和
演算の結果を用いた活性化関数の演算と、を同時に行うことができる。
＜＜演算回路に含まれる回路などの変更例＞＞
上述した、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路
ＭＰなどのそれぞれに含まれているトランジスタの一部、又は、全部は、一例としては、
ＯＳトランジスタであることが好ましい。例えば、オフ電流を低くすることが望ましいよ
うなトランジスタの場合、具体例としては、容量素子に蓄積された電荷を保持する機能を
有するトランジスタは、ＯＳトランジスタであることが好ましい。特に、当該トランジス
タとしてＯＳトランジスタを適用する場合、ＯＳトランジスタは、特に実施の形態３に記
載するトランジスタの構造であることがより好ましい。ただし、本発明の一態様は、これ
に限定されない。
また、アレイ部ＡＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰ
などに含まれるトランジスタは、ＯＳトランジスタ以外では、一例としては、チャネル形
成領域にシリコンを含むトランジスタ（以後、Ｓｉトランジスタと呼称する。）としても
よい。また、シリコンとしては、例えば、単結晶シリコン、水素化アモルファスシリコン
、微結晶シリコン、または多結晶シリコン等を用いることができる。また、ＯＳトランジ
スタ、Ｓｉトランジスタ以外のトランジスタとしては、例えば、Ｇｅなどの半導体を活性
層としたトランジスタ、ＺｎＳｅ、ＣｄＳ、ＧａＡｓ、ＩｎＰ、ＧａＮ、ＳｉＧｅなどの
化合物半導体を活性層としたトランジスタ、カーボンナノチューブを活性層としたトラン
ジスタ、有機半導体を活性層としたトランジスタ等を用いることができる。
なお、ＯＳトランジスタの半導体層の金属酸化物において、インジウムを含む金属酸化
物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では
、ｎ型半導体は作製できているが、ｐ型半導体は移動度及び信頼性の点で作製が難しい場
合もある。そのため、演算回路１１０、演算回路１２０、演算回路１３０は、アレイ部Ａ
ＬＰ、回路ＩＬＤ、回路ＷＬＤ、回路ＸＬＤ、回路ＡＦＰ、回路ＭＰなどに含まれるｎチ
ャネル型トランジスタとしてＯＳトランジスタを適用し、ｐチャネル型トランジスタとし
てＳｉトランジスタを適用した構成としてもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態２）
本実施の形態では、実施の形態１で説明した回路ＭＰの具体的な構成例について説明す
る。
なお、実施の形態１では、回路ＭＰの符号に、アレイ部ＡＬＰ内の位置を示す［１，１
］、［ｉ，ｊ］、［ｍ，ｎ］等を付記したが、本実施の形態では、特に断らない限り、回
路ＭＰの符号に対して［１，１］、［ｉ，ｊ］、［ｍ，ｎ］等の記載を省略する。
＜構成例１＞
初めに、図５Ａの回路ＭＰに適用できる回路構成の例について説明する。図９Ａに示す
回路ＭＰは、図５Ａの回路ＭＰの構成の一例であり、図９Ａの回路ＭＰに含まれている回
路ＭＣは、一例としては、トランジスタＭ１乃至トランジスタＭ４と、容量素子Ｃ１と、
を有する。なお、例えば、トランジスタＭ１と、容量素子Ｃ１とによって、保持部ＨＣが
構成されている。
図９Ａに図示しているトランジスタＭ１乃至トランジスタＭ４は、一例としては、チャ
ネルの上下にゲートを有するマルチゲート構造のｎチャネル型トランジスタとしており、
トランジスタＭ１乃至トランジスタＭ４のそれぞれは第１ゲートと第２ゲートとを有する
。但し、本明細書等において、便宜上、一例として、第１ゲートをゲート（フロントゲー
トと記載する場合がある。）、第２ゲートをバックゲートとして区別するように記載して
いるが、第１ゲートと第２ゲートは互いに入れ替えることができる。そのため、本明細書
等において、「ゲート」という語句は「バックゲート」という語句と入れ替えて記載する
ことができる。同様に、「バックゲート」という語句は「ゲート」という語句と入れ替え
て記載することができる。具体例としては、「ゲートは第１配線に電気的に接続され、バ
ックゲートは第２配線に電気的に接続されている」という接続構成は、「バックゲートは
第１配線に電気的に接続され、ゲートは第２配線に電気的に接続されている」という接続
構成として置き換えることができる。
また、本発明の一態様の半導体装置は、トランジスタのバックゲートの接続構成に依ら
ない。図９Ａに図示されているトランジスタＭ１乃至トランジスタＭ４のそれぞれでは、
バックゲートが図示され、当該バックゲートの接続構成については図示されていないが、
当該バックゲートの電気的な接続先は、設計の段階で決めることができる。例えば、バッ
クゲートを有するトランジスタにおいて、そのトランジスタのオン電流を高めるために、
ゲートとバックゲートとを電気的に接続してもよい。つまり、例えば、トランジスタＭ１
乃至トランジスタＭ４のそれぞれにおいて、ゲートとバックゲートとを電気的に接続して
もよい。また、例えば、バックゲートを有するトランジスタにおいて、そのトランジスタ
のしきい値電圧を変動させるため、または、そのトランジスタのオフ電流を小さくするた
めに、外部回路などと電気的に接続されている配線を設けて、当該外部回路などによって
トランジスタのバックゲートに電位を与えてもよい。なお、これについては、図９Ａだけ
でなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示されてい
るトランジスタについても同様である。
また、本発明の一態様の半導体装置は、当該半導体装置に含まれるトランジスタの構造
に依らない。例えば、図９Ａに図示しているトランジスタＭ１乃至トランジスタＭ４、ト
ランジスタＭ１ｒ乃至トランジスタＭ４ｒは、図９Ｃに示すとおり、バックゲートを有さ
ないような構成、つまり、シングルゲート構造のトランジスタとしてもよい。また、一部
のトランジスタはバックゲートを有している構成であり、別の一部のトランジスタは、バ
ックゲートを有さない構成であってもよい。なお、これについては、図９Ａに示す回路図
だけでなく、明細書の他の箇所に記載されているトランジスタ、又は他の図面に図示され
ているトランジスタについても同様である。
また、本明細書等において、トランジスタとして、様々な構造のトランジスタを用いる
ことができる。よって、用いるトランジスタの種類に限定はない。トランジスタの一例と
しては、単結晶シリコンを有するトランジスタ、または、非晶質シリコン、多結晶シリコ
ン、微結晶（マイクロクリスタル、ナノクリスタル、セミアモルファスとも言う）シリコ
ンなどに代表される非単結晶半導体膜を有するトランジスタなどを用いることができる。
または、それらの半導体を薄膜化した薄膜トランジスタ（ＴＦＴ）などを用いることがで
きる。ＴＦＴを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合より
も低い温度で製造できるため、製造コストの削減、又は製造装置の大型化を図ることがで
きる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に多くの
個数の表示装置を製造できるため、低コストで製造できる。または、製造温度が低いため
、耐熱性の弱い基板を用いることができる。そのため、透光性を有する基板上にトランジ
スタを製造できる。または、透光性を有する基板上のトランジスタを用いて表示素子での
光の透過を制御することができる。または、トランジスタの膜厚が薄いため、トランジス
タを形成する膜の一部は、光を透過させることができる。そのため、開口率が向上させる
ことができる。
なお、トランジスタの一例としては、化合物半導体（例えば、ＳｉＧｅ、ＧａＡｓなど
）、又は酸化物半導体（例えば、Ｚｎ－Ｏ、Ｉｎ－Ｇａ－Ｚｎ－Ｏ、Ｉｎ－Ｚｎ－Ｏ、Ｉ
ｎ－Ｓｎ－Ｏ（ＩＴＯ）、Ｓｎ－Ｏ、Ｔｉ－Ｏ、Ａｌ－Ｚｎ－Ｓｎ－Ｏ（ＡＺＴＯ）、Ｉ
ｎ－Ｓｎ－Ｚｎ－Ｏなど）などを有するトランジスタを用いることができる。または、こ
れらの化合物半導体、又は、これらの酸化物半導体を薄膜化した薄膜トランジスタなどを
用いることができる。これらにより、製造温度を低くできるので、例えば、室温でトラン
ジスタを製造することが可能となる。その結果、耐熱性の低い基板、例えばプラスチック
基板又はフィルム基板などに直接トランジスタを形成することができる。なお、これらの
化合物半導体又は酸化物半導体を、トランジスタのチャネル部分に用いるだけでなく、そ
れ以外の用途で用いることもできる。例えば、これらの化合物半導体又は酸化物半導体を
配線、抵抗素子、画素電極、又は透光性を有する電極などとして用いることができる。そ
れらをトランジスタと同時に成膜又は形成することが可能なため、コストを低減できる。
なお、トランジスタの一例としては、インクジェット法又は印刷法を用いて形成したト
ランジスタなどを用いることができる。これらにより、室温で製造、低真空度で製造、又
は大型基板上に製造することができる。よって、マスク（レチクル）を用いなくても製造
することが可能となるため、トランジスタのレイアウトを容易に変更することができる。
または、レジストを用いらずに製造することが可能なので、材料費が安くなり、工程数を
削減できる。または、必要な部分にのみ膜を付けることが可能なので、全面に成膜した後
でエッチングする、という製法よりも、材料が無駄にならず、低コストにできる。
なお、トランジスタの一例としては、有機半導体やカーボンナノチューブを有するトラ
ンジスタ等を用いることができる。これらにより、曲げることが可能な基板上にトランジ
スタを形成することができる。有機半導体やカーボンナノチューブを有するトランジスタ
を用いた装置は、衝撃に強くすることができる。
なお、トランジスタとしては、他にも様々な構造のトランジスタを用いることができる
。例えば、トランジスタとして、ＭＯＳ型トランジスタ、接合型トランジスタ、バイポー
ラトランジスタなどを用いることができる。トランジスタとしてＭＯＳ型トランジスタを
用いることにより、トランジスタのサイズを小さくすることができる。よって、多数のト
ランジスタを搭載することができる。トランジスタとしてバイポーラトランジスタを用い
ることにより、大きな電流を流すことができる。よって、高速に回路を動作させることが
できる。なお、ＭＯＳ型トランジスタとバイポーラトランジスタとを１つの基板に混在さ
せて形成してもよい。これにより、低消費電力、小型化、高速動作などを実現することが
できる。
なお、トランジスタの一例としては、活性層の上下にゲート電極が配置されている構造
のトランジスタを適用することができる。活性層の上下にゲート電極が配置される構造に
することにより、複数のトランジスタが並列に接続されたような回路構成となる。よって
、チャネル形成領域が増えるため、電流値の増加を図ることができる。または、活性層の
上下にゲート電極が配置されている構造にすることにより、空乏層ができやすくなるため
、Ｓ値の改善を図ることができる。
なお、トランジスタの一例としては、活性層の上にゲート電極が配置されている構造、
活性層の下にゲート電極が配置されている構造、正スタガ構造、逆スタガ構造、チャネル
領域を複数の領域に分けた構造、活性層を並列に接続した構造、又は活性層が直列に接続
する構造などのトランジスタを用いることができる。または、トランジスタとして、プレ
ーナ型、ＦＩＮ型（フィン型）、ＴＲＩ－ＧＡＴＥ型（トライゲート型）、トップゲート
型、ボトムゲート型、ダブルゲート型（チャネルの上下にゲートが配置されている）、な
ど、様々な構成をとることができる。
なお、トランジスタの一例としては、活性層（もしくはその一部）にソース電極やドレ
イン電極が重なっている構造のトランジスタを用いることができる。活性層（もしくはそ
の一部）にソース電極やドレイン電極が重なる構造にすることによって、活性層の一部に
電荷が溜まることにより動作が不安定になることを防ぐことができる。
なお、トランジスタの一例としては、ＬＤＤ領域を設けた構造を適用できる。ＬＤＤ領
域を設けることにより、オフ電流の低減、又はトランジスタの耐圧向上（信頼性の向上）
を図ることができる。または、ＬＤＤ領域を設けることにより、飽和領域で動作する時に
、ドレインとソースとの間の電圧が変化しても、ドレイン電流があまり変化せず、傾きが
フラットな電圧・電流特性を得ることができる。
例えば、本明細書等において、様々な基板を用いて、トランジスタを形成することがで
きる。基板の種類は、特定のものに限定されることはない。その基板の一例としては、半
導体基板（例えば単結晶基板又はシリコン基板）、ＳＯＩ基板、ガラス基板、石英基板、
プラスチック基板、サファイアガラス基板、金属基板、ステンレス・スチル基板、ステン
レス・スチル・ホイルを有する基板、タングステン基板、タングステン・ホイルを有する
基板、可撓性基板、貼り合わせフィルム、繊維状の材料を含む紙、又は基材フィルムなど
がある。ガラス基板の一例としては、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガ
ラス、又はソーダライムガラスなどがある。可撓性基板、貼り合わせフィルム、基材フィ
ルムなどの一例としては、以下のものがあげられる。例えば、ポリエチレンテレフタレー
ト（ＰＥＴ）、ポリエチレンナフタレート（ＰＥＮ）、ポリエーテルサルフォン（ＰＥＳ
）、ポリテトラフルオロエチレン（ＰＴＦＥ）に代表されるプラスチックがある。または
、一例としては、アクリル等の合成樹脂などがある。または、一例としては、ポリプロピ
レン、ポリエステル、ポリフッ化ビニル、又はポリ塩化ビニルなどがある。または、一例
としては、ポリアミド、ポリイミド、アラミド、エポキシ樹脂、無機蒸着フィルム、又は
紙類などがある。特に、半導体基板、単結晶基板、又はＳＯＩ基板などを用いてトランジ
スタを製造することによって、特性、サイズ、又は形状などのばらつきが少なく、電流能
力が高く、サイズの小さいトランジスタを製造することができる。このようなトランジス
タによって回路を構成すると、回路の低消費電力化、又は回路の高集積化を図ることがで
きる。
また、基板として、可撓性基板を用い、可撓性基板上に直接、トランジスタを形成して
もよい。または、基板とトランジスタの間に剥離層を設けてもよい。剥離層は、その上に
半導体装置を一部あるいは全部完成させた後、基板より分離し、他の基板に転載するため
に用いることができる。その際、トランジスタは耐熱性の劣る基板や可撓性の基板にも転
載できる。なお、上述の剥離層には、例えば、タングステン膜と酸化シリコン膜との無機
膜の積層構造の構成や、基板上にポリイミド等の有機樹脂膜が形成された構成等を用いる
ことができる。
つまり、ある基板を用いてトランジスタを形成し、その後、別の基板にトランジスタを
転置し、別の基板上にトランジスタを配置してもよい。トランジスタが転置される基板の
一例としては、上述したトランジスタを形成することが可能な基板に加え、紙基板、セロ
ファン基板、アラミドフィルム基板、ポリイミドフィルム基板、石材基板、木材基板、布
基板（天然繊維（絹、綿、麻）、合成繊維（ナイロン、ポリウレタン、ポリエステル）若
しくは再生繊維（アセテート、キュプラ、レーヨン、再生ポリエステル）などを含む）、
皮革基板、又はゴム基板などがある。これらの基板を用いることにより、特性のよいトラ
ンジスタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性
の付与、軽量化、又は薄型化を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを、同一の基板（例えば、ガラ
ス基板、プラスチック基板、単結晶基板、又はＳＯＩ基板など）に形成することが可能で
ある。こうして、部品点数の削減によるコストの低減、又は回路部品との接続点数の低減
による信頼性の向上を図ることができる。
なお、所定の機能を実現させるために必要な回路の全てを同じ基板に形成しないことが
可能である。つまり、所定の機能を実現させるために必要な回路の一部は、ある基板に形
成され、所定の機能を実現させるために必要な回路の別の一部は、別の基板に形成されて
いることが可能である。例えば、所定の機能を実現させるために必要な回路の一部は、ガ
ラス基板に形成され、所定の機能を実現させるために必要な回路の別の一部は、単結晶基
板（又はＳＯＩ基板）に形成されることが可能である。そして、所定の機能を実現させる
ために必要な回路の別の一部が形成される単結晶基板（ＩＣチップともいう）を、ＣＯＧ
（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）によって、ガラス基板に接続して、ガラス基板にそのＩ
Ｃチップを配置することが可能である。または、ＩＣチップを、ＴＡＢ（Ｔａｐｅ Ａｕ
ｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）、ＣＯＦ（Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）、ＳＭＴ（Ｓ
ｕｒｆａｃｅ Ｍｏｕｎｔ Ｔｅｃｈｎｏｌｏｇｙ）、又はプリント基板などを用いてガ
ラス基板と接続することが可能である。このように、回路の一部が画素部と同じ基板に形
成されていることにより、部品点数の削減によるコストの低減、又は回路部品との接続点
数の低減による信頼性の向上を図ることができる。特に、駆動電圧が大きい部分の回路、
又は駆動周波数が高い部分の回路などは、消費電力が大きくなってしまう場合が多い。そ
こで、このような回路を、画素部とは別の基板（例えば単結晶基板）に形成して、ＩＣチ
ップを構成する。このＩＣチップを用いることによって、消費電力の増加を防ぐことがで
きる。
図９Ａの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＩＬに電気的に接続
される。トランジスタＭ１の第２端子は、容量素子Ｃ１の第１端子と、トランジスタＭ２
のゲートと、に電気的に接続される。トランジスタＭ１のゲートは、配線ＷＬに電気的に
接続されている。トランジスタＭ２の第１端子は、容量素子Ｃ１の第２端子と、配線ＶＬ
と、に電気的に接続される。トランジスタＭ２の第２端子は、トランジスタＭ３の第１端
子と、トランジスタＭ４の第１端子とに電気的に接続されている。トランジスタＭ３の第
２端子は、配線ＯＬに電気的に接続される。トランジスタＭ３のゲートは、配線Ｘ１Ｌに
電気的に接続されている。トランジスタＭ４の第２端子は、配線ＯＬＢに電気的に接続さ
れる。トランジスタＭ４のゲートは、配線Ｘ２Ｌに電気的に接続される。なお、図９Ｂに
示すように、容量素子Ｃ１の第２端子は、配線ＶＬではなく、別の配線ＶＬｍに電気的に
接続されていてもよい。また、同様に、容量素子Ｃ１ｒの第２端子は、配線ＶＬｒではな
く、別の配線ＶＬｍｒに電気的に接続されていてもよい。なお、図９Ａだけでなく、他の
図面の回路図においても、容量素子Ｃ１の第２端子が、配線ＶＬではなく、別の配線ＶＬ
ｍに電気的に接続されるような構成にしてもよい。また、図９Ｂにおいて、例えば、配線
ＶＬと配線ＶＬｒとを一本の同一の配線として、配線ＶＬｍと配線ＶＬｍｒとを一本の同
一の配線としてもよい（図示しない）。
なお、図９Ａに示す保持部ＨＣにおいて、トランジスタＭ１の第２端子と、容量素子Ｃ
１の第１端子と、トランジスタＭ２のゲートと、の電気的接続点をノードｎｄ１としてい
る。
保持部ＨＣは、実施の形態１で説明したとおり、一例としては、第１データｗに応じた
電位を保持する機能を有する。図９Ａの回路ＭＣに含まれている保持部ＨＣへの当該電位
の保持は、トランジスタＭ１をオン状態としたときに、配線ＩＬから当該電位を入力して
、容量素子Ｃ１に書き込み、その後にトランジスタＭ１をオフ状態にすることで行われる
。これによって、ノードｎｄ１の電位を、第１データに応じた電位として保持することが
できる。
また、トランジスタＭ１は、ノードｎｄ１の電位を長時間保持するため、オフ電流が少
ないトランジスタを適用するのが好ましい。オフ電流が少ないトランジスタとしては、例
えば、ＯＳトランジスタを用いることができる。また、トランジスタＭ１として、バック
ゲートを有するトランジスタを適用し、バックゲートに低レベル電位を印加して、閾値電
圧をプラス側にシフトさせて、オフ電流を小さくする構成としてもよい。
回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となっている。そのため、回路ＭＣｒの
有する回路素子には、回路ＭＣの有する回路素子と区別をするため、符号に「ｒ」を付し
ている。
回路ＭＣｒにおいて、回路ＭＣと異なる接続構成について説明する。トランジスタＭ３
ｒの第２端子は、配線ＯＬでなく、配線ＯＬＢに電気的に接続され、トランジスタＭ４ｒ
の第２端子は、配線ＯＬＢでなく、配線ＯＬに電気的に接続されている。トランジスタＭ
２の第１端子は、配線ＶＬｒと、に電気的に接続されている。
後述する動作例において、回路ＭＰに入出する電流について簡易的に説明するため、図
９Ａに示す配線ＯＬの両端をノードｉｎａ、ノードｏｕｔａとし、配線ＯＬＢの両端をノ
ードｉｎｂ、ノードｏｕｔｂとする。
配線ＶＬは、一例としては、定電圧を供給する配線として機能する。当該定電圧として
は、トランジスタＭ２、または、トランジスタＭ２ｒがｎチャネル型トランジスタである
場合には、例えば、低レベル電位であるＶＳＳ、接地電位、それら以外の低レベル電位な
どとすることができる。また、配線ＶＬｒは、配線ＶＬと同様に、定電圧を供給する配線
として機能し、当該定電圧としては、低レベル電位であるＶＳＳ、接地電位などとするこ
とができる。この場合、演算回路１１０、演算回路１２０、演算回路１３０の回路ＡＣＴ
Ｆ［１］乃至回路ＡＣＴＦ［ｎ］として図３Ａ乃至図３Ｅ、図４Ａ乃至図４Ｄ、図４Ｆを
適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に接続されてい
る配線ＶＡＬが与える定電圧は、配線ＶＬ、及び配線ＶＬｒが与える電位よりも高い電位
、例えばＶＤＤとするのが好ましい。
また、配線ＶＬｒが供給する定電圧は、配線ＶＬが供給する定電圧と異なってもよいし
、同一としてもよい。例えば、配線ＶＬと配線ＶＬｒとが与える定電圧がほぼ等しい場合
、図１０Ａの回路ＭＰのとおり、配線ＶＬｒは配線ＶＬと同一の配線とすることができる
。
また、図９Ａの回路ＭＰの構成は、状況に応じて、変更することができる。例えば、図
１０Ｂに示すとおり、図９Ａの回路ＭＰのトランジスタＭ２、トランジスタＭ２ｒ、トラ
ンジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒのそれぞれ
をｐチャネル型トランジスタであるトランジスタＭ２ｐ、トランジスタＭ２ｐｒ、トラン
ジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４ｐｒに置
き換えてもよい。特に、トランジスタＭ２、トランジスタＭ２ｒをｐチャネル型トランジ
スタに置き換える場合、配線ＶＬが与える定電圧を、高レベル電位であるＶＤＤとするの
が好ましい。また、この場合に加え、演算回路１１０、演算回路１２０、演算回路１３０
の回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］として図３Ａ乃至図３Ｅ、図４Ａ乃至図４
Ｄ、図４Ｆを適用している場合、回路ＡＣＴＦ［１］乃至回路ＡＣＴＦ［ｎ］に電気的に
接続されている配線ＶＡＬが与える定電圧は、接地電位、又はＶＳＳとするのが好ましい
。このように、配線の電位を変更した場合には、電流が流れる向きも変更されることとな
る。
また、同様に、トランジスタＭ１についてもｐチャネル型のトランジスタに置き換えて
もよい。また、図１０Ｂでは、図９Ａの回路ＭＰのトランジスタＭ２、トランジスタＭ２
ｒ、トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒの
それぞれをｐチャネル型トランジスタであるトランジスタＭ２ｐ、トランジスタＭ２ｐｒ
、トランジスタＭ３ｐ、トランジスタＭ３ｐｒ、トランジスタＭ４ｐ、トランジスタＭ４
ｐｒに置き換えたが、図９Ａの回路ＭＰのトランジスタＭ２、トランジスタＭ２ｒ、トラ
ンジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒから選ばれ
た一以上のトランジスタをｐチャネル型トランジスタに置き換えてもよい。
また、例えば、図１１Ａに示すとおり、図９Ａの回路ＭＰのトランジスタＭ３、Ｍ３ｒ
、トランジスタＭ４、トランジスタＭ４ｒのそれぞれをアナログスイッチＡ３、アナログ
スイッチＡ４、アナログスイッチＡ３ｒ、アナログスイッチＡ４ｒに置き換えてもよい。
なお、図１１Ａには、アナログスイッチＡ３、アナログスイッチＡ４、アナログスイッチ
Ａ３ｒ、アナログスイッチＡ４ｒを動作させるため、配線Ｘ１ＬＢ、配線Ｘ２ＬＢも図示
している。配線Ｘ１ＬＢは、アナログスイッチＡ３、アナログスイッチＡ３ｒに電気的に
接続され、配線Ｘ２ＬＢは、アナログスイッチＡ４、アナログスイッチＡ４ｒに電気的に
接続されている。配線Ｘ１ＬＢには、配線Ｘ１Ｌに入力される信号の反転信号が入力され
、配線Ｘ２ＬＢには、配線Ｘ２Ｌに入力される信号の反転信号が入力される。また、図１
１Ｂに示すように、配線Ｘ１Ｌ、配線Ｘ２Ｌを配線ＸＬとし、配線Ｘ１ＬＢ、配線Ｘ２Ｌ
Ｂを配線ＸＬＢとしてまとめてもよい。なお、一例としては、アナログスイッチＡ３、ア
ナログスイッチＡ４、アナログスイッチＡ３ｒ、アナログスイッチＡ４ｒは、ｎチャネル
型トランジスタとｐチャネル型トランジスタとを用いたＣＭＯＳ構成としてもよい。
また、例えば、図１２Ａに示すとおり、図９Ａの回路ＭＰのトランジスタＭ４、トラン
ジスタＭ４ｒのそれぞれをｐチャネル型トランジスタであるトランジスタＭ４ｐ、トラン
ジスタＭ４ｐｒに置き換えてもよい。図１２Ａの回路ＭＰにおいて、トランジスタＭ３の
ゲートは、トランジスタＭ４ｐのゲートと、配線ＸＬに電気的に接続されている。配線Ｘ
Ｌは、図９Ａにおける２本の配線Ｘ１Ｌ、配線Ｘ２Ｌを１本にまとめたものに相当する。
トランジスタＭ３及びトランジスタＭ４ｐのそれぞれの極性は異なっており、かつトラン
ジスタＭ３及びトランジスタＭ４ｐのゲートのそれぞれは配線ＸＬに電気的に接続されて
いる。そのため、配線ＸＬに所定の電位を与えることによって、トランジスタＭ３及びト
ランジスタＭ４ｐの一方をオン状態、トランジスタＭ３及びトランジスタＭ４ｐの他方を
オフ状態にすることができる。
また、例えば、図１２Ｂに示すとおり、図９Ａの回路ＭＰにトランジスタＭ２ｍ、トラ
ンジスタＭ２ｍｒを加え、かつトランジスタＭ４、トランジスタＭ４ｒのそれぞれの第１
端子の電気的な接続先を変更してもよい。図１２Ｂの回路ＭＰにおいて、トランジスタＭ
２ｍの第１端子は、容量素子Ｃ１の第２端子と、トランジスタＭ２の第１端子と、配線Ｖ
Ｌと、に電気的に接続され、トランジスタＭ２ｍの第２端子は、トランジスタＭ４の第１
端子に電気的に接続されている。なお、図９Ａの回路ＭＰでは、トランジスタＭ２の第２
端子は、トランジスタＭ４の第１端子に電気的に接続されていたが、図１２Ｂの回路ＭＰ
では、トランジスタＭ２の第２端子は、トランジスタＭ４の第１端子に電気的に接続され
ていない。図１２Ｂに示す回路ＭＰは、トランジスタＭ３、Ｍ４に流れる電流は、それぞ
れトランジスタＭ２、トランジスタＭ２ｍのゲートの電位によって決められる。なお、一
例としては、トランジスタＭ２、トランジスタＭ２ｍのサイズ、例えば、チャネル長また
はチャネル幅は互いに等しいことが好ましい。このような回路構成とすることにより、効
率的にレイアウトできる可能性がある。また、トランジスタＭ３、トランジスタＭ４に流
れる電流を揃えることができる可能性がある。
＜＜動作例＞＞
次に、図９Ａに示した回路ＭＰの動作例について説明する。
図１３Ａ乃至図１３Ｃ、図１４Ａ乃至図１４Ｃ、図１５Ａ乃至図１５Ｃは、回路ＭＰの
動作例を示したタイミングチャートであり、それぞれ、配線ＩＬ、配線ＩＬＢ、配線ＷＬ
、配線Ｘ１Ｌ、配線Ｘ２Ｌ、ノードｎｄ１、ノードｎｄ１ｒの電位の変動を示している。
なお、図１３Ａ乃至図１３Ｃ、図１４Ａ乃至図１４Ｃ、図１５Ａ乃至図１５Ｃに記載して
いるｈｉｇｈは高レベル電位を示し、ｌｏｗは低レベル電位を示している。配線ＯＬから
ノードｏｕｔａに（または、ノードｏｕｔａから配線ＯＬに）出力される電流量をＩＯＬ
としている。また、配線ＯＬＢからノードｏｕｔｂに（または、ノードｏｕｔｂから配線
ＯＬＢに）出力される電流量をＩＯＬＢとしている。図１３Ａ乃至図１３Ｃ、図１４Ａ乃
至図１４Ｃ、図１５Ａ乃至図１５Ｃに示すタイミングチャートでは、電流量ＩＯＬ、ＩＯ
ＬＢの変化量も図示している。
なお、本動作例では、配線ＶＬ、配線ＶＬｒが与える定電圧はＶＳＳ（低レベル電位）
とする。この場合には、配線ＶＡＬから配線ＯＬを介して、配線ＶＬに電流が流れること
になる。同様に、配線ＶＡＬから配線ＯＬＢを介して、配線ＶＬｒに電流が流れることに
なる。
また、本明細書などにおいて、「低レベル電位」、「高レベル電位」という用語は、特
定の電位を意味するものではなく、配線が異なれば、具体的な電位も異なる場合がある。
例えば、ノードｎｄ１、ノードｎｄ１ｒに保持される低レベル電位、高レベル電位のそれ
ぞれは、配線Ｘ１Ｌ、配線Ｘ２Ｌに印加される低レベル電位、高レベル電位と異なる電位
であってもよい。
動作例を説明する前に、回路ＭＰが保持する重み係数を次の通りに定義する。保持部Ｈ
Ｃのノードｎｄ１に高レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持
されているとき、回路ＭＰは重み係数として“＋１”を保持しているものとする。保持部
ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベル電位が保
持されているとき、回路ＭＰは重み係数として“－１”を保持しているものとする。保持
部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が
保持されているとき、回路ＭＰは重み係数として“０”を保持しているものとする。なお
、ノードｎｄ１、ｎｄ１ｒに保持される高レベル電位としては、例えば、ＶＤＤ、または
、ＶＤＤよりも少しだけ低い電位とすることができ、ノードｎｄ１、ノードｎｄ１ｒに保
持される低レベル電位としては、例えば、ＶＳＳとすることができる。なお、重み係数を
アナログ値とすることも可能である。その場合、例えば、重み係数として“正のアナログ
値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒの
ノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の
場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎ
ｄ１ｒに高レベルのアナログ電位が保持されている。重み係数として“０”の場合には、
例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低
レベル電位が保持されている。
また、回路ＭＰに入力されるニューロンの信号（演算値）を、一例として、次の通りに
定義する。配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が印加されているとき
、回路ＭＰには、ニューロンの信号として“＋１”が入力されている。配線Ｘ１Ｌに低レ
ベル電位、配線Ｘ２Ｌに高レベル電位が印加されているとき、回路ＭＰには、ニューロン
の信号として“－１”が入力されている。配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レ
ベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“０”が入力さ
れるものとする。
また、本明細書などにおいて、トランジスタＭ２、トランジスタＭ２ｒは、特に断りの
無い場合は、オン状態の場合は最終的に飽和領域で動作する場合を含むものとする。すな
わち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は
、飽和領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
ただし、本発明の一態様は、これに限定されない。供給される電圧の振幅値を小さくする
ために、トランジスタＭ２、Ｍ２ｒは、線形領域で動作してもよい。なお、重み係数をア
ナログ値とする場合には、重み係数の大きさに応じて、例えば、トランジスタＭ２、Ｍ２
ｒは、線形領域で動作する場合と、飽和領域で動作する場合とが混在していてもよい。
また、本明細書などにおいて、トランジスタＭ１、トランジスタＭ３、トランジスタＭ
４、トランジスタＭ１ｒ、トランジスタＭ３ｒ、トランジスタＭ４ｒ、は、特に断りの無
い場合は、オン状態の場合は最終的に線形領域で動作する場合を含むものとする。すなわ
ち、上述したそれぞれのトランジスタのゲート電圧、ソース電圧、及びドレイン電圧は、
線形領域で動作する範囲での電圧に適切にバイアスされている場合を含むものとする。
以下では、重み係数、及びニューロンの信号のそれぞれが取り得る値の組み合わせ毎に
、回路ＭＰの動作例を説明する。
〔条件１〕
初めに、一例として、重み係数ｗが“０”であって、回路ＭＰに入力されるニューロン
の信号（演算値）が“＋１”である場合を考える。図１３Ａは、その場合における回路Ｍ
Ｐのタイミングチャートである。
時刻Ｔ１から時刻Ｔ２までの間では、配線ＩＬ、及び配線ＩＬＢのそれぞれには、保持
部ＨＣのノードｎｄ１の電位、保持部ＨＣｒのノードｎｄ１ｒの電位を初期化するための
初期化電位Ｖｉｎｉが入力されている。なお、図１３Ａでは、Ｖｉｎｉは低レベル電位よ
りも高く、高レベル電位よりも低い電位として図示しているが、Ｖｉｎｉは低レベル電位
よりも低い電位、又は高レベル電位よりも高い電位として設定してもよい。または、Ｖｉ
ｎｉは低レベル電位と同じ電位、又は、高レベル電位と同じ電位として設定してもよい。
また、配線ＩＬ、及び配線ＩＬＢのそれぞれに与える初期化電位Ｖｉｎｉは互いに異なる
電位としてもよい。なお、配線ＩＬ、及び配線ＩＬＢのそれぞれに初期化電位Ｖｉｎｉを
入力しなくてもよい。つまり、時刻Ｔ１から時刻Ｔ２までの間の期間を設けなくてもよい
。
また、時刻Ｔ１から時刻Ｔ２までの間において、配線ＷＬには低レベル電位が入力され
ている。そのため、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオフ状態とな
っている。
また、時刻Ｔ１から時刻Ｔ２までの間において、ノードｎｄ１、及びノードｎｄ１ｒの
それぞれの電位は特に定められていない。図１３Ａでは、ノードｎｄ１、及びノードｎｄ
１ｒのそれぞれの電位は、低レベル電位よりも高く、Ｖｉｎｉよりも低い電位としている
。
配線Ｘ１Ｌ、及び配線Ｘ２Ｌには、それぞれ低レベル電位が入力されている。そのため
、トランジスタＭ３、トランジスタＭ４、トランジスタＭ３ｒ、及びトランジスタＭ４ｒ
はそれぞれオフ状態となっている。
次に、時刻Ｔ２から時刻Ｔ３までの間において、配線ＷＬに高レベル電位が入力される
。これによって、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオン状態となり
、配線ＩＬとノードｎｄ１との間が導通状態になり、配線ＩＬＢとノードｎｄ１ｒとの間
が導通状態になる。そのため、ノードｎｄ１、及びノードｎｄ１ｒの電位は、それぞれＶ
ｉｎｉとなる。なお、ノードｎｄ１、ノードｎｄ１ｒの電位は、初期化電位Ｖｉｎｉでな
くてもよい。つまり、時刻Ｔ２から時刻Ｔ３までの間の期間を設けなくてもよい。
時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＬ、及び配線ＩＬＢのそれぞれに低レ
ベル電位が印加され、重み係数ｗとして“０”が入力される。配線ＷＬには、時刻Ｔ３よ
り前から引き続き高レベル電位が入力され、重み係数ｗとして“０”が入力されているた
め、トランジスタＭ１、トランジスタＭ１ｒはオン状態となっている。このため、ノード
ｎｄ１、及びノードｎｄ１ｒの電位は、それぞれ低レベル電位となる。
時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬには低レベル電位が入力される。こ
れによって、トランジスタＭ１、トランジスタＭ１ｒはそれぞれオフ状態となり、容量素
子Ｃ１、及び容量素子Ｃ１ｒのそれぞれによって、ノードｎｄ１、及びノードｎｄ１ｒの
それぞれの電位が保持される。
時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの重み係数として“０”が設定さ
れる。
ここまでの動作によって、トランジスタＭ２、トランジスタＭ２ｒのそれぞれのゲート
の電位は低レベル電位となり、また、トランジスタＭ２、トランジスタＭ２ｒのそれぞれ
の第１端子の電位は、ＶＳＳであるため、トランジスタＭ２、トランジスタＭ２ｒのそれ
ぞれはオフ状態となる。
時刻Ｔ５から時刻Ｔ６までの間に、一例として、配線ＩＬ、及び配線ＩＬＢには初期化
電位Ｖｉｎｉが入力される。なお、この動作は、特別に必要な動作ではないため、配線Ｉ
Ｌ、及び配線ＩＬＢに初期化電位Ｖｉｎｉを入力しなくてもよい。つまり、時刻Ｔ５から
時刻Ｔ６までの間の期間を設けなくてもよい。また、配線ＩＬ、及び配線ＩＬＢのそれぞ
れには、互いに異なる電位を入力してもよい。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号“＋１”の入力として、配線Ｘ
１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジ
スタＭ３、及びトランジスタＭ３ｒはそれぞれオン状態となり、トランジスタＭ４、及び
トランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣと
配線ＯＬとの間が導通状態になり、回路ＭＣｒと配線ＯＬＢとの間が導通状態になる。
このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線Ｏ
Ｌから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力
される電流ＩＯＬは、時刻Ｔ６の前後で変化しない。同様に、回路ＭＣｒにおいて、トラ
ンジスタＭ２ｒがオフ状態となっているため、配線ＯＬＢから配線ＶＬｒまでの間に電流
は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢも、時刻
Ｔ６の前後で変化しない。
ところで、本条件は、重み係数を“０”とし、回路ＭＰに入力されるニューロンの信号
を“＋１”としているため、式（１．１）を用いると、重み係数とニューロンの信号の積
は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回路ＭＰの
動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化しない場
合に対応する。
なお、重み係数ｗは、一旦入力すると、その値を更新せずに、演算値の方のみを変更す
ることによって、複数の積和演算処理を行ってもよい。この場合、重み係数ｗの更新が不
要となるため、消費電力を低減することができる。なお、重み係数ｗの更新を少なくする
ためには、重み係数ｗを長期間保持する必要がある。このとき、例えば、ＯＳトランジス
タを用いると、オフ電流が低いことを利用して、重み係数ｗを長期間保持することが可能
となる。
〔条件２〕
次に、一例として、重み係数ｗが“＋１”であって、回路ＭＰに入力されるニューロン
の信号（演算値）が“＋１”である場合を考える。図１３Ｂは、その場合における回路Ｍ
Ｐのタイミングチャートである。
時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３まで
の間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参
酌する。
時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＬに高レベル電位、配線ＩＬＢに低レ
ベル電位が印加され、重み係数ｗとして“１”が入力される。配線ＷＬには、時刻Ｔ３よ
り前から引き続き高レベル電位が入力され、重み係数ｗとして“１”が入力されているた
め、トランジスタＭ１、及びトランジスタＭ１ｒはオン状態となっている。このため、ノ
ードｎｄ１の電位は高レベル電位となり、ノードｎｄ１ｒの電位は低レベル電位となる。
時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬには低レベル電位が入力される。こ
れによって、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオフ状態となり、容
量素子Ｃ１、及び容量素子Ｃ１ｒのそれぞれによって、ノードｎｄ１、及びノードｎｄ１
ｒのそれぞれの電位が保持される。
時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの重み係数として“＋１”が設定
される。
ここまでの動作によって、トランジスタＭ２のゲートの電位は高レベル電位、トランジ
スタＭ２ｒのゲートの電位は低レベル電位となり、また、トランジスタＭ２、及びトラン
ジスタＭ２ｒのそれぞれの第１端子の電位は、ＶＳＳであるため、トランジスタＭ２はオ
ン状態、トランジスタＭ２ｒはオフ状態となる。
時刻Ｔ５から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ５から時刻Ｔ６まで
の間の動作と同様であるため、条件１の時刻Ｔ５から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号“＋１”の入力として、配線Ｘ
１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジ
スタＭ３、及びトランジスタＭ３ｒはそれぞれオン状態となり、トランジスタＭ４、及び
トランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣと
配線ＯＬとの間が導通状態になり、回路ＭＣｒと配線ＯＬＢとの間が導通状態になる。
このとき、回路ＭＣにおいて、トランジスタＭ２がオン状態となっているため、配線Ｏ
Ｌから配線ＶＬまでの間に電流が流れる。つまり、配線ＯＬのノードｏｕｔａから出力さ
れる電流ＩＯＬは、時刻Ｔ６を経過後に増加する（図１３Ｂでは、電流ＩＯＬの増加量を
ΔＩと記載している。）。一方、回路ＭＣｒにおいて、トランジスタＭ２ｒがオフ状態と
なっているため、配線ＯＬＢから配線ＶＬｒまでの間に電流は流れない。つまり、配線Ｏ
ＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。
ところで、本条件は、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの
信号（演算値）を“＋１”としているため、式（１．１）を用いると、重み係数とニュー
ロンの信号の積は、“＋１”となる。重み係数とニューロンの信号の積が“１”となる結
果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化し、電流ＩＯＬＢが
変化しない場合に対応する。
〔条件３〕
次に、一例として、重み係数ｗが“－１”であって、回路ＭＰに入力されるニューロン
の信号（演算値）が“＋１”である場合を考える。図１３Ｃは、その場合における回路Ｍ
Ｐのタイミングチャートである。
時刻Ｔ１から時刻Ｔ３までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ３まで
の間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ３までの間の動作の説明を参
酌する。
時刻Ｔ３から時刻Ｔ４までの間において、配線ＩＬに低レベル電位、配線ＩＬＢに高レ
ベル電位が印加され、重み係数ｗとして“－１”が入力される。配線ＷＬには、時刻Ｔ３
より前から引き続き高レベル電位が入力されているため、トランジスタＭ１、及びトラン
ジスタＭ１ｒはオン状態となっている。このため、重み係数ｗとして“－１”が入力され
、ノードｎｄ１の電位は低レベル電位となり、ノードｎｄ１ｒの電位は高レベル電位とな
る。
時刻Ｔ４から時刻Ｔ５までの間において、配線ＷＬには低レベル電位が入力される。こ
れによって、トランジスタＭ１、及びトランジスタＭ１ｒはそれぞれオフ状態となり、容
量素子Ｃ１、及び容量素子Ｃ１ｒのそれぞれによって、ノードｎｄ１、及びノードｎｄ１
ｒのそれぞれの電位が保持される。
時刻Ｔ１から時刻Ｔ５までの動作によって、回路ＭＰの重み係数として“－１”が設定
される。
ここまでの動作によって、トランジスタＭ２のゲートの電位は低レベル電位、トランジ
スタＭ２ｒのゲートの電位は高レベル電位となり、また、トランジスタＭ２、Ｍ２ｒのそ
れぞれの第１端子の電位は、ＶＳＳであるため、トランジスタＭ２はオフ状態、トランジ
スタＭ２ｒはオン状態となる。
時刻Ｔ５から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ５から時刻Ｔ６まで
の間の動作と同様であるため、条件１の時刻Ｔ５から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号“＋１”の入力として、配線Ｘ
１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、トランジ
スタＭ３、及びトランジスタＭ３ｒはそれぞれオン状態となり、トランジスタＭ４、及び
トランジスタＭ４ｒはそれぞれオフ状態となる。つまり、この動作によって、回路ＭＣと
配線ＯＬとの間が導通状態になり、回路ＭＣｒと配線ＯＬＢとの間が導通状態になる。
このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線Ｏ
Ｌから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力
される電流ＩＯＬは、時刻Ｔ６の前後で変化しない。一方、回路ＭＣｒにおいて、トラン
ジスタＭ２ｒがオン状態となっているため、配線ＯＬＢから配線ＶＬｒまでの間に電流が
流れる。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、時刻Ｔ６
を経過後に増加する（図１３Ｃでは、電流ＩＯＬＢの増加量をΔＩと記載している。）。
ところで、本条件は、重み係数ｗを“－１”とし、回路ＭＰに入力されるニューロンの
信号（演算値）を“＋１”としているため、式（１．１）を用いると、重み係数とニュー
ロンの信号の積は、“－１”となる。重み係数とニューロンの信号の積が“－１”となる
結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化せず、電流ＩＯＬ
Ｂが変化する場合に対応する。
〔条件４〕
本条件では、一例として、重み係数ｗを“０”とし、回路ＭＰに入力されるニューロン
の信号（演算値）を“－１”とする場合の回路ＭＰの動作を考える。図１４Ａは、その場
合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ６まで
の間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“－１”の入力とし
て、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。これによって
、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオフ状態となり、トランジスタ
Ｍ４、及びトランジスタＭ４ｒはそれぞれオン状態となる。つまり、この動作によって、
回路ＭＣと配線ＯＬＢとの間は導通状態になり、回路ＭＣｒと配線ＯＬとの間は導通状態
になる。
このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線Ｏ
ＬＢから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから
出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。同様に、回路ＭＣｒにおいて
、トランジスタＭ２ｒがオフ状態となっているため、配線ＯＬから配線ＶＬｒまでの間に
電流は流れない。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬも、時刻
Ｔ６の前後で変化しない。
ところで、本条件は、重み係数ｗを“０”とし、回路ＭＰに入力されるニューロンの信
号（演算値）を“－１”としているため、式（１．１）を用いると、重み係数とニューロ
ンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は
、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが
変化しない場合に対応し、これは条件１の回路動作の結果と一致する。
〔条件５〕
本条件では、一例として、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロ
ンの信号（演算値）を“－１”とする場合の回路ＭＰの動作を考える。図１４Ｂは、その
場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ６までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ６まで
の間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“－１”の入力とし
て、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。これによって
、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオフ状態となり、トランジスタ
Ｍ４、及びトランジスタＭ４ｒはそれぞれオン状態となる。つまり、この動作によって、
回路ＭＣと配線ＯＬＢとの間が導通状態になり、回路ＭＣｒと配線ＯＬとの間が導通状態
になる。
このとき、回路ＭＣにおいて、トランジスタＭ２がオン状態となっているため、配線Ｏ
ＬＢから配線ＶＬまでの間に電流が流れる。つまり、配線ＯＬＢのノードｏｕｔｂから出
力される電流ＩＯＬＢは、時刻Ｔ６を経過後に増加する（図１４Ｂでは、電流ＩＯＬＢの
増加量をΔＩと記載している。）。一方、回路ＭＣｒにおいて、トランジスタＭ２ｒがオ
フ状態となっているため、配線ＯＬから配線ＶＬｒまでの間に電流は流れない。つまり、
配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６の前後で変化しない。
ところで、本条件は、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの
信号（演算値）を“－１”としているため、式（１．１）を用いると、重み係数とニュー
ロンの信号の積は、“－１”となる。重み係数とニューロンの信号の積が“－１”となる
結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化せず、電流ＩＯＬ
Ｂが変化する場合に対応し、これは条件３の回路動作の結果と一致する。
〔条件６〕
本条件では、一例として、重み係数ｗを“－１”とし、回路ＭＰに入力されるニューロ
ンの信号（演算値）を“－１”とする場合の回路ＭＰの動作を考える。図１４Ｃは、その
場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ６までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ６まで
の間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“－１”の入力とし
て、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに高レベル電位が入力される。これによって
、トランジスタＭ３、及びトランジスタＭ３ｒはそれぞれオフ状態となり、トランジスタ
Ｍ４、及びトランジスタＭ４ｒはそれぞれオン状態となる。つまり、この動作によって、
回路ＭＣと配線ＯＬＢとの間は導通状態になり、回路ＭＣｒと配線ＯＬとの間は導通状態
になる。
このとき、回路ＭＣにおいて、トランジスタＭ２がオフ状態となっているため、配線Ｏ
ＬＢから配線ＶＬまでの間に電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから
出力される電流ＩＯＬＢは、時刻Ｔ６の前後で変化しない。一方、回路ＭＣｒにおいて、
トランジスタＭ２ｒがオン状態となっているため、配線ＯＬから配線ＶＬｒまでの間に電
流が流れる。つまり、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬは、時刻Ｔ６
を経過後に増加する（図１４Ｃでは、電流ＩＯＬの増加量をΔＩと記載している。）。
ところで、本条件は、重み係数ｗを“－１”とし、回路ＭＰに入力されるニューロンの
信号（演算値）を“－１”としているため、式（１．１）を用いると、重み係数とニュー
ロンの信号の積は、“＋１”となる。重み係数とニューロンの信号の積が“＋１”となる
結果は、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬが変化し、電流ＩＯＬＢ
が変化しない場合に対応し、これは条件２の回路動作の結果と一致する。
〔条件７〕
本条件では、一例として、重み係数ｗが“０”であって、回路ＭＰに入力されるニュー
ロンの信号（演算値）が“０”である場合を条件７として、回路ＭＰの動作を考える。図
１５Ａは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ６までの間の動作については、条件１の時刻Ｔ１から時刻Ｔ６まで
の間の動作と同様であるため、条件１の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“０”の入力として
、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。これによって、
トランジスタＭ３、トランジスタＭ３ｒ、トランジスタＭ４、及びトランジスタＭ４ｒは
それぞれオフ状態となる。つまり、この動作によって、回路ＭＣ、及び回路ＭＣｒのそれ
ぞれは配線ＯＬ、配線ＯＬＢのどちらの間であっても非導通状態となる。
このため、回路ＭＣにおいて、配線ＯＬから配線ＶＬ又は配線ＶＬｒの一方までの間に
電流は流れない。つまり、配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢは、
時刻Ｔ６の前後で変化しない。同様に、回路ＭＣｒにおいて、配線ＯＬＢから配線ＶＬ又
は配線ＶＬｒの他方までの間にも電流は流れない。つまり、配線ＯＬのノードｏｕｔａか
ら出力される電流ＩＯＬも、時刻Ｔ６の前後で変化しない。
ところで、本条件は、重み係数ｗが“０”とし、回路ＭＰに入力されるニューロンの信
号（演算値）“０”としているため、式（１．１）を用いると、重み係数とニューロンの
信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は、回
路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが変化
しない場合に対応し、これは条件１、及び条件４の回路動作の結果と一致する。
〔条件８〕
本条件では、一例として、重み係数ｗが“＋１”であって、回路ＭＰに入力されるニュ
ーロンの信号（演算値）が“０”である場合を条件８として、回路ＭＰの動作を考える。
図１５Ｂは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ６までの間の動作については、条件２の時刻Ｔ１から時刻Ｔ６まで
の間の動作と同様であるため、条件２の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“０”の入力として
、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。つまり、条件７
の時刻Ｔ６以降の動作と同様であるため、この動作によって、回路ＭＣは、配線ＯＬ、Ｏ
ＬＢのどちらの間であっても非導通状態となり、回路ＭＣｒは配線ＯＬ、及び配線ＯＬＢ
のどちらの間であっても非導通状態となる。したがって、配線ＯＬ又は配線ＯＬＢから、
配線ＶＬ又は配線ＶＬｒのどちらか一方までの間に電流は流れないため、配線ＯＬのノー
ドｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力される
電流ＩＯＬＢのそれぞれは、時刻Ｔ６の前後で変化しない。
ところで、本条件は、重み係数ｗを“＋１”とし、回路ＭＰに入力されるニューロンの
信号（演算値）を“０”としているため、式（１．１）を用いると、重み係数とニューロ
ンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は
、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが
変化しない場合に対応し、これは条件１、条件４、及び条件７の回路動作の結果と一致す
る。
〔条件９〕
本条件では、一例として、重み係数ｗが“－１”であって、回路ＭＰに入力されるニュ
ーロンの信号（演算値）が“０”である場合を条件９として、回路ＭＰの動作を考える。
図１５Ｃは、その場合における回路ＭＰのタイミングチャートである。
時刻Ｔ１から時刻Ｔ６までの間の動作については、条件３の時刻Ｔ１から時刻Ｔ６まで
の間の動作と同様であるため、条件３の時刻Ｔ１から時刻Ｔ６までの間の動作の説明を参
酌する。
時刻Ｔ６以降において、回路ＭＰへのニューロンの信号（演算値）“０”の入力として
、配線Ｘ１Ｌに低レベル電位、配線Ｘ２Ｌに低レベル電位が入力される。つまり、条件７
の時刻Ｔ６以降の動作と同様であるため、この動作によって、回路ＭＣは、配線ＯＬ、及
び配線ＯＬＢのどちらの間であっても非導通状態となり、回路ＭＣｒは配線ＯＬ、配線Ｏ
ＬＢのどちらの間であっても非導通状態となる。したがって、配線ＯＬ又は配線ＯＬＢか
ら、配線ＶＬ又は配線ＶＬｒのどちらか一方までの間に電流は流れないため、配線ＯＬの
ノードｏｕｔａから出力される電流ＩＯＬ、及び配線ＯＬＢのノードｏｕｔｂから出力さ
れる電流ＩＯＬＢのそれぞれは、時刻Ｔ６の前後で変化しない。
ところで、本条件は、重み係数ｗを“－１”とし、回路ＭＰに入力されるニューロンの
信号（演算値）を“０”としているため、式（１．１）を用いると、重み係数とニューロ
ンの信号の積は、“０”となる。重み係数とニューロンの信号の積が“０”となる結果は
、回路ＭＰの動作では、時刻Ｔ６以降において電流ＩＯＬ及び電流ＩＯＬＢのそれぞれが
変化しない場合に対応し、これは条件１、条件４、条件７、及び条件８の回路動作の結果
と一致する。
上述した条件１乃至条件９の動作例の結果を下表にまとめる。なお、下表では、高レベ
ル電位をｈｉｇｈと記載し、低レベル電位をｌｏｗと記載している。
ここでは、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣと回路ＭＣｒとが１個ずつ接続され
ている場合を一例として示した。これについて、図２、図６、図７、図８などに示すよう
に、配線ＯＬ、及び配線ＯＬＢに、回路ＭＣと回路ＭＣｒとが複数個ずつ接続されている
場合には、各回路ＭＣ、回路ＭＣｒから出力される電流が、キルヒホッフの電流則にもと
づき、足し合わせられることになる。その結果、和の演算が行われることとなる。つまり
、回路ＭＣ、回路ＭＣｒにおいて、積の演算が行われ、複数の回路ＭＣ、回路ＭＣｒから
の電流の足し合わせにより、和の演算が行われる。以上の結果、積和演算処理が行われる
こととなる。
ところで、回路ＭＰの動作において、重み係数を“＋１”、“－１”の２値のみとし、
ニューロンの信号を“＋１”、“－１”の２値のみとした計算を行うことで、回路ＭＰは
排他的論理和の否定の回路（一致回路）と同様の動作を行うことができる。
また、回路ＭＰの動作において、重み係数を“＋１”、“０”の２値のみとし、ニュー
ロンの信号を“＋１”、“０”の２値のみとした計算を行うことで、回路ＭＰは論理積の
回路と同様の動作を行うことができる。
ところで、本動作例では、回路ＭＰの回路ＭＣ、ＭＣｒが有する保持部ＨＣ、及び保持
部ＨＣｒに保持されている電位を、高レベル電位又は低レベル電位としたが、保持部ＨＣ
、及び保持部ＨＣｒにはアナログ値を示す電位を保持してもよい。例えば、重み係数とし
て“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位
、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数として“負
のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部
ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。そして、電流ＩＯ
Ｌ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。また、保持
部ＨＣ、ＨＣｒにはアナログ値を示す電位を保持することについては、図９Ａの回路ＭＰ
の動作例に限定されず、本明細書等に示す他の回路ＭＰに対しても行ってもよい。
＜構成例２＞
次に、図５Ｃ、及び図５Ｄに図示した回路ＭＰに適用できる回路構成の例について説明
する。
図１６Ａに示す回路ＭＰは、図５Ｃの回路ＭＰの構成例を示しており、図９Ａの回路Ｍ
Ｐとの違いは、配線ＩＬ、配線ＩＬＢを１本にまとめている点と、図９Ａの配線ＷＬとし
て配線Ｗ１Ｌ、配線Ｗ２Ｌを有する点である。
図１６Ａの回路ＭＰにおいて、トランジスタＭ１の第１端子及びトランジスタＭ１ｒの
第１端子は、配線ＩＬに電気的に接続されている。加えて、トランジスタＭ１のゲートは
配線Ｗ１Ｌに電気的に接続され、トランジスタＭ１ｒのゲートは配線Ｗ２Ｌに電気的に接
続されている。なお、図１６Ａの回路ＭＰと、図９Ａの回路ＭＰと同様の接続構成となっ
ている箇所については説明を省略する。
図１６Ａの回路ＭＰに重み係数を設定するとき、初めに、配線Ｗ１Ｌ、配線Ｗ２Ｌに供
給される電位を変化させて、トランジスタＭ１をオン状態にし、トランジスタＭ１ｒをオ
フ状態にして、次に配線ＩＬから保持部ＨＣに保持するための電位を供給し、トランジス
タＭ１をオフ状態にする。その後に、配線Ｗ１Ｌ、配線Ｗ２Ｌに供給される電位を変化さ
せて、トランジスタＭ１をオフ状態にし、トランジスタＭ１ｒをオン状態にして、次に配
線ＩＬから保持部ＨＣｒに保持するための電位を供給し、トランジスタＭ１ｒをオフ状態
にする。このように、図１６Ａの回路ＭＰの場合、配線ＩＬから保持部ＨＣ、保持部ＨＣ
ｒに順次電位を供給することによって、保持部ＨＣ、保持部ＨＣｒに重み係数に相当する
電位を保持することができる。
図１６Ｂに示す回路ＭＰは、図５Ｄの回路ＭＰの構成例を示しており、図９Ａの回路Ｍ
Ｐとの違いは、配線ＩＬと配線ＯＬとを配線ＩＯＬにまとめ、配線ＩＬＢと配線ＯＬＢと
を配線ＩＯＬＢにまとめている点である。
図１６Ｂの回路ＭＰにおいて、トランジスタＭ１の第１端子は、配線ＩＯＬに電気的に
接続され、トランジスタＭ１ｒの第１端子は、配線ＩＯＬＢに電気的に接続されている。
加えて、トランジスタＭ３の第２端子は、配線ＩＯＬに電気的に接続され、トランジスタ
Ｍ４の第２端子は、配線ＩＯＬＢに電気的に接続され、トランジスタＭ３ｒの第２端子は
、配線ＩＯＬＢに電気的に接続され、トランジスタＭ４ｒの第２端子は、配線ＩＯＬに電
気的に接続されている。なお、図１６Ｂの回路ＭＰと、図９Ａの回路ＭＰと同様の接続構
成となっている箇所については説明を省略する。
図１６Ｂの回路ＭＰは、保持部ＨＣに配線ＩＯＬが電気的に接続され、保持部ＨＣｒに
配線ＩＯＬＢが電気的に接続され、配線ＷＬにトランジスタＭ１、トランジスタＭ１ｒの
それぞれのゲートが電気的に接続されているので、図９Ａの回路ＭＰと同様に、保持部Ｈ
Ｃ、保持部ＨＣｒに重み係数に相当する電位を同時に書きこむことができる。
＜構成例３＞
図１７に示す回路ＭＰは、図９Ａの回路ＭＰと異なり、保持部ＨＣ、保持部ＨＣｒだけ
でなく、保持部ＨＣｓ、保持部ＨＣｓｒを有する回路である。
図１７の回路ＭＰに含まれている回路ＭＣは、図９Ａの回路ＭＰが有する回路素子に加
え、トランジスタＭ１ｓ、トランジスタＭ２ｓ、トランジスタＭ５、トランジスタＭ５ｓ
、容量素子Ｃ１ｓを有する。また、図１７の回路ＭＰに含まれている回路ＭＣｒは、回路
ＭＣと同様の回路素子を有するため、回路ＭＣのトランジスタＭ１ｓ、トランジスタＭ２
ｓ、トランジスタＭ５、トランジスタＭ５ｓ、容量素子Ｃ１ｓのそれぞれに対応する、ト
ランジスタＭ１ｓｒ、トランジスタＭ２ｓｒ、トランジスタＭ５ｒ、トランジスタＭ５ｓ
ｒ、容量素子Ｃ１ｓｒを有する。
なお、本明細書などにおいて、トランジスタＭ５、トランジスタＭ５ｓ、トランジスタ
Ｍ５ｒ、トランジスタＭ５ｓｒは、特に断りの無い場合は、オン状態の場合は最終的に線
形領域で動作する場合を含むものとする。すなわち、上述したそれぞれのトランジスタの
ゲート電圧、ソース電圧、及びドレイン電圧は、線形領域で動作する範囲での電圧に適切
にバイアスされている場合を含むものとする。
次に、図１７の回路ＭＰの構成について説明する。なお、図１７の回路ＭＰにおいて、
図９Ａの回路ＭＰと同様の構成となっている箇所については省略する。
トランジスタＭ１のゲートは、配線Ｗ１Ｌに電気的に接続されている。トランジスタＭ
５の第１端子は、トランジスタＭ２の第２端子に電気的に接続され、トランジスタＭ５の
第２端子は、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電気的
に接続され、トランジスタＭ５のゲートは、配線Ｓ１Ｌに電気的に接続されている。
トランジスタＭ１ｓの第１端子は、配線ＩＬに電気的に接続され、トランジスタＭ１ｓ
の第２端子は、容量素子Ｃ１ｓの第１端子と、トランジスタＭ２ｓのゲートと、に電気的
に接続され、トランジスタＭ１ｓのゲートは、配線Ｗ２Ｌに電気的に接続されている。ト
ランジスタＭ２ｓの第１端子は、容量素子Ｃ１ｓの第２端子と、配線ＶＬｓに電気的に接
続され、トランジスタＭ２ｓの第２端子は、トランジスタＭ５ｓの第１端子に電気的に接
続されている。トランジスタＭ５ｓの第２端子は、トランジスタＭ３の第１端子と、トラ
ンジスタＭ４の第１端子と、に電気的に接続され、トランジスタＭ５ｓのゲートは、配線
Ｓ２Ｌに電気的に接続されている。
図１７の回路ＭＰにおいて、回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となってい
る。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をす
るため、符号に「ｒ」を付している。
配線ＶＬｓは、定電圧を供給する配線として機能し、当該定電圧としては、低レベル電
位であるＶＳＳ、ＶＳＳ以外の低レベル電位、接地電位などとすることができる。また、
当該定電圧としては、高レベル電位であるＶＤＤとしてもよい。また、配線ＶＬｓが供給
する定電圧は、配線ＶＬが供給する定電圧と異なってもよいし、同一としてもよい。配線
ＶＬと配線ＶＬｓとが与える定電圧がほぼ等しい場合、配線ＶＬｓは配線ＶＬと同一の配
線とすることができる。
配線ＶＬｓｒは、定電圧を供給する配線として機能し、当該定電圧としては、低レベル
電位であるＶＳＳ、ＶＳＳ以外の低レベル電位、接地電位などとすることができる。また
、当該定電圧としては、高レベル電位であるＶＤＤとしてもよい。また、配線ＶＬｓｒが
供給する定電圧は、配線ＶＬｒが供給する定電圧と異なってもよいし、同一としてもよい
。配線ＶＬｒと配線ＶＬｓｒとが与える定電圧がほぼ等しい場合、配線ＶＬｓｒは配線Ｖ
Ｌｒと同一の配線とすることができる。
また、配線ＶＬ、配線ＶＬｓ、配線ＶＬｒ、配線ＶＬｓｒのそれぞれが与える定電圧は
互いに異なる電圧としてもよいし、同一としてもよい。また、配線ＶＬ、配線ＶＬｓ、配
線ＶＬｒ、配線ＶＬｓｒから選ばれた２本、又は３本の配線が与える定電圧は互いに等し
くてもよい。
配線Ｓ１Ｌは、トランジスタＭ５、及びトランジスタＭ５ｒをオン状態又はオフ状態に
するための電位を供給する配線として機能し、配線Ｓ２Ｌは、トランジスタＭ５ｓ、及び
トランジスタＭ５ｓｒをオン状態又はオフ状態にするための電位を供給する配線として機
能する。
図５Ｃ、図５Ｄに図示した回路ＭＰは、図１７の回路ＭＰに示した構成を適用すること
によって、重み係数を２個保持することができる。具体的には、図１７の回路ＭＰは、１
個目の重み係数に応じた電位を、回路ＭＣの保持部ＨＣと、回路ＭＣｒの保持部ＨＣｒと
、に保持し、２個目の重み係数に応じた電位を、回路ＭＣの保持部ＨＣｓと、回路ＭＣの
保持部ＨＣｓｒと、に保持することができる。また、図１７の回路ＭＰは、配線Ｓ１Ｌ、
配線Ｓ２Ｌから与える電位によって、演算に用いる重み係数の切り替えを行うことができ
る。例えば、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ［ｍ，ｊ］に含まれるそ
れぞれの保持部ＨＣ、保持部ＨＣｒに重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１
） ｊ （ｋ）に相当する電位を保持し、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路ＭＰ
［ｍ，ｊ］に含まれるそれぞれの保持部ＨＣｓ、ＨＣｓｒに重み係数ｗ１ （ｋ－１） ｈ （
ｋ）乃至ｗｍ （ｋ－１） ｈ （ｋ）（ここでのｈは、１以上でｊでない整数とする。）に相
当する電位を保持して、配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］（図１７の回路ＭＰにお
ける配線Ｘ１Ｌ、Ｘ２Ｌ）に信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）に応じた電位を入力
する。このとき、配線Ｓ１Ｌに高レベル電位を印加して、トランジスタＭ５、トランジス
タＭ５ｒをオン状態とし、配線Ｓ２Ｌに低レベル電位を印加して、トランジスタＭ５ｓ、
トランジスタＭ５ｓｒをオフ状態とすることで、演算回路１１０の回路ＭＰ［１，ｊ］乃
至回路ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ－１） ｊ （ｋ）乃至ｗｍ （ｋ－１） ｊ （ｋ）
と信号ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）との積和と活性化関数の演算を行うことができ
る。また、配線Ｓ１Ｌに低レベル電位を印加して、トランジスタＭ５、トランジスタＭ５
ｒをオフ状態とし、配線Ｓ２Ｌに高レベル電位を印加して、トランジスタＭ５ｓ、トラン
ジスタＭ５ｓｒをオン状態とすることで、演算回路１１０の回路ＭＰ［１，ｊ］乃至回路
ＭＰ［ｍ，ｊ］は、重み係数ｗ１ （ｋ－１） ｈ （ｋ）乃至ｗｍ （ｋ－１） ｈ （ｋ）と信号
ｚ１ （ｋ－１）乃至ｚｍ （ｋ－１）との積和と活性化関数の演算を行うことができる。
上述の通り、演算回路１１０に図１７の回路ＭＰを適用することによって、重み係数を
２個保持することができ、かつ当該重み係数を切り替えて、積和と活性化関数の演算を行
うことができる。図１７の回路ＭＰを構成した演算回路１１０は、例えば、第ｋ層のニュ
ーロンの個数がｎより大きい場合、第ｋ層と異なる中間層における演算を行う場合、など
に有効である。また、図１７の回路ＭＰでは、回路ＭＣ、及び回路ＭＣｒが有する保持部
はそれぞれ２個としたが、回路ＭＣ、及び回路ＭＣｒのそれぞれは、状況に応じて、３個
以上の保持部を有してもよい。
＜構成例４＞
図１８Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であり、保持部ＨＣ、
及び保持部ＨＣｒのそれぞれが、容量素子Ｃ１、容量素子Ｃ１ｒの代わりに負荷回路ＬＣ
、負荷回路ＬＣｒを有する点で、図９Ａの回路ＭＰと異なっている。
図１８Ａの回路ＭＰの回路ＭＣにおいて、負荷回路ＬＣの第１端子は、トランジスタＭ
１の第２端子と、トランジスタＭ３の第１端子と、トランジスタＭ４の第１端子と、に電
気的に接続され、負荷回路ＬＣの第２端子は、配線ＶＬに電気的に接続されている。
なお、図１８Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となってい
る。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をす
るため、符号に「ｒ」を付している。
ここでの配線ＶＬ、配線ＶＬｒは、定電圧ＶＣＮＳを供給する配線として機能する。Ｖ
ＣＮＳとしては、例えば、接地電位（ＧＮＤ）、又は負荷回路ＬＣ、負荷回路ＬＣｒを正
常に動作させる範囲の低電位とすることができる。
負荷回路ＬＣ、負荷回路ＬＣｒは、一例としては、第１端子と第２端子との間の抵抗値
を変化することができる回路である。負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第２端
子との間の抵抗値を変化することにより、負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第
２端子との間に流れる電流量を変化させることができる。
ここで、図１８Ａの回路ＭＰにおいて、負荷回路ＬＣ、負荷回路ＬＣｒの第１端子と第
２端子との間の抵抗値を変更する方法について説明する。初めに、配線Ｘ１Ｌ、配線Ｘ２
Ｌのそれぞれに低レベル電位を入力してトランジスタＭ３、トランジスタＭ３ｒ、トラン
ジスタＭ４、トランジスタＭ４ｒをオフ状態にする。次に、配線ＷＬに高レベル電位を入
力してトランジスタＭ１、Ｍ１ｒをオン状態にし、配線ＩＬ（配線ＩＬＢ）の電位を変化
させることで、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗値を
設定する。例えば、配線ＩＬ（配線ＩＬＢ）に、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１
端子と第２端子との間の抵抗値をリセットするための電位を入力し、その後に、配線ＩＬ
（配線ＩＬＢ）に、負荷回路ＬＣ（負荷回路ＬＣｒ）の第１端子と第２端子との間の抵抗
値を所望の値となるような電位を入力する方法などがある。負荷回路ＬＣ（負荷回路ＬＣ
ｒ）の第１端子と第２端子との間の抵抗値を所望の値に設定したあとは、配線ＷＬに低レ
ベル電位を入力してトランジスタＭ１、トランジスタＭ１ｒをオフ状態にすればよい。
負荷回路ＬＣ、負荷回路ＬＣｒとしては、例えば、図１８Ｂに図示するように、抵抗変
化素子ＶＲを用いることができる。また、負荷回路ＬＣ、負荷回路ＬＣｒとしては、例え
ば、図１８Ｃに図示するように、ＭＴＪ素子ＭＲを含む回路ＶＣとすることができる。ま
た、負荷回路ＬＣ、負荷回路ＬＣｒとしては、例えば、図１８Ｄに図示するように、相変
化メモリ（ＰＣＭ）などに用いられる、相変化材料が含まれる抵抗素子（本明細書等では
、便宜上、相変化メモリＰＣＭと呼称する。）を用いることができる。
また、負荷回路ＬＣ、負荷回路ＬＣｒを用いた回路ＭＰは、図１８Ａに示した構成に限
定されず、状況に応じて、図１８Ａの回路ＭＰの構成を変更することができる。図１８Ａ
の回路ＭＰの変更例としては、図１８Ａの回路ＭＰに配線ＩＬ、配線ＩＬＢと、トランジ
スタＭ１と、トランジスタＭ１ｒと、を設けない回路構成とすることができる。図１９は
、当該回路構成を示した回路図であり、図５Ｄの回路ＭＰの構成例の一となっている。
図１９の回路ＭＰにおいて、負荷回路ＬＣの第１端子と第２端子との間の抵抗値の設定
は、配線Ｘ１Ｌに高レベル電位、配線Ｘ２Ｌに低レベル電位を入力して、トランジスタＭ
３をオン状態、トランジスタＭ４をオフ状態にし、配線ＩＯＬからトランジスタＭ３を介
して、負荷回路ＬＣの第１端子に電位を与えることで行うことができる。また、このとき
、配線ＩＯＬＢから、トランジスタＭ３ｒを介して、負荷回路ＬＣｒの第１端子に電位を
与えることができるため、負荷回路ＬＣと同時に、負荷回路ＬＣｒの第１端子と第２端子
との間の抵抗値の設定も行うことができる。
また、負荷回路ＬＣの第１端子と第２端子との間の抵抗値の設定は、配線Ｘ１Ｌに低レ
ベル電位、配線Ｘ２Ｌに高レベル電位を入力して、トランジスタＭ３をオフ状態、トラン
ジスタＭ４をオン状態にし、配線ＩＯＬＢからトランジスタＭ４を介して、負荷回路ＬＣ
の第１端子に電位を与えることでも行うことができる。また、このとき、配線ＩＯＬから
、トランジスタＭ４ｒを介して、負荷回路ＬＣｒの第１端子に電位を与えることができる
ため、負荷回路ＬＣと同時に、負荷回路ＬＣｒの第１端子と第２端子との間の抵抗値の設
定も行うことができる。
なお、図１８Ａ、図１９に示した負荷回路ＬＣ、及び負荷回路ＬＣｒのそれぞれの第１
端子と第２端子との間の抵抗値は、２値、又は３値以上としてもよく、更にアナログ値と
してもよい。
＜構成例５＞
図２０Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であり、保持部ＨＣ、
保持部ＨＣｒのそれぞれが、容量素子Ｃ１、容量素子Ｃ１ｒの代わりにインバータループ
の回路構成を有する点で、図９Ａの回路ＭＰと異なっている。
図２０Ａの回路ＭＰの回路ＭＣにおいて、保持部ＨＣは、インバータ回路ＩＮＶ１と、
インバータ回路ＩＮＶ２と、を有する。インバータ回路ＩＮＶ１の入力端子は、インバー
タ回路ＩＮＶ２の出力端子と、トランジスタＭ１の第２端子と、トランジスタＭ２のゲー
トと、に電気的に接続されている。なお、図９Ａの説明と同様に、トランジスタＭ１の第
２端子と、トランジスタＭ２のゲートと、インバータ回路ＩＮＶ１の入力端子と、インバ
ータ回路ＩＮＶ２の出力端子と、の電気的接続点をノードｎｄ１と呼称する。なお、ノー
ドｎｄ１は、インバータ回路ＩＮＶ１の入力端子ではなく、インバータ回路ＩＮＶ１の出
力端子と接続されていてもよい。
なお、図２０Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となってい
る。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をす
るため、符号に「ｒ」を付している。
回路ＭＣに含まれている保持部ＨＣは、インバータ回路ＩＮＶ１と、インバータ回路Ｉ
ＮＶ２と、によって、インバータループが構成され、回路ＭＣｒに含まれている保持部Ｈ
Ｃｒは、インバータ回路ＩＮＶ１ｒ、インバータ回路ＩＮＶ２ｒと、によって、インバー
タループが構成されている。つまり、図２０Ａの回路ＭＰは、保持部ＨＣ、及び保持部Ｈ
Ｃｒのそれぞれのインバータループによって、重み係数に相当する電位を保持することが
できる。
なお、図２０Ａの回路ＭＰでは、インバータ回路ＩＮＶ１、インバータ回路ＩＮＶ１ｒ
、インバータ回路ＩＮＶ２、インバータ回路ＩＮＶ２ｒを図示しているが、インバータ回
路ＩＮＶ１、インバータ回路ＩＮＶ１ｒ、インバータ回路ＩＮＶ２、インバータ回路ＩＮ
Ｖ２ｒの少なくとも一は、入力信号が入力されて当該入力信号の反転信号を出力する論理
回路に置き換えてもよい。当該論理回路としては、例えば、ＮＡＮＤ回路、ＮＯＲ回路、
ＸＯＲ回路、これらを組み合わせた回路等とすることができる。具体的には、インバータ
回路をＮＡＮＤ回路に置き換える場合、ＮＡＮＤ回路の２入力端子の一方に固定電位とし
て高レベル電位を入力することで、ＮＡＮＤ回路をインバータ回路として機能することが
できる。また、インバータ回路をＮＯＲ回路に置き換える場合、ＮＯＲ回路の２入力端子
の一方に固定電位として低レベル電位を入力することで、ＮＯＲ回路をインバータ回路と
して機能することができる。また、インバータ回路をＸＯＲ回路に置き換える場合、ＸＯ
Ｒ回路の２入力端子の一方に固定電位として高レベル電位を入力することで、ＸＯＲ回路
をインバータ回路として機能することができる。
上述の通り、本明細書等に記載されているインバータ回路は、ＮＡＮＤ回路、ＮＯＲ回
路、ＸＯＲ回路、又はこれらを組み合わせた回路などの論理回路に置き換えることができ
る。そのため、本明細書などにおいて、「インバータ回路」という用語は、「論理回路」
と呼称することができる。
また、図２０Ａの回路ＭＰは、状況に応じて、構成を変更することができる。図２０Ａ
の回路ＭＰの変更した一例を、図２０Ｂに示す。図２０Ｂの回路ＭＰは、図２０Ａの回路
ＭＰの回路ＭＣｒから、保持部ＨＣｒを除いた構成であり、回路ＭＣの保持部ＨＣが回路
ＭＣｒのトランジスタＭ２ｒのゲートに電気的に接続された構成となっている。
図２０Ｂでは、インバータ回路ＩＮＶ１の出力端子と、インバータ回路ＩＮＶ２の入力
端子と、の電気的接続点をノードｎｄ２としている。つまり、トランジスタＭ２ｒのゲー
トには、ノードｎｄ２の電位が入力される。
図２０Ｂに示す回路ＭＰは、回路ＭＣｒに保持部ＨＣｒが含まれてなく、トランジスタ
Ｍ２ｒのゲートに与える電位は、回路ＭＣの保持部ＨＣによって保持される。また、保持
部ＨＣは、インバータ回路ＩＮＶ１とインバータ回路ＩＮＶ２とからなるインバータルー
プの構成を有するため、ノードｎｄ１では高レベル電位又は低レベル電位の一方が保持さ
れ、ノードｎｄ２では高レベル電位又は低レベル電位の他方が保持される。
なお、インバータループの構成上、保持部ＨＣは、ノードｎｄ１、及びノードｎｄ２の
それぞれに同じ電位を保持することができない。そのため、図２０Ｂの回路ＭＰにおいて
、ノードｎｄ１、及びノードｎｄ２のそれぞれに同じ電位を保持することで表現される重
み係数を設定することができない。具体的には、上述の動作例において、トランジスタＭ
２、トランジスタＭ２ｒのそれぞれのゲートに低レベル電位を保持できないため、図２０
Ｂの回路ＭＰに重み係数“０”を設定することができない。
＜構成例６＞
図２１Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる回路であり、保持部ＨＣ、
保持部ＨＣｒのそれぞれが、２個のトランジスタと、２個の容量素子と、を有する点など
で、図９Ａの回路ＭＰと異なっている。
図２１Ａに示す回路ＭＰの回路ＭＣにおいて、保持部ＨＣは、トランジスタＭ１、トラ
ンジスタＭ１ｓと、容量素子Ｃ２、容量素子Ｃ２ｓと、を有する。トランジスタＭ１の第
１端子は、配線ＩＬに電気的に接続され、トランジスタＭ１の第２端子は、容量素子Ｃ２
の第１端子と、トランジスタＭ６のゲートと、に電気的に接続され、トランジスタＭ１の
ゲートは、配線ＷＬに電気的に接続されている。トランジスタＭ１ｓの第１端子は、配線
ＩＬに電気的に接続され、トランジスタＭ１ｓの第２端子は、容量素子Ｃ２ｓの第１端子
と、トランジスタＭ７のゲートと、に電気的に接続され、トランジスタＭ１ｓのゲートは
、配線ＷＬに電気的に接続されている。なお、図９Ａの説明と同様に、トランジスタＭ１
の第２端子と、トランジスタＭ６のゲートと、容量素子Ｃ２の第１端子と、の電気的接続
点をｎｄ１と呼称し、トランジスタＭ１ｓの第２端子と、トランジスタＭ７のゲートと、
容量素子Ｃ２ｓの第１端子と、の電気的接続点をｎｄ１ｓと呼称する。
容量素子Ｃ２の第２端子は、配線Ｘ１Ｌに電気的に接続され、容量素子Ｃ２ｓの第２端
子は、配線Ｘ２Ｌに電気的に接続されている。
トランジスタＭ６の第１端子は、トランジスタＭ７の第１端子と、配線ＶＬに電気的に
接続され、トランジスタＭ６の第２端子は、配線ＯＬに電気的に接続されている。トラン
ジスタＭ７の第２端子は、配線ＯＬＢに電気的に接続されている。
なお、図２１Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となってい
る。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をす
るため、符号に「ｒ」を付している。
回路ＭＣに含まれている保持部ＨＣは、容量素子Ｃ２、容量素子Ｃ２ｓによって、電位
を保持する機能を有する。具体的には、配線ＷＬに高レベル電位を入力して、トランジス
タＭ１、トランジスタＭ１ｓをオン状態にした後で、配線ＩＬに所定の電位を入力するこ
とによって、容量素子Ｃ２、容量素子Ｃ２ｓのそれぞれの第１端子に当該電位が書き込ま
れる。その後に、配線ＷＬに低レベル電位を入力して、トランジスタＭ１、トランジスタ
Ｍ１ｓをオフ状態にすることで、保持部ＨＣのノードｎｄ１、ノードｎｄ１ｓのそれぞれ
に当該電位を保持することができる。なお、保持部ＨＣに所定の電位を書き込み、保持す
る際において、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれの電位は、例えば、定電位とするのが
好ましく、特に低レベル電位より高く、高レベル電位より低い電位とするのが好ましい。
また、便宜上、当該定電位を基準電位と呼称する。
また、図２１Ａの回路ＭＰにおいて、配線ＷＬは、保持部ＨＣ、及び保持部ＨＣｒのそ
れぞれに電気的に接続されているため、保持部ＨＣ、及び保持部ＨＣｒのそれぞれに、重
み係数に相当する電位を書き込んで保持する場合、配線ＷＬの電位が高レベル電位のとき
に同時に保持部ＨＣ、及び保持部ＨＣｒに所定の電位を書き込んで、その後、配線ＷＬの
電位を低レベル電位にしてトランジスタＭ１、トランジスタＭ１ｓ、トランジスタＭ１ｒ
、及びトランジスタＭ１ｓｒを同時にオフ状態とすればよい。
また、ここで、回路ＭＰに入力されるニューロンの信号を次の通りに定義する。配線Ｘ
１Ｌに基準電位より高い電圧（以後、高レベル電位と呼称する。）、配線Ｘ２Ｌに基準電
位より低い電圧（以後、低レベル電位と呼称する。）が印加されているとき、回路ＭＰに
は、ニューロンの信号として“＋１”が入力され、配線Ｘ１Ｌに低レベル電位、配線Ｘ２
Ｌに高レベル電位が印加されているとき、回路ＭＰには、ニューロンの信号として“－１
”が入力され、配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれに低レベル電位が印加されているとき
、回路ＭＰには、ニューロンの信号として“０”が入力されるものとする。
例えば、保持部ＨＣ、保持部ＨＣｒに、重み係数に相当する電位を保持した後に、回路
ＭＰにニューロンの信号として“＋１”を入力する場合、配線Ｘ１Ｌに高レベル電位が入
力されるため、ノードｎｄ１、ｎｄ１ｒのそれぞれの電位は容量素子Ｃ２、容量素子Ｃ２
ｒによる容量結合によって高くなる。これにより、トランジスタＭ６、トランジスタＭ６
ｒのそれぞれのゲートの電位が高くなるため、トランジスタＭ６、トランジスタＭ６ｒは
オン状態となる。また、配線Ｘ２Ｌに低レベル電位が入力されるため、ノードｎｄ１ｓ、
ノードｎｄ１ｓｒのそれぞれの電位は容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒによる容量結合
によって低くなる。これにより、トランジスタＭ７、トランジスタＭ７ｒのそれぞれのゲ
ートの電位が低くなるため、トランジスタＭ７、トランジスタＭ７ｒはオフ状態となる。
つまり、回路ＭＰにニューロンの信号として“＋１”が入力されることによって、回路Ｍ
Ｃと配線ＯＬとの間は導通状態になり、回路ＭＣｒと配線ＯＬＢとの間は導通状態になる
。
また、例えば、保持部ＨＣ、保持部ＨＣｒに、重み係数に相当する電位を保持した後に
、回路ＭＰにニューロンの信号として“－１”を入力する場合、配線Ｘ１Ｌに低レベル電
位が入力されるため、ノードｎｄ１、ノードｎｄ１ｒのそれぞれの電位は容量素子Ｃ２、
容量素子Ｃ２ｒによる容量結合によって低くなる。これにより、トランジスタＭ６、トラ
ンジスタＭ６ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ６、トランジ
スタＭ６ｒはオフ状態となる。また、配線Ｘ２Ｌに高レベル電位が入力されるため、ノー
ドｎｄ１ｓ、ノードｎｄ１ｓｒのそれぞれの電位は容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒに
よる容量結合によって高くなる。これにより、トランジスタＭ７、トランジスタＭ７ｒの
それぞれのゲートの電位が高くなるため、トランジスタＭ７、トランジスタＭ７ｒはオン
状態となる。つまり、回路ＭＰにニューロンの信号として“－１”が入力されることによ
って、回路ＭＣと配線ＯＬＢとの間は導通状態になり、回路ＭＣｒと配線ＯＬとの間は導
通状態になる。
また、例えば、保持部ＨＣ、保持部ＨＣｒに、重み係数に相当する電位を保持した後に
、回路ＭＰにニューロンの信号として“０”を入力する場合、配線Ｘ１Ｌに低レベル電位
が入力されるため、ノードｎｄ１、ノードｎｄ１ｒのそれぞれの電位は容量素子Ｃ２、容
量素子Ｃ２ｒによる容量結合によって低くなる。これにより、トランジスタＭ６、及びト
ランジスタＭ６ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ６、及びト
ランジスタＭ６ｒはオフ状態となる。また、配線Ｘ２Ｌに低レベル電位が入力されるため
、ノードｎｄ１ｓ、ノードｎｄ１ｓｒのそれぞれの電位は容量素子Ｃ２ｓ、容量素子Ｃ２
ｓｒによる容量結合によって低くなる。これにより、トランジスタＭ７、及びトランジス
タＭ７ｒのそれぞれのゲートの電位が低くなるため、トランジスタＭ７、及びトランジス
タＭ７ｒはオフ状態となる。つまり、回路ＭＰにニューロンの信号として“０”が入力さ
れることによって、回路ＭＣ、回路ＭＣｒのそれぞれと、配線ＯＬ、配線ＯＬＢとの間は
、非導通状態になる。
なお、トランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタ
Ｍ７ｒのオン状態は、一例としては、飽和領域で動作することが好ましい。そのため、ト
ランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒのそ
れぞれのゲート、ソース、ドレインには、オン状態では飽和領域で動作するように適切に
バイアスされているのが好ましい。トランジスタＭ６、トランジスタＭ６ｒ、トランジス
タＭ７、及びトランジスタＭ７ｒのそれぞれのオン状態を飽和領域で動作することによっ
て、ゲート－ソース電位が高くなると、トランジスタのソース－ドレイン間に流れる電流
が大きくなる。つまり、配線Ｘ１Ｌ（配線Ｘ２Ｌ）が高レベル電位であるとき、トランジ
スタＭ６、トランジスタＭ６ｒ（トランジスタＭ７、トランジスタＭ７ｒ）のソース－ド
レイン間に流れる電流は、ノードｎｄ１、ノードｎｄ１ｒ（ノードｎｄ１ｓ、ノードｎｄ
１ｓｒ）の電位の大きさによって決まる。ただし、本発明の一態様は、これに限定されな
い。
また、図２１Ａの回路ＭＰは、状況に応じて、構成を変更することができる。図２１Ａ
の回路ＭＰの変更した一例を、図２１Ｂに示す。図２１Ｂの回路ＭＰは、図２１Ａのトラ
ンジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒからバ
ックゲートを除いた構成となっている。そのため、回路ＭＰに含まれているトランジスタ
Ｍ６、トランジスタＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒは、トランジス
タの構造に依存せず、設計の段階で決めることができる。
例えば、図２１ＢのトランジスタＭ６、トランジスタＭ６ｒ、トランジスタＭ７、及び
トランジスタＭ７ｒは、活性層に単結晶シリコン、又は非単結晶シリコンが含まれている
Ｓｉトランジスタとすることができる。また、図２１ＢのトランジスタＭ６、トランジス
タＭ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒは、活性層に酸化物半導体が含ま
れているＯＳトランジスタとすることができる。また、トランジスタＭ６、トランジスタ
Ｍ６ｒ、トランジスタＭ７、及びトランジスタＭ７ｒとしては、有機半導体、化合物半導
体などを有するトランジスタとしてもよい。
上述の通り、演算回路１１０に図２１Ａ、図２１Ｂの回路ＭＰを適用することによって
、図９Ａの回路ＭＰと同様に、積和と活性化関数の演算を行うことができる。
＜構成例７＞
構成例１乃至構成例６では、回路ＭＰが保持する重み係数が“＋１”、“－１”、“０
”の３値と、配線Ｘ１Ｌ、配線Ｘ２Ｌから入力される電位に応じたニューロンの信号が“
＋１”、“－１”、“０”の３値と、の積を計算することができる、回路ＭＰについて説
明したが、本構成例では、一例として、重み係数が“＋１”、“－１”、“０”の３値と
、ニューロンの信号（演算値）が“＋１”、“０”の２値と、の積を計算することができ
る回路ＭＰについて説明する。
図２２Ａに示す回路ＭＰは、図９Ａの回路ＭＰからトランジスタＭ４、Ｍ４ｒを除いた
回路である。また、トランジスタＭ４、トランジスタＭ４ｒを除いたため、図２２Ａでは
、トランジスタＭ４、トランジスタＭ４ｒのそれぞれのゲートに電位を入力するための配
線Ｘ２Ｌも除いている。また、配線Ｘ１Ｌに相当する配線は、図２２Ａでは配線ＸＬと記
載している。
図２２Ａの回路ＭＰに設定される重み係数は、保持部ＨＣのノードｎｄ１に高レベル電
位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に“＋１”とし
、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベル
電位が保持されている場合に“－１”とし、保持部ＨＣのノードｎｄ１に低レベル電位、
保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に“０”とする。
また、図２２Ａの回路ＭＰに入力されるニューロンの信号は、配線ＸＬに高レベル電位
が印加されている場合に“＋１”とし、配線ＸＬに低レベル電位が印加されている場合に
“０”とする。
なお、図２２Ａの回路ＭＰの動作については、構成例１の動作例の説明を参酌する。
図２２Ａの回路ＭＰにおいて、上述のとおり、重み係数と入力されるニューロンの信号
を定義したとき、それぞれの重み係数の場合において、回路ＭＰにニューロンの信号が入
力されたことによって、配線ＯＬのノードｏｕｔａから出力される電流ＩＯＬの変化の有
無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢの変化の有無は、以下
の表のとおりとなる。なお、下表では、高レベル電位をｈｉｇｈと記載し、低レベル電位
をｌｏｗと記載している。
上表のとおり、図２２Ａの回路ＭＰは、重み係数が“＋１”、“－１”、“０”の３値
と、ニューロンの信号が“＋１”、“０”の２値と、の積を計算することができる。なお
、重み係数は、３値ではなく、２値でもよいし、３値以上であってもよい。例えば、“＋
１”、“０”の２値、または、“＋１”、“－１”の２値、でもよい。または、重み係数
は、アナログ値でもよいし、多ビット（多値）のデジタル値でもよい。
なお、本動作例では、回路ＭＰの回路ＭＣ、回路ＭＣｒのそれぞれが有する保持部ＨＣ
、保持部ＨＣｒに保持されている電位を、高レベル電位又は低レベル電位としたが、保持
部ＨＣ、及び保持部ＨＣｒにはアナログ値を示す電位を保持してもよい。例えば、重み係
数として“正のアナログ値”の場合には、保持部ＨＣのノードｎｄ１に高レベルのアナロ
グ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている。重み係数とし
て“負のアナログ値”の場合には、例えば、保持部ＨＣのノードｎｄ１に低レベル電位、
保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナログ電位が保持されている。そして、電
流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、アナログ電位に応じた大きさとなる。
図２２Ａの回路ＭＰは、図１６Ａの回路ＭＰと同様に、配線ＩＬと配線ＩＬＢとを一本
にまとめ、配線ＷＬを配線Ｗ１Ｌ、Ｗ２Ｌに分けた構成としてもよい。そのような回路構
成を図２２Ｂに示す。図２２Ｂの回路ＭＰは、一例として、図６の演算回路１２０に適用
することができる。なお、図２２Ｂの回路ＭＰの動作方法については、図１６Ａの回路Ｍ
Ｐの動作方法の説明の記載を参酌する。
また、図２２Ａの回路ＭＰは、配線ＸＬを配線Ｘ１Ｌ、配線Ｘ２Ｌに分けた構成として
もよい。そのような回路構成を図２２Ｃに示す。配線Ｘ１Ｌ、配線Ｘ２Ｌのそれぞれには
、高レベル電位又は低レベル電位を与えるものとすると、トランジスタＭ３、Ｍ３ｒのそ
れぞれのオン状態及びオフ状態の組み合わせは４通りとなる。また、保持部ＨＣ、保持部
ＨＣｒのそれぞれのノードｎｄ１、ノードｎｄ１ｒには、高レベル電位又は低レベル電位
が保持されるものとすると、ノードｎｄ１、ノードｎｄ１ｒに保持される電位の組み合わ
せは４通りとなる。
具体的には、ノードｎｄ１に高レベル電位が保持され、配線Ｘ１Ｌに高レベル電位が印
加されているときに、配線ＯＬと配線ＶＬ間が電気的に接続されるため、配線ＯＬに流れ
る電流量ＩＯＬが変化する。また、ノードｎｄ１ｒに高レベル電位が保持され、配線Ｘ２
Ｌに高レベル電位が印加されているときに、配線ＯＬＢと配線ＶＬｒ間が電気的に接続さ
れるため、配線ＯＬＢに流れる電流量ＩＯＬＢが変化する。図２２Ｃの回路ＭＰにおいて
、ノードｎｄ１、ｎｄ１ｒに保持される電位の組み合わせと、配線Ｘ１Ｌ、Ｘ２Ｌが与え
る電位の組み合わせと、によって定められる、配線ＯＬのノードｏｕｔａから出力される
電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢ
の変化の有無は、以下の表のとおりとなる。なお、下表では、高レベル電位をｈｉｇｈと
記載し、低レベル電位をｌｏｗと記載している。
次に、図２２Ａ乃至図２２Ｃの回路ＭＰとは、構成が異なる回路について説明する。
図２３Ａに示す回路ＭＰは、図２２Ａの回路ＭＰと同様に、重み係数が“＋１”、“－
１”、“０”の３値と、ニューロンの信号が“＋１”、“０”の２値と、の積を計算する
回路であって、図２１Ａの回路ＭＰにトランジスタＭ１ｓ、トランジスタＭ１ｓｒ、トラ
ンジスタＭ７、トランジスタＭ７ｒと、容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒを設けない回
路構成となっている。また、容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒを除いたため、図２３Ａ
では、容量素子Ｃ２ｓ、容量素子Ｃ２ｓｒのそれぞれの第２端子に電位を入力するための
配線Ｘ２Ｌも除いている。また、配線Ｘ１Ｌに相当する配線は、図２３Ａでは配線ＸＬと
記載している。
図２３Ａの動作については、構成例６の記載を参酌する。
図２２Ａの回路ＭＰと同様に、図２３Ａの回路ＭＰに対して、重み係数と、ニューロン
の信号と、を定義することによって、上表のとおり、重み係数が“＋１”、“－１”、“
０”の３値と、ニューロンの信号が“＋１”、“０”の２値と、の積を計算することがで
きる。なお、重み係数は、３値ではなく、２値でもよいし、３値以上であってもよい。例
えば、“＋１”、“０”の２値、または、“＋１”、“－１”の２値、でもよい。または
、重み係数は、アナログ値でもよいし、多ビット（多値）のデジタル値でもよい。例えば
、回路ＭＰの回路ＭＣ、回路ＭＣｒが有する保持部ＨＣ、保持部ＨＣｒに保持されている
電位を、高レベル電位又は低レベル電位としたが、保持部ＨＣ、保持部ＨＣｒにはアナロ
グ値を示す電位を保持してもよい。例えば、重み係数として“正のアナログ値”の場合に
は、保持部ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１
ｒに低レベル電位が保持されている。重み係数として“負のアナログ値”の場合には、例
えば、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レ
ベルのアナログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大
きさは、アナログ電位に応じた大きさとなる。
図２３Ａの回路ＭＰは、図１６Ａの回路ＭＰと同様に、配線ＩＬと配線ＩＬＢとを一本
にまとめ、配線ＷＬを配線Ｗ１Ｌ、配線Ｗ２Ｌに分けた構成としてもよい。そのような回
路構成を図２３Ｂに示す。図２３Ｂの回路ＭＰは、一例として、図６の演算回路１２０に
適用することができる。なお、図２３Ｂの回路ＭＰの動作方法については、図１６Ａの回
路ＭＰの動作方法の説明の記載を参酌する。
また、図２３Ａの回路ＭＰは、図２２Ｃの回路ＭＰと同様に、配線ＸＬを配線Ｘ１Ｌ、
配線Ｘ２Ｌに分けた構成としてもよい。そのような回路構成を図２３Ｃに示す。配線Ｘ１
Ｌ、配線Ｘ２Ｌのそれぞれには、高レベル電位又は低レベル電位を与えるものとすると、
トランジスタＭ６、トランジスタＭ６ｒのそれぞれのオン状態及びオフ状態の組み合わせ
は４通りとなる。また、保持部ＨＣ、保持部ＨＣｒのそれぞれのノードｎｄ１、ノードｎ
ｄ１ｒには、高レベル電位又は低レベル電位が保持されるものとすると、ノードｎｄ１、
ノードｎｄ１ｒに保持される電位の組み合わせは４通りとなる。なお、例えば、回路ＭＰ
の回路ＭＣ、回路ＭＣｒが有する保持部ＨＣ、保持部ＨＣｒに保持されている電位を、高
レベル電位又は低レベル電位としたが、保持部ＨＣ、保持部ＨＣｒにはアナログ値を示す
電位を保持してもよい。例えば、重み係数として“正のアナログ値”の場合には、保持部
ＨＣのノードｎｄ１に高レベルのアナログ電位、保持部ＨＣｒのノードｎｄ１ｒに低レベ
ル電位が保持されている。重み係数として“負のアナログ値”の場合には、例えば、保持
部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに高レベルのアナ
ログ電位が保持されている。そして、電流ＩＯＬ及び電流ＩＯＬＢの電流の大きさは、ア
ナログ電位に応じた大きさとなる。
図２３Ｃの回路ＭＰにおいて、配線ＯＬ、配線ＯＬＢに流れる電流の変化は、図２２Ｃ
の回路ＭＰと同様に考えることができる。そのため、図２３Ｃの回路ＭＰにおいて、ノー
ドｎｄ１、ノードｎｄ１ｒに保持される電位の組み合わせと、配線Ｘ１Ｌ、Ｘ２Ｌが与え
る電位の組み合わせと、によって定められる、配線ＯＬのノードｏｕｔａから出力される
電流ＩＯＬの変化の有無、及び配線ＯＬＢのノードｏｕｔｂから出力される電流ＩＯＬＢ
の変化の有無は、図２２Ｃの回路ＭＰで説明した上表のとおりとなる。
＜構成例８＞
図２４Ａに示す回路ＭＰは、図５Ｆの回路ＭＰに適用できる回路の一例である。
図２４Ａの回路ＭＰは、回路ＭＣと、回路ＭＣｒと、トランジスタＭＺと、を有する。
なお、図２４Ａの回路ＭＰの回路ＭＣｒは、回路ＭＣとほぼ同様の回路構成となってい
る。そのため、回路ＭＣｒの有する回路素子には、回路ＭＣの有する回路素子と区別をす
るため、符号に「ｒ」を付している。
また、回路ＭＣは、保持部ＨＣと、トランジスタＭ８と、を有し、回路ＭＣｒは、保持
部ＨＣｒと、トランジスタＭ８ｒと、を有する。
図２４Ａの回路ＭＰの回路ＭＣに含まれている保持部ＨＣは、一例として、図９Ａ乃至
図９Ｃ、図１０Ａ、図１０Ｂ、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂなどの回路ＭＰ
の回路ＭＣに含まれている保持部ＨＣと、同様の構成にすることができる。
トランジスタＭ８の第１端子は、トランジスタＭＺの第１端子に電気的に接続され、ト
ランジスタＭ８のゲートは、トランジスタＭ１の第２端子と、容量素子Ｃ１の第１端子と
、に電気的に接続され、トランジスタＭ８の第２端子は、配線ＯＬに電気的に接続されて
いる。容量素子Ｃ１の第２端子は、配線ＣＶＬに電気的に接続されている。トランジスタ
Ｍ１の第１端子は、配線ＩＬに電気的に接続されている。
また、トランジスタＭ８ｒの第１端子は、トランジスタＭＺの第１端子に電気的に接続
され、トランジスタＭ８ｒのゲートは、トランジスタＭ１ｒの第２端子と、容量素子Ｃ１
ｒの第１端子と、に電気的に接続され、トランジスタＭ８ｒの第２端子は、配線ＯＬＢに
電気的に接続されている。容量素子Ｃ１ｒの第２端子は、配線ＣＶＬに電気的に接続され
ている。トランジスタＭ１の第１端子は、配線ＩＬＢに電気的に接続されている。
配線ＣＶＬは、一例として、定電圧を与える配線として機能する。当該定電圧としては
、例えば、高レベル電位、低レベル電位、接地電位などとすることができる。
図２４Ａの回路ＭＰに含まれている保持部ＨＣ、保持部ＨＣｒは、図９Ａなどに示して
いる回路ＭＰに含まれている保持部ＨＣ、保持部ＨＣｒと同様に、重み係数に応じた電位
を保持することができる。具体的には、例えば、配線ＷＬに所定の電位を与えて、トラン
ジスタＭ１、及びトランジスタＭ１ｒをオン状態にして、配線ＩＬから容量素子Ｃ１の第
１端子に電位を供給し、配線ＩＬＢから容量素子Ｃ１ｒの第１端子に電位を供給すればよ
い。その後、配線ＷＬに所定の電位を与えて、トランジスタＭ１、及びトランジスタＭ１
ｒをオフ状態にすればよい。
ここで、例えば、図２４Ａの回路ＭＰに設定される重み係数は、保持部ＨＣのノードｎ
ｄ１に高レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場
合に“＋１”とし、保持部ＨＣのノードｎｄ１に低レベル電位、保持部ＨＣｒのノードｎ
ｄ１ｒに高レベル電位が保持されている場合に“－１”とし、保持部ＨＣのノードｎｄ１
に低レベル電位、保持部ＨＣｒのノードｎｄ１ｒに低レベル電位が保持されている場合に
“０”とする。
保持部ＨＣ、及び保持部ＨＣｒのそれぞれに重み係数に応じた電位が保持されることに
よって、トランジスタＭ８及びトランジスタＭ８ｒのそれぞれのゲートの電位が定まる。
ここで、配線ＸＬに、例えば、ニューロンの信号の値に応じた電位を与えることによって
、回路ＭＰから配線ＩＬ、及び／又は配線ＩＬＢに流れる電流が定まる。例えば、配線Ｘ
Ｌに“１”の第２データとして高レベル電位が与えられたとき、配線ＶＬが与える定電圧
がトランジスタＭ８の第１端子と、トランジスタＭ８ｒの第１端子と、に与えられる。こ
のとき、トランジスタＭ８のゲートの電位が高レベル電位であるとき、トランジスタＭ８
の第１端子と第２端子との間に電流が流れ、トランジスタＭ８のゲートの電位が低レベル
電位であるとき、トランジスタＭ８の第１端子と第２端子との間に電流が流れない。同様
に、トランジスタＭ８ｒのゲートの電位が高レベル電位であるとき、トランジスタＭ８ｒ
の第１端子と第２端子との間に電流が流れ、トランジスタＭ８ｒのゲートの電位が低レベ
ル電位であるとき、トランジスタＭ８ｒの第１端子と第２端子との間に電流が流れない。
また、例えば、配線ＸＬに“０”の第２データとして低レベル電位が与えられたとき、ト
ランジスタＭ８の第１端子と、トランジスタＭ８ｒの第１端子と、には、配線ＶＬが与え
る定電圧が与えられないため、それぞれのトランジスタの第１端子－第２端子間に電流は
流れない。
つまり、上記をまとめると、重み係数とニューロンの信号の値との積が“＋１”である
とき、回路ＭＣから配線ＯＬに所定の電流が流れ、回路ＭＣｒから配線ＯＬＢに所定の電
流が流れない。また、重み係数とニューロンの信号の値との積が“－１”であるとき、回
路ＭＣｒから配線ＯＬＢに所定の電流が流れ、回路ＭＣから配線ＯＬに所定の電流が流れ
ない。また、重み係数とニューロンの信号の値との積が“０”であるとき、回路ＭＣから
配線ＯＬに電流が流れず、回路ＭＣｒから配線ＯＬＢに所定の電流が流れない。
以上より、図２４Ａの回路ＭＰは、構成例７で説明した回路ＭＰと同様に、重み係数が
“＋１”、“－１”、“０”の３値と、ニューロンの信号（演算値）が“＋１”、“０”
の２値と、の積を計算することができる。また、図２４Ａの回路ＭＰは、構成例７で説明
した回路ＭＰと同様に、重み係数をアナログ値、多ビット（多値）のデジタル値などとし
てもよい。
また、本発明の一態様の半導体装置である演算回路に適用できる、図２４Ａの回路ＭＰ
は、状況に応じて適宜変更してもよい。
例えば、図７の演算回路１３０に図２４Ａの回路ＭＰを適用する場合、図２４Ａの回路
ＭＰを図２４Ｂに示す回路ＭＰに構成を変更すればよい。図２４Ｂの回路ＭＰは、図２４
Ａの回路ＭＰにおいて、配線ＯＬと配線ＩＬとを配線ＩＯＬとして一本の配線としてまと
め、かつ配線ＯＬＢと配線ＩＬＢとを配線ＩＯＬＢとして一本の配線としてまとめた構成
となっている。なお、図２４Ｂに示す配線ＸＬは、図７に示す配線ＸＬＳ［１］乃至配線
ＸＬＳ［ｍ］のいずれか一に相当し、図２４Ｂに示す配線ＷＬは、図７に示す配線ＷＬＳ
［１］乃至配線ＷＬＳ［ｍ］のいずれか一に相当する。
また、図５Ａの回路ＭＰに適用できる回路は、図２４Ａの回路ＭＰに限定されない。
例えば、構成例４で説明した図１８Ａの回路ＭＰを、図５Ａの回路ＭＰに適用できる回
路に変形することができる。図２５Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用できる
回路であって、図１８Ａと同様に負荷回路ＬＣを含む保持部ＨＣと、負荷回路ＬＣｒを含
む保持部ＨＣｒと、を有する。なお、図２５Ａの動作については、図２４Ａの回路ＭＰ、
図１８Ａの回路ＭＰなどの動作例の説明を参酌する。
なお、例えば、図７の演算回路１３０に図２５Ａの回路ＭＰを適用する場合、図２５Ａ
の回路ＭＰを図２５Ｂに示す回路ＭＰに構成を変更すればよい。図２５Ｂの回路ＭＰは、
図２５Ａの回路ＭＰにおいて、配線ＯＬと配線ＩＬとを配線ＩＯＬとして一本の配線とし
てまとめ、配線ＯＬＢと配線ＩＬＢとを配線ＩＯＬＢとして一本の配線としてまとめ、さ
らにトランジスタＭ１、及びトランジスタＭ１ｒを設けていない構成となっている。なお
、図２５Ｂに示す配線ＸＬは、図７に示す配線ＸＬＳ［１］乃至配線ＸＬＳ［ｍ］のいず
れか一に相当し、図２５Ｂに示す配線ＷＬは、図７に示す配線ＷＬＳ［１］乃至配線ＷＬ
Ｓ［ｍ］のいずれか一に相当する。
また、例えば、構成例５で説明した図２０Ａの回路ＭＰを、図５Ａの回路ＭＰに適用で
きる回路に変形することができる。図２６Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用
できる回路であって、図２０Ａと同様にインバータ回路ＩＮＶ１及びインバータ回路ＩＮ
Ｖ２を含む保持部ＨＣと、インバータ回路ＩＮＶ１ｒ及びインバータ回路ＩＮＶ２ｒを含
む保持部ＨＣｒと、を有する。なお、図２６Ａの回路ＭＰは、トランジスタＭ３、トラン
ジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒを設けていない。なお、図２６Ａ
の動作については、図２４Ａの回路ＭＰ、図２０Ａの回路ＭＰなどの動作例の説明を参酌
する。
また、例えば、構成例５で説明した図２０Ｂの回路ＭＰを、図５Ａの回路ＭＰに適用で
きる回路に変形することができる。図２６Ｂに示す回路ＭＰは、図５Ａの回路ＭＰに適用
できる回路であって、図２０Ｂと同様にインバータ回路ＩＮＶ１及びインバータ回路ＩＮ
Ｖ２を含む保持部ＨＣを有する。なお、図２６Ｂの回路ＭＰは、トランジスタＭ３、トラ
ンジスタＭ３ｒ、トランジスタＭ４、トランジスタＭ４ｒを設けていない。なお、図２６
Ｂの動作については、図２４Ａの回路ＭＰ、図２０Ｂの回路ＭＰなどの動作例の説明を参
酌する。
また、例えば、構成例７で説明した図２２Ａの回路ＭＰを、図５Ａの回路ＭＰに適用で
きる回路に変形することができる。図２７Ａに示す回路ＭＰは、図５Ａの回路ＭＰに適用
できる回路であって、図２２Ａの回路ＭＰの変形例である。なお、図２２Ａの回路ＭＰは
、容量素子Ｃ１の第２端子が配線ＶＬに電気的に接続されている点、容量素子Ｃ１ｒの第
２端子が配線ＶＬに電気的に接続されている点、トランジスタＭ２の第１端子とトランジ
スタＭ２の第１端子とはトランジスタＭＺの第１端子に電気的に接続されている点、トラ
ンジスタＭ３及びトランジスタＭ３ｒを設けていない点、などで図２２Ａの回路ＭＰと異
なる。なお、図２７Ａの動作については、図２４Ａの回路ＭＰ、図２２Ａの回路ＭＰなど
の動作例の説明を参酌する。
なお、例えば、図６の演算回路１２０に図２７Ａの回路ＭＰを適用する場合、図２７Ａ
の回路ＭＰを図２７Ｂに示す回路ＭＰに構成を変更すればよい。図２７Ｂの回路ＭＰは、
図２７Ａの回路ＭＰにおいて、配線ＩＬと配線ＩＬＢとを配線ＩＬとして一本の配線とし
てまとめた構成となっている。なお、図２７Ｂに示す配線ＸＬは、図６に示す配線ＸＬＳ
［１］乃至配線ＸＬＳ［ｍ］のいずれか一に相当し、図２７Ｂに示す配線ＷＬは、図６に
示す配線ＷＬＳ［１］乃至配線ＷＬＳ［ｍ］のいずれか一に相当する。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態３）
本実施の形態では、上記実施の形態で説明した半導体装置に適用可能なＯＳトランジス
タの構成例について説明する。
＜半導体装置の構成例＞
図２８に示す半導体装置は、トランジスタ３００と、トランジスタ５００と、容量素子
６００と、を有している。図３０Ａはトランジスタ５００のチャネル長方向の断面図であ
り、図３０Ｂはトランジスタ５００のチャネル幅方向の断面図であり、図３０Ｃはトラン
ジスタ３００のチャネル幅方向の断面図である。
トランジスタ５００は、チャネル形成領域に金属酸化物を有するトランジスタ（ＯＳト
ランジスタ）である。トランジスタ５００は、オフ電流が小さいため、これを半導体装置
、特に演算回路１１０に含まれている回路ＭＰのトランジスタＭ１、トランジスタＭ３、
トランジスタＭ４などに用いることにより、長期にわたり書き込んだデータを保持するこ
とが可能である。つまり、リフレッシュ動作の頻度が少ない、あるいは、リフレッシュ動
作を必要としないため、半導体装置の消費電力を低減することができる。
トランジスタ５００はトランジスタ３００の上方に設けられ、容量素子６００はトラン
ジスタ３００、及びトランジスタ５００の上方に設けられている。なお、容量素子６００
は、回路ＭＰにおける容量素子Ｃ１、容量素子Ｃ１ｒなどとすることができる。
トランジスタ３００は、基板３１１上に設けられ、導電体３１６、絶縁体３１５、基板
３１１の一部からなる半導体領域３１３、ソース領域又はドレイン領域として機能する低
抵抗領域３１４ａ、及び低抵抗領域３１４ｂを有する。なお、トランジスタ３００は、例
えば、上記実施の形態におけるトランジスタに適用することができる。
トランジスタ３００は、図３０Ｃに示すように、半導体領域３１３の上面及びチャネル
幅方向の側面が絶縁体３１５を介して導電体３１６に覆われている。このように、トラン
ジスタ３００をＦｉｎ型とすることにより、実効上のチャネル幅が増大することによりト
ランジスタ３００のオン特性を向上させることができる。また、ゲート電極の電界の寄与
を高くすることができるため、トランジスタ３００のオフ特性を向上させることができる
。
なお、トランジスタ３００は、ｐチャネル型、あるいはｎチャネル型のいずれでもよい
。
半導体領域３１３のチャネルが形成される領域、その近傍の領域、ソース領域、又はド
レイン領域となる低抵抗領域３１４ａ、及び低抵抗領域３１４ｂなどにおいて、シリコン
系半導体などの半導体を含むことが好ましく、単結晶シリコンを含むことが好ましい。又
は、Ｇｅ（ゲルマニウム）、ＳｉＧｅ（シリコンゲルマニウム）、ＧａＡｓ（ガリウムヒ
素）、ＧａＡｌＡｓ（ガリウムアルミニウムヒ素）などを有する材料で形成してもよい。
結晶格子に応力を与え、格子間隔を変化させることで有効質量を制御したシリコンを用い
た構成としてもよい。又はＧａＡｓとＧａＡｌＡｓ等を用いることで、トランジスタ３０
０をＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ
）としてもよい。
低抵抗領域３１４ａ、及び低抵抗領域３１４ｂは、半導体領域３１３に適用される半導
体材料に加え、ヒ素、リンなどのｎ型の導電性を付与する元素、又はホウ素などのｐ型の
導電性を付与する元素を含む。
ゲート電極として機能する導電体３１６は、ヒ素、リンなどのｎ型の導電性を付与する
元素、もしくはホウ素などのｐ型の導電性を付与する元素を含むシリコンなどの半導体材
料、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いることができる。
なお、導電体の材料によって仕事関数が決まるため、当該導電体の材料を選択すること
で、トランジスタのしきい値電圧を調整することができる。具体的には、導電体に窒化チ
タンや窒化タンタルなどの材料を用いることが好ましい。さらに導電性と埋め込み性を両
立するために導電体にタングステンやアルミニウムなどの金属材料を積層として用いるこ
とが好ましく、特にタングステンを用いることが耐熱性の点で好ましい。
なお、図２８に示すトランジスタ３００は一例であり、その構造に限定されず、回路構
成や駆動方法に応じて適切なトランジスタを用いればよい。例えば、半導体装置をＯＳト
ランジスタのみの単極性回路とする場合、図２９に示すとおり、トランジスタ３００の構
成を、酸化物半導体を用いているトランジスタ５００と同様の構成にすればよい。なお、
トランジスタ５００の詳細については後述する。
トランジスタ３００を覆って、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁
体３２６が順に積層して設けられている。
絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６として、例えば、酸化
シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化アルミニウム、酸
化窒化アルミニウム、窒化酸化アルミニウム、窒化アルミニウムなどを用いればよい。
なお、本明細書中において、酸化窒化シリコンとは、その組成として窒素よりも酸素の
含有量が多い材料を指し、窒化酸化シリコンとは、その組成として、酸素よりも窒素の含
有量が多い材料を示す。また、本明細書中において、酸化窒化アルミニウムとは、その組
成として窒素よりも酸素の含有量が多い材料を指し、窒化酸化アルミニウムとは、その組
成として、酸素よりも窒素の含有量が多い材料を示す。
絶縁体３２２は、その下方に設けられるトランジスタ３００などによって生じる段差を
平坦化する平坦化膜としての機能を有していてもよい。例えば、絶縁体３２２の上面は、
平坦性を高めるために化学機械研磨（ＣＭＰ）法等を用いた平坦化処理により平坦化され
ていてもよい。
また、絶縁体３２４には、基板３１１、又はトランジスタ３００などから、トランジス
タ５００が設けられる領域に、水素や不純物が拡散しないようなバリア性を有する膜を用
いることが好ましい。
水素に対するバリア性を有する膜の一例として、例えば、ＣＶＤ法で形成した窒化シリ
コンを用いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導
体素子に、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したが
って、トランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を
用いることが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少な
い膜とする。
水素の脱離量は、例えば、昇温脱離ガス分析法（ＴＤＳ）などを用いて分析することが
できる。例えば、絶縁体３２４の水素の脱離量は、ＴＤＳ分析において、膜の表面温度が
５０℃から５００℃の範囲において、水素原子に換算した脱離量が、絶縁体３２４の面積
当たりに換算して、１０×１０１５ａｔｏｍｓ／ｃｍ２以下、好ましくは５×１０１５ａ
ｔｏｍｓ／ｃｍ２以下であればよい。
なお、絶縁体３２６は、絶縁体３２４よりも誘電率が低いことが好ましい。例えば、絶
縁体３２６の比誘電率は４未満が好ましく、３未満がより好ましい。また例えば、絶縁体
３２６の比誘電率は、絶縁体３２４の比誘電率の０．７倍以下が好ましく、０．６倍以下
がより好ましい。誘電率が低い材料を層間膜とすることで、配線間に生じる寄生容量を低
減することができる。
また、絶縁体３２０、絶縁体３２２、絶縁体３２４、及び絶縁体３２６には容量素子６
００、又はトランジスタ５００と接続する導電体３２８、及び導電体３３０等が埋め込ま
れている。なお、導電体３２８、及び導電体３３０は、プラグ又は配線としての機能を有
する。また、プラグ又は配線としての機能を有する導電体は、複数の構造をまとめて同一
の符号を付与する場合がある。また、本明細書等において、配線と、配線と接続するプラ
グとが一体物であってもよい。すなわち、導電体の一部が配線として機能する場合、及び
導電体の一部がプラグとして機能する場合もある。
各プラグ、及び配線（導電体３２８、導電体３３０等）の材料としては、金属材料、合
金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又は積層して用
いることができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材
料を用いることが好ましく、タングステンを用いることが好ましい。又は、アルミニウム
や銅などの低抵抗導電性材料で形成することが好ましい。低抵抗導電性材料を用いること
で配線抵抗を低くすることができる。
絶縁体３２６、及び導電体３３０上に、配線層を設けてもよい。例えば、図２８におい
て、絶縁体３５０、絶縁体３５２、及び絶縁体３５４が順に積層して設けられている。ま
た、絶縁体３５０、絶縁体３５２、及び絶縁体３５４には、導電体３５６が形成されてい
る。導電体３５６は、トランジスタ３００と接続するプラグ、又は配線としての機能を有
する。なお導電体３５６は、導電体３２８、及び導電体３３０と同様の材料を用いて設け
ることができる。
なお、例えば、絶縁体３５０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３５６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３５０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
なお、水素に対するバリア性を有する導電体としては、例えば、窒化タンタル等を用い
るとよい。また、窒化タンタルと導電性が高いタングステンを積層することで、配線とし
ての導電性を保持したまま、トランジスタ３００からの水素の拡散を抑制することができ
る。この場合、水素に対するバリア性を有する窒化タンタル層が、水素に対するバリア性
を有する絶縁体３５０と接する構造であることが好ましい。
絶縁体３５４、及び導電体３５６上に、配線層を設けてもよい。例えば、図２８におい
て、絶縁体３６０、絶縁体３６２、及び絶縁体３６４が順に積層して設けられている。ま
た、絶縁体３６０、絶縁体３６２、及び絶縁体３６４には、導電体３６６が形成されてい
る。導電体３６６は、プラグ又は配線としての機能を有する。なお導電体３６６は、導電
体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３６０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３６６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３６０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３６４、及び導電体３６６上に、配線層を設けてもよい。例えば、図２８におい
て、絶縁体３７０、絶縁体３７２、及び絶縁体３７４が順に積層して設けられている。ま
た、絶縁体３７０、絶縁体３７２、及び絶縁体３７４には、導電体３７６が形成されてい
る。導電体３７６は、プラグ又は配線としての機能を有する。なお導電体３７６は、導電
体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３７０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３７６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３７０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
絶縁体３７４、及び導電体３７６上に、配線層を設けてもよい。例えば、図２８におい
て、絶縁体３８０、絶縁体３８２、及び絶縁体３８４が順に積層して設けられている。ま
た、絶縁体３８０、絶縁体３８２、及び絶縁体３８４には、導電体３８６が形成されてい
る。導電体３８６は、プラグ又は配線としての機能を有する。なお導電体３８６は、導電
体３２８、及び導電体３３０と同様の材料を用いて設けることができる。
なお、例えば、絶縁体３８０は、絶縁体３２４と同様に、水素に対するバリア性を有す
る絶縁体を用いることが好ましい。また、導電体３８６は、水素に対するバリア性を有す
る導電体を含むことが好ましい。特に、水素に対するバリア性を有する絶縁体３８０が有
する開口部に、水素に対するバリア性を有する導電体が形成される。当該構成により、ト
ランジスタ３００とトランジスタ５００とは、バリア層により分離することができ、トラ
ンジスタ３００からトランジスタ５００への水素の拡散を抑制することができる。
上記において、導電体３５６を含む配線層、導電体３６６を含む配線層、導電体３７６
を含む配線層、及び導電体３８６を含む配線層、について説明したが、本実施の形態に係
る半導体装置はこれに限られるものではない。導電体３５６を含む配線層と同様の配線層
を３層以下にしてもよいし、導電体３５６を含む配線層と同様の配線層を５層以上にして
もよい。
絶縁体３８４上には絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６が
、順に積層して設けられている。絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁
体５１６のいずれかは、酸素や水素に対してバリア性のある物質を用いることが好ましい
。
例えば、絶縁体５１０、及び絶縁体５１４には、例えば、基板３１１、又はトランジス
タ３００を設ける領域などから、トランジスタ５００を設ける領域に、水素や不純物が拡
散しないようなバリア性を有する膜を用いることが好ましい。したがって、絶縁体３２４
と同様の材料を用いることができる。
水素に対するバリア性を有する膜の一例として、ＣＶＤ法で形成した窒化シリコンを用
いることができる。ここで、トランジスタ５００等の酸化物半導体を有する半導体素子に
、水素が拡散することで、当該半導体素子の特性が低下する場合がある。したがって、ト
ランジスタ５００と、トランジスタ３００との間に、水素の拡散を抑制する膜を用いるこ
とが好ましい。水素の拡散を抑制する膜とは、具体的には、水素の脱離量が少ない膜とす
る。
また、水素に対するバリア性を有する膜として、例えば、絶縁体５１０、及び絶縁体５
１４には、酸化アルミニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いる
ことが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素
、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸
化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不
純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００
を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５
００に対する保護膜として用いることに適している。
また、例えば、絶縁体５１２、及び絶縁体５１６には、絶縁体３２０と同様の材料を用
いることができる。また、これらの絶縁体に、比較的誘電率が低い材料を適用することで
、配線間に生じる寄生容量を低減することができる。例えば、絶縁体５１２、及び絶縁体
５１６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５１０、絶縁体５１２、絶縁体５１４、及び絶縁体５１６には、導電体５
１８、及びトランジスタ５００を構成する導電体（例えば、導電体５０３）等が埋め込ま
れている。なお、導電体５１８は、容量素子６００、又はトランジスタ３００と接続する
プラグ、又は配線としての機能を有する。導電体５１８は、導電体３２８、及び導電体３
３０と同様の材料を用いて設けることができる。
特に、絶縁体５１０、及び絶縁体５１４と接する領域の導電体５１８は、酸素、水素、
及び水に対するバリア性を有する導電体であることが好ましい。当該構成により、トラン
ジスタ３００とトランジスタ５００とは、酸素、水素、及び水に対するバリア性を有する
層で、分離することができ、トランジスタ３００からトランジスタ５００への水素の拡散
を抑制することができる。
絶縁体５１６の上方には、トランジスタ５００が設けられている。
図３０Ａ、及び図３０Ｂに示すように、トランジスタ５００は、絶縁体５１４及び絶縁
体５１６に埋め込まれるように配置された導電体５０３と、絶縁体５１６及び導電体５０
３の上に配置された絶縁体５２０と、絶縁体５２０の上に配置された絶縁体５２２と、絶
縁体５２２の上に配置された絶縁体５２４と、絶縁体５２４の上に配置された酸化物５３
０ａと、酸化物５３０ａの上に配置された酸化物５３０ｂと、酸化物５３０ｂ上に互いに
離れて配置された導電体５４２ａ及び導電体５４２ｂと、導電体５４２ａ及び導電体５４
２ｂ上に配置され、導電体５４２ａと導電体５４２ｂの間に重畳して開口が形成された絶
縁体５８０と、開口の底面及び側面に配置された酸化物５３０ｃと、酸化物５３０ｃの形
成面に配置された絶縁体５５０と、絶縁体５５０の形成面に配置された導電体５６０と、
を有する。
また、図３０Ａ、及び図３０Ｂに示すように、酸化物５３０ａ、酸化物５３０ｂ、導電
体５４２ａ、及び導電体５４２ｂと、絶縁体５８０との間に絶縁体５４４が配置されるこ
とが好ましい。また、図３０Ａ、及び図３０Ｂに示すように、導電体５６０は、絶縁体５
５０の内側に設けられた導電体５６０ａと、導電体５６０ａの内側に埋め込まれるように
設けられた導電体５６０ｂと、を有することが好ましい。また、図３０Ａ、及び図３０Ｂ
に示すように、絶縁体５８０、導電体５６０、及び絶縁体５５０の上に絶縁体５７４が配
置されることが好ましい。
なお、以下において、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃをまとめ
て酸化物５３０という場合がある。
なお、トランジスタ５００では、チャネルが形成される領域と、その近傍において、酸
化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの３層を積層する構成について示し
ているが、本発明はこれに限られるものではない。例えば、酸化物５３０ｂの単層、酸化
物５３０ｂと酸化物５３０ａの２層構造、酸化物５３０ｂと酸化物５３０ｃの２層構造、
又は４層以上の積層構造を設ける構成にしてもよい。また、トランジスタ５００では、導
電体５６０を２層の積層構造として示しているが、本発明はこれに限られるものではない
。例えば、導電体５６０が、単層構造であってもよいし、３層以上の積層構造であっても
よい。また、図２８、図３０Ａに示すトランジスタ５００は一例であり、その構造に限定
されず、回路構成や駆動方法に応じて適切なトランジスタを用いればよい。
ここで、導電体５６０は、トランジスタのゲート電極として機能し、導電体５４２ａ及
び導電体５４２ｂは、それぞれソース電極又はドレイン電極として機能する。上記のよう
に、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体５４２ｂに挟ま
れた領域に埋め込まれるように形成される。導電体５６０、導電体５４２ａ及び導電体５
４２ｂの配置は、絶縁体５８０の開口に対して、自己整合的に選択される。つまり、トラ
ンジスタ５００において、ゲート電極を、ソース電極とドレイン電極の間に、自己整合的
に配置させることができる。よって、導電体５６０を位置合わせのマージンを設けること
なく形成することができるので、トランジスタ５００の占有面積の縮小を図ることができ
る。これにより、半導体装置の微細化、高集積化を図ることができる。
さらに、導電体５６０が、導電体５４２ａと導電体５４２ｂの間の領域に自己整合的に
形成されるので、導電体５６０は、導電体５４２ａ又は導電体５４２ｂと重畳する領域を
有さない。これにより、導電体５６０と導電体５４２ａ及び導電体５４２ｂとの間に形成
される寄生容量を低減することができる。よって、トランジスタ５００のスイッチング速
度を向上させ、高い周波数特性を有せしめることができる。
導電体５６０は、第１のゲート（トップゲートともいう）電極として機能する場合があ
る。また、導電体５０３は、第２のゲート（ボトムゲートともいう）電極として機能する
場合がある。その場合、導電体５０３に印加する電位を、導電体５６０に印加する電位と
、連動させず、独立して変化させることで、トランジスタ５００のしきい値電圧を制御す
ることができる。特に、導電体５０３に負の電位を印加することにより、トランジスタ５
００のしきい値電圧を０Ｖより大きくし、オフ電流を低減することが可能となる。したが
って、導電体５０３に負の電位を印加したほうが、印加しない場合よりも、導電体５６０
に印加する電位が０Ｖのときのドレイン電流を小さくすることができる。
導電体５０３は、酸化物５３０、及び導電体５６０と、重なるように配置する。これに
より、導電体５６０、及び導電体５０３に電位を印加した場合、導電体５６０から生じる
電界と、導電体５０３から生じる電界と、がつながり、酸化物５３０に形成されるチャネ
ル形成領域を覆うことができる。本明細書等において、第１のゲート電極、及び第２のゲ
ート電極の電界によって、チャネル形成領域を電気的に取り囲むトランジスタの構造を、
ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（Ｓ－ｃｈａｎｎｅｌ）構造とよぶ。
また、導電体５０３は、導電体５１８と同様の構成であり、絶縁体５１４及び絶縁体５
１６の開口の内壁に接して導電体５０３ａが形成され、さらに内側に導電体５０３ｂが形
成されている。なお、トランジスタ５００では、導電体５０３ａ及び導電体５０３ｂを積
層する構成について示しているが、本発明はこれに限られるものではない。例えば、導電
体５０３は、単層、又は３層以上の積層構造として設ける構成にしてもよい。
ここで、導電体５０３ａは、水素原子、水素分子、水分子、銅原子などの不純物の拡散
を抑制する機能を有する（上記不純物が透過しにくい。）導電性材料を用いることが好ま
しい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する
機能を有する（上記酸素が透過しにくい。）導電性材料を用いることが好ましい。なお、
本明細書において、不純物、又は酸素の拡散を抑制する機能とは、上記不純物、又は上記
酸素のいずれか一又は、すべての拡散を抑制する機能とする。
例えば、導電体５０３ａが酸素の拡散を抑制する機能を持つことにより、導電体５０３
ｂが酸化して導電率が低下することを抑制することができる。
また、導電体５０３が配線の機能を兼ねる場合、導電体５０３ｂは、タングステン、銅
、又はアルミニウムを主成分とする、導電性が高い導電性材料を用いることが好ましい。
なお、導電体５０３ｂを単層で図示したが、積層構造としてもよく、例えば、チタン、窒
化チタンと上記導電性材料との積層としてもよい。
絶縁体５２０、絶縁体５２２、絶縁体５２４、及び絶縁体５５０は、第２のゲート絶縁
膜としての機能を有する。
ここで、酸化物５３０と接する絶縁体５２４は、化学量論的組成を満たす酸素よりも多
くの酸素を含む絶縁体を用いることが好ましい。つまり、絶縁体５２４には、過剰酸素領
域が形成されていることが好ましい。このような過剰酸素を含む絶縁体を酸化物５３０に
接して設けることにより、酸化物５３０中の酸素欠損を低減し、トランジスタ５００の信
頼性を向上させることができる。
過剰酸素領域を有する絶縁体として、具体的には、加熱により一部の酸素が脱離する酸
化物材料を用いることが好ましい。加熱により酸素を脱離する酸化物とは、ＴＤＳ（Ｔｈ
ｅｒｍａｌ Ｄｅｓｏｒｐｔｉｏｎ Ｓｐｅｃｔｒｏｓｃｏｐｙ）分析にて、酸素原子に
換算しての酸素の脱離量が１．０×１０１８ａｔｏｍｓ／ｃｍ３以上、好ましくは１．０
×１０１９ａｔｏｍｓ／ｃｍ３以上、さらに好ましくは２．０×１０１９ａｔｏｍｓ／ｃ
ｍ３以上、又は３．０×１０２０ａｔｏｍｓ／ｃｍ３以上である酸化物膜である。なお、
上記ＴＤＳ分析時における膜の表面温度としては１００℃以上７００℃以下、又は１００
℃以上４００℃以下の範囲が好ましい。
また、上記過剰酸素領域を有する絶縁体と、酸化物５３０と、を接して加熱処理、マイ
クロ波処理、またはＲＦ処理のいずれか一または複数の処理を行っても良い。当該処理を
行うことで、酸化物５３０中の水、または水素を除去することができる。例えば、酸化物
５３０において、ＶｏＨの結合が切断される反応が起きる、別言すると「ＶＯＨ→ＶＯ＋
Ｈ」という反応が起きて、脱水素化することができる。このとき発生した水素の一部は、
酸素と結合してＨ２Ｏとして、酸化物５３０、または酸化物５３０近傍の絶縁体から除去
される場合がある。また、水素の一部は、導電体５４２（導電体５４２ａ、および導電体
５４２ｂ）に拡散または捕獲（ゲッタリングともいう）される場合がある。
また、上記マイクロ波処理は、例えば、高密度プラズマを発生させる電源を有する装置
、または、基板側にＲＦを印加する電源を有する装置を用いると好適である。例えば、酸
素を含むガスを用い、且つ高密度プラズマを用いることより、高密度の酸素ラジカルを生
成することができ、基板側にＲＦを印加することで、高密度プラズマによって生成された
酸素ラジカルを、効率よく酸化物５３０、または酸化物５３０近傍の絶縁体中に導入する
ことができる。また、上記マイクロ波処理は、圧力を１３３Ｐａ以上、好ましくは２００
Ｐａ以上、さらに好ましくは４００Ｐａ以上とすればよい。また、マイクロ波処理を行う
装置内に導入するガスとしては、例えば、酸素と、アルゴンとを用い、酸素流量比（Ｏ２
／（Ｏ２＋Ａｒ））が５０％以下、好ましくは１０％以上３０％以下で行うとよい。
また、トランジスタ５００の作製工程中において、酸化物５３０の表面が露出した状態
で、加熱処理を行うと好適である。当該加熱処理は、例えば、１００℃以上４５０℃以下
、より好ましくは３５０℃以上４００℃以下で行えばよい。なお、加熱処理は、窒素ガス
もしくは不活性ガスの雰囲気、または酸化性ガスを１０ｐｐｍ以上、１％以上、もしくは
１０％以上含む雰囲気で行う。例えば、加熱処理は酸素雰囲気で行うことが好ましい。こ
れにより、酸化物５３０に酸素を供給して、酸素欠損（ＶＯ）の低減を図ることができる
。また、加熱処理は減圧状態で行ってもよい。または、加熱処理は、窒素ガスもしくは不
活性ガスの雰囲気で加熱処理した後に、脱離した酸素を補うために、酸化性ガスを１０ｐ
ｐｍ以上、１％以上、または１０％以上含む雰囲気で行ってもよい。または、酸化性ガス
を１０ｐｐｍ以上、１％以上、または１０％以上含む雰囲気で加熱処理した後に、連続し
て窒素ガスもしくは不活性ガスの雰囲気で加熱処理を行っても良い。
なお、酸化物５３０に加酸素化処理を行うことで、酸化物５３０中の酸素欠損を、供給
された酸素により修復させる、別言すると「ＶＯ＋Ｏ→ｎｕｌｌ」という反応を促進させ
ることができる。さらに、酸化物５３０中に残存した水素に供給された酸素が反応するこ
とで、当該水素をＨ２Ｏとして除去する（脱水化する）ことができる。これにより、酸化
物５３０中に残存していた水素が酸素欠損に再結合してＶＯＨが形成されるのを抑制する
ことができる。
また、絶縁体５２４が、過剰酸素領域を有する場合、絶縁体５２２は、酸素（例えば、
酸素原子、酸素分子など）の拡散を抑制する機能を有する（上記酸素が透過しにくい）こ
とが好ましい。
絶縁体５２２が、酸素や不純物の拡散を抑制する機能を有することで、酸化物５３０が
有する酸素は、絶縁体５２０側へ拡散することがなく、好ましい。また、導電体５０３が
、絶縁体５２４や、酸化物５３０が有する酸素と反応することを抑制することができる。
絶縁体５２２は、例えば、酸化アルミニウム、酸化ハフニウム、アルミニウム及びハフ
ニウムを含む酸化物（ハフニウムアルミネート）、酸化タンタル、酸化ジルコニウム、チ
タン酸ジルコン酸鉛（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）、又は（Ｂａ
，Ｓｒ）ＴｉＯ３（ＢＳＴ）などのいわゆるｈｉｇｈ－ｋ材料を含む絶縁体を単層又は積
層で用いることが好ましい。トランジスタの微細化、及び高集積化が進むと、ゲート絶縁
膜の薄膜化により、リーク電流などの問題が生じる場合がある。ゲート絶縁膜として機能
する絶縁体にｈｉｇｈ－ｋ材料を用いることで、物理膜厚を保ちながら、トランジスタ動
作時のゲート電位の低減が可能となる。
特に、不純物、及び酸素などの拡散を抑制する機能を有する（上記酸素が透過しにくい
）絶縁性材料であるアルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体を用
いるとよい。アルミニウム、ハフニウムの一方又は双方の酸化物を含む絶縁体として、酸
化アルミニウム、酸化ハフニウム、アルミニウム及びハフニウムを含む酸化物（ハフニウ
ムアルミネート）などを用いることが好ましい。このような材料を用いて絶縁体５２２を
形成した場合、絶縁体５２２は、酸化物５３０からの酸素の放出や、トランジスタ５００
の周辺部から酸化物５３０への水素等の不純物の混入を抑制する層として機能する。
又は、これらの絶縁体に、例えば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウ
ム、酸化ニオブ、酸化シリコン、酸化チタン、酸化タングステン、酸化イットリウム、酸
化ジルコニウムを添加してもよい。又はこれらの絶縁体を窒化処理してもよい。上記の絶
縁体に酸化シリコン、酸化窒化シリコン又は窒化シリコンを積層して用いてもよい。
また、絶縁体５２０は、熱的に安定していることが好ましい。例えば、酸化シリコン及
び酸化窒化シリコンは、熱的に安定であるため、好適である。また、ｈｉｇｈ－ｋ材料の
絶縁体と、酸化シリコン又は酸化窒化シリコンと、を組み合わせることで、熱的に安定か
つ比誘電率の高い積層構造の絶縁体５２０を得ることができる。
なお、図３０Ａ、及び図３０Ｂのトランジスタ５００では、３層の積層構造からなる第
２のゲート絶縁膜として、絶縁体５２０、絶縁体５２２、及び絶縁体５２４が図示されて
いるが、第２のゲート絶縁膜は、単層、２層、又は４層以上の積層構造を有していてもよ
い。その場合、同じ材料からなる積層構造に限定されず、異なる材料からなる積層構造で
もよい。
トランジスタ５００は、チャネル形成領域を含む酸化物５３０に、酸化物半導体として
機能する金属酸化物を用いることが好ましい。例えば、酸化物５３０として、Ｉｎ－Ｍ－
Ｚｎ酸化物（元素Ｍは、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリ
リウム、ホウ素、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ラ
ンタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、又はマグネシウム
などから選ばれた一種、又は複数種）等の金属酸化物を用いるとよい。特に、酸化物５３
０として適用できるＩｎ－Ｍ－Ｚｎ酸化物は、実施の形態４で説明するＣＡＡＣ－ＯＳ、
ＣＡＣ－ＯＳであることが好ましい。また、酸化物５３０として、Ｉｎ－Ｇａ酸化物、Ｉ
ｎ－Ｚｎ酸化物を用いてもよい。
また、トランジスタ５００には、キャリア濃度の低い金属酸化物を用いることが好まし
い。金属酸化物のキャリア濃度を低くする場合においては、金属酸化物中の不純物濃度を
低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、欠陥
準位密度の低いことを高純度真性または実質的に高純度真性という。なお、金属酸化物中
の不純物としては、例えば、水素、窒素、アルカリ金属、アルカリ土類金属、鉄、ニッケ
ル、シリコン等がある。
特に、金属酸化物に含まれる水素は、金属原子と結合する酸素と反応して水になるため
、金属酸化物中に酸素欠損を形成する場合がある。また、酸化物５３０中の酸素欠損に水
素が入った場合、酸素欠損と水素とが結合しＶＯＨを形成する場合がある。ＶＯＨはドナ
ーとして機能し、キャリアである電子が生成されることがある。また、水素の一部が金属
原子と結合する酸素と結合して、キャリアである電子を生成する場合がある。従って、水
素が多く含まれている金属酸化物を用いたトランジスタは、ノーマリーオン特性となりや
すい。また、金属酸化物中の水素は、熱、電界などのストレスによって動きやすいため、
金属酸化物に多くの水素が含まれると、トランジスタの信頼性が悪化する恐れもある。本
発明の一態様においては、酸化物５３０中のＶＯＨをできる限り低減し、高純度真性また
は実質的に高純度真性にすることが好ましい。このように、ＶＯＨが十分低減された金属
酸化物を得るには、金属酸化物中の水分、水素などの不純物を除去すること（脱水、脱水
素化処理と記載する場合がある。）と、金属酸化物に酸素を供給して酸素欠損を補填する
こと（加酸素化処理と記載する場合がある。）が重要である。ＶＯＨなどの不純物が十分
に低減された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電
気特性を付与することができる。
酸素欠損に水素が入った欠陥は、金属酸化物のドナーとして機能しうる。しかしながら
、当該欠陥を定量的に評価することは困難である。そこで、金属酸化物においては、ドナ
ー濃度ではなく、キャリア濃度で評価される場合がある。よって、本明細書等では、金属
酸化物のパラメータとして、ドナー濃度ではなく、電界が印加されない状態を想定したキ
ャリア濃度を用いる場合がある。つまり、本明細書等に記載の「キャリア濃度」は、「ド
ナー濃度」と言い換えることができる場合がある。
よって、金属酸化物を酸化物５３０に用いる場合、金属酸化物中の水素はできる限り低
減されていることが好ましい。具体的には、金属酸化物において、二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によ
り得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１０１９
ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満、さらに
好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。水素などの不純物が十分に低減
された金属酸化物をトランジスタのチャネル形成領域に用いることで、安定した電気特性
を付与することができる。
また、酸化物５３０に金属酸化物を用いる場合、チャネル形成領域の金属酸化物のキャ
リア濃度は、１×１０１８ｃｍ－３以下であることが好ましく、１×１０１７ｃｍ－３未
満であることがより好ましく、１×１０１６ｃｍ－３未満であることがさらに好ましく、
１×１０１３ｃｍ－３未満であることがさらに好ましく、１×１０１２ｃｍ－３未満であ
ることがさらに好ましい。なお、チャネル形成領域の金属酸化物のキャリア濃度の下限値
については、特に限定は無いが、例えば、１×１０－９ｃｍ－３とすることができる。
また、酸化物５３０に金属酸化物を用いる場合、導電体５４２（導電体５４２ａ、およ
び導電体５４２ｂ）と酸化物５３０とが接することで、酸化物５３０中の酸素が導電体５
４２へ拡散し、導電体５４２が酸化する場合がある。導電体５４２が酸化することで、導
電体５４２の導電率が低下する蓋然性が高い。なお、酸化物５３０中の酸素が導電体５４
２へ拡散することを、導電体５４２が酸化物５３０中の酸素を吸収する、と言い換えるこ
とができる。
また、酸化物５３０中の酸素が導電体５４２（導電体５４２ａ、および導電体５４２ｂ
）へ拡散することで、導電体５４２ａと酸化物５３０ｂとの間の界面とその界面付近、お
よび、導電体５４２ｂと酸化物５３０ｂとの間の界面とその界面付近に絶縁性を有する領
域が形成される場合がある。当該領域は、導電体５４２よりも酸素を多く含むため、当該
領域は導電体５４２ａ及び導電体５４２ｂよりも電気抵抗が高いと推定される。このとき
、導電体５４２と、当該領域と、酸化物５３０ｂとの３層構造は、金属－絶縁体－半導体
からなる３層構造とみなすことができ、ＭＩＳ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｓｅ
ｍｉｃｏｎｄｕｃｔｏｒ）構造と呼ぶ、またはＭＩＳ構造を主としたダイオード接合構造
と呼ぶ場合がある。
なお、上記の絶縁性をを有する領域は、導電体５４２と酸化物５３０ｂとの間に形成さ
れることに限られず、例えば、絶縁性を有する領域が、導電体５４２と酸化物５３０ｃと
の間に形成される場合や、導電体５４２と酸化物５３０ｂとの間、および導電体５４２と
酸化物５３０ｃとの間に形成される場合がある。
また、酸化物５３０においてチャネル形成領域として機能する金属酸化物は、バンドギ
ャップが２ｅＶ以上、好ましくは２．５ｅＶ以上のものを用いることが好ましい。このよ
うに、バンドギャップの大きい金属酸化物を用いることで、トランジスタのオフ電流を低
減することができる。
酸化物５３０は、酸化物５３０ｂ下に酸化物５３０ａを有することで、酸化物５３０ａ
よりも下方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することが
できる。また、酸化物５３０ｂ上に酸化物５３０ｃを有することで、酸化物５３０ｃより
も上方に形成された構造物から、酸化物５３０ｂへの不純物の拡散を抑制することができ
る。
なお、酸化物５３０は、各金属原子の原子数比が異なる酸化物により、積層構造を有す
ることが好ましい。具体的には、酸化物５３０ａに用いる金属酸化物において、構成元素
中の元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物における、構成元素中の元
素Ｍの原子数比より、大きいことが好ましい。また、酸化物５３０ａに用いる金属酸化物
において、Ｉｎに対する元素Ｍの原子数比が、酸化物５３０ｂに用いる金属酸化物におけ
る、Ｉｎに対する元素Ｍの原子数比より大きいことが好ましい。また、酸化物５３０ｂに
用いる金属酸化物において、元素Ｍに対するＩｎの原子数比が、酸化物５３０ａに用いる
金属酸化物における、元素Ｍに対するＩｎの原子数比より大きいことが好ましい。また、
酸化物５３０ｃは、酸化物５３０ａ又は酸化物５３０ｂに用いることができる金属酸化物
を、用いることができる。
また、酸化物５３０ａ及び酸化物５３０ｃの伝導帯下端のエネルギーが、酸化物５３０
ｂの伝導帯下端のエネルギーより高くなることが好ましい。また、言い換えると、酸化物
５３０ａ及び酸化物５３０ｃの電子親和力が、酸化物５３０ｂの電子親和力より小さいこ
とが好ましい。
ここで、酸化物５３０ａ、酸化物５３０ｂ、及び酸化物５３０ｃの接合部において、伝
導帯下端のエネルギー準位はなだらかに変化する。換言すると、酸化物５３０ａ、酸化物
５３０ｂ、及び酸化物５３０ｃの接合部における伝導帯下端のエネルギー準位は、連続的
に変化又は連続接合するともいうことができる。このようにするためには、酸化物５３０
ａと酸化物５３０ｂとの界面、及び酸化物５３０ｂと酸化物５３０ｃとの界面において形
成される混合層の欠陥準位密度を低くするとよい。
具体的には、酸化物５３０ａと酸化物５３０ｂ、酸化物５３０ｂと酸化物５３０ｃが、
酸素以外に共通の元素を有する（主成分とする）ことで、欠陥準位密度が低い混合層を形
成することができる。例えば、酸化物５３０ｂがＩｎ－Ｇａ－Ｚｎ酸化物の場合、酸化物
５３０ａ及び酸化物５３０ｃとして、Ｉｎ－Ｇａ－Ｚｎ酸化物、Ｇａ－Ｚｎ酸化物、酸化
ガリウムなどを用いるとよい。
このとき、キャリアの主たる経路は酸化物５３０ｂとなる。酸化物５３０ａ、酸化物５
３０ｃを上述の構成とすることで、酸化物５３０ａと酸化物５３０ｂとの界面、及び酸化
物５３０ｂと酸化物５３０ｃとの界面における欠陥準位密度を低くすることができる。そ
のため、界面散乱によるキャリア伝導への影響が小さくなり、トランジスタ５００は高い
オン電流を得られる。
酸化物５３０ｂ上には、ソース電極、及びドレイン電極として機能する導電体５４２ａ
、及び導電体５４２ｂが設けられる。導電体５４２ａ、及び導電体５４２ｂとしては、ア
ルミニウム、クロム、銅、銀、金、白金、タンタル、ニッケル、チタン、モリブデン、タ
ングステン、ハフニウム、バナジウム、ニオブ、マンガン、マグネシウム、ジルコニウム
、ベリリウム、インジウム、ルテニウム、イリジウム、ストロンチウム、ランタンから選
ばれた金属元素、又は上述した金属元素を成分とする合金か、上述した金属元素を組み合
わせた合金等を用いることが好ましい。例えば、窒化タンタル、窒化チタン、タングステ
ン、チタンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ル
テニウム、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッ
ケルを含む酸化物などを用いることが好ましい。また、窒化タンタル、窒化チタン、チタ
ンとアルミニウムを含む窒化物、タンタルとアルミニウムを含む窒化物、酸化ルテニウム
、窒化ルテニウム、ストロンチウムとルテニウムを含む酸化物、ランタンとニッケルを含
む酸化物は、酸化しにくい導電性材料、又は、酸素を吸収しても導電性を維持する材料で
あるため、好ましい。更に、窒化タンタルなどの金属窒化物膜は、水素又は酸素に対する
バリア性があるため好ましい。
また、図３０では、導電体５４２ａ、及び導電体５４２ｂを単層構造として示したが、
２層以上の積層構造としてもよい。例えば、窒化タンタル膜とタングステン膜を積層する
とよい。また、チタン膜とアルミニウム膜を積層してもよい。また、タングステン膜上に
アルミニウム膜を積層する二層構造、銅－マグネシウム－アルミニウム合金膜上に銅膜を
積層する二層構造、チタン膜上に銅膜を積層する二層構造、タングステン膜上に銅膜を積
層する二層構造としてもよい。
また、チタン膜又は窒化チタン膜と、そのチタン膜又は窒化チタン膜上に重ねてアルミ
ニウム膜又は銅膜を積層し、さらにその上にチタン膜又は窒化チタン膜を形成する三層構
造、モリブデン膜又は窒化モリブデン膜と、そのモリブデン膜又は窒化モリブデン膜上に
重ねてアルミニウム膜又は銅膜を積層し、さらにその上にモリブデン膜又は窒化モリブデ
ン膜を形成する三層構造等がある。なお、酸化インジウム、酸化錫又は酸化亜鉛を含む透
明導電材料を用いてもよい。
また、図３０Ａに示すように、酸化物５３０の、導電体５４２ａ（導電体５４２ｂ）と
の界面とその近傍には、低抵抗領域として、領域５４３ａ、及び領域５４３ｂが形成され
る場合がある。このとき、領域５４３ａはソース領域又はドレイン領域の一方として機能
し、領域５４３ｂはソース領域又はドレイン領域の他方として機能する。また、領域５４
３ａと領域５４３ｂに挟まれる領域にチャネル形成領域が形成される。
酸化物５３０と接するように上記導電体５４２ａ（導電体５４２ｂ）を設けることで、
領域５４３ａ（領域５４３ｂ）の酸素濃度が低減する場合がある。また、領域５４３ａ（
領域５４３ｂ）に導電体５４２ａ（導電体５４２ｂ）に含まれる金属と、酸化物５３０の
成分とを含む金属化合物層が形成される場合がある。このような場合、領域５４３ａ（領
域５４３ｂ）のキャリア密度が増加し、領域５４３ａ（領域５４３ｂ）は、低抵抗領域と
なる。
絶縁体５４４は、導電体５４２ａ、及び導電体５４２ｂを覆うように設けられ、導電体
５４２ａ、及び導電体５４２ｂの酸化を抑制する。このとき、絶縁体５４４は、酸化物５
３０の側面を覆い、絶縁体５２４と接するように設けられてもよい。
絶縁体５４４として、ハフニウム、アルミニウム、ガリウム、イットリウム、ジルコニ
ウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、ネオジム、ランタン
又は、マグネシウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いる
ことができる。また、絶縁体５４４として、窒化酸化シリコン又は窒化シリコンなども用
いることができる。
特に、絶縁体５４４として、アルミニウム、又はハフニウムの一方又は双方の酸化物を
含む絶縁体である、酸化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウム
を含む酸化物（ハフニウムアルミネート）などを用いることが好ましい。特に、ハフニウ
ムアルミネートは、酸化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱
処理において、結晶化しにくいため好ましい。なお、導電体５４２ａ、及び導電体５４２
ｂが耐酸化性を有する材料、又は、酸素を吸収しても著しく導電性が低下しない場合、絶
縁体５４４は、必須の構成ではない。求めるトランジスタ特性により、適宜設計すればよ
い。
絶縁体５４４を有することで、絶縁体５８０に含まれる水、及び水素などの不純物が酸
化物５３０ｃ、絶縁体５５０を介して、酸化物５３０ｂに拡散することを抑制することが
できる。また、絶縁体５８０が有する過剰酸素により、導電体５６０が酸化するのを抑制
することができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、酸化物５３０
ｃの内側（上面、及び側面）に接して配置することが好ましい。絶縁体５５０は、上述し
た絶縁体５２４と同様に、過剰に酸素を含み、かつ加熱により酸素が放出される絶縁体を
用いて形成することが好ましい。
具体的には、過剰酸素を有する酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、
窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及
び窒素を添加した酸化シリコン、空孔を有する酸化シリコンを用いることができる。特に
、酸化シリコン、及び酸化窒化シリコンは熱に対し安定であるため好ましい。
加熱により酸素が放出される絶縁体を、絶縁体５５０として、酸化物５３０ｃの上面に
接して設けることにより、絶縁体５５０から、酸化物５３０ｃを通じて、酸化物５３０ｂ
のチャネル形成領域に効果的に酸素を供給することができる。また、絶縁体５２４と同様
に、絶縁体５５０中の水又は水素などの不純物濃度が低減されていることが好ましい。絶
縁体５５０の膜厚は、１ｎｍ以上２０ｎｍ以下とするのが好ましい。
また、絶縁体５５０が有する過剰酸素を、効率的に酸化物５３０へ供給するために、絶
縁体５５０と導電体５６０との間に金属酸化物を設けてもよい。当該金属酸化物は、絶縁
体５５０から導電体５６０への酸素拡散を抑制することが好ましい。酸素の拡散を抑制す
る金属酸化物を設けることで、絶縁体５５０から導電体５６０への過剰酸素の拡散が抑制
される。つまり、酸化物５３０へ供給する過剰酸素量の減少を抑制することができる。ま
た、過剰酸素による導電体５６０の酸化を抑制することができる。当該金属酸化物として
は、絶縁体５４４に用いることができる材料を用いればよい。
なお、絶縁体５５０は、第２のゲート絶縁膜と同様に、積層構造としてもよい。トラン
ジスタの微細化、及び高集積化が進むと、ゲート絶縁膜の薄膜化により、リーク電流など
の問題が生じる場合があるため、ゲート絶縁膜として機能する絶縁体を、ｈｉｇｈ－ｋ材
料と、熱的に安定している材料との積層構造とすることで、物理膜厚を保ちながら、トラ
ンジスタ動作時のゲート電位の低減が可能となる。また、熱的に安定かつ比誘電率の高い
積層構造とすることができる。
第１のゲート電極として機能する導電体５６０は、図３０Ａ、及び図３０Ｂでは２層構
造として示しているが、単層構造でもよいし、３層以上の積層構造であってもよい。
導電体５６０ａは、水素原子、水素分子、水分子、窒素原子、窒素分子、酸化窒素分子
（Ｎ２Ｏ、ＮＯ、ＮＯ２など）、銅原子などの不純物の拡散を抑制する機能を有する導電
性材料を用いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なく
とも一）の拡散を抑制する機能を有する導電性材料を用いることが好ましい。導電体５６
０ａが酸素の拡散を抑制する機能を持つことにより、絶縁体５５０に含まれる酸素により
、導電体５６０ｂが酸化して導電率が低下することを抑制することができる。酸素の拡散
を抑制する機能を有する導電性材料としては、例えば、タンタル、窒化タンタル、ルテニ
ウム、又は酸化ルテニウムなどを用いることが好ましい。また、導電体５６０ａとして、
酸化物５３０に適用できる酸化物半導体を用いることができる。その場合、導電体５６０
ｂをスパッタリング法で成膜することで、導電体５６０ａの電気抵抗値を低下させて導電
体にすることができる。これをＯＣ（Ｏｘｉｄｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶこと
ができる。
また、導電体５６０ｂは、タングステン、銅、又はアルミニウムを主成分とする導電性
材料を用いることが好ましい。また、導電体５６０ｂは、配線としても機能するため、導
電性が高い導電体を用いることが好ましい。例えば、タングステン、銅、又はアルミニウ
ムを主成分とする導電性材料を用いることができる。また、導電体５６０ｂは積層構造と
してもよく、例えば、チタン、窒化チタンと上記導電性材料との積層構造としてもよい。
絶縁体５８０は、絶縁体５４４を介して、導電体５４２ａ、及び導電体５４２ｂ上に設
けられる。絶縁体５８０は、過剰酸素領域を有することが好ましい。例えば、絶縁体５８
０として、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、フッ素
を添加した酸化シリコン、炭素を添加した酸化シリコン、炭素、及び窒素を添加した酸化
シリコン、空孔を有する酸化シリコン、又は樹脂などを有することが好ましい。特に、酸
化シリコン、及び酸化窒化シリコンは、熱的に安定であるため好ましい。特に、酸化シリ
コン、空孔を有する酸化シリコンは、後の工程で、容易に過剰酸素領域を形成することが
できるため好ましい。
絶縁体５８０は、過剰酸素領域を有することが好ましい。加熱により酸素が放出される
絶縁体５８０を、酸化物５３０ｃと接して設けることで、絶縁体５８０中の酸素を、酸化
物５３０ｃを通じて、酸化物５３０へと効率良く供給することができる。なお、絶縁体５
８０中の水又は水素などの不純物濃度が低減されていることが好ましい。
絶縁体５８０の開口は、導電体５４２ａと導電体５４２ｂの間の領域に重畳して形成さ
れる。これにより、導電体５６０は、絶縁体５８０の開口、及び導電体５４２ａと導電体
５４２ｂに挟まれた領域に、埋め込まれるように形成される。
半導体装置を微細化するに当たり、ゲート長を短くすることが求められるが、導電体５
６０の導電性が下がらないようにする必要がある。そのために導電体５６０の膜厚を大き
くすると、導電体５６０はアスペクト比が高い形状となりうる。本実施の形態では、導電
体５６０を絶縁体５８０の開口に埋め込むように設けるため、導電体５６０をアスペクト
比の高い形状にしても、工程中に導電体５６０を倒壊させることなく、形成することがで
きる。
絶縁体５７４は、絶縁体５８０の上面、導電体５６０の上面、及び絶縁体５５０の上面
に接して設けられることが好ましい。絶縁体５７４をスパッタリング法で成膜することで
、絶縁体５５０、及び絶縁体５８０へ過剰酸素領域を設けることができる。これにより、
当該過剰酸素領域から、酸化物５３０中に酸素を供給することができる。
例えば、絶縁体５７４として、ハフニウム、アルミニウム、ガリウム、イットリウム、
ジルコニウム、タングステン、チタン、タンタル、ニッケル、ゲルマニウム、又はマグネ
シウムなどから選ばれた一種、又は二種以上が含まれた金属酸化物を用いることができる
。
特に、酸化アルミニウムはバリア性が高く、０．５ｎｍ以上３．０ｎｍ以下の薄膜であ
っても、水素、及び窒素の拡散を抑制することができる。したがって、スパッタリング法
で成膜した酸化アルミニウムは、酸素供給源であるとともに、水素などの不純物のバリア
膜としての機能も有することができる。
また、絶縁体５７４の上に、層間膜として機能する絶縁体５８１を設けることが好まし
い。絶縁体５８１は、絶縁体５２４などと同様に、膜中の水又は水素などの不純物濃度が
低減されていることが好ましい。
また、絶縁体５８１、絶縁体５７４、絶縁体５８０、及び絶縁体５４４に形成された開
口に、導電体５４０ａ、及び導電体５４０ｂを配置する。導電体５４０ａ及び導電体５４
０ｂは、導電体５６０を挟んで対向して設ける。導電体５４０ａ及び導電体５４０ｂは、
後述する導電体５４６、及び導電体５４８と同様の構成である。
絶縁体５８１上には、絶縁体５８２が設けられている。絶縁体５８２は、酸素や水素に
対してバリア性のある物質を用いることが好ましい。したがって、絶縁体５８２には、絶
縁体５１４と同様の材料を用いることができる。例えば、絶縁体５８２には、酸化アルミ
ニウム、酸化ハフニウム、酸化タンタルなどの金属酸化物を用いることが好ましい。
特に、酸化アルミニウムは、酸素、及びトランジスタの電気特性の変動要因となる水素
、水分などの不純物、の両方に対して膜を透過させない遮断効果が高い。したがって、酸
化アルミニウムは、トランジスタの作製工程中及び作製後において、水素、水分などの不
純物のトランジスタ５００への混入を防止することができる。また、トランジスタ５００
を構成する酸化物からの酸素の放出を抑制することができる。そのため、トランジスタ５
００に対する保護膜として用いることに適している。
また、絶縁体５８２上には、絶縁体５８６が設けられている。絶縁体５８６は、絶縁体
３２０と同様の材料を用いることができる。また、これらの絶縁体に、比較的誘電率が低
い材料を適用することで、配線間に生じる寄生容量を低減することができる。例えば、絶
縁体５８６として、酸化シリコン膜や酸化窒化シリコン膜などを用いることができる。
また、絶縁体５２０、絶縁体５２２、絶縁体５２４、絶縁体５４４、絶縁体５８０、絶
縁体５７４、絶縁体５８１、絶縁体５８２、及び絶縁体５８６には、導電体５４６、及び
導電体５４８等が埋め込まれている。
導電体５４６、及び導電体５４８は、容量素子６００、トランジスタ５００、又はトラ
ンジスタ３００と接続するプラグ、又は配線としての機能を有する。導電体５４６、及び
導電体５４８は、導電体３２８、及び導電体３３０と同様の材料を用いて設けることがで
きる。
なお、トランジスタ５００の形成後、トランジスタ５００を囲むように開口を形成し、
当該開口を覆うように、水素、または水に対するバリア性が高い絶縁体を形成してもよい
。上述のバリア性の高い絶縁体でトランジスタ５００を包み込むことで、外部から水分、
および水素が侵入するのを防止することができる。または、複数のトランジスタ５００を
まとめて、水素、または水に対するバリア性が高い絶縁体で包み込んでもよい。なお、ト
ランジスタ５００を囲むように開口を形成する場合、例えば、絶縁体５１４または絶縁体
５２２に達する開口を形成し、絶縁体５１４または絶縁体５２２に接するように上述のバ
リア性の高い絶縁体を形成すると、トランジスタ５００の作製工程の一部を兼ねられるた
め、好適である。なお、水素、または水に対するバリア性が高い絶縁体としては、例えば
、絶縁体５２２と同様の材料を用いればよい。
続いて、トランジスタ５００の上方には、容量素子６００が設けられている。容量素子
６００は、導電体６１０と、導電体６２０、絶縁体６３０とを有する。
また、導電体５４６、及び導電体５４８上に、導電体６１２を設けてもよい。導電体６
１２は、トランジスタ５００と接続するプラグ、又は配線としての機能を有する。導電体
６１０は、容量素子６００の電極としての機能を有する。なお、導電体６１２、及び導電
体６１０は、同時に形成することができる。
導電体６１２、及び導電体６１０には、モリブデン、チタン、タンタル、タングステン
、アルミニウム、銅、クロム、ネオジム、スカンジウムから選ばれた元素を含む金属膜、
又は上述した元素を成分とする金属窒化物膜（窒化タンタル膜、窒化チタン膜、窒化モリ
ブデン膜、窒化タングステン膜）等を用いることができる。又は、インジウム錫酸化物、
酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化
物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジ
ウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を適用する
こともできる。
図２８では、導電体６１２、及び導電体６１０は単層構造を示したが、当該構成に限定
されず、２層以上の積層構造でもよい。例えば、バリア性を有する導電体と導電性が高い
導電体との間に、バリア性を有する導電体、及び導電性が高い導電体に対して密着性が高
い導電体を形成してもよい。
絶縁体６３０を介して、導電体６１０と重畳するように、導電体６２０を設ける。なお
、導電体６２０は、金属材料、合金材料、又は金属酸化物材料などの導電性材料を用いる
ことができる。耐熱性と導電性を両立するタングステンやモリブデンなどの高融点材料を
用いることが好ましく、特にタングステンを用いることが好ましい。また、導電体などの
他の構造と同時に形成する場合は、低抵抗金属材料であるＣｕ（銅）やＡｌ（アルミニウ
ム）等を用いればよい。
導電体６２０、及び絶縁体６３０上には、絶縁体６５０が設けられている。絶縁体６５
０は、絶縁体３２０と同様の材料を用いて設けることができる。また、絶縁体６５０は、
その下方の凹凸形状を被覆する平坦化膜として機能してもよい。
本構造を用いることで、酸化物半導体を有するトランジスタを用いた半導体装置におい
て、電気特性の変動を抑制するとともに、信頼性を向上させることができる。又は、酸化
物半導体を有するトランジスタを用いた半導体装置において、微細化又は高集積化を図る
ことができる。
＜トランジスタの構造例＞
なお、本実施の形態に示す半導体装置のトランジスタ５００は、上記の構造に限られる
ものではない。以下、トランジスタ５００に用いることができる構造例について説明する
。なお、下記に説明するトランジスタは、上記に説明したトランジスタの変形例であるた
め、下記の説明では、異なる点を主に説明し、同一の点については省略することがある。
＜＜トランジスタの構造例１＞＞
図３１Ａ乃至図３１Ｃを用いてトランジスタ５００Ａの構造例を説明する。図３１Ａは
トランジスタ５００Ａの上面図である。図３１Ｂは、図３１Ａに一点鎖線Ｌ１－Ｌ２で示
す部位の断面図である。図３１Ｃは、図３１Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図
である。なお、図３１Ａの上面図では、図の明瞭化のために一部の要素を省いて図示して
いる。
図３１Ａ乃至図３１Ｃに示すトランジスタ５００Ａは、図３０Ａに示したトランジスタ
５００に、層間膜として機能する絶縁体５１１と、配線として機能する導電体５０５と、
を加えた構成となっている。
また、図３１Ａ乃至図３１Ｃに示すトランジスタ５００Ａでは、酸化物５３０ｃ、絶縁
体５５０、及び導電体５６０が、絶縁体５８０に設けられた開口部内に、絶縁体５４４を
介して配置される。また、酸化物５３０ｃ、絶縁体５５０、及び導電体５６０は、導電体
５４２ａ、及び導電体５４２ｂとの間に配置される。
絶縁体５１１としては、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、酸化ア
ルミニウム、酸化ハフニウム、酸化タンタル、酸化ジルコニウム、チタン酸ジルコン酸鉛
（ＰＺＴ）、チタン酸ストロンチウム（ＳｒＴｉＯ３）又は（Ｂａ，Ｓｒ）ＴｉＯ３（Ｂ
ＳＴ）などの絶縁体を単層又は積層で用いることができる。又はこれらの絶縁体に、例え
ば、酸化アルミニウム、酸化ビスマス、酸化ゲルマニウム、酸化ニオブ、酸化シリコン、
酸化チタン、酸化タングステン、酸化イットリウム、酸化ジルコニウムを添加してもよい
。又はこれらの絶縁体を窒化処理してもよい。上記の絶縁体に酸化シリコン、酸化窒化シ
リコン又は窒化シリコンを積層して用いてもよい。
例えば、絶縁体５１１は、水又は水素などの不純物が、基板側からトランジスタ５００
Ａに混入するのを抑制するバリア膜として機能することが好ましい。したがって、絶縁体
５１１は、水素原子、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有
する（上記不純物が透過しにくい。）絶縁性材料を用いることが好ましい。又は、酸素（
例えば、酸素原子、酸素分子などの少なくとも一）の拡散を抑制する機能を有する（上記
酸素が透過しにくい。）絶縁性材料を用いることが好ましい。また、例えば、絶縁体５１
１として酸化アルミニウムや窒化シリコンなどを用いてもよい。当該構成により、水素、
水などの不純物が絶縁体５１１よりも基板側からトランジスタ５００Ａ側に拡散するのを
抑制することができる。
例えば、絶縁体５１２は、絶縁体５１１よりも誘電率が低いことが好ましい。誘電率が
低い材料を層間膜とすることで、配線間に生じる寄生容量を低減することができる。
導電体５０５は、絶縁体５１２に埋め込まれるように形成される。ここで、導電体５０
５の上面の高さと、絶縁体５１２の上面の高さは同程度にできる。なお導電体５０５は、
単層とする構成について示しているが、本発明はこれに限られるものではない。例えば、
導電体５０５を２層以上の多層膜構造としてもよい。なお、導電体５０５は、タングステ
ン、銅、又はアルミニウムを主成分とする導電性が高い導電性材料を用いることが好まし
い。
絶縁体５１４、及び絶縁体５１６は、絶縁体５１１又は絶縁体５１２と同様に、層間膜
として機能する。例えば、絶縁体５１４は、水又は水素などの不純物が、基板側からトラ
ンジスタ５００Ａに混入するのを抑制するバリア膜として機能することが好ましい。当該
構成により、水素、水などの不純物が絶縁体５１４よりも基板側からトランジスタ５００
Ａ側に拡散するのを抑制することができる。また、例えば、絶縁体５１６は、絶縁体５１
４よりも誘電率が低いことが好ましい。誘電率が低い材料を層間膜とすることで、配線間
に生じる寄生容量を低減することができる。
また、絶縁体５２２は、バリア性を有することが好ましい。絶縁体５２２がバリア性を
有することで、トランジスタ５００Ａの周辺部からトランジスタ５００Ａへの水素等の不
純物の混入を抑制する層として機能する。
また、酸化物５３０ｃは、絶縁体５８０に設けられた開口部内に、絶縁体５４４を介し
て設けられることが好ましい。絶縁体５４４がバリア性を有する場合、絶縁体５８０から
の不純物が酸化物５３０へと拡散することを抑制することができる。
また、導電体５４２ａ、及び導電体５４２ｂ上に、バリア層を設けてもよい。バリア層
は、酸素、又は水素に対してバリア性を有する物質を用いることが好ましい。当該構成に
より、絶縁体５４４を成膜する際に、導電体５４２ａ、及び導電体５４２ｂが酸化するこ
とを抑制することができる。
バリア層には、例えば、金属酸化物を用いることができる。特に、酸化アルミニウム、
酸化ハフニウム、酸化ガリウムなどの、酸素や水素に対してバリア性のある絶縁膜を用い
ることが好ましい。また、ＣＶＤ法で形成した窒化シリコンを用いてもよい。
バリア層を有することで、導電体５４２ａ、及び導電体５４２ｂの材料選択の幅を広げ
ることができる。例えば、導電体５４２ａ、及び導電体５４２ｂに、タングステンや、ア
ルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。また、
例えば、成膜、又は加工がしやすい導電体を用いることができる。
絶縁体５５０は、第１のゲート絶縁膜として機能する。絶縁体５５０は、絶縁体５８０
に設けられた開口部内に、酸化物５３０ｃ、及び絶縁体５４４を介して設けられることが
好ましい。
また、導電体５４０ａ、及び導電体５４０ｂの材料としては、導電体５０３と同様に、
金属材料、合金材料、金属窒化物材料、又は金属酸化物材料などの導電性材料を、単層又
は積層して用いることができる。例えば、耐熱性と導電性を両立するタングステンやモリ
ブデンなどの高融点材料を用いることが好ましい。又は、アルミニウムや銅などの低抵抗
導電性材料で形成することが好ましい。低抵抗導電性材料を用いることで配線抵抗を低く
することができる。
例えば、導電体５４０ａ、及び導電体５４０ｂとしては、例えば、水素、及び酸素に対
してバリア性を有する導電体である窒化タンタル等と、導電性が高いタングステンとの積
層構造を用いることで、配線としての導電性を保持したまま、外部からの不純物の拡散を
抑制することができる。
上記構造を有することで、オン電流が大きい酸化物半導体を有するトランジスタを有す
る半導体装置を提供することができる。又は、オフ電流が小さい酸化物半導体を有するト
ランジスタを有する半導体装置を提供することができる。又は、電気特性の変動を抑制し
、安定した電気特性を有すると共に、信頼性を向上させた半導体装置を提供することがで
きる。
＜＜トランジスタの構造例２＞＞
図３２Ａ乃至図３２Ｃを用いてトランジスタ５００Ｂの構造例を説明する。図３２Ａは
トランジスタ５００Ｂの上面図である。図３２Ｂは、図３２Ａに一点鎖線Ｌ１－Ｌ２で示
す部位の断面図である。図３２Ｃは、図３２Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図
である。なお、図３２Ａの上面図では、図の明瞭化のために一部の要素を省いて図示して
いる。
トランジスタ５００Ｂはトランジスタ５００Ａの変形例である。よって、説明の繰り返
しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
トランジスタ５００Ｂは、導電体５４２ａ（導電体５４２ｂ）と、酸化物５３０ｃと、
絶縁体５５０と、導電体５６０と、が重畳する領域を有する。当該構造とすることで、オ
ン電流が高いトランジスタを提供することができる。また、制御性が高いトランジスタを
提供することができる。
第１のゲート電極として機能する導電体５６０は、導電体５６０ａ、及び導電体５６０
ａ上の導電体５６０ｂを有する。導電体５６０ａは、導電体５０３ａと同様に、水素原子
、水素分子、水分子、銅原子などの不純物の拡散を抑制する機能を有する導電性材料を用
いることが好ましい。又は、酸素（例えば、酸素原子、酸素分子などの少なくとも一）の
拡散を抑制する機能を有する導電性材料を用いることが好ましい。
導電体５６０ａが酸素の拡散を抑制する機能を持つことにより、導電体５６０ｂの材料
選択性を向上することができる。つまり、導電体５６０ａを有することで、導電体５６０
ｂの酸化が抑制され、導電率が低下することを防止することができる。
また、導電体５６０の上面及び側面と、絶縁体５５０の側面と、酸化物５３０ｃの側面
と、を覆うように、絶縁体５４４を設けることが好ましい。
絶縁体５４４を設けることで、導電体５６０の酸化を抑制することができる。また、絶
縁体５４４を有することで、絶縁体５８０が有する水、及び水素などの不純物がトランジ
スタ５００Ｂへ拡散することを抑制することができる。
また、トランジスタ５００Ｂのコンタクトプラグは、トランジスタ５００Ａのコンタク
トプラグの構成と異なっている。トランジスタ５００Ｂでは、コンタクトプラグとして機
能する導電体５４６ａ（導電体５４６ｂ）と、絶縁体５８０との間に、バリア性を有する
絶縁体５７６ａ（絶縁体５７６ｂ）が配置されている。絶縁体５７６ａ（絶縁体５７６ｂ
）を設けることで、絶縁体５８０の酸素が導電体５４６と反応し、導電体５４６が酸化す
ることを抑制することができる。
また、バリア性を有する絶縁体５７６ａ（絶縁体５７６ｂ）を設けることで、プラグや
配線に用いられる導電体の材料選択の幅を広げることができる。例えば、導電体５４６ａ
（導電体５４６ｂ）に、酸素を吸収する性質を持つ一方で、導電性が高い金属材料を用い
ることで、低消費電力の半導体装置を提供することができる。具体的には、タングステン
や、アルミニウムなどの耐酸化性が低い一方で導電性が高い材料を用いることができる。
また、例えば、成膜、又は加工がしやすい導電体を用いることができる。
＜＜トランジスタの構造例３＞＞
図３３Ａ乃至図３３Ｃを用いてトランジスタ５００Ｃの構造例を説明する。図３３Ａは
トランジスタ５００Ｃの上面図である。図３３Ｂは、図３３Ａに一点鎖線Ｌ１－Ｌ２で示
す部位の断面図である。図３３Ｃは、図３３Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図
である。なお、図３３Ａの上面図では、図の明瞭化のために一部の要素を省いて図示して
いる。
トランジスタ５００Ｃはトランジスタ５００Ａの変形例である。よって、説明の繰り返
しを防ぐため、主にトランジスタ５００Ａと異なる点について説明する。
図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、導電体５４２ａと酸化物５３０
ｂの間に導電体５４７ａが配置され、導電体５４２ｂと酸化物５３０ｂの間に導電体５４
７ｂが配置されている。ここで、導電体５４２ａ（導電体５４２ｂ）は、導電体５４７ａ
（導電体５４７ｂ）の上面及び導電体５６０側の側面を越えて延在し、酸化物５３０ｂの
上面に接する領域を有する。ここで、導電体５４７ａ、及び導電体５４７ｂは、導電体５
４２ａ、及び導電体５４２ｂに用いることができる導電体を用いればよい。さらに、導電
体５４７ａ、及び導電体５４７ｂの膜厚は、少なくとも導電体５４２ａ、及び導電体５４
２ｂより厚いことが好ましい。
図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、上記のような構成を有すること
により、トランジスタ５００Ａよりも、導電体５４２ａ、及び導電体５４２ｂを導電体５
６０に近づけることができる。又は、導電体５４２ａの端部及び導電体５４２ｂの端部と
、導電体５６０を重ねることができる。これにより、トランジスタ５００Ｃの実質的なチ
ャネル長を短くし、オン電流の向上と、周波数特性の向上と、を図ることができる。
また、導電体５４７ａ（導電体５４７ｂ）は、導電体５４２ａ（導電体５４２ｂ）と重
畳して設けられることが好ましい。このような構成にすることで、導電体５４０ａ（導電
体５４０ｂ）を埋め込む開口を形成するエッチングにおいて、導電体５４７ａ（導電体５
４７ｂ）がストッパとして機能し、酸化物５３０ｂがオーバーエッチングされるのを防ぐ
ことができる。
また、図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、絶縁体５４４の上に接し
て絶縁体５４５を配置する構成としている。絶縁体５４４としては、水又は水素などの不
純物や、過剰な酸素が、絶縁体５８０側からトランジスタ５００Ｃに混入するのを抑制す
るバリア絶縁膜として機能することが好ましい。絶縁体５４５としては、絶縁体５４４に
用いることができる絶縁体を用いることができる。また、絶縁体５４４としては、例えば
、窒化アルミニウム、窒化アルミニウムチタン、窒化チタン、窒化シリコン又は窒化酸化
シリコンなどの、窒化物絶縁体を用いてもよい。
また、図３３Ａ乃至図３３Ｃに示すトランジスタ５００Ｃは、図３１Ａ乃至図３１Ｃに
示すトランジスタ５００Ａと異なり、導電体５０３を単層構造としている。この場合、パ
ターン形成された導電体５０３の上に絶縁体５１６となる絶縁膜を成膜し、当該絶縁膜の
上部を、導電体５０３の上面が露出するまでＣＭＰ法などを用いて除去すればよい。ここ
で、導電体５０３の上面の平坦性を良好にすることが好ましい。例えば、導電体５０３上
面の平均面粗さ（Ｒａ）を１ｎｍ以下、好ましくは０．５ｎｍ以下、より好ましくは０．
３ｎｍ以下にすればよい。これにより、導電体５０３の上に形成される、絶縁層の平坦性
を良好にし、酸化物５３０ｂ及び酸化物５３０ｃの結晶性の向上を図ることができる。
＜＜トランジスタの構造例４＞＞
図３４Ａ乃至図３４Ｃを用いてトランジスタ５００Ｄの構造例を説明する。図３４Ａは
トランジスタ５００Ｄの上面図である。図３４Ｂは、図３４Ａに一点鎖線Ｌ１－Ｌ２で示
す部位の断面図である。図３４Ｃは、図３４Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図
である。なお、図３４Ａの上面図では、図の明瞭化のために一部の要素を省いて図示して
いる。
トランジスタ５００Ｄは上記トランジスタの変形例である。よって、説明の繰り返しを
防ぐため、主に上記トランジスタと異なる点について説明する。
図３４Ａ乃至図３４Ｃに示すトランジスタ５００Ｄは、トランジスタ５００、トランジ
スタ５００Ａ乃至トランジスタ５００Ｃと異なり、導電体５４２ａ、及び導電体５４２ｂ
を設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５３１ｂを有す
る。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方はドレイン領
域として機能する。
また、トランジスタ５００Ｄは、図３３Ａ乃至図３３Ｃに示したトランジスタ５００Ｃ
と同様に、導電体５０５を設けずに、第２のゲートとしての機能を有する導電体５０３を
配線としても機能させている。また、酸化物５３０ｃ上に絶縁体５５０を有し、絶縁体５
５０上に金属酸化物５５２を有する。また、金属酸化物５５２上に導電体５６０を有し、
導電体５６０上に絶縁体５７０を有する。また、絶縁体５７０上に絶縁体５７１を有する
。
金属酸化物５５２は、酸素拡散を抑制する機能を有することが好ましい。絶縁体５５０
と、導電体５６０との間に、酸素の拡散を抑制する金属酸化物５５２を設けることで、導
電体５６０への酸素の拡散が抑制される。つまり、酸化物５３０へ供給する酸素量の減少
を抑制することができる。また、酸素による導電体５６０の酸化を抑制することができる
。
なお、金属酸化物５５２は、第１のゲートの一部としての機能を有してもよい。例えば
、酸化物５３０として用いることができる酸化物半導体を、金属酸化物５５２として用い
ることができる。その場合、導電体５６０をスパッタリング法で成膜することで、金属酸
化物５５２の電気抵抗値を低下させて導電層とすることができる。これをＯＣ（Ｏｘｉｄ
ｅ Ｃｏｎｄｕｃｔｏｒ）電極と呼ぶことができる。
また、金属酸化物５５２は、ゲート絶縁膜の一部としての機能を有する場合がある。し
たがって、絶縁体５５０に酸化シリコンや酸化窒化シリコンなどを用いる場合、金属酸化
物５５２は、比誘電率が高いｈｉｇｈ－ｋ材料である金属酸化物を用いることが好ましい
。当該積層構造とすることで、熱に対して安定、かつ比誘電率の高い積層構造とすること
ができる。したがって、物理膜厚を保持したまま、トランジスタ動作時に印加するゲート
電位の低減化が可能となる。また、ゲート絶縁膜として機能する絶縁層の等価酸化膜厚（
ＥＯＴ）の薄膜化が可能となる。
トランジスタ５００Ｄにおいて、金属酸化物５５２を単層で示したが、２層以上の積層
構造としてもよい。例えば、ゲート電極の一部として機能する金属酸化物と、ゲート絶縁
膜の一部として機能する金属酸化物とを積層して設けてもよい。
金属酸化物５５２を有することで、ゲート電極として機能する場合は、導電体５６０か
らの電界の影響を弱めることなく、トランジスタ５００Ｄのオン電流の向上を図ることが
できる。又は、ゲート絶縁膜として機能する場合は、絶縁体５５０と、金属酸化物５５２
との物理的な厚みにより、導電体５６０と、酸化物５３０との間の距離を保つことで、導
電体５６０と酸化物５３０との間のリーク電流を抑制することができる。従って、絶縁体
５５０、及び金属酸化物５５２との積層構造を設けることで、導電体５６０と酸化物５３
０との間の物理的な距離、及び導電体５６０から酸化物５３０へかかる電界強度を、容易
に適宜調整することができる。
具体的には、金属酸化物５５２として、酸化物５３０に用いることができる酸化物半導
体を低抵抗化することで、金属酸化物５５２として用いることができる。又は、ハフニウ
ム、アルミニウム、ガリウム、イットリウム、ジルコニウム、タングステン、チタン、タ
ンタル、ニッケル、ゲルマニウム、又は、マグネシウムなどから選ばれた一種、又は二種
以上が含まれた金属酸化物を用いることができる。
特に、アルミニウム、又はハフニウムの一方又は双方の酸化物を含む絶縁層である、酸
化アルミニウム、酸化ハフニウム、アルミニウム、及びハフニウムを含む酸化物（ハフニ
ウムアルミネート）などを用いることが好ましい。特に、ハフニウムアルミネートは、酸
化ハフニウム膜よりも、耐熱性が高い。そのため、後の工程での熱処理において、結晶化
しにくいため好ましい。なお、金属酸化物５５２は、必須の構成ではない。求めるトラン
ジスタ特性により、適宜設計すればよい。
絶縁体５７０は、水又は水素などの不純物、及び酸素の透過を抑制する機能を有する絶
縁性材料を用いるとよい。例えば、酸化アルミニウム又は酸化ハフニウムなどを用いるこ
とが好ましい。これにより、絶縁体５７０よりも上方からの酸素で導電体５６０が酸化す
るのを抑制することができる。また、絶縁体５７０よりも上方からの水又は水素などの不
純物が、導電体５６０、及び絶縁体５５０を介して、酸化物５３０に混入することを抑制
することができる。
絶縁体５７１はハードマスクとして機能する。絶縁体５７１を設けることで、導電体５
６０の加工の際、導電体５６０の側面が概略垂直、具体的には、導電体５６０の側面と基
板表面のなす角を、７５度以上１００度以下、好ましくは８０度以上９５度以下とするこ
とができる。
なお、絶縁体５７１に、水又は水素などの不純物、及び酸素の透過を抑制する機能を有
する絶縁性材料を用いることで、バリア層としての機能を兼ねさせてもよい。その場合、
絶縁体５７０は設けなくともよい。
絶縁体５７１をハードマスクとして用いて、絶縁体５７０、導電体５６０、金属酸化物
５５２、絶縁体５５０、及び酸化物５３０ｃの一部を選択的に除去することで、これらの
側面を略一致させて、かつ、酸化物５３０ｂ表面の一部を露出させることができる。
また、トランジスタ５００Ｄは、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及
び領域５３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能
し、他方はドレイン領域として機能する。
領域５３１ａ及び領域５３１ｂの形成は、例えば、イオン注入法、イオンドーピング法
、プラズマイマージョンイオン注入法、又はプラズマ処理などを用いて、露出した酸化物
５３０ｂ表面にリン又はボロンなどの不純物元素を導入することで実現できる。なお、本
実施の形態などにおいて「不純物元素」とは、主成分元素以外の元素のことをいう。
また、酸化物５３０ｂ表面の一部を露出させた後に金属膜を成膜し、その後加熱処理す
ることにより、該金属膜に含まれる元素を酸化物５３０ｂに拡散させて領域５３１ａ及び
領域５３１ｂを形成することもできる。
不純物元素が導入された酸化物５３０ｂの一部の領域は、電気抵抗率が低下する。この
ため、領域５３１ａ及び領域５３１ｂを「不純物領域」又は「低抵抗領域」という場合が
ある。
絶縁体５７１及び／又は導電体５６０をマスクとして用いることで、領域５３１ａ及び
領域５３１ｂを自己整合（セルフアライメント）的に形成することができる。よって、領
域５３１ａ及び／又は領域５３１ｂと、導電体５６０が重ならず、寄生容量を低減するこ
とができる。また、チャネル形成領域とソースドレイン領域（領域５３１ａ又は領域５３
１ｂ）の間にオフセット領域が形成されない。領域５３１ａ及び領域５３１ｂを自己整合
（セルフアライメント）的に形成することにより、オン電流の増加、しきい値電圧の低減
、動作周波数の向上などを実現できる。
なお、オフ電流を更に低減するため、チャネル形成領域とソースドレイン領域の間にオ
フセット領域を設けてもよい。オフセット領域とは、電気抵抗率が高い領域であり、前述
した不純物元素の導入が行なわれない領域である。オフセット領域の形成は、絶縁体５７
５の形成後に前述した不純物元素の導入を行なうことで実現できる。この場合、絶縁体５
７５も絶縁体５７１などと同様にマスクとして機能する。よって、酸化物５３０ｂの絶縁
体５７５と重なる領域に不純物元素が導入されず、該領域の電気抵抗率を高いままとする
ことができる。
また、トランジスタ５００Ｄは、絶縁体５７０、導電体５６０、金属酸化物５５２、絶
縁体５５０、及び酸化物５３０ｃの側面に絶縁体５７５を有する。絶縁体５７５は、比誘
電率の低い絶縁体であることが好ましい。例えば、酸化シリコン、酸化窒化シリコン、窒
化酸化シリコン、窒化シリコン、フッ素を添加した酸化シリコン、炭素を添加した酸化シ
リコン、炭素、及び窒素を添加した酸化シリコン、空孔を有する酸化シリコン、又は樹脂
などであることが好ましい。特に、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン
、空孔を有する酸化シリコンを絶縁体５７５に用いると、後の工程で絶縁体５７５中に過
剰酸素領域を容易に形成できるため好ましい。また、酸化シリコン、及び酸化窒化シリコ
ンは、熱的に安定であるため好ましい。また、絶縁体５７５は、酸素を拡散する機能を有
することが好ましい。
また、トランジスタ５００Ｄは、絶縁体５７５、酸化物５３０上に絶縁体５４４を有す
る。絶縁体５４４は、スパッタリング法を用いて成膜することが好ましい。スパッタリン
グ法を用いることにより、水又は水素などの不純物の少ない絶縁体を成膜することができ
る。例えば、絶縁体５４４として、酸化アルミニウムを用いるとよい。
なお、スパッタリング法を用いた酸化膜は、被成膜構造体から水素を引き抜く場合があ
る。従って、絶縁体５４４が酸化物５３０及び絶縁体５７５から水素及び水を吸収するこ
とで、酸化物５３０及び絶縁体５７５の水素濃度を低減することができる。
＜＜トランジスタの構造例５＞＞
図３５Ａ乃至図３５Ｃを用いてトランジスタ５００Ｅの構造例を説明する。図３５Ａは
トランジスタ５００Ｅの上面図である。図３５Ｂは、図３５Ａに一点鎖線Ｌ１－Ｌ２で示
す部位の断面図である。図３５Ｃは、図３５Ａに一点鎖線Ｗ１－Ｗ２で示す部位の断面図
である。なお、図３５Ａの上面図では、図の明瞭化のために一部の要素を省いて図示して
いる。
トランジスタ５００Ｅは上記トランジスタの変形例である。よって、説明の繰り返しを
防ぐため、主に上記トランジスタと異なる点について説明する。
図３５Ａ乃至図３５Ｃでは、トランジスタ５００Ｄと同様に、導電体５４２ａ、及び導
電体５４２ｂを設けずに、露出した酸化物５３０ｂ表面の一部に領域５３１ａ及び領域５
３１ｂを有する。領域５３１ａ又は領域５３１ｂの一方はソース領域として機能し、他方
はドレイン領域として機能する。また、酸化物５３０ｂと、絶縁体５４４の間に、絶縁体
５７３を有する。
図３５Ａ乃至図３５Ｃに示す、領域５３１ａ、及び領域５３１ｂは、酸化物５３０ｂに
下記の元素が添加された領域である。領域５３１ａ、及び領域５３１ｂは、例えば、ダミ
ーゲートを用いることで形成することができる。
具体的には、酸化物５３０ｂ上にダミーゲートを設け、当該ダミーゲートをマスクとし
て用い、酸化物５３０ｂの一部の領域を低抵抗化する元素を添加するとよい。つまり、酸
化物５３０が、ダミーゲートと重畳していない領域に、当該元素が添加され、領域５３１
ａ及び領域５３１ｂが形成される。なお、当該元素の添加方法としては、イオン化された
原料ガスを質量分離して添加するイオン注入法、イオン化された原料ガスを質量分離せず
に添加するイオンドーピング法、プラズマイマージョンイオンインプランテーション法な
どを用いることができる。
なお、酸化物５３０ｂの一部の領域を低抵抗化する元素としては、代表的には、ホウ素
、又はリンが挙げられる。また、水素、炭素、窒素、フッ素、硫黄、塩素、チタン、希ガ
ス元素等を用いてもよい。希ガス元素の代表例としては、ヘリウム、ネオン、アルゴン、
クリプトン、及びキセノン等がある。当該元素の濃度は、二次イオン質量分析法（ＳＩＭ
Ｓ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）などを用いて
測定すればよい。
特に、アモルファスシリコン、低温ポリシリコンなどが半導体層に含まれるＳｉトラン
ジスタの製造ラインの装置において、ホウ素、及びリンを添加することができるため、当
該製造ラインの装置を用いることにより酸化物５３０ｂの一部を低抵抗化することができ
る。つまり、Ｓｉトランジスタの製造ラインの一部を、トランジスタ５００Ｅの作製工程
に用いることができる。
続いて、酸化物５３０ｂ、及びダミーゲート上に、絶縁体５７３となる絶縁膜、及び絶
縁体５４４となる絶縁膜を成膜してもよい。絶縁体５７３となる絶縁膜、及び絶縁体５４
４となる絶縁膜を積層して設けることで、領域５３１ａ又は領域５３１ｂと、酸化物５３
０ｃと、絶縁体５５０と、が重畳する領域を設けることができる。
具体的には、絶縁体５４４となる絶縁膜上に絶縁体５８０となる絶縁膜を設けた後、絶
縁体５８０となる絶縁膜にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ）処理を行うことで、絶縁体５８０となる絶縁膜の一部を除去し、ダミーゲー
トを露出する。続いて、ダミーゲートを除去する際に、ダミーゲートと接する絶縁体５７
３の一部も除去するとよい。従って、絶縁体５８０に設けられた開口部の側面には、絶縁
体５４４、及び絶縁体５７３が露出し、当該開口部の底面には、酸化物５３０ｂに設けら
れた領域５３１ａ、及び領域５３１ｂのそれぞれの一部が露出する。次に、当該開口部に
酸化物５３０ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電
膜を順に成膜した後、絶縁体５８０が露出するまでＣＭＰ処理などにより、酸化物５３０
ｃとなる酸化膜、絶縁体５５０となる絶縁膜、及び導電体５６０となる導電膜の一部を除
去することで、図３５に示すトランジスタを形成することができる。
なお、絶縁体５７３、及び絶縁体５４４は必須の構成ではない。求めるトランジスタ特
性により、適宜設計すればよい。
図３５Ａ乃至図３５Ｃに示すトランジスタには、導電体５４２ａ、及び導電体５４２ｂ
が設けられていないため、コストの低減を図ることができる。
＜＜トランジスタの構造例６＞＞
また、図３０Ａ、及び図３０Ｂでは、ゲートとして機能する導電体５６０が、絶縁体５
８０の開口の内部に形成されている構造例について説明したが、例えば、当該導電体の上
方に、当該絶縁体が設けられた構造を用いることもできる。このようなトランジスタの構
造例を、図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂに示す。
図３６Ａはトランジスタの上面図であり、図３６Ｂはトランジスタの斜視図である。ま
た、図３６ＡにおけるＬ１－Ｌ２の断面図を図３７Ａに示し、Ｗ１－Ｗ２の断面図を図３
７Ｂに示す。
図３６Ａ、図３６Ｂ、図３７Ａ、図３７Ｂに示すトランジスタは、バックゲートとして
の機能を有する導電体ＢＧＥと、ゲート絶縁膜としての機能を有する絶縁体ＢＧＩと、酸
化物半導体Ｓと、ゲート絶縁膜としての機能を有する絶縁体ＦＧＩと、フロントゲートと
しての機能を有する導電体ＦＧＥと、配線としての機能を有する導電体ＷＥと、を有する
。また、導電体ＰＥは、導電体ＷＥと、酸化物Ｓ、導電体ＢＧＥ、又は導電体ＦＧＥと、
を接続するためのプラグとしての機能を有する。なお、ここでは、酸化物半導体Ｓが、３
層の酸化物Ｓ１、Ｓ２、Ｓ３によって構成されている例を示している。
＜容量素子の構造例＞
図３８Ａ乃至図３８Ｃでは、図２８に示す半導体装置に適用できる容量素子６００の一
例として容量素子６００Ａについて示している。図３８Ａは容量素子６００Ａの上面図で
あり、図３８Ｂは容量素子６００Ａの一点鎖線Ｌ３－Ｌ４における断面を示した斜視図で
あり、図３８Ｃは容量素子６００Ａの一点鎖線Ｗ３－Ｌ４における断面を示した斜視図で
ある。
導電体６１０は、容量素子６００Ａの一対の電極の一方として機能し、導電体６２０は
、容量素子６００Ａの一対の電極の他方として機能する。また、絶縁体６３０は、一対の
電極に挟まれる誘電体として機能する。
容量素子６００は、導電体６１０の下部において、導電体５４６と、導電体５４８とに
電気的に接続されている。導電体５４６と、導電体５４８は、別の回路素子と接続するた
めのプラグ、又は配線として機能する。また図３８Ａ乃至図３８Ｃでは、導電体５４６と
、導電体５４８と、をまとめて導電体５４０と記載している。
また、図３８Ａ乃至図３８Ｃでは、図を明瞭に示すために、導電体５４６及び導電体５
４８が埋め込まれている絶縁体５８６と、導電体６２０及び絶縁体６３０を覆っている絶
縁体６５０と、を省略している。
なお、図２８、図２９、図３８Ａ乃至図３８Ｃに示す容量素子６００はプレーナ型であ
るが、容量素子の形状はこれに限定されない。例えば、容量素子６００は、図３９Ａ乃至
図３９Ｃに示すシリンダ型の容量素子６００Ｂとしてもよい。
図３９Ａは容量素子６００Ｂの上面図であり、図３９Ｂは容量素子６００Ｂの一点鎖線
Ｌ３－Ｌ４における断面図であり、図３９Ｃは容量素子６００Ｂの一点鎖線Ｗ３－Ｌ４に
おける断面を示した斜視図である。
図３９Ｂにおいて、容量素子６００Ｂは、導電体５４０が埋め込まれている絶縁体５８
６上の絶縁体６３１と、開口部を有する絶縁体６５１と、２対の電極の一方として機能す
る導電体６１０と、２対の電極の他方として機能する導電体６２０と、を有する。
また、図３９Ｃでは、図を明瞭に示すために、絶縁体５８６と、絶縁体６５０と、絶縁
体６５１と、を省略している。
絶縁体６３１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６３１には、導電体５４０に電気的に接続されるように導電体６１１が埋
め込まれている。導電体６１１は、例えば、導電体３３０、導電体５１８と同様の材料を
用いることができる。
絶縁体６５１としては、例えば、絶縁体５８６と同様の材料を用いることができる。
また、絶縁体６５１は、前述の通り、開口部を有し、当該開口部は導電体６１１に重畳
している。
導電体６１０は、当該開口部の底部と、側面と、に形成されている。つまり、導電体６
２１は、導電体６１１に重畳し、かつ導電体６１１に電気的に接続されている。
なお、導電体６１０の形成方法としては、エッチング法などによって絶縁体６５１に開
口部を形成し、次に、スパッタリング法、ＡＬＤ法などによって導電体６１０を成膜する
。その後、ＣＭＰ（Ｃｈｅｍｉｃｈａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）
法などによって、開口部に成膜された導電体６１０を残して、絶縁体６５１上に成膜され
た導電体６１０を除去すればよい。
絶縁体６３０は、絶縁体６５１上と、導電体６１０の形成面上と、に位置する。なお、
絶縁体６３０は、容量素子において、２対の電極に挟まれる誘電体として機能する。
導電体６２０は、絶縁体６５１の開口部が埋まるように、絶縁体６３０上に形成されて
いる。
絶縁体６５０は、絶縁体６３０と、導電体６２０と、を覆うように形成されている。
図３９に示すシリンダ型の容量素子６００Ｂは、プレーナ型の容量素子６００Ａよりも
静電容量の値を高くすることができる。そのため、例えば、上記の実施の形態で説明した
容量素子Ｃ１、容量素子Ｃ１ｒなどとして、容量素子６００Ｂを適用することによって、
長時間、容量素子の端子間の電圧を維持することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態４）
本実施の形態では、上記の実施の形態で説明したＯＳトランジスタに用いることができ
る金属酸化物であるＣＡＣ－ＯＳ（Ｃｌｏｕｄ－Ａｌｉｇｎｅｄ Ｃｏｍｐｏｓｉｔｅ
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、及びＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ Ａｌ
ｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）の構
成について説明する。なお、本明細書等において、ＣＡＣは機能、または材料の構成の一
例を表し、ＣＡＡＣは結晶構造の一例を表す。
＜金属酸化物の構成＞
ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅとは、材料の一部では導電性の機能
と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する
。なお、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に
用いる場合、導電性の機能は、キャリアとなる電子（又はホール）を流す機能であり、絶
縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機
能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（Ｏｎ／Ｏｆｆさ
せる機能）をＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅに付与することができる
。ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、それぞれの機能を分離さ
せることで、双方の機能を最大限に高めることができる。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、導電性領域、及び絶縁性
領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性
の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベ
ルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に
偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察され
る場合がある。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅにおいて、導電性領域と、絶
縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ
以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、異なるバンドギャップを
有する成分により構成される。例えば、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄ
ｅは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナロ
ーギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、
ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを
有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する
成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡ
Ｃ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅをトランジスタのチャネル形成領域に用い
る場合、トランジスタのオン状態において高い電流駆動力、つまり大きなオン電流、及び
高い電界効果移動度を得ることができる。
すなわち、ＣＡＣ－ＯＳ又はＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅは、マトリックス複合材
（ｍａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）、又は金属マトリックス複合材（ｍｅｔａｌ ｍ
ａｔｒｉｘ ｃｏｍｐｏｓｉｔｅ）と呼称することもできる。
＜金属酸化物の構造＞
酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体と、に分け
られる。非単結晶酸化物半導体としては、例えば、ＣＡＡＣ－ＯＳ（ｃ－ａｘｉｓ ａｌ
ｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多
結晶酸化物半導体、ｎｃ－ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍ
ｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質酸化物半導体（ａ－ｌｉｋｅ ＯＳ：ａｍｏｒｐｈ
ｏｕｓ－ｌｉｋｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）及び非晶質酸化物半導体
などがある。
ＣＡＡＣ－ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連
結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する
領域において、格子配列の揃った領域と、別の格子配列の揃った領域と、の間で格子配列
の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合
がある。また、歪みにおいて、五角形、及び七角形などの格子配列を有する場合がある。
なお、ＣＡＡＣ－ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウン
ダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界
の形成が抑制されていることがわかる。これは、ＣＡＡＣ－ＯＳが、ａ－ｂ面方向におい
て酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変
化することなどによって、歪みを許容することができるためと考えられる。
また、ＣＡＡＣ－ＯＳは、インジウム、及び酸素を有する層（以下、Ｉｎ層）と、元素
Ｍ、亜鉛、及び酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造
（層状構造ともいう）を有する傾向がある。なお、インジウムと元素Ｍは、互いに置換可
能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層
と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）
層と表すこともできる。
ＣＡＡＣ－ＯＳは結晶性の高い酸化物半導体である。一方、ＣＡＡＣ－ＯＳは、明確な
結晶粒界を確認することはできないため、結晶粒界に起因する電子移動度の低下が起こり
にくいといえる。また、酸化物半導体の結晶性は不純物の混入や欠陥の生成などによって
低下する場合があるため、ＣＡＡＣ－ＯＳは不純物や欠陥（酸素欠損など）の少ない酸化
物半導体ともいえる。従って、ＣＡＡＣ－ＯＳを有する酸化物半導体は、物理的性質が安
定する。そのため、ＣＡＡＣ－ＯＳを有する酸化物半導体は熱に強く、信頼性が高い。ま
た、ＣＡＡＣ－ＯＳは、製造工程における高い温度（所謂サーマルバジェット）に対して
も安定である。したがって、ＯＳトランジスタにＣＡＡＣ－ＯＳを用いると、製造工程の
自由度を広げることが可能となる。
ｎｃ－ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上
３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ－ＯＳは、異なるナ
ノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。し
たがって、ｎｃ－ＯＳは、分析方法によっては、ａ－ｌｉｋｅ ＯＳや非晶質酸化物半導
体と区別が付かない場合がある。
ａ－ｌｉｋｅ ＯＳは、ｎｃ－ＯＳと非晶質酸化物半導体との間の構造を有する酸化物
半導体である。ａ－ｌｉｋｅ ＯＳは、鬆又は低密度領域を有する。即ち、ａ－ｌｉｋｅ
ＯＳは、ｎｃ－ＯＳ及びＣＡＡＣ－ＯＳと比べて、結晶性が低い。
酸化物半導体は、多様な構造をとり、それぞれが異なる特性を有する。本発明の一態様
の酸化物半導体は、非晶質酸化物半導体、多結晶酸化物半導体、ａ－ｌｉｋｅ ＯＳ、ｎ
ｃ－ＯＳ、ＣＡＡＣ－ＯＳのうち、二種以上を有していてもよい。
＜酸化物半導体を有するトランジスタ＞
続いて、上記酸化物半導体をトランジスタに用いる場合について説明する。
上記酸化物半導体をトランジスタに用いることで、高い電界効果移動度のトランジスタ
を実現することができる。また、信頼性の高いトランジスタを実現することができる。
また、トランジスタには、キャリア密度の低い酸化物半導体を用いることが好ましい。
酸化物半導体膜のキャリア密度を低くする場合においては、酸化物半導体膜中の不純物濃
度を低くし、欠陥準位密度を低くすればよい。本明細書等において、不純物濃度が低く、
欠陥準位密度の低いことを高純度真性又は実質的に高純度真性と言う。例えば、酸化物半
導体は、キャリア密度が８×１０１１／ｃｍ３未満、好ましくは１×１０１１／ｃｍ３未
満、さらに好ましくは１×１０１０／ｃｍ３未満であり、１×１０－９／ｃｍ３以上とす
ればよい。
また、高純度真性又は実質的に高純度真性である酸化物半導体膜は、欠陥準位密度が低
いため、トラップ準位密度も低くなる場合がある。
また、酸化物半導体のトラップ準位に捕獲された電荷は、消失するまでに要する時間が
長く、あたかも固定電荷のように振る舞うことがある。そのため、トラップ準位密度の高
い酸化物半導体にチャネル形成領域が形成されるトランジスタは、電気特性が不安定とな
る場合がある。
従って、トランジスタの電気特性を安定にするためには、酸化物半導体中の不純物濃度
を低減することが有効である。また、酸化物半導体中の不純物濃度を低減するためには、
近接する膜中の不純物濃度も低減することが好ましい。不純物としては、水素、窒素、ア
ルカリ金属、アルカリ土類金属、鉄、ニッケル、シリコン等がある。
＜不純物＞
ここで、酸化物半導体中における各不純物の影響について説明する。
酸化物半導体において、第１４族元素の一つであるシリコンや炭素が含まれると、酸化
物半導体において欠陥準位が形成される。このため、酸化物半導体におけるシリコンや炭
素の濃度と、酸化物半導体との界面近傍のシリコンや炭素の濃度（二次イオン質量分析法
（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）によ
り得られる濃度）を、２×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体にアルカリ金属又はアルカリ土類金属が含まれると、欠陥準位を形
成し、キャリアを生成する場合がある。従って、アルカリ金属又はアルカリ土類金属が含
まれている酸化物半導体を用いたトランジスタはノーマリーオン特性となりやすい。この
ため、酸化物半導体中のアルカリ金属又はアルカリ土類金属の濃度を低減することが好ま
しい。具体的には、ＳＩＭＳにより得られる酸化物半導体中のアルカリ金属又はアルカリ
土類金属の濃度を、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは２×１０１６ａｔ
ｏｍｓ／ｃｍ３以下にする。
また、酸化物半導体において、窒素が含まれると、キャリアである電子が生じ、キャリ
ア密度が増加し、ｎ型化しやすい。この結果、窒素が含まれている酸化物半導体を半導体
に用いたトランジスタはノーマリーオン特性となりやすい。従って、該酸化物半導体にお
いて、窒素はできる限り低減されていることが好ましい、例えば、酸化物半導体中の窒素
濃度は、ＳＩＭＳにおいて、５×１０１９ａｔｏｍｓ／ｃｍ３未満、好ましくは５×１０
１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３以下、さ
らに好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下とする。
また、酸化物半導体に含まれる水素は、金属原子と結合する酸素と反応して水になるた
め、酸素欠損を形成する場合がある。該酸素欠損に水素が入ることで、キャリアである電
子が生成される場合がある。また、水素の一部が金属原子と結合する酸素と結合して、キ
ャリアである電子を生成することがある。従って、水素が含まれている酸化物半導体を用
いたトランジスタはノーマリーオン特性となりやすい。このため、酸化物半導体中の水素
はできる限り低減されていることが好ましい。具体的には、酸化物半導体において、ＳＩ
ＭＳにより得られる水素濃度を、１×１０２０ａｔｏｍｓ／ｃｍ３未満、好ましくは１×
１０１９ａｔｏｍｓ／ｃｍ３未満、より好ましくは５×１０１８ａｔｏｍｓ／ｃｍ３未満
、さらに好ましくは１×１０１８ａｔｏｍｓ／ｃｍ３未満とする。
不純物が十分に低減された酸化物半導体をトランジスタのチャネル形成領域に用いるこ
とで、安定した電気特性を付与することができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態５）
本実施の形態は、上記実施の形態に示す半導体装置などが形成された半導体ウェハ、及
び当該半導体装置が組み込まれた電子部品の一例を示す。
＜半導体ウェハ＞
初めに、半導体装置などが形成された半導体ウェハの例を、図４０Ａを用いて説明する
。
図４０Ａに示す半導体ウェハ４８００は、ウェハ４８０１と、ウェハ４８０１の上面に
設けられた複数の回路部４８０２と、を有する。なお、ウェハ４８０１の上面において、
回路部４８０２の無い部分は、スペーシング４８０３であり、ダイシング用の領域である
。
半導体ウェハ４８００は、ウェハ４８０１の表面に対して、前工程によって複数の回路
部４８０２を形成することで作製することができる。また、その後に、ウェハ４８０１の
複数の回路部４８０２が形成された反対側の面を研削して、ウェハ４８０１を薄膜化して
もよい。この工程により、ウェハ４８０１の反りなどを低減し、部品としての小型化を図
ることができる。
次の工程としては、ダイシング工程が行われる。ダイシングは、一点鎖線で示したスク
ライブラインＳＣＬ１及びスクライブラインＳＣＬ２（ダイシングライン、又は切断ライ
ンと呼ぶ場合がある）に沿って行われる。なお、スペーシング４８０３は、ダイシング工
程を容易に行うために、複数のスクライブラインＳＣＬ１が平行になるように設け、複数
のスクライブラインＳＣＬ２が平行になるように設け、スクライブラインＳＣＬ１とスク
ライブラインＳＣＬ２が垂直になるように設けるのが好ましい。
ダイシング工程を行うことにより、図４０Ｂに示すようなチップ４８００ａを、半導体
ウェハ４８００から切り出すことができる。チップ４８００ａは、ウェハ４８０１ａと、
回路部４８０２と、スペーシング４８０３ａと、を有する。なお、スペーシング４８０３
ａは、極力小さくなるようにするのが好ましい。この場合、隣り合う回路部４８０２の間
のスペーシング４８０３の幅が、スクライブラインＳＣＬ１の切りしろと、又はスクライ
ブラインＳＣＬ２の切りしろとほぼ同等の長さであればよい。
なお、本発明の一態様の素子基板の形状は、図４０Ａに図示した半導体ウェハ４８００
の形状に限定されない。例えば、矩形の形状の半導体ウェハあってもよい。素子基板の形
状は、素子の作製工程、及び素子を作製するための装置に応じて、適宜変更することがで
きる。
＜電子部品＞
次に、チップ４８００ａが組み込まれた電子部品の例を、図４０Ｃ、図４０Ｄを用いて
説明を行う。
図４０Ｃに電子部品４７００および電子部品４７００が実装された基板（実装基板４７
０４）の斜視図を示す。図４０Ｃに示す電子部品４７００は、リード４７０１と、上述し
たチップ４８００ａと、を有し、ＩＣチップ等として機能する。特に、本明細書などにお
いて、上記実施の形態で説明した演算回路１１０など半導体装置を含む電子部品４７００
をブレインモーフィックプロセッサ（ＢＭＰ）と呼称する。
電子部品４７００は、例えば、リードフレームのリード４７０１とチップ４８００ａ上
の電極とを金属の細線（ワイヤー）で電気的に接続するワイヤーボンディング工程と、エ
ポキシ樹脂等によって封止するモールド工程と、リードフレームのリード４７０１へのメ
ッキ処理と、パッケージの表面への印字処理と、を行うことで作製することができる。ま
た、ワイヤーボンディング工程は、例えば、ボールボンディングや、ウェッジボンディン
グなどを用いることができる。また、図４０Ｃでは、電子部品４７００のパッケージにＱ
ＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を適用しているが、パッケージの態様はこ
れに限定されない。
電子部品４７００は、例えばプリント基板４７０２に実装される。このようなＩＣチッ
プが複数組み合わされて、それぞれがプリント基板４７０２上で電気的に接続されること
で実装基板４７０４が完成する。
図４０Ｄに電子部品４７３０の斜視図を示す。電子部品４７３０は、ＳｉＰ（Ｓｙｓｔ
ｅｍ ｉｎ ｐａｃｋａｇｅ）またはＭＣＭ（Ｍｕｌｔｉ Ｃｈｉｐ Ｍｏｄｕｌｅ）の
一例である。電子部品４７３０は、パッケージ基板４７３２（プリント基板）上にインタ
ーポーザ４７３１が設けられ、インターポーザ４７３１上に半導体装置４７３５、および
複数の半導体装置４７１０が設けられている。
電子部品４７３０では、半導体装置４７１０を有する。半導体装置４７１０としては、
例えば、上記実施の形態で説明した半導体装置、広帯域メモリ（ＨＢＭ：Ｈｉｇｈ Ｂａ
ｎｄｗｉｄｔｈ Ｍｅｍｏｒｙ）などとすることができる。また、半導体装置４７３５は
、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、記憶装置などの集積回路（半導体装置）を用いることがで
きる。
パッケージ基板４７３２は、セラミック基板、プラスチック基板、またはガラスエポキ
シ基板などを用いることができる。インターポーザ４７３１は、シリコンインターポーザ
、樹脂インターポーザなどを用いることができる。
インターポーザ４７３１は、複数の配線を有し、端子ピッチの異なる複数の集積回路を
電気的に接続する機能を有する。複数の配線は、単層または多層で設けられる。また、イ
ンターポーザ４７３１は、インターポーザ４７３１上に設けられた集積回路をパッケージ
基板４７３２に設けられた電極と電気的に接続する機能を有する。これらのことから、イ
ンターポーザを「再配線基板」または「中間基板」と呼ぶ場合がある。また、インターポ
ーザ４７３１に貫通電極を設けて、当該貫通電極を用いて集積回路とパッケージ基板４７
３２を電気的に接続する場合もある。また、シリコンインターポーザでは、貫通電極とし
て、ＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ）を用いることもできる。
インターポーザ４７３１としてシリコンインターポーザを用いることが好ましい。シリ
コンインターポーザでは能動素子を設ける必要が無いため、集積回路よりも低コストで作
製することができる。一方で、シリコンインターポーザの配線形成は半導体プロセスで行
なうことができるため、樹脂インターポーザでは難しい微細配線の形成が容易である。
ＨＢＭでは、広いメモリバンド幅を実現するために多くの配線を接続する必要がある。
このため、ＨＢＭを実装するインターポーザには、微細かつ高密度の配線形成が求められ
る。よって、ＨＢＭを実装するインターポーザには、シリコンインターポーザを用いるこ
とが好ましい。
また、シリコンインターポーザを用いたＳｉＰやＭＣＭなどでは、集積回路とインター
ポーザ間の膨張係数の違いによる信頼性の低下が生じにくい。また、シリコンインターポ
ーザは表面の平坦性が高いため、シリコンインターポーザ上に設ける集積回路とシリコン
インターポーザ間の接続不良が生じにくい。特に、インターポーザ上に複数の集積回路を
横に並べて配置する２．５Ｄパッケージ（２．５次元実装）では、シリコンインターポー
ザを用いることが好ましい。
また、電子部品４７３０と重ねてヒートシンク（放熱板）を設けてもよい。ヒートシン
クを設ける場合は、インターポーザ４７３１上に設ける集積回路の高さを揃えることが好
ましい。例えば、本実施の形態に示す電子部品４７３０では、半導体装置４７１０と半導
体装置４７３５の高さを揃えることが好ましい。
電子部品４７３０を他の基板に実装するため、パッケージ基板４７３２の底部に電極４
７３３を設けてもよい。図４０Ｄでは、電極４７３３を半田ボールで形成する例を示して
いる。パッケージ基板４７３２の底部に半田ボールをマトリクス状に設けることで、ＢＧ
Ａ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。また、電極４７３３を導電性
のピンで形成してもよい。パッケージ基板４７３２の底部に導電性のピンをマトリクス状
に設けることで、ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）実装を実現できる。
電子部品４７３０は、ＢＧＡおよびＰＧＡに限らず様々な実装方法を用いて他の基板に
実装することができる。例えば、ＳＰＧＡ（Ｓｔａｇｇｅｒｅｄ Ｐｉｎ Ｇｒｉｄ Ａ
ｒｒａｙ）、ＬＧＡ（Ｌａｎｄ Ｇｒｉｄ Ａｒｒａｙ）、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ
Ｐａｃｋａｇｅ）、ＱＦＪ（Ｑｕａｄ Ｆｌａｔ Ｊ－ｌｅａｄｅｄ ｐａｃｋａｇｅ
）、またはＱＦＮ（Ｑｕａｄ Ｆｌａｔ Ｎｏｎ－ｌｅａｄｅｄ ｐａｃｋａｇｅ）など
の実装方法を用いることができる。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
（実施の形態６）
本実施の形態では、上記実施の形態で説明した半導体装置を有する電子機器の一例につ
いて説明する。なお、図４１には、当該半導体装置を有する電子部品４７００（ＢＭＰ）
が各電子機器に含まれている様子を図示している。
［携帯電話］
図４１に示す情報端末５５００は、情報端末の一種である携帯電話（スマートフォン）
である。情報端末５５００は、筐体５５１０と、表示部５５１１と、を有しており、入力
用インターフェースとして、タッチパネルが表示部５５１１に備えられ、ボタンが筐体５
５１０に備えられている。
情報端末５５００は、上記実施の形態で説明した半導体装置を適用することで、人工知
能を利用したアプリケーションを実行することができる。人工知能を利用したアプリケー
ションとしては、例えば、会話を認識してその会話内容を表示部５５１１に表示するアプ
リケーション、表示部５５１１に備えるタッチパネルに対してユーザが入力した文字、図
形などを認識して、表示部５５１１に表示するアプリケーション、指紋や声紋などの生体
認証を行うアプリケーションなどが挙げられる。
［ウェアラブル端末］
また、図４１には、ウェアラブル端末の一例として情報端末５９００が図示されている
。情報端末５９００は、筐体５９０１、表示部５９０２、操作ボタン５９０３、操作子５
９０４、バンド５９０５などを有する。
ウェアラブル端末は、先述した情報端末５５００と同様に、上記実施の形態で説明した
半導体装置を適用することで、人工知能を利用したアプリケーションを実行することがで
きる。人工知能を利用したアプリケーションとしては、例えば、ウェアラブル端末を装着
した人の健康状態を管理するアプリケーション、目的地を入力することで最適な道を選択
して誘導するナビゲーションシステムなどが挙げられる。
［情報端末］
また、図４１には、デスクトップ型情報端末５３００が図示されている。デスクトップ
型情報端末５３００は、情報端末の本体５３０１と、ディスプレイ５３０２と、キーボー
ド５３０３と、を有する。
デスクトップ型情報端末５３００は、先述した情報端末５５００と同様に、上記実施の
形態で説明した半導体装置を適用することで、人工知能を利用したアプリケーションを実
行することができる。人工知能を利用したアプリケーションとしては、例えば、設計支援
ソフトウェア、文章添削ソフトウェア、献立自動生成ソフトウェアなどが挙げられる。ま
た、デスクトップ型情報端末５３００を用いることで、新規の人工知能の開発を行うこと
ができる。
なお、上述では、電子機器としてスマートフォン、ウェアラブル端末及びデスクトップ
用情報端末を例として、それぞれ図４１に図示したが、スマートフォン、ウェアラブル端
末及びデスクトップ用情報端末以外の情報端末を適用することができる。スマートフォン
、ウェアラブル端末及びデスクトップ用情報端末以外の情報端末としては、例えば、ＰＤ
Ａ（Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔ）、ノート型情報端末、ワ
ークステーションなどが挙げられる。
［電化製品］
また、図４１には、電化製品の一例として電気冷凍冷蔵庫５８００が図示されている。
電気冷凍冷蔵庫５８００は、筐体５８０１、冷蔵室用扉５８０２、冷凍室用扉５８０３等
を有する。
電気冷凍冷蔵庫５８００に上記実施の形態で説明した半導体装置を適用することによっ
て、人工知能を有する電気冷凍冷蔵庫５８００を実現することができる。人工知能を利用
することによって電気冷凍冷蔵庫５８００は、電気冷凍冷蔵庫５８００に保存されている
食材、その食材の消費期限などを基に献立を自動生成する機能や、電気冷凍冷蔵庫５８０
０に保存されている食材に合わせた温度に自動的に調節する機能などを有することができ
る。
本一例では、電化製品として電気冷凍冷蔵庫について説明したが、その他の電化製品と
しては、例えば、掃除機、電子レンジ、電子オーブン、炊飯器、湯沸かし器、ＩＨ調理器
、ウォーターサーバ、エアーコンディショナーを含む冷暖房器具、洗濯機、乾燥機、オー
ディオビジュアル機器などが挙げられる。
［ゲーム機］
また、図４１には、ゲーム機の一例である携帯ゲーム機５２００が図示されている。携
帯ゲーム機５２００は、筐体５２０１、表示部５２０２、ボタン５２０３等を有する。
更に、図４１には、ゲーム機の一例である据え置き型ゲーム機７５００が図示されてい
る。据え置き型ゲーム機７５００は、本体７５２０と、コントローラ７５２２を有する。
なお、本体７５２０には、無線または有線によってコントローラ７５２２を接続すること
ができる。また、図４１に示していないが、コントローラ７５２２は、ゲームの画像を表
示する表示部、ボタン以外の入力インターフェースとなるタッチパネルやスティック、回
転式つまみ、スライド式つまみなどを備えることができる。また、コントローラ７５２２
は、図４１に示す形状に限定されず、ゲームのジャンルに応じて、コントローラ７５２２
の形状を様々に変更してもよい。例えば、ＦＰＳ（Ｆｉｒｓｔ Ｐｅｒｓｏｎ Ｓｈｏｏ
ｔｅｒ）などのシューティングゲームでは、トリガーをボタンとし、銃を模した形状のコ
ントローラを用いることができる。また、例えば、音楽ゲームなどでは、楽器、音楽機器
などを模した形状のコントローラを用いることができる。更に、据え置き型ゲーム機は、
コントローラを使わず、代わりにカメラ、深度センサ、マイクロフォンなどを備えて、ゲ
ームプレイヤーのジェスチャー、及び／又は音声によって操作する形式としてもよい。
また、上述したゲーム機の映像は、テレビジョン装置、パーソナルコンピュータ用ディ
スプレイ、ゲーム用ディスプレイ、ヘッドマウントディスプレイなどの表示装置によって
、出力することができる。
携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することによって
、低消費電力の携帯ゲーム機５２００を実現することができる。また、低消費電力により
、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路、及
びモジュールへの影響を少なくすることができる。
更に、携帯ゲーム機５２００に上記実施の形態で説明した半導体装置を適用することに
よって、人工知能を有する携帯ゲーム機５２００を実現することができる。
本来、ゲームの進行、ゲーム上に登場する生物の言動、ゲーム上で発生する現象などの
表現は、そのゲームが有するプログラムによって定められているが、携帯ゲーム機５２０
０に人工知能を適用することにより、ゲームのプログラムに限定されない表現が可能にな
る。例えば、プレイヤーが問いかける内容、ゲームの進行状況、時刻、ゲーム上に登場す
る人物の言動が変化するといった表現が可能となる。
また、携帯ゲーム機５２００で複数のプレイヤーが必要なゲームを行う場合、人工知能
によって擬人的にゲームプレイヤーを構成することができるため、対戦相手を人工知能に
よるゲームプレイヤーとすることによって、１人でもゲームを行うことができる。
図４１では、ゲーム機の一例として携帯ゲーム機を図示しているが、本発明の一態様の
電子機器はこれに限定されない。本発明の一態様の電子機器としては、例えば、家庭用の
据え置き型ゲーム機、娯楽施設（ゲームセンター、遊園地など）に設置されるアーケード
ゲーム機、スポーツ施設に設置されるバッティング練習用の投球マシンなどが挙げられる
。
［移動体］
上記実施の形態で説明した半導体装置は、移動体である自動車、及び自動車の運転席周
辺に適用することができる。
図４１には移動体の一例である自動車５７００が図示されている。
自動車５７００の運転席周辺には、スピードメーターやタコメーター、走行距離、燃料
の残量、ギア状態、エアコンの設定などを表示するインストゥルメントパネルが備えられ
ている。また、運転席周辺には、それらの情報を示す表示装置が備えられていてもよい。
特に当該表示装置に、自動車５７００の外側に設けられた撮像装置（図示しない。）か
らの映像を映し出すことによって、ピラーなどで遮られた視界、運転席の死角などを補う
ことができ、安全性を高めることができる。
上記実施の形態で説明した半導体装置は人工知能の構成要素として適用できるため、例
えば、当該半導体装置を自動車５７００の自動運転システムに用いることができる。また
、当該半導体装置を道路案内、危険予測などを行うシステムに用いることができる。当該
表示装置には、道路案内、危険予測などの情報を表示する構成としてもよい。
なお、上述では、移動体の一例として自動車について説明しているが、移動体は自動車
に限定されない。例えば、移動体としては、電車、モノレール、船、飛行体（ヘリコプタ
ー、無人航空機（ドローン）、飛行機、ロケット）なども挙げることができ、これらの移
動体に本発明の一態様のコンピュータを適用して、人工知能を利用したシステムを付与す
ることができる。
［カメラ］
上記実施の形態で説明した半導体装置は、カメラに適用することができる。
図４１には、撮像装置の一例であるデジタルカメラ６２４０が図示されている。デジタ
ルカメラ６２４０は、筐体６２４１、表示部６２４２、操作ボタン６２４３、シャッター
ボタン６２４４等を有し、また、デジタルカメラ６２４０には、着脱可能なレンズ６２４
６が取り付けられている。なお、ここではデジタルカメラ６２４０を、レンズ６２４６を
筐体６２４１から取り外して交換することが可能な構成としたが、レンズ６２４６と筐体
６２４１とが一体となっていてもよい。また、デジタルカメラ６２４０は、ストロボ装置
や、ビューファインダー等を別途装着することができる構成としてもよい。
デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用することによっ
て、低消費電力のデジタルカメラ６２４０を実現することができる。また、低消費電力に
より、回路からの発熱を低減することができるため、発熱によるその回路自体、周辺回路
、及びモジュールへの影響を少なくすることができる。
更に、デジタルカメラ６２４０に上記実施の形態で説明した半導体装置を適用すること
によって、人工知能を有するデジタルカメラ６２４０を実現することができる。人工知能
を利用することによって、デジタルカメラ６２４０は、顔、物体など被写体を自動的に認
識する機能、又は当該被写体に合わせたピント調節、環境に合わせて自動的にフラッシュ
を焚く機能、撮像した画像を調色する機能などを有することができる。
［ビデオカメラ］
上記実施の形態で説明した半導体装置は、ビデオカメラに適用することができる。
図４１には、撮像装置の一例であるビデオカメラ６３００が図示されている。ビデオカ
メラ６３００は、第１筐体６３０１、第２筐体６３０２、表示部６３０３、操作キー６３
０４、レンズ６３０５、接続部６３０６等を有する。操作キー６３０４及びレンズ６３０
５は第１筐体６３０１に設けられており、表示部６３０３は第２筐体６３０２に設けられ
ている。そして、第１筐体６３０１と第２筐体６３０２とは、接続部６３０６により接続
されており、第１筐体６３０１と第２筐体６３０２の間の角度は、接続部６３０６により
変更が可能である。表示部６３０３における映像を、接続部６３０６における第１筐体６
３０１と第２筐体６３０２との間の角度に従って切り替える構成としてもよい。
ビデオカメラ６３００で撮影した映像を記録する際、データの記録形式に応じたエンコ
ードを行う必要がある。人工知能を利用することによって、ビデオカメラ６３００は、エ
ンコードの際に、人工知能によるパターン認識を行うことができる。このパターン認識に
よって、連続する撮像画像データに含まれる人、動物、物体などの差分データを算出して
、データの圧縮を行うことができる。
［ＰＣ用の拡張デバイス］
上記実施の形態で説明した半導体装置は、ＰＣ（Ｐｅｒｓｏｎａｌ Ｃｏｍｐｕｔｅｒ
）などの計算機、情報端末用の拡張デバイスに適用することができる。
図４２Ａは、当該拡張デバイスの一例として、持ち運びのできる、演算処理が可能なチ
ップが搭載された、ＰＣに外付けする拡張デバイス６１００を示している。拡張デバイス
６１００は、例えば、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）などでＰＣ
に接続することで、当該チップによる演算処理を行うことができる。なお、図４２Ａは、
持ち運びが可能な形態の拡張デバイス６１００を図示しているが、本発明の一態様に係る
拡張デバイスは、これに限定されず、例えば、冷却用ファンなどを搭載した比較的大きい
形態の拡張デバイスとしてもよい。
拡張デバイス６１００は、筐体６１０１、キャップ６１０２、ＵＳＢコネクタ６１０３
及び基板６１０４を有する。基板６１０４は、筐体６１０１に収納されている。基板６１
０４には、上記実施の形態で説明した半導体装置などを駆動する回路が設けられている。
例えば、基板６１０４には、チップ６１０５（例えば、上記実施の形態で説明した半導体
装置、電子部品４７００、メモリチップなど。）、コントローラチップ６１０６が取り付
けられている。ＵＳＢコネクタ６１０３は、外部装置と接続するためのインターフェース
として機能する。
拡張デバイス６１００をＰＣなどに用いることにより、当該ＰＣの演算処理能力を高く
することができる。これにより、処理能力の足りないＰＣでも、例えば、人工知能、動画
処理などの演算を行うことができる。
［放送システム］
上記実施の形態で説明した半導体装置は、放送システムに適用することができる。
図４２Ｂは、放送システムにおけるデータ伝送を模式的に示している。具体的には、図
４２Ｂは、放送局５６８０から送信された電波（放送信号）が、各家庭のテレビジョン受
信装置（ＴＶ）５６００に届くまでの経路を示している。ＴＶ５６００は、受信装置を備
え（図示しない。）、アンテナ５６５０で受信された放送信号は、当該受信装置を介して
、ＴＶ５６００に送信される。
図４２Ｂでは、アンテナ５６５０は、ＵＨＦ（Ｕｌｔｒａ Ｈｉｇｈ Ｆｒｅｑｕｅｎ
ｃｙ）アンテナを図示しているが、アンテナ５６５０としては、ＢＳ・１１０°ＣＳアン
テナ、ＣＳアンテナなども適用できる。
電波５６７５Ａ、電波５６７５Ｂは地上波放送用の放送信号であり、電波塔５６７０は
受信した電波５６７５Ａを増幅して、電波５６７５Ｂの送信を行う。各家庭では、アンテ
ナ５６５０で電波５６７５Ｂを受信することで、ＴＶ５６００で地上波放送を視聴するこ
とができる。なお、放送システムは、図４２Ｂに示す地上波放送に限定せず、人工衛星を
用いた衛星放送、光回線によるデータ放送などとしてもよい。
上述した放送システムは、上記実施の形態で説明した半導体装置を適用して、人工知能
を利用した放送システムとしてもよい。放送局５６８０から各家庭のＴＶ５６００に放送
データを送信するとき、エンコーダによって放送データの圧縮が行われ、アンテナ５６５
０が当該放送データを受信したとき、ＴＶ５６００に含まれる受信装置のデコーダによっ
て当該放送データの復元が行われる。人工知能を利用することによって、例えば、エンコ
ーダの圧縮方法の一である動き補償予測において、表示画像に含まれる表示パターンの認
識を行うことができる。また、人工知能を利用したフレーム内予測などを行うこともでき
る。また、例えば、解像度の低い放送データを受信して、解像度の高いＴＶ５６００で当
該放送データの表示を行うとき、デコーダによる放送データの復元において、アップコン
バートなどの画像の補間処理を行うことができる。
上述した人工知能を利用した放送システムは、放送データの量が増大する超高精細度テ
レビジョン（ＵＨＤＴＶ：４Ｋ、８Ｋ）放送に対して好適である。
また、ＴＶ５６００側における人工知能の応用として、例えば、ＴＶ５６００に人工知
能を有する録画装置を設けてもよい。このような構成にすることによって、当該録画装置
にユーザの好みを人工知能に学習させることで、ユーザの好みにあった番組を自動的に録
画することができる。
［認証システム］
上記実施の形態で説明した半導体装置は、認証システムに適用することができる。
図４２Ｃは、掌紋認証装置を示しており、筐体６４３１、表示部６４３２、掌紋読み取
り部６４３３、配線６４３４を有している。
図４２Ｃには、掌紋認証装置が手６４３５の掌紋を取得する様子を示している。取得し
た掌紋は、人工知能を利用したパターン認識の処理が行われ、当該掌紋が本人のものであ
るかどうかの判別を行うことができる。これにより、セキュリティの高い認証を行うシス
テムを構築することができる。また、本発明の一態様に係る認証システムは、掌紋認証装
置に限定されず、指紋、静脈、顔、虹彩、声紋、遺伝子、体格などの生体情報を取得して
生体認証を行う装置であってもよい。
なお、本実施の形態は、本明細書で示す他の実施の形態と適宜組み合わせることができ
る。
ＡＬＰ：アレイ部、ＩＬＤ：回路、ＷＬＤ：回路、ＸＬＤ：回路、ＡＦＰ：回路、ＭＰ：
回路、ＭＰ［１，１］：回路、ＭＰ［ｍ，１］：回路、ＭＰ［ｉ，ｊ］：回路、ＭＰ［１
，ｎ］：回路、ＭＰ［ｍ，ｎ］：回路、ＭＣ：回路、ＭＣｒ：回路、ＨＣ：保持部、ＨＣ
ｒ：保持部、ＨＣｓ：保持部、ＨＣｓｒ：保持部、ＡＣＴＦ［１］：回路、ＡＣＴＦ［ｊ
］：回路、ＡＣＴＦ［ｎ］：回路、ＴＲＦ：変換回路、ＣＭＰ：比較器、ＣＭＰａ：比較
器、ＣＭＰｂ：比較器、ＯＰ：オペアンプ、ＯＰａ：オペアンプ、ＯＰｂ：オペアンプ、
ＩＮＶ１：インバータ回路、ＩＮＶ１ｒ：インバータ回路、ＩＮＶ２：インバータ回路、
ＩＮＶ２ｒ：インバータ回路、ＩＮＶ３：インバータ回路、ＶｉｎＴ：端子、ＶｒｅｆＴ
：端子、ＶｏｕｔＴ：端子、ＩＬ：配線、ＩＬ［１］：配線、ＩＬ［ｊ］：配線、ＩＬ［
ｎ］：配線、ＩＬＢ：配線、ＩＬＢ［１］：配線、ＩＬＢ［ｊ］：配線、ＩＬＢ［ｎ］：
配線、ＯＬ：配線、ＯＬ［１］：配線、ＯＬ［ｊ］：配線、ＯＬ［ｎ］：配線、ＯＬＢ：
配線、ＯＬＢ［１］：配線、ＯＬＢ［ｊ］：配線、ＯＬＢ［ｎ］：配線、ＩＯＬ［１］：
配線、ＩＯＬ［ｊ］：配線、ＩＯＬ［ｎ］：配線、ＩＯＬＢ［１］：配線、ＩＯＬＢ［ｊ
］：配線、ＩＯＬＢ［ｎ］：配線、ＷＬＳ［１］：配線、ＷＬＳ［ｉ］：配線、ＷＬＳ［
ｍ］：配線、ＷＬ：配線、ＷＬ［ｉ］：配線、Ｗ１Ｌ：配線、Ｗ２Ｌ：配線、Ｗ１Ｌ［ｉ
］：配線、Ｗ２Ｌ［ｉ］：配線、ＸＬＳ［１］：配線、ＸＬＳ［ｉ］：配線、ＸＬＳ［ｍ
］：配線、Ｘ１Ｌ：配線、Ｘ２Ｌ：配線、Ｘ１ＬＢ：配線、Ｘ２ＬＢ：配線、ＸＬ［ｉ］
：配線、Ｘ１Ｌ［ｉ］：配線、Ｘ２Ｌ［ｉ］：配線、Ｓ１Ｌ：配線、Ｓ２Ｌ：配線、Ｖｒ
ｅｆＬ：配線、Ｖｒｅｆ１Ｌ：配線、Ｖｒｅｆ２Ｌ：配線、ＶＡＬ：配線、ＶＬ：配線、
ＶＬｒ：配線、ＶＬｍ：配線、ＶＬｍｒ：配線、ＶＬｓ：配線、ＶＬｓｒ：配線、ＣＶＬ
：配線、ｉｎａ：ノード、ｉｎｂ：ノード、ｏｕｔａ：ノード、ｏｕｔｂ：ノード、ｎｄ
１：ノード、ｎｄ１ｒ：ノード、ｎｄ１ｓ：ノード、ｎｄ１ｓｒ：ノード、ｎｄ２：ノー
ド、Ｍ１：トランジスタ、Ｍ１ｒ：トランジスタ、Ｍ１ｓ：トランジスタ、Ｍ１ｓｒ：ト
ランジスタ、Ｍ２：トランジスタ、Ｍ２ｒ：トランジスタ、Ｍ２ｍ：トランジスタ、Ｍ２
ｍｒ：トランジスタ、Ｍ２ｐ：トランジスタ、Ｍ２ｐｒ：トランジスタ、Ｍ３：トランジ
スタ、Ｍ３ｒ：トランジスタ、Ｍ４：トランジスタ、Ｍ４ｒ：トランジスタ、Ｍ４ｐ：ト
ランジスタ、Ｍ４ｐｒ：トランジスタ、Ｍ５：トランジスタ、Ｍ５ｒ：トランジスタ、Ｍ
５ｓ：トランジスタ、Ｍ５ｓｒ：トランジスタ、Ｍ６：トランジスタ、Ｍ６ｒ：トランジ
スタ、Ｍ７：トランジスタ、Ｍ７ｒ：トランジスタ、Ｍ８：トランジスタ、Ｍ８ｒ：トラ
ンジスタ、ＭＺ：トランジスタ、Ｓ０１ａ：スイッチ、Ｓ０１ｂ：スイッチ、Ｓ０２ａ：
スイッチ、Ｓ０２ｂ：スイッチ、Ｓ０３：スイッチ、Ａ３：アナログスイッチ、Ａ３ｒ：
アナログスイッチ、Ａ４：アナログスイッチ、Ａ４ｒ：アナログスイッチ、Ｃ１：容量素
子、Ｃ１ｒ：容量素子、Ｃ１ｓ：容量素子、Ｃ１ｓｒ：容量素子、Ｃ２：容量素子、Ｃ２
ｒ：容量素子、Ｃ２ｓ：容量素子、Ｃ２ｓｒ：容量素子、ＣＥ：容量素子、ＣＥＢ：容量
素子、ＣＣ：容量素子、ＲＥ：抵抗素子、ＲＥＢ：抵抗素子、ＤＥ：ダイオード素子、Ｄ
ＥＢ：ダイオード素子、ＡＤＣａ：アナログデジタル変換回路、ＡＤＣｂ：アナログデジ
タル変換回路、ＬＣ：負荷回路、ＬＣｒ：負荷回路、ＶＲ：抵抗変化素子、ＶＣ：回路、
ＭＲ：ＭＴＪ素子、ＰＣＭ：相変化メモリ、ＢＧＩ：絶縁体、ＦＧＩ：絶縁体、ＢＧＥ：
導電体、ＦＧＥ：導電体、ＰＥ：導電体、ＷＥ：導電体、Ｎ１ （１）：ニューロン、Ｎｐ
（１）：ニューロン、Ｎ１ （ｋ－１）：ニューロン、Ｎｉ （ｋ－１）：ニューロン、Ｎｍ
（ｋ－１）：ニューロン、Ｎ１ （ｋ）：ニューロン、Ｎｊ （ｋ）：ニューロン、Ｎｎ （ｋ
）：ニューロン、Ｎ１ （Ｒ）：ニューロン、Ｎｑ （Ｒ）：ニューロン、１００：ニューラ
ルネットワーク、１１０：演算回路、１２０：演算回路、１３０：演算回路、３００：ト
ランジスタ、３１１：基板、３１３：半導体領域、３１４ａ：低抵抗領域、３１４ｂ：低
抵抗領域、３１５：絶縁体、３１６：導電体、３２０：絶縁体、３２２：絶縁体、３２４
：絶縁体、３２６：絶縁体、３２８：導電体、３３０：導電体、３５０：絶縁体、３５２
：絶縁体、３５４：絶縁体、３５６：導電体、３６０：絶縁体、３６２：絶縁体、３６４
：絶縁体、３６６：導電体、３７０：絶縁体、３７２：絶縁体、３７４：絶縁体、３７６
：導電体、３８０：絶縁体、３８２：絶縁体、３８４：絶縁体、３８６：導電体、５００
：トランジスタ、５００Ａ：トランジスタ、５００Ｂ：トランジスタ、５００Ｃ：トラン
ジスタ、５００Ｄ：トランジスタ、５００Ｅ：トランジスタ、５０３：導電体、５０３ａ
：導電体、５０３ｂ：導電体、５０５：導電体、５１０：絶縁体、５１１：絶縁体、５１
２：絶縁体、５１４：絶縁体、５１６：絶縁体、５１８：導電体、５２０：絶縁体、５２
２：絶縁体、５２４：絶縁体、５３０：酸化物、５３０ａ：酸化物、５３０ｂ：酸化物、
５３０ｃ：酸化物、５３１ａ：領域、５３１ｂ：領域、５４０：導電体、５４０ａ：導電
体、５４０ｂ：導電体、５４２：導電体、５４２ａ：導電体、５４２ｂ：導電体、５４３
ａ：領域、５４３ｂ：領域、５４４：絶縁体、５４５：絶縁体、５４６：導電体、５４６
ａ：導電体、５４６ｂ：導電体、５４７ａ：導電体、５４７ｂ：導電体、５４８：導電体
、５５０：絶縁体、５５２：金属酸化物、５６０：導電体、５６０ａ：導電体、５６０ｂ
：導電体、５７０：絶縁体、５７１：絶縁体、５７３：絶縁体、５７４：絶縁体、５７５
：絶縁体、５７６ａ：絶縁体、５７６ｂ：絶縁体、５８０：絶縁体、５８１：絶縁体、５
８２：絶縁体、５８６：絶縁体、６００：容量素子、６００Ａ：容量素子、６００Ｂ：容
量素子、６１０：導電体、６１１：導電体、６１２：導電体、６２０：導電体、６２１：
導電体、６３０：絶縁体、６３１：絶縁体、６５０：絶縁体、６５１：絶縁体、４７００
：電子部品、４７０１：リード、４７０２：プリント基板、４７０４：実装基板、４７１
０：半導体装置、４７３０：電子部品、４７３１：インターポーザ、４７３２：パッケー
ジ基板、４７３３：電極、４７３５：半導体装置、４８００：半導体ウェハ、４８００ａ
：チップ、４８０１：ウェハ、４８０１ａ：ウェハ、４８０２：回路部、４８０３：スペ
ーシング、４８０３ａ：スペーシング、５２００：携帯ゲーム機、５２０１：筐体、５２
０２：表示部、５２０３：ボタン、５３００：デスクトップ型情報端末、５３０１：本体
、５３０２：ディスプレイ、５３０３：キーボード、５５００：情報端末、５５１０：筐
体、５５１１：表示部、５６００：ＴＶ、５６５０：アンテナ、５６７０：電波塔、５６
７５Ａ：電波、５６７５Ｂ：電波、５６８０：放送局、５７００：自動車、５８００：電
気冷凍冷蔵庫、５８０１：筐体、５８０２：冷蔵室用扉、５８０３：冷凍室用扉、５９０
０：情報端末、５９０１：筐体、５９０２：表示部、５９０３：操作ボタン、５９０４：
操作子、５９０５：バンド、６１００：拡張デバイス、６１０１：筐体、６１０２：キャ
ップ、６１０３：ＵＳＢコネクタ、６１０４：基板、６１０５：チップ、６１０６：コン
トローラチップ、６２４０：デジタルカメラ、６２４１：筐体、６２４２：表示部、６２
４３：操作ボタン、６２４４：シャッターボタン、６２４６：レンズ、６３００：ビデオ
カメラ、６３０１：第１筐体、６３０２：第２筐体、６３０３：表示部、６３０４：操作
キー、６３０５：レンズ、６３０６：接続部、６４３１：筐体、６４３２：表示部、６４
３３：掌紋読み取り部、６４３４：配線、６４３５：手、７５２０：本体、７５２２：コ
ントローラ

Claims (14)

  1. 第１の回路と、第２の回路と、第１の配線乃至第４の配線と、を有する半導体装置であって、
    前記第１の回路は、前記第１の配線乃至前記第４の配線のそれぞれと電気的に接続され、かつ、第１のＭＴＪ素子を有し、
    前記第２の回路は、前記第１の配線乃至前記第４の配線のそれぞれと電気的に接続され、かつ、第２のＭＴＪ素子を有し、
    前記第１の回路は、前記第１の配線の電位が高レベルであり、かつ、前記第２の配線の電位が低レベルであるときに、前記第１のＭＴＪ素子の抵抗値に応じた電流を、前記第３の配線に出力し、かつ、前記第４の配線に出力しない機能を有し、
    前記第１の回路は、前記第１の配線の電位が低レベルであり、かつ、前記第２の配線の電位が高レベルであるときに、前記第１のＭＴＪ素子の抵抗値に応じた電流を、前記第４の配線に出力し、かつ、前記第３の配線に出力しない機能を有し、
    前記第１の回路は、前記第１の配線の電位が低レベルであり、かつ、前記第２の配線の電位が低レベルであるときに、前記第１のＭＴＪ素子の抵抗値に応じた電流を、前記第３の配線及び前記第４の配線に出力しない機能を有し、
    前記第２の回路は、前記第１の配線の電位が高レベルであり、かつ、前記第２の配線の電位が低レベルであるときに、前記第２のＭＴＪ素子の前記抵抗値に応じた電流を、前記第４の配線に出力し、かつ、前記第３の配線に出力しない機能を有し、
    前記第２の回路は、前記第１の配線の電位が低レベルであり、かつ、前記第２の配線の電位が高レベルであるときに、前記第２のＭＴＪ素子の前記抵抗値に応じた電流を、前記第３の配線に出力し、かつ、前記第４の配線に出力しない機能を有し、
    前記第２の回路は、前記第１の配線の電位が低レベルであり、かつ、前記第２の配線の電位が低レベルであるときに、前記第２のＭＴＪ素子の前記抵抗値に応じた電流を、前記第３の配線及び前記第４の配線に出力しない機能を有する、
    半導体装置。
  2. 請求項１において、
    前記第１の回路は、第１のトランジスタ及び第２のトランジスタを有し、
    前記第２の回路は、第３のトランジスタ及び第４のトランジスタを有し、
    前記第１のＭＴＪ素子の第１の端子は、前記第１のトランジスタのソース又はドレインの一方、及び、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第２のＭＴＪ素子の第１の端子は、前記第３のトランジスタのソース又はドレインの一方、及び、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続される、
    半導体装置。
  3. 請求項２において、
    前記第１のトランジスタ乃至前記第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
    半導体装置。
  4. 請求項３において、
    前記金属酸化物は、インジウム酸化物である、
    半導体装置。
  5. 請求項１乃至請求項４のいずれか一において、
    前記第１の回路は、第５のトランジスタを有し、
    前記第２の回路は、第６のトランジスタを有し、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のＭＴＪ素子の第１の端子と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２のＭＴＪ素子の第１の端子と電気的に接続される、
    半導体装置。
  6. 請求項５において、
    前記第５のトランジスタ及び前記第６のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
    半導体装置。
  7. 請求項６において、
    前記金属酸化物は、インジウム酸化物である、
    半導体装置。
  8. 第１の回路と、第２の回路と、第１の配線乃至第４の配線と、を有する半導体装置であって、
    前記第１の回路は、第１のトランジスタ、第２のトランジスタ及び第１のＭＴＪ素子を有し、
    前記第２の回路は、第３のトランジスタ、第４のトランジスタ及び第２のＭＴＪ素子を有し、
    前記第１のＭＴＪ素子の第１の端子は、前記第１のトランジスタのソース又はドレインの一方、及び、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第２のＭＴＪ素子の第１の端子は、前記第３のトランジスタのソース又はドレインの一方、及び、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第１のＭＴＪ素子は、前記第１の回路に保持されている第１のデータに応じて、前記第１のＭＴＪ素子の第１の端子と、前記第１のＭＴＪ素子の第２の端子との間の抵抗値が変化する機能を有し、
    前記第２のＭＴＪ素子は、前記第２の回路に保持されている第２のデータに応じて、前記第２のＭＴＪ素子の第１の端子と、前記第２のＭＴＪ素子の第２の端子との間の抵抗値が変化する機能を有する、
    半導体装置。
  9. 請求項８において、
    前記第１のトランジスタ乃至前記第４のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
    半導体装置。
  10. 請求項９において、
    前記金属酸化物は、インジウム酸化物である、
    半導体装置。
  11. 第１の回路と、第２の回路と、第１の配線乃至第４の配線と、を有する半導体装置であって、
    前記第１の回路は、第１のトランジスタ、第２のトランジスタ、第５のトランジスタ及び第１のＭＴＪ素子を有し、
    前記第２の回路は、第３のトランジスタ、第４のトランジスタ、第６のトランジスタ及び第２のＭＴＪ素子を有し、
    前記第１のＭＴＪ素子の第１の端子は、前記第１のトランジスタのソース又はドレインの一方、及び、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第２のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第２のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第２のＭＴＪ素子の第１の端子は、前記第３のトランジスタのソース又はドレインの一方、及び、前記第４のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第３のトランジスタのゲートは、前記第１の配線と電気的に接続され、
    前記第４のトランジスタのゲートは、前記第２の配線と電気的に接続され、
    前記第３のトランジスタのソース又はドレインの他方は、前記第４の配線と電気的に接続され、
    前記第４のトランジスタのソース又はドレインの他方は、前記第３の配線と電気的に接続され、
    前記第５のトランジスタのソース又はドレインの一方は、前記第１のＭＴＪ素子の第１の端子と電気的に接続され、
    前記第６のトランジスタのソース又はドレインの一方は、前記第２のＭＴＪ素子の第１の端子と電気的に接続され、
    前記第１のＭＴＪ素子は、前記第１の回路に保持されている第１のデータに応じて、前記第１のＭＴＪ素子の第１の端子と、前記第１のＭＴＪ素子の第２の端子との間の抵抗値が変化する機能を有し、
    前記第２のＭＴＪ素子は、前記第２の回路に保持されている第２のデータに応じて、前記第２のＭＴＪ素子の第１の端子と、前記第２のＭＴＪ素子の第２の端子との間の抵抗値が変化する機能を有する、
    半導体装置。
  12. 請求項１１において、
    前記第１のトランジスタ乃至前記第６のトランジスタのそれぞれは、チャネル形成領域に金属酸化物を有する、
    半導体装置。
  13. 請求項１２において、
    前記金属酸化物は、インジウム酸化物である、
    半導体装置。
  14. 請求項１乃至請求項１３のいずれか一の半導体装置を有し、
    前記半導体装置を用いてニューラルネットワークの演算を行う機能を有する、
    電子機器。
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