WO2019208294A1 - 集積回路およびその製造方法 - Google Patents

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井田　実
悠太 白鳥
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日本電信電話株式会社
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Definitions

  • the present invention relates to an integrated circuit in which a bipolar transistor and a resistance element are integrated, and a manufacturing method thereof.
  • the heterojunction bipolar transistor In order to increase the operation speed of the heterojunction bipolar transistor, it is important to shorten the charge / discharge time of the internal capacitance of the element. For this purpose, it is effective to increase the operating current of the heterojunction bipolar transistor. is there. However, when the operating current is increased, the element temperature rises due to self-heating in the heterojunction bipolar transistor.
  • the increase in device temperature causes deterioration of electron transport characteristics in the device, increases the electron transit time of the heterojunction bipolar transistor, and cancels the effect of shortening the charge / discharge time by high current injection to some extent. Furthermore, the increase in device temperature also causes a serious problem that the operating life of the heterojunction bipolar transistor is shortened.
  • the heat generated in the heterojunction bipolar transistor element is dissipated through the wiring connected to the heterojunction bipolar transistor and the substrate directly under the element.
  • heat dissipation through the substrate is important, and it is effective to use a substrate with high thermal conductivity as a countermeasure.
  • a heterojunction bipolar transistor composed of an InP-based or GaAs-based semiconductor an attempt has been reported to form a heterojunction bipolar transistor by epitaxially growing the above-described semiconductor on a Si substrate having a higher thermal conductivity than InP. ing.
  • the following method has been proposed as a method for obtaining a crystal structure of a heterojunction bipolar transistor capable of achieving both good crystal quality and high heat dissipation.
  • epitaxial growth of a heterojunction bipolar transistor layer structure excluding a subcollector layer is performed on a compound semiconductor substrate that is lattice matched by upside down.
  • these are attached to a high heat dissipation substrate at the wafer level, the compound semiconductor substrate is removed, and the layer structure is processed to form a heterojunction bipolar transistor (see Non-Patent Document 1).
  • a subcollector layer constituted by an epitaxially grown layer is constituted by a metal having a high thermal conductivity, and the subcollector layer constituted by a metal is used as an adhesion (junction) layer.
  • a good bonding property in a normal heterojunction bipolar transistor, a subcollector layer constituted by an epitaxially grown layer is constituted by a metal having a high thermal conductivity, and the subcollector layer constituted by a metal is used as an adhesion (junction) layer.
  • a heterojunction bipolar transistor 302 and a resistance element 303 are integrated on a high heat dissipation substrate 301.
  • the heterojunction bipolar transistor 302 includes a subcollector layer 304, a collector layer 305, a base layer 306, an emitter layer 307, an emitter cap layer 308, an emitter electrode 309, and a base electrode 310 made of metal.
  • a wiring 311 and a wiring 312 are connected to the resistance element 303.
  • the heterojunction bipolar transistor 302 is covered and protected by an element protection film 313.
  • the heterojunction bipolar transistor 302 and the resistance element 303 covered with the element protective film 313 are covered with an interlayer insulating film 314.
  • the element protective film 313 and the interlayer insulating film 314 are made of, for example, an organic resin.
  • connection wiring 315 connected to the emitter electrode 309 and the wiring 311 through the through hole, a lead wiring 316 connected to the wiring 312 through the through hole, and the like are formed.
  • heterojunction bipolar transistor self-heating occurs mainly in the collector layer.
  • the subcollector layer formed in contact with the collector layer and the substrate in contact with the subcollector layer are both highly heat-conductive materials. As a result, extremely good heat dissipation characteristics are obtained. Further, there is no problem at all with respect to the crystal quality of the compound semiconductor constituting the element portion because epitaxial growth is performed on the compound semiconductor substrate that is lattice-matched.
  • a method of bonding a high thermal conductivity supporting substrate and a wafer on which a heterojunction bipolar transistor layer structure is deposited is an effective means for achieving both good crystal quality and high heat dissipation characteristics.
  • additional processes such as deposition and bonding of the metal film for the sub-collector layer and etching of the compound semiconductor substrate, which increases the manufacturing process. is there.
  • a resistance material such as tungsten nitride and silicon (WSiN) is deposited over the entire area of the substrate to form a resistance material layer.
  • the resistive material layer is patterned to form a resistive element. Since the resistance material layer cannot be brought into contact with the heterojunction bipolar transistor, as described with reference to FIG. 4, after forming the element protective film 313 covering the heterojunction bipolar transistor 302, the resistance material layer is formed. A resistance element 303 is formed.
  • the present invention has been made to solve the above-described problems, and shortens the manufacturing process of an integrated circuit in which a heterojunction bipolar transistor and a resistance element are integrated on a substrate having high thermal conductivity.
  • the purpose is to be able to.
  • An integrated circuit according to the present invention is formed on a substrate and includes a first region and a second region that are independent from each other, and includes a resistance material layer made of a resistance material, a first region, and a second region.
  • a metal layer formed on and in contact with the resistive material layer, and a metal layer in the first region as a subcollector layer, and formed on the subcollector layer.
  • a bipolar transistor having a collector layer, a resistance element made of a resistance material layer in the second region, and a wiring made of a metal layer in the third region and connected to the resistance element.
  • the substrate may be made of a material having higher heat dissipation than the semiconductor constituting the bipolar transistor.
  • the metal may be made of gold.
  • the resistance material may be made of a material containing tungsten.
  • the integrated circuit manufacturing method includes a first step of forming a resistive material layer made of a resistive material on a substrate, and a metal layer made of metal in contact with the resistive material layer.
  • a second step of forming in a state a third step of forming a bipolar transistor having a collector layer on the resistive material layer in the first region, a subcollector layer connected to the collector layer in the first region, and a first step
  • the substrate may be made of a material having higher heat dissipation than the semiconductor constituting the bipolar transistor.
  • the metal may be made of gold.
  • the resistance material may be made of a material containing tungsten.
  • the resistive element is configured by the resistive material layer disposed on the substrate side from the heterojunction bipolar transistor, so that the heterojunction bipolar transistor and the thermal junction are formed on the substrate having high thermal conductivity. An excellent effect is obtained that the manufacturing process of the integrated circuit in which the resistance elements are integrated can be shortened.
  • FIG. 1 is a cross-sectional view showing a configuration of an integrated circuit according to an embodiment of the present invention.
  • FIG. 2A is a cross-sectional view showing the state of an intermediate step for explaining the method of manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 2B is a cross-sectional view showing the state of an intermediate step for explaining the method of manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 2C is a cross-sectional view showing the state of an intermediate step for explaining the method of manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 2D is a cross-sectional view showing the state of an intermediate step for explaining the method of manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 2E is a cross-sectional view showing the state of an intermediate step for explaining the method of manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 3A is a cross-sectional view showing a state of an intermediate step for explaining another method of manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 3B is a cross-sectional view showing a state of an intermediate step for explaining another method for manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 3C is a cross-sectional view showing the state of an intermediate step for explaining another method for manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 3D is a cross-sectional view showing the state of an intermediate step for explaining another method for manufacturing the integrated circuit in the embodiment of the present invention.
  • FIG. 4 is a cross-sectional view showing a configuration of a conventional integrated circuit.
  • This integrated circuit includes a substrate 101, a resistive material layer 102 formed on the substrate 101, a metal layer 103 formed on the resistive material layer 102, a bipolar transistor 104 formed on the substrate 101, And a resistance element 105 formed on the substrate 101.
  • the resistance material layer 102 is made of a resistance material for constituting a resistance element 105 described later, and is made of, for example, a material containing tungsten such as WSiN.
  • the resistive material layer 102 is formed in the first region 151 and the second region 152 that are independent of each other.
  • the metal layer 103 is made of a metal such as Au, and is formed on and in contact with the resistance material layer 102.
  • the metal layer 103 is formed in the first region 151 and a part of the third region 153 in the second region 152.
  • the metal layer 103 is also formed in a part of the fourth region 154 in the second region 152.
  • the third region 153 has a smaller area than the second region 152 and is formed in the region of the second region 152.
  • the bipolar transistor 104 is formed in the first region 151.
  • the bipolar transistor 104 includes a subcollector layer 107, a collector layer 108, a base layer 109, an emitter layer 110, and an emitter cap layer 111.
  • An emitter electrode 112 is formed on the emitter cap layer 111, and a base electrode 113 is formed on the base layer 109 around the emitter layer 110.
  • the subcollector layer 107 is composed of the metal layer 103 in the first region 151.
  • the bipolar transistor 104 is a heterojunction bipolar transistor made of a known compound semiconductor.
  • the resistance element 105 includes the resistance material layer 102 in the second region 152. Under the subcollector layer 107, a resistance layer 102a composed of the resistance material layer 102 in the first region 151 is formed.
  • the wiring 106 is made of the metal layer 103 in the third region 153 and connected to one end of the resistance element 105. In the embodiment, the wiring 116 is connected to the other end of the resistance element 105.
  • the wiring 116 is composed of the resistive material layer 102 in the fourth region 154.
  • the bipolar transistor 104, the resistance element 105, the wiring 106, and the interlayer insulating film 115 formed so as to cover the wiring 116 are provided.
  • a connection wiring 117 connected to the emitter electrode 112 and the wiring 106 is formed on the interlayer insulating film 115 through a through hole formed in the interlayer insulating film 115.
  • a lead-out wiring 118 connected to the wiring 116 through a through hole formed in the interlayer insulating film 115 is formed on the interlayer insulating film 115.
  • a growth substrate 201 made of a compound semiconductor such as InP or GaAs is prepared.
  • a first semiconductor layer 202, a second semiconductor layer 203, a third semiconductor layer 204, A fourth semiconductor layer 205 and a fifth semiconductor layer 206 are sequentially formed.
  • the first semiconductor layer 202 is composed of an InGaAs layer on the growth substrate 201 side and an InP layer on the second semiconductor layer 203 side.
  • the first semiconductor layer 202 is a layer for stopping etching.
  • the second semiconductor layer 203 is a layer used as an emitter cap layer, and is made of, for example, InGaAs doped with a high concentration of n-type.
  • the third semiconductor layer 204 is a layer that serves as an emitter layer, and is made of, for example, InP.
  • the fourth semiconductor layer 205 is a layer serving as a base layer, and is made of, for example, InGaAs doped with a high concentration of p-type.
  • the fifth semiconductor layer 206 is a layer used as a collector layer, and is made of, for example, InP. These may be formed by sequential epitaxial growth by a well-known metal organic chemical vapor deposition method.
  • the first metal layer 103 a is formed on the fifth semiconductor layer 206.
  • the first metal layer 103a is a layer for forming the subcollector layer 107, and is made of, for example, Au or an alloy of Au.
  • the first metal layer 103a may be composed of an alloy of a plurality of types of metals, or may be a multilayer film of a plurality of metals.
  • the side in contact with the fifth semiconductor layer 206 serving as the collector layer is preferably made of a material that can provide good contact characteristics with the semiconductor, for example, titanium, platinum, tungsten, molybdenum, or an alloy containing them. Good.
  • the surface side of the first metal layer 103a serves as a bonding surface (bonding surface), which will be described later, and therefore it is preferable that the first metal layer 103a be made of Au or an alloy of Au that can easily provide good adhesion.
  • the first metal layer 103a may be formed by a sputtering method or a vacuum evaporation method.
  • a resistive material layer 102 is formed on the substrate 101 (first step).
  • the substrate 101 is made of Si or SiC having high resistance and high thermal conductivity.
  • the substrate 101 may be made of a material having higher heat dissipation (thermal conductivity) than that of the semiconductor constituting the bipolar transistor.
  • the resistance material layer 102 may be formed by depositing a material containing tungsten such as WSiN by a sputtering method or the like.
  • a second metal layer 103b is formed on and in contact with the resistance material layer 102.
  • the second metal layer 103b is similar to the first metal layer 103a, and may be made of Au or an alloy of Au.
  • the surface side to be a bonding surface is preferably made of Au or an alloy of Au that can easily obtain good adhesion.
  • the growth substrate 201 and the substrate 101 are bonded together by bonding the first metal layer 103a and the second metal layer 103b.
  • the above-described bonding may be performed by a well-known surface activated bonding method.
  • the metal layer 103 is formed on the substrate 101 by the bonded first metal layer 103a and second metal layer 103b (second process).
  • the growth substrate 201 is removed.
  • a growth substrate 201 made of InP is selectively removed by etching using a hydrochloric acid-based etchant.
  • the InGaAs layer on the growth substrate 201 side of the first semiconductor layer 202 functions as an etching stop layer.
  • the selective etching described above may be performed after the growth substrate 201 is ground and polished to some extent by a well-known polishing method or the like.
  • the InGaAs layer of the first semiconductor layer 202 is selectively etched away using a citric acid-based etchant. In this etching, the InP layer of the first semiconductor layer 202 becomes an etching stop layer.
  • the InP layer of the first semiconductor layer 202 is selectively etched away again using a hydrochloric acid-based etchant.
  • the second semiconductor layer 203 made of InGaAs serves as an etching stop layer.
  • each of the first semiconductor layer 202, the second semiconductor layer 203, the third semiconductor layer 204, the fourth semiconductor layer 205, and the fifth semiconductor layer 206 is patterned by a known lithography technique and etching technique, so that FIG.
  • a collector layer 108, a base layer 109, an emitter layer 110, and an emitter cap layer 111 are formed.
  • a selective wet etching method, an inductively coupled plasma (ICP) etching method, or the like may be used.
  • the emitter electrode 112 and the base electrode 113 are formed, and the bipolar transistor 104 is formed (third step).
  • the emitter electrode 112 and the base electrode 113 may be formed using, for example, a vacuum evaporation method and a lift-off method.
  • the subcollector layer 107 is connected to the collector layer 108 in the first region 151, and the wiring 106 is disposed in the third region 153.
  • the metal layer 103 is made of Au and the resistance material layer 102 is made of an alloy containing tungsten as a main component
  • the metal layer 103 is selectively formed by reactive ion etching using argon gas and oxygen gas. Be etched. Alternatively, selective wet etching may be used.
  • the resistance material layer 102 is patterned to thereby connect the resistance element connected to the wiring 106 in the second region 152 as shown in FIG. 2E.
  • 105 is formed (fifth step).
  • etching process used in this patterning for example, well-known reactive ion etching may be used.
  • a resistance layer 102 a composed of the resistance material layer 102 in the first region 151 is formed under the subcollector layer 107.
  • the interlayer insulating film 115 is formed, and a contact hole at a predetermined position of the interlayer insulating film 115 is formed. Thereafter, the connection wiring 117 and the lead-out wiring are formed. These may be manufactured by a well-known method for manufacturing a semiconductor device.
  • the bipolar transistor 104 is manufactured with the resistive material layer 102 already formed, an element protective film for protecting only the element portion of the bipolar transistor 104 is formed. This manufacturing process can be omitted. As a result, the manufacturing process of the integrated circuit in which the heterojunction bipolar transistor and the resistance element are integrated on the substrate having high thermal conductivity can be further shortened.
  • a growth substrate 201 made of a compound semiconductor such as InP or GaAs is prepared.
  • a first semiconductor layer 202, a second semiconductor layer 203, a third semiconductor layer 204, A fourth semiconductor layer 205 and a fifth semiconductor layer 206 are sequentially formed. This is the same as the manufacturing method described with reference to FIG. 2A.
  • the metal layer 103 is formed on the fifth semiconductor layer 206.
  • the subcollector layer 107, the wiring 106, and the wiring 116 are simultaneously formed.
  • a resistive material layer 102 is formed on the substrate 101.
  • the growth substrate 201 and the substrate 101 are bonded to each other by bonding the metal layer 103 on which the subcollector layer 107, the wiring 106, and the wiring 116 are formed, and the resistance material layer 102. to paste together.
  • the resistance material layer 102 may be bonded to the metal layer 103 in which the subcollector layer 107, the wiring 106, and the wiring 116 are formed in this manner.
  • it is not necessary to form the second metal layer 103b described with reference to FIG. 2B it is possible to shorten the dish process.
  • the growth substrate 201 is removed, and the first semiconductor layer 202 is removed.
  • each of the first semiconductor layer 202, the second semiconductor layer 203, the third semiconductor layer 204, the fourth semiconductor layer 205, and the fifth semiconductor layer 206 is patterned by a known lithography technique and etching technique.
  • the bipolar electrode 104 is formed by forming the emitter electrode 112 and the base electrode 113.
  • the subcollector layer 107, the wiring 106, and the wiring 116 are already formed at this stage.
  • the resistance material layer 102 is patterned to form the resistance element 105 connected to the wiring 106, the interlayer insulating film 115, and the contact hole at a predetermined position of the interlayer insulating film 115. Thereafter, the connection wiring 117 and the lead-out wiring 118 are formed.
  • the bipolar transistor 104 is manufactured in a state where the resistance material layer 102 is already formed, it is not necessary to form an element protective film for protecting only the element portion of the bipolar transistor 104.
  • the manufacturing process can be omitted.
  • the manufacturing process of the integrated circuit in which the heterojunction bipolar transistor and the resistance element are integrated on the substrate having high thermal conductivity can be further shortened.
  • the resistive element is constituted by the resistive material layer disposed on the substrate side from the heterojunction bipolar transistor, the heterojunction bipolar transistor is formed on the substrate having high thermal conductivity. And the manufacturing process of the integrated circuit in which the resistance elements are integrated can be made shorter.

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Abstract

基板（１０１）の上に形成された抵抗材料層（１０２）と、抵抗材料層（１０２）の上に形成された金属層（１０３）と、基板（１０１）の上に形成されたバイポーラトランジスタ（１０４）と、基板（１０１）の上に形成された抵抗素子（１０５）とを備える。バイポーラトランジスタ（１０４）は、第１領域（１５１）における金属層（１０３）をサブコレクタ層（１０７）とし、また、サブコレクタ層（１０７）の上に形成されたコレクタ層（１０８）を備える。抵抗素子（１０５）は、第２領域（１５２）における抵抗材料層（１０２）から構成されている。

Description

集積回路およびその製造方法
　本発明は、バイポーラトランジスタと抵抗素子とが集積された集積回路およびその製造方法に関する。
　ヘテロ接合バイポーラトランジスタの高速動作化を図るためには、素子の内部容量の充放電時間を短縮させることが重要となり、このためには、ヘテロ接合バイポーラトランジスタの動作電流を増加させることが効果的である。しかしながら、動作電流を増加させると、ヘテロ接合バイポーラトランジスタ内での自己発熱によって素子温度が上昇する。
　素子温度の上昇は、素子内での電子輸送特性の劣化を招き、ヘテロ接合バイポーラトランジスタの電子走行時間の増大を招き、高電流注入による充放電時間短縮の効果をある程度打ち消してしまうことになる。更に、素子温度の上昇は、ヘテロ接合バイポーラトランジスタの動作寿命を短縮させてしまうという深刻な問題も生じさせる。
　よって、ヘテロ接合バイポーラトランジスタの動作電流を増加させる場合は、放熱が円滑に行われる構造となるように配慮する必要がある。
　通常、ヘテロ接合バイポーラトランジスタ素子で発生する熱は、ヘテロ接合バイポーラトランジスタに接続された配線や、素子直下の基板を通じて散逸させている。特に、基板を通じての放熱が重要であり、この対策として熱伝導率の高い基板を用いることが有効である。例えば、ＩｎＰ系やＧａＡｓ系の半導体から構成したヘテロ接合バイポーラトランジスタの場合、ＩｎＰより熱伝導率が高いＳｉ基板の上に、上述した半導体をエピタキシャル成長させてヘテロ接合バイポーラトランジスタを形成する試みが報告されている。
　しかしながら、異種基板上へのエピタキシャル成長は、格子定数や熱膨張係数が異なることに起因して転移や欠陥が発生して十分な結晶品質が得られないという問題が生じる。異種基板上に品質の良い結晶成長を行うには、ヘテロ接合バイポーラトランジスタ構造をエピタキシャル成長する前に格子定数差を緩和するためのバッファ層を厚く成長する必要が生じる。このようなバッファ層は、基板よりも熱伝導率が低いため、結果的に結晶品質と高い放熱性は両立できないという本質的な問題がある。
　良好な結晶品質と高放熱性を両立可能なヘテロ接合バイポーラトランジスタの結晶構造を得る方法として、次に示す方法が提案されている。まず、格子整合する化合物半導体基板の上に、上下反転でサブコレクタ層を除くヘテロ接合バイポーラトランジスタ層構造のエピタキシャル成長を行う。次に、これらを、高放熱基板にウエハレベルで貼り付け、化合物半導体基板を除去し、層構造を加工してヘテロ接合バイポーラトランジスタを形成する（非特許文献１参照）。
　この方法では、通常のヘテロ接合バイポーラトランジスタではエピタキシャル成長層で構成されるサブコレクタ層を、高熱伝導率の金属から構成し、金属から構成したサブコレクタ層を接着（接合）層として用いることにより、良好な貼り合わせ特性を得ている。
　このヘテロ接合バイポーラトランジスタが集積された集積回路の一例について、図４を参照して説明する（特許文献１参照）。この集積回路は、高放熱基板３０１の上に、ヘテロ接合バイポーラトランジスタ３０２と、抵抗素子３０３とを集積している。ヘテロ接合バイポーラトランジスタ３０２は、金属から構成したサブコレクタ層３０４、コレクタ層３０５、ベース層３０６、エミッタ層３０７、エミッタキャップ層３０８、エミッタ電極３０９、ベース電極３１０を備える。また、抵抗素子３０３には、配線３１１、配線３１２が接続している。
　ヘテロ接合バイポーラトランジスタ３０２は、素子保護膜３１３で覆われて保護されている。また、素子保護膜３１３で覆われたヘテロ接合バイポーラトランジスタ３０２、および抵抗素子３０３は、層間絶縁膜３１４に覆われている。素子保護膜３１３および層間絶縁膜３１４は、例えば有機樹脂から構成されている。
　また、層間絶縁膜３１４の上には、貫通孔を介してエミッタ電極３０９および配線３１１に接続する接続配線３１５、貫通孔を介して配線３１２に接続する引き出し配線３１６などが形成されている。
　ヘテロ接合バイポーラトランジスタの内部では、主にコレクタ層において自己発熱が発生するが、これに接して形成されているサブコレクタ層、更にサブコレクタ層に接している基板が、ともに高熱伝導材料となっているため、結果的に極めて良好な放熱特性が得られている。また、素子部を構成する化合物半導体の結晶品質についても、格子整合する化合物半導体基板上にエピタキシャル成長を行うため全く問題が生じない。
特開２００１－０７７２０４号公報
A. Thiam et al., "InP HBT Thermal Management by Transferring to High Thermal Conductivity Silicon Substrate", IEEE Electron Device Letters, vol. 35, no. 10, pp. 1010-1012, 2014.
　金属サブコレクタ層を接着層に用いて、高熱伝導支持基板とヘテロ接合バイポーラトランジスタ層構造を堆積したウエハを貼り合わせる方法は、良好な結晶品質と高い放熱特性を両立するのに有効な手段であるが、通常のヘテロ接合バイポーラトランジスタ作製工程と比較すると、サブコレクタ層用の金属膜の堆積、貼り合わせ、化合物半導体基板のエッチングなどの工程が追加となっており、作製工程が長くなるという問題がある。
　また、ヘテロ接合バイポーラトランジスタに抵抗素子などを集積した集積回路を作製する場合、更に工程が長くなるという問題がある。前述したように、抵抗素子を集積する場合、一般には、ヘテロ接合バイポーラトランジスタを作製した後、窒化タングステン・ケイ素（ＷＳｉＮ）などの抵抗材料を、基板の全域に堆積して抵抗材料層を形成し、この抵抗材料層をパターニングして抵抗素子を形成している。抵抗材料層は、ヘテロ接合バイポーラトランジスタに接触させることはできないので、図４を用いて説明したように、ヘテロ接合バイポーラトランジスタ３０２を覆う素子保護膜３１３を形成した後、抵抗材料層を形成して抵抗素子３０３を形成している。
　このように、従来では、良好な放熱性を得るために熱伝導率の高い基板の上にヘテロ接合バイポーラトランジスタを作製し、更に抵抗素子などを集積させる場合、工程が増加して製造工程が長くなるという問題があった。
　本発明は、以上のような問題点を解消するためになされたものであり、熱伝導率の高い基板の上にヘテロ接合バイポーラトランジスタおよび抵抗素子を集積させた集積回路の製造工程を、より短くできるようにすることを目的とする。
　本発明に係る集積回路は、基板の上に形成されて、各々独立した第１領域および第２領域を備え、抵抗材料から構成された抵抗材料層と、第１領域と、第２領域の中の一部の第３領域とにおいて、抵抗材料層の上に接して形成されて金属から構成された金属層と、第１領域における金属層をサブコレクタ層としてサブコレクタ層の上に形成されたコレクタ層を備えるバイポーラトランジスタと、第２領域における抵抗材料層からなる抵抗素子と、第３領域における金属層からなり、抵抗素子に接続する配線とを備える。
　上記集積回路において、基板は、バイポーラトランジスタを構成する半導体より高い放熱性を有している材料から構成されていればよい。
　上記集積回路において、金属は、金から構成されているとよい。
　上記集積回路において、抵抗材料は、タングステンを含んだ材料から構成されているとよい。
　また、本発明に係る集積回路の製造方法は、基板の上に抵抗材料から構成された抵抗材料層を形成する第１工程と、金属から構成された金属層を抵抗材料層の上に接した状態で形成する第２工程と、第１領域における抵抗材料層の上に、コレクタ層を備えるバイポーラトランジスタを形成する第３工程と、第１領域においてコレクタ層に接続するサブコレクタ層、および第１領域とは異なる第２領域の範囲の一部の第３領域に配置される配線を、金属層をパターニングして形成する第４工程と、サブコレクタ層および配線を形成した後で、第２領域において配線に接続する抵抗素子を、抵抗材料層をパターニングして形成する第５工程とを備える。
　上記集積回路の製造方法において、基板は、バイポーラトランジスタを構成する半導体より高い放熱性を備える材料から構成すればよい。
　上記集積回路の製造方法において、金属は、金から構成するとよい。
　上記集積回路の製造方法において、抵抗材料は、タングステンを含んだ材料から構成するとよい。
　以上説明したように、本発明によれば、ヘテロ接合バイポーラトランジスタより基板の側に配置している抵抗材料層より抵抗素子を構成するので、熱伝導率の高い基板の上にヘテロ接合バイポーラトランジスタおよび抵抗素子を集積させた集積回路の製造工程が、より短くできるという優れた効果が得られる。
図１は、本発明の実施の形態における集積回路の構成を示す断面図である。 図２Ａは、本発明の実施の形態おける集積回路の製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｂは、本発明の実施の形態おける集積回路の製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｃは、本発明の実施の形態おける集積回路の製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｄは、本発明の実施の形態おける集積回路の製造方法を説明するための途中工程の状態を示す断面図である。 図２Ｅは、本発明の実施の形態おける集積回路の製造方法を説明するための途中工程の状態を示す断面図である。 図３Ａは、本発明の実施の形態おける集積回路の他の製造方法を説明するための途中工程の状態を示す断面図である。 図３Ｂは、本発明の実施の形態おける集積回路の他の製造方法を説明するための途中工程の状態を示す断面図である。 図３Ｃは、本発明の実施の形態おける集積回路の他の製造方法を説明するための途中工程の状態を示す断面図である。 図３Ｄは、本発明の実施の形態おける集積回路の他の製造方法を説明するための途中工程の状態を示す断面図である。 図４は、従来の集積回路の構成を示す断面図である。
　以下、本発明の実施の形態おける集積回路について図１を参照して説明する。この集積回路は、基板１０１と、基板１０１の上に形成された抵抗材料層１０２と、抵抗材料層１０２の上に形成された金属層１０３と、基板１０１の上に形成されたバイポーラトランジスタ１０４と、基板１０１の上に形成された抵抗素子１０５とを備える。
　抵抗材料層１０２は、後述する抵抗素子１０５を構成するための抵抗材料から構成されたものであり、例えば、ＷＳｉＮなどのタングステンを含む材料などから構成されている。また、抵抗材料層１０２は、各々独立した第１領域１５１および第２領域１５２に形成されている。
　金属層１０３は、Ａｕなどの金属から構成され、抵抗材料層１０２の上に接して形成されている。また、金属層１０３は、第１領域１５１と、第２領域１５２の中の一部の第３領域１５３に形成されている。また、実施の形態では、金属層１０３は、第２領域１５２の中の一部の第４領域１５４にも形成されている。第３領域１５３は、第２領域１５２より小さい面積で、第２領域１５２の領域内に形成されている。
　バイポーラトランジスタ１０４は、第１領域１５１に形成されている。バイポーラトランジスタ１０４は、サブコレクタ層１０７、コレクタ層１０８、ベース層１０９，エミッタ層１１０、エミッタキャップ層１１１を備えている。また、エミッタキャップ層１１１の上には、エミッタ電極１１２が形成され、エミッタ層１１０の周囲のベース層１０９の上には、ベース電極１１３が形成されている。また、サブコレクタ層１０７は、第１領域１５１における金属層１０３から構成されている。バイポーラトランジスタ１０４は、公知の化合物半導体から構成されたヘテロ接合バイポーラトランジスタである。
　抵抗素子１０５は、第２領域１５２における抵抗材料層１０２から構成されている。なお、サブコレクタ層１０７の下には、第１領域１５１における抵抗材料層１０２から構成された抵抗層１０２ａが形成されている。また、配線１０６は、第３領域１５３における金属層１０３からなり、抵抗素子１０５の一端に接続している。また、実施の形態では、抵抗素子１０５の他端に、配線１１６が接続している。配線１１６は、第４領域１５４における抵抗材料層１０２から構成されている。
　また、実施の形態では、バイポーラトランジスタ１０４、抵抗素子１０５、配線１０６、および配線１１６を覆って形成された層間絶縁膜１１５を備える。また、層間絶縁膜１１５の上には、層間絶縁膜１１５に形成されている貫通孔を介し、エミッタ電極１１２および配線１０６に接続する接続配線１１７が形成されている。また、層間絶縁膜１１５の上には、層間絶縁膜１１５に形成されている貫通孔を介し、配線１１６に接続する引き出し配線１１８が形成されている。
　次に、本発明の実施の形態における集積回路の製造方法について、図２Ａ～図２Ｅを参照して説明する。
　まず、図２Ａに示すように、ＩｎＰやＧａＡｓなどの化合物半導体からなる成長基板２０１を用意し、成長基板２０１の上に、第１半導体層２０２、第２半導体層２０３、第３半導体層２０４、第４半導体層２０５、第５半導体層２０６を順次に形成する。
　第１半導体層２０２は、成長基板２０１の側をＩｎＧａＡｓの層から構成し、第２半導体層２０３の側をＩｎＰの層から構成する。第１半導体層２０２は、エッチング停止のための層である。第２半導体層２０３は、エミッタキャップ層とする層であり、例えば、高濃度にｎ型ドープされたＩｎＧａＡｓから構成する。第３半導体層２０４は、エミッタ層とする層であり、例えばＩｎＰから構成する。第４半導体層２０５は、ベース層とする層であり、例えば、高濃度にｐ型ドープされたＩｎＧａＡｓから構成する。第５半導体層２０６は、コレクタ層とする層であり、例えばＩｎＰから構成する。これらは、よく知られた有機金属気相成長法により、順次にエピタキシャル成長させることで形成すればよい。
　また、第５半導体層２０６に上に、第１金属層１０３ａを形成する。第１金属層１０３ａは、サブコレクタ層１０７とするための層であり、例えば、ＡｕまたはＡｕの合金から構成する。また、第１金属層１０３ａは、複数の種類の金属による合金から構成してもよく、複数の金属による多層膜でも良い。特に、コレクタ層となる第５半導体層２０６に接する側は、半導体と良好なコンタクト特性が得られる材料から構成するとよく、例えば、チタンや、白金、タングステン、モリブデンやそれらが含まれる合金から構成するとよい。一方、第１金属層１０３ａの表面側は、後述する貼り合わせのための面（貼り合わせ面）となるため、良好な密着性が得られやすいＡｕやＡｕの合金から構成するとよい。第１金属層１０３ａは、スパッタリング法もしくは真空蒸着法により形成すればよい。
　一方、図２Ｂに示すように、基板１０１の上に、抵抗材料層１０２を形成する（第１工程）。基板１０１は、高抵抗で熱伝導率が高いＳｉやＳｉＣから構成する。基板１０１は、バイポーラトランジスタを構成する半導体より高い放熱性（熱伝導率）を有した材料から構成すればよい。抵抗材料層１０２は、ＷＳｉＮなどのタングステンを含む材料を、スパッタリング法などにより堆積することで形成すればよい。
　次に、抵抗材料層１０２の上に接して第２金属層１０３ｂを形成する。第２金属層１０３ｂは、第１金属層１０３ａと同様であり、ＡｕやＡｕの合金から構成するとよい。特に、貼り合わせ面となる表面側は、良好な密着性が得られやすいＡｕやＡｕの合金から構成するとよい。
　次に、図２Ｃに示すように、第１金属層１０３ａと第２金属層１０３ｂとを接合することで、成長基板２０１と基板１０１とを貼り合わせる。例えば、よく知られた表面活性化接合法により、上述した接合を実施すればよい。この接合により、基板１０１の上には、接合した第１金属層１０３ａと第２金属層１０３ｂとによる金属層１０３が形成された状態となる（第２工程）。
　次に、成長基板２０１を除去する。例えば、塩酸系のエッチャントを用い、ＩｎＰからなる成長基板２０１を選択的にエッチング除去する。このエッチング処理では、第１半導体層２０２の成長基板２０１の側のＩｎＧａＡｓの層が、エッチング停止層として機能する。なお、よく知られた研磨法などにより成長基板２０１を研削研磨してある程度薄くした後で、上述した選択エッチングを実施してもよい。次に、クエン酸系エッチング液を用い、第１半導体層２０２のＩｎＧａＡｓの層を選択的にエッチング除去する。このエッチングでは、第１半導体層２０２のＩｎＰの層がエッチング停止層となる。次に、再度、塩酸系のエッチャントを用い、第１半導体層２０２のＩｎＰの層を選択的にエッチング除去する。このエッチングでは、ＩｎＧａＡｓからなる第２半導体層２０３がエッチング停止層となる。
　次に、第１半導体層２０２、第２半導体層２０３、第３半導体層２０４、第４半導体層２０５、第５半導体層２０６の各々を、公知のリソグラフィー技術およびエッチング技術によりパターニングすることで、図２Ｄに示すように、コレクタ層１０８、ベース層１０９，エミッタ層１１０、エミッタキャップ層１１１を形成する。各層のエッチング処理は、選択ウエットエッチング法や誘導結合プラズマ（ＩＣＰ）エッチング法などを用いればよい。また、エミッタ電極１１２、ベース電極１１３を形成し、バイポーラトランジスタ１０４を形成する（第３工程）。エミッタ電極１１２、ベース電極１１３の形成は、例えば、真空蒸着法とリフトオフ法を用いればよい。
　次に、金属層１０３をパターニングすることで、サブコレクタ層１０７、配線１０６、および配線１１６を同時に形成する（第４工程）。前述したように、サブコレクタ層１０７は、第１領域１５１においてコレクタ層１０８に接続し、配線１０６は、第３領域１５３に配置される。
　このパターニングで用いるエッチング処理では、下層の抵抗材料層１０２がエッチングされない十分な選択比が得られるエッチング方法を用いることが重要である。例えば、金属層１０３をＡｕから構成し、抵抗材料層１０２を、タングステンを主成分とした合金から構成する場合、アルゴンガスと酸素ガスを用いた反応性イオンエッチングにより、金属層１０３が選択的にエッチングされるようにする。また、選択ウエットエッチングを用いても良い。
　以上のようにサブコレクタ層１０７、配線１０６、および配線１１６を形成した後で、抵抗材料層１０２をパターニングすることで、図２Ｅに示すように、第２領域１５２において配線１０６に接続する抵抗素子１０５を形成する（第５工程）。このパターニングで用いるエッチング処理には、例えば、よく知られた反応性イオンエッチングを用いればよい。なお、このパターニングでは、サブコレクタ層１０７の下に、第１領域１５１における抵抗材料層１０２から構成された抵抗層１０２ａが形成される。
　以上のように、バイポーラトランジスタ１０４、配線１０６（配線１１６）、および抵抗素子１０５を形成した後、図１に示すように、層間絶縁膜１１５を形成し、層間絶縁膜１１５の所定箇所のコンタクトホールを形成し、この後、接続配線１１７，引き出し配線を形成する。これらは、よく知られた半導体装置の製造方法により作製すればよい。
　上述したように、実施の形態によれば、すでに抵抗材料層１０２が形成されている状態で、バイポーラトランジスタ１０４を作製するので、バイポーラトランジスタ１０４の素子部のみを保護するための素子保護膜を形成する必要が無く、この作製工程を省略することができる。この結果、熱伝導率の高い基板の上にヘテロ接合バイポーラトランジスタおよび抵抗素子を集積させた集積回路の製造工程を、より短くできる。
　次に、本発明の実施の形態における集積回路の他の製造方法について、図３Ａ～図３Ｄを参照して説明する。
　まず、図３Ａに示すように、ＩｎＰやＧａＡｓなどの化合物半導体からなる成長基板２０１を用意し、成長基板２０１の上に、第１半導体層２０２、第２半導体層２０３、第３半導体層２０４、第４半導体層２０５、第５半導体層２０６を順次に形成する。これは、図２Ａを用いて説明した製造方法と同様である。この例では、第５半導体層２０６に上に、金属層１０３を形成する。
　次に、金属層１０３をパターニングすることで、図３Ｂに示すように、サブコレクタ層１０７、配線１０６、および配線１１６を同時に形成する。
　一方、図３Ｃに示すように、基板１０１の上に、抵抗材料層１０２を形成する。
　次に、図３Ｄに示すように、サブコレクタ層１０７、配線１０６、および配線１１６が形成されている金属層１０３と、抵抗材料層１０２とを接合することで、成長基板２０１と基板１０１とを貼り合わせる。十分な密着性が得られる場合は、このように、サブコレクタ層１０７、配線１０６、および配線１１６が形成されている金属層１０３と、抵抗材料層１０２とを接合すようにしてもよい。この例では、図２Ｂを用いて説明した第２金属層１０３ｂの形成が必要ないため、皿の工程の短縮が見込める。
　次に、前述同様に、成長基板２０１を除去し、第１半導体層２０２を除去する。次に、前述同様に、第１半導体層２０２、第２半導体層２０３、第３半導体層２０４、第４半導体層２０５、第５半導体層２０６の各々を、公知のリソグラフィー技術およびエッチング技術によりパターニングし、エミッタ電極１１２、ベース電極１１３を形成することで、バイポーラトランジスタ１０４を形成する。この例では、この段階で、すでに、サブコレクタ層１０７、配線１０６、および配線１１６が形成されている。
　次に、前述同様に、抵抗材料層１０２をパターニングすることで、配線１０６に接続する抵抗素子１０５を形成し、層間絶縁膜１１５を形成し、層間絶縁膜１１５の所定箇所のコンタクトホールを形成し、この後、接続配線１１７，引き出し配線１１８を形成する。
　この製造法例においても、すでに抵抗材料層１０２が形成されている状態で、バイポーラトランジスタ１０４を作製するので、バイポーラトランジスタ１０４の素子部のみを保護するための素子保護膜を形成する必要が無く、この作製工程を省略することができる。この結果、熱伝導率の高い基板の上にヘテロ接合バイポーラトランジスタおよび抵抗素子を集積させた集積回路の製造工程を、より短くできる。
　以上に説明したように、本発明によれば、ヘテロ接合バイポーラトランジスタより基板の側に配置している抵抗材料層より抵抗素子を構成するので、熱伝導率の高い基板の上にヘテロ接合バイポーラトランジスタおよび抵抗素子を集積させた集積回路の製造工程が、より短くできるようになる。
　なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形および組み合わせが実施可能であることは明白である。
　１０１…基板、１０２…抵抗材料層、１０２ａ…抵抗層、１０３…金属層、１０４…バイポーラトランジスタ、１０５…抵抗素子、１０６…配線、１０７…サブコレクタ層、１０８…コレクタ層、１０９…ベース層、１１０…エミッタ層、１１１…エミッタキャップ層、１１２…エミッタ電極、１１３…ベース電極、１１５…層間絶縁膜、１１６…配線、１１７…接続配線、１１８…引き出し配線、１５１…第１領域、１５２…第２領域、１５３…第３領域、１５４…第４領域。

Claims (8)

  1. 　基板の上に形成されて、各々独立した第１領域および第２領域を備え、抵抗材料から構成された抵抗材料層と、
    　前記第１領域と、前記第２領域の中の一部の第３領域とにおいて、前記抵抗材料層の上に接して形成されて金属から構成された金属層と、
    　前記第１領域における前記金属層をサブコレクタ層として前記サブコレクタ層の上に形成されたコレクタ層を備えるバイポーラトランジスタと、
    　前記第２領域における前記抵抗材料層からなる抵抗素子と、
    　前記第３領域における前記金属層からなり、前記抵抗素子に接続する配線と
    　を備えることを特徴とする集積回路。
  2. 　請求項１記載の集積回路において、
    　前記基板は、前記バイポーラトランジスタを構成する半導体より高い放熱性を有している材料から構成されていることを特徴とする集積回路。
  3. 　請求項１または２記載の集積回路において、
    　前記金属は、金から構成されていることを特徴とする集積回路。
  4. 　請求項１～３のいずれか１項に記載の集積回路において、
    　前記抵抗材料は、タングステンを含んだ材料から構成されている特徴とする集積回路。
  5. 　基板の上に抵抗材料から構成された抵抗材料層を形成する第１工程と、
    　金属から構成された金属層を前記抵抗材料層の上に接した状態で形成する第２工程と、
    　第１領域における前記抵抗材料層の上に、コレクタ層を備えるバイポーラトランジスタを形成する第３工程と、
    　前記第１領域において前記コレクタ層に接続するサブコレクタ層、および前記第１領域とは異なる第２領域の範囲の一部の第３領域に配置される配線を、前記金属層をパターニングして形成する第４工程と、
    　前記サブコレクタ層および前記配線を形成した後で、前記第２領域において前記配線に接続する抵抗素子を、前記抵抗材料層をパターニングして形成する第５工程と
    　を備えることを特徴とする集積回路の製造方法。
  6. 　請求項５記載の集積回路の製造方法において、
    　前記基板は、前記バイポーラトランジスタを構成する半導体より高い放熱性を備える材料から構成することを特徴とする集積回路の製造方法。
  7. 　請求項５または６記載の集積回路の製造方法において、
    　前記金属は、金から構成することを特徴とする集積回路の製造方法。
  8. 　請求項５～７のいずれか１項に記載の集積回路の製造方法において、
    　前記抵抗材料は、タングステンを含んだ材料から構成することを特徴とする集積回路の製造方法。
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