WO2019187148A1 - 表示デバイス、マスク、表示デバイスの製造方法 - Google Patents

表示デバイス、マスク、表示デバイスの製造方法 Download PDF

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WO2019187148A1
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mask
layer
display device
common
pixel region
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通 園田
越智　貴志
久雄 越智
剛史 千崎
中田　秀樹
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シャープ株式会社
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    • H10K71/166—Deposition of organic active material using physical vapour deposition [PVD], e.g. vacuum deposition or sputtering using selective deposition, e.g. using a mask

Definitions

  • the present invention relates to a display device, a mask, and a method for manufacturing the display device.
  • an FMM (Fine Film) is a film formation mask that is selectively formed for each pixel as a film formation mask used for forming each layer on a substrate in manufacturing a display device.
  • a mask referred to as a metal mask) (hereinafter referred to as FMM) and a mask referred to as a CMM (common metal mask) or an open mask (hereinafter referred to as CMM) for forming a common layer common to all pixels.
  • FMM metal mask
  • CMM common metal mask
  • CMM common metal mask
  • CMM common metal mask
  • the positions of these masks may be shifted due to magnetic force, misalignment, tolerance of the substrate or mask, misalignment of alignment marks, and the like.
  • the FMM an opening corresponding to a pixel is provided only in a necessary pixel portion, and a mask spacer provided inside and outside the pixel region in which a plurality of pixels are provided at the time of close contact with the substrate. Retained.
  • the CMM is provided with an opening that opens the entire pixel region. Therefore, the CMM has a larger opening area than the FMM, and is held only by the mask spacer outside the pixel region when closely contacting the substrate.
  • the CMM has an opening end that is easily bent toward the substrate side by its own weight or magnetic force when the position shift occurs as described above, and the opening end that is bent toward the substrate side by the magnetic force is the opening end. It is easy to contact the mask spacer in the direction in which the position is shifted. There may be a case where foreign matter such as a film made of a film deposition material deposited by film deposition or a residue that cannot be removed by mask cleaning adheres to the opening end of the CMM. For this reason, when the opening end of the CMM comes into contact with the mask spacer, the foreign matter adhering to the opening end of the CMM is transferred to the mask spacer. Such foreign matters reduce the reliability of the display device such as causing dark spots.
  • a contact region between the cathode and the routing wiring provided in the TFT layer provided with the TFT for driving the light emitting element is provided between the mask spacer in the pixel region and the mask spacer outside the pixel region.
  • the open end of the CMM is generally flush and has a linear shape in plan view.
  • the common layer formed of the CMM is uniformly formed outside the pixel region.
  • the common layer uniformly closes the contact region, and the area of the region where the cathode and the routing wiring cannot be contacted increases and the contact resistance increases. Such a problem leads to a decrease in the reliability of the display device.
  • a display device includes a plurality of pixel region mask spacers formed in a pixel region provided with a plurality of pixels, and a frame region outside the pixel region so as to surround the pixel region.
  • a plurality of frame region mask spacers formed, and a common layer formed on the plurality of pixel region mask spacers in common with the plurality of pixels, the end of the common layer being a plane It has unevenness by visual inspection.
  • a mask according to one embodiment of the present invention is a mask that has an opening that opens a pixel region in which a plurality of pixels are provided and forms a common layer that is common to the plurality of pixels.
  • the open end has irregularities in plan view.
  • a method for manufacturing a display device includes a step of forming a plurality of frame region mask spacers in a frame region outside the pixel region so as to surround a pixel region provided with a plurality of pixels, and A step of forming a plurality of pixel region mask spacers in the pixel region, and a mask having an opening having an opening end that is open in the pixel region and provided with irregularities in plan view are applied to the frame region mask spacer. Forming a common layer common to the plurality of pixels on the plurality of pixel region mask spacers in contact with each other.
  • a margin can be ensured between an opening end of a mask for forming a common layer common to a plurality of pixels and a pixel region mask spacer. .
  • the opening end of the mask and the mask Contact with the pixel region mask spacer or the frame region mask spacer can be suppressed. Therefore, even if foreign matter adheres to the opening end of the mask, it is possible to prevent foreign matter from adhering to the pixel region mask spacer or the frame region mask spacer.
  • an area of the portion not covered with the mask between the pixel region mask spacer and the frame region mask spacer can be reduced. it can. Therefore, a contact region between one electrode of a light emitting element and a lead wiring provided in a TFT layer in which a TFT for driving the light emitting element is provided between the pixel region mask spacer and the frame region mask spacer. If the position of the mask for forming the common layer common to a plurality of pixels with respect to the pixel region mask spacer is shifted to the frame region side when the common layer is formed, The contact region can be secured. Therefore, according to the one aspect, it is possible to provide a mask and a display device manufacturing method capable of manufacturing a display device with higher reliability than before and a display device with higher reliability than before. .
  • FIG. 4A is a plan view schematically showing the positional relationship between the opening end of the mask and the pixel region mask spacer when the mask shown in FIG. 4 is shifted to the pixel region side
  • FIG. The positional relationship between the opening end of the mask and the pixel region mask spacer when the convex portion located between the pixel region mask spacers adjacent to the frame region is shifted to the pixel region mask spacer side sandwiching the convex portion in the mask shown in FIG. It is a top view shown typically.
  • (A) is sectional drawing which shows typically the positional relationship of the opening edge of this mask and pixel area mask spacer when the mask shown in FIG. 4 is arrange
  • FIG. 5B is a cross-sectional view schematically showing the positional relationship between the opening end of the mask and the pixel region mask spacer when the mask shown in FIG.
  • FIG. 5 is a plan view showing a positional relationship between an opening end of the mask and a pixel region mask spacer when the mask shown in FIG. 4 is shifted to the frame region side.
  • (A) is an opening of the mask when the mask is appropriately disposed with respect to the pixel region mask spacer when a mask having a linear opening in a plan view is used as the CMM.
  • FIG. 6B is a cross-sectional view schematically showing the positional relationship between the pixel area mask spacer and the pixel area mask spacer; FIG. FIG.
  • 6C is a cross-sectional view schematically showing the positional relationship of FIG. 5C, schematically showing the problems when the common layer is formed in the state shown in FIG. It is sectional drawing shown. It is a top view which shows the positional relationship of the opening edge of this mask and pixel area mask spacer when the mask shown to (a) of FIG. 10 shifts
  • FIG. 1 is a flowchart showing an example of a method for manufacturing the display device 2 according to the present embodiment.
  • FIG. 2 is a cross-sectional view showing a configuration of a pixel region (display region) of the display device 2 according to the present embodiment.
  • FIG. 3 is a cross-sectional view showing the configuration of the frame area NA and the vicinity thereof of the display device 2 according to the present embodiment.
  • “same layer” means formed in the same process (film formation step), and “lower layer” is formed in a process prior to the layer to be compared. This means that the “upper layer” is formed in a later process than the layer to be compared.
  • a resin layer 12 is formed on a translucent support substrate (for example, mother glass) (step S1).
  • the barrier layer 3 is formed (step S2).
  • the TFT layer 4 is formed (step S3).
  • the light emitting element layer 5 is formed (step S4).
  • the sealing layer 6 is formed (step S5).
  • a protective top film is temporarily pasted on the sealing layer 6 (step S6).
  • Step S7 the support substrate is peeled off from the resin layer 12 by laser light irradiation or the like.
  • the lower film 10 is attached to the lower surface of the resin layer 12 (step S8).
  • the laminate including the lower film 10, the resin layer 12, the barrier layer 3, the TFT layer 4, the light emitting element layer 5, and the sealing layer 6 is divided to obtain a plurality of pieces (step S9).
  • the functional film 39 is affixed (step S11).
  • an electronic circuit board for example, an IC chip and an FPC
  • Step S1 to S12 are performed by a display device manufacturing apparatus (including a film forming apparatus that performs each step of steps S1 to S5).
  • the material of the resin layer 12 examples include polyimide.
  • the resin layer 12 may be replaced with a two-layer resin film (for example, a polyimide film) and an inorganic insulating film sandwiched between them.
  • the barrier layer 3 is a layer that prevents foreign matters such as water and oxygen from entering the TFT layer 4 and the light emitting element layer 5.
  • a silicon oxide film, a silicon nitride film, or an oxynitride formed by a CVD method is used.
  • a silicon film or a laminated film thereof can be used.
  • the TFT layer 4 includes a semiconductor film 15, an inorganic insulating film 16 (gate insulating film) above the semiconductor film 15, a gate electrode GE and a gate wiring GH above the inorganic insulating film 16, and a gate electrode GE and An inorganic insulating film 18 above the gate wiring GH, a power wiring CE above the inorganic insulating film 18, an inorganic insulating film 20 above the power wiring CE, and a source wiring SH above the inorganic insulating film 20 And a planarizing film 21 (interlayer insulating film) that is an upper layer than the source wiring SH.
  • the semiconductor film 15 is made of, for example, low-temperature polysilicon (LTPS) or an oxide semiconductor (for example, an In—Ga—Zn—O-based semiconductor), and a transistor (TFT) is formed so as to include the semiconductor film 15 and the gate electrode GE. Is done.
  • the transistor is shown with a top gate structure, but may have a bottom gate structure.
  • the gate electrode GE, the gate wiring GH, the power supply wiring CE, and the source wiring SH are configured by a single layer film or a stacked film of a metal including at least one of aluminum, tungsten, molybdenum, tantalum, chromium, titanium, and copper, for example.
  • the TFT layer 4 in FIG. 2 includes one semiconductor layer and three metal layers.
  • the inorganic insulating films 16, 18, and 20 can be formed of, for example, a silicon oxide (SiOx) film, a silicon nitride (SiNx) film, or a stacked film thereof formed by a CVD method.
  • the planarization film 21 can be made of a photosensitive organic material that can be applied, such as polyimide or acrylic.
  • the light emitting element layer 5 includes an anode 22 above the planarizing film 21, an insulating edge cover 23 covering the edge of the anode 22, an EL (electroluminescence) layer 24 above the edge cover 23, and an EL layer A cathode layer 25 higher than 24 and mask spacers 31 and 32; Further, the light emitting element layer 5 may include a capping layer such as an organic capping layer or an inorganic capping layer above the cathode 25.
  • the edge cover 23 is formed, for example, by applying an organic material such as polyimide or acrylic and then patterning by photolithography.
  • a light emitting element ES for example, OLED: organic light emitting diode, QLED: quantum dot light emitting diode
  • a light emitting element ES including the anode 22, the EL layer 24, and the cathode 25 is formed in the light emitting element layer 5 to control the light emitting element ES.
  • a pixel circuit is formed in the TFT layer 4.
  • the anode 22 is a pattern electrode formed in an island shape for each pixel.
  • the cathode 25 is a common electrode formed in a solid shape in common to all the pixels, and is formed over the entire pixel area DA without being separately applied to each pixel.
  • the anode 22 is mainly formed by a sputtering method, whereas the cathode 25 is mainly formed by a vapor deposition method.
  • an open mask called CMM (Common Metal Mask) in which the entire pixel area DA is opened is used as the vapor deposition mask.
  • the EL layer 24 includes, for example, a hole injection layer, a common hole transport layer, an island-shaped hole transport layer, a light emitting layer, a hole blocking layer, an electron transport layer, and an electron injection layer in order from the lower layer side. It is configured by stacking.
  • the light emitting layer is formed in an island shape, for example, in the opening (for each pixel) of the edge cover 23 by an evaporation method or an inkjet method.
  • the light emitting layer of the OLED is formed as an island-shaped vapor deposition layer by a vapor deposition method using, for example, an FMM (fine metal mask) as a vapor deposition mask.
  • the light emitting layer of the QLED is formed by, for example, applying a solvent in which quantum dots are diffused by inkjet coating.
  • an open mask called a CMM common metal mask
  • the island-shaped hole transport layer is formed as an island-shaped vapor deposition layer by a vapor deposition method using FMM.
  • the other functional layer is formed as an island-shaped or solid-shaped common layer by an evaporation method using FMM or CMM.
  • These functional layers may be organic layers made of organic materials or inorganic layers made of inorganic materials.
  • the capping layer is formed as a solid common layer by vapor deposition using CMM.
  • the capping layer may have a laminated structure in which an organic capping layer made of an organic material and an inorganic capping layer made of an inorganic material are laminated in this order, or only one of them may be provided. .
  • the hole injection layer, the common hole transport layer, the island-shaped hole transport layer, the light emitting layer, the hole blocking layer, the electron transport layer, the structure in which one or more layers are not formed, or further A configuration in which other layers are formed is also possible.
  • the anode 22 is composed of, for example, a laminate of ITO (Indium Tin Oxide) and Ag (silver) or an alloy containing Ag, and has light reflectivity.
  • the cathode 25 can be made of a light-transmitting conductive material such as MgAg alloy (ultra-thin film), ITO, or IZO (Indium zinc Oxide).
  • the light-emitting element ES is an OLED
  • holes and electrons are recombined in the light-emitting layer due to the drive current between the anode 22 and the cathode 25, and light is emitted in the process in which the excitons generated thereby transition to the ground state.
  • the cathode 25 is light-transmitting and the anode 22 is light-reflecting
  • the light emitted from the EL layer 24 is directed upward and becomes top emission.
  • the cathode 25 is light-reflective and the anode 22 is light-transmitting
  • the light emitted from the EL layer 24 is directed downward and becomes bottom emission.
  • the light emitting device ES is a QLED
  • holes and electrons are recombined in the light emitting layer by the driving current between the anode 22 and the cathode 25, and the excitons generated thereby are the conduction band level of the quantum dot.
  • Light (fluorescence) is emitted in the process of transition from valence band level to valence band.
  • a light emitting element ES inorganic light emitting diode or the like
  • OLED organic light emitting diode
  • the mask spacer 31 is a pixel area mask spacer provided in the pixel area DA.
  • the mask spacer 32 is a frame area mask spacer provided in the frame area NA surrounding the pixel area DA.
  • the mask spacer 31 is provided between adjacent anode exposed portions (openings of the edge cover 23 where the anode 22 is exposed) in each pixel.
  • dummy pixels may be provided so as to surround the display pixels, or only the display pixels may be provided.
  • the anode exposed portion in the display pixel functions as a light emitting region of the light emitting element ES.
  • the mask spacer 31 is provided at a predetermined portion of the edge cover 23 so as to protrude toward the cathode 25 (that is, the side opposite to the TFT layer 4). In FIG. 2, the mask spacer 31 is not shown.
  • the mask spacer 31 holds the FMM during film formation by FMM.
  • the mask spacer 32 holds the FMM during film formation using the FMM and also holds the CMM during film formation using the CMM. For this reason, the FMM is held by the mask spacers 31 and 32 during film formation (in other words, in close contact with the film formation substrate).
  • the CMM is held by the mask spacer 32 during film formation (in other words, in close contact with the film formation substrate).
  • the mask spacers 31 and 32 are made of, for example, a photosensitive resin.
  • the mask spacers 31 and 32 may be formed of the same material as the edge cover 23 or may be formed of different materials.
  • the sealing layer 6 is translucent, and includes an inorganic sealing layer 26 that covers the cathode 25, an organic buffer film 27 that is above the inorganic sealing layer 26, and an inorganic sealing layer 28 that is above the organic buffer film 27. Including.
  • the sealing layer 6 covering the light emitting element layer 5 prevents penetration of foreign substances such as water and oxygen into the light emitting element layer 5.
  • Each of the inorganic sealing layer 26 and the inorganic sealing layer 28 is an inorganic insulating film, and is formed of, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, or a laminated film thereof formed by a CVD method. be able to.
  • the organic buffer film 27 is a light-transmitting organic film having a flattening effect, and can be made of a coatable organic material such as acrylic.
  • the organic buffer film 27 can be formed by, for example, inkjet coating.
  • the frame area NA may be provided with a frame-shaped bank 33 for stopping inkjet droplets and a frame-shaped bank (not shown) surrounding the bank 33.
  • the bank 33 can be formed of the same material as the edge cover 23 and the mask spacers 31 and 32 at the same time.
  • a frame-shaped bank (not shown) surrounding the bank 33 has, for example, a two-layer structure of a lower layer and an upper layer.
  • the lower layer can be formed simultaneously with the same material as that of the planarizing film 21 when the pattern of the planarizing film 21 is formed.
  • the upper layer can be formed simultaneously with the same material as the edge cover 23 and the mask spacers 31 and 32.
  • the lower surface film 10 is, for example, a PET film for realizing a display device having excellent flexibility by being attached to the lower surface of the resin layer 12 after peeling the support substrate.
  • the functional film 39 has, for example, at least one of an optical compensation function, a touch sensor function, and a protection function.
  • the display device 2 includes at least one common layer formed in a solid shape over the entire pixel area DA in common to all pixels (that is, a plurality of pixels). Yes.
  • FIG. 4 is a plan view showing an example of a mask 71 used for forming a common layer in the display device 2 according to the present embodiment.
  • FIG. 5 is a diagram showing a process of forming the common layer 41 in the display device 2 according to the present embodiment using the mask 71 shown in FIG.
  • the mask 71 is an open mask called CMM for forming a common layer common to all pixels. As shown in FIGS. 4 and 5, the mask 71 has an opening 72 that opens the entire pixel area DA including at least the display area in which the display pixels are provided.
  • one mask 71 is provided on the support substrate, which is a mother substrate, for the pixel areas DA of the plurality of display devices 2 that are separated in step S9. It is sufficient that only one opening 72 is provided.
  • the opening end 72 a of the opening 72 is provided with unevenness 73 in which concave and convex portions are repeatedly provided in a plan view.
  • the interval (period) of the unevenness 73 in other words, the interval between the adjacent convex portions and the interval between the adjacent concave portions in the unevenness 73 is, for example, the interval between the mask spacers 31 (adjacent mask spacers 31. The distance between).
  • the interval between the mask spacers 32 (the distance between adjacent mask spacers 32) is smaller than the interval between the mask spacers 31.
  • the mask spacers 32 are formed at a half interval between the mask spacers 31.
  • the mask spacer 31 is formed in, for example, a cylindrical shape having a taper with an upper surface that is a contact surface with the FMM having a circular shape with a diameter of 5 to 10 ⁇ m and a height of 1.0 to 2.0 ⁇ m.
  • the mask spacer 32 is, for example, a quadrangular prism with a taper whose upper surface, which is a contact surface with the FMM and CMM, is a quadrangle (for example, a square) with sides of 10 to 15 ⁇ m and a height of 1.0 to 2.0 ⁇ m. Is formed.
  • the height of the mask spacers 31 and 32 indicates the height from the upper surface of the planarizing film 21 with reference to the upper surface of the planarizing film 21.
  • the opening end 72a (in other words, the unevenness 73) of the opening 72 is formed in a corrugated shape matching the arrangement of the mask spacer 31 so that the opening end 72a and the mask spacer 31 have a certain distance or more.
  • the projections and depressions 73 are formed so that the projections of the projections and depressions 73 are positioned between the mask spacers 31 adjacent to the frame area NA when the mask 71 and the deposition target substrate are overlapped.
  • the mask 71 is arranged so that the convex portion of the unevenness 73 is positioned between the mask spacers 31 adjacent to the frame area NA when the mask 71 is in close contact with the deposition target substrate. 5 and FIG. 5, the unevenness 73 and the mask spacer 31 adjacent to the frame area NA have a certain distance or more.
  • the common layer 41 is formed in the opening 72 of the mask 71.
  • the end of the common layer 41 has irregularities 42 corresponding to the irregularities 73 of the mask 71 in plan view. That is, the end of the common layer 41 is provided with a concave portion that faces the convex portion along the convex portion of the concave and convex portion 73 and a convex portion that faces the concave portion along the concave portion of the concave and convex portion 73. Therefore, the unevenness 42 has, for example, a corrugated shape corresponding to the unevenness 73.
  • the interval between the irregularities 42 is the same as the interval between the irregularities 73 and is equal to the interval between the mask spacers 31.
  • the common layer 41 is formed on the mask spacer 31 in common with a plurality of pixels so that the concave portion of the unevenness 42 is located between the mask spacers 31 adjacent to the frame region NA.
  • the manufacturing method of the display device 2 includes a step of forming a plurality of mask spacers 32 in the frame area NA outside the pixel area DA so as to surround the pixel area DA, and a plurality of mask spacers 32 in the pixel area DA.
  • a step of forming the mask spacer 31, and a mask 71 having an opening 72 having an opening end 72a having an opening 73 in the plan view and provided with irregularities 73 in a plan view are brought into contact with the mask spacer 31, Forming a common layer 41 common to a plurality of pixels on the plurality of mask spacers 31.
  • the opening end 72a of the mask 71 and the mask spacer 31 are not in contact with each other, thereby preventing foreign matter from adhering. can do.
  • the shape of the unevenness 73 is not limited to the waveform shape, and the distance between the mask spacer 31 in the pixel area DA and the unevenness 73 (in other words, the opening end 72a of the mask 71) is maintained at a certain level or more. Just do it.
  • the mask spacer 31 is formed in the same arrangement as before in order to hold the FMM uniformly.
  • the display device 2 with higher reliability than the conventional one is manufactured by changing the shape of the opening end 72a of the mask 71 without changing the arrangement of the mask spacer 31 from the past.
  • the mask spacer 32 in the frame area NA may also be arranged so that the distance from the unevenness 73 (opening end 72a) is kept constant.
  • FIG. 6 is a diagram schematically showing the relationship between the mask spacer 31 and the opening end 72a of the mask 71 shown in FIG.
  • the diameter of the mask spacer 31 is d1
  • the opening end 72a of the mask 71 is formed in a waveform shape so as to be separated from the end of the mask spacer 31 facing the opening end 72a by a distance d1.
  • the concave portion of the concave / convex 73 is a circular arc having a radius R indicated by d2 + d1 / 2.
  • the mask 71 is patterned by etching from both front and back sides using photolithography and etching. Even if the exposure resolution of photolithography is 3 ⁇ m (ghi line), the waveform shape is sufficiently large in size, and can be easily finely processed into the waveform shape.
  • FIG. 7A is a plan view schematically showing the positional relationship between the opening end 72a of the mask 71 and the mask spacer 31 when the mask 71 shown in FIG. 4 is shifted to the pixel area DA side.
  • (B) of FIG. 4 shows an opening end 72a of the mask 71 when the convex portion located between the mask spacers 31 adjacent to the frame area NA in the mask 71 shown in FIG. 4 is shifted to the mask spacer 31 side sandwiching the convex portion.
  • 3 is a plan view schematically showing a positional relationship between the mask spacer 31 and the mask spacer 31.
  • FIG. 8A is a cross-sectional view schematically showing the positional relationship between the opening end 72a of the mask 71 and the mask spacer 31 when the mask 71 shown in FIG. 8B is a cross-sectional view schematically showing the positional relationship between the opening end 72a of the mask 71 and the mask spacer 31 when the mask 71 shown in FIG. 8A is shifted to the pixel area DA side.
  • FIG. 8B is a cross-sectional view schematically showing the positional relationship between the opening end 72a of the mask 71 and the mask spacer 31 when the mask 71 shown in FIG. 8A is shifted to the pixel area DA side.
  • FIG. 10A shows a case in which, instead of the mask 71, a mask 81 having an opening 82 having a linear shape in the plan view is used instead of the mask 71.
  • FIG. 10B is a cross-sectional view schematically showing the positional relationship between the opening 82 of the mask 81 and the mask spacer 31 when properly arranged
  • FIG. 10B is a view of the mask 81 shown in FIG.
  • FIG. 10C is a cross-sectional view schematically showing the positional relationship between the opening end 72a of the mask 71 and the mask spacer 31 when is shifted to the pixel area DA side
  • FIG. 10C is a view shown in FIG. It is sectional drawing which shows typically a problem when it seals with the sealing layer 6, after forming a common layer (not shown) in a state.
  • the opening ends 72a of the mask 71 and the opening end 82a of the mask 81 in particular, the openings of the masks 71 and 81 when the masks 71 and 81 are CMMs for forming the respective functional layers (for example, organic films) in the EL layer 24.
  • the ends 72a and 82a are located at the end of the periphery of the pixel area DA including the dummy pixels.
  • the openings 71a and 82a of the masks 71 and 81 were not completely removed by cleaning the film made of the film-forming material deposited by film formation. In some cases, foreign matter 91 such as a residue is attached.
  • the deposition target substrate and the masks 71 and 81 are, for example, arranged on the back side of the deposition target substrate with a magnetic force generation source such as a magnet (magnet plate) and easily bent.
  • a magnetic force generation source such as a magnet (magnet plate) and easily bent.
  • the central portion of 81 is attracted by a magnet, and the gap between the masks 71 and 81 and the deposition target substrate is eliminated, so that they are brought into close contact by magnetic force.
  • the masks 71 and 81 have a larger opening area than the FMM, and are held only by the mask spacer 32 provided in the frame area NA when in close contact with the deposition target substrate.
  • the opening ends 72a and 82a are formed by their own weight or magnetic force as compared with the FMM. It is easy to bend to the membrane substrate side.
  • the mask 81 and the deposition target substrate are brought into close contact with each other, the mask 81 is moved from the state shown in FIG. 10A to the pixel area DA side as shown in FIG.
  • the open end 82a bent toward the film formation substrate comes into contact with the mask spacer 31.
  • the foreign matter 91 adhering to the opening end 82 a is transferred to the mask spacer 31.
  • the common layer 41 is a functional layer (for example, an organic film) in the EL layer 24 as described above. After the formation of the common layer 41, the common layer 41 is formed as shown in FIG. Consider the case where the light emitting element layer 5 is sealed with the sealing layer 6 as an example.
  • the corrugated irregularities 73 are formed on the opening end 72a of the mask 71 so that the distance between the opening end 72a of the mask 71 and the mask spacer 31 is more than a certain distance.
  • the separation of the foreign matter 91 from the mask 71 is suppressed, and as a result, the foreign matter 91 that cannot be covered with the sealing layer 6 is reduced, improving the reliability of the display device and increasing the yield. Can be improved.
  • FIG. 9 is a plan view showing the positional relationship between the opening end 72a of the mask 71 and the mask spacer 31 when the mask 71 shown in FIG. 4 is shifted to the frame area NA side.
  • FIG. 11 is a plan view showing the positional relationship between the opening end 82a of the mask 81 and the mask spacer 31 when the mask 81 shown in FIG. 10A is displaced toward the frame area NA.
  • the opening end 82a is shifted to the frame area NA side, the opening end 72a of the mask 81 is linear, and therefore the mask spacer that contacts the opening end 72a. 32 is large, and the possibility that the foreign matter 91 adheres to the mask spacer 32 increases.
  • a trench 21 a serving as a contact region between the cathode 25 and the routing wiring DW provided in the TFT layer 4 is provided between the mask spacer 31 and the mask spacer 32. There is.
  • the common layer 41 formed by the mask 81 is uniformly formed in the frame area NA.
  • the common layer 41 uniformly closes the inside of the trench 21a, and the area of the region where the cathode 25 and the routing wiring DW cannot be contacted increases.
  • the opening end 72a has the projections and depressions 73 as in the mask 71
  • the opening end 72a is the same as the opening end 82a of the mask 81 shown in FIG. Even if they are displaced, the number of mask spacers 32 in contact with the opening end 72a is smaller than that when the opening end 82a is displaced toward the frame area NA. Therefore, by using the mask 71 as the CMM, the adhesion of the foreign matter 91 to the mask spacer 32 can be suppressed as compared with the case where the mask 81 is used as the CMM.
  • the end of the common layer 41 has the unevenness 42 corresponding to the unevenness 73, so that at least a part of the unevenness 42 is in the frame area NA. Even when formed, the area where the common layer 41 penetrates into the trench 21a is smaller than when the mask 81 is used as the CMM, and the area of the region where the cathode 25 and the routing wiring DW cannot be contacted is smaller. .
  • the manufacturing method of the mask 71 and the display device 2 which can manufacture the display device 2 with higher reliability than before, and the display device 2 with higher reliability than before. Can be provided.
  • any layer that is not applied separately for each pixel and is formed over the entire pixel area DA is the target of the common layer 41 formed with the mask 71.
  • the common layer 41 include functional layers (an organic layer or an inorganic layer) in the EL layer 24 such as a hole injection layer, a common hole transport layer, a hole blocking layer, an electron transport layer, and an electron injection layer. It is done.
  • the light-emitting element ES is, for example, a white light-emitting OLED or an OLED having a common light-emitting layer common to a plurality of pixels
  • the CMM is used for forming the light-emitting layer.
  • the light emitting layer is also a target of the common layer 41. Further, when the capping layer is formed in the same size as the functional layer, the capping layer is also a target of the common layer 41. As for the cathode 25, the side where the contact region is formed in the frame region NA is excluded, but when there is no contact region (side where there is no contact region), the film 71 is formed by the mask 71. It becomes.
  • FIG. 4 shows an example in which the unevenness 73 is formed on all the opening ends 72 a of the mask 71.
  • the unevenness 73 is illustrated. May be provided at a part of the opening end 72 a of the mask 71. That is, the unevenness 73 may be provided on at least a part (at least one side) of the opening end 72 a of the mask 71.

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Abstract

表示デバイス（２）は、画素領域（ＤＡ）内に形成された複数のマスクスペーサ（３１）と、額縁領域（ＮＡ）に形成された複数のマスクスペーサ（３２）と、複数のマスクスペーサ（３１）の上に成膜された共通層（４１）と、を含み、共通層（４１）の端部は、平面視で凹凸（４２）を有している。

Description

表示デバイス、マスク、表示デバイスの製造方法
　本発明は、表示デバイス、マスク、表示デバイスの製造方法に関する。
　特許文献１に示されているように、表示デバイスの製造において、基板に各層を成膜するために用いられる成膜用のマスクには、画素毎に選択的に成膜を行う、ＦＭＭ（ファインメタルマスク）と称されるマスク（以下、ＦＭＭと称する）と、全画素に共通する共通層を成膜する、ＣＭＭ（コモンメタルマスク）またはオープンマスクと称されるマスク（以下、ＣＭＭと称する）とがある。成膜時、基板とこれらマスクとは、例えば基板背面側に設けられたマグネット等の磁力発生源を用いて、磁力により密着される。
日本国公開特許公報「特開２００９－２５９４０４号（２００９年１１月５日公開）」
　これらマスクと基板とを密着させる際には、磁力、アライメントずれ、基板あるいはマスクの公差、アライメントマーク位置ずれ等により、これらマスクの位置がずれる場合がある。ＦＭＭには、画素に対応した開口部が、必要画素の部分にのみ設けられており、基板との密着時に、複数の画素が設けられた画素領域内および画素領域外に設けられたマスクスペーサで保持される。これに対し、ＣＭＭには、画素領域全体を開口する開口部が設けられている。このため、ＣＭＭは、ＦＭＭと比較して開口面積が大きく、また、基板との密着時に、画素領域外のマスクスペーサのみで保持される。
　したがって、ＣＭＭは、上述したように位置ずれが生じた場合、ＦＭＭと比較して開口端が、自重または磁力で基板側に撓み易く、磁力で基板側に撓んでいる開口端が、該開口端が位置ずれした方向にあるマスクスペーサに接触し易い。ＣＭＭの開口端には、成膜により堆積した成膜材料からなる膜、マスク洗浄で取り切れなかった残留物等の異物が付着している場合がある。このため、ＣＭＭの開口端がマスクスペーサに接触すると、ＣＭＭの開口端に付着している異物が、マスクスペーサに転写される。このような異物は、ダークスポットの原因となる等、表示デバイスの信頼性を低下させる。
　また、画素領域内のマスクスペーサと、画素領域外のマスクスペーサとの間には、陰極と、発光素子を駆動するＴＦＴが設けられたＴＦＴ層に設けられた引き回し配線とのコンタクト領域が設けられている場合がある。特許文献１に示されているように、ＣＭＭの開口端は、一般的に、面一であり、平面視で直線形状を有している。このようなＣＭＭを用いた場合、ＣＭＭの開口端が画素領域外にずれた場合、ＣＭＭで形成される共通層が、画素領域外に一律にはみ出して成膜される。この結果、上記共通層が上記コンタクト領域内を一律に塞いでしまい、陰極と引き回し配線とがコンタクトできない領域の面積が大きくなり、接触抵抗が大きくなる。このような問題は、表示デバイスの信頼性の低下に繋がる。
　本発明の一態様にかかる表示デバイスは、複数の画素が設けられた画素領域内に形成された複数の画素領域マスクスペーサと、上記画素領域を囲むように、上記画素領域の外側の額縁領域に形成された複数の額縁領域マスクスペーサと、上記複数の画素領域マスクスペーサの上に、上記複数の画素に共通して成膜された共通層と、を含み、上記共通層の端部は、平面視で凹凸を有している。
　本発明の一態様にかかるマスクは、複数の画素が設けられた画素領域を開口する開口部を有し、上記複数の画素に共通する共通層を成膜するマスクであって、上記開口部の開口端は、平面視で凹凸を有している。
　本発明の一態様にかかる表示デバイスの製造方法は、複数の画素が設けられた画素領域を囲むように、上記画素領域の外側の額縁領域に複数の額縁領域マスクスペーサを形成する工程と、上記画素領域内に複数の画素領域マスクスペーサを形成する工程と、上記画素領域を開口し、平面視で凹凸が設けられた開口端を有する開口部を備えたマスクを、上記額縁領域マスクスペーサに当接させて、上記複数の画素領域マスクスペーサの上に、上記複数の画素に共通する共通層を成膜する工程と、を含む。
　本発明の一態様によれば、上記共通層の成膜時に、複数の画素に共通する共通層を成膜するマスクの開口端と、画素領域マスクスペーサとの間のマージンを確保することができる。このため、上記共通層の成膜時に、複数の画素に共通する共通層を成膜するマスクの、上記画素領域マスクスペーサに対する位置が何れの方向にずれたとしても、上記マスクの開口端と上記画素領域マスクスペーサあるいは上記額縁領域マスクスペーサとの接触を抑制することができる。したがって、上記マスクの開口端に異物が付着していたとしても、上記画素領域マスクスペーサあるいは上記額縁領域マスクスペーサに異物が付着することを防止することができる。また、本発明の一態様によれば、上記共通層の成膜時に、上記画素領域マスクスペーサと上記額縁領域マスクスペーサとの間の、上記マスクで覆われていない部分の面積を小さくすることができる。このため、上記画素領域マスクスペーサと上記額縁領域マスクスペーサとの間に、発光素子の一方の電極と、該発光素子を駆動するＴＦＴが設けられたＴＦＴ層に設けられた引き回し配線とのコンタクト領域が設けられている場合に、上記共通層の成膜時に、複数の画素に共通する共通層を成膜するマスクの、上記画素領域マスクスペーサに対する位置が、上記額縁領域側にずれたとしても、上記コンタクト領域を確保することができる。したがって、上記一態様によれば、従来よりも信頼性が高い表示デバイス、および、従来よりも信頼性が高い表示デバイスを製造することができる、マスクおよび表示デバイスの製造方法を提供することができる。
一実施形態にかかる表示デバイスの製造方法の一例を示すフローチャートである。 一実施形態にかかる表示デバイスの画素領域の構成を示す断面図である。 一実施形態にかかる表示デバイスの額縁領域およびその近傍の構成を示す断面図である。 一実施形態にかかる表示デバイスにおける共通層の成膜に使用するマスクの一例を示す平面図である。 図４に示すマスクを用いて一実施形態にかかる表示デバイスにおける共通層を成膜する工程を示す図である。 マスクスペーサと、図４に示すマスクの開口端との関係を模式的に示す図である。 （ａ）は、図４に示すマスクが画素領域側にずれたときの上記マスクの開口端と画素領域マスクスペーサとの位置関係を模式的に示す平面図であり、（ｂ）は、図４に示すマスクにおける、額縁領域に隣り合う画素領域マスクスペーサ間に位置する凸部が該凸部を挟む画素領域マスクスペーサ側にずれたときのマスクの開口端と画素領域マスクスペーサとの位置関係を模式的に示す平面図である。 （ａ）は、図４に示すマスクが画素領域マスクスペーサに対して適切に配置されたときの該マスクの開口端と画素領域マスクスペーサとの位置関係を模式的に示す断面図であり、（ｂ）は、（ａ）に示すマスクが画素領域側にずれたときの該マスクの開口端と画素領域マスクスペーサとの位置関係を模式的に示す断面図である。 図４に示すマスクが額縁領域側にずれたときの該マスクの開口端と画素領域マスクスペーサとの位置関係を示す平面図である。 （ａ）は、ＣＭＭとして、開口端が平面視で直線形状の開口部を有するマスクを使用した場合に、該マスクが画素領域マスクスペーサに対して適切に配置されたときの該マスクの開口部と画素領域マスクスペーサとの位置関係を模式的に示す断面図であり、（ｂ）は、（ａ）に示すマスクが画素領域側にずれたときの該マスクの開口端と画素領域マスクスペーサとの位置関係を模式的に示す断面図であり、（ｃ）は、（ｂ）に示す状態で共通層の成膜を行った後、封止層で封止したときの問題点を模式的に示す断面図である。 図１０の（ａ）に示すマスクが額縁領域側にずれたときの該マスクの開口端と画素領域マスクスペーサとの位置関係を示す平面図である。
　本発明の一実施形態について詳細に説明する。なお、以下の各実施形態では先に説明した部材と同じ機能を有する部材については同じ符号を付記し、その説明を繰り返さない。
　＜表示デバイスの構成および製造方法の概要＞
　図１は、本実施形態にかかる表示デバイス２の製造方法の一例を示すフローチャートである。図２は、本実施形態にかかる表示デバイス２の画素領域（表示領域）の構成を示す断面図である。図３は、本実施形態にかかる表示デバイス２の額縁領域ＮＡおよびその近傍の構成を示す断面図である。以下の説明では、「同層」とは同一のプロセス（成膜工程）にて形成されていることを意味し、「下層」とは、比較対象の層よりも先のプロセスで形成されていることを意味し、「上層」とは比較対象の層よりも後のプロセスで形成されていることを意味する。
　フレキシブルな表示デバイス２を製造する場合、図１～図３に示すように、まず、透光性の支持基板（例えば、マザーガラス）上に樹脂層１２を形成する（ステップＳ１）。次いで、バリア層３を形成する（ステップＳ２）。次いで、ＴＦＴ層４を形成する（ステップＳ３）。次いで、発光素子層５を形成する（ステップＳ４）。次いで、封止層６を形成する（ステップＳ５）。次いで、封止層６上に保護用の上面フィルムを一時的に貼り付ける（ステップＳ６）。
　次いで、レーザ光の照射等によって支持基板を樹脂層１２から剥離する（ステップＳ７）。次いで、樹脂層１２の下面に下面フィルム１０を貼り付ける（ステップＳ８）。次いで、下面フィルム１０、樹脂層１２、バリア層３、ＴＦＴ層４、発光素子層５、封止層６を含む積層体を分断し、複数の個片を得る（ステップＳ９）。次いで、得られた個片から上面フィルムを剥離した後（ステップＳ１０）、機能フィルム３９を貼り付ける（ステップＳ１１）。次いで、複数の画素が形成された画素領域ＤＡ（図３参照）よりも外側（額縁領域ＮＡ、図３参照）の一部（端子部）に電子回路基板（例えば、ＩＣチップおよびＦＰＣ）をマウントする（ステップＳ１２）。なお、ステップＳ１～Ｓ１２は、表示デバイス製造装置（ステップＳ１～Ｓ５の各工程を行う成膜装置を含む）が行う。
　樹脂層１２の材料としては、例えばポリイミド等が挙げられる。樹脂層１２の部分を、二層の樹脂膜（例えば、ポリイミド膜）およびこれらに挟まれた無機絶縁膜で置き換えることもできる。
　バリア層３は、水、酸素等の異物がＴＦＴ層４および発光素子層５に侵入することを防ぐ層であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。
　ＴＦＴ層４は、半導体膜１５と、半導体膜１５よりも上層の無機絶縁膜１６（ゲート絶縁膜）と、無機絶縁膜１６よりも上層の、ゲート電極ＧＥおよびゲート配線ＧＨと、ゲート電極ＧＥおよびゲート配線ＧＨよりも上層の無機絶縁膜１８と、無機絶縁膜１８よりも上層の電源配線ＣＥと、電源配線ＣＥよりも上層の無機絶縁膜２０と、無機絶縁膜２０よりも上層のソース配線ＳＨと、ソース配線ＳＨよりも上層の平坦化膜２１（層間絶縁膜）とを含む。
　半導体膜１５は、例えば低温ポリシリコン（ＬＴＰＳ）あるいは酸化物半導体（例えばＩｎ－Ｇａ－Ｚｎ－Ｏ系の半導体）で構成され、半導体膜１５およびゲート電極ＧＥを含むようにトランジスタ（ＴＦＴ）が構成される。図２では、トランジスタがトップゲート構造で示されているが、ボトムゲート構造でもよい。
　ゲート電極ＧＥ、ゲート配線ＧＨ、電源配線ＣＥ、およびソース配線ＳＨは、例えば、アルミニウム、タングステン、モリブデン、タンタル、クロム、チタン、銅の少なくとも１つを含む金属の単層膜あるいは積層膜によって構成される。図２のＴＦＴ層４には、一層の半導体層および三層の金属層が含まれる。
　無機絶縁膜１６・１８・２０は、例えば、ＣＶＤ法によって形成された、酸化シリコン（ＳｉＯｘ）膜あるいは窒化シリコン（ＳｉＮｘ）膜またはこれらの積層膜によって構成することができる。平坦化膜２１は、例えば、ポリイミド、アクリル等の塗布可能な感光性の有機材料によって構成することができる。
　発光素子層５は、平坦化膜２１よりも上層の陽極２２と、陽極２２のエッジを覆う絶縁性のエッジカバー２３と、エッジカバー２３よりも上層のＥＬ（エレクトロルミネッセンス）層２４と、ＥＬ層２４よりも上層の陰極２５と、マスクスペーサ３１・３２とを含む。また、発光素子層５は、陰極２５よりも上層に、有機キャッピング層、無機キャッピング層等のキャッピング層を含んでいてもよい。
　エッジカバー２３は、例えば、ポリイミド、アクリル等の有機材料を塗布した後にフォトリソグラフィよってパターニングすることで形成される。
　画素毎に、陽極２２、ＥＬ層２４、および陰極２５を含む発光素子ＥＳ（例えば、ＯＬＥＤ：有機発光ダイオード，ＱＬＥＤ：量子ドット発光ダイオード）が発光素子層５に形成され、発光素子ＥＳを制御する画素回路がＴＦＴ層４に形成される。
　陽極２２は、画素毎に島状に形成されたパターン電極である。陰極２５は、全ての画素に共通してベタ状に形成された共通電極であり、画素毎に塗分けせず、画素領域ＤＡ全体に成膜される。
　陽極２２が主にスパッタ法で形成されるのに対し、陰極２５は、主に蒸着法で形成される。陰極を蒸着形成する場合には、蒸着マスクとして、画素領域ＤＡ全体が開口された、ＣＭＭ（コモンメタルマスク）と称されるオープンマスクが用いられる。
　ＥＬ層２４は、機能層として、例えば、下層側から順に、正孔注入層、共通正孔輸送層、島状正孔輸送層、発光層、正孔ブロッキング層、電子輸送層、電子注入層を積層することで構成される。発光層は、蒸着法あるいはインクジェット法によって、例えばエッジカバー２３の開口（画素毎）に島状に形成される。
　ＯＬＥＤの発光層は、蒸着マスクとして例えばＦＭＭ（ファインメタルマスク）を用いた蒸着法により島状の蒸着層として形成される。ＱＬＥＤの発光層は、例えば、量子ドットを拡散させた溶媒をインクジェット塗布することで形成される。なお、ＯＬＥＤが白色発光タイプである場合、あるいは、複数の画素に共通する共通発光層を形成する場合には、蒸着マスクとして、ＣＭＭ（コモンメタルマスク）と称されるオープンマスクが用いられる場合もある。
　島状正孔輸送層は、ＦＭＭを用いた蒸着法によって島状の蒸着層として形成される。他の機能層は、ＦＭＭまたはＣＭＭを用いた蒸着法によって、島状あるいはベタ状の共通層として形成される。これら機能層は、有機材料からなる有機層であってもよく、無機材料からなる無機層であってもよい。
　キャッピング層は、ＣＭＭを用いた蒸着法によって、ベタ状の共通層として形成される。キャッピング層は、例えば、有機材料からなる有機キャッピング層と無機材料からなる無機キャッピング層とがこの順に積層された積層構造を有していてもよく、何れか一方のみが設けられていても構わない。
　なお、正孔注入層、共通正孔輸送層、島状正孔輸送層、発光層、正孔ブロッキング層、電子輸送層、電子注入層のうち１層以上の層を形成しない構成、あるいは、さらに他の層を形成する構成も可能である。
　陽極２２は、例えばＩＴＯ（Indium Tin Oxide）とＡｇ（銀）あるいはＡｇを含む合金との積層によって構成され、光反射性を有する。陰極２５は、ＭｇＡｇ合金（極薄膜）、ＩＴＯ、ＩＺＯ（Indium zinc Oxide）等の透光性の導電材で構成することができる。
　発光素子ＥＳがＯＬＥＤである場合、陽極２２および陰極２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが基底状態に遷移する過程で光が放出される。陰極２５が透光性であり、陽極２２が光反射性である場合、ＥＬ層２４から放出された光は上方に向かい、トップエミッションとなる。陰極２５が光反射性であり、陽極２２が透光性である場合、ＥＬ層２４から放出された光は下方に向かい、ボトムエミッションとなる。
　発光素子ＥＳがＱＬＥＤである場合、陽極２２および陰極２５間の駆動電流によって正孔と電子が発光層内で再結合し、これによって生じたエキシトンが、量子ドットの伝導帯準位（conduction band）から価電子帯準位（valence band）に遷移する過程で光（蛍光）が放出される。
　なお、発光素子層５には、前記のＯＬＥＤ、ＱＬＥＤ以外の発光素子ＥＳ（無機発光ダイオード等）を形成してもよい。
　図３に示すように、マスクスペーサ３１は、画素領域ＤＡ内に設けられた画素領域マスクスペーサである。マスクスペーサ３２は、画素領域ＤＡを囲む額縁領域ＮＡに設けられた額縁領域マスクスペーサである。マスクスペーサ３１は、各画素における隣り合う陽極露出部（陽極２２が露出されたエッジカバー２３の開口）間に設けられている。なお、画素領域ＤＡには、表示画素を囲むようにダミー画素が設けられていてもよく、表示画素のみが設けられていてもよい。表示画素における陽極露出部は、発光素子ＥＳの発光領域として機能する。より具体的には、マスクスペーサ３１は、エッジカバー２３の所定部分に、陰極２５側（つまり、ＴＦＴ層４とは反対側）に突出して設けられている。図２では、マスクスペーサ３１の図示を省略している。
　マスクスペーサ３１は、ＦＭＭによる成膜時にＦＭＭを保持する。マスクスペーサ３２は、ＦＭＭによる成膜時にＦＭＭを保持するとともに、ＣＭＭによる成膜時にＣＭＭを保持する。このため、ＦＭＭは、成膜時（言い換えれば、被成膜基板との密着時）に、マスクスペーサ３１・３２で保持される。ＣＭＭは、成膜時（言い換えれば、被成膜基板との密着時）に、マスクスペーサ３２で保持される。
　マスクスペーサ３１・３２は、例えば感光性樹脂で形成される。マスクスペーサ３１・３２は、エッジカバー２３と同一の材料で形成されていてもよく、異種の材料で形成されていてもよい。
　封止層６は透光性であり、陰極２５を覆う無機封止層２６と、無機封止層２６よりも上層の有機バッファ膜２７と、有機バッファ膜２７よりも上層の無機封止層２８とを含む。発光素子層５を覆う封止層６は、水、酸素等の異物の発光素子層５への浸透を防いでいる。
　無機封止層２６および無機封止層２８はそれぞれ無機絶縁膜であり、例えば、ＣＶＤ法により形成される、酸化シリコン膜、窒化シリコン膜、あるいは酸窒化シリコン膜、またはこれらの積層膜で構成することができる。有機バッファ膜２７は、平坦化効果のある透光性有機膜であり、アクリル等の塗布可能な有機材料によって構成することができる。有機バッファ膜２７は例えばインクジェット塗布によって形成することができる。図３に示すように、額縁領域ＮＡには、インクジェットの液滴を止めるための枠状のバンク３３および該バンク３３を囲む図示しない枠状のバンクが設けられていてもよい。バンク３３は、エッジカバー２３、マスクスペーサ３１・３２と同じ材料で、同時に形成することができる。また、バンク３３を囲む図示しない枠状のバンクは、例えば、下層と上層との二層構造を有している。上記下層は、平坦化膜２１のパターン形成時に、平坦化膜２１と同じ材料で、同時に形成することができる。上記上層は、例えば、エッジカバー２３、マスクスペーサ３１・３２の形成時に、これらエッジカバー２３、マスクスペーサ３１・３２と同じ材料で、同時に形成することができる。
　下面フィルム１０は、支持基板を剥離した後に樹脂層１２の下面に貼り付けることで柔軟性に優れた表示デバイスを実現するための、例えばＰＥＴフィルムである。機能フィルム３９は、例えば、光学補償機能、タッチセンサ機能、保護機能の少なくとも１つを有する。
　以上の説明ではフレキシブルな表示デバイスについて説明したが、非フレキシブルな表示デバイスを製造する場合は、一般的に樹脂層の形成、基材の付け替え等が不要であるため、例えば、ガラス基板上にステップＳ２～Ｓ５の積層工程を行い、その後ステップＳ９に移行する。
　上述したように、本実施形態にかかる表示デバイス２は、全画素（つまり、複数の画素）に共通して、画素領域ＤＡ全体にベタ状に成膜された共通層を少なくとも１層有している。
　図４は、本実施形態にかかる表示デバイス２における共通層の成膜に使用するマスク７１の一例を示す平面図である。図５は、図４に示すマスク７１を用いて本実施形態にかかる表示デバイス２における共通層４１を成膜する工程を示す図である。
　上述したように、マスク７１は、全画素に共通する共通層を成膜するための、ＣＭＭと称されるオープンマスクである。マスク７１は、図４および図５に示すように、表示画素が設けられた表示領域を少なくとも含む画素領域ＤＡ全体を開口する開口部７２を有している。
　なお、図４では、マスク７１が、前述したように、マザー基板である支持基板上に、ステップＳ９で個片化される複数の表示デバイス２の画素領域ＤＡに対して１つ設けられていればよく、開口部７２は、１つのみ設けられていてもよい。
　図４および図５に示すように、開口部７２における開口端７２ａには、平面視で凹部および凸部が繰り返し設けられた凹凸７３が設けられている。図５に示すように、凹凸７３の間隔（周期）、言い換えれば、凹凸７３において隣り合う凸部間の間隔および隣り合う凹部間の間隔は、例えば、マスクスペーサ３１の間隔（隣り合うマスクスペーサ３１間の距離）と等しい。また、マスクスペーサ３２の間隔（隣り合うマスクスペーサ３２間の距離）は、マスクスペーサ３１の間隔よりも小さい。図５に示す例では、マスクスペーサ３２は、マスクスペーサ３１の間隔の半分の間隔で形成されている。マスクスペーサ３１は、例えば、ＦＭＭとの当接面である上面が直径５～１０μｍの円形であり、高さが１．０～２．０μｍの、テーパを有する円柱状に形成されている。マスクスペーサ３２は、例えば、ＦＭＭおよびＣＭＭとの当接面である上面が、一辺１０～１５μｍの四角形（例えば正方形）であり、高さが１．０～２．０μｍの、テーパを有する四角柱状に形成されている。なお、ここで、マスクスペーサ３１・３２の高さは、平坦化膜２１の上面を基準とし、該平坦化膜２１の上面からの高さを示している。
　開口部７２の開口端７２ａ（言い換えれば、凹凸７３）は、該開口端７２ａとマスクスペーサ３１とが一定以上の距離を有するように、マスクスペーサ３１の配置に合わせた波形形状に形成されている。凹凸７３は、マスク７１と被成膜基板とを重ねたときに、該凹凸７３の凸部が、額縁領域ＮＡに隣り合うマスクスペーサ３１間に位置するように形成されている。
　したがって、マスク７１は、被成膜基板との密着時に、凹凸７３の凸部が、額縁領域ＮＡに隣り合うマスクスペーサ３１間に位置するように配置されるとともに、マスク７１がマスクスペーサ３１に対して適切に配置された場合、図５に示すように、凹凸７３と、額縁領域ＮＡに隣り合うマスクスペーサ３１とは、一定以上の距離を有している。
　共通層４１は、マスク７１の開口部７２に形成される。このため、共通層４１の端部には、平面視で、マスク７１の凹凸７３に対応した凹凸４２を有している。つまり、共通層４１の端部には、凹凸７３の凸部に沿って該凸部に向かい合う凹部と、凹凸７３の凹部に沿って該凹部に向かい合う凸部と、が設けられている。したがって、凹凸４２は、凹凸７３に対応した、例えば波形形状を有している。凹凸４２の間隔は、凹凸７３の間隔と同じであり、マスクスペーサ３１の間隔と等しい。共通層４１は、該凹凸４２の凹部が、額縁領域ＮＡに隣り合うマスクスペーサ３１間に位置するように、マスクスペーサ３１の上に、複数の画素に共通して成膜される。
　本実施形態にかかる表示デバイス２の製造方法は、画素領域ＤＡを囲むように、該画素領域ＤＡの外側の額縁領域ＮＡに複数のマスクスペーサ３２を形成する工程と、画素領域ＤＡ内に複数のマスクスペーサ３１を形成する工程と、画素領域ＤＡを開口し、平面視で凹凸７３が設けられた開口端７２ａを有する開口部７２を備えたマスク７１を、マスクスペーサ３１に当接させて、これら複数のマスクスペーサ３１の上に、複数の画素に共通する共通層４１を成膜する工程と、を含んでいる。
　本実施形態によれば、マスク７１と被成膜基板との密着時にマスク７１の位置がずれたとしても、マスク７１の開口端７２ａとマスクスペーサ３１とが接触することなく、異物の付着を防止することができる。
　但し、凹凸７３の形状は、波形形状に限らず、画素領域ＤＡ内のマスクスペーサ３１と該凹凸７３（言い換えれば、マスク７１の開口端７２ａ）との間の距離が、一定以上に保たれていればよい。
　マスクスペーサ３１は、ＦＭＭを均一に保持するために、従前と同じ配置で形成される。本実施形態では、マスクスペーサ３１の配置を従前から変更することなく、マスク７１の開口端７２ａの形状を変更することで、従来よりも信頼性が高い表示デバイス２を製造する。
　なお、額縁領域ＮＡのマスクスペーサ３２についても、凹凸７３（開口端７２ａ）との間の距離が一定以上に保たれるように該マスクスペーサ３２が配置されていてもよい。
　図６は、マスクスペーサ３１と、図４に示すマスク７１の開口端７２ａとの関係を模式的に示す図である。図６では、マスクスペーサ３１の直径をｄ１とし、マスク７１の開口端７２ａが、該開口端７２ａに対向するマスクスペーサ３１の端から距離ｄ１離れるように波形形状に形成される場合を想定している。この場合、凹凸７３の凹部は、ｄ２＋ｄ１／２で示される半径Ｒを有する円の円弧となる。ここで、例えば、ｄ１＝１０μｍとし、マスク７１の加工精度とマスクズレとを加味し、ｄ２＝５０μｍとすると、Ｒ＝５０＋１０／２＝５５μｍとなる。
　マスク７１は、フォトリソグラフィとエッチング処理とを用いて、その表裏両面側からエッチングすることでパターニングが行われる。フォトリソグラフィの露光解像度を３μｍ（ｇｈｉ線）としても、上記波形形状はサイズ的に十分に大きく、上記波形形状に容易に微細加工することができる。
　以下に、図７の（ａ）・（ｂ）～図１１を参照して、マスク１１を用いて共通層を成膜することによる効果を、より詳細に説明する。
　図７の（ａ）は、図４に示すマスク７１が画素領域ＤＡ側にずれたときのマスク７１の開口端７２ａとマスクスペーサ３１との位置関係を模式的に示す平面図であり、図７の（ｂ）は、図４に示すマスク７１における、額縁領域ＮＡに隣り合うマスクスペーサ３１間に位置する凸部が該凸部を挟むマスクスペーサ３１側にずれたときのマスク７１の開口端７２ａとマスクスペーサ３１との位置関係を模式的に示す平面図である。
　図８の（ａ）は、図４に示すマスク７１がマスクスペーサ３１に対して適切に配置されたときのマスク７１の開口端７２ａとマスクスペーサ３１との位置関係を模式的に示す断面図であり、図８の（ｂ）は、図８の（ａ）に示すマスク７１が画素領域ＤＡ側にずれたときのマスク７１の開口端７２ａとマスクスペーサ３１との位置関係を模式的に示す断面図である。
　また、図１０の（ａ）は、ＣＭＭとして、マスク７１に代えて、開口端８２ａが平面視で直線形状の開口部８２を有するマスク８１を使用した場合に、マスク８１がマスクスペーサ３１に対して適切に配置されたときのマスク８１の開口部８２とマスクスペーサ３１との位置関係を模式的に示す断面図であり、図１０の（ｂ）は、図１０の（ａ）に示すマスク８１が画素領域ＤＡ側にずれたときのマスク７１の開口端７２ａとマスクスペーサ３１との位置関係を模式的に示す断面図であり、図１０の（ｃ）は、図１０の（ｂ）に示す状態で共通層（図示せず）の成膜を行った後、封止層６で封止したときの問題点を模式的に示す断面図である。
　マスク７１の開口端７２ａおよびマスク８１の開口端８２ａ、特に、マスク７１・８１が、ＥＬ層２４における各機能層（例えば有機膜）を成膜するＣＭＭである場合におけるこれらマスク７１・８１の開口端７２ａ・８２ａは、ダミー画素も含めた画素領域ＤＡの周辺端ギリギリに位置する。図８の（ａ）および図１０の（ａ）に示すように、マスク７１・８１の開口端７２ａ・８２ａには、成膜により堆積した成膜材料からなる膜、マスク洗浄で取り切れなかった残留物等の異物９１が付着している場合がある。
　共通層４１の成膜時に、被成膜基板とマスク７１・８１とは、例えば被成膜基板の背面側に、マグネット（マグネットプレート）等の磁力発生源を配置し、撓み易い、マスク７１・８１の中央部を磁石で引き付け、マスク７１・８１と被成膜基板との間の隙間を無くすことで、磁力により密着される。
　マスク７１・８１は、ＦＭＭと比較して開口面積が大きく、また、被成膜基板との密着時に、額縁領域ＮＡに設けられたマスクスペーサ３２のみで保持される。
　したがって、マスク７１・８１は、これらマスク７１・８１と被成膜基板とを密着させる際に位置ずれが生じた場合、ＦＭＭと比較して、開口端７２ａ・８２ａが、自重または磁力で被成膜基板側に撓み易い。
　このため、マスク８１と被成膜基板とを密着させる際に、マスク８１が、磁力により、図１０の（ａ）に示す状態から、図１０の（ｂ）に示すように画素領域ＤＡ側にずれると、被成膜基板側に撓んでいる開口端８２ａがマスクスペーサ３１に接触する。この結果、開口端８２ａに付着している異物９１が、マスクスペーサ３１に転写される。
　ここで、例えば共通層４１が、上述したようにＥＬ層２４における機能層（例えば有機膜）であり、共通層４１の形成後に、図１０の（ｃ）に示すように、上記共通層４１を含む発光素子層５を封止層６で封止する場合を例に挙げて考察する。
　発光素子層５を封止層６で封止する場合、図１０の（ｃ）に示すように、高さのあるマスクスペーサ３１の上にさらに高さのある異物９１が付着していると、異物９１を封止層６で適切に被覆することができず、封止層６の欠損が生じる。この欠損が水分浸透経路となり、該欠損から水分が浸透し、発光素子ＥＳに達すると、ダークスポットが生じる。この結果、上述したようなマスク８１を用いて製造された表示デバイスの信頼性を低下させることになる。
　しかしながら、本実施形態によれば、マスク７１の開口端７２ａとマスクスペーサ３１との距離が一定以上離れるように、マスク７１の開口端７２ａに、例えば波形形状の凹凸７３が形成されている。また、図８の（ａ）に示す、マスク７１の開口端７２ａとマスクスペーサ３１との間の距離ｇ（ｇ＝Ｒ＝ｄ２＋ｄ１／２）が、マスク精度およびマスクズレを加味した距離になるように設計されている。このため、図７の（ａ）・（ｂ）および図８の（ｂ）に示すようにマスクスペーサ３１に対するマスク７１の位置がずれたとしても、開口端７２ａとマスクスペーサ３１とは接触しない。このため、本実施形態によれば、マスク７１からの異物９１の剥離が抑制され、その結果、封止層６で被覆できない異物９１が減少し、表示デバイスの信頼性を向上するとともに、歩留りを改善することができる。
　また、図９は、図４に示すマスク７１が額縁領域ＮＡ側にずれたときのマスク７１の開口端７２ａとマスクスペーサ３１との位置関係を示す平面図である。図１１は、図１０の（ａ）に示すマスク８１が額縁領域ＮＡ側にずれたときのマスク８１の開口端８２ａとマスクスペーサ３１との位置関係を示す平面図である。
　図１１に示すように、ＣＭＭとしてマスク８１を用いた場合、その開口端８２ａが額縁領域ＮＡ側にずれると、マスク８１の開口端７２ａが直線状であるため、開口端７２ａに接触するマスクスペーサ３２の数が多く、異物９１がマスクスペーサ３２に付着する可能性が高まる。
　また、図３に示すように、マスクスペーサ３１とマスクスペーサ３２との間には、陰極２５と、ＴＦＴ層４に設けられた引き回し配線ＤＷとのコンタクト領域となるトレンチ２１ａが設けられている場合がある。
　この場合、図１１に示すように、マスク８１の開口端８２ａが額縁領域ＮＡ側にずれると、マスク８１によって形成される共通層４１が、額縁領域ＮＡに一律にはみ出して成膜される。この結果、共通層４１がトレンチ２１ａ内を一律に塞いでしまい、陰極２５と引き回し配線ＤＷとがコンタクトできない領域の面積が大きくなる。
　しかしながら、マスク７１のように開口端７２ａが凹凸７３を有している場合、図９に示すように、その開口端７２ａが、図１１に示すマスク８１の開口端８２ａと同じだけ額縁領域ＮＡ側にずれたとしても、該開口端７２ａに接触するマスクスペーサ３２の数は、開口端８２ａが額縁領域ＮＡ側にずれた場合と比較して少なくなる。したがって、ＣＭＭとしてマスク７１を用いることで、ＣＭＭとしてマスク８１を用いた場合よりも、異物９１のマスクスペーサ３２への付着を抑制することができる。
　また、図９に示すように、本実施形態によれば、共通層４１の端部が、凹凸７３に対応した凹凸４２を有していることで、凹凸４２の少なくとも一部が額縁領域ＮＡに形成された場合であっても、ＣＭＭとしてマスク８１を用いた場合よりも、共通層４１がトレンチ２１ａ内に侵入する面積が小さく、陰極２５と引き回し配線ＤＷとがコンタクトできない領域の面積が小さくなる。
　したがって、本実施形態によれば、マスク７１の開口端７２ａとマスクスペーサ３１とのマージンを確保しつつ、陰極２５と引き回し配線ＤＷとのコンタクト領域を確保することができる。このため、本実施形態によれば、従来よりも信頼性が高い表示デバイス２、および、従来よりも信頼性が高い表示デバイス２を製造することができる、マスク７１および表示デバイス２の製造方法を提供することができる。
　なお、本実施形態によれば、画素毎に塗り分けせず、画素領域ＤＡ全体に成膜される層であれば、マスク７１で成膜される共通層４１の対象となる。上記共通層４１としては、例えば、正孔注入層、共通正孔輸送層、正孔ブロッキング層、電子輸送層、電子注入層等の、ＥＬ層２４における機能層（有機層または無機層）が挙げられる。また、前述したように、発光素子ＥＳが、例えば白色発光のＯＬＥＤである場合、あるいは、複数の画素に共通する共通発光層を有するＯＬＥＤである場合等、発光層の成膜にＣＭＭを用いる場合には、発光層も上記共通層４１の対象となる。また、キャッピング層を、上記機能層と同じサイズで形成する場合には、キャッピング層も上記共通層４１の対象となる。また、陰極２５については、額縁領域ＮＡに前記コンタクト領域を形成している辺は対象外となるものの、前記コンタクト領域がない場合（前記コンタクト領域がない辺）は、マスク７１による成膜の対象となる。
　図４では、マスク７１の全ての開口端７２ａに凹凸７３が形成されている場合を例に挙げて図示しているが、マスク７１の開口端７２ａに凹凸７３が設けられていれば、凹凸７３は、マスク７１の開口端７２ａの一部に設けられていてもよい。すなわち、凹凸７３は、マスク７１の開口端７２ａの少なくとも一部（少なくとも一辺）に設けられていればよい。
　本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。さらに、各実施形態にそれぞれ開示された技術的手段を組み合わせることにより、新しい技術的特徴を形成することができる。
　　２　　表示デバイス
　２１ａ　トレンチ（コンタクト領域）
　２４　　ＥＬ層
　２５　　陰極
　３１　　マスクスペーサ（画素領域マスクスペーサ）
　３２　　マスクスペーサ（額縁領域マスクスペーサ）
　４１　　共通層
　４２、７３　　凹凸
　７１　　マスク
　７２　　開口部
　７２ａ　　開口端
　ＤＡ　　画素領域
　ＮＡ　　額縁領域

Claims (11)

  1. 　複数の画素が設けられた画素領域内に形成された複数の画素領域マスクスペーサと、
    　上記画素領域を囲むように、上記画素領域の外側の額縁領域に形成された複数の額縁領域マスクスペーサと、
    　上記複数の画素領域マスクスペーサの上に、上記複数の画素に共通して成膜された共通層と、を含み、
    　上記共通層の端部は、平面視で凹凸を有していることを特徴とする表示デバイス。
  2. 　上記額縁領域に隣り合う上記画素領域マスクスペーサ間に上記凹凸の凹部が設けられていることを特徴とする請求項１に記載の表示デバイス。
  3. 　上記凹凸の間隔は、上記画素領域マスクスペーサの間隔と等しいことを特徴とする請求項１または２に記載の表示デバイス。
  4. 　上記凹凸は波形形状を有していることを特徴とする請求項１～３の何れか１項に記載の表示デバイス。
  5. 　上記凹凸の少なくとも一部は上記額縁領域に存在することを特徴とする請求項１～４の何れか１項に記載の表示デバイス。
  6. 　上記額縁領域マスクスペーサの間隔は、上記画素領域マスクスペーサの間隔よりも小さいことを特徴とする請求項１～５の何れか１項に記載の表示デバイス。
  7. 　複数の第１電極と、上記複数の画素に共通して設けられた第２電極と、上記第１電極と上記第２電極とで挟まれた機能層とを含み、
    　上記凹凸を有する上記共通層が、上記機能層であることを特徴とする請求項１～６の何れか１項に記載の表示デバイス。
  8. 　上記機能層が有機層であることを特徴とする請求項７に記載の表示デバイス。
  9. 　複数の第１電極と、上記複数の画素に共通して設けられた第２電極と、上記第１電極と上記第２電極とで挟まれた機能層とを含み、
    　上記凹凸を有する上記共通層が、上記第２電極であることを特徴とする請求項１～６の何れか１項に記載の表示デバイス。
  10. 　複数の画素が設けられた画素領域を開口する開口部を有し、上記複数の画素に共通する共通層を成膜するマスクであって、
    　上記開口部の開口端は、平面視で凹凸を有していることを特徴とするマスク。
  11. 　複数の画素が設けられた画素領域を囲むように、上記画素領域の外側の額縁領域に複数の額縁領域マスクスペーサを形成する工程と、
    　上記画素領域内に複数の画素領域マスクスペーサを形成する工程と、
    　上記画素領域を開口し、平面視で凹凸が設けられた開口端を有する開口部を備えたマスクを、上記額縁領域マスクスペーサに当接させて、上記複数の画素領域マスクスペーサの上に、上記複数の画素に共通する共通層を成膜する工程と、を含むことを特徴とする表示デバイスの製造方法。
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