WO2019163786A1 - 太陽電池の製造方法 - Google Patents

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WO2019163786A1
WO2019163786A1 PCT/JP2019/006135 JP2019006135W WO2019163786A1 WO 2019163786 A1 WO2019163786 A1 WO 2019163786A1 JP 2019006135 W JP2019006135 W JP 2019006135W WO 2019163786 A1 WO2019163786 A1 WO 2019163786A1
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semiconductor layer
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solar cell
type semiconductor
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良太 三島
邦裕 中野
崇 口山
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株式会社カネカ
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    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the technology disclosed herein belongs to a technical field related to a solar cell manufacturing method.
  • a general solar cell is a double-sided electrode type in which electrodes are arranged on both surfaces (light-receiving surface / back surface) of a semiconductor substrate. Recently, as a solar cell having no shielding loss due to an electrode, as shown in Patent Document 1 A back contact (back electrode) type solar cell in which an electrode is disposed only on the back surface has been developed.
  • a semiconductor layer pattern such as a p-type semiconductor layer and an n-type semiconductor layer must be formed on the back surface with high accuracy, and the manufacturing method becomes complicated as compared with a double-sided electrode type solar cell.
  • a semiconductor layer pattern forming technique by a lift-off method can be cited. That is, development of a patterning technique for forming a semiconductor layer pattern by removing the lift-off layer and removing the semiconductor layer formed on the lift-off layer has been underway.
  • a transparent electrode layer made of an oxide may be disposed between the semiconductor layer and the metal electrode layer. At this time, peeling of the transparent electrode layer from the semiconductor layer becomes a problem. There is.
  • the technology disclosed herein has been made in view of such a point, and an object of the technology is to provide a high-performance back contact solar cell with improved adhesion between the electrode layer and the semiconductor layer. It is to manufacture efficiently.
  • the technique disclosed herein includes a step of forming a first semiconductor layer of a first conductivity type on one main surface of two main surfaces facing each other in a semiconductor substrate, A step of laminating a lift-off layer on the first semiconductor layer; a step of selectively removing the first semiconductor layer and the lift-off layer; and the one main surface including the first semiconductor layer and the lift-off layer.
  • the second semiconductor layer covering the lift-off layer is removed.
  • the first semiconductor layer As part of the first semiconductor layer is covered by the lift-off layer, it has a configuration that removes the lift-off layer.
  • a high-performance back contact solar cell with improved adhesion between the electrode layer and the semiconductor layer is efficiently manufactured.
  • FIG. 1 is a schematic cross-sectional view partially showing a solar cell according to an exemplary embodiment. It is a top view which shows the back side main surface of the crystal substrate which comprises a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell. It is a partial schematic cross section which shows one process of the manufacturing method of a solar cell.
  • FIG. 1 is a partial cross-sectional view of a solar cell (cell) according to this embodiment.
  • the solar cell 10 uses a crystal substrate 11 made of silicon (Si).
  • the crystal substrate 11 has two main surfaces 11S (11SU, 11SB) facing each other.
  • the main surface on which light is incident is referred to as a front-side main surface 11SU
  • the opposite main surface is referred to as a back-side main surface 11SB.
  • the front main surface 11SU has a light receiving side that is more positively received than the back main surface 11SB and a non-light receiving side that is not actively receiving light.
  • the solar cell 10 is a so-called heterojunction crystal silicon solar cell, and is a back contact type (back electrode type) solar cell in which an electrode layer is disposed on the back main surface 11SB.
  • the solar cell 10 includes a crystal substrate 11, an intrinsic semiconductor layer 12, a conductive semiconductor layer 13 (p-type semiconductor layer 13p, n-type semiconductor layer 13n), a low reflection layer 14, and an electrode layer 15 (transparent electrode layer 17, metal electrode). Layer 18).
  • first conductivity type first conductivity type
  • second conductivity type second conductivity type
  • the crystal substrate 11 may be a semiconductor substrate formed of single crystal silicon or a semiconductor substrate formed of polycrystalline silicon.
  • a single crystal silicon substrate will be described as an example.
  • the conductivity type of the crystal substrate 11 is an n-type single crystal silicon substrate into which an impurity (for example, phosphorus (P) atom) that introduces electrons into silicon atoms is introduced, holes are introduced into the silicon atoms.
  • an impurity for example, phosphorus (P) atom
  • a p-type single crystal silicon substrate into which impurities to be introduced for example, boron (B) atoms
  • B boron
  • the crystal substrate 11 has a texture structure TX (first texture structure) composed of peaks (convex) and valleys (concave) on the surfaces of the two main surfaces 11S from the viewpoint of confining received light. You may have.
  • TX first texture structure
  • the texture structure TX is obtained by, for example, anisotropic etching applying the difference between the etching rate of the crystal substrate 11 with the (100) plane orientation and the etching rate of the (111) plane orientation. Can be formed.
  • the size of the unevenness in the texture structure TX can be defined by the number of vertices, for example.
  • the number of vertices is preferably in the range of 50000 / mm 2 or more and 100000 / mm 2 or less, particularly 70000 / mm 2 or more. It is preferably 85000 pieces / mm 2 or less.
  • the thickness of the crystal substrate 11 may be 250 ⁇ m or less.
  • the measurement direction when measuring the thickness is a direction perpendicular to the average plane of the crystal substrate 11 (the average plane means a plane of the entire substrate independent of the texture structure TX).
  • this vertical direction that is, the direction in which the thickness is measured is defined as a perpendicular direction.
  • the thickness of the crystal substrate 11 is 250 ⁇ m or less, the amount of silicon used can be reduced, so that it becomes easy to secure the silicon substrate and the cost can be reduced.
  • the back contact structure that collects holes and electrons generated by photoexcitation in the silicon substrate only on the back side is preferable from the viewpoint of the free path of each exciton.
  • the thickness of the crystal substrate 11 is preferably 50 ⁇ m or more, and more preferably 70 ⁇ m or more.
  • the thickness of the crystal substrate 11 is represented by the distance between straight lines connecting the convex vertices in the light-receiving side and the back surface side. Is done.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) covers the both main surfaces 11S (11SU, 11SB) of the crystal substrate 11, thereby performing surface passivation while suppressing diffusion of impurities into the crystal substrate 11.
  • intrinsic (i-type) is not limited to complete intrinsicity including no conductive impurities, but is “weak” including a small amount of n-type impurities or p-type impurities within a range in which a silicon-based layer can function as an intrinsic layer. Also included are layers that are substantially intrinsic of “n-type” or “weak p-type”.
  • the material of the intrinsic semiconductor layer 12 is not particularly limited, but may be an amorphous silicon thin film, or a hydrogenated amorphous silicon thin film (a-Si: H thin film) containing silicon and hydrogen. Also good.
  • amorphous means a structure having a long period and no order. That is, it includes not only complete disorder but also one having a short period of order.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) is not essential, and may be appropriately formed as necessary.
  • the thickness of the intrinsic semiconductor layer 12 is not particularly limited, but may be 2 nm or more and 20 nm or less. This is because when the thickness is 2 nm or more, the effect as a passivation layer is enhanced, and when the thickness is 20 nm or less, the deterioration of the conversion characteristics caused by the increase in resistance can be suppressed.
  • the method for forming the intrinsic semiconductor layer 12 is not particularly limited, but a plasma CVD (plasma enhanced chemical vapor deposition) method is used. According to this method, passivation of the substrate surface can be effectively performed while suppressing the diffusion of impurities into the single crystal silicon. Further, in the case of the plasma CVD method, by changing the hydrogen concentration in the intrinsic semiconductor layer 12 in the thickness direction, it is possible to form an energy gap profile effective in recovering carriers.
  • a plasma CVD plasma enhanced chemical vapor deposition
  • the conditions for forming a thin film by plasma CVD include, for example, a substrate temperature of 100 ° C. to 300 ° C., a pressure of 20 Pa to 2600 Pa, and a high frequency power density of 0.003 W / cm 2 to 0.5 W / It may be cm 2 or less.
  • a silicon-containing gas such as monosilane (SiH 4 ) and disilane (Si 2 H 6 ), or those gases and hydrogen (H 2). ) May be mixed.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ), or monogermane (GeH 4 ) is added to the above gas, and silicon carbide (SiC), silicon nitride (SiN X). ) Or a silicon alloy such as silicon germanium (SIGe), the energy gap of the thin film may be changed as appropriate.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ), or monogermane (GeH 4 ) is added to the above gas, and silicon carbide (SiC), silicon nitride (SiN X).
  • SiN X silicon nitride
  • SiGe silicon germanium
  • Examples of the conductive semiconductor layer 13 include a p-type semiconductor layer 13p and an n-type semiconductor layer 13n. As shown in FIG. 1, the p-type semiconductor layer 13p is formed on a part of the back main surface 11SB of the crystal substrate 11 via the intrinsic semiconductor layer 12p. N-type semiconductor layer 13n is formed on the other part of the back main surface of crystal substrate 11 with intrinsic semiconductor layer 12n interposed. That is, the intrinsic semiconductor layer 12 is interposed between the p-type semiconductor layer 13p and the crystal substrate 11 and between the n-type semiconductor layer 13n and the crystal substrate 11 as an intermediate layer that plays a role of passivation.
  • the thicknesses of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are not particularly limited, but may be 2 nm or more and 20 nm or less. This is because when the thickness is 2 nm or more, the effect as a passivation layer is enhanced, and when the thickness is 20 nm or less, the deterioration of the conversion characteristics caused by the increase in resistance can be suppressed.
  • the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are arranged on the back side of the crystal substrate 11 so that the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are electrically separated via the intrinsic semiconductor layer 12.
  • the width of the conductive semiconductor layer 13 may be not less than 50 ⁇ m and not more than 3000 ⁇ m, and may be not less than 80 ⁇ m and not more than 500 ⁇ m.
  • the widths of the semiconductor layers 12 and 13 and the widths of the electrode layers 17 and 18 are the lengths of a part of each patterned layer, unless otherwise specified. It means the length in the direction orthogonal to the extending direction.
  • the p-type semiconductor layer 13p may be narrower than the n-type semiconductor layer 13n.
  • the width of the p-type semiconductor layer 13p may be not less than 0.5 times and not more than 0.9 times the width of the n-type semiconductor layer 13n, and is not less than 0.6 times and not more than 0.8 times. Also good.
  • the p-type semiconductor layer 13p is a silicon layer to which a p-type dopant (boron or the like) is added, and may be formed of amorphous silicon from the viewpoint of suppressing impurity diffusion or series resistance.
  • the n-type semiconductor layer 13n is a silicon layer to which an n-type dopant (phosphorus or the like) is added, and may be formed of an amorphous silicon layer similarly to the p-type semiconductor layer 13p.
  • a silicon-containing gas such as monosilane (SiH 4 ) or disilane (Si 2 H 6 ), or a mixed gas of a silicon-based gas and hydrogen (H 2 ) may be used.
  • the dopant gas diborane (B 2 H 6 ) or the like is used for forming the p-type semiconductor layer 13p, and phosphine (PH 3 ) or the like is used for forming the n-type semiconductor layer.
  • impurities such as boron (B) or phosphorus (P) may be small, a mixed gas obtained by diluting a dopant gas with a raw material gas may be used.
  • the energy gap of the p-type semiconductor layer 13p or the n-type semiconductor layer 13n different types such as methane (CH 4 ), carbon dioxide (CO 2 ), ammonia (NH 3 ), or monogermane (GeH 4 ) are used.
  • the p-type semiconductor layer 13p or the n-type semiconductor layer 13n may be alloyed by adding a gas containing these elements.
  • the low reflection layer 14 is a layer that suppresses reflection of light received by the solar cell 10.
  • the material of the low reflection layer 14 is not particularly limited as long as it is a light-transmitting material that transmits light.
  • silicon oxide (SiO x ), silicon nitride (SiN x ), zinc oxide (ZnO), or oxide titanium (TiO X) can be mentioned.
  • distributed the nanoparticle of oxides such as a zinc oxide or a titanium oxide, for example.
  • the electrode layer 15 is formed so as to cover the p-type semiconductor layer 13p or the n-type semiconductor layer 13n, and is electrically connected to each conductive semiconductor layer 13. Thereby, the electrode layer 15 functions as a transport layer for guiding carriers generated in the p-type semiconductor layer 13p or the n-type semiconductor layer 13n.
  • the electrode layers 15p and 15n corresponding to the semiconductor layers 13p and 13n are arranged so as to be separated from each other, thereby preventing a short circuit between the p-type semiconductor layer 13p and the n-type semiconductor layer 13n.
  • the electrode layer 15 made of a conductive oxide may be provided between the metal electrode layer and the p-type semiconductor layer 13p and between the metal electrode layer and the n-type semiconductor layer 13n.
  • the electrode layer 15 formed of a transparent conductive oxide is referred to as a transparent electrode layer 17, and the metal electrode layer 15 is referred to as a metal electrode layer 18.
  • an electrode layer formed on the comb back portion May be referred to as a bus bar portion, and an electrode layer formed on the comb tooth portion may be referred to as a finger portion.
  • the transparent electrode layer 17 is not particularly restricted but includes materials such as zinc (ZnO) or indium oxide (InO X), or various metal oxides in indium oxide, such as titanium oxide (TiO X), tin oxide ( Examples thereof include a transparent conductive oxide to which SnO X ), tungsten oxide (WO X ), molybdenum oxide (MoO X ), or the like is added in an amount of 1 wt% to 10 wt%.
  • materials such as zinc (ZnO) or indium oxide (InO X), or various metal oxides in indium oxide, such as titanium oxide (TiO X), tin oxide ( Examples thereof include a transparent conductive oxide to which SnO X ), tungsten oxide (WO X ), molybdenum oxide (MoO X ), or the like is added in an amount of 1 wt% to 10 wt%.
  • the thickness of the transparent electrode layer 17 may be 20 nm or more and 200 nm or less.
  • a method for forming a transparent electrode layer suitable for this thickness for example, a physical organic vapor deposition (PVD: physical vapor deposition) method such as a sputtering method, or a metal organic using a reaction between an organic metal compound and oxygen or water.
  • PVD physical organic vapor deposition
  • MOCVD Metal-Organic-Chemical-Vapor-Deposition
  • the material of the metal electrode layer 18 is not particularly limited, and examples thereof include silver (Ag), copper (Cu), aluminum (Al), and nickel (Ni).
  • the thickness of the metal electrode layer 18 may be 1 ⁇ m or more and 80 ⁇ m or less.
  • Examples of a method for forming the metal electrode layer 18 suitable for this thickness include a printing method in which a material paste is printed by inkjet or screen printing, or a plating method.
  • the present invention is not limited to this, and when a vacuum process is employed, vapor deposition or sputtering may be employed.
  • the width of the comb tooth portions in the p-type semiconductor layer 13p and the n-type semiconductor layer 13n may be approximately the same as the width of the metal electrode layer 18 formed on the comb tooth portions.
  • the width of the metal electrode layer 18 may be narrower than the width of the comb tooth portion.
  • the width of the metal electrode layer 18 may be wider than the width of the comb tooth portion as long as leakage between the metal electrode layers 18 is prevented.
  • the intrinsic semiconductor layer 12, the conductive semiconductor layer 13, the low reflection layer 14, and the electrode layer 15 are stacked on the back side main surface 11SB of the crystal substrate 11, and the passivation and conductive properties of each bonding surface are stacked.
  • a predetermined annealing treatment is performed for the purpose of suppressing the generation of defect levels at the type semiconductor layer 13 and its interface and crystallizing the transparent conductive oxide in the transparent electrode layer 17.
  • Examples of the annealing process according to the present embodiment include an annealing process in which the crystal substrate 11 on which each of the above layers is formed is placed in an oven heated to 150 ° C. or more and 200 ° C. or less.
  • the atmosphere in the oven may be air, and more effective annealing can be performed by using hydrogen or nitrogen.
  • this annealing treatment may be an RTA (Rapid Thermal Annealing) process in which the crystal substrate 11 on which each layer is formed is irradiated with infrared rays by an infrared heater.
  • RTA Rapid Thermal Annealing
  • a crystal substrate 11 having a texture structure TX on each of a front main surface 11SU and a back main surface 11SB is prepared.
  • an intrinsic semiconductor layer 12 ⁇ / b> U is formed on the front main surface 11 ⁇ / b> SU of the crystal substrate 11.
  • the low reflection layer 14 is formed on the formed intrinsic semiconductor layer 12U.
  • silicon nitride (SiN x ) or silicon oxide (SiO x ) having a suitable light absorption coefficient and refractive index is used from the viewpoint of light confinement.
  • an intrinsic semiconductor layer 12p using, for example, i-type amorphous silicon is formed on the back main surface 11SB of the crystal substrate 11.
  • a p-type semiconductor layer 13p is formed on the formed intrinsic semiconductor layer 12p.
  • the p-type semiconductor layer 13p is formed on the back-side main surface 11SB which is one main surface of the crystal substrate 11.
  • the step of forming the p-type semiconductor layer (first semiconductor layer) 13p is performed before one of the crystal substrates (semiconductor substrates) 11 is formed before the p-type semiconductor layer 13p is formed.
  • a lift-off layer LF is formed on the formed p-type semiconductor layer 13p.
  • a lift-off layer LF containing silicon oxide (SiOX) as a main component is formed on the p-type semiconductor layer 13p.
  • the lift-off layer LF and the p-type semiconductor layer 13 p are patterned on the back main surface 11 SB of the crystal substrate 11.
  • the p-type semiconductor layer 13p is selectively removed, resulting in a non-formed region NA where the p-type semiconductor layer 13p is not formed.
  • at least the lift-off layer LF and the p-type semiconductor layer 13p remain in the region that is not etched on the back-side main surface 11SB of the crystal substrate 11.
  • Such a patterning step can be realized by photolithography, for example, by forming a resist film (not shown) having a predetermined pattern on the lift-off layer LF and etching a region masked by the formed resist film. .
  • a resist film (not shown) having a predetermined pattern on the lift-off layer LF and etching a region masked by the formed resist film.
  • FIG. 6 by patterning each of the intrinsic semiconductor layer 12p, the p-type semiconductor layer 13p, and the lift-off layer LF, a non-forming region NA, that is, the back side An exposed area of main surface 11SB is generated. Details of the non-forming area NA will be described later.
  • etching solution used in the process shown in FIG. 6, for example, a mixed solution of hydrofluoric acid and an oxidizing solution (for example, hydrofluoric acid) or a solution in which ozone is dissolved in hydrofluoric acid (hereinafter referred to as ozone / hydrofluoric acid). Liquid).
  • the etching solution in this case corresponds to the second etching solution.
  • An etchant that contributes to the etching of the lift-off layer LF is hydrogen fluoride.
  • the patterning here is not limited to wet etching using an etching solution.
  • the patterning may be, for example, dry etching or pattern printing using an etching paste or the like.
  • the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n are formed on the back main surface 11SB of the crystal substrate 11 including the lift-off layer LF, the p-type semiconductor layer 13p, and the intrinsic semiconductor layer 12p. Sequentially formed.
  • the step of forming the n-type semiconductor layer (second semiconductor layer) 13n includes the lift-off layer of the crystal substrate (semiconductor substrate) 11 before the n-type semiconductor layer 13n is formed.
  • the stacked film of the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n is formed on the non-forming region NA, the surface and side surfaces (end faces) of the lift-off layer LF, the lift-off layer LF, the p-type semiconductor layer 13p, and the intrinsic semiconductor. It is formed so as to cover the side surface (end surface) of the layer 12p.
  • the n-type semiconductor layer 13 n and the intrinsic semiconductor layer 12 n covering the lift-off layer LF are removed from the crystal substrate 11 by removing the lift-off layer LF stacked using an etching solution.
  • an etching solution used for this patterning for example, hydrofluoric acid is used.
  • the lift-off layer LF is removed so that a part of the p-type semiconductor layer 13p is covered with the lift-off layer LF. That is, as shown in FIG. 10, a part of the lift-off layer LF remains on the p-type semiconductor layer 13, and a part of the surface of the p-type semiconductor layer 13p opposite to the crystal substrate 11 remains.
  • the lift-off layer LF is removed so as to be covered by the layer LF.
  • the separation groove is formed on the back main surface 11SB of the crystal substrate 11, that is, on each of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n by, for example, sputtering using a mask.
  • the transparent electrode layer 17 (17p, 17n) is formed to generate 25.
  • the transparent electrode layer 17 (17p, 17n) may be formed as follows instead of the sputtering method. For example, a transparent conductive oxide film is formed on the entire surface of the back main surface 11SB without using a mask, and then the transparent conductive film is formed on the p-type semiconductor layer 13p and the n-type semiconductor layer 13n by photolithography. Alternatively, etching may be performed to leave the conductive oxide film.
  • the isolation trench 25 that isolates and insulates the p-type semiconductor layer 13p and the n-type semiconductor layer 13n from each other, leakage hardly occurs.
  • a linear metal electrode layer 18 (18p, 18n) is formed on the transparent electrode layer 17 by using, for example, a mesh screen (not shown) having an opening.
  • the back junction solar cell 10 is formed.
  • the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n deposited on the lift-off layer LF are also removed from the crystal substrate 11 at the same time.
  • lift-off This step does not require the resist coating step and the development step used in the photolithography method as compared with the case of using the photolithography method in the step shown in FIG. For this reason, the n-type semiconductor layer 13n is easily patterned.
  • the adhesion of the transparent electrode layer 17 in the region of the p-type semiconductor layer 13p is improved. That is, if a part of the lift-off layer LF (hereinafter referred to as the covering portion 19) remains as a residue on the p-type semiconductor layer 13p, the surface area increases by the amount of the covering portion 19, and in the region of the p-type semiconductor layer 13p. The contact area of the transparent electrode layer 17 is increased. Further, for example, when the transparent electrode layer 17 is composed of tin oxide-indium oxide (ITO), silicon oxide has higher adhesion to ITO than silicon, and thus the covering portion 19 mainly composed of silicon oxide. If there is, it becomes difficult for the transparent electrode layer 17 to peel from the p-type semiconductor layer 13p. As a result, the adhesion of the transparent electrode layer 17 in the region of the p-type semiconductor layer 13p is improved.
  • ITO tin oxide-indium oxide
  • the coverage defined by is preferably 0.2% or more and 16% or less. If the coverage is 0.2% or more and 16% or less, the contact area between the transparent electrode layer 17 and the p-type semiconductor layer 13p can be suitably secured while improving the adhesion of the transparent electrode layer 17.
  • the maximum length of the covering portion 19 is 2.0 ⁇ m or less as viewed from the back main surface SB11 side in the direction perpendicular to the crystal substrate 11.
  • the coverage can be adjusted, for example, by devising a process of depositing the lift-off layer LF on the p-type semiconductor layer 13p.
  • a process of depositing the lift-off layer LF on the p-type semiconductor layer 13p Specifically, as shown in FIG. 12, when the lift-off layer LF is deposited on the p-type semiconductor layer 13p, particles composed of the elements constituting the lift-off layer LF (here, silicon particles or silicon oxide particles). Hereinafter, crystal grains 20) are mixed.
  • the lift-off layer LF is made of an amorphous material so that it can be easily etched during lift-off.
  • the crystal grains 20 have a slower etching rate than amorphous, so even if the amorphous portion in the lift-off layer LF is dissolved, the crystal grains 20 remain on the p-type semiconductor layer 13p without being dissolved. Can do. For this reason, if the quantity of the crystal grain to mix is adjusted, the said coverage can be adjusted.
  • the coverage can be adjusted by adjusting the refractive index of the lift-off layer LF. That is, the refractive index is proportional to the density, and when the refractive index is high, the density basically increases. When the density is increased, the etching rate is decreased, so that the covering portion 19 is easily generated. For this reason, if the refractive index of the lift-off layer LF is increased, the coverage can be increased. From the viewpoint of setting the coverage to 0.2% or more and 16% or less, the refractive index is preferably 1.45 or more and 1.90 or less in light having a wavelength of 632 nm.
  • the refractive index can be adjusted, for example, by adjusting the pressure in film formation using the CVD method. Specifically, by increasing the pressure, it becomes easy to obtain a dense structure, and it is easy to obtain a lift-off layer LF having a high refractive index.
  • the method of mixing crystal grains in the lift-off layer LF and the method of adjusting the refractive index of the lift-off layer LF may be used alone or in combination.
  • the lift-off layer LF is preferably composed of a plurality of layers.
  • the lift-off layer LF is divided into two: a first lift-off layer LF1 stacked on the p-type semiconductor layer 13p and a second lift-off layer LF2 stacked on the first lift-off layer LF1.
  • the lift-off layer LF may be composed of three or more layers.
  • the lift-off layer LF is preferably composed of two layers.
  • the film thickness of the lift-off layer LF is preferably 20 nm or more and 600 nm or less, and particularly preferably 50 nm or more and 450 nm or less.
  • the thickest layer closest to the p-type semiconductor layer 13p is the thinnest within this range.
  • the crystal substrate 11 has a texture structure TX, and each surface of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n formed on the back main surface 11SB of the crystal substrate 11 has a texture structure TX. It is preferable that a texture structure reflecting the above (second texture structure) is included.
  • the etching solution easily penetrates into the semiconductor layer 13 due to the unevenness of the texture structure TX. For this reason, the conductive semiconductor layer 13 is easily removed, that is, easily patterned.
  • the texture structure TX (first texture structure) is provided on both main surfaces 11S of the crystal substrate 11, that is, the front-side main surface 11SU and the back-side main surface 11SB. May be provided. That is, when the texture structure TX is provided on the front main surface 11SU, the effect of capturing received light and the effect of confinement are enhanced. On the other hand, when the texture structure TX is provided on the back main surface 11SB, the light capturing effect is improved and the patterning of the conductive semiconductor layer 13 is facilitated. Therefore, the texture structure TX of the crystal substrate 11 may be provided on at least one main surface 11S. In the present embodiment, the texture structure TX of both the main surfaces 11S has the same pattern. However, the present invention is not limited to this, and the size of the unevenness of the texture structure TX is changed between the front-side main surface 11SU and the back-side main surface 11SB. Also good.
  • the back side main surface 11SB of the crystal substrate 11 is exposed in the non-formation area
  • the intrinsic semiconductor layer 12p may remain on the non-formation area NA of the back side main surface 11SB.
  • the p-type semiconductor layer 13p is selectively removed, and the region from which the p-type semiconductor layer 13p is removed may be the non-forming region NA.
  • the process of forming the intrinsic semiconductor layer 12n before the n-type semiconductor layer 13n is deposited on the remaining lift-off layer LF and the non-forming region NA can be reduced.
  • the lift-off layer LF is composed of two layers of the first lift-off layer LF1 and the second lift-off layer LF2
  • an opening is formed in the second lift-off layer LF2
  • etching is performed.
  • the liquid may be attached to the first lift-off layer LF1 through the formed opening, and the layer to which the etching solution is attached may be removed.
  • the lift-off layer LF is removed as described above, and an etching solution is also attached to the p-type semiconductor layer 13p, and the p-type semiconductor layer 13p to which the etching solution is attached is removed. Also good.
  • this opening part generating a crack is mentioned, for example.
  • the etching solution reliably adheres to the second lift-off layer LF2 and further to the first lift-off layer LF1. For this reason, the entire lift-off layer LF is efficiently removed.
  • the etching solution reliably adheres to the p-type semiconductor layer 13p covered with the lift-off layer LF, so that the p-type semiconductor layer 13p is also removed. Thereby, the undissolved residue of the lift-off layer LF and the p-type semiconductor layer 13p is suppressed.
  • the semiconductor layer used in the process shown in FIG. 5 is the p-type semiconductor layer 13p, but is not limited thereto, and may be the n-type semiconductor layer 13n.
  • the conductivity type of the crystal substrate 11 is not particularly limited, and may be p-type or n-type.
  • Crystal substrate a single crystal silicon substrate having a thickness of 200 ⁇ m was employed as the crystal substrate. Anisotropic etching was performed on both main surfaces of the single crystal silicon substrate. As a result, a pyramidal texture structure was formed on the crystal substrate.
  • the crystal substrate was introduced into a CVD apparatus, and an intrinsic semiconductor layer (film thickness: 8 nm) made of silicon was formed on both main surfaces of the introduced crystal substrate.
  • the film forming conditions were a substrate temperature of 150 ° C., a pressure of 120 Pa, a SiH 4 / H 2 flow rate value of 3/10, and a power density of 0.011 W / cm 2 .
  • [P-type semiconductor layer (first conductivity type semiconductor layer)] A crystal substrate having an intrinsic semiconductor layer formed on both main surfaces was introduced into a CVD apparatus, and a p-type hydrogenated amorphous silicon-based thin film (film thickness 10 nm) was formed on the intrinsic semiconductor layer on the back main surface.
  • the film forming conditions were a substrate temperature of 150 ° C., a pressure of 60 Pa, a SiH 4 / B 2 H 6 flow ratio value of 1/3, and a power density of 0.01 W / cm 2 .
  • the flow rate of B 2 H 6 gas is the flow rate of the diluent gas B 2 H 6 was diluted by H 2 to 5000 ppm.
  • a lift-off layer whose main component is silicon oxide (SiO x ) was formed on the p-type hydrogenated amorphous silicon-based thin film so as to have a thickness of 200 nm.
  • Example 1 the lift-off layer deposition conditions were as follows: the substrate temperature was 150 ° C., the pressure was 50 Pa, the SiH 4 / CO 2 / H 2 flow rate value was 1/10/750, and the power density was 0.15 W / It was cm 2.
  • the value of the SiH 4 / CO 2 / H 2 flow rate ratio was set to 1/10/650, and other conditions were set to the same film forming conditions as in Example 1.
  • Example 3 the value of the SiH 4 / CO 2 / H 2 flow rate ratio was set to 1/10/550, and other conditions were set to the same film forming conditions as in Example 1.
  • Comparative Example 1 the film forming conditions were the same as in Examples 1 to 3 except that the value of the SiH 4 / CO 2 / H 2 flow rate ratio was set to 1/4/750.
  • Comparative Example 2 the film forming conditions were the same as in Examples 1 to 3 except that the value of the SiH 4 / CO 2 / H 2 flow rate ratio was 1/30/1000.
  • Comparative Example 3 the film forming conditions were the same as in Examples 1 to 3, except that the value of the SiH 4 / CO 2 / H 2 flow rate ratio was 1/10/350.
  • a photosensitive resist film was formed on the main surface of the back side of the crystal substrate on which the lift-off layer was formed. This was exposed and developed by a photolithography method to expose regions for removing the lift-off layer, p-type semiconductor layer, and intrinsic semiconductor layer.
  • the crystal substrate on which a plurality of layers were formed was immersed in hydrofluoric nitric acid containing 1% by weight of hydrogen fluoride as an etchant to remove the lift-off layer.
  • this process is referred to as a patterning process.
  • N-type semiconductor layer (second conductivity type semiconductor layer)
  • a crystal substrate in which the exposed backside main surface is cleaned with hydrofluoric acid having a concentration of 2% by weight is introduced into a CVD apparatus, and an intrinsic semiconductor layer (film thickness: 8 nm) is formed on the backside main surface. It formed on the film-forming conditions similar to the 1st intrinsic semiconductor layer. Subsequently, an n-type hydrogenated amorphous silicon-based thin film (film thickness: 10 nm) was formed on the formed intrinsic semiconductor layer.
  • the film forming conditions were a substrate temperature of 150 ° C., a pressure of 60 Pa, a SiH 4 / PH 3 / H 2 flow ratio value of 1/2, and a power density of 0.01 W / cm 2 .
  • the flow rate of the PH 3 gas is the flow rate of the diluent gas PH 3 is diluted by H 2 to 5000 ppm.
  • an oxide film (film thickness: 100 nm) serving as a base of the transparent electrode layer was formed on the conductive semiconductor layer of the crystal substrate. Further, a silicon nitride layer was formed on the light receiving surface side of the crystal substrate as a low reflection layer.
  • the transparent conductive oxide indium oxide (ITO) containing tin oxide at a concentration of 10% by weight was used as a target.
  • ITO indium oxide
  • a mixed gas of argon and oxygen was introduced into the chamber of the apparatus, and the pressure in the chamber was set to 0.6 Pa. The mixing ratio of argon and oxygen was set such that the resistivity was the lowest (so-called bottom).
  • film formation was performed at a power density of 0.4 W / cm 2 using a DC power source.
  • etching was performed by photolithography so as to leave only the transparent conductive oxide film on the conductive semiconductor layers (p-type semiconductor layer and n-type semiconductor layer), thereby forming a transparent electrode layer.
  • the transparent electrode layer formed by this etching prevented conduction between the transparent conductive oxide film on the p-type semiconductor layer and the transparent conductive oxide film on the n-type semiconductor layer.
  • a silver paste (manufactured by Fujikura Kasei Co., Ltd .: Dotite FA-333) was screen-printed on the transparent electrode layer without dilution, and a heat treatment was performed in an oven at a temperature of 150 ° C. for 60 minutes. Thereby, the metal electrode layer was formed.
  • the refractive index of the lift-off layer is the refractive index of a thin film formed on the glass substrate under the same conditions as those of Examples 1 to 3 and Comparative Examples 1 to 3, using spectroscopic ellipsometry (trade name M2000, JE). -Determined by measuring with A-Woolum Co.). From the fitting result, the refractive index of light having a wavelength of 632 nm was extracted.
  • Evaluation was performed by attaching an adhesive tape defined in JIS Z1522 to the solar battery cell on which the electrode was formed, and pulling it vertically. When the electrode layer was peeled when it was pulled, it was rated as “x”, and when the electrode layer was not peeled, it was marked as “ ⁇ ”.
  • Examples 1 to 3 were good in all of electrode adhesion, IV characteristics, solar cell characteristics and reliability.
  • the refractive index in light having a wavelength of 632 nm is 1.45 or more 1 It can be seen that it should be 90 or less. For this reason, in the technique of the present disclosure, a range of 1.45 or more and 1.90 or less is a preferable refractive index range.
  • the electrical contact (adhesion) between the first conductive type semiconductor layer and the electrode layer is improved by covering a part of the first conductive type semiconductor layer with the lift-off layer was obtained.
  • the example obtained the result that the solar cell characteristics were improved by setting the coverage to an appropriate range. This improves the adhesion between the first conductive type semiconductor layer and the electrode layer by appropriately leaving the material constituting the lift-off layer (here, silicon oxide) on the first conductive type semiconductor layer. It is thought that not only the rise in series resistance is suppressed.
  • the coverage can be adjusted to the appropriate range by setting the refractive index of the lift-off layer to an appropriate value.
  • the refractive index of the lift-off layer is too low, the lift-off layer is excessively removed in the patterning step, and therefore, a result that sufficient solar cell characteristics cannot be obtained was obtained.
  • Crystal substrate (semiconductor substrate) 12 Intrinsic Semiconductor Layer 13 Conductive Semiconductor Layer 13p P-type Semiconductor Layer [First Conductive First Semiconductor Layer / Second Conductive Second Semiconductor Layer] 13n n-type semiconductor layer [second conductive type second semiconductor layer / first conductive type first semiconductor layer] DESCRIPTION OF SYMBOLS 15 Electrode layer 17 Transparent electrode layer 18 Metal electrode layer 19 Coating

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Abstract

選択的に除去されたｐ型半導体層（１３ｐ）及びリフトオフ層（ＬＦ）を含む結晶基板（１１）の一方の主面上に、ｎ型半導体層（１３ｎ）を形成する工程と、リフトオフ層（ＬＦ）を除去することにより、リフトオフ層（ＬＦ）を覆うｎ型半導体層（１３ｎ）を除去する工程と、ｐ型半導体層（１３ｐ）及びｎ型半導体層（１３ｎ）のそれぞれの上に、透明電極層（１７）を形成する工程を含み、リフトオフ層（ＬＦ）を除去する工程では、ｎ型半導体層（１３ｎ）が除去された状態で、ｐ型半導体層（１３ｐ）の一部がリフトオフ層（ＬＦ）によって被覆されるように、リフトオフ層（ＬＦ）を除去する。

Description

太陽電池の製造方法
　ここに開示された技術は、太陽電池の製造方法に関する技術分野に属する。
　一般的な太陽電池は、半導体基板の両面（受光面・裏面）に電極を配置させた両面電極型であるが、昨今、電極による遮蔽損のない太陽電池として、特許文献１に示されるような、裏面のみに電極を配置させたバックコンタクト（裏面電極）型太陽電池が開発されている。
　バックコンタクト型太陽電池は、裏面にｐ型半導体層及びｎ型半導体層等の半導体層パターンを高精度で形成しなければならず、両面電極型の太陽電池と比べて製造方法が煩雑となる。製造方法を簡略化するための技術として、特許文献１に示されるように、リフトオフ法による半導体層パターンの形成技術が挙げられる。すなわち、リフトオフ層を除去して、該リフトオフ層の上に形成された半導体層を除去することにより、半導体層パターンを形成するパターニング技術の開発が進められている。
特開２０１３－１２０８６３号
　しかしながら、特許文献１に記載の方法では、リフトオフ層と半導体層との溶解性が似ている場合には、意図しない層までが除去されることもあり、パターニング精度や生産性が高くならないおそれがある。
　また、バックコンタクト型太陽電池は、半導体層と金属電極層との間に酸化物からなる透明電極層を配置することがあるが、このとき、半導体層に対する透明電極層の剥離が問題となることがある。
　ここに開示された技術は、斯かる点に鑑みてなされたものであり、その目的とするところは、電極層と半導体層との密着性が向上された、高性能なバックコンタクト型太陽電池を効率良く製造することにある。
　前記課題を解決するために、ここに開示された技術は、半導体基板における互いに対向する２つの主面の一方の主面上に、第１導電型の第１半導体層を形成する工程と、前記第１半導体層上にリフトオフ層を積層する工程と、前記第１半導体層及び前記リフトオフ層を選択的に除去する工程と、前記第１半導体層及び前記リフトオフ層を含む前記一方の主面上に、第２導電型の第２半導体層を形成する工程と、前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程と、前記第１半導体層及び前記第２半導体層のそれぞれの上に、酸化物からなる透明電極層を形成する工程と、を含み、前記リフトオフ層を除去する工程では、前記リフトオフ層を覆う前記第２半導体層が除去された状態において、前記第１半導体層の一部が前記リフトオフ層によって被覆されるように、前記リフトオフ層を除去する、という構成とした。
　ここに開示された技術によると、電極層と半導体層との密着性が向上された、高性能なバックコンタクト型太陽電池が効率良く製造される。
例示的な実施形態に係る太陽電池を部分的に示す模式断面図である。 太陽電池を構成する結晶基板の裏側主面を示す平面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 太陽電池の製造方法の一工程を示す部分的な模式断面図である。 リフトオフ終了時において、ｐ型半導体層の一部を拡大した拡大断面図である。 結晶粒を混入させたリフト層を示す部分的な模式断面図である。 リフトオフ層を２層で構成した場合を示す部分的な模式断面図である。 被覆率と太陽電池特性との関係を示すグラフである。 屈折率と太陽電池特性との関係を示すグラフである。
　以下、例示的な実施形態について図面を参照しながら説明する。
　図１は本実施形態に係る太陽電池（セル）の部分的な断面図を示す。図１に示すように、本実施形態に係る太陽電池１０は、シリコン（Ｓｉ）製の結晶基板１１を用いている。結晶基板１１は、互いに対向する２つの主面１１Ｓ（１１ＳＵ、１１ＳＢ）を有している。ここでは、光が入射される主面を表側主面１１ＳＵと呼び、これと反対側の主面を裏側主面１１ＳＢと呼ぶ。便宜上、表側主面１１ＳＵは、裏側主面１１ＳＢよりも積極的に受光させる側を受光側とし、積極的に受光させない側を非受光側とする。
　本実施形態に係る太陽電池１０は、いわゆるヘテロ接合結晶シリコン太陽電池であり、電極層を裏側主面１１ＳＢに配置したバックコンタクト型（裏面電極型）太陽電池である。
　太陽電池１０は、結晶基板１１、真性半導体層１２、導電型半導体層１３（ｐ型半導体層１３ｐ、ｎ型半導体層１３ｎ）、低反射層１４、及び電極層１５（透明電極層１７、金属電極層１８）を含む。
　以下では、便宜上、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに個別に対応する部材には、参照符号の末尾に「ｐ」又は「ｎ」を付すことがある。また、ｐ型、ｎ型のように導電型が相違するため、一方の導電型を「第１導電型」、他方の導電型を「第２導電型」と称することもある。
　結晶基板１１は、単結晶シリコンで形成された半導体基板であっても、多結晶シリコンで形成された半導体基板であってもよい。以下では、単結晶シリコン基板を例に挙げて説明する。
　結晶基板１１の導電型は、シリコン原子に対して電子を導入する不純物（例えば、リン（Ｐ）原子）を導入されたｎ型単結晶シリコン基板であっても、シリコン原子に対して正孔を導入する不純物（例えば、ホウ素（Ｂ））原子）を導入されたｐ型単結晶シリコン基板であってもよい。以下では、キャリア寿命が長いといわれるｎ型の単結晶基板を例に挙げて説明する。
　また、結晶基板１１は、受光した光を閉じこめておくという観点から、２つの主面１１Ｓの表面に、山（凸）と谷（凹）とから構成されるテクスチャ構造ＴＸ（第１テクスチャ構造）を有していてもよい。なお、テクスチャ構造ＴＸ（凹凸面）は、例えば、結晶基板１１における面方位が（１００）面のエッチングレートと、面方位が（１１１）面のエッチングレートとの差を応用した異方性エッチングによって形成することができる。
　テクスチャ構造ＴＸにおける凹凸の大きさは、例えば、頂点の数で定義することが可能である。本実施形態では、光取り込み性能と生産性との観点から、頂点の数が、５００００個／ｍｍ２以上１０００００個／ｍｍ２以下の範囲であることが好ましく、特に、７００００個／ｍｍ２個以上８５０００個／ｍｍ２以下であることが好ましい。
　結晶基板１１の厚さは、２５０μｍ以下であってもよい。なお、厚さを測定する場合の測定方向は、結晶基板１１の平均面（平均面とは、テクスチャ構造ＴＸに依存しない基板全体としての面を意味する）に対する垂直方向である。これ以降、この垂直方向、すなわち、厚さを測定する方向を面直方向とする。
　結晶基板１１の厚さは、２５０μｍ以下とすると、シリコンの使用量を減らせるため、シリコン基板を確保しやすくなり、低コスト化が図れる。その上、シリコン基板内で光励起により生成した正孔と電子とを裏面側のみで回収するバックコンタクト構造では、各励起子の自由行程の観点からも好ましい。
　一方で、結晶基板１１の厚さが過度に小さいと、機械的強度の低下が生じたり、外光（太陽光）が十分に吸収されず、短絡電流密度が減少したりする。このため、結晶基板１１の厚さは、５０μｍ以上が好ましく、７０μｍ以上がより好ましい。結晶基板１１の主面にテクスチャ構造ＴＸが形成されている場合には、結晶基板１１の厚さは、受光側及び裏面側のそれぞれの凹凸構造における凸の頂点を結んだ直線間の距離で表される。
　真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、結晶基板１１の両主面１１Ｓ（１１ＳＵ、１１ＳＢ）を覆うことによって、結晶基板１１への不純物の拡散を抑えつつ、表面パッシベーションを行う。なお、「真性（ｉ型）」とは、導電性不純物を含まない完全な真性に限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物又はｐ型不純物を含む「弱ｎ型」又は「弱ｐ型」の実質的に真性である層をも包含する。
　真性半導体層１２の材料は、特に限定されないが、非晶質シリコン系薄膜であってもよく、シリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ－Ｓｉ：Ｈ薄膜）であってもよい。なお、ここでいう非晶質とは、長周期で秩序を有していない構造を意味する。すなわち、完全な無秩序なだけでなく、短周期で秩序を有しているものも含まれる。また、真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、必須ではなく、必要に応じて、適宜形成すればよい。
　また、真性半導体層１２の厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　真性半導体層１２の形成方法は、特に限定されないが、プラズマＣＶＤ（Plasma enhanced Chemical Vapor Deposition）法が用いられる。この方法によると、単結晶シリコンへの不純物の拡散を抑制しつつ、基板表面のパッシベーションを有効に行える。また、プラズマＣＶＤ法であれば、真性半導体層１２における層中の水素濃度をその厚さ方向で変化させることにより、キャリアの回収を行う上で有効なエネルギーギャッププロファイルの形成をも行える。
　なお、プラズマＣＶＤ法による薄膜の成膜条件としては、例えば、基板温度が１００℃以上３００℃以下、圧力が２０Ｐａ以上２６００Ｐａ以下、及び高周波のパワー密度が０．００３Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下であってもよい。
　また、薄膜の形成に使用される原料ガスとしては、真性半導体層１２の場合は、モノシラン（ＳｉＨ４）及びジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はそれらのガスと水素（Ｈ２）とを混合したガスであってもよい。
　なお、上記のガスに、メタン（ＣＨ４）、アンモニア（ＮＨ３）若しくはモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加して、シリコンカーバイド（ＳｉＣ）、シリコンナイトライド（ＳｉＮＸ）又はシリコンゲルマニウム（ＳＩＧｅ）等のシリコン合金を形成することにより、薄膜のエネルギーギャップを適宜変更してもよい。
　導電型半導体層１３としては、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが挙げられる。図１に示すように、ｐ型半導体層１３ｐは、結晶基板１１の裏側主面１１ＳＢの一部に真性半導体層１２ｐを介して形成される。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面の他の一部に真性半導体層１２ｎを介して形成される。すなわち、ｐ型半導体層１３ｐと結晶基板１１との間、及びｎ型半導体層１３ｎと結晶基板１１との間に、それぞれパッシベーションの役割を果たす中間層として真性半導体層１２が介在する。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、結晶基板１１の裏側において、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが真性半導体層１２を介して電気的に分離されるように配置される。導電型半導体層１３の幅は、５０μｍ以上３０００μｍ以下であってよく、８０μｍ以上５００μｍ以下であってもよい。なお、半導体層１２，１３の幅及び電極層１７，１８の幅は、特に断りがない限り、パターン化された各層の一部分の長さで、パターン化により、例えば、線状になった一部分の延び方向と直交する方向の長さを意味する。
　結晶基板１１内で生成した光励起子（キャリア）が導電型半導体層１３を介して取り出される場合、正孔は電子よりも有効質量が大きい。このため、輸送損を低減させるという観点から、ｐ型半導体層１３ｐがｎ型半導体層１３ｎよりも幅が狭くてもよい。例えば、ｐ型半導体層１３ｐの幅は、ｎ型半導体層１３ｎの幅の０．５倍以上０．９倍以下であってもよく、また、０．６倍以上０．８倍以下であってもよい。
　ｐ型半導体層１３ｐは、ｐ型のドーパント（ホウ素等）が添加されたシリコン層であって、不純物拡散の抑制又は直列抵抗の抑制の観点から、非晶質シリコンで形成されてもよい。一方、ｎ型半導体層１３ｎは、ｎ型のドーパント（リン等）が添加されたシリコン層であって、ｐ型半導体層１３ｐと同様に、非晶質シリコン層で形成されてもよい。
　導電型半導体層１３の原料ガスとしては、モノシラン（ＳｉＨ４）若しくはジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はシリコン系ガスと水素（Ｈ２）との混合ガスを用いてもよい。ドーパントガスには、ｐ型半導体層１３ｐの形成にはジボラン（Ｂ２Ｈ６）等が用いられ、ｎ型半導体層の形成にはホスフィン（ＰＨ３）等が用いられる。また、ホウ素（Ｂ）又はリン（Ｐ）といった不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈した混合ガスを用いてもよい。
　また、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎのエネルギーギャップの調整のために、メタン（ＣＨ４）、二酸化炭素（ＣＯ２）、アンモニア（ＮＨ３）又はモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加することにより、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎが合金化されてもよい。
　低反射層１４は、太陽電池１０が受けた光の反射を抑制する層である。低反射層１４の材料には、光を透過する透光性の材料であれば、特に限定されないが、例えば、酸化ケイ素（ＳｉＯＸ）、窒化ケイ素（ＳｉＮＸ）、酸化亜鉛（ＺｎＯ）又は酸化チタン（ＴｉＯＸ）が挙げられる。また、低反射層１４の形成方法としては、例えば、酸化亜鉛又は酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料で塗布してもよい。
　電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎをそれぞれ覆うように形成されて、各導電型半導体層１３と電気的に接続される。これにより、電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに生じるキャリアを導く輸送層として機能する。なお、各半導体層１３ｐ、１３ｎに対応する電極層１５ｐ、１５ｎは、乖離して配置されることで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの短絡を防止する。
　また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎとのそれぞれの電気的な接合の観点から、又は電極材料である金属の両半導体層１３ｐ、１３ｎに対する原子の拡散を抑制するという観点から、透明導電性酸化物で構成された電極層１５を、金属製の電極層とｐ型半導体層１３ｐとの間及び金属製の電極層とｎ型半導体層１３ｎとの間にそれぞれ設けてもよい。
　本実施形態においては、透明導電性酸化物で形成される電極層１５を透明電極層１７と称し、金属製の電極層１５を金属電極層１８と称する。また、図２に示す結晶基板１１の裏側主面１１ＳＢの平面図に示すように、それぞれ櫛歯形状を持つｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおいて、櫛背部上に形成される電極層をバスバー部と称し、櫛歯部上に形成される電極層をフィンガ部と称することがある。
　透明電極層１７は、材料としては特に限定されないが、例えば、酸化亜鉛（ＺｎＯ）若しくは酸化インジウム（ＩｎＯＸ）、又は酸化インジウムに種々の金属酸化物、例えば酸化チタン（ＴｉＯＸ）、酸化スズ（ＳｎＯＸ）、酸化タングステン（ＷＯＸ）若しくは酸化モリブデン（ＭｏＯＸ）等を１重量％以上１０重量％以下で添加した透明導電性酸化物が挙げられる。
　透明電極層１７の厚さは、２０ｎｍ以上２００ｎｍ以下であってもよい。この厚さに好適な透明電極層の形成方法には、例えば、スパッタ法等の物理気相堆積（ＰＶＤ：physical Vapor Deposition）法、又は有機金属化合物と酸素又は水との反応を利用した金属有機化学気相堆積法（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法等が挙げられる。
　金属電極層１８は、材料としては特に限定されないが、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はニッケル（Ｎｉ）等が挙げられる。
　金属電極層１８の厚さは、１μｍ以上８０μｍ以下であってもよい。この厚さに好適な金属電極層１８の形成方法には、材料ペーストをインクジェットによる印刷若しくはスクリーン印刷する印刷法、又はめっき法が挙げられる。但し、これには限定されず、真空プロセスを採用する場合には、蒸着又はスパッタリング法を採用してもよい。
　また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおける櫛歯部の幅と、該櫛歯部の上に形成される金属電極層１８の幅とは、同程度であってもよい。但し、櫛歯部の幅と比べて、金属電極層１８の幅が狭くてもよい。また、金属電極層１８同士のリークが防止される構成であれば、櫛歯部の幅と比べて、金属電極層１８の幅が広くてもよい。
　本実施形態においては、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２、導電型半導体層１３、低反射層１４及び電極層１５を積層した状態で、各接合面のパッシベーション、導電型半導体層１３及びその界面における欠陥準位の発生の抑制、並びに透明電極層１７における透明導電性酸化物の結晶化を目的として、所定のアニール処理を施す。
　本実施形態に係るアニール処理には、例えば、上記の各層を形成した結晶基板１１を１５０℃以上２００℃以下に過熱したオーブンに投入して行うアニール処理が挙げられる。この場合、オーブン内の雰囲気は、大気でもよく、さらには、水素又は窒素を用いると、より効果的なアニール処理を行える。また、このアニール処理は、各層を形成した結晶基板１１に、赤外線ヒータにより赤外線を照射させるＲＴＡ（Rapid Thermal Annealing）処理であってもよい。
　［太陽電池の製造方法］
　以下、本実施形態に係る太陽電池１０の製造方法について図３～図９を参照しながら説明する。
　まず、図３に示すように、表側主面１１ＳＵ及び裏側主面１１ＳＢにそれぞれテクスチャ構造ＴＸを有する結晶基板１１を準備する。
　次に、図４に示すように、結晶基板１１の表側主面１１ＳＵの上に、例えば真性半導体層１２Ｕを形成する。続いて、形成した真性半導体層１２Ｕの上に低反射層１４を形成する。低反射層１４には、光閉じ込めの観点から、適した光吸収係数及び屈折率を有するシリコンナイトライド（ＳｉＮＸ）又はシリコンオキサイド（ＳｉＯＸ）が用いられる。
　次に、図５に示すように、結晶基板１１の裏側主面１１ＳＢの上に、例えばｉ型非晶質シリコンを用いた真性半導体層１２ｐを形成する。続いて、形成した真性半導体層１２ｐの上に、ｐ型半導体層１３ｐを形成する。これにより、結晶基板１１における一方の主面である裏側主面１１ＳＢの上に、ｐ型半導体層１３ｐが形成される。このように、本実施形態においては、ｐ型半導体層（第１半導体層）１３ｐを形成する工程は、ｐ型半導体層１３ｐを形成するよりも前に、結晶基板（半導体基板）１１の一方の主面（裏側主面）１１Ｓの上に真性半導体層（第１真性半導体層）１２ｐを形成する工程を含む。
　その後、形成したｐ型半導体層１３ｐの上に、リフトオフ層ＬＦを形成する。具体的には、ｐ型半導体層１３ｐの上に、酸化ケイ素（ＳｉＯＸ）を主成分とするリフトオフ層ＬＦを形成する。
　次に、図６に示すように、結晶基板１１の裏側主面１１ＳＢにおいて、リフトオフ層ＬＦ及びｐ型半導体層１３ｐをパターニングする。これにより、ｐ型半導体層１３ｐが選択的に除去されて、ｐ型半導体層１３ｐが形成されない非形成領域ＮＡが生じる。一方、結晶基板１１の裏側主面１１ＳＢでエッチングされなかった領域には、少なくともリフトオフ層ＬＦ及びｐ型半導体層１３ｐが残る。
　このようなパターニング工程は、フォトリソグラフィ法、例えば所定のパターンを有するレジスト膜（不図示）をリフトオフ層ＬＦの上に形成し、形成したレジスト膜によってマスクされた領域をエッチングすることにより実現され得る。図６に示すように、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦの各層をパターニングすることにより、結晶基板１１の裏側主面１１ＳＢの一部の領域に非形成領域ＮＡ、すなわち裏側主面１１ＳＢの露出領域が生じる。なお、非形成領域ＮＡについての詳細は後述する。
　図６に示す工程で使用するエッチング溶液として、例えばフッ化水素酸と酸化性溶液との混合溶液（例えばフッ硝酸）、又はオゾンをフッ化水素酸に溶解させた溶液（以下、オゾン／フッ酸液）が挙げられる。この場合のエッチング溶液は、第２エッチング溶液に相当する。また、リフトオフ層ＬＦのエッチングに寄与するエッチング剤はフッ化水素である。なお、ここでのパターニングは、エッチング溶液を用いたウエットエッチングには限定されない。パターニングは、例えばドライエッチングであってもよく、エッチングペースト等を用いたパターン印刷であってもよい。
　次に、図７に示すように、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ及び真性半導体層１２ｐを含め、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２ｎ及びｎ型半導体層１３ｎを順次形成する。このように、本実施形態においては、ｎ型半導体層（第２半導体層）１３ｎを形成する工程は、ｎ型半導体層１３ｎを形成するよりも前に、結晶基板（半導体基板）１１のリフトオフ層ＬＦ及びｐ型半導体層を含む一方の主面（裏側主面）１１Ｓの上に真性半導体層（第２真性半導体層）１２ｎを形成する工程を含む。これにより、真性半導体層１２ｎとｎ型半導体層１３ｎとの積層膜が、非形成領域ＮＡ上と、リフトオフ層ＬＦの表面及び側面（端面）と、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ及び真性半導体層１２ｐの側面（端面）とを覆うように形成される。
　次に、図８に示すように、エッチング溶液を用いて、積層したリフトオフ層ＬＦを除去することにより、リフトオフ層ＬＦを覆うｎ型半導体層１３ｎ及び真性半導体層１２ｎを結晶基板１１から除去する。なお、このパターニングに使用するエッチング溶液としては、例えば、フッ化水素酸が用いられる。
　図８に示す工程では、ｐ型半導体層１３ｐの一部がリフトオフ層ＬＦによって被覆されるように、リフトオフ層ＬＦを除去する。すなわち、図１０に示すように、リフトオフ層ＬＦの一部がｐ型半導体層１３上に残存して、ｐ型半導体層１３ｐにおける結晶基板１１とは反対側の面の一部が、残存するリフトオフ層ＬＦによって覆われるように、リフトオフ層ＬＦが除去される。
　次に、図９に示すように、結晶基板１１における裏側主面１１ＳＢの上、すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎのそれぞれに、例えば、マスクを用いたスパッタリング法により、分離溝２５を生じさせるように透明電極層１７（１７ｐ、１７ｎ）を形成する。なお、透明電極層１７（１７ｐ、１７ｎ）の形成は、スパッタリング法に代えて、以下のようにしてもよい。例えば、マスクを用いずに透明導電性酸化物膜を裏側主面１１ＳＢ上の全面に成膜し、その後、フォトリソグラフィ法により、ｐ型半導体層１３ｐ上及びｎ型半導体層１３ｎ上にそれぞれ透明導電性酸化物膜を残すエッチングを行って形成してもよい。ここで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとを互いに分離絶縁する分離溝２５を形成することにより、リークが発生し難くなる。
　その後、透明電極層１７の上に、例えば開口部を有するメッシュスクリーン（不図示）を用いて、線状の金属電極層１８（１８ｐ、１８ｎ）を形成する。
　以上の工程により、裏面接合型の太陽電池１０が形成される。
　（まとめ及び効果）
　上述した太陽電池１０の製造方法から以下のことがいえる。
　まず、図８に示す工程では、エッチング液により、リフトオフ層ＬＦを除去すると、このリフトオフ層ＬＦの上に堆積していた真性半導体層１２ｎ及びｎ型半導体層１３ｎも結晶基板１１から同時に除去される（いわゆるリフトオフ）。この工程では、図６に示す工程での、例えばフォトリソグラフィ法を用いた場合と比べて、フォトリソグラフィ法に使用するレジスト塗布工程及び現像工程を要しない。このため、ｎ型半導体層１３ｎが簡便にパターン化される。
　また、ｐ型半導体層１３ｐの一部がリフトオフ層ＬＦによって被覆されていることにより、ｐ型半導体層１３ｐの領域における透明電極層１７の密着性が向上される。すなわち、ｐ型半導体層１３ｐ上にリフトオフ層ＬＦの一部（以下、被覆部１９という）が残渣として残っていると、被覆部１９の分だけ表面積が広がって、ｐ型半導体層１３ｐの領域において、透明電極層１７の接触面積が広くなる。また、例えば、透明電極層１７が酸化スズ-酸化インジウム（ＩＴＯ）で構成されている場合、ケイ素よりも酸化ケイ素の方がＩＴＯに対する密着性が高いため、酸化ケイ素を主成分とする被覆部１９があれば、透明電極層１７がｐ型半導体層１３ｐから剥がれにくくなる。これらの結果、ｐ型半導体層１３ｐの領域における透明電極層１７の密着性が向上する。
　一方で、被覆部１９が多すぎると、透明電極層１７とｐ型半導体層１３ｐとの接触面積が減るため、透明電極層１７とｐ型半導体層１３ｐとの間の直列抵抗が高くなったり、太陽電池１０のＩ－Ｖ特性が悪化したりするおそれがある。このため、ｐ型半導体層１３ｐにおける被覆部１９で覆われた部分の面積をＳ１とし、ｐ型半導体層１３ｐにおける結晶基板１１とは反対側の面全体の面積をＳ２としたときに、以下の式：
　（被覆率（％））＝１００　×　Ｓ１／Ｓ２
で定義される被覆率が０．２％以上１６％以下であることが好ましい。被覆率が０．２％以上１６％以下であれば、透明電極層１７の密着性を向上させつつ、透明電極層１７とｐ型半導体層１３ｐとの接触面積を好適に確保することができる。
　また、前記被覆率が０．２％以上１６％以下であったとしても、局所的にサイズの大きい被覆部１９があると、ｐ型半導体層１３ｐ中の励起子（ｐ型半導体の場合は正孔）の有効質量と自由行程との関係から、ｐ型半導体層１３ｐから該励起子を適切に回収できなくなるおそれがある。このため、結晶基板１１の面直方向における裏型主面ＳＢ１１側から見て、被覆部１９の最大の長さが２．０μｍ以下であることが好ましい。これにより、透明電極層１７の密着性を向上させつつ、ｐ型半導体層１３ｐから励起子を適切に回収することができる。
　前記被覆率は、例えば、リフトオフ層ＬＦをｐ型半導体層１３ｐ上に堆積する工程を工夫することで調整することができる。具体的には、図１２に示すように、リフトオフ層ＬＦをｐ型半導体層１３ｐ上に堆積する際に、リフトオフ層ＬＦを構成する元素からなる粒子（ここでは、シリコン粒子又は酸化ケイ素の粒子。以下、結晶粒２０という）を混入させるようにする。一般に、リフトオフ層ＬＦは、リフトオフの際にエッチングしやすいようにアモルファスで構成される。密度の影響等から、結晶粒２０はアモルファスに比べてエッチング速度が遅いため、リフトオフ層ＬＦにおけるアモルファスの部分が溶解されても、結晶粒２０は溶解されずにｐ型半導体層１３ｐ上に残ることができる。このため、混入させる結晶粒の量を調整すれば、前記被覆率を調整することができる。
　また、本実施形態のようにリフトオフ層ＬＦが酸化ケイ素を主成分とする場合、リフトオフ層ＬＦの屈折率を調整することにより、前記被覆率を調整することもできる。すなわち、屈折率は密度と比例関係にあり、屈折率が高い場合には基本的に密度も高くなる。密度が高くなると、エッチングレートが小さくなるため、被覆部１９が発生しやすくなる。このため、リフトオフ層ＬＦの屈折率を高くすれば、前記被覆率を大きくすることができる。前記被覆率を０．２％以上１６％以下にする観点から、屈折率は、６３２ｎｍの波長の光における値が１．４５以上１．９０以下であることが好ましい。
　なお、酸化ケイ素を主成分とするリフトオフ層ＬＦにおいて、屈折率の調整は、例えば、ＣＶＤ法を用いた成膜において圧力を調整することによって可能となる。詳しくは、圧力を高くすることにより、密な構造を得やすくなり、屈折率の高いリフトオフ層ＬＦを得やすくなる。
　リフトオフ層ＬＦに結晶粒を混入させる方法と、リフトオフ層ＬＦの屈折率を調整する方法とは、それぞれ単独で用いてもよいし、両方用いてもよい。
　リフトオフ層ＬＦに結晶粒２０を混入させる方法、及び、リフトオフ層ＬＦの屈折率を調整する方法のいずれの方法においても、リフトオフ層ＬＦを複数の層で構成することが好ましい。例えば、図１２に示すように、リフトオフ層ＬＦを、ｐ型半導体層１３ｐ上に積層される第１リフトオフ層ＬＦ１と、該第１リフトオフ層ＬＦ１上に積層される第２リフトオフ層ＬＦ２との２層で構成する場合、２層のうち第１リフトオフ層ＬＦ１のみ、結晶粒２０を混入させたり屈折率を高くしたりする。これにより、リフトオフ層ＬＦを除去するのにかかる時間をできる限り短くしつつ、前記被覆率を調整することができる。なお、リフトオフ層ＬＦを複数の層で構成する場合、リフトオフ層ＬＦを３層以上で構成してもよいが、製造コストや生産性を考慮すると、２層で構成することが好ましい。
　リフトオフ層ＬＦが単数である場合も複数である場合も、リフトオフ層ＬＦの膜厚は、全体として２０ｎｍ以上６００ｎｍ以下であることが好ましく、特には５０ｎｍ以上４５０ｎｍ以下であると好ましい。リフトオフ層ＬＦが複数である場合には、この範囲内で、ｐ型半導体層１３ｐに最も近い層の厚膜が最も薄いことが好ましい。
　また、結晶基板１１がテクスチャ構造ＴＸを有しており、この結晶基板１１の裏側主面１１ＳＢの上に形成されるｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各面には、テクスチャ構造ＴＸを反映したテクスチャ構造（第２テクスチャ構造）が含まれると好ましい。
　表面にテクスチャ構造ＴＸを有する導電型半導体層１３であると、テクスチャ構造ＴＸの凹凸に起因して、エッチング溶液が半導体層１３に染み込みやすくなる。このため、導電型半導体層１３が除去されやすく、すなわちパターニングされやすくなる。
　なお、本実施形態においては、結晶基板１１の両主面１１Ｓ、すなわち、表側主面１１ＳＵと裏側主面１１ＳＢとにテクスチャ構造ＴＸ（第１テクスチャ構造）を設けたが、いずれか一方の主面に設けてもよい。すなわち、テクスチャ構造ＴＸを表側主面１１ＳＵに設けた場合は、受光した光の取り込み効果及び閉じ込め効果が高くなる。一方、テクスチャ構造ＴＸを裏側主面１１ＳＢに設けた場合は、光の取り込み効果が向上すると共に、導電型半導体層１３のパターニングが容易となる。従って、結晶基板１１のテクスチャ構造ＴＸは、少なくとも一方の主面１１Ｓに設ければよい。また、本実施形態においては、両主面１１Ｓのテクスチャ構造ＴＸを同一パターンとしたが、これに限られず、表側主面１１ＳＵと裏側主面１１ＳＢとでテクスチャ構造ＴＸの凹凸の大きさを変えてもよい。
　なお、図６に示す工程では、結晶基板１１の裏側主面１１ＳＢが非形成領域ＮＡにおいて露出しているが、これに限定されない。すなわち、裏側主面１１ＳＢの非形成領域ＮＡの上に、真性半導体層１２ｐが残っていても構わない。ｐ型半導体層１３ｐが選択的に除去されることであり、ｐ型半導体層１３ｐが除去された領域が非形成領域ＮＡになっていればよい。
　このような場合には、残存したリフトオフ層ＬＦ及び非形成領域ＮＡの上に、ｎ型半導体層１３ｎを堆積する前に、真性半導体層１２ｎを形成する工程を減らすことができる。
　また、例えば、リフトオフ層ＬＦを前記第１リフトオフ層ＬＦ１と前記第２リフトオフ層ＬＦ２との２層で構成する場合、図６に示す工程では、第２リフトオフ層ＬＦ２に開口部を形成し、エッチング液を、形成した開口部を通して、第１リフトオフ層ＬＦ１に付着させ、エッチング溶液が付着した層を除去してもよい。さらには、図６に示す工程では、上述のようにしてリフトオフ層ＬＦを除去すると共に、ｐ型半導体層１３ｐにもエッチング溶液を付着させ、エッチング溶液が付着したｐ型半導体層１３ｐを除去してもよい。なお、この開口部の形成には、例えば、クラックを発生させたりすることが挙げられる。
　このように、第２リフトオフ層ＬＦ２に開口部を形成し、その開口部からエッチング溶液を通すことにより、エッチング溶液が第２リフトオフ層ＬＦ２、さらには第１リフトオフ層ＬＦ１に確実に付着する。このため、リフトオフ層ＬＦの全体が効率良く除去される。その上、リフトオフ層ＬＦが除去されることにより、このリフトオフの層ＬＦで覆われていたｐ型半導体層１３ｐにもエッチング溶液が確実に付着することにより、ｐ型半導体層１３ｐも除去される。これにより、リフトオフ層ＬＦ及びｐ型半導体層１３ｐの溶け残りが抑えられる。
　ここに開示された技術は、前記実施形態に限られるものではなく、請求の範囲の主旨を逸脱しない範囲で代用が可能である。
　例えば、前述の実施形態では、図５で示す工程で使用する半導体層は、ｐ型半導体層１３ｐであったが、これに限らず、ｎ型半導体層１３ｎであっても構わない。また、結晶基板１１の導電型も特に限定されず、ｐ型であってもｎ型であってもよい。
　上述の実施形態は単なる例示に過ぎず、本開示の技術の範囲を限定的に解釈してはならない。本開示の技術の範囲は請求の範囲によって定義され、請求の範囲の均等範囲に属する変形や変更は、全て本開示の技術の範囲内のものである。
　以下、本開示に係る技術を実施例により具体的に説明する。但し、本開示に係る技術はこれらの実施例に限定されない。実施例及び比較例は、以下のようにして作製した（［表１］を参照）。なお、以下の説明では、実施例１～３及び比較例１～３において、条件が同じものについては、特に区別していない。
　［結晶基板］
　まず、結晶基板として、厚さが２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の両主面に異方性エッチングを行った。これにより、結晶基板にピラミッド型のテクスチャ構造が形成された。
　［真性半導体層］
　結晶基板をＣＶＤ装置に導入し、導入した結晶基板の両主面に、シリコン製の真性半導体層（膜厚８ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を１２０Ｐａ、ＳｉＨ４／Ｈ２流量比の値を３／１０、及びパワー密度を０．０１１Ｗ／ｃｍ２とした。
　［ｐ型半導体層（第１導電型半導体層）］
　両主面に真性半導体層を形成した結晶基板をＣＶＤ装置に導入し、裏側主面の真性半導体層の上に、ｐ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を６０Ｐａ、ＳｉＨ４／Ｂ２Ｈ６流量比の値を１／３、及びパワー密度を０．０１Ｗ／ｃｍ２とした。また、Ｂ２Ｈ６ガスの流量は、Ｂ２Ｈ６がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層］
　プラズマＣＶＤ装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、主成分を酸化ケイ素（ＳｉＯＸ）とするリフトオフ層を２００ｎｍの膜厚となるように形成した。
　実施例１では、リフトオフ層の製膜条件は、基板温度を１５０℃、圧力を５０Ｐａ、ＳｉＨ４／ＣＯ２／Ｈ２流量比の値を１／１０／７５０、及びパワー密度を０．１５Ｗ／ｃｍ２とした。実施例２では、ＳｉＨ４／ＣＯ２／Ｈ２流量比の値を１／１０／６５０とし、これ以外の条件は実施例１と同じ製膜条件にした。実施例３では、ＳｉＨ４／ＣＯ２／Ｈ２流量比の値を１／１０／５５０とし、これ以外の条件は実施例１と同じ製膜条件にした。
　比較例１では、ＳｉＨ４／ＣＯ２／Ｈ２流量比の値を１／４／７５０としたこと以外は、実施例１～３と同様の製膜条件とした。
　比較例２では、ＳｉＨ４／ＣＯ２／Ｈ２流量比の値を１／３０／１０００としたこと以外は、実施例１～３と同様の製膜条件とした。
　比較例３では、ＳｉＨ４／ＣＯ２／Ｈ２流量比の値を１／１０／３５０としたこと以外は、実施例１～３と同様の製膜条件とした。
　［リフトオフ層及び第１導電型半導体層のパターニング］
　まず、リフトオフ層が形成された結晶基板の裏側主面に感光性レジスト膜を製膜した。これをフォトリソグラフィ法により露光・現像を行い、リフトオフ層、ｐ型半導体層及び真性半導体層を除去する領域を露出させた。複数の層が形成された結晶基板を、エッチング剤として１重量％のフッ化水素を含有する加水フッ硝酸に浸漬し、リフトオフ層を除去した。純粋によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ酸液に浸漬し、リフトオフ層の除去により露出したｐ型半導体層とその直下の真性半導体層とを除去した。以下、この工程をパターニング工程という。
　［ｎ型半導体層（第２導電型半導体層）］
　第１半導体層パターニング工程の後に、露出した裏側主面を濃度が２重量％のフッ化水素酸によって洗浄した結晶基板をＣＶＤ装置に導入し、裏側主面に真性半導体層（膜厚８ｎｍ）を１回目の真性半導体層と同様の成膜条件で形成した。続いて、形成した真性半導体層の上に、ｎ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。製膜条件は、基板温度が１５０℃、圧力が６０Ｐａ、ＳｉＨ４／ＰＨ３／Ｈ２流量比の値が１／２、及びパワー密度が０．０１Ｗ／ｃｍ２とした。また、ＰＨ３ガスの流量は、ＰＨ３がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層及び第２導電型半導体層の除去］
　ｎ型半導体層が形成された結晶基板を、５重量％のフッ化水素酸に浸漬して、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。以下、この工程をリフトオフ工程という。
　［電極層、低反射層］
　マグネトロンスパッタリング装置を用いて、透明電極層の基となる酸化物膜（膜厚１００ｎｍ）を、結晶基板の導電型半導体層の上に形成した。また、低反射層として、結晶基板の受光面側に窒化シリコン層を形成した。透明導電性酸化物としては、酸化スズを濃度１０重量％で含有した酸化インジウム（ＩＴＯ）をターゲットとして使用した。装置のチャンバ内にアルゴンと酸素との混合ガスを導入し、チャンバ内の圧力を０．６Ｐａに設定した。アルゴンと酸素との混合比率は、抵抗率が最も低くなる（いわゆるボトム）条件とした。また、直流電源を用いて、０．４Ｗ／ｃｍ２の電力密度で成膜を行った。
　次に、フォトリソグラフィ法により、導電型半導体層（ｐ型半導体層及びｎ型半導体層）上の透明導電性酸化物膜のみを残すようにエッチングして、透明電極層を形成した。このエッチングにより形成された透明電極層により、ｐ型半導体層上の透明導電性酸化物膜と、ｎ型半導体層上の透明導電性酸化物膜との間での導通が防止された。
　さらに、透明電極層の上に、銀ペースト（藤倉化成製：ドータイトＦＡ－３３３）を希釈せずにスクリーン印刷し、温度が１５０℃のオーブンで６０分間の加熱処理を行った。これにより、金属電極層が形成された。　
　次に、バックコンタクト型の太陽電池に対する評価方法について説明する。評価結果は、［表１］、図１３及び図１４を参照とする。
　［膜厚及びエッチング性の評価］
　リフトオフ層の膜厚又はエッチング状態は、ＳＥＭ（フィールドエミッション型走査型電子顕微鏡Ｓ４８００：日立ハイテクノロジーズ社製）を用いて評価した。第１半導体層パターニング工程の後に、設計上のパターニング除去領域に従ってエッチングされている場合には「○」とし、リフトオフ層が過剰にエッチングされ、太陽電池特性に悪影響が出た場合には「×」とした。
　［屈折率の評価］
　リフトオフ層の屈折率は、ガラス基板上に、実施例１～３及び比較例１～３の製膜条件と同じ条件で製膜された薄膜の屈折率を、分光エリプソメトリー（商品名Ｍ２０００、ジェー・エー・ウーラム社製）にて測定することにより求めた。フィッティング結果から、６３２ｎｍの波長の光における屈折率を抽出した。
　［被覆率の評価］
　リフトオフ工程後の結晶基板の裏面を、レーザーマイクロスコープ（装置名ＯＰＴＥＬＩＣＳ、レーザーテック社製）を用いて、１００倍の倍率で第１導電型半導体層の表面を観察した。画像処理により、被覆部と第１導電型半導体層を色分けして、第１導電型半導体層における被覆部で覆われた部分の面積を計算した。そして、第１導電型半導体層における被覆部で覆われた部分の面積をＳ１とし、第１導電型半導体層における結晶基板とは反対側の面全体の面積をＳ２として、以下の式：
　（被覆率（％））＝１００　×　Ｓ１／Ｓ２
によって、被覆率を算出した。
　［密着性の評価］
　電極を形成した太陽電池セルに対して、ＪＩＳ　Ｚ１５２２に規定された粘着テープを
貼り付け、垂直に引っ張って評価した。引っ張ったときに電極層の剥離が起きた場合には「×」とし、電極層の剥離が起こらなければ「○」とした。
　［Ｉ－Ｖ特性の評価］
　ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ２の光量で照射したときのＩ－Ｖカーブを観測した。－１．０Ｖ～＋１．５Ｖで走査して、Ｉ－ＶカーブがＳ字状になっていた場合（－１．０Ｖ～＋１．５Ｖの範囲に極値点が存在する場合）には「×」とし、Ｉ－ＶカーブにＳ字状の変化が見られなかった場合には「〇」とした。
　［変換効率の評価］
　ソーラシミュレータにより、ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ２の光量で照射して、太陽電池の変換効率（Ｅｆｆ（％））を測定した。実施例１の変換効率（太陽電池特性）を１．００とし、その相対値を［表１］に記載した。
　［信頼性の評価］
　電極を形成した太陽電池セルをガラスとバックシートとでラミレートしたモジュールを、温度８５℃、湿度８５％の環境試験に投入して、３０００時間後の変換効率（Ｅｆｆ（％））を測定した。変換効率の測定は、ソーラシミュレータにより、ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ２の光量で照射して測定した。初期の変換効率を１．００として、その相対値を［表１］に記載した。
Figure JPOXMLDOC01-appb-T000001
　実施例１～３は、電極の密着性、Ｉ－Ｖ特性、太陽電池特性及び信頼性の全てにおいて良好であった。
　実施例１～３及び比較例１～３の結果をみると、被覆部が形成されているもの（比較例２以外のもの）については、電極層の密着性が良好であることが確認された。一方で、被覆率が高すぎる場合、Ｉ－Ｖ特性が悪化して、太陽電池特定が悪化することがわかった。これは、第１導電型半導体層における被覆部で覆われた部分からは励起子を取り出すことができないことが原因であると考えられる。すなわち、電極層の密着性を向上させつつ、太陽電池特性の悪化を抑制するには、被覆率を適切な範囲にする必要があることが確認された。図１３を参照すると、実施例１の太陽電池特性を１．００としたときに、太陽電池特性を０．８０以上にするためには、被覆率を０．２％以上１６％以下にすればよいことが分かる。このことから、本開示の技術では、０．２％以上１６％以下の範囲が好ましい被覆率の範囲であるとしている。
　また、実施例１～３及び比較例１～３の結果をみると、リフトオフ層の屈折率が高いほど、被覆率が高くなることが確認された。これは、屈折率が高いものほど、密度が高くなって、エッチングの際に溶解しにくくなるためであると考えられる。さらに、屈折率が低すぎると、パターニング工程においてリフトオフ層が過剰にエッチングされてしまうことが分かった。これは、密度が低くなってリフトオフ層の構造が疎になり、エッチングの際の溶解速度が大きくなったためと考えられる。図１４を参照すると、実施例１の太陽電池特性を１．００としたときに、太陽電池特性を０．８０以上にするためには、６３２ｎｍの波長の光における屈折率を１．４５以上１．９０以下にすればよいことが分かる。このことから、本開示の技術では、１．４５以上１．９０以下の範囲が好ましい屈折率の範囲であるとしている。
　総括すると、第１導電型半導体層の一部をリフトオフ層によって被覆することで、第１導電型半導体層と電極層との電気的なコンタクト（密着性）が良好になるという結果が得られた。特に、実施例は比較例と比べ、被覆率を適切な範囲にすることにより、太陽電池特性が良好になるという結果を得た。これは、リフトオフ層を構成する物質（ここでは酸化ケイ素）を、第１導電型半導体層上に適度に残すことで、第１導電型半導体層と電極層との間において、密着性を向上させるだけで無く、直列抵抗の上昇をも抑制されるためと考えられる。
　また、リフトオフ層の屈折率を適切な値にすることで、被覆率を前記適切な範囲にすることが可能であるという結果を得た。特に、リフトオフ層の屈折率が低すぎると、パターニング工程において、リフトオフ層が過剰に除去されてしまうため、十分な太陽電池特性を得ることができないという結果が得られた。密着性が劣るものについては、特に信頼性に課題があることがわかった。
１０　　　太陽電池
１１　　　結晶基板（半導体基板）
１２　　　真性半導体層
１３　　　導電型半導体層
１３ｐ　　ｐ型半導体層［第１導電型の第１半導体層／第２導電型の第２半導体層］
１３ｎ　　ｎ型半導体層［第２導電型の第２半導体層／第１導電型の第１半導体層］
１５　　　電極層
１７　　　透明電極層
１８　　　金属電極層
１９　　　被覆部
２０　　　結晶粒（リフトオフ層を構成する物質の結晶からなる粒）
ＬＦ　　　リフトオフ層

Claims (7)

  1. 　半導体基板における互いに対向する２つの主面の一方の主面上に、第１導電型の第１半導体層を形成する工程と、
    　前記第１半導体層上にリフトオフ層を積層する工程と、
    　前記第１半導体層及び前記リフトオフ層を選択的に除去する工程と、
    　前記第１半導体層及び前記リフトオフ層を含む前記一方の主面上に、第２導電型の第２半導体層を形成する工程と、
    　前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程と、
    　前記第１半導体層及び前記第２半導体層のそれぞれの上に、酸化物からなる透明電極層を形成する工程と、を含み、
    　前記リフトオフ層を除去する工程では、前記リフトオフ層を覆う前記第２半導体層が除去された状態において、前記第１半導体層の一部が前記リフトオフ層によって被覆されるように、前記リフトオフ層を除去する太陽電池の製造方法。
  2. 　請求項１に記載の太陽電池の製造方法において、
    　前記第１半導体層を被覆する前記リフトオフ層を被覆部とし、前記第１半導体層における前記被覆部で覆われた部分の面積をＳ１とし、前記第１半導体層における前記半導体基板とは反対側の面の面積をＳ２としたときに、以下の式：
    　（被覆率（％））＝１００　×　Ｓ１／Ｓ２
    で定義される被覆率が０．２％以上１６％以下である太陽電池の製造方法。
  3. 　請求項２に記載の太陽電池の製造方法において、
    　前記半導体基板の面直方向における前記一方の主面側から見て、前記被覆部の最大の長さが２．０μｍ以下である太陽電池の製造方法。
  4. 　請求項１～３のいずれか１つに記載の太陽電池の製造方法において、
    　前記リフトオフ層は、酸化ケイ素を主成分とするとともに、波長６３２ｎｍの光における屈折率が１．４５以上１．９０以下となるように構成される太陽電池の製造方法。
  5. 　請求項４に記載の太陽電池の製造方法において、
    　前記リフトオフ層は、複数の層で構成されており、
    　前記リフトオフ層を構成する複数の層のうち前記第１半導体層に最も近い層は、酸化ケイ素を主成分とするとともに、波長６３２ｎｍの光における屈折率が１．４５以上１．９０以下となるように構成される太陽電池の製造方法。
  6. 　請求項１～５のいずれか１つに記載の太陽電池の製造方法において、
    　前記第１半導体層上に前記リフトオフ層を積層する工程では、前記リフトオフ層が単数である場合には当該リフトオフ層を積層するとき、前記リフトオフ層が複数の場合には前記第１半導体層に最も近い層を積層するときに、当該リフトオフ層に、当該リフトオフ層を構成する元素からなる粒子を混入させる太陽電池の製造方法。
  7. 　請求項１～６のいずれか１つに記載の太陽電池の製造方法において、
    　前記半導体基板は、前記２つの主面に第１テクスチャ構造をそれぞれ有しており、
    　前記半導体基板の前記一方の主面に形成された前記第１半導体層及び前記第２半導体層は、前記第１テクスチャ構造を反映した第２テクスチャ構造を含む太陽電池の製造方法。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7458834B2 (ja) 2020-03-12 2024-04-01 株式会社カネカ 太陽電池および太陽電池の製造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009034926A1 (ja) * 2007-09-11 2009-03-19 National University Corporation Tohoku University 電子装置の製造方法
WO2012132655A1 (ja) * 2011-03-25 2012-10-04 三洋電機株式会社 裏面接合型の光電変換素子及び裏面接合型の光電変換素子の製造方法
JP2012526399A (ja) * 2009-05-08 2012-10-25 １３６６ テクノロジーズ インク． 堆積膜の選択的除去のための多孔質リフトオフ層
JP2013120863A (ja) * 2011-12-08 2013-06-17 Sharp Corp 太陽電池の製造方法
WO2016068711A2 (en) * 2014-10-31 2016-05-06 Technische Universiteit Delft Back side contacted wafer-based solar cells with in-situ doped crystallized silicon oxide regions
WO2016143698A1 (ja) * 2015-03-11 2016-09-15 シャープ株式会社 光電変換素子

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6032911B2 (ja) * 2012-03-23 2016-11-30 シャープ株式会社 光電変換素子およびその製造方法
JP2014220462A (ja) * 2013-05-10 2014-11-20 三菱電機株式会社 太陽電池の製造方法
JP2016096201A (ja) * 2014-11-13 2016-05-26 シャープ株式会社 太陽電池および太陽電池の製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2009034926A1 (ja) * 2007-09-11 2009-03-19 National University Corporation Tohoku University 電子装置の製造方法
JP2012526399A (ja) * 2009-05-08 2012-10-25 １３６６ テクノロジーズ インク． 堆積膜の選択的除去のための多孔質リフトオフ層
WO2012132655A1 (ja) * 2011-03-25 2012-10-04 三洋電機株式会社 裏面接合型の光電変換素子及び裏面接合型の光電変換素子の製造方法
JP2013120863A (ja) * 2011-12-08 2013-06-17 Sharp Corp 太陽電池の製造方法
WO2016068711A2 (en) * 2014-10-31 2016-05-06 Technische Universiteit Delft Back side contacted wafer-based solar cells with in-situ doped crystallized silicon oxide regions
WO2016143698A1 (ja) * 2015-03-11 2016-09-15 シャープ株式会社 光電変換素子

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7458834B2 (ja) 2020-03-12 2024-04-01 株式会社カネカ 太陽電池および太陽電池の製造方法

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