WO2019181834A1 - 太陽電池の製造方法、および、太陽電池 - Google Patents

太陽電池の製造方法、および、太陽電池 Download PDF

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WO2019181834A1
WO2019181834A1 PCT/JP2019/011116 JP2019011116W WO2019181834A1 WO 2019181834 A1 WO2019181834 A1 WO 2019181834A1 JP 2019011116 W JP2019011116 W JP 2019011116W WO 2019181834 A1 WO2019181834 A1 WO 2019181834A1
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semiconductor layer
solar cell
layer
conductive
conductivity type
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PCT/JP2019/011116
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French (fr)
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良太 三島
訓太 吉河
中村　淳一
崇 口山
足立　大輔
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株式会社カネカ
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L31/00—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L31/04—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices
    • H01L31/06—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers
    • H01L31/072—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type
    • H01L31/0745—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells
    • H01L31/0747—Semiconductor devices sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof adapted as photovoltaic [PV] conversion devices characterised by potential barriers the potential barriers being only of the PN heterojunction type comprising a AIVBIV heterojunction, e.g. Si/Ge, SiGe/Si or Si/SiC solar cells comprising a heterojunction of crystalline and amorphous materials, e.g. heterojunction with intrinsic thin layer
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02E—REDUCTION OF GREENHOUSE GAS [GHG] EMISSIONS, RELATED TO ENERGY GENERATION, TRANSMISSION OR DISTRIBUTION
    • Y02E10/00—Energy generation through renewable energy sources
    • Y02E10/50—Photovoltaic [PV] energy

Definitions

  • the present invention relates to a back electrode type (back contact type) solar cell manufacturing method and a back electrode type solar cell.
  • a solar cell using a semiconductor substrate there are a double-sided electrode type solar cell in which electrodes are formed on both the light-receiving surface side and the back side, and a back-side electrode type solar cell in which electrodes are formed only on the back side.
  • a double-sided electrode type solar cell since an electrode is formed on the light receiving surface side, sunlight is shielded by this electrode.
  • the back electrode type solar cell since no electrode is formed on the light receiving surface side, the sunlight receiving rate is higher than that of the double-sided electrode type solar cell.
  • Patent Document 1 describes a method of forming a semiconductor layer pattern using a metal mask.
  • An object of the present invention is to provide a solar cell manufacturing method and a solar cell capable of simplifying solar cell manufacturing while suppressing degradation of the solar cell performance.
  • a method for manufacturing a solar cell according to the present invention includes a semiconductor substrate having two main surfaces, an intrinsic semiconductor layer disposed on one main surface of the semiconductor substrate, and an intrinsic semiconductor layer on one main surface of the semiconductor substrate.
  • a back surface comprising a first conductive semiconductor layer and a second conductive semiconductor layer, and a first electrode layer corresponding to the first conductive semiconductor layer and a second electrode layer corresponding to the second conductive semiconductor layer.
  • a method for manufacturing an electrode type solar cell wherein a first conductive type semiconductor material film is formed on an intrinsic semiconductor layer on one main surface side of a semiconductor substrate, and then a mask is used to correspond to an opening of the mask.
  • a part of the first conductive type semiconductor material film and the intrinsic semiconductor layer in the film thickness direction is removed by plasma etching, thereby forming a first conductive type semiconductor layer forming the first conductive type semiconductor layer; On one main side And a second conductive semiconductor layer forming step of forming a second conductivity type semiconductor layer on the intrinsic semiconductor layer corresponding to the opening of the mask.
  • a solar cell according to the present invention includes a semiconductor substrate having two main surfaces, an intrinsic semiconductor layer disposed on one main surface of the semiconductor substrate, and an intrinsic semiconductor layer disposed on one main surface of the semiconductor substrate.
  • a back electrode type comprising: a first conductivity type semiconductor layer and a second conductivity type semiconductor layer; and a first electrode layer corresponding to the first conductivity type semiconductor layer and a second electrode layer corresponding to the second conductivity type semiconductor layer.
  • the thickness T1 of the intrinsic semiconductor layer sandwiched between the first conductive semiconductor layer and the semiconductor substrate and the thickness T2 of the intrinsic semiconductor layer sandwiched between the second conductive semiconductor layer and the semiconductor substrate are T1 > T2 is satisfied.
  • a high-performance solar cell is easily manufactured.
  • FIG. 3 is a cross-sectional view taken along line III-III in the solar cell of FIG. It is sectional drawing of the solar cell which concerns on the modification of this embodiment. It is sectional drawing of the solar cell which concerns on the other modification of this embodiment. It is a figure which shows a part of intrinsic semiconductor layer formation process and the 1st conductivity type semiconductor layer formation process in the manufacturing method of the solar cell which concerns on this embodiment. It is a figure which shows another part of the 1st conductivity type semiconductor layer formation process in the manufacturing method of the solar cell which concerns on this embodiment.
  • FIG. 1 is a side view showing an example of a solar cell module according to the present embodiment. As shown in FIG. 1, the solar cell module 100 includes a plurality of solar cells 1 arranged in a two-dimensional manner.
  • the solar cells 1 are connected in series and / or in parallel by the wiring member 2.
  • the wiring member 2 is connected to a bus bar portion (described later) in the electrode of the solar battery cell 1.
  • the wiring member 2 is a known interconnector such as a tab, for example.
  • Solar cell 1 and wiring member 2 are sandwiched between light-receiving surface protection member 3 and back surface protection member 4. Between the light-receiving surface protection member 3 and the back surface protection member 4, a liquid or solid sealing material 5 is filled, whereby the solar battery cell 1 and the wiring member 2 are sealed.
  • the light receiving surface protection member 3 is, for example, a glass substrate
  • the back surface protection member 4 is a glass substrate, a metal plate, or a composite sheet in which a metal layer and a resin layer are multilayered.
  • the sealing material 5 is, for example, a transparent resin.
  • the solar battery cell (hereinafter referred to as a solar battery) 1 will be described in detail.
  • FIG. 2 is a view of the solar cell according to the present embodiment as viewed from the back side.
  • the solar cell 1 shown in FIG. 2 is a back electrode type solar cell.
  • the solar cell 1 includes a semiconductor substrate 11 having two main surfaces, and has a first conductivity type region 7 and a second conductivity type region 8 on the main surface of the semiconductor substrate 11.
  • the first conductivity type region 7 has a so-called comb shape, and includes a plurality of finger portions 7f corresponding to comb teeth and a bus bar portion 7b corresponding to a comb support portion.
  • the bus bar portion 7b extends in the X direction (second direction) along one side portion of the semiconductor substrate 11, and the finger portion 7f extends from the bus bar portion 7b in the Y direction (first direction).
  • the second conductivity type region 8 has a so-called comb shape, and includes a plurality of finger portions 8f corresponding to comb teeth and a bus bar portion 8b corresponding to a comb support portion.
  • the bus bar portion 8b extends in the X direction (second direction) along the other side portion facing one side portion of the semiconductor substrate 11, and the finger portion 8f extends from the bus bar portion 8b in the Y direction (first direction).
  • the finger portions 7f and the finger portions 8f have a strip shape extending in the Y direction (first direction), and are alternately arranged in the X direction (second direction).
  • the first conductivity type region 7 and the second conductivity type region 8 may be formed in a stripe shape.
  • FIG. 3A is a cross-sectional view taken along line III-III in the solar cell of FIG.
  • the solar cell 1 includes an intrinsic semiconductor layer 13 and an antireflection layer 15 that are sequentially stacked on the light receiving surface side that is one of the main surfaces of the semiconductor substrate 11 on the light receiving side.
  • the solar cell 1 is intrinsically stacked in order on a part (mainly, the first conductivity type region 7) on the back surface side which is the other main surface of the main surface of the semiconductor substrate 11 opposite to the light receiving surface.
  • a semiconductor layer 23, a first conductivity type semiconductor layer 25, and a first electrode layer 27 are provided.
  • the solar cell 1 includes an intrinsic semiconductor layer 23, a second conductivity type semiconductor layer 35, and a second conductivity type semiconductor layer 35 that are sequentially stacked on the other part (mainly the second conductivity type region 8) of the rear surface side of the semiconductor substrate 11.
  • a two-electrode layer 37 is provided.
  • a conductive single crystal silicon substrate for example, an n-type single crystal silicon substrate or a p-type single crystal silicon substrate is used. Thereby, high photoelectric conversion efficiency is realized.
  • the semiconductor substrate 11 is preferably an n-type single crystal silicon substrate. This prolongs the carrier life in the crystalline silicon substrate. This is because in a p-type single crystal silicon substrate, B (boron), which is a p-type dopant, may be affected by light irradiation to cause LID (Light Induced Degradation) as a recombination center, but n-type single crystal silicon. This is because the substrate further suppresses LID.
  • the semiconductor substrate 11 may have a pyramidal fine concavo-convex structure called a texture structure on the back surface side. Thereby, the recovery efficiency of the light that has passed without being absorbed by the semiconductor substrate 11 is increased. Further, the semiconductor substrate 11 may have a pyramid-type fine uneven structure called a texture structure on the light receiving surface side. Thereby, the reflection of incident light on the light receiving surface is reduced, and the light confinement effect in the semiconductor substrate 11 is improved.
  • the thickness of the semiconductor substrate 11 is preferably 50 ⁇ m or more and 300 ⁇ m or less, more preferably 60 ⁇ m or more and 230 ⁇ m or less, and further preferably 70 ⁇ m or more and 210 ⁇ m or less.
  • the film thickness of the semiconductor substrate 11 is equal to or less than the above upper limit value, so that it becomes easy to secure the silicon substrate and cost reduction can be achieved.
  • the film thickness of the semiconductor substrate 11 is also the above upper limit value from the viewpoint of the free path of each exciton. The following is preferable.
  • the film thickness of the semiconductor substrate 11 is equal to or greater than the above lower limit value, appropriate mechanical strength is obtained, external light (sunlight) is sufficiently absorbed, and an appropriate short-circuit current density is obtained.
  • the texture structure is formed on the main surface of the semiconductor substrate 11, the film thickness of the semiconductor substrate 11 is represented by the distance between straight lines connecting the convex vertices in the respective uneven structures on the light receiving surface side and the back surface side. .
  • the semiconductor substrate 11 may be a conductive polycrystalline silicon substrate, such as an n-type polycrystalline silicon substrate or a p-type polycrystalline silicon substrate. In this case, the solar cell is manufactured at a lower cost.
  • the antireflection layer 15 is formed on the light receiving surface side of the semiconductor substrate 11 via the intrinsic semiconductor layer 13.
  • the antireflection layer 15 has a function of suppressing reflection of sunlight incident on the light receiving surface side of the semiconductor substrate 11.
  • the material of the antireflection layer 15 is not particularly limited as long as it is a light-transmitting material that transmits sunlight, and examples thereof include silicon oxide, silicon nitride, zinc oxide, and titanium oxide.
  • the intrinsic semiconductor layer 13 is formed of an intrinsic silicon-based layer. The intrinsic semiconductor layer 13 functions as a passivation layer and suppresses carrier recombination in the semiconductor substrate 11.
  • the intrinsic semiconductor layer 23 is formed on the entire back surface of the semiconductor substrate 11.
  • the intrinsic semiconductor layer 23 is mainly formed of an intrinsic silicon-based layer.
  • the intrinsic semiconductor layer 23 functions as a passivation layer and suppresses carrier recombination in the semiconductor substrate 11.
  • the intrinsic semiconductor layer 23 suppresses diffusion of impurities from the first conductive type semiconductor layer 25 and the second conductive type semiconductor layer 35 to the semiconductor substrate 11.
  • the term “intrinsic (i-type)” is not limited to the one that is completely intrinsic and does not contain a conductive impurity, and a small amount of n-type impurity or p-type within a range in which the silicon-based layer can function as an intrinsic layer. Also included are "weak n-type” or "weak p-type” substantially intrinsic layers containing impurities.
  • the intrinsic semiconductor layer 23 includes a first layer 23 a and a second layer 23 b that are sequentially stacked on the back side of the semiconductor substrate 11.
  • the second layer 23b is a part of the vicinity of the interface with the first conductivity type semiconductor layer 25 side in the film thickness direction of the intrinsic semiconductor layer 23 (that is, a part of the film thickness direction of the intrinsic semiconductor layer 23).
  • the first semiconductor layer 23 is a part other than a part of the intrinsic semiconductor layer 23.
  • the first layer 23a and the second layer 23b may be integrated so as not to be visually recognized.
  • the first layer 23a of the intrinsic semiconductor layer 23 is not particularly limited, but is preferably an amorphous silicon thin film (amorphous silicon (a-Si)) in order to function as the above-described passivation layer, and silicon and hydrogen.
  • a-Si amorphous silicon
  • a hydrogenated amorphous silicon-based thin film (a-Si: H thin film) is more preferable.
  • Examples of the material of the second layer 23b include highly diluted silicon hydride, silicon oxide, silicon nitride, silicon carbide, or a compound thereof. Note that highly diluted silicon hydride is formed in a state where hydrogen is added 500 times or more with respect to silane at the time of film formation, and includes silicon having high crystallinity unlike amorphous silicon.
  • the thickness T2 of the portion sandwiched between the second conductive semiconductor layer 35 and the semiconductor substrate 11 in the intrinsic semiconductor layer 23 is the thickness of the portion sandwiched between the first conductive semiconductor layer 25 and the semiconductor substrate 11 in the intrinsic semiconductor layer 23. It is thinner than T1. That is, the thickness T1 of the intrinsic semiconductor layer 23 sandwiched between the first conductive type semiconductor layer 25 and the semiconductor substrate 11 and the thickness T2 of the intrinsic semiconductor layer 23 sandwiched between the second conductive type semiconductor layer 35 and the semiconductor substrate 11. Satisfies the relationship of T1> T2 (details will be described later).
  • the thicknesses T1 and T2 of the intrinsic semiconductor layer 23 are not particularly limited, but are preferably 2 nm or more and 20 nm or less. When the thickness is 2 nm or more, the effect as a passivation layer is enhanced, and when the thickness is 20 nm or less, the deterioration of conversion characteristics caused by the increase in resistance is suppressed.
  • the first conductivity type semiconductor layer 25 is formed on a part of the back surface side of the semiconductor substrate 11 (mainly, the first conductivity type region 7) via the intrinsic semiconductor layer 23, and the second conductivity type semiconductor layer 35 is The semiconductor substrate 11 is formed on the other part of the back surface side (mainly, the second conductivity type region 8) via the intrinsic semiconductor layer 23. More specifically, the first conductivity type semiconductor layer 25 and the second conductivity type semiconductor layer 35 have a strip shape extending in the Y direction (first direction), and are alternately arranged in the X direction (second direction). Yes.
  • the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 Adjacent and do not overlap. In other words, at these boundaries, there is substantially no region where the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 overlap, and the first conductive semiconductor layer 25 and the second conductive type are not present. Part or all of the semiconductor layer 35 is in contact.
  • the first conductivity type semiconductor layer 25 is formed of a first conductivity type silicon-based layer, for example, a p-type silicon-based layer.
  • the second conductivity type semiconductor layer 35 is formed of a second conductivity type silicon-based layer different from the first conductivity type, for example, an n-type silicon-based layer.
  • the first conductive semiconductor layer 25 may be an n-type silicon-based layer, and the second conductive semiconductor layer 35 may be a p-type silicon-based layer.
  • the p-type silicon-based layer and the n-type silicon-based layer are formed of an amorphous silicon layer or a microcrystalline silicon layer containing amorphous silicon and crystalline silicon.
  • the p-type silicon-based layer and the n-type silicon-based layer are preferably formed of amorphous silicon.
  • B (boron) is preferably used as the dopant impurity of the p-type silicon-based layer
  • P phosphorus is preferably used as the dopant impurity of the n-type silicon-based layer.
  • the thickness T4 of the side portion in the width direction of the second conductivity type semiconductor layer 35 is larger than the thickness T3 near the center in the width direction of the second conductivity type semiconductor layer 35. It may be thinner. That is, the thickness T3 of the second conductivity type semiconductor layer 35 in the vicinity of the center in the width direction may be thicker than the thickness T4 of the second conductivity type semiconductor layer 35 in the vicinity of the center in the width direction (details). Will be described later.)
  • the thickness of the first conductive semiconductor layer 25 and the thickness T3, T4 of the second conductive semiconductor layer 35 are not particularly limited, but are preferably 2 nm or more and 20 nm or less.
  • the first conductive semiconductor layer 25 is preferably as thin as possible within the above range (details will be described later).
  • the widths of the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 are preferably 50 ⁇ m or more and 3000 ⁇ m or less, and more preferably 80 ⁇ m or more and 500 ⁇ m or less.
  • the separation interval between the first conductivity type semiconductor layer 25 and the second conductivity type semiconductor layer 35 is preferably 3000 ⁇ m or less, and more preferably 1000 ⁇ m or less.
  • the width of the p-type semiconductor layer is preferably 0.5 to 0.9 times the width of the n-type semiconductor layer, and 0.6 to 0.8 times the width of the n-type semiconductor layer. More preferably.
  • the width of the semiconductor layer and the width of the electrode layer described below are the lengths of a part of each patterned layer unless otherwise specified, and are orthogonal to the extending direction of a part of the band formed by patterning, for example. It is the length of the direction to do.
  • the first electrode layer 27 is formed on the first conductive semiconductor layer 25, and the second electrode layer 37 is formed on the second conductive semiconductor layer 35. Accordingly, the first electrode layer 27 and the second electrode layer 37 have a strip shape extending in the Y direction (first direction), and are alternately arranged in the X direction (second direction).
  • the first electrode layer 27 functions as a transport layer that guides carriers recovered by the first conductivity type semiconductor layer 25, and the second electrode layer 37 is a transport layer that guides carriers recovered by the second conductivity type semiconductor layer 35. Function as.
  • the first electrode layer 27 includes a transparent electrode layer 28 and a metal electrode layer 29 that are sequentially stacked on the first conductivity type semiconductor layer 25.
  • the second electrode layer 37 includes a transparent electrode layer 38 and a metal electrode layer 39 that are sequentially stacked on the second conductivity type semiconductor layer 35.
  • the transparent electrode layers 28 and 38 between the metal electrode layers 29 and 39 and the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35, the metal electrode layers 29 and 39 and the first conductive type semiconductor layer 25 and the second conductive type semiconductor layer 35 are provided.
  • the electrical connection between the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 is improved, and atomic diffusion from the metal electrode layers 29 and 39 to the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 is improved. It is suppressed.
  • the first electrode layer 27 may be formed of only one of the transparent electrode layer 28 and the metal electrode layer 29.
  • the second electrode layer 37 may be formed of only one of the transparent electrode layer 38 and the metal electrode layer 39.
  • the width of the first electrode layer 27 (that is, the width of the transparent electrode layer 28 and the width of the metal electrode layer 29) is preferably substantially the same as the width of the first conductivity type semiconductor layer 25.
  • the width of the first electrode layer 27 may be narrower than the width of the first conductivity type semiconductor layer 25. Further, the width of the first electrode layer 27 may be wider than the width of the first conductivity type semiconductor layer 25 as long as leakage between the first electrode layer 27 and the second electrode layer 37 is prevented.
  • the width of the second electrode layer 37 (that is, the width of the transparent electrode layer 38 and the width of the metal electrode layer 39) is preferably substantially the same as the width of the second conductivity type semiconductor layer 35.
  • the width of the second electrode layer 37 may be narrower than the width of the second conductivity type semiconductor layer 35. In addition, the width of the second electrode layer 37 may be wider than the width of the second conductivity type semiconductor layer 35 as long as leakage between the first electrode layer 27 and the second electrode layer 37 is prevented.
  • the transparent electrode layers 28 and 38 are formed of a transparent conductive layer made of a transparent conductive material.
  • transparent conductive metal oxides such as indium oxide, tin oxide, zinc oxide, titanium oxide, tungsten oxide, and complex oxides thereof are used.
  • indium composite oxides mainly composed of indium oxide are preferable.
  • Indium oxide is particularly preferable from the viewpoint of high conductivity and transparency.
  • the thickness of the transparent electrode layer is preferably 50 nm or more and 200 nm or less.
  • the metal electrode layers 29 and 39 are made of a metal material.
  • the metal material for example, silver, copper, aluminum, nickel, or an alloy thereof is used.
  • the film thickness of the metal electrode layer is preferably 20 ⁇ m or more and 80 ⁇ m or less.
  • FIGS. 4A to 4D a method for manufacturing a solar cell according to the present embodiment will be described.
  • 4A and 4B are diagrams showing an intrinsic semiconductor layer forming step and a first conductivity type semiconductor layer forming step in the method for manufacturing a solar cell according to the present embodiment
  • FIG. 4C is a diagram of the solar cell according to the present embodiment. It is a figure which shows the 2nd conductivity type semiconductor layer formation process in a manufacturing method
  • FIG. 4D is a figure which shows the electrode formation process in the manufacturing method of the solar cell which concerns on this embodiment.
  • an intrinsic semiconductor layer for example, an intrinsic silicon-based layer 23 is laminated on the entire back side of a semiconductor substrate (for example, an n-type single crystal silicon substrate) 11 having a concavo-convex structure on at least the rear side.
  • a semiconductor substrate for example, an n-type single crystal silicon substrate
  • amorphous silicon a-Si
  • a material having higher hydrogen plasma etching resistance than the first layer 23a and the first conductive semiconductor layer 25 as the second layer 23b on the first layer 23a in other words, a material having a slower rate of hydrogen plasma etching.
  • highly diluted silicon hydride or silicon oxide is stacked.
  • an intrinsic semiconductor layer (for example, intrinsic silicon-based layer) 13 is laminated on the entire surface of the semiconductor substrate 11 on the light receiving surface side.
  • the formation method of the intrinsic semiconductor layers 23 and 13 is not particularly limited, but a plasma CVD (Chemical Vapor Deposition) method is preferably used.
  • a plasma CVD method is used, diffusion of impurities into the semiconductor substrate 11 is suppressed, and a passivation effect on the surface of the semiconductor substrate 11 can be effectively obtained.
  • an energy gap profile effective in carrier recovery can be formed by changing the hydrogen concentration in the intrinsic semiconductor layers 23 and 13 in the film thickness direction.
  • a substrate temperature of 100 ° C. or higher and 300 ° C. or lower, a pressure of 20 Pa or higher and 2600 Pa or lower, and a high frequency power density of 0.003 W / cm 2 or higher and 0.5 W / cm 2 are preferably used.
  • the material gas for example, a silicon-containing gas such as SiH 4 or Si 2 H 6 or a mixed gas of these silicon-based gas and H 2 is preferably used.
  • a gas containing a different element such as CH 4 , NH 3 , GeH 4
  • a gas containing a different element such as CH 4 , NH 3 , GeH 4
  • the energy gap of the thin film may be changed.
  • a gas such as CO 2 , NH 3 , or CH 4 may be added to the material gas.
  • a first conductive type semiconductor material film (for example, p-type silicon-based layer) 25Z is stacked on the intrinsic semiconductor layer 23, that is, on the entire back surface side of the semiconductor substrate 11.
  • the formation method of the 1st conductivity type semiconductor material film 25Z is not specifically limited, It is preferable to use plasma CVD method similarly to the intrinsic semiconductor layer 23 mentioned above.
  • B 2 H 6 is suitably used as the dopant addition gas for the first conductivity type semiconductor material film 25Z.
  • the addition amount of impurities such as B (boron) may be small, a mixed gas obtained by diluting a dopant gas with a raw material gas may be used.
  • the addition amount should be as small as not deteriorating the cell performance. Since the first conductivity type semiconductor with a small amount of addition has a high etching rate, the difference in etching rate from the intrinsic semiconductor can be further increased. Further, the addition amount is large only on the outermost surface, and the addition amount in the vicinity of the interface with the intrinsic semiconductor may be reduced. Furthermore, it is preferable that the film thickness is thin. Since the film thickness is thin, residue after etching can be reduced. The same applies to the case where P (phosphorus) or the like is used as a dopant.
  • a mask 90 is disposed on the first conductivity type semiconductor material film 25 ⁇ / b> Z on the back surface side of the semiconductor substrate 11.
  • the outer shape of the mask 90 is larger than the outer shape of the semiconductor substrate 11.
  • the area of the region defined by the outer shape of the mask 90 is larger than the area of the semiconductor substrate 11.
  • the mask 90 is, for example, a metal metal mask.
  • the first conductivity type semiconductor material film 25Z corresponding to the opening of the mask 90 that is, the first conductivity type semiconductor material film 25Z exposed from the opening of the mask 90 is removed by hydrogen plasma etching, so that the first conductivity A type semiconductor layer 25 is formed.
  • the hydrogen plasma etching plasma discharge is performed while introducing a gas containing hydrogen as a main component into the CVD chamber, and hydrogen plasma etching is performed on the first conductivity type semiconductor material film 25Z corresponding to the opening of the mask 90.
  • the “main component” means that the hydrogen content is 90% by volume or more (preferably 95% by volume or more) with respect to the total amount of gas introduced into the vacuum chamber.
  • the kind of the introduction gas other than hydrogen and SiH 4 or CH 4 and the like.
  • the hydrogen plasma etching is controlled so as to remove a part (upper layer) in the film thickness direction of the second layer 23 b of the intrinsic semiconductor layer 23 corresponding to the opening of the mask 90.
  • the 1st conductivity type semiconductor material film 25Z does not remain in the opening part of the mask 90, and the performance fall of the solar cell 1 can be suppressed.
  • the first conductivity type semiconductor material film 25Z can be removed without impairing the passivation of the intrinsic semiconductor layer 23. Rather, the passivation property of the intrinsic semiconductor layer 23 can be improved by introducing hydrogen.
  • the thickness T2 of the portion sandwiched between the second conductive type semiconductor layer 35 and the semiconductor substrate 11 in the intrinsic semiconductor layer 23 is the first conductive type in the intrinsic semiconductor layer 23.
  • the thickness is smaller than the thickness T1 of the portion sandwiched between the semiconductor layer 25 and the semiconductor substrate 11.
  • the intrinsic semiconductor layer 23 may have strong and weak plasma resistance portions in the film, and it is not always uniformly etched. Therefore, at least a part of the intrinsic semiconductor layer 23 satisfies T1> T2. Just do it.
  • the intrinsic semiconductor layer (amorphous silicon) 23 formed by the plasma CVD method as described above is etched by hydrogen plasma etching, the performance degradation of the intrinsic semiconductor layer 23 is suppressed. Further, by adding silane in the hydrogen plasma etching, the etching uniformity is increased.
  • ⁇ Second conductivity type semiconductor layer forming step> Next, as shown in FIG. 4C, using the mask 90 as it is, the intrinsic semiconductor layer 23 exposed on the second layer 23 b of the intrinsic semiconductor layer 23 corresponding to the opening of the mask 90, that is, from the opening of the mask 90.
  • a second conductive semiconductor layer (for example, an n-type silicon-based layer) 35 is stacked on the second layer 23b.
  • the method for forming the second conductivity type semiconductor layer 35 is not particularly limited, but it is preferable to use the plasma CVD method as in the case of the intrinsic semiconductor layer 23 and the first conductivity type semiconductor material film 25Z described above.
  • PH 3 is suitably used as the dopant addition gas for the second conductivity type semiconductor layer 35.
  • the thickness T4 of the side portion in the width direction of the second conductivity type semiconductor layer 35 is the center in the width direction of the second conductivity type semiconductor layer 35.
  • the thickness may be smaller than the thickness T3 in the vicinity. That is, the thickness T3 of the second conductivity type semiconductor layer 35 near the center in the width direction may be thicker than the thickness T4 of the second conductivity type semiconductor layer 35 near the center in the width direction.
  • the thickness T4 of the side portion in the width direction of the second conductivity type semiconductor layer 35 is the center in the width direction of the second conductivity type semiconductor layer 35.
  • the thickness may be smaller than the thickness T3 in the vicinity. That is, the thickness T3 of the second conductivity type semiconductor layer 35 near the center in the width direction may be thicker than the thickness T4 of the second conductivity type semiconductor layer 35 near the center in the width direction.
  • a mask can be repeatedly used when manufacturing several solar cells by using this process.
  • the mask 90 on which the second conductivity type semiconductor layer is formed can be removed by plasma etching in the next solar cell fabrication. Therefore, there is little film deposition on a mask, stress can be relieved, and the lifetime of a mask can be extended.
  • the first electrode layer 27 is formed on the first conductivity type semiconductor layer 25, and the second electrode layer 37 is formed on the second conductivity type semiconductor layer 35.
  • the transparent electrode layer 28 is formed on the first conductive semiconductor layer 25 and the transparent electrode layer 38 is formed on the second conductive semiconductor layer 35.
  • Examples of the method for forming the transparent electrode layers 28 and 38 include physical vapor deposition (PVD) such as sputtering, or chemical vapor deposition (MOCVD) using a reaction between an organometallic compound and oxygen or water. Laws are used.
  • PVD physical vapor deposition
  • MOCVD chemical vapor deposition
  • the metal electrode layer 29 is formed on the transparent electrode layer 28, and the metal electrode layer 39 is formed on the transparent electrode layer 38.
  • a method for forming the metal electrode layers 29 and 39 for example, a screen printing method, a plating method, a conductive wire bonding method, an ink jet method, a spray method, a vacuum deposition method, a sputtering method, or the like is used.
  • a screen printing method using Ag paste and a plating method using copper plating are preferable.
  • the antireflection layer 15 may be formed on the intrinsic semiconductor layer 13 on the light receiving surface side of the semiconductor substrate 11 (not shown).
  • the formation method of the antireflection layer 15 is not particularly limited, it is preferable to use a coating method.
  • the antireflection layer 15 is formed by applying a resin material in which nanoparticles of oxide such as zinc oxide or titanium oxide described above are dispersed on the intrinsic semiconductor layer 13.
  • the intrinsic semiconductor layers 23 and 13, the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35, the first electrode layer 27 and the second electrode layer 37, and the antireflection layer 15 are stacked on the semiconductor substrate 11.
  • annealing is performed for the purpose of passivation of each bonding interface, suppression of generation of defect levels at the semiconductor layer and its interface, and crystallization of the transparent conductive oxide in the transparent electrode layer.
  • An example of the annealing process is a heating process in which the semiconductor substrate 11 on which each layer is disposed is placed in an oven heated to 150 ° C. or higher and 200 ° C. or lower and heated. In this case, the atmosphere in the oven may be air, but more effective annealing can be performed by using hydrogen or nitrogen.
  • the annealing process may be an RTA (Rapid Thermal Annealing) process in which the semiconductor substrate 11 on which each layer is arranged is irradiated with infrared rays using an infrared heater.
  • RTA Rapid Thermal Annealing
  • the back electrode type solar cell 1 of the present embodiment is completed through the above steps.
  • a method using a photolithography technique is generally known as a method for forming an intrinsic semiconductor layer, a first conductive semiconductor layer, and a second conductive semiconductor layer in a solar cell.
  • 5A to 5D are diagrams showing a process of forming an intrinsic semiconductor layer, a first conductivity type semiconductor layer, and a second conductivity type semiconductor layer using a conventional photolithography technique.
  • an intrinsic semiconductor material film 123Z and a first conductivity type semiconductor material film 125Z are formed on the entire back surface of the semiconductor substrate 111, and a mask 190 is formed using a photolithography technique.
  • the intrinsic semiconductor material film 123Z and the first conductive type semiconductor material film 125Z corresponding to the opening of the mask 190 are etched to form the intrinsic semiconductor layer 123 and the first conductive type semiconductor layer 125 as shown in FIG. 5B.
  • the semiconductor substrate 111 corresponding to the opening of the mask 190 is exposed.
  • an intrinsic semiconductor material film 133Z and a second conductivity type semiconductor material film 135Z are formed on the entire back surface side of the semiconductor substrate 111, and the mask is similarly used using a photolithography technique. 193 is formed.
  • the intrinsic semiconductor material film 133Z and the second conductive type semiconductor material film 135Z corresponding to the opening of the mask 193 are etched to form the intrinsic semiconductor layer 133 and the second conductive type semiconductor layer 135 as shown in FIG. 5D.
  • the first conductive semiconductor layer 125 is exposed.
  • the mask 193 is removed.
  • the semiconductor pattern in such a conventional method for forming a semiconductor layer pattern using a photolithography technique, the semiconductor pattern, particularly the interval between the semiconductor patterns, can be formed with high accuracy, and the performance of the solar cell can be improved.
  • processes such as resist coating, exposure, development, and resist stripping are necessary to form the masks 190 and 193 for patterning the semiconductor pattern.
  • these processes are required twice, that is, the first conductive type semiconductor layer forming step and the second conductive type semiconductor layer forming step, thereby requiring multiple extractions into the atmosphere during the plasma CVD process. Become. Therefore, in this method, the production of the solar cell becomes complicated.
  • the solar cell In order to improve the performance, it is necessary to clean the exposed surface of the semiconductor substrate 111, which makes the manufacture of the solar cell complicated.
  • 6A and 6B are diagrams showing a process of forming an intrinsic semiconductor layer, a first conductivity type semiconductor layer, and a second conductivity type semiconductor layer using a conventional metal mask.
  • a metal mask 290 is disposed on the back surface side of the semiconductor substrate 211, and the intrinsic semiconductor layer 233 and the second conductivity type semiconductor layer are formed on the back surface of the semiconductor substrate 211 corresponding to the opening of the metal mask 290. 235 is formed. After removing the mask 290, as shown in FIG.
  • a metal mask 293 is disposed on the back surface side of the semiconductor substrate 11, and the intrinsic semiconductor layer 223 and the second semiconductor layer 223 are formed on the back surface of the semiconductor substrate 211 corresponding to the opening of the metal mask 293.
  • a one-conductivity type semiconductor layer 225 is formed. Thereafter, the metal mask 293 is removed.
  • FIG. 7A and 7B are diagrams showing a process of forming an intrinsic semiconductor layer, a first conductivity type semiconductor layer, and a second conductivity type semiconductor layer using a conventional ion implantation technique.
  • the intrinsic semiconductor layer 323 and the first conductive type semiconductor material film 325Z are formed on the entire back surface of the semiconductor substrate 311, and the metal mask 390 is arranged as shown in FIG. 7B.
  • second conductivity type ion implantation is performed on the first conductivity type semiconductor material film 325Z corresponding to the opening of the metal mask 390, thereby forming the first conductivity type semiconductor layer 325 and the second conductivity type semiconductor layer 335. To do. Thereafter, the metal mask 390 is removed.
  • the metal mask is disposed and removed only once in the formation of the second conductive semiconductor layer and the first conductive semiconductor layer. Therefore, in this method, it is possible to simplify the production of the solar cell as compared with the method for forming the semiconductor layer pattern using the conventional metal mask described above. Furthermore, the semiconductor patterns, particularly the intervals between the semiconductor patterns, can be formed with high accuracy. For this reason, it is presumed that this method can improve the performance of the solar cell as compared with the semiconductor layer pattern forming method using the conventional metal mask described above.
  • a metal mask is used as the mask 90 for patterning the semiconductor layer pattern. Further, processes such as development and resist stripping are unnecessary, and the production of the solar cell 1 can be simplified. Further, according to the method for manufacturing a solar cell of the present embodiment, the same mask 90 is used for patterning the first conductive semiconductor layer 25 and patterning the second conductive semiconductor layer 35. This process needs to be performed only once, so that extraction to the atmosphere during the plasma CVD process is performed only once when the mask 90 is disposed. Therefore, manufacture of the solar cell 1 can be simplified.
  • the semiconductor patterns of the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 are used.
  • the interval between the semiconductor patterns can be formed with high accuracy. Thereby, high performance of the solar cell 1 is possible.
  • the method for manufacturing a solar cell of this embodiment in the plasma etching of the first conductivity type semiconductor layer 25, only part of the intrinsic semiconductor layer 23 in the film thickness direction is etched. The substrate 11 is not exposed. Therefore, it is not necessary to clean the semiconductor substrate 11, and the production of the solar cell 1 can be simplified. Further, since the plasma etching rate of the second layer 23b of the intrinsic semiconductor layer 23 is slow, it is easy to control the etching of the intrinsic semiconductor layer 23 up to a part in the film thickness direction. Thereby, manufacture of the solar cell 1 can be simplified. Furthermore, the first conductivity type semiconductor material film 25Z is not left by etching part of the intrinsic semiconductor layer 23 in the film thickness direction of the second layer 23b. Thereby, high performance of the solar cell 1 is possible.
  • the second layer 23b of the intrinsic semiconductor layer 23 functions as a hydrogen plasma etching stop layer, so that the etching depth can be easily controlled. Thereby, high performance of the solar cell 1 is possible. In the case of a mass production process, if the removal of the dry process is used for a plurality of substrates at the same time, if the film thickness distribution of the semiconductor layer is generated, the performance of the solar cell may be degraded.
  • the second layer 23b of the intrinsic semiconductor layer 23 functions as a stop layer for hydrogen plasma etching.
  • the mask 90 can be used repeatedly. For example, even if the second conductivity type semiconductor material adheres to the mask 90 in the formation process of the second conductivity type semiconductor layer 35, the mask 90 is subjected to the hydrogen plasma etching in the next formation process of the first conductivity type semiconductor layer 25. Since the adhering second conductive semiconductor material can be removed, the warpage of the mask 90 can be reduced and the mask 90 can be used repeatedly.
  • the method for manufacturing a solar cell of the present embodiment it is possible to simplify the manufacturing of the solar cell while suppressing a decrease in the performance of the solar cell. As a result, the manufacturing cost can be reduced.
  • the thickness T2 of the intrinsic semiconductor layer 23 sandwiched between the semiconductor substrate 35 and the semiconductor substrate 11 satisfies the relationship T1> T2 (see, for example, FIGS. 3A to 3C).
  • the thickness T3 of the second conductivity type semiconductor layer 35 near the center in the width direction of the second conductivity type semiconductor layer 35 is the second conductivity type semiconductor layer 35 other than near the center in the width direction. (See, for example, FIGS. 3B and 3C, FIGS. 4E and 4F).
  • the first conductive semiconductor layer 125 and the second conductive semiconductor layer 135 overlap. It was necessary to form a semiconductor layer pattern. This is because there is no region where the semiconductor layer is not formed even when manufacturing errors are taken into consideration, and this is to improve carrier recovery efficiency, that is, to improve the performance of the solar cell.
  • the solar cell 1 manufactured by the solar cell manufacturing method of the present embodiment at least a part of the first conductive type semiconductor layer 25 and the second conductive type semiconductor layer 35 has the first A region where the conductive semiconductor layer 25 and the second conductive semiconductor layer 35 overlap substantially does not exist, and a part or all of the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 are in contact with each other.
  • the first conductive semiconductor material film is etched and the second conductive semiconductor material film is formed using a metal mask.
  • the first conductive semiconductor material film is etched and the second conductive semiconductor material film is formed using a lift-off layer (also referred to as a mask layer or a sacrificial layer) as a mask.
  • FIG. 8A to 8D are diagrams showing a method for manufacturing a solar cell according to a modification of the present embodiment.
  • the intrinsic semiconductor layer 23 is laminated on the entire back surface of the semiconductor substrate 11 as described above.
  • amorphous silicon (a-Si) is stacked as the first layer 23 a on the entire back surface of the semiconductor substrate 11.
  • a material having higher hydrogen plasma etching resistance than the first layer 23a and the first conductivity type semiconductor layer 25 is stacked on the first layer 23a as the second layer 23b.
  • a material having a slow hydrogen plasma etching rate for example, highly diluted silicon hydride or silicon oxide
  • an intrinsic semiconductor layer 13 is stacked on the entire light receiving surface side of the semiconductor substrate 11.
  • the first conductive semiconductor material film 25Z is laminated on the intrinsic semiconductor layer 23, that is, on the entire back surface side of the semiconductor substrate 11 (first step).
  • a lift-off layer 95Z is formed on the first conductivity type semiconductor material film 25Z.
  • the material of the lift-off layer 95Z may be an inorganic material such as a metal, or an organic material such as a dry film.
  • the material of the lift-off layer 95Z preferably includes a silicon-based thin film material.
  • a part of the lift-off layer 95Z is removed from a part of the back surface side of the semiconductor substrate 11, thereby forming a lift-off layer 95 having an opening as shown in FIG. 8B.
  • a method for forming the lift-off layer 95 is not particularly limited. For example, wet etching using a resist film and an etching solution, dry etching, or pattern printing using an etching paste or the like may be used. (2nd process).
  • the first conductive semiconductor material film 25Z corresponding to the opening of the lift-off layer 95 that is, the first conductive semiconductor material film 25Z exposed from the opening of the lift-off layer 95 is removed by hydrogen plasma etching, and the first A one-conductivity type semiconductor layer 25 is formed.
  • the hydrogen plasma etching is controlled so as to remove a part (upper layer) in the film thickness direction of the second layer 23 b of the intrinsic semiconductor layer 23 corresponding to the opening of the lift-off layer 95.
  • the thickness T2 of the portion sandwiched between the second conductive type semiconductor layer 35 and the semiconductor substrate 11 in the intrinsic semiconductor layer 23 is the first conductive type in the intrinsic semiconductor layer 23.
  • the thickness is smaller than the thickness T1 of the portion sandwiched between the semiconductor layer 25 and the semiconductor substrate 11.
  • the thickness T4 of the side portion in the width direction of the second conductivity type semiconductor layer 35 is thinner than the thickness T3 near the center in the width direction of the second conductivity type semiconductor layer 35. May be. That is, the thickness T3 of the second conductivity type semiconductor layer 35 near the center in the width direction may be thicker than the thickness T4 of the second conductivity type semiconductor layer 35 near the center in the width direction. Further, when the intrinsic semiconductor layer 23 is etched by plasma etching, not only the opening of the lift-off layer 95 but also a part of the region immediately below the lift-off layer 95 may be etched. Therefore, as described above (FIG.
  • the thickness T4 of the side portion in the width direction of the second conductivity type semiconductor layer 35 is thinner than the thickness T3 near the center in the width direction of the second conductivity type semiconductor layer 35. May be. That is, the thickness T3 of the second conductivity type semiconductor layer 35 near the center in the width direction may be thicker than the thickness T4 of the second conductivity type semiconductor layer 35 near the center in the width direction.
  • a method for removing the lift-off layer 95 is not particularly limited. For example, wet etching using a resist film and an etching solution may be used, or dry etching may be used. Then, the surface of the 1st conductivity type semiconductor layer 25 and the 2nd conductivity type semiconductor layer 35 is rinsed, the electrode formation process mentioned above is performed, and the solar cell 1 similar to the back electrode type solar cell 1 of embodiment mentioned above. Is completed.
  • FIG. 9A to 9D are diagrams showing a process of forming an intrinsic semiconductor layer, a first conductivity type semiconductor layer, and a second conductivity type semiconductor layer using a conventional lift-off technique.
  • an intrinsic semiconductor material film (a-Si) 423Z and a first conductivity type semiconductor material film 425Z are formed on the back surface side of the semiconductor substrate 411.
  • a lift-off layer 495Z is formed on the first conductivity type semiconductor material film 425Z.
  • the intrinsic semiconductor layer 423 and A region where the first conductive type semiconductor layer 425 is not formed is generated.
  • the intrinsic semiconductor layer 423 and the first conductivity type semiconductor layer 425 are formed in a portion other than a part of the back side of the semiconductor substrate 411.
  • the lift-off layer 495 remains on the intrinsic semiconductor layer 423 and the first conductivity type semiconductor layer 425.
  • an intrinsic semiconductor material film (a-Si) 433Z and a second conductivity type semiconductor material film 435Z are formed on the lift-off layer 495 and the non-formation region.
  • the first conductive semiconductor layer 425 and the second conductive semiconductor are formed at the boundary between the first conductive semiconductor layer 425 and the second conductive semiconductor layer 435. There is substantially no region overlapping with the layer 435.
  • the intrinsic semiconductor layer 433 remains between the first conductive semiconductor layer 425 and the second conductive semiconductor layer 435, and carrier recovery by the first conductive semiconductor layer 425 and the second conductive semiconductor layer 435 is performed. Efficiency is reduced.
  • the first conductivity type semiconductor layer 25 is located at the boundary between the first conductivity type semiconductor layer 25 and the second conductivity type semiconductor layer 35. There is substantially no region where the second conductive semiconductor layer 35 and the first conductive semiconductor layer 25 and part or all of the second conductive semiconductor layer 35 are in contact with each other. Thereby, the fall of the carrier collection
  • the heterojunction solar cell and the manufacturing method thereof are illustrated as shown in FIG. 3A.
  • the first conductive semiconductor layer and the second conductive semiconductor layer forming method are the characteristics of the present invention. Is applied not only to heterojunction type solar cells but also to various types of solar cells such as homojunction type solar cells and methods for producing the same.
  • Example 1 The solar cell 1 shown in FIGS. 2 and 3A was produced according to the steps shown in FIGS. 4A to 4D as follows.
  • a single crystal silicon substrate having a thickness of 200 ⁇ m was adopted as the semiconductor substrate 11.
  • a semiconductor substrate 11 having pyramidal texture structures formed on both sides was obtained.
  • the semiconductor substrate 11 was introduced into a CVD apparatus, and an amorphous silicon (amorphous silicon: a-Si) film having a thickness of 8 nm was formed as an intrinsic semiconductor layer 13 on the light receiving surface side of the semiconductor substrate 11. Further, amorphous silicon is formed as the first layer 23a of the intrinsic semiconductor layer 23 on the back surface side of the semiconductor substrate 11, and then highly diluted hydrogen is formed as the second layer 23b of the intrinsic semiconductor layer 23 on the first layer 23a. A siliconized film was formed. The film thickness of the intrinsic semiconductor layer 23 was 8 nm.
  • the film formation conditions for amorphous silicon were a substrate temperature of 150 ° C., a pressure of 120 Pa, a SiH 4 / H 2 flow rate ratio of 3/10, and a power density of 0.011 W / cm 2 .
  • the conditions for forming the highly diluted silicon hydride were a pressure of 100 Pa, a SiH 4 / H 2 flow rate ratio of 1/500, and a power density of 0.5 W / cm 2 .
  • a p-type hydrogenated amorphous silicon film having a thickness of 10 nm was formed on the intrinsic semiconductor layer 23 on the back side of the semiconductor substrate 11 as the first conductive semiconductor material film 25Z.
  • the film formation conditions for the p-type hydrogenated amorphous silicon were a substrate temperature of 150 ° C., a pressure of 60 Pa, a SiH 4 / B 2 H 6 flow rate ratio of 1/3, and a power density of 0.01 W / cm 2 .
  • the B 2 H 6 gas flow rate is a flow rate of a diluted gas obtained by diluting B 2 H 6 with H 2 to 5000 ppm.
  • a mask 90 was disposed on the first conductivity type semiconductor material film 25Z on the back surface side of the semiconductor substrate 11.
  • the first conductivity type semiconductor material film 25Z corresponding to the opening of the mask 90 was removed by hydrogen plasma etching, and the first conductivity type semiconductor layer 25 was formed.
  • the conditions for the hydrogen plasma etching were a substrate temperature of 150 ° C., a pressure of 100 Pa, a SiH 4 / H 2 flow rate ratio of 1/1000, and a power density of 0.1 W / cm 2 .
  • n-type hydrogenated amorphous silicon is formed as the second conductive semiconductor layer 35 on the second layer 23b of the intrinsic semiconductor layer 23 corresponding to the opening of the mask 90 by 10 nm.
  • the film was formed with a film thickness of.
  • the film forming conditions for the n-type hydrogenated amorphous silicon were a substrate temperature of 150 ° C. or 180 ° C., a pressure of 60 Pa, a SiH 4 / PH 3 flow rate ratio of 1/2, and a power density of 0.01 W / cm 2 .
  • the PH 3 gas flow rate is a flow rate of a diluted gas in which PH 3 is diluted to 5000 ppm with H 2 .
  • a transparent conductive oxide film having a thickness of 100 nm is formed as a transparent electrode material film on the first conductive semiconductor layer 25 and the second conductive semiconductor layer 35 on the back surface side of the semiconductor substrate 11.
  • ITO indium oxide
  • a mixed gas of argon and oxygen is introduced into the chamber of the apparatus.
  • the mixing ratio of argon and oxygen was set to a condition where the resistivity was lowest (so-called bottom condition).
  • the film was formed at a power density of 0.4 W / cm 2 using a DC power source.
  • etching was performed by photolithography so that only the transparent conductive material film on the first conductive type semiconductor layer 25 and the second conductive type semiconductor layer 35 remained, and the transparent electrode layer 28 and the transparent electrode layer 38 were formed. . In this manner, the transparent electrode layer 28 and the transparent electrode layer 38 are separated from each other, thereby preventing conduction between these transparent electrode layers.
  • Ag paste Dotite FA-333 manufactured by Fujikura Kasei Co., Ltd.
  • the transparent electrode layer 28 and the metal electrode layer 29 constitute the first electrode layer 27, and the transparent electrode layer 38 and the metal electrode layer 39 constitute the second electrode layer 37.
  • Example 2 A solar cell 1 was produced in the same manner as in Example 1 except that hydrogenated silicon oxide was used in place of the highly diluted silicon hydride as the material of the second layer 23b of the intrinsic semiconductor layer 23.
  • Example 3 A solar cell 1 was fabricated in the same manner as in Example 1 except that amorphous silicon was formed as a single layer having a thickness of 8 nm as the intrinsic semiconductor layer 23.
  • the open circuit voltage Voc, the short circuit current Isc, the fill factor FF, and the conversion efficiency Eff were simulated.
  • a solar simulator was used to irradiate AM (air mass) 1.5 standard sunlight with a light amount of 100 mW / cm 2 .
  • the results are shown in Table 1.
  • Table 1 the result of Example 2 and 3 was shown by the relative ratio when the result of Voc, Isc, FF, and Eff of Example 1 was set to 1.00.
  • Table 2 shows the relative values of the etching rates of the respective thin films (the intrinsic semiconductor hydrogenated amorphous silicon is 1).
  • the thin film was formed on a polished silicon substrate and obtained by measuring the film thickness, for example, by spectroscopic ellipsometry.
  • amorphous silicon, highly diluted silicon hydride, and hydrogenated silicon oxide which are intrinsic conductor layer materials, have a slower etching rate than the first conductivity type semiconductor.
  • Table 1 an embodiment in which the intrinsic semiconductor layer 23 is composed of two layers of amorphous silicon / highly diluted silicon hydride as compared with the embodiment 3 in which the intrinsic semiconductor layer 23 is one layer of amorphous silicon. 1 and the performance of Example 2 in which the intrinsic semiconductor layer 23 is composed of two layers of amorphous silicon / highly diluted hydrogenated silicon oxide. This is because even if plasma etching is inferior in uniformity, the use of a highly diluted silicon hydride layer or silicon hydride oxide makes it easier to etch, thus preventing partial loss of the passivation layer. It is thought that it was because of.

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Abstract

太陽電池の性能低下を抑制しつつ、太陽電池の製造の簡易化が可能な太陽電池の製造方法を提供する。太陽電池の製造方法は、半導体基板１１と、真性半導体層２３と、第１導電型半導体層２５および第２導電型半導体層３５と、第１電極層２７および第２電極層３７とを備える裏面電極型の太陽電池１の製造方法であって、半導体基板１１の一方の主面側において真性半導体層２３上に第１導電型半導体材料膜を形成した後、マスクを用いて、マスクの開口部に対応する第１導電型半導体材料膜および真性半導体層２３の膜厚方向の一部を、プラズマエッチングにより除去することにより、第１導電型半導体層２５を形成する第１導電型半導体層形成工程と、半導体基板１１の一方の主面側においてマスクの開口部に対応する真性半導体層２３上に第２導電型半導体層３５を形成する第２導電型半導体層形成工程とを含む。

Description

太陽電池の製造方法、および、太陽電池
　本発明は、裏面電極型（バックコンタクト型）の太陽電池の製造方法、および、裏面電極型の太陽電池に関する。
　半導体基板を用いた太陽電池として、受光面側および裏面側の両面に電極が形成された両面電極型の太陽電池と、裏面側のみに電極が形成された裏面電極型の太陽電池とがある。両面電極型の太陽電池では、受光面側に電極が形成されるため、この電極により太陽光が遮蔽されてしまう。一方、裏面電極型の太陽電池では、受光面側に電極が形成されないため、両面電極型の太陽電池と比較して太陽光の受光率が高い。
　裏面電極型の太陽電池では、高性能化のために、裏面側に、ｐ型半導体層およびｎ型半導体層等の半導体層パターンを高精度に形成する必要がある。半導体層パターンを高精度に形成する方法として、フォトリソグラフィ技術を用いる方法が一般的に知られている。
　また、特許文献１には、メタルマスクを用いて半導体層パターンを形成する方法が記載されている。
特開２００９－２００２６７号公報
　しかしながら、フォトリソグラフィ技術を用いる半導体層パターンの形成方法では、パターニングのためのマスクを形成するために、塗布、露光、現像等を行う必要がある。そのため、この方法では、太陽電池の高性能化が可能であるが、太陽電池の製造が煩雑となる。
　一方、特許文献１に記載のメタルマスクを用いる半導体層パターンの形成方法では、フォトリソグラフィ技術を用いる半導体層パターンの形成方法と比較して、太陽電池の製造の簡略化が可能である。しかしながら、この方法では、メタルマスクの位置合わせを高精度に行うことが困難であり、フォトリソグラフィ技術を用いる半導体層パターンの形成方法と比較して、太陽電池の性能が低下すると推測される。
　本発明は、太陽電池の性能低下を抑制しつつ、太陽電池の製造の簡易化が可能な太陽電池の製造方法、および、太陽電池を提供することを目的とする。
　本発明に係る太陽電池の製造方法は、２つの主面を有する半導体基板と、半導体基板の一方の主面に配置された真性半導体層と、半導体基板の一方の主面に真性半導体層を介して配置された第１導電型半導体層および第２導電型半導体層と、第１導電型半導体層に対応する第１電極層および第２導電型半導体層に対応する第２電極層とを備える裏面電極型の太陽電池の製造方法であって、半導体基板の一方の主面側において真性半導体層上に第１導電型半導体材料膜を形成した後、マスクを用いて、マスクの開口部に対応する第１導電型半導体材料膜および真性半導体層の膜厚方向の一部を、プラズマエッチングにより除去することにより、第１導電型半導体層を形成する第１導電型半導体層形成工程と、半導体基板の一方の主面側においてマスクの開口部に対応する真性半導体層上に第２導電型半導体層を形成する第２導電型半導体層形成工程とを含む。
　本発明に係る太陽電池は、２つの主面を有する半導体基板と、半導体基板の一方の主面に配置された真性半導体層と、半導体基板の一方の主面に真性半導体層を介して配置された第１導電型半導体層および第２導電型半導体層と、第１導電型半導体層に対応する第１電極層および第２導電型半導体層に対応する第２電極層とを備える裏面電極型の太陽電池であって、第１導電型半導体層と半導体基板とに挟まれる真性半導体層の厚みＴ１と、第２導電型半導体層と半導体基板とに挟まれる真性半導体層の厚みＴ２とでは、Ｔ１＞Ｔ２の関係を満たす。
　本発明によれば、高性能な太陽電池が簡易に製造される。
本実施形態に係る太陽電池モジュールの一例を示す側面図である。 本実施形態に係る太陽電池を裏面側からみた図である。 図２の太陽電池におけるＩＩＩ－ＩＩＩ線断面図である。 本実施形態の変形例に係る太陽電池の断面図である。 本実施形態の他の変形例に係る太陽電池の断面図である。 本実施形態に係る太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第１導電型半導体層形成工程の他の一部を示す図である。 本実施形態に係る太陽電池の製造方法における第２導電型半導体層形成工程を示す図である。 本実施形態に係る太陽電池の製造方法における電極層形成工程を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程を示す図である。 本実施形態の他の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程を示す図である。 従来の太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程の一部を示す図である（フォトリソグラフィ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程の他の一部を示す図である（フォトリソグラフィ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第２導電型半導体層形成工程の一部を示す図である（フォトリソグラフィ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第２導電型半導体層形成工程の他の一部を示す図である（フォトリソグラフィ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第２導電型半導体層形成工程を示す図である（メタルマスク技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程を示す図である（メタルマスク技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程を示す図である（イオン注入技術）。 従来の太陽電池の製造方法における第２導電型半導体層形成工程を示す図である（イオン注入技術）。 本実施形態の変形例に係る太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第１導電型半導体層形成工程の他の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程の一部を示す図である。 本実施形態の変形例に係る太陽電池の製造方法における第２導電型半導体層形成工程の他の一部を示す図である。 従来の太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程の一部を示す図である（リフトオフ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程の他の一部を示す図である（リフトオフ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第２導電型半導体層形成工程の一部を示す図である（リフトオフ技術）。 従来の太陽電池の製造方法における真性半導体層形成工程および第２導電型半導体層形成工程の他の一部を示す図である（リフトオフ技術）。 従来の太陽電池の断面図である。
　以下、添付の図面を参照して本発明の実施形態の一例について説明する。なお、各図面において同一または相当の部分に対しては同一の符号を附すこととする。また、便宜上、ハッチングおよび部材符号等を省略する場合もあるが、かかる場合、他の図面を参照するものとする。
（太陽電池モジュール）
　図１は、本実施形態に係る太陽電池モジュールの一例を示す側面図である。図１に示すように、太陽電池モジュール１００は、二次元状に配列された複数の太陽電池セル１を備える。
　太陽電池セル１は、配線部材２によって直列および／または並列に接続される。具体的には、配線部材２は、太陽電池セル１の電極におけるバスバー部（後述）に接続される。配線部材２は、例えば、タブ等の公知のインターコネクタである。
　太陽電池セル１および配線部材２は、受光面保護部材３と裏面保護部材４とによって挟み込まれている。受光面保護部材３と裏面保護部材４との間には、液体状または固体状の封止材５が充填されており、これにより、太陽電池セル１および配線部材２は封止される。受光面保護部材３は、例えばガラス基板であり、裏面保護部材４は、ガラス基板、金属板、または金属層と樹脂層とで多層化した複合シートが挙げられる。封止材５は、例えば透明樹脂である。
　以下、太陽電池セル（以下、太陽電池という。）１について詳細に説明する。
（太陽電池）
　図２は、本実施形態に係る太陽電池を裏面側からみた図である。図２に示す太陽電池１は、裏面電極型の太陽電池である。太陽電池１は、２つの主面を備える半導体基板１１を備え、半導体基板１１の主面において第１導電型領域７と第２導電型領域８とを有する。
　第１導電型領域７は、いわゆる櫛型の形状をなし、櫛歯に相当する複数のフィンガー部７ｆと、櫛歯の支持部に相当するバスバー部７ｂとを有する。バスバー部７ｂは、半導体基板１１の一方の辺部に沿ってＸ方向（第２方向）に延在し、フィンガー部７ｆは、バスバー部７ｂから、Ｘ方向に交差するＹ方向（第１方向）に延在する。
　同様に、第２導電型領域８は、いわゆる櫛型の形状であり、櫛歯に相当する複数のフィンガー部８ｆと、櫛歯の支持部に相当するバスバー部８ｂとを有する。バスバー部８ｂは、半導体基板１１の一方の辺部に対向する他方の辺部に沿ってＸ方向（第２方向）に延在し、フィンガー部８ｆは、バスバー部８ｂから、Ｙ方向（第１方向）に延在する。
　フィンガー部７ｆとフィンガー部８ｆとは、Ｙ方向（第１方向）に延在する帯状をなしており、Ｘ方向（第２方向）に交互に並んでいる。
　なお、第１導電型領域７および第２導電型領域８は、ストライプ状に形成されてもよい。
　図３Ａは、図２の太陽電池におけるＩＩＩ－ＩＩＩ線断面図である。図３Ａに示すように、太陽電池１は、半導体基板１１の主面のうちの受光する側の一方の主面である受光面側に順に積層された真性半導体層１３と反射防止層１５とを備える。また、太陽電池１は、半導体基板１１の主面のうちの受光面の反対側の他方の主面である裏面側の一部（主に、第１導電型領域７）に順に積層された真性半導体層２３と、第１導電型半導体層２５と、第１電極層２７とを備える。また、太陽電池１は、半導体基板１１の裏面側の他の一部（主に、第２導電型領域８）に順に積層された真性半導体層２３と、第２導電型半導体層３５と、第２電極層３７とを備える。
＜半導体基板＞
　半導体基板１１としては、導電型単結晶シリコン基板、例えばｎ型単結晶シリコン基板またはｐ型単結晶シリコン基板が用いられる。これにより、高い光電変換効率が実現する。
　半導体基板１１は、ｎ型単結晶シリコン基板であると好ましい。これにより、結晶シリコン基板内のキャリア寿命が長くなる。これは、ｐ型単結晶シリコン基板では、光照射によってｐ型ドーパントであるＢ（ホウ素）が影響して再結合中心となるＬＩＤ（Light Induced Degradation）が起こる場合があるが、ｎ型単結晶シリコン基板ではＬＩＤをより抑制するためである。
　半導体基板１１は、裏面側に、テクスチャ構造と呼ばれるピラミッド型の微細な凹凸構造を有していてもよい。これにより、半導体基板１１に吸収されず通過してしまった光の回収効率が高まる。
　また、半導体基板１１は、受光面側に、テクスチャ構造と呼ばれるピラミッド型の微細な凹凸構造を有していてもよい。これにより、受光面において入射光の反射が低減し、半導体基板１１における光閉じ込め効果が向上する。
　半導体基板１１の厚さは、５０μｍ以上３００μｍ以下であると好ましく、６０μｍ以上２３０μｍ以下であるとより好ましく、７０μｍ以上２１０μｍ以下であると更に好ましい。
　半導体基板１１の膜厚が上記の上限値以下であると、シリコンの使用量が減少するため、シリコン基板が確保し易くなり、低コスト化が図れる。更に、シリコン基板内で光励起により生成された正孔と電子とを裏面側のみで回収するバックコンタクト構造では、各励起子の自由行程の観点からも、半導体基板１１の膜厚が上記の上限値以下であると好ましい。
　半導体基板１１の膜厚が上記の下限値以上であると、適切な機械的強度が得られ、また外光（太陽光）が十分に吸収され、適切な短絡電流密度が得られる。
　半導体基板１１の主面にテクスチャ構造が形成されている場合、半導体基板１１の膜厚は、受光面側および裏面側のそれぞれの凹凸構造における凸の頂点を結んだ直線間の距離で表される。
　なお、半導体基板１１として、導電型多結晶シリコン基板、例えばｎ型多結晶シリコン基板またはｐ型多結晶シリコン基板を用いてもよい。この場合、より安価に太陽電池が製造される。
＜反射防止層＞
　反射防止層１５は、半導体基板１１の受光面側に真性半導体層１３を介して形成されている。反射防止層１５は、半導体基板１１の受光面側に入射する太陽光の反射を抑制する機能を有する。
　反射防止層１５の材料としては、太陽光を透過させる透光性を有する材料であれば特に限定されず、例えば酸化ケイ素、窒化ケイ素、酸化亜鉛、または酸化チタンが挙げられる。
　真性半導体層１３は、真性シリコン系層で形成される。真性半導体層１３は、パッシベーション層として機能し、半導体基板１１におけるキャリアの再結合を抑制する。
　本実施形態では、受光面側に電極が形成されていないため（裏面電極型）、太陽光の受光率が高く、光電変換効率が向上する。
＜真性半導体層＞
　真性半導体層２３は、半導体基板１１の裏面側の全面に形成されている。真性半導体層２３は、主に真性シリコン系層で形成される。真性半導体層２３は、パッシベーション層として機能し、半導体基板１１におけるキャリアの再結合を抑制する。また、真性半導体層２３は、第１導電型半導体層２５および第２導電型半導体層３５から半導体基板１１への不純物の拡散を抑制する。
　なお、「真性（ｉ型）」との用語は、導電型不純物を含まない完全に真性であるものに限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物またはｐ型不純物を含む「弱ｎ型」または「弱ｐ型」の実質的に真性な層も包含する。
　真性半導体層２３は、半導体基板１１の裏面側に順に積層された第１層２３ａと第２層２３ｂとを含む。換言すれば、第２層２３ｂは、真性半導体層２３の膜厚方向の第１導電型半導体層２５側との界面近傍の一部（すなわち、真性半導体層２３の膜厚方向の一部であって、真性半導体層２３の第１導電型半導体層２５と対向する面側の一部）であり、第１層２３ａは、真性半導体層２３の一部以外の他部である。なお、第１層２３ａと第２層２３ｂとは視認できない程度に一体化されていてもよい。
　真性半導体層２３の第１層２３ａとしては、特に限定されないが、上述したパッシベーション層として機能するために、非晶質シリコン系薄膜（アモルファスシリコン（ａ－Ｓｉ））であると好ましく、シリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ－Ｓｉ：Ｈ薄膜）であるとより好ましい。
　真性半導体層２３の第２層２３ｂの材料としては、後述する第１導電型半導体層形成工程における水素プラズマエッチングに対して耐性を有する材料が用いられる。換言すれば、第２層２３ｂの材料としては、第１層２３ａおよび第１導電型半導体層２５よりも、水素プラズマエッチングのレートが遅い材料が用いられる。このような第２層２３ｂの材料としては、例えば、高希釈水素化シリコン、酸化シリコン、窒化シリコン、炭化シリコン、またはこれらの化合物が挙げられる。なお、高希釈水素化シリコンとは、製膜時にシランに対して水素を５００倍以上入れた状態で製膜したものであり、非晶質シリコンと異なり、結晶性の高いシリコンを含む。
　真性半導体層２３における第２導電型半導体層３５と半導体基板１１とに挟まれる部分の厚さＴ２は、真性半導体層２３における第１導電型半導体層２５と半導体基板１１とに挟まれる部分の厚さＴ１よりも薄い。すなわち、第１導電型半導体層２５と半導体基板１１とに挟まれる真性半導体層２３の厚さＴ１と、第２導電型半導体層３５と半導体基板１１とに挟まれる真性半導体層２３の厚さＴ２とは、Ｔ１＞Ｔ２の関係を満たす（詳細は後述する。）。
　真性半導体層２３の厚さＴ１，Ｔ２は、特に限定されないが、２ｎｍ以上２０ｎｍ以下であると好ましい。厚みが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚みが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下が抑制される。
＜第１導電型半導体層および第２導電型半導体層＞
　第１導電型半導体層２５は、半導体基板１１の裏面側の一部（主に、第１導電型領域７）に真性半導体層２３を介して形成されており、第２導電型半導体層３５は、半導体基板１１の裏面側の他の一部（主に、第２導電型領域８）に真性半導体層２３を介して形成されている。詳説すると、第１導電型半導体層２５と第２導電型半導体層３５とは、Ｙ方向（第１方向）に延在する帯状をなしており、Ｘ方向（第２方向）に交互に並んでいる。
　なお、太陽電池１において、少なくとも一部の、第１導電型半導体層２５と第２導電型半導体層３５との境界では、第１導電型半導体層２５と第２導電型半導体層３５とは、隣接し、かつ、重ならない。換言すれば、これらの境界において、第１導電型半導体層２５と第２導電型半導体層３５とが重なる領域が実質的に存在せず、かつ、第１導電型半導体層２５および第２導電型半導体層３５の一部または全部が接する。
　第１導電型半導体層２５は、第１導電型シリコン系層、例えばｐ型シリコン系層で形成される。第２導電型半導体層３５は、第１導電型と異なる第２導電型のシリコン系層、例えばｎ型シリコン系層で形成される。なお、第１導電型半導体層２５がｎ型シリコン系層であり、第２導電型半導体層３５がｐ型シリコン系層であってもよい。
　ｐ型シリコン系層およびｎ型シリコン系層は、非晶質シリコン層、または、非晶質シリコンと結晶質シリコンとを含む微結晶シリコン層で形成される。なお、不純物拡散の抑制または直列抵抗の抑制の観点から、ｐ型シリコン系層およびｎ型シリコン系層は、非晶質シリコンで形成されると好ましい。ｐ型シリコン系層のドーパント不純物としては、Ｂ（ホウ素）が好適に用いられ、ｎ型シリコン系層のドーパント不純物としては、Ｐ（リン）が好適に用いられる。
　なお、図３Ｂおよび図３Ｃに示すように、第２導電型半導体層３５の幅方向における側部の厚さＴ４は、第２導電型半導体層３５の幅方向における中心付近の厚さＴ３よりも薄くなっていてもよい。すなわち、幅方向における中心付近での第２導電型半導体層３５の厚さＴ３は、幅方向における中心付近以外での第２導電型半導体層３５の厚さＴ４に比べて厚くてもよい（詳細は後述する。）。
　第１導電型半導体層２５の膜厚および第２導電型半導体層３５の膜厚Ｔ３，Ｔ４は、特に限定されないが、２ｎｍ以上２０ｎｍ以下であると好ましい。厚さが下限以下であるとと、電界の効果が不十分となり、厚みが上限以上であると高抵抗化により生じる変換特性の低下する。第１導電型半導体層２５の膜厚は上記範囲内で薄いほど好ましい（詳細は後述する）。
　第１導電型半導体層２５および第２導電型半導体層３５の幅は、５０μｍ以上３０００μｍ以下であると好ましく、８０μｍ以上５００μｍ以下であるとより好ましい。第１導電型半導体層２５および第２導電型半導体層３５の乖離間隔は、３０００μｍ以下であると好ましく、１０００μｍ以下であるとより好ましい。
　ところで、半導体基板１１で生成した光励起子が、第１導電型半導体層２５または第２導電型半導体層３５を介して取り出される場合、正孔の有効質量は電子の有効質量よりも大きい。そのため、輸送損を低減させる観点から、ｐ型半導体層の幅がｎ型半導体層の幅よりも細いと好ましい。例えば、ｐ型半導体層の幅が、ｎ型半導体層の幅の０．５倍以上０．９倍以下であると好ましく、ｎ型半導体層の幅の０．６倍以上０．８倍以下であるとより好ましい。
　なお、半導体層の幅、および、後述する電極層の幅は、特に断りがない限り、パターン化された各層の一部分の長さで、パターン化により、例えば帯状になった一部分の延び方向と直交する方向の長さである。
＜第１電極層および第２電極層＞
　第１電極層２７は、第１導電型半導体層２５上に形成されており、第２電極層３７は、第２導電型半導体層３５上に形成されている。これにより、第１電極層２７および第２電極層３７は、Ｙ方向（第１方向）に延在する帯状をなしており、Ｘ方向（第２方向）に交互に並んでいる。
　第１電極層２７は、第１導電型半導体層２５で回収されるキャリアを導く輸送層として機能し、第２電極層３７は、第２導電型半導体層３５で回収されるキャリアを導く輸送層として機能する。
　第１電極層２７は、第１導電型半導体層２５上に順に積層された透明電極層２８と金属電極層２９とを有する。第２電極層３７は、第２導電型半導体層３５上に順に積層された透明電極層３８と金属電極層３９とを有する。
　このように、金属電極層２９，３９と第１導電型半導体層２５および第２導電型半導体層３５との間に透明電極層２８，３８が設けられることにより、金属電極層２９，３９と第１導電型半導体層２５および第２導電型半導体層３５との電気的接合が向上し、金属電極層２９，３９から第１導電型半導体層２５および第２導電型半導体層３５への原子拡散が抑制される。
　なお、第１電極層２７は、透明電極層２８および金属電極層２９のうちの何れか一方のみで形成されてもよい。同様に、第２電極層３７は、透明電極層３８および金属電極層３９のうちの何れか一方のみで形成されてもよい。
　第１電極層２７の幅（すなわち、透明電極層２８の幅および金属電極層２９の幅）は、第１導電型半導体層２５の幅と略同一であると好ましい。なお、第１電極層２７の幅は、第１導電型半導体層２５の幅よりも狭くてもよい。また、第１電極層２７と第２電極層３７との間のリークが防止されていれば、第１電極層２７の幅は、第１導電型半導体層２５の幅よりも広くてもよい。
　同様に、第２電極層３７の幅（すなわち、透明電極層３８の幅および金属電極層３９の幅）は、第２導電型半導体層３５の幅と略同一であると好ましい。なお、第２電極層３７の幅は、第２導電型半導体層３５の幅よりも狭くてもよい。また、第１電極層２７と第２電極層３７との間のリークが防止されていれば、第２電極層３７の幅は、第２導電型半導体層３５の幅よりも広くてもよい。
<<透明電極層>>
　透明電極層２８，３８は、透明導電性材料からなる透明導電層で形成される。透明導電性材料としては、透明導電性金属酸化物、例えば、酸化インジウム、酸化錫、酸化亜鉛、酸化チタン、酸化タングステンおよびそれらの複合酸化物等が用いられる。これらの中でも、酸化インジウムを主成分とするインジウム系複合酸化物が好ましい。高い導電率と透明性の観点からは、インジウム酸化物が特に好ましい。更に、信頼性またはより高い導電率を確保するため、インジウム酸化物にドーパントを添加すると好ましい。ドーパントとしては、例えば、Ｓｎ、Ｗ、Ｚｎ、Ｔｉ、Ｃｅ、Ｚｒ、Ｍｏ、Ａｌ、Ｇａ、Ｇｅ、Ａｓ、Ｓｉ、またはＳ等が挙げられる。
　透明電極層の厚みは、５０ｎｍ以上２００ｎｍ以下であると好ましい。
<<金属電極層>>
　金属電極層２９，３９は、金属材料で形成される。金属材料としては、例えば、銀、銅、アルミニウム、ニッケル、またはこれらの合金が用いられる。
　また、金属電極層の膜厚は、２０μｍ以上８０μｍ以下であると好ましい。
（太陽電池の製造方法）
　次に、図４Ａ～図４Ｄを参照して、本実施形態に係る太陽電池の製造方法について説明する。図４Ａおよび図４Ｂは、本実施形態に係る太陽電池の製造方法における真性半導体層形成工程および第１導電型半導体層形成工程を示す図であり、図４Ｃは、本実施形態に係る太陽電池の製造方法における第２導電型半導体層形成工程を示す図であり、図４Ｄは、本実施形態に係る太陽電池の製造方法における電極形成工程を示す図である。
＜真性半導体層形成工程＞
　まず、図４Ａに示すように、少なくとも裏面側に凹凸構造を有する半導体基板（例えば、ｎ型単結晶シリコン基板）１１の裏面側の全面に真性半導体層（例えば、真性シリコン系層）２３を積層する。具体的には、半導体基板１１の裏面側の全面に、第１層２３ａとして例えば非晶質シリコン（ａ－Ｓｉ）を積層する。その後、第１層２３ａ上に、第２層２３ｂとして、第１層２３ａおよび第１導電型半導体層２５よりも、水素プラズマエッチング耐性が強い材料、換言すれば、水素プラズマエッチングのレートが遅い材料（例えば、高希釈水素化シリコンまたは酸化シリコン）を積層する。
　本実施形態では、このとき、半導体基板１１の受光面側の全面に、真性半導体層（例えば、真性シリコン系層）１３を積層する。
　真性半導体層２３、１３の形成方法は特に限定されないが、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いると好ましい。プラズマＣＶＤ法を用いると、半導体基板１１への不純物の拡散が抑制され、半導体基板１１の表面のパッシベーション効果が有効に得られる。また、プラズマＣＶＤ法によれば、真性半導体層２３，１３の膜中水素濃度を膜厚方向で変化させることにより、キャリア回収において有効なエネルギーギャッププロファイルを形成できる。
　プラズマＣＶＤ法による製膜条件としては、例えば、基板温度１００℃以上３００℃以下、圧力２０Ｐａ以上２６００Ｐａ以下、高周波パワー密度０．００３Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２が好適に用いられる。材料ガスとしては、例えばＳｉＨ４、Ｓｉ２Ｈ６等のシリコン含有ガス、またはこれらのシリコン系ガスとＨ２との混合ガスが好適に用いられる。
　なお、上記の材料ガスに、ＣＨ４、ＮＨ３、ＧｅＨ４等の異種元素を含むガスを添加して、シリコンカーバイド、シリコンナイトライド、または、シリコンゲルマニウム等のシリコン合金を形成することにより、適宜、薄膜のエネルギーギャップを変更してもよい。
　また、第２層２３ｂとして酸化物、窒化物、炭化物を作製する場合、上記の材料ガスに、ＣＯ２、ＮＨ３、ＣＨ４等のガスを添加してもよい。
＜第１導電型半導体層形成工程＞
　次に、図４Ａに示すように、真性半導体層２３上に、すなわち半導体基板１１の裏面側の全面に、第１導電型半導体材料膜（例えば、ｐ型シリコン系層）２５Ｚを積層する。
　第１導電型半導体材料膜２５Ｚの形成方法は特に限定されないが、上述した真性半導体層２３と同様に、プラズマＣＶＤ法を用いると好ましい。
　第１導電型半導体材料膜２５Ｚのドーパント添加ガスとしては、例えばＢ２Ｈ６が好適に用いられる。なお、Ｂ（ホウ素）等の不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈させた混合ガスが用いられてもよい。添加量は、セル性能を低下させない程度に少ない方がよい。添加量の少ない第１導電型半導体はエッチングレートが早くなるため、真性半導体とのエッチングレートの差をより大きくすることができる。また、最表面だけ添加量が大きく、真性半導体との界面近傍の添加量を少なくしてもよい。さらに、膜厚は薄い方が好ましい。膜厚が薄いことによって、エッチング後の残渣を少なくすることができる。これは、Ｐ（リン）等をドーパントとした場合も同様である。
　次に、図４Ｂに示すように、半導体基板１１の裏面側の第１導電型半導体材料膜２５Ｚ上にマスク９０を配置する。マスク９０の外形は、半導体基板１１の外形よりも大きい。換言すれば、マスク９０の外形で規定される領域の面積は、半導体基板１１の面積よりも大きい。これにより、第１導電型半導体層形成工程および後述の第２導電型半導体層形成工程では、半導体基板１１の縁はマスク９０で覆われる。
　マスク９０は、例えば、金属製のメタルマスクである。
　次に、マスク９０の開口部に対応する第１導電型半導体材料膜２５Ｚを、すなわちマスク９０の開口部から露出する第１導電型半導体材料膜２５Ｚを、水素プラズマエッチングにより除去し、第１導電型半導体層２５を形成する。
　水素プラズマエッチングでは、ＣＶＤチャンバ内に水素を主成分とするガスを導入しながらプラズマ放電を行い、マスク９０の開口部に対応する第１導電型半導体材料膜２５Ｚに水素プラズマエッチングを施す。ここで、「主成分」とは、水素の含有量が、真空チャンバに導入されるガスの全量に対して９０体積％以上（好ましくは、９５体積％以上）であることを意味する。なお、水素以外の導入ガスの種類としては、ＳｉＨ４またはＣＨ４等が挙げられる。
　このとき、マスク９０の開口部に対応する真性半導体層２３の第２層２３ｂの膜厚方向の一部（上層）を除去するように、水素プラズマエッチングが制御される。これにより、マスク９０の開口部に、第１導電型半導体材料膜２５Ｚが残ることがなく、太陽電池１の性能低下を抑制することができる。また、水素プラズマエッチングをすることによって、真性半導体層２３のパッシベーション性を損なうことなく、第１導電型半導体材料膜２５Ｚを取り除くことができる。むしろ、水素を導入することによって、真性半導体層２３のパッシベーション性を向上させることも可能である。
　なお、真性半導体層２３の第２層２３ｂの水素プラズマエッチングのレートは遅いため、第２層２３ｂの第１導電型半導体材料膜２５Ｚ側との界面近傍の一部は除去されるものの、第２層２３ｂの他部および第１層２３ａは残る。
　そのため、上述したように（図３Ａ～図３Ｃ）、真性半導体層２３における第２導電型半導体層３５と半導体基板１１とに挟まれる部分の厚さＴ２は、真性半導体層２３における第１導電型半導体層２５と半導体基板１１とに挟まれる部分の厚さＴ１よりも薄くなる。すなわち、第１導電型半導体層２５と半導体基板１１とに挟まれる真性半導体層２３の厚さＴ１と、第２導電型半導体層３５と半導体基板１１とに挟まれる真性半導体層２３の厚さＴ２とは、Ｔ１＞Ｔ２の関係を満たす。なお、真性半導体層２３はプラズマ耐性の強い箇所、弱い箇所を膜内に有している場合があり、一様にエッチングされているとは限らないため、少なくとも一部がＴ１＞Ｔ２を満たしていればよい。
　なお、上述したようにプラズマＣＶＤ法によって製膜された真性半導体層（アモルファスシリコン）２３を水素プラズマエッチングによりエッチングすると、真性半導体層２３の性能低下が抑制される。また、水素プラズマエッチングにおいてシランを添加することによって、エッチングの均一性が高まる。
＜第２導電型半導体層形成工程＞
　次に、図４Ｃに示すように、マスク９０をそのまま用いて、マスク９０の開口部に対応する真性半導体層２３の第２層２３ｂ上に、すなわちマスク９０の開口部から露出する真性半導体層２３の第２層２３ｂ上に、第２導電型半導体層（例えば、ｎ型シリコン系層）３５を積層する。
　第２導電型半導体層３５の形成方法は特に限定されないが、上述した真性半導体層２３および第１導電型半導体材料膜２５Ｚと同様に、プラズマＣＶＤ法を用いると好ましい。
　第２導電型半導体層３５のドーパント添加ガスとしては、例えばＰＨ３が好適に用いられる。なお、Ｐ（リン）等の不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈させた混合ガスが用いられてもよい。
　そして、第２導電型半導体層３５の形成後、マスク９０を除去する。
　なお、図４Ｅに示すように、マスク９０の開口部におけるマスク近傍では、マスク９０の開口部の中央付近に比べてガスが入り難いことがある。そのため、図４Ｅに示すように、また上述したように（図３Ｂ）、第２導電型半導体層３５の幅方向における側部の厚さＴ４は、第２導電型半導体層３５の幅方向における中心付近の厚さＴ３よりも薄くなることがある。すなわち、幅方向における中心付近での第２導電型半導体層３５の厚さＴ３は、幅方向における中心付近以外での第２導電型半導体層３５の厚さＴ４に比べて厚くなることがある。
　また、図４Ｆに示すように、真性半導体層２３をプラズマエッチングによりエッチングする際、マスク９０の開口部のみならず、マスク９０の直下領域の一部をもエッチングすることがある。そのため、図４Ｆに示すように、また上述したように（図３Ｃ）、第２導電型半導体層３５の幅方向における側部の厚さＴ４は、第２導電型半導体層３５の幅方向における中心付近の厚さＴ３よりも薄くなることがある。すなわち、幅方向における中心付近での第２導電型半導体層３５の厚さＴ３は、幅方向における中心付近以外での第２導電型半導体層３５の厚さＴ４に比べて厚くなることがある。
　なお、本工程を用いることによって、複数の太陽電池を製造する際、繰り返しマスクを用いることができる。一般的にマスク上に製膜が繰り返されると、マスクに応力がかかり、所望の条件にて製膜することが難しくなる。一方で、本工程を用いると、第２導電型半導体層が製膜されたマスク９０を、次の太陽電池作製の際のプラズマエッチングによって除去することができる。そのため、マスクへの着膜が少なく応力を緩和でき、マスクの寿命を延ばすことができる。
＜電極層形成工程＞
　次に、図４Ｄに示すように、第１導電型半導体層２５上に第１電極層２７を形成し、第２導電型半導体層３５上に第２電極層３７を形成する。
　まず、第１導電型半導体層２５上に透明電極層２８を、第２導電型半導体層３５上に透明電極層３８を形成する。透明電極層２８，３８の形成方法としては、例えば、スパッタリング法等の物理気相成長法（ＰＶＤ）、または、有機金属化合物と酸素または水との反応を利用した化学気相成長法（ＭＯＣＶＤ）法等が用いられる。
　次に、透明電極層２８上に金属電極層２９を形成し、透明電極層３８の上に金属電極層３９を形成する。金属電極層２９，３９の形成方法としては、例えば、スクリーン印刷法、メッキ法、導線接着法、インクジェット法、スプレー法、真空蒸着法、スパッタリング法等が用いられる。特に、Ａｇペーストを用いたスクリーン印刷法、銅メッキを用いたメッキ法が好ましい。
　このとき、半導体基板１１の受光面側の真性半導体層１３上に反射防止層１５を形成してもよい（図示省略）。反射防止層１５の形成方法は特に限定されないが、塗布法を用いると好ましい。例えば、上述した酸化亜鉛または酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料を、真性半導体層１３上に塗布することにより、反射防止層１５を形成する。
　なお、半導体基板１１に、真性半導体層２３，１３、第１導電型半導体層２５および第２導電型半導体層３５、第１電極層２７および第２電極層３７、および、反射防止層１５を積層させた段階で、各接合界面のパッシベーション、半導体層およびその界面における欠陥準位の発生抑制、透明電極層における透明導電性酸化物の結晶化を目的として、アニール処理を施す。
　アニール処理としては、例えば、各層を配置した半導体基板１１を１５０℃以上２００℃以下に過熱したオーブンに投入して加熱する加熱処理が挙げられる。この場合、オーブン内の雰囲気は、大気でも構わないが、水素または窒素を用いることで、より効果的なアニール処理が行える。また、アニール処理は、各層を配置した半導体基板１１に対して赤外線ヒーターを用いて赤外線を照射させるＲＴＡ（Rapid Thermal Annealing）処理であってもよい。
　以上の工程により、本実施形態の裏面電極型の太陽電池１が完成する。
　従来、太陽電池における真性半導体層、第１導電型半導体層および第２導電型半導体層の形成方法として、フォトリソグラフィ技術を用いる方法が一般的に知られている。
　図５Ａ～図５Ｄは、従来のフォトリソグラフィ技術を用いる、真性半導体層、第１導電型半導体層および第２導電型半導体層の形成工程を示す図である。
　例えば、図５Ａに示すように、半導体基板１１１の裏面の全部に真性半導体材料膜１２３Ｚおよび第１導電型半導体材料膜１２５Ｚを形成し、フォトリソグラフィ技術を用いてマスク１９０を形成する。次に、マスク１９０の開口部に対応する真性半導体材料膜１２３Ｚおよび第１導電型半導体材料膜１２５Ｚをエッチングし、図５Ｂに示すように、真性半導体層１２３および第１導電型半導体層１２５を形成するとともに、マスク１９０の開口部に対応する半導体基板１１１を露出させる。マスク１９０を除去した後、図５Ｃに示すように、半導体基板１１１の裏面側の全部に真性半導体材料膜１３３Ｚおよび第２導電型半導体材料膜１３５Ｚを形成し、同様にフォトリソグラフィ技術を用いてマスク１９３を形成する。次に、マスク１９３の開口部に対応する真性半導体材料膜１３３Ｚおよび第２導電型半導体材料膜１３５Ｚをエッチングし、図５Ｄに示すように、真性半導体層１３３および第２導電型半導体層１３５を形成するとともに、第１導電型半導体層１２５を露出させる。その後、マスク１９３を除去する。
　このような従来のフォトリソグラフィ技術を用いる半導体層パターンの形成方法では、半導体パターンを、特に半導体パターンの間隔を、高精度に形成することができ、太陽電池の高性能化が可能である。
　しかしながら、この方法では、半導体パターンのパターニングのためのマスク１９０，１９３を形成するために、レジストコート、露光、現像、レジスト剥離等のプロセスが必要である。更には、これらのプロセスが、第１導電型半導体層形成工程と第２導電型半導体層形成工程との２回必要であり、これにより、プラズマＣＶＤ処理中の大気への取出しが複数回必要となる。そのため、この方法では、太陽電池の製造が煩雑となる。
　また、この方法では、真性半導体材料膜１２３Ｚおよび第１導電型半導体材料膜１２５Ｚを除去した後であって、真性半導体材料膜１３３Ｚおよび第２導電型半導体材料膜１３５Ｚを形成する前に、太陽電池の高性能化のために、露出した半導体基板１１１の表面を洗浄する必要があり、太陽電池の製造が煩雑となる。
　また、従来、太陽電池における真性半導体層、第１導電型半導体層および第２導電型半導体層の形成方法として、メタルマスクを用いる方法がある（例えば、特許文献１参照）。
　図６Ａおよび図６Ｂは、従来のメタルマスクを用いる、真性半導体層、第１導電型半導体層および第２導電型半導体層の形成工程を示す図である。
　例えば、図６Ａに示すように、半導体基板２１１の裏面側にメタルマスク２９０を配置し、メタルマスク２９０の開口部に対応する半導体基板２１１の裏面上に真性半導体層２３３および第２導電型半導体層２３５を形成する。マスク２９０を除去した後、図５Ｂに示すように、半導体基板１１の裏面側にメタルマスク２９３を配置し、メタルマスク２９３の開口部に対応する半導体基板２１１の裏面上に真性半導体層２２３および第１導電型半導体層２２５を形成する。その後、メタルマスク２９３を除去する。
　このような従来のメタルマスクを用いる半導体層パターンの形成方法では、上述した従来のフォトリソグラフィ技術を用いる半導体層パターンの形成方法と比較して、太陽電池の製造の簡略化が可能となる。
　しかしながら、この方法でも、第２導電型半導体層形成工程と第１導電型半導体層形成工程とにおいてメタルマスクの配置および除去のプロセスは２回必要であり、これにより、プラズマＣＶＤ処理中の大気への取出しが複数回必要となる。そのため、この方法では、太陽電池の製造の簡略化が十分でない。
　更に、この方法では、第２導電型半導体層形成工程と第１導電型半導体層形成工程との各々の工程において、個々にメタルマスクを配置する必要があるため、メタルマスクの位置合わせを高精度に行うことが困難である。そのため、この方法では、フォトリソグラフィ技術を用いる半導体層パターンの形成方法と比較して、太陽電池の性能が低下すると推測される。
　また、従来、太陽電池における真性半導体層、第１導電型半導体層および第２導電型半導体層の形成方法として、イオン注入技術を用いた方法がある。
　図７Ａおよび図７Ｂは、従来のイオン注入技術を用いる、真性半導体層、第１導電型半導体層および第２導電型半導体層の形成工程を示す図である。
　例えば、図７Ａに示すように、半導体基板３１１の裏面の全部に真性半導体層３２３および第１導電型半導体材料膜３２５Ｚを形成し、図７Ｂに示すように、メタルマスク３９０を配置する。次に、メタルマスク３９０の開口部に対応する第１導電型半導体材料膜３２５Ｚに第２導電型のイオン注入を行うことにより、第１導電型半導体層３２５および第２導電型半導体層３３５を形成する。その後、メタルマスク３９０を除去する。
　このような従来のイオン注入技術を用いる半導体層パターンの形成方法では、第２導電型半導体層および第１導電型半導体層の形成において、メタルマスクの配置および除去のプロセスは１回だけでよい。そのため、この方法では、上述した従来のメタルマスクを用いる半導体層パターンの形成方法と比較して、太陽電池の製造の簡略化が可能である。
　更に、半導体パターンを、特に半導体パターンの間隔を、高精度に形成できる。そのため、この方法では、上述した従来のメタルマスクを用いる半導体層パターンの形成方法と比較して、太陽電池の高性能化が可能であると推測される。
　しかしながら、この方法では、第２導電型半導体層３３５のみにイオン注入を行うために、数ｎｍ程度の半導体層のイオン注入深度の制御が困難であり、メタルマスクを用いる半導体層パターンの形成方法と比較して、太陽電池の性能が低下すると推測される。
　これらの従来の問題点に対して、本実施形態の太陽電池の製造方法によれば、半導体層パターンのパターニングのためのマスク９０としてメタルマスクを用いるので、フォトリソグラフィ技術のようにレジストコート、露光、現像、レジスト剥離等のプロセスが不要であり、太陽電池１の製造を簡略化できる。
　また、本実施形態の太陽電池の製造方法によれば、第１導電型半導体層２５のパターニングと第２導電型半導体層３５のパターニングとにおいて同一のマスク９０を用いるので、マスク９０の配置および除去のプロセスは１回だけでよく、これにより、プラズマＣＶＤ処理中の大気への取出しはマスク９０の配置時の１回だけでよい。そのため、太陽電池１の製造を簡略化できる。
　更に、第１導電型半導体層２５のパターニングと第２導電型半導体層３５のパターニングとにおいて同一のマスク９０を用いることにより、第１導電型半導体層２５および第２導電型半導体層３５の半導体パターンを、特に半導体パターンの間隔を、高精度に形成できる。これにより、太陽電池１の高性能化が可能である。
　また、本実施形態の太陽電池の製造方法によれば、第１導電型半導体層２５のプラズマエッチングにおいて、真性半導体層２３の第２層２３ｂの膜厚方向の一部までしかエッチングしないので、半導体基板１１が露出しない。そのため、半導体基板１１を洗浄する必要がなく、太陽電池１の製造を簡略化できる。
　また、真性半導体層２３の第２層２３ｂのプラズマエッチングのレートが遅いので、真性半導体層２３の第２層２３ｂの膜厚方向の一部までのエッチングの制御が容易である。これにより、太陽電池１の製造を簡略化できる。
　更に、真性半導体層２３の第２層２３ｂの膜厚方向の一部までエッチングすることにより、第１導電型半導体材料膜２５Ｚが残ることがない。これにより、太陽電池１の高性能化が可能である。
　また、本実施形態の太陽電池の製造方法によれば、真性半導体層２３の第２層２３ｂが水素プラズマエッチングのストップ層として機能するので、エッチングの深度の制御が容易である。これにより、太陽電池１の高性能化が可能である。
　量産プロセスの場合、複数の基板に対して同時にドライプロセスの除去を用いると、半導体層の膜厚分布が生じると、太陽電池の性能が低下する可能性がある。
　この点に関し、本実施形態の太陽電池の製造方法によれば、半導体層の膜厚差がある複数の基板を同時に処理する場合であっても、または、１枚の基板内で半導体層の膜厚差がある場合であっても、真性半導体層２３の第２層２３ｂが水素プラズマエッチングのストップ層として機能する。
　また、本実施形態の太陽電池の製造方法によれば、マスク９０を繰り返し使用できる。例えば、第２導電型半導体層３５の形成工程において、マスク９０に第２導電型半導体材料が付着しても、次回の第１導電型半導体層２５の形成工程における水素プラズマエッチングにおいて、マスク９０に付着した第２導電型半導体材料を除去できるため、マスク９０の反りなどを緩和でき、マスク９０を繰り返し使用できる。
　以上説明したように、本実施形態の太陽電池の製造方法によれば、太陽電池の性能低下を抑制しつつ、太陽電池の製造の簡易化が可能である。その結果、製造コストを削減できる。
　また、本実施形態の太陽電池の製造方法によって製造された太陽電池１では、第１導電型半導体層２５と半導体基板１１とに挟まれる真性半導体層２３の厚みＴ１と、第２導電型半導体層３５と半導体基板１１とに挟まれる真性半導体層２３の厚みＴ２とは、Ｔ１＞Ｔ２の関係を満たす（例えば、図３Ａ～図３Ｃ参照）。また、この太陽電池１では、第２導電型半導体層３５の幅方向における中心付近での第２導電型半導体層３５の厚みＴ３は、幅方向における中心付近以外での第２導電型半導体層３５の厚みＴ４に比べて厚い（例えば、図３Ｂおよび図３Ｃ、図４Ｅおよび図４Ｆ参照）。
　ところで、上述した従来の太陽電池では、例えば図５Ｄに示すように、第１導電型半導体層１２５（および真性半導体層１２３）と第２導電型半導体層１３５（および真性半導体層１３３）との境界において、第１導電型半導体層１２５（および真性半導体層１２３）と第２導電型半導体層１３５（および真性半導体層１３３）とが重なり合うように、半導体層パターンを形成する必要があった。或いは、図１０に示すように、第１導電型半導体層１２５と第２導電型半導体層１３５との境界において、第１導電型半導体層１２５と第２導電型半導体層１３５とが重なり合うように、半導体層パターンを形成する必要があった。これは、製造誤差を考慮しても半導体層が形成されない領域が存在することがなく、キャリアの回収効率を高めるためである、すなわち太陽電池の性能を高めるためである。
　これに対して、本実施形態の太陽電池の製造方法によって製造された太陽電池１では、少なくとも一部の、第１導電型半導体層２５と第２導電型半導体層３５との境界において、第１導電型半導体層２５と第２導電型半導体層３５とが重なる領域が実質的に存在せず、かつ、第１導電型半導体層２５および第２導電型半導体層３５の一部または全部が接する。
（変形例）
　本実施形態では、メタルマスクを用いて、第１導電型半導体材料膜のエッチング、および、第２導電型半導体材料膜の形成を行った。
　本実施形態の変形例では、マスクとしてリフトオフ層（マスク層または犠牲層ともいう。）を用いて、第１導電型半導体材料膜のエッチング、および、第２導電型半導体材料膜の形成を行う。
　図８Ａ～図８Ｄは、本実施形態の変形例に係る太陽電池の製造方法を示す図である。
＜真性半導体層形成工程および第１導電型半導体層形成工程＞
　まず、図８Ａに示すように、上述同様に、半導体基板１１の裏面側の全面に真性半導体層２３を積層する。具体的には、半導体基板１１の裏面側の全面に、第１層２３ａとして例えば非晶質シリコン（ａ－Ｓｉ）を積層する。その後、第１層２３ａ上に、第２層２３ｂとして、第１層２３ａおよび第１導電型半導体層２５よりも、水素プラズマエッチング耐性が強い材料を積層する。換言すれば、水素プラズマエッチングのレートが遅い材料（例えば、高希釈水素化シリコンまたは酸化シリコン）を、第２層２３ｂとして、積層する。
　また、半導体基板１１の受光面側の全面に、真性半導体層１３を積層する。
　次に、上述同様に、真性半導体層２３上に、すなわち半導体基板１１の裏面側の全面に、第１導電型半導体材料膜２５Ｚを積層する（第１工程）。
　次に、第１導電型半導体材料膜２５Ｚ上に、リフトオフ層９５Ｚを形成する。リフトオフ層９５Ｚの材料は、金属のような無機材料であってもよいし、ドライフィルムのような有機材料であってもよい。リフトオフ層９５Ｚの材料は、シリコン系薄膜材料を含むと好ましい。
　次に、半導体基板１１の裏面側の一部において、リフトオフ層９５Ｚの一部を除去することにより、図８Ｂに示すように、開口部を有するリフトオフ層９５を形成する。リフトオフ層９５の形成方法としては、特に限定されないが、例えば、レジスト膜およびエッチング溶液を用いたウエットエッチングであってもよいし、ドライエッチングであってもよいし、エッチングペースト等を用いたパターン印刷であってもよい（第２工程）。
　次に、リフトオフ層９５の開口部に対応する第１導電型半導体材料膜２５Ｚを、すなわちリフトオフ層９５の開口部から露出する第１導電型半導体材料膜２５Ｚを、水素プラズマエッチングにより除去し、第１導電型半導体層２５を形成する。（第３工程）。
　このとき、リフトオフ層９５の開口部に対応する真性半導体層２３の第２層２３ｂの膜厚方向の一部（上層）を除去するように、水素プラズマエッチングが制御される。
　なお、真性半導体層２３の第２層２３ｂの水素プラズマエッチングのレートは遅いため、第２層２３ｂの第１導電型半導体材料膜２５Ｚ側との界面近傍の一部は除去されるものの、真性半導体層２３の第２層２３ｂの他部および第１層２３ａは残る。
　そのため、上述したように（図３Ａ～図３Ｃ）、真性半導体層２３における第２導電型半導体層３５と半導体基板１１とに挟まれる部分の厚さＴ２は、真性半導体層２３における第１導電型半導体層２５と半導体基板１１とに挟まれる部分の厚さＴ１よりも薄くなる。すなわち、第１導電型半導体層２５と半導体基板１１とに挟まれる真性半導体層２３の厚さＴ１と、第２導電型半導体層３５と半導体基板１１とに挟まれる真性半導体層２３の厚さＴ２とは、Ｔ１＞Ｔ２の関係を満たす。
＜第２導電型半導体層形成工程＞
　次に、図８Ｃに示すように、半導体基板１１の裏面側の全面に、すなわち、リフトオフ層９５の表面および開口部側面、並びにリフトオフ層９５の開口部に対応する真性半導体層２３の第２層２３ｂを覆うように、第２導電型半導体材料膜３５Ｚを積層する（第４工程）。
　なお、リフトオフ層９５の開口部におけるリフトオフ層９５近傍およびリフトオフ層９５の開口部側面でも、上述同様に（図４Ｅ）、リフトオフ層９５の開口部の中央付近に比べてガスが入り難いことがある。そのため、上述したように（図３Ｂ）、第２導電型半導体層３５の幅方向における側部の厚さＴ４は、第２導電型半導体層３５の幅方向における中心付近の厚さＴ３よりも薄くなることがある。すなわち、幅方向における中心付近での第２導電型半導体層３５の厚さＴ３は、幅方向における中心付近以外での第２導電型半導体層３５の厚さＴ４に比べて厚くなることがある。
　また、真性半導体層２３をプラズマエッチングによりエッチングする際、リフトオフ層９５の開口部のみならず、リフトオフ層９５の直下領域の一部をもエッチングすることがある。そのため、上述したように（図３Ｃ）、第２導電型半導体層３５の幅方向における側部の厚さＴ４は、第２導電型半導体層３５の幅方向における中心付近の厚さＴ３よりも薄くなることがある。すなわち、幅方向における中心付近での第２導電型半導体層３５の厚さＴ３は、幅方向における中心付近以外での第２導電型半導体層３５の厚さＴ４に比べて厚くなることがある。
　次に、図８Ｄに示すように、リフトオフ層９５を除去することにより、その上に積み重なる第２導電型半導体材料膜３５Ｚをも除去し、第２導電型半導体層３５を形成する（第５工程）。リフトオフ層９５の除去方法としては、特に限定されないが、例えば、レジスト膜およびエッチング溶液を用いたウエットエッチングであってもよいし、ドライエッチングであってもよい。
　その後、第１導電型半導体層２５および第２導電型半導体層３５の表面をリンスし、上述した電極形成工程が行われ、上述した実施形態の裏面電極型の太陽電池１と同様の太陽電池１が完成する。
　図９Ａ～図９Ｄは、従来のリフトオフ技術を用いる、真性半導体層、第１導電型半導体層および第２導電型半導体層の形成工程を示す図である。
　まず、図９Ａに示すように、半導体基板４１１の裏面側に、真性半導体材料膜（ａ－Ｓｉ）４２３Ｚおよび第１導電型半導体材料膜４２５Ｚを形成する。次に、第１導電型半導体材料膜４２５Ｚ上にリフトオフ層４９５Ｚを形成する。
　次に、半導体基板４１１の裏面側の一部において、リフトオフ層４９５Ｚ、第１導電型半導体材料膜４２５Ｚおよび真性半導体材料膜４２３Ｚを除去することにより、図９Ｂに示すように、真性半導体層４２３および第１導電型半導体層４２５の非形成領域を生じさせる。これにより、半導体基板４１１の裏面側の一部以外の他部において、真性半導体層４２３および第１導電型半導体層４２５が形成される。真性半導体層４２３および第１導電型半導体層４２５上には、リフトオフ層４９５が残ったままとなる。
　次に、図９Ｃに示すように、リフトオフ層４９５および非形成領域上に、真性半導体材料膜（ａ－Ｓｉ）４３３Ｚおよび第２導電型半導体材料膜４３５Ｚを形成する。
　次に、図９Ｄに示すように、リフトオフ層４９５を除去することにより、その上に積み重なる真性半導体材料膜４３３Ｚおよび第２導電型半導体材料膜４３５Ｚを除去し、真性半導体層４３３および第２導電型半導体層４３５を形成する。
　このような従来のリフトオフ技術を用いる半導体層パターンの形成方法では、第１導電型半導体層４２５と第２導電型半導体層４３５との境界において、第１導電型半導体層４２５と第２導電型半導体層４３５とが重なる領域が実質的に存在しない。
　しかしながら、この方法では、第１導電型半導体層４２５と第２導電型半導体層４３５との間に真性半導体層４３３が残り、第１導電型半導体層４２５および第２導電型半導体層４３５によるキャリア回収効率が低下する。
　これに対して、本変形例の太陽電池の製造方法によって製造された太陽電池１では、第１導電型半導体層２５と第２導電型半導体層３５との境界において、第１導電型半導体層２５と第２導電型半導体層３５とが重なる領域が実質的に存在せず、かつ、第１導電型半導体層２５および第２導電型半導体層３５の一部または全部が接する。これにより、第１導電型半導体層および第２導電型半導体層によるキャリア回収効率の低下が抑制される。
　以上、本発明の実施形態について説明したが、本発明は上述した実施形態に限定されることなく種々の変形が可能である。例えば、上述した実施形態では、図３Ａに示すようにヘテロ接合型の太陽電池およびその製造方法を例示したが、本発明の特徴の第１導電型半導体層および第２導電型半導体層の形成方法は、ヘテロ接合型の太陽電池に限らず、ホモ接合型の太陽電池等の種々の太陽電池およびその製造方法に適用される。
　以下、実施例に基づいて本発明を具体的に説明するが、本発明は以下の実施例に限定されるものではない。
（実施例１）
　以下のとおり、図２および図３Ａに示す太陽電池１を、図４Ａ～図４Ｄに示す工程に従って作製した。
＜半導体基板＞
　まず、半導体基板１１として、厚さ２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の両面に異方性エッチングを行うことにより、両面にピラミッド型のテクスチャ構造が形成された半導体基板１１を得た。
＜真性半導体層形成＞
　半導体基板１１をＣＶＤ装置へ導入し、半導体基板１１の受光面側に真性半導体層１３として非晶質シリコン（アモルファスシリコン：ａ－Ｓｉ）を８ｎｍの膜厚で製膜した。また、半導体基板１１の裏面側に真性半導体層２３の第１層２３ａとして非晶質シリコンを製膜し、その後、第１層２３ａ上に、真性半導体層２３の第２層２３ｂとして高希釈水素化シリコンを製膜した。真性半導体層２３の膜厚は８ｎｍとした。
　非晶質シリコンの製膜条件は、基板温度１５０℃、圧力１２０Ｐａ、ＳｉＨ４／Ｈ２流量比３／１０、パワー密度０．０１１Ｗ／ｃｍ２であった。
　高希釈水素化シリコンの製膜条件は、圧力１００Ｐａ、ＳｉＨ４／Ｈ２流量比１／５００、パワー密度０．５Ｗ／ｃｍ２であった。
＜第１導電型半導体層形成＞
　ＣＶＤ装置において、半導体基板１１の裏面側の真性半導体層２３上に、第１導電型半導体材料膜２５Ｚとして、ｐ型水素化非晶質シリコンを１０ｎｍの膜厚で製膜した。ｐ型水素化非晶質シリコンの製膜条件は、基板温度１５０℃、圧力６０Ｐａ、ＳｉＨ４／Ｂ２Ｈ６流量比１／３、パワー密度０．０１Ｗ／ｃｍ２であった。なお、Ｂ２Ｈ６ガス流量は、Ｂ２Ｈ６がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　次に、半導体基板１１の裏面側の第１導電型半導体材料膜２５Ｚ上にマスク９０を配置した。
　次に、マスク９０の開口部に対応する第１導電型半導体材料膜２５Ｚを、水素プラズマエッチングにより除去し、第１導電型半導体層２５を形成した。水素プラズマエッチングの条件は、基板温度１５０℃、圧力１００Ｐａ、ＳｉＨ４／Ｈ２流量比１／１０００、パワー密度が０．１Ｗ／ｃｍ２であった。
＜第２導電型半導体層形成＞
　ＣＶＤ装置において、マスク９０をそのまま用いて、マスク９０の開口部に対応する真性半導体層２３の第２層２３ｂ上に、第２導電型半導体層３５として、ｎ型水素化非晶質シリコンを１０ｎｍの膜厚で製膜した。ｎ型水素化非晶質シリコンの製膜条件は、基板温度１５０℃または１８０℃、圧力６０Ｐａ、ＳｉＨ４／ＰＨ３流量比１／２、パワー密度０．０１Ｗ／ｃｍ２であった。なお、ＰＨ３ガス流量は、ＰＨ３がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
＜電極層形成＞
　マグネトロンスパッタリング装置を用いて、半導体基板１１の裏面側の第１導電型半導体層２５および第２導電型半導体層３５上に、透明電極材料膜として透明導電性酸化物を１００ｎｍの膜厚で製膜した。透明導電性酸化物の製膜では、酸化スズを１０重量％含有した酸化インジウム（ＩＴＯ）をターゲットとして使用し、装置のチャンバー内に、アルゴンと酸素との混合ガスを導入させて、そのチャンバー内の圧力を０．６Ｐａとなるように設定した。なお、アルゴンと酸素との混合比率は、抵抗率が最も低くなる条件（いわゆる、ボトム条件）とした。また、透明導電性酸化物の製膜では、直流電源を用いて、０．４Ｗ／ｃｍ２の電力密度で、製膜を行った。
　次に、フォトリソグラフィ法により、第１導電型半導体層２５および第２導電型半導体層３５上の透明導電材料膜のみが残るようにエッチングを行い、透明電極層２８および透明電極層３８を形成した。このように、透明電極層２８と透明電極層３８とが離間することにより、これらの透明電極層の間での導通が防止される。
　次に、透明電極層２８および透明電極層３８上に、Ａｇペースト（藤倉化成製　ドータイトＦＡ－３３３）をスクリーン印刷により塗布して、１５０℃のオーブンで６０分間、加熱処理して、金属電極層２９および金属電極層３９を形成した。透明電極層２８と金属電極層２９が第１電極層２７を構成し、透明電極層３８と金属電極層３９とが第２電極層３７を構成する。
（実施例２）
　真性半導体層２３の第２層２３ｂの材料として、高希釈水素化シリコンに代えて水素化酸化シリコンを用いた点を除いて、実施例１と同様にして太陽電池１を作製した。
（実施例３）
　真性半導体層２３として非晶質シリコンを膜厚８ｎｍの１層で製膜した点を除いて、実施例１と同様にして太陽電池１を作製した。
　以上のように作製した実施例１～３の太陽電池の性能特性として、開放電圧Ｖｏｃ、短絡電流Ｉｓｃ、曲線因子ＦＦ、および変換効率Ｅｆｆをシミュレーションした。このシミュレーションでは、ソーラーシミュレータを用い、ＡＭ（エアマス）１．５の基準太陽光を、１００ｍＷ／ｃｍ２の光量で照射した。
　その結果を表１に示す。表１では、実施例１のＶｏｃ、Ｉｓｃ、ＦＦ、Ｅｆｆの結果を１．００とした場合の相対比率で実施例２および３の結果を示した。
　また、それぞれの薄膜のエッチングレートの相対値（真性半導体の水素化非晶質シリコンを１としている）を表２に記している。薄膜は、ポリッシュシリコン基板上に製膜され、例えば分光エリプソメトリー法により膜厚を測定することによって得られた。
Figure JPOXMLDOC01-appb-T000001
Figure JPOXMLDOC01-appb-T000002
　表２によれば、真性導体層の材料である、非晶質シリコン、高希釈水素化シリコン、および水素化酸化シリコンは、第１導電型半導体よりエッチングレートが遅い。表１によれば、真性半導体層２３が非晶質シリコンの１層である実施例３と比較して、真性半導体層２３が非晶質シリコン／高希釈水素化シリコンの２層である実施例１、および、真性半導体層２３が非晶質シリコン／高希釈水素化酸化シリコンの２層である実施例２の性能が高いことがわかった。
　これは、プラズマエッチングにおいて均一性が劣っていても、高希釈水素化シリコン層または水素化酸化シリコンを用いることでエッチングが緩やかになるため、部分的にパッシベーション層が失われることを防ぐことができたためと考えられる。
　１　太陽電池
　２　配線部材
　３　受光面保護部材
　４　裏面保護部材
　５　封止材
　７　第１導電型領域
　７ｂ，８ｂ　バスバー部
　７ｆ，８ｆ　フィンガー部
　８　第２導電型領域
　１１，１１１，２１１，３１１，４１１　半導体基板
　１３，２３，３３，１１３，１２３，１３３，２１３，２２３，２３３，３１３，３２３，３３３，４１３，４２３，４３３　真性半導体層
　２３ａ　第１層
　２３ｂ　第２層
　１５　反射防止層
　２５，１２５，２２５，３２５，４２５　第１導電型半導体層
　２７　第１電極層
　２８，３８　透明電極層
　２９，３９　金属電極層
　３５，１３５，２３５，３３５，４３５　第２導電型半導体層
　３７　第２電極層
　９０，９５，１９０，１９３，２９０，２９３，３９０，４９５　マスク
　１００　太陽電池モジュール
 

Claims (16)

  1. 　２つの主面を有する半導体基板と、前記半導体基板の一方の主面に配置された真性半導体層と、前記半導体基板の前記一方の主面に前記真性半導体層を介して配置された第１導電型半導体層および第２導電型半導体層と、前記第１導電型半導体層に対応する第１電極層および前記第２導電型半導体層に対応する第２電極層とを備える裏面電極型の太陽電池の製造方法であって、
    　前記半導体基板の前記一方の主面側において前記真性半導体層上に第１導電型半導体材料膜を形成した後、マスクを用いて、前記マスクの開口部に対応する前記第１導電型半導体材料膜および前記真性半導体層の膜厚方向の一部を、プラズマエッチングにより除去することにより、前記第１導電型半導体層を形成する第１導電型半導体層形成工程と、
    　前記半導体基板の前記一方の主面側において前記マスクの開口部に対応する前記真性半導体層上に前記第２導電型半導体層を形成する第２導電型半導体層形成工程と、
    を含む、太陽電池の製造方法。
  2. 　前記真性半導体層の膜厚方向の一部であって、前記真性半導体層の前記第１導電型半導体層と対向する面側の前記一部は、前記プラズマエッチングに対して耐性を有する材料を含む、請求項１に記載の太陽電池の製造方法。
  3. 　前記真性半導体層の前記一部は、前記真性半導体層の前記一部以外の他部よりも、前記プラズマエッチングのレートが遅い材料を含む、請求項２に記載の太陽電池の製造方法。
  4. 　前記真性半導体層の前記一部は、前記第１導電型半導体層よりも、前記プラズマエッチングのレートが遅い材料を含む、請求項２または３に記載の太陽電池の製造方法。
  5. 　前記プラズマエッチングは、水素を導入しながらプラズマ放電を行う水素プラズマエッチングである、請求項１～４のいずれか１項に記載の太陽電池の製造方法。
  6. 　前記真性半導体層の膜厚方向の一部であって、前記真性半導体層の前記第１導電型半導体層と対向する面側の前記一部は、高希釈水素化シリコン、酸化シリコン、窒化シリコン、炭化シリコン、または、これらの化合物を含む、請求項５に記載の太陽電池の製造方法。
  7. 　前記マスクは、メタルマスク、または、リフトオフ法のための有機製マスクまたは無機製マスクである、請求項１～６のいずれか１項に記載の太陽電池の製造方法。
  8. 　前記マスクの外形は、前記半導体基板の外形よりも大きく、
    　前記第１導電型半導体層形成工程および前記第２導電型半導体層形成工程では、前記半導体基板の縁は前記マスクで覆われる、
    請求項１～７のいずれか１項に記載の太陽電池の製造方法。
  9. 　前記第２導電型半導体層形成工程では、前記マスクの開口部に対応する前記真性半導体層上に、前記プラズマエッチングにより除去された分だけ真性半導体層を形成した後、前記第２導電型半導体層を形成する、請求項１～８のいずれか１項に記載の太陽電池の製造方法。
  10. 　前記半導体基板はｎ型半導体基板であり、
    　前記第１導電型半導体層はｎ型半導体層であり、
    　前記第２導電型半導体層はｐ型半導体層である、
    請求項１～９のいずれか１項に記載の太陽電池の製造方法。
  11. 　２つの主面を有する半導体基板と、前記半導体基板の一方の主面に配置された真性半導体層と、前記半導体基板の前記一方の主面に前記真性半導体層を介して配置された第１導電型半導体層および第２導電型半導体層と、前記第１導電型半導体層に対応する第１電極層および前記第２導電型半導体層に対応する第２電極層とを備える裏面電極型の太陽電池であって、
    　前記第１導電型半導体層と前記半導体基板とに挟まれる前記真性半導体層の厚みＴ１と、前記第２導電型半導体層と前記半導体基板とに挟まれる前記真性半導体層の厚みＴ２とでは、Ｔ１＞Ｔ２の関係を満たす、
    太陽電池。
  12. 　前記第２導電型半導体層の幅方向における中心付近での前記第２導電型半導体層の厚みは、前記幅方向における中心付近以外での前記第２導電型半導体層の厚みに比べて厚い、請求項１１に記載の太陽電池。
  13. 　前記真性半導体層の膜厚方向の一部であって、前記真性半導体層の前記第１導電型半導体層と対向する面側の前記一部は、前記第１導電型半導体層を形成するためのプラズマエッチングに対して耐性を有する材料を含む、請求項１１または１２に記載の太陽電池。
  14. 　前記真性半導体層の前記一部は、前記真性半導体層の前記一部以外の他部よりも、前記プラズマエッチングのレートが遅い材料を含む、請求項１３に記載の太陽電池。
  15. 　前記真性半導体層の前記一部は、前記第１導電型半導体層よりも、前記プラズマエッチングのレートが遅い材料を含む、請求項１３または１４に記載の太陽電池。
  16. 　前記プラズマエッチングは、水素を導入しながらプラズマ放電を行う水素プラズマエッチングであり、
    　前記真性半導体層の前記一部は、高希釈水素化シリコン、酸化シリコン、窒化シリコン、炭化シリコン、または、これらの化合物を含む、請求項１３～１５のいずれか１項に記載の太陽電池。
     
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