WO2020105265A1 - 太陽電池の製造方法 - Google Patents

太陽電池の製造方法

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WO2020105265A1
WO2020105265A1 PCT/JP2019/036765 JP2019036765W WO2020105265A1 WO 2020105265 A1 WO2020105265 A1 WO 2020105265A1 JP 2019036765 W JP2019036765 W JP 2019036765W WO 2020105265 A1 WO2020105265 A1 WO 2020105265A1
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semiconductor layer
lift
etching
type semiconductor
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崇 口山
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株式会社カネカ
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    • Y02P70/50—Manufacturing or production processes characterised by the final manufactured product

Definitions

  • the present invention relates to a method for manufacturing a solar cell.
  • General solar cells are double-sided electrode type with electrodes arranged on both sides (light receiving surface / back surface) of a semiconductor substrate. Recently, a back contact (back surface electrode) solar cell in which an electrode is arranged only on the back surface has been developed as a solar cell that does not have a shielding loss due to an electrode.
  • Back contact type solar cells require highly precise formation of semiconductor layer patterns such as p-type semiconductor layers and n-type semiconductor layers on the back surface, making the manufacturing method more complicated than double-sided electrode type solar cells.
  • a technique for simplifying the manufacturing method there is a technique for forming a semiconductor layer pattern by a lift-off method, as shown in Patent Document 1. That is, a patterning technique for forming a semiconductor layer pattern by removing the lift-off layer and removing the semiconductor layer formed on the lift-off layer is being developed.
  • the solvent used for the etching or lift-off layer may limit the design of the layer structure or structure. For example, it is the film forming order of the p-type semiconductor layer and the n-type semiconductor layer, or the film thickness or width of each semiconductor layer.
  • the present invention aims to provide a method of manufacturing a solar cell capable of efficiently manufacturing a back contact solar cell having higher performance than conventional ones.
  • One aspect of the present invention is a first semiconductor layer forming step of forming a first conductive type first semiconductor layer on a first main surface side of a semiconductor substrate, and a lift-off method of stacking a lift-off layer on the first semiconductor layer.
  • a lift-off step of removing the second semiconductor layer covering the layer, and in the patterning step, an etching area of the first semiconductor layer when viewed from the first main surface side in a direction perpendicular to the surface of the semiconductor substrate is The first semiconductor layer and the lift-off layer are removed by using two or more kinds of etching solutions so that the lift-off layer has an etching area equal to or less than that of the lift-off layer. It is a method of manufacturing a battery.
  • etching solution used here includes not only its nature and form, but also its concentration. That is, “two or more types of etching solutions” refer to two or more types of etching solutions having different properties, morphologies, and / or concentrations.
  • One aspect of the present invention includes a first conductive type first semiconductor layer, a second conductive type second semiconductor layer, a first electrode layer, and a second electrode layer on the first major surface side of a semiconductor substrate.
  • a method for manufacturing a solar cell wherein the first semiconductor layer is interposed between the semiconductor substrate and the first electrode layer, and the second semiconductor layer is interposed between the semiconductor substrate and the second electrode layer.
  • the method of manufacturing a solar cell includes a patterning step of removing a part of each of the first semiconductor layer and the lift-off layer, and the lift-off layer contains a metal as a main component.
  • One aspect of the present invention is a step of forming a first semiconductor layer of a first conductivity type on one main surface of two main surfaces of a semiconductor substrate that face each other, and on the first semiconductor layer, Stacking a lift-off layer containing a metal as a main component, selectively removing the first semiconductor layer and the lift-off layer by etching, and the one main surface including the first semiconductor layer and the lift-off layer.
  • the method further includes the steps of forming a second semiconductor layer of the second conductivity type and removing the lift-off layer to remove the second semiconductor layer covering the lift-off layer.
  • the step of selectively removing the first semiconductor layer and the lift-off layer when the etching area of the first semiconductor layer is the lift-off when viewed from the one main surface side in the direction perpendicular to the surface of the semiconductor substrate. It is a method for manufacturing a solar cell, wherein the first semiconductor layer and the lift-off layer are removed by wet etching using two or more different etching solutions so that the etching area is less than or equal to the etching area of the layer.
  • FIG. 3 is a partial schematic cross-sectional view showing a state after a crystal substrate preparing step, which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 2 is a partial schematic cross-sectional view showing a state after a front side semiconductor layer forming step which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 2 is a partial schematic cross-sectional view showing a state after a lift-off layer laminating step, which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 2 is a partial schematic cross-sectional view showing a state after a lift-off layer removing step, which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 3 is a partial schematic cross-sectional view showing a state after a first semiconductor layer removing step which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 2 is a partial schematic cross-sectional view showing a state after an n-side semiconductor layer forming step which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 3 is a partial schematic cross-sectional view showing a state after a lift-off step which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 3 is a partial schematic cross-sectional view showing a state after an electrode layer forming step which is one step of the method for manufacturing the solar cell in FIG. 1.
  • FIG. 9 is a plan view of the state at the end of the process of FIG. 8 viewed from the back main surface side in the direction perpendicular to the surface of the crystal substrate.
  • FIG. 13C is a sectional perspective view schematically showing a state after the lift-off step.
  • the texture structure is omitted in each drawing. It is explanatory drawing in case the lift-off layer was not removed in a 1st semiconductor layer removal process, (a) is sectional drawing which showed the state after a 1st semiconductor layer removal process typically, (b) is n.
  • the solar cell 10 uses a crystal substrate 11 made of silicon (Si) as shown in FIG.
  • Crystal substrate 11 has two main surfaces 11S (11SU, 11SB) facing each other.
  • the principal surface on which light is incident is referred to as the front principal surface 11SU
  • the principal surface on the opposite side is referred to as the back principal surface 11SB.
  • the front side main surface 11SU is a light receiving side because it is a side that more positively receives light than the back side main surface 11SB, and the side that does not positively receive light is a non-light receiving side.
  • the solar cell 10 is a so-called heterojunction crystalline silicon solar cell, and as shown in FIG. 1, a back contact type (rear surface) in which an electrode layer 15 (first electrode layer 15p, second electrode layer 15n) is arranged on a back main surface 11SB. Electrode type) solar cell.
  • the solar cell 10 includes a crystal substrate 11, an intrinsic semiconductor layer 12, a conductive semiconductor layer 13 (p-type semiconductor layer 13p, n-type semiconductor layer 13n), a low reflection layer 14, and an electrode layer 15 (transparent electrode layer 17, metal electrode). Layer 18).
  • first conductivity type first conductivity type
  • second conductivity type second conductivity type
  • the intrinsic semiconductor layer 12U and the low reflection layer 14 are laminated in this order on the front-side main surface 11SU (second main surface) of the crystal substrate 11 (semiconductor substrate).
  • the intrinsic semiconductor layer 12p, the p-type semiconductor layer 13p, and the first electrode layer 15p are laminated in this order on a part of the back-side main surface 11SB (first main surface) of the crystal substrate 11.
  • the intrinsic semiconductor layer 12n, the n-type semiconductor layer 13n, and the second electrode layer 15n are stacked in this order on the other part of the back main surface 11SB of the crystal substrate 11.
  • a part of the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n overlaps a part of the p-type semiconductor layer 13p, and the p-type semiconductor layer 13p and the n-type semiconductor layer 13p are overlapped at the overlap part.
  • the intrinsic semiconductor layer 12n is interposed between the semiconductor layers 13n.
  • the crystal substrate 11 may be a semiconductor substrate made of single crystal silicon or a semiconductor substrate made of polycrystalline silicon.
  • a single crystal silicon substrate will be described as an example.
  • the conductivity type of the crystal substrate 11 may be an n-type single crystal silicon substrate in which impurities (for example, phosphorus (P) atoms) that introduce electrons into silicon atoms are introduced. Further, the conductivity type of the crystal substrate 11 may be a p-type single crystal silicon substrate in which an impurity (for example, boron (B) atom) that introduces holes into the silicon atom is introduced.
  • impurities for example, phosphorus (P) atoms
  • B boron
  • the crystal substrate 11 has a texture structure TX (first texture structure) composed of peaks (convex) and valleys (concave) on the surfaces of the two main surfaces 11S from the viewpoint of confining the received light. You may have.
  • the texture structure TX (uneven surface) is formed by, for example, anisotropic etching that applies the difference between the etching rate of the crystal substrate 11 having a (100) plane orientation and the etching rate of a (111) plane orientation. It is formed.
  • the thickness of the crystal substrate 11 may be 250 ⁇ m or less.
  • the measurement direction when measuring the thickness is a direction perpendicular to the average plane of the crystal substrate 11 (the average plane means the plane of the entire substrate that does not depend on the texture structure TX).
  • this vertical direction that is, the direction in which the thickness is measured will be referred to as the perpendicular direction.
  • the size of the unevenness in the texture structure TX can be defined by the number of vertices, for example.
  • the number of vertices is preferably in the range of 50,000 pieces / mm 2 or more and 100,000 pieces / mm 2 or less, and particularly preferably 70,000 pieces / mm 2 or more, from the viewpoint of the light-trapping performance and the productivity. It is preferably 85,000 pieces / mm 2 or less.
  • the thickness of the crystal substrate 11 is 250 ⁇ m or less, the amount of silicon used can be reduced, so that the silicon substrate can be easily secured and the cost can be reduced.
  • the back contact structure in which holes and electrons generated by photoexcitation in the silicon substrate are collected only on the back surface side is preferable from the viewpoint of the free path of each exciton.
  • the thickness of the crystal substrate 11 is preferably 50 ⁇ m or more, more preferably 70 ⁇ m or more.
  • the thickness of the crystal substrate 11 is represented by the distance between the straight lines connecting the apexes of the protrusions in the concave-convex structure on the light receiving side and the back surface side. To be done.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) covers both main surfaces 11S (11SU, 11SB) of the crystal substrate 11 to perform surface passivation while suppressing diffusion of impurities into the crystal substrate 11.
  • intrinsic (i-type) is not limited to complete intrinsicity that does not include conductive impurities, but “weakness” that includes a trace amount of n-type impurities or p-type impurities within a range in which a silicon-based layer can function as an intrinsic layer. Also included are substantially intrinsic layers of "n-type” or "weak p-type".
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) is not essential and may be appropriately formed as needed.
  • the material of the intrinsic semiconductor layer 12 is not particularly limited, but may be an amorphous silicon thin film or a hydrogenated amorphous silicon thin film (a-Si: H thin film) containing silicon and hydrogen. Good.
  • amorphous used herein means a structure having no long-range order. That is, not only completely disordered but also those having a short period of order are included.
  • the thickness of the intrinsic semiconductor layer 12 is not particularly limited, but may be 2 nm or more and 20 nm or less. This is because when the thickness is 2 nm or more, the effect as the passivation layer is enhanced, and when the thickness is 20 nm or less, the deterioration of the conversion characteristics caused by the high resistance can be suppressed.
  • the method for forming the intrinsic semiconductor layer 12 is not particularly limited, but a plasma enhanced chemical vapor deposition (PCVD) method is used. According to this method, it is possible to effectively passivate the substrate surface while suppressing the diffusion of impurities into the single crystal silicon. Further, in the case of the plasma CVD method, by changing the hydrogen concentration in the intrinsic semiconductor layer 12 in the thickness direction, it is possible to form an energy gap profile effective in collecting carriers.
  • PCVD plasma enhanced chemical vapor deposition
  • the conditions for forming a thin film by the plasma CVD method are, for example, a substrate temperature of 100 ° C. or more and 300 ° C. or less, a pressure of 20 Pa or more and 2600 Pa or less, and a high frequency power density of 0.003 W / cm 2 or more and 0.5 W / It may be cm 2 or less.
  • the source gas used for forming the thin film is a silicon-containing gas such as monosilane (SiH 4 ) and disilane (Si 2 H 6 ), or those gases and hydrogen (H 2 ) And mixed gas may be sufficient.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ) or monogermane (GeH 4 ) is added to the above gas to obtain silicon carbide (SiC), silicon nitride (SiN X ) Or a silicon compound such as silicon germanium (SiGe) may be formed to appropriately change the energy gap of the thin film.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ) or monogermane (GeH 4 ) is added to the above gas to obtain silicon carbide (SiC), silicon nitride (SiN X ) Or a silicon compound such as silicon germanium (SiGe) may be formed to appropriately change the energy gap of the thin film.
  • Examples of the conductive semiconductor layer 13 include a p-type semiconductor layer 13p and an n-type semiconductor layer 13n. As shown in FIG. 1, the p-type semiconductor layer 13p is formed on a part of the back main surface 11SB of the crystal substrate 11 via the intrinsic semiconductor layer 12p. N-type semiconductor layer 13n is formed on another part of backside main surface 11SB of crystal substrate 11 with intrinsic semiconductor layer 12n interposed. That is, the intrinsic semiconductor layer 12 (12p ⁇ 12n) is provided between the p-type semiconductor layer 13p and the crystal substrate 11 and between the n-type semiconductor layer 13n and the crystal substrate 11 as an intermediate layer that plays a role of passivation. Intervene.
  • each of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n is not particularly limited, but may be 2 nm or more and 20 nm or less. This is because when the thickness is 2 nm or more, the effect as the passivation layer is enhanced, and when the thickness is 20 nm or less, the deterioration of the conversion characteristics caused by the high resistance can be suppressed.
  • the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are arranged on the back side of the crystal substrate 11 so as to be electrically separated via the intrinsic semiconductor layer 12.
  • the width of the conductive semiconductor layer 13 may be 50 ⁇ m or more and 3000 ⁇ m or less, and may be 80 ⁇ m or more and 500 ⁇ m or less.
  • the widths of the semiconductor layers 12 and 13 and the widths of the electrode layers 17 and 18 are the lengths of a part of each patterned layer unless otherwise specified. It means the length in the direction orthogonal to the extending direction.
  • a part of the intrinsic semiconductor layer 12n and a part of the n-type semiconductor layer 13n are formed on the p-type semiconductor layer 13p.
  • the portions of the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n formed on the p-type semiconductor layer 13p are formed such that the edges in the width direction are substantially flush with each other.
  • the width of the p-type semiconductor layer 13p may be narrower than that of the n-type semiconductor layer 13n.
  • the width of the p-type semiconductor layer 13p may be 0.5 times or more and 0.9 times or less, and 0.6 times or more and 0.8 times or less than the width of the n-type semiconductor layer 13n. Good.
  • the p-type semiconductor layer 13p is a silicon layer to which a p-type dopant (boron or the like) is added, and may be formed of amorphous silicon from the viewpoint of suppressing diffusion of impurities or suppressing series resistance.
  • the n-type semiconductor layer 13n is a silicon layer to which an n-type dopant (phosphorus or the like) is added, and may be formed of an amorphous silicon layer like the p-type semiconductor layer 13p.
  • a silicon-containing gas such as monosilane (SiH 4 ) or disilane (Si 2 H 6 ) or a mixed gas of a silicon-based gas and hydrogen (H 2 ) may be used.
  • diborane (B 2 H 6 ) or the like is used for forming the p-type semiconductor layer 13p
  • phosphine (PH 3 ) or the like is used for forming the n-type semiconductor layer.
  • a mixed gas obtained by diluting the dopant gas with the raw material gas may be used.
  • a different kind of methane (CH 4 ), carbon dioxide (CO 2 ), ammonia (NH 3 ) or monogermane (GeH 4 ) is used.
  • the p-type semiconductor layer 13p or the n-type semiconductor layer 13n may be alloyed by adding a gas containing the element.
  • the p-type semiconductor layer 13p and the n-type semiconductor layer 13n each have a comb shape when the crystal substrate 11 is viewed from the back main surface 11SB side. That is, the p-type semiconductor layer 13p and the n-type semiconductor layer 13n have a bus bar base 30 (30p, 30n) (base comb back) extending in a predetermined direction when the crystal substrate 11 is viewed from the back main surface 11SB side.
  • the plurality of finger base portions 31 (31p, 31n) (base comb tooth portions) extending from the busbar base portion 30 in a direction intersecting with the extending direction of the busbar base portion 30 are provided.
  • the n-type semiconductor layer 13n covers a part of the p-type semiconductor layer 13p and overlaps a part of the p-type semiconductor layer 13p when the crystal substrate 11 is viewed from the back main surface 11SB side.
  • the low reflection layer 14 is a layer that suppresses reflection of light received by the solar cell 10.
  • the material of the low reflective layer 14 is not particularly limited as long as it is a light transmissive material that transmits light, and examples thereof include silicon oxide (SiO x ), silicon nitride (SiN x ), zinc oxide (ZnO), and oxide. Titanium (TiO X ) may be mentioned.
  • a resin material in which nanoparticles of oxide such as zinc oxide or titanium oxide are dispersed may be applied.
  • the electrode layer 15 is formed so as to cover the p-type semiconductor layer 13p or the n-type semiconductor layer 13n, and is electrically connected to each conductivity type semiconductor layer 13. Thereby, the electrode layer 15 functions as a transport layer that guides carriers generated in the p-type semiconductor layer 13p or the n-type semiconductor layer 13n.
  • the electrode layers 15p and 15n corresponding to the respective semiconductor layers 13p and 13n are arranged apart from each other to prevent a short circuit between the p-type semiconductor layer 13p and the n-type semiconductor layer 13n.
  • the electrode layer 15 may be formed of only a metal having high conductivity. From the viewpoint of electrical connection with the p-type semiconductor layer 13p and the n-type semiconductor layer 13n, or from the viewpoint of suppressing diffusion of atoms into both semiconductor layers 13p and 13n of a metal that is an electrode material, the solar cell 10 Is a transparent electrode layer 17 made of a transparent conductive oxide between the metal electrode layer 18 and the p-type semiconductor layer 13p and between the metal electrode layer 18 and the n-type semiconductor layer 13n. It may be provided. In this embodiment, the electrode layer 15 formed of a transparent conductive oxide is referred to as a transparent electrode layer 17, and the metal electrode layer 15 is referred to as a metal electrode layer 18.
  • the electrode layer 15 formed on the back surface of the underlying comb. May be referred to as a bus bar portion 20, and the electrode layer 15 formed on the base comb tooth portion may be referred to as a finger portion 21. That is, as shown in FIG. 2, the solar cell 10 of the present embodiment has a comb-shaped first electrode layer 15p and a comb-shaped second electrode layer 15n when the crystal substrate 11 is viewed from the back main surface 11SB side. Has been formed.
  • Each electrode layer 15 includes a busbar portion 20 (20p, 20n) extending in a predetermined direction and a plurality of finger portions 21 (21p extending from the busbar portion 20 in a direction intersecting with the extending direction of the busbar portion 20. , 21n).
  • the bus bar portion 20 (20p, 20n) is formed along the bus bar base portion 30 on the bus bar base portion 30 (30p, 30n) as shown in FIG.
  • the finger portions 21 (21p, 21n) are formed on the finger base portion 31 (31p, 31n) along the finger base portion 31.
  • the crystal substrate 11 when the crystal substrate 11 is viewed from the back main surface 11SB side, there is a gap between the first electrode layer 15p and the second electrode layer 15n, and there is no contact.
  • the material of the transparent electrode layer 17 is not particularly limited, for example, zinc oxide (ZnO) or indium oxide (InO X ), or indium oxide with various metal oxides such as titanium oxide (TiO X ), tin oxide ( Examples of the transparent conductive oxide include SnO x ), tungsten oxide (WO x ), molybdenum oxide (MoO x ) and the like in an amount of 1% by weight or more and 10% by weight or less.
  • the thickness of the transparent electrode layer 17 may be 20 nm or more and 200 nm or less.
  • a method for forming the transparent electrode layer 17 suitable for this thickness for example, a physical vapor deposition (PVD) method such as a sputtering method or a reaction between an organometallic compound and oxygen or water is used.
  • PVD physical vapor deposition
  • MOCVD Metal-Organic Chemical Vapor Deposition
  • the material of the metal electrode layer 18 is not particularly limited, but examples thereof include silver (Ag), copper (Cu), aluminum (Al), nickel (Ni), and the like.
  • the thickness of the metal electrode layer 18 may be 1 ⁇ m or more and 80 ⁇ m or less.
  • Examples of a method for forming the metal electrode layer 18 suitable for this thickness include a printing method in which a material paste is printed by inkjet or screen printing, or a plating method.
  • the present invention is not limited to this, and when a vacuum process is adopted, a vacuum evaporation method (hereinafter, also simply referred to as an evaporation method) or a sputtering method may be adopted.
  • the width of the finger base portions 31p and 31n which are comb teeth in the p-type semiconductor layer 13p and the n-type semiconductor layer 13n, and the width of the metal electrode layer 18 formed on the comb teeth (finger portions 21p and 21n). Width) may be about the same.
  • the widths of the finger portions 21p and 21n may be narrower than the widths of the finger base portions 31p and 31n.
  • the width of the finger portions 21p and 21n may be wider than the width of the finger base portions 31p and 31n as long as the leakage between the metal electrode layers 18 is prevented.
  • the intrinsic semiconductor layer 12, the conductive semiconductor layer 13, the low reflection layer 14, and the electrode layer 15 are laminated on the back main surface 11SB of the crystal substrate 11, and the passivation of each bonding surface is performed.
  • a predetermined annealing treatment is performed for the purpose of suppressing the generation of defect levels in the conductive semiconductor layer 13 and its interface, and crystallization of the transparent conductive oxide in the transparent electrode layer 17.
  • This annealing treatment includes, for example, an annealing treatment performed by placing the crystal substrate 11 on which each of the above layers is formed in an oven heated to 150 ° C. or higher and 200 ° C. or lower.
  • the atmosphere in the oven may be atmospheric air, and if hydrogen or nitrogen is used, a more effective annealing process can be performed.
  • the annealing process may be an RTA (Rapid Thermal Annealing) process in which the crystal substrate 11 on which each layer is formed is irradiated with infrared rays by an infrared heater.
  • the crystal substrate 11 having the texture structure TX on the front main surface 11SU and the back main surface 11SB is prepared (crystal substrate preparation step).
  • an intrinsic semiconductor layer 12U is formed on the front main surface 11SU of the crystal substrate 11. Then, the low reflection layer 14 is formed on the formed intrinsic semiconductor layer 12U (front side semiconductor layer forming step).
  • silicon nitride (SiN x ) or silicon oxide (SiO x ) having a suitable light absorption coefficient and refractive index is used for the low reflection layer 14 from the viewpoint of light confinement.
  • a p-side semiconductor layer forming step of forming the semiconductor layers 12p and 13p on the back side is performed. Specifically, first, as shown in FIG. 6, an intrinsic semiconductor layer 12p using, for example, i-type amorphous silicon is formed on the back main surface 11SB of the crystal substrate 11 (first intrinsic semiconductor layer forming step). ). Subsequently, the p-type semiconductor layer 13p is formed on the formed intrinsic semiconductor layer 12p (first semiconductor layer forming step). Through these steps, the p-type semiconductor layer 13p is formed on the back main surface 11SB which is one main surface of the crystal substrate 11.
  • the first semiconductor layer forming step of forming the p-type semiconductor layer 13p is performed before the first semiconductor layer forming step of forming the p-type semiconductor layer 13p.
  • a first semiconductor layer forming step of forming an intrinsic semiconductor layer 12p (first intrinsic semiconductor layer) on one main surface 11S (backside main surface 11SB) of the substrate) is included.
  • the lift-off layer LF is laminated on the formed p-type semiconductor layer 13p (lift-off layer laminating step).
  • the lift-off layer LF preferably contains a metal as a main component (the main component is 50% or more of the contained material components of the material forming the lift-off layer LF).
  • the lift-off layer LF contains silver or an element selected from one or more kinds of metal elements having an atomic number of 5n + 4 (n is an integer of 4 or more and 15 or less) as a main component.
  • Metals having an atomic number of 5n + 4 include chromium (atomic number 24), copper (atomic number 29), yttrium (atomic number 39), indium (atomic number 49), gadolinium (atomic number 64), thulium (atomic number 69). ), Tungsten (atomic number 74), or gold (atomic number 79).
  • the characteristics required for the lift-off layer LF are the selectivity of the liquid to be dissolved, and the reason for the relationship of 5n + 4 with respect to metals other than silver is not clear, but the number of electrons in the d ⁇ f orbit and the etching liquid are not clear. Can be considered to be related to the ionization rate.
  • the lift-off layer LF may be a pure metal or a metal alloy, preferably 90% or more of a pure metal or a metal alloy, and more preferably 95% or more.
  • the lift-off layer LF is formed by a vacuum process, in particular, a chemical vapor deposition method (CVD method) or a physical vapor deposition method (PVD method).
  • CVD method chemical vapor deposition method
  • PVD method physical vapor deposition method
  • the film quality such as the density is controlled by the film forming conditions such as the flow rate ratio of the source gas, the pressure, or the set voltage of the power source.
  • the etching characteristics in the film thickness direction may be adjusted by changing the film forming conditions in the film thickness direction.
  • the vacuum deposition method may be preferable to the sputtering method. This is because the crystal quality of the formed metal film affects the etching / lift-off characteristics. For example, in the case of copper or silver, it is easy to obtain a better result by increasing the crystal grain size, and therefore it may be preferable to select the vacuum deposition method.
  • the “vacuum vapor deposition method” used here includes a resistance heating type vacuum vapor deposition method, an electron beam vapor deposition method, and a flash vapor deposition method.
  • the lift-off layer LF and the p-type semiconductor layer 13p are patterned on the back main surface 11SB of the crystal substrate 11 (patterning step). As a result, the non-formation region NA in which the p-type semiconductor layer 13p is not formed is generated. On the other hand, the lift-off layer LF and the p-type semiconductor layer 13p remain in the region which is not etched on the back main surface 11SB of the crystal substrate 11.
  • the area melted by the etching of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p (hereinafter, referred to as an etching area) when viewed from the back main surface 11SB side in the direction perpendicular to the surface of the crystal substrate 11. 2) is less than the etching area of the lift-off layer LF, the intrinsic semiconductor layer 12p, the p-type semiconductor layer 13p, and the lift-off layer LF are removed by wet etching using two or more different etching solutions.
  • the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p have a width equal to or larger than the width of the lift-off layer LF. , The p-type semiconductor layer 13p and the lift-off layer LF are removed.
  • the lift-off layer LF is selectively removed by wet etching using the first etching solution, and then, as shown in FIG. 8, the intrinsic semiconductor layer 12 and the p-type semiconductor layer are removed. 13p is selectively removed by wet etching using the second etching liquid. That is, in the patterning step, the lift-off layer removing step of mainly etching the lift-off layer LF using the first etching solution and the etching of the intrinsic semiconductor layer 12 and the p-type semiconductor layer 13p mainly using the second etching solution are performed. The step of removing the first semiconductor layer is included in this order.
  • a photolithography method for example, a resist film (not shown) having a predetermined pattern is formed on the lift-off layer LF, and the region masked by the resist film is not melted by etching and is not masked. It is realized by melting the area.
  • the non-formation region NA is formed in a partial region of the back-side main surface 11SB of the crystal substrate 11. That is, an exposed region of the back main surface 11SB is generated.
  • a strong acid-based etching solution such as hydrochloric acid or sulfuric acid, or an alkaline-based etching solution such as an aqueous solution of sodium hypochlorite or alkali is used. Be done.
  • a solution in which ozone is dissolved in hydrofluoric acid hereinafter, ozone / hydrofluoric acid solution is used. ..
  • the ozone / hydrofluoric acid solution which is the second etching solution, may etch or corrode not only the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p but also the lift-off layer LF.
  • the edge portion in the width direction of the lift-off layer LF recedes as compared with the state after the lift-off layer removing step shown in FIG.
  • the edge portion of the lift-off layer LF is set back from the edge portion of the p-type semiconductor layer 13p. That is, as can be read from FIG.
  • the p-type semiconductor layer 13p has a portion (exposed portion 35) exposed from the lift-off layer LF, and the exposed portion 35 is formed along the edge of the lift-off layer LF.
  • the end surface of the p-type semiconductor layer 13p and the end surface of the lift-off layer LF are continuous in a stepwise manner with a part of the main surface of the p-type semiconductor layer 13p interposed therebetween.
  • the widths of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are greater than or equal to the width of the lift-off layer LF when viewed from the back main surface 11SB side in the direction perpendicular to the surface of the crystal substrate 11.
  • an n-side semiconductor layer forming step of forming the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n is performed. That is, the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n are sequentially formed on the back main surface 11SB of the crystal substrate 11 including the lift-off layer LF, the p-type semiconductor layer 13p, and the intrinsic semiconductor layer 12p. That is, in the n-side semiconductor layer forming step, a second intrinsic semiconductor layer forming step of stacking the intrinsic semiconductor layer 12n on the back main surface 11SB of the crystal substrate 11 over the stacked portion of the p-type semiconductor layer 13p and the lift-off layer LF.
  • a second semiconductor layer forming step of stacking an n-type semiconductor layer 13n on the intrinsic semiconductor layer 12n is performed.
  • the type semiconductor layer 13n is laminated.
  • the second semiconductor layer forming step of forming the n-type semiconductor layer 13n is performed before the second semiconductor layer forming step of forming the n-type semiconductor layer 13n.
  • the second intrinsic semiconductor layer forming step of forming the intrinsic semiconductor layer 12n (second intrinsic semiconductor layer) on the one main surface 11S (back side main surface 11SB) including the lift-off layer LF and the p-type semiconductor layer 13p is performed. To be done.
  • the stacked film of the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n is formed on the non-formation region NA, the surface and the side surface (end face) of the lift-off layer LF, the lift-off layer LF, the p-type semiconductor layer 13p, and the intrinsic semiconductor. It is formed so as to cover the side surface (end surface) of the layer 12p.
  • the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n are formed in a state where the edge portion of the lift-off layer LF is recessed from the edge portion of the p-type semiconductor layer 13p. Therefore, as shown in FIGS. 9 and 13B, a part of the intrinsic semiconductor layer 12n and a part of the n-type semiconductor layer 13n are directly formed on the p-type semiconductor layer 13p.
  • the n-type semiconductor layer 13n and the intrinsic semiconductor layer 12n that cover the lift-off layer LF are crystallized by removing the lift-off layer LF that has been stacked using an etching solution. It is removed from the substrate 11 (lift-off process).
  • the etching solution is preferably dilute hydrochloric acid or diluted sulfuric acid
  • the etching solution is preferably an iron chloride aqueous solution
  • the etching solution is preferably dilute nitric acid or an aqueous solution in which a large excess of ammonia water is added to dilute nitric acid.
  • the lift-off layer LF is indium, the etching solution is hydrochloric acid or diluted sulfuric acid. And preferred.
  • the etching solution is preferably an aqueous solution of sodium hypochlorite, and when the lift-off layer LF is gold, the etching solution is preferably an aqueous solution of potassium cyanide.
  • an electrode layer forming step is performed. Specifically, as shown in FIG. 11, transparent on the back main surface 11SB of the crystal substrate 11, that is, on each of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n, for example, by a sputtering method using a mask.
  • the electrode layer 17 (17p, 17n) is formed (transparent electrode layer forming step).
  • the transparent electrode layer 17 (17p, 17n) may be formed as follows instead of the sputtering method.
  • the transparent electrode layer 17 is formed by forming a transparent conductive oxide film on the entire surface of the back main surface 11SB without using a mask, and then performing photolithography on the p-type semiconductor layer 13p and the n-type semiconductor layer.
  • the transparent conductive oxide film may be formed on 13n by etching to leave a transparent conductive oxide film.
  • a linear metal electrode layer 18 (18p, 18n) is formed on the transparent electrode layer 17 by using, for example, a mesh screen (not shown) having openings (metal electrode layer forming step).
  • the electrode layer forming step includes the transparent electrode layer forming step and the metal electrode layer forming step in this order, and the first electrode layer 15p is laminated on the exposed portion of the p-type semiconductor layer 13p from the n-type semiconductor layer 13n.
  • the second electrode layer 15n is stacked on the n-type semiconductor layer 13n.
  • the back junction solar cell 10 is formed by the above steps.
  • the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n deposited on the lift-off layer LF are also removed from the crystal substrate 11 at the same time.
  • This step does not require the resist coating step and the developing step used in the photolithography method, as compared with the case of using the photolithography method in the lift-off layer removing step shown in FIG. Therefore, the n-type semiconductor layer 13n can be easily patterned.
  • the lift-off layer LF contains metal as a main component, and in the patterning step of patterning the intrinsic semiconductor layer 12p, the p-type semiconductor layer 13p, and the lift-off layer LF, the intrinsic semiconductor layer 12p is seen from the back side in the direction perpendicular to the plane of the crystal substrate 11. And an intrinsic semiconductor layer 12p, a p-type semiconductor layer 13p and a lift-off layer LF by wet etching using two or more different etching solutions so that the etching area of the p-type semiconductor layer 13p and the etching area of the p-type semiconductor layer 13p are equal to or smaller than the etching area of the lift-off layer LF. Are removed.
  • the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n are formed by etching so that the etching areas of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are equal to or smaller than the etching area of the lift-off layer LF. The exposure of the crystal substrate 11 is prevented.
  • the etching area of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p is larger than the etching area of the lift-off layer LF as viewed from the back side in the direction perpendicular to the surface of the crystal substrate 11, as shown in FIG.
  • the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are in a state (side-cut state) more recessed than the lift-off layer LF.
  • the lift-off layer LF acts as a mask and the intrinsic semiconductor layer 12n on the non-formation region NA is formed, as shown in FIG. 14B.
  • a gap S is formed between the side surface and the side surfaces of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p.
  • the lift-off layer LF and the intrinsic semiconductor layers 12n and the n-type semiconductor layers 13n covering the lift-off layers LF are removed, as shown in FIG. 14C, the intrinsic semiconductor layers 12p and the p-type semiconductor layers 13p and the intrinsic semiconductor layers 12n and n are removed.
  • the back main surface 11SB of the crystal substrate 11 is exposed between the type semiconductor layer 13n.
  • the effective area where holes and electrons can be collected is reduced by the exposed area, so that the performance of the solar cell 10 is deteriorated.
  • the etching characteristics of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p and the etching characteristics of the lift-off layer LF are different. to differ greatly. Then, the etching solution for etching the lift-off layer LF and the etching solution for etching the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are made different from each other to control the etching area of each layer, particularly, the intrinsic semiconductor layer.
  • the patterning accuracy in the width direction of the 12p and the p-type semiconductor layer 13p becomes high. As a result, the etching area of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p becomes less than or equal to the etching area of the lift-off layer LF.
  • the side surfaces of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p and the side surface of the lift-off layer LF are flush with each other, or the lift-off layer LF recedes from the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p. It will be in a state. If the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n are formed in this state, the intrinsic semiconductor layer 12n is formed so as to contact at least the side surfaces of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p. Therefore, the exposure of the crystal substrate 11 is suppressed. Therefore, deterioration of the performance of the solar cell 10 is suppressed, and the high-performance solar cell 10 is manufactured.
  • a high-performance back contact solar cell can be efficiently manufactured.
  • the etching rate of the first etchant used in the lift-off layer removing step of FIG. 7 is calculated by the following relational expression (1): Etching rate of intrinsic semiconductor layer 12p ⁇ etching rate of p-type semiconductor layer 13p ⁇ etching rate of lift-off layer LF (1)
  • the etching rate of the second etching solution used in the first semiconductor layer removing step shown in FIG. Etching rate of intrinsic semiconductor layer 12p ⁇ etching rate of p-type semiconductor layer 13p ⁇ etching rate of lift-off layer LF (2) It is preferable to satisfy.
  • the etching rate of the intrinsic semiconductor layer 12p of the first etching liquid is equal to or lower than the etching rate of the p-type semiconductor layer 13p. It is preferable that the first etching liquid has an etching rate of the p-type semiconductor layer 13p that is less than the etching rate of the lift-off layer LF and is much slower than the etching rate of the lift-off layer LF.
  • the etching rate of the p-type semiconductor layer 13p of the first etching liquid is preferably 1/10 or less, and more preferably 1/100 or less, of the etching rate of the lift-off layer LF.
  • the second etching solution preferably has an etching rate of the intrinsic semiconductor layer 12p that is equal to or lower than the etching rate of the p-type semiconductor layer 13p.
  • the second etching liquid preferably has an etching rate of the p-type semiconductor layer 13p that is equal to or lower than the etching rate of the lift-off layer LF.
  • the lift-off layer LF can be selectively and quickly dissolved in the lift-off layer removing step shown in FIG.
  • the second etching solution satisfies the relational expression (2)
  • the lift-off layer LF also dissolves when the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are dissolved in the first semiconductor layer removing step shown in FIG. Dissolve together. For this reason, the etching area of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p does not become larger than the etching area of the lift-off layer LF, and the side cut of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p hardly occurs.
  • the film thickness of the lift-off layer LF is preferably 20 nm or more and 250 nm or less, and particularly preferably 50 nm or more and 200 nm or less. That is, if the thickness of the lift-off layer LF is too thick, there is a concern that the etching may be insufficient or the productivity may be reduced in the lift-off layer removing step shown in FIG. 7. If the lift-off layer LF is too thick, side-etching may cause an inverse taper undercut in the lift-off layer LF.
  • the width of the lift-off layer LF becomes narrower as it approaches the p-type semiconductor layer 13p than the surface of the lift-off layer LF. Therefore, in the state after the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are etched, the edge portions of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are located on the side farthest from the p-type semiconductor layer 13p in the lift-off layer LF. It will be in a state of receding from the edge of the part.
  • the lift-off layer LF functions as a mask and the intrinsic semiconductor layer on the non-formation region NA as described above.
  • a gap S is formed between the side surface of the semiconductor layer 12n and the side surfaces of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p, and finally the back side main surface 11SB of the crystal substrate 11 is changed as shown in FIG. Exposed.
  • the film thickness of the lift-off layer LF needs to be a film thickness that can prevent the reverse taper undercut as described above.
  • the film thickness of the lift-off layer LF is preferably 20 nm or more and 250 nm or less.
  • the crystal substrate 11 has a texture structure TX, and on each surface of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n formed on the back main surface 11SB of the crystal substrate 11, It is preferable that a texture structure (second texture structure) reflecting the texture structure TX is included. That is, it is preferable that the p-type semiconductor layer 13p and the n-type semiconductor layer 13n have a second texture structure in which the texture structure TX of the underlying crystal substrate 11 is reflected.
  • the etching liquid is likely to permeate the conductive type semiconductor layer 13 due to the unevenness of the texture structure TX. Therefore, the conductive semiconductor layer 13 is easily removed, that is, patterned.
  • the texture structure TX (first texture structure) is provided on both main surfaces 11S of the crystal substrate 11, that is, the front main surface 11SU and the back main surface 11SB. It may be provided only in.
  • the texture structure TX When the texture structure TX is provided on the front side main surface 11SU, the effect of capturing the received light and the effect of confining the light are enhanced. On the other hand, when the texture structure TX is provided on the back-side main surface 11SB, the effect of capturing light is improved and the conductive semiconductor layer 13 is easily patterned. Therefore, the texture structure TX of the crystal substrate 11 may be provided on at least one main surface 11S. Further, in the present embodiment, the texture structure TX of both main surfaces 11S has the same pattern, but the present invention is not limited to this, and the unevenness of the texture structure TX may be changed between the front main surface 11SU and the back main surface 11SB. Good.
  • the widths of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are the lift-off layer LF when viewed from the back side in the direction perpendicular to the surface of the crystal substrate 11.
  • the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are patterned so as to have a width larger than the width.
  • the widths of the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p are not limited to this, and are formed to be substantially the same as the width of the lift-off layer LF (actually, the width of the lift-off layer LF is slightly smaller). It may be patterned (etched).
  • the edge portion of the lift-off layer LF and the edge portion of the p-type semiconductor layer 13p are located at substantially the same position. To do. In this state, when the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n are formed, as shown in FIG. 16, the intrinsic semiconductor layer 12n and the n-type semiconductor layer 13n do not directly ride on the p-type semiconductor layer 13p. It is formed.
  • the n-type semiconductor layer 13n is removed. Is not formed on the p-type semiconductor layer 13p and is separated from the p-type semiconductor layer 13p in the width direction via the intrinsic semiconductor layer 12n.
  • a separation groove is formed at the boundary between the p-type semiconductor layer 13p and the n-type semiconductor layer 13n. Is preferably formed.
  • the semiconductor layer used in the first semiconductor layer forming step shown in FIG. 6 is the p-type semiconductor layer 13p, but the present invention is not limited to this, and the n-type semiconductor layer 13n may be used. Absent. Also, the conductivity type of the crystal substrate 11 is not particularly limited, and may be p-type or n-type. That is, in the above-described embodiment, the p-type and the n-type may be interchanged.
  • crystal substrate As the crystal substrate, a single crystal silicon substrate having a thickness of 200 ⁇ m was adopted. Anisotropic etching was performed on both main surfaces of the single crystal silicon substrate. As a result, a pyramidal texture structure was formed on the crystal substrate.
  • the crystal substrate was introduced into a CVD apparatus, and an intrinsic semiconductor layer made of silicon (film thickness 8 nm) was formed on both main surfaces of the introduced crystal substrate.
  • the film forming conditions were a substrate temperature of 150 ° C., a pressure of 120 Pa, a SiH 4 / H 2 flow ratio value of 3/10, and a power density of 0.011 W / cm 2 .
  • a crystal substrate having intrinsic semiconductor layers formed on both main surfaces was introduced into a CVD apparatus, and a p-type hydrogenated amorphous silicon thin film (film thickness 10 nm) was formed on the intrinsic semiconductor layer on the back main surface.
  • the film forming conditions were a substrate temperature of 150 ° C., a pressure of 60 Pa, a SiH 4 / B 2 H 6 flow rate ratio value of 1/3, and a power density of 0.01 W / cm 2 .
  • the flow rate of B 2 H 6 gas is the flow rate of the diluent gas B 2 H 6 was diluted by H 2 to 5000 ppm.
  • Examples 1 to 5 and Examples 7 to 8 using an electron beam (EB) vapor deposition apparatus (ULBX: EBX-2000), the p-type hydrogenated amorphous silicon-based thin film was formed as shown in Table 1.
  • a lift-off layer containing the metal shown as a main component was formed to have a film thickness of 100 nm.
  • vacuum evacuation was performed until the pressure reached 10 ⁇ 4 Pa or less, and the film was formed at an output of 800 VA and a substrate temperature of room temperature. That is, Examples 1 to 5 and 7 to 8 were formed into a film by the vacuum evaporation method.
  • Example 6 a lift-off layer containing tungsten as a main component was formed to a thickness of 100 nm on the p-type hydrogenated amorphous silicon thin film using a magnetron sputtering device.
  • Argon gas was introduced into the chamber of an apparatus in which tungsten was used as a target and the substrate temperature was 150 ° C., and the pressure in the chamber was set to 0.8 Pa.
  • the film formation was performed using an AC power source at a power density of 0.4 W / cm 2 .
  • a lift-off layer containing silicon oxide (SiO x ) as a main component was formed to a thickness of 150 nm on the p-type hydrogenated amorphous silicon-based thin film using a CVD device.
  • the film forming conditions were such that the substrate temperature was 150 ° C., the pressure was 0.9 kPa, the SiH 4 / CO 2 / H 2 flow rate ratio was 1/10/750, and the power density was 0.15 W / cm 2 .
  • the lift-off layer in the exposed region was removed by immersing in 3% by weight of hydrochloric acid.
  • the p-type semiconductor layer and the intrinsic semiconductor layer in the exposed region are removed by immersing in a ozone / hydrofluoric acid solution in which 5.5 wt% of hydrofluoric acid is mixed with 20 ppm of ozone. did.
  • Example 6 after exposure / development, the lift-off layer in the exposed area was removed by immersing in a 30 wt% sodium hypochlorite aqueous solution. After rinsing with pure water, the p-type semiconductor layer and the intrinsic semiconductor layer in the exposed region are removed by immersing in a ozone / hydrofluoric acid solution in which 5.5 wt% of hydrofluoric acid is mixed with 20 ppm of ozone. did.
  • Comparative Example 1 after exposure and development, the lift-off layer in the exposed area was removed by immersing in 5% by weight of hydrofluoric acid. After rinsing with pure water, the p-type semiconductor layer and the intrinsic semiconductor layer in the exposed region are removed by immersing in a ozone / hydrofluoric acid solution in which 5.5 wt% of hydrofluoric acid is mixed with 20 ppm of ozone. did.
  • the above process is called the patterning process.
  • Example 1 [Removal of lift-off layer and second conductivity type semiconductor layer]
  • the crystalline substrate on which the n-type semiconductor layer was formed was immersed in nitric acid having a concentration of 7 wt% as an etching solution to remove the lift-off layer, the n-type semiconductor layer covering the lift-off layer, and the lift-off layer and the n-type semiconductor layer.
  • the intrinsic semiconductor layer between the type semiconductor layer and the type semiconductor layer was collectively removed.
  • Example 2 the crystalline substrate on which the n-type semiconductor layer was formed was immersed in an iron (III) chloride aqueous solution having a concentration of 10 wt% as an etching solution to form a lift-off layer, an n-type semiconductor layer covering the lift-off layer, Also, the intrinsic semiconductor layer between the lift-off layer and the n-type semiconductor layer was removed together.
  • the crystal substrate on which the n-type semiconductor layer is formed is immersed in hydrochloric acid having a concentration of 7 wt% as an etching solution to form a lift-off layer and an n-type semiconductor on the lift-off layer.
  • hydrochloric acid having a concentration of 7 wt% as an etching solution to form a lift-off layer and an n-type semiconductor on the lift-off layer.
  • the layer and the intrinsic semiconductor layer between the lift-off layer and the n-type semiconductor layer were removed together.
  • Example 5 the crystalline substrate on which the n-type semiconductor layer was formed was immersed in sulfuric acid having a concentration of 7 wt% as an etching solution to remove the lift-off layer, the n-type semiconductor layer covering the lift-off layer, and the lift-off layer and the n-type semiconductor layer.
  • the intrinsic semiconductor layer between the type semiconductor layer and the type semiconductor layer was collectively removed.
  • Comparative Example 1 the crystalline substrate on which the n-type semiconductor layer was formed was dipped in hydrofluoric acid having a concentration of 5 wt% as an etching solution to remove the lift-off layer, the n-type semiconductor layer on the lift-off layer, and The intrinsic semiconductor layer between the lift-off layer and the n-type semiconductor layer was removed together.
  • the above process is called a lift-off process.
  • Electrode layer, low reflection layer Using a magnetron sputtering device, an oxide film (film thickness 100 nm) serving as a base of the transparent electrode layer was formed on the conductive type semiconductor layer of the crystal substrate. Further, as the low reflection layer, a silicon nitride layer was formed on the light receiving surface side of the crystal substrate.
  • As the transparent conductive oxide indium oxide (ITO) containing tin oxide at a concentration of 10% by weight was used as a target.
  • ITO indium oxide
  • a mixed gas of argon and oxygen was introduced into the chamber of the apparatus, and the pressure inside the chamber was set to 0.6 Pa. The mixing ratio of argon and oxygen was set so that the resistivity was the lowest (so-called bottom).
  • a DC power supply was used to form a film at a power density of 0.4 W / cm 2 .
  • a transparent electrode layer was formed by photolithography so as to leave only the transparent conductive oxide film on the conductive semiconductor layers (p-type semiconductor layer and n-type semiconductor layer).
  • the transparent electrode layer formed by this etching prevented conduction between the transparent conductive oxide film on the p-type semiconductor layer and the transparent conductive oxide film on the n-type semiconductor layer.
  • the film thickness or the etching state of the lift-off layer was evaluated using an optical microscope (BX51: manufactured by Olympus Optical Co., Ltd.) and an SEM (field emission scanning electron microscope S4800: manufactured by Hitachi High Technologies). After the patterning process, the p-type semiconductor layer is etched in accordance with the designed patterning removal region, and the p-type semiconductor layer is not etched more than the lift-off layer when observed with an optical microscope from the back main surface of the crystal substrate. In the case where the edge portion is not receding from the edge portion of the lift-off layer), "A" was set. On the other hand, when the lift-off layer was excessively etched and the solar cell characteristics were adversely affected, the result was set to "B".
  • the conversion efficiency (Eff (%)) of the solar cell was measured by irradiating a standard sunlight of AM (air mass) 1.5 with a light amount of 100 mW / cm 2 using a solar simulator.
  • the conversion efficiency (solar cell characteristics) of Comparative Example 1 was set to 1.00, and its relative value is shown in [Table 1].
  • Examples 1 to 8 both pattern accuracy and solar cell characteristics were good.
  • Examples 1 to 8 in which the lift-off layer has a metal as a main component had higher conversion efficiency than Comparative Example 1 in which a metal oxide layer was used as the lift-off layer.
  • Example 2 by forming a film of copper by the vapor deposition method, a film having larger crystal grains than the film formed by the sputtering method could be formed. As a result, over-etching of the lift-off layer LF can be suppressed in the patterning process, and the lift-off layer LF can be removed in the lift-off process.
  • Comparative Example 1 uses one kind of hydrofluoric acid and uses it as an etching solution by changing the concentration of hydrogen fluoride. It can be expected that the lift-off layer, the first-conductivity-type semiconductor layer, and the intrinsic semiconductor layer are preferably etched more effectively by using a plurality of types of etching solutions as in Examples 1 to 8. This can be explained as follows.
  • Ozone / hydrofluoric acid that etches the first conductivity type semiconductor layer and the intrinsic semiconductor layer not only etches the first conductivity type semiconductor layer and the intrinsic semiconductor layer, but also slightly etches the lift-off layer. Therefore, the side cut (undercut) of the first conductivity type semiconductor layer and the intrinsic semiconductor layer is suppressed.
  • the etchant passes from the surface of the lift-off layer through the crystal grain boundaries of the layer and the first conductivity type.
  • the process of reaching the mold semiconductor layer and the intrinsic semiconductor layer may be prioritized.
  • the lift-off layer is also etched in a trace amount during the etching of the first conductivity type semiconductor layer and the intrinsic semiconductor layer.
  • the edge portions of the lift-off layer also recede by etching. That is, the first semiconductor layer removing step is performed, and the lift-off layer is simultaneously etched while the first conductivity type semiconductor layer and the intrinsic semiconductor layer are being etched.
  • the etchant passes from the surface of the lift-off layer through the grain boundaries of the lift-off layer, and the semiconductor layer of the first conductivity type located below the lift-off layer. In addition, etching of the intrinsic semiconductor layer is suppressed.
  • the solar cell characteristics were improved by forming a lift-off layer containing a metal as a main component and performing wet etching using two kinds of etching solutions. This is to etch each layer as quickly as possible using two kinds of etching solutions, and to etch the first conductivity type semiconductor layer and the intrinsic semiconductor layer, the lift-off layer is slightly etched by the etching solution. As a result, both the patterning process and the lift-off process are uniformly and accurately patterned. It is considered that this is because the arrangement of the first-conductivity-type semiconductor layers and the second-conductivity-type semiconductor layers or electrical contact with the electrode layers (suppression of increase in series resistance) is improved.

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Abstract

本発明は、従来に比べて高性能な太陽電池を効率良く製造可能な太陽電池の製造方法を提供する。　半導体基板の第１主面側に第１半導体層を形成する第１半導体層形成工程と、第１半導体層上にリフトオフ層を積層するリフトオフ層積層工程と、第１半導体層及びリフトオフ層を選択的にそれぞれ除去するパターニング工程と、第１半導体層及びリフトオフ層の除去部分から第１半導体層及びリフトオフ層の積層部分に跨るように第１主面側に第２半導体層を形成する第２半導体層形成工程と、リフトオフ層を除去してリフトオフ層を覆う第２半導体層を除去するリフトオフ工程を含み、パターニング工程では、第１半導体層のエッチング面積がリフトオフ層のエッチング面積以下になるように複数種類のエッチング液を用いて第１半導体層及びリフトオフ層を除去するものであり、リフトオフ層は、金属を主成分とする。

Description

太陽電池の製造方法
　本発明は、太陽電池の製造方法に関する。
　一般的な太陽電池は、半導体基板の両面（受光面・裏面）に電極を配置させた両面電極型である。昨今、電極による遮蔽損のない太陽電池として、特許文献１に示されるような、裏面のみに電極を配置させたバックコンタクト（裏面電極）型太陽電池が開発されている。
　バックコンタクト型太陽電池は、裏面にｐ型半導体層及びｎ型半導体層等の半導体層パターンを高精度で形成しなければならず、両面電極型の太陽電池と比べて製造方法が煩雑となる。製造方法を簡略化するための技術として、特許文献１に示されるように、リフトオフ法による半導体層パターンの形成技術が挙げられる。すなわち、リフトオフ層を除去し、このリフトオフ層の上に形成された半導体層を除去することにより、半導体層パターンを形成するパターニング技術の開発が進められている。
特開２０１３－１２０８６３号公報
　しかしながら、特許文献１に記載の方法では、リフトオフ層と半導体層との溶解性が似ている場合には、意図しない層までが除去されることがあり、パターニング精度又は生産性が高くならないおそれがある。
　また、エッチング又はリフトオフ層に対して使用される溶剤によって、層構成又は構造の設計が制限される可能性がある。例えば、ｐ型半導体層とｎ型半導体層との製膜順、又は、各半導体層の膜厚若しくは幅などである。
　さらに、特許文献１に記載の方法では、半導体層をフォトリソグラフィとエッチングを用いてパターニングした後に、リフトオフ層を形成し、さらにリフトオフ層をフォトリソグラフィとエッチングを用いてパターニングしている。そのため、パターニングごとにレジスト層等を形成する必要があり、工程が煩雑となるので、製造時間とコストが嵩むという問題がある。
　本発明は、従来に比べて高性能なバックコンタクト型太陽電池を効率良く製造可能な太陽電池の製造方法を提供することを目的とする。
　本発明の一つの様相は、半導体基板の第１主面側に第１導電型の第１半導体層を形成する第１半導体層形成工程と、前記第１半導体層上にリフトオフ層を積層するリフトオフ層積層工程と、前記第１半導体層及び前記リフトオフ層をエッチングにより選択的にそれぞれ除去するパターニング工程と、前記パターニング工程での前記第１半導体層及び前記リフトオフ層の除去部分から前記第１半導体層及び前記リフトオフ層の積層部分に跨るように、前記第１主面側に第２導電型の第２半導体層を形成する第２半導体層形成工程と、前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去するリフトオフ工程と、を含み、前記パターニング工程では、前記半導体基板の面直方向の前記第１主面側から見て、前記第１半導体層のエッチング面積が前記リフトオフ層のエッチング面積以下になるように、２種類以上のエッチング液を用いて前記第１半導体層及び前記リフトオフ層を除去するものであり、前記リフトオフ層は、金属を主成分とする、太陽電池の製造方法である。
　ここでいうエッチング液の「種類」とは、性質や形態だけではなく、濃度も含む。すなわち、「２種類以上のエッチング液」とは、性質や形態、濃度の少なくとも一つが異なる２種類以上のエッチング液をいう。
　本発明の一つの様相は、半導体基板の第１主面側に、第１導電型の第１半導体層、第２導電型の第２半導体層、第１電極層、及び第２電極層を備え、前記半導体基板と前記第１電極層の間に前記第１半導体層が介在し、さらに前記半導体基板と前記第２電極層の間に前記第２半導体層が介在する太陽電池の製造方法であって、前記半導体基板の前記第１主面側に前記第１半導体層を形成する第１半導体層形成工程と、前記第１半導体層上にリフトオフ層を積層するリフトオフ層積層工程と、前記リフトオフ層に対するエッチング速度が異なる２種類以上のエッチング液を用いて、前記半導体基板の面直方向の前記第１主面側から見て前記第１半導体層のエッチング面積が前記リフトオフ層のエッチング面積以下になるように、前記第１半導体層及び前記リフトオフ層のそれぞれの一部を除去するパターニング工程を含み、前記リフトオフ層は、金属を主成分とする、太陽電池の製造方法である。
　本発明の一つの様相は、半導体基板における互いに対向する２つの主面の一方の主面の上に、第１導電型の第１半導体層を形成する工程と、前記第１半導体層上に、金属を主成分とするリフトオフ層を積層する工程と、前記第１半導体層及び前記リフトオフ層をエッチングにより選択的に除去する工程と、前記第１半導体層及び前記リフトオフ層を含む前記一方の主面上に、第２導電型の第２半導体層を形成する工程と、前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程とを含む。そして、前記第１半導体層及び前記リフトオフ層を選択的に除去する工程では、前記半導体基板の面直方向の前記一方の主面側から見て、前記第１半導体層のエッチング面積が、前記リフトオフ層のエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより前記第１半導体層及び前記リフトオフ層を除去する、太陽電池の製造方法である。
　本発明によれば、従来に比べて高性能なバックコンタクト型太陽電池が効率良く製造できる。
本発明の例示的な実施形態に係る太陽電池を部分的に示す模式断面図である。 図１の太陽電池を構成する結晶基板の裏側主面を示す平面図である。 図１の太陽電池の要部の分解斜視図であり、太陽電池から電極層を分解した図である。なお、理解を容易にするために、テクスチャ構造を省略して描写している。 図１の太陽電池の製造方法の一工程たる結晶基板準備工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たる表側半導体層形成工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たるリフトオフ層積層工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たるリフトオフ層除去工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たる第１半導体層除去工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たるｎ側半導体層形成工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たるリフトオフ工程後の状態を示す部分的な模式断面図である。 図１の太陽電池の製造方法の一工程たる電極層形成工程後の状態を示す部分的な模式断面図である。 図８の工程終了時の状態を、結晶基板の面直方向の裏側主面側から見た平面図である。 本実施形態の太陽電池の製造方法の各工程を示す部分的な模式断面図であり、（ａ）は第１半導体層除去工程後の状態を模式的に示した断面斜視図であり、（ｂ）はｎ側半導体層形成工程後の状態を模式的に示した断面斜視図であり、（ｃ）はリフトオフ工程後の状態を模式的に示した断面斜視図である。なお、理解を容易にするために、各図ではテクスチャ構造を省略して描写している。 第１半導体層除去工程においてリフトオフ層が除去されなかった場合の説明図であり、（ａ）は第１半導体層除去工程後の状態を模式的に示した断面図であり、（ｂ）はｎ側半導体層形成工程後の状態を模式的に示した断面図であり、（ｃ）はリフトオフ工程後の状態を模式的に示した断面図である。 第１半導体層除去工程においてリフトオフ層の厚みが厚い場合の説明図であり、（ａ）は第１半導体層除去工程後の状態を模式的に示した断面図であり、（ｂ）はｎ側半導体層形成工程後の状態を模式的に示した断面図であり、（ｃ）はリフトオフ工程後の状態を模式的に示した断面図である。 本実施形態の変形例を示す図９に相当するｎ側半導体層形成工程後の状態を示す模式断面図である。 本実施形態の変形例を示す図１０に相当するリフトオフ工程後の状態を示す模式断面図である。
　本発明の一実施形態について説明すると以下の通りであるが、これに限定されるものではない。なお、便宜上、ハッチングや部材符号等を省略する場合もあるが、かかる場合、他の図面を参照するものとする。また、図面における種々部材の寸法は、便宜上、見やすいように調整されている。
　太陽電池１０は、図１のように、シリコン（Ｓｉ）製の結晶基板１１を用いる。結晶基板１１は、互いに対向する２つの主面１１Ｓ（１１ＳＵ、１１ＳＢ）を有する。
　ここでは、光が入射される主面を表側主面１１ＳＵと呼び、これと反対側の主面を裏側主面１１ＳＢと呼ぶ。便宜上、表側主面１１ＳＵは、裏側主面１１ＳＢよりも積極的に受光させる側であることから受光側とし、積極的に受光させない側を非受光側とする。
　太陽電池１０は、いわゆるヘテロ接合結晶シリコン太陽電池であり、図１のように、電極層１５（第１電極層１５ｐ、第２電極層１５ｎ）を裏側主面１１ＳＢに配置したバックコンタクト型（裏面電極型）太陽電池である。
　太陽電池１０は、結晶基板１１、真性半導体層１２、導電型半導体層１３（ｐ型半導体層１３ｐ、ｎ型半導体層１３ｎ）、低反射層１４、及び電極層１５（透明電極層１７、金属電極層１８）を含む。
　以下では、便宜上、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに個別に対応する部材には、参照符号の末尾に「ｐ」又は「ｎ」を付すことがある。また、ｐ型、ｎ型のように導電型が相違するため、一方の導電型を「第１導電型」、他方の導電型を「第２導電型」と称することもある。
　本実施形態の太陽電池１０は、図１のように、結晶基板１１（半導体基板）の表側主面１１ＳＵ（第２主面）上に真性半導体層１２Ｕ及び低反射層１４がこの順に積層されている。
　太陽電池１０は、結晶基板１１の裏側主面１１ＳＢ（第１主面）の一部において真性半導体層１２ｐ、ｐ型半導体層１３ｐ、及び第１電極層１５ｐがこの順に積層されている。太陽電池１０は、結晶基板１１の裏側主面１１ＳＢの他の部分において真性半導体層１２ｎ、ｎ型半導体層１３ｎ、及び第２電極層１５ｎがこの順に積層されている。
　また、太陽電池１０は、真性半導体層１２ｎ及びｎ型半導体層１３ｎの一部がｐ型半導体層１３ｐの一部にオーバーラップしており、当該オーバーラップ部分では、ｐ型半導体層１３ｐとｎ型半導体層１３ｎの間に真性半導体層１２ｎが介在している。
　結晶基板１１は、単結晶シリコンで形成された半導体基板であっても、多結晶シリコンで形成された半導体基板であってもよい。以下では、単結晶シリコン基板を例に挙げて説明する。
　結晶基板１１の導電型は、シリコン原子に対して電子を導入する不純物（例えば、リン（Ｐ）原子）が導入されたｎ型単結晶シリコン基板であってもよい。また、結晶基板１１の導電型は、シリコン原子に対して正孔を導入する不純物（例えば、ホウ素（Ｂ）原子）が導入されたｐ型単結晶シリコン基板であってもよい。以下では、キャリア寿命が長いといわれるｎ型の単結晶基板を例に挙げて説明する。
　結晶基板１１は、受光した光を閉じこめておくという観点から、２つの主面１１Ｓの表面に、山（凸）と谷（凹）とから構成されるテクスチャ構造ＴＸ（第１テクスチャ構造）を有していてもよい。なお、テクスチャ構造ＴＸ（凹凸面）は、例えば、結晶基板１１における面方位が（１００）面のエッチングレートと、面方位が（１１１）面のエッチングレートとの差を応用した異方性エッチングによって形成される。
　結晶基板１１の厚さは、２５０μｍ以下であってもよい。
　なお、厚さを測定する場合の測定方向は、結晶基板１１の平均面（平均面とは、テクスチャ構造ＴＸに依存しない基板全体としての面を意味する）に対する垂直方向である。これ以降、この垂直方向、すなわち、厚さを測定する方向を面直方向とする。
　テクスチャ構造ＴＸにおける凹凸の大きさは、例えば、頂点の数で定義することが可能である。本実施形態では、光取り込み性能と生産性との観点から、頂点の数が、５００００個／ｍｍ２以上１０００００個／ｍｍ２以下の範囲であることが好ましく、特に、７００００個／ｍｍ２個以上８５０００個／ｍｍ２以下であることが好ましい。
　なお、結晶基板１１の厚さは、２５０μｍ以下とすると、シリコンの使用量を減らせるため、シリコン基板を確保しやすくなり、低コスト化が図れる。その上、シリコン基板内で光励起により生成した正孔と電子とを裏面側のみで回収するバックコンタクト構造では、各励起子の自由行程の観点からも好ましい。
　一方で、結晶基板１１の厚さが過度に小さいと、機械的強度の低下が生じたり、外光（太陽光）が十分に吸収されず、短絡電流密度が減少したりする。このため、結晶基板１１の厚さは、５０μｍ以上が好ましく、７０μｍ以上がより好ましい。
　結晶基板１１の主面にテクスチャ構造ＴＸが形成されている場合には、結晶基板１１の厚さは、受光側及び裏面側のそれぞれの凹凸構造における凸の頂点を結んだ直線間の距離で表される。
　真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、結晶基板１１の両主面１１Ｓ（１１ＳＵ、１１ＳＢ）を覆うことによって、結晶基板１１への不純物の拡散を抑えつつ、表面パッシベーションを行う。
　なお、「真性（ｉ型）」とは、導電性不純物を含まない完全な真性に限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物又はｐ型不純物を含む「弱ｎ型」又は「弱ｐ型」の実質的に真性である層をも包含する。
　なお、真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、必須ではなく、必要に応じて、適宜形成すればよい。
　真性半導体層１２の材料は、特に限定されないが、非晶質シリコン系薄膜であってもよく、シリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ－Ｓｉ：Ｈ薄膜）であってもよい。なお、ここでいう非晶質とは、長周期で秩序を有していない構造を意味する。すなわち、完全な無秩序なだけでなく、短周期で秩序を有しているものも含まれる。
　真性半導体層１２の厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　真性半導体層１２の形成方法は、特に限定されないが、プラズマＣＶＤ（Plasma enhanced Chemical Vapor Deposition）法が用いられる。この方法によると、単結晶シリコンへの不純物の拡散を抑制しつつ、基板表面のパッシベーションを有効に行える。また、プラズマＣＶＤ法であれば、真性半導体層１２における層中の水素濃度をその厚さ方向で変化させることにより、キャリアの回収を行う上で有効なエネルギーギャッププロファイルの形成をも行える。
　なお、プラズマＣＶＤ法による薄膜の成膜条件としては、例えば、基板温度が１００℃以上３００℃以下、圧力が２０Ｐａ以上２６００Ｐａ以下、及び高周波のパワー密度が０．００３Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下であってもよい。
　また、薄膜の形成に使用される原料ガスとしては、真性半導体層１２の場合は、モノシラン（ＳｉＨ４）及びジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はそれらのガスと水素（Ｈ２）とを混合したガスであってもよい。
　なお、上記のガスに、メタン（ＣＨ４）、アンモニア（ＮＨ３）若しくはモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加して、シリコンカーバイド（ＳｉＣ）、シリコンナイトライド（ＳｉＮＸ）又はシリコンゲルマニウム（ＳｉＧｅ）等のシリコン化合物を形成することにより、薄膜のエネルギーギャップを適宜変更してもよい。
　導電型半導体層１３としては、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが挙げられる。ｐ型半導体層１３ｐは、図１に示すように、結晶基板１１の裏側主面１１ＳＢの一部に真性半導体層１２ｐを介して形成される。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面１１ＳＢの他の一部に真性半導体層１２ｎを介して形成される。すなわち、ｐ型半導体層１３ｐと結晶基板１１との間、及び、ｎ型半導体層１３ｎと結晶基板１１との間に、それぞれパッシベーションの役割を果たす中間層として真性半導体層１２（１２ｐ・１２ｎ）が介在する。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、パッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、結晶基板１１の裏側において、真性半導体層１２を介して電気的に分離されるように配置される。導電型半導体層１３の幅は、５０μｍ以上３０００μｍ以下であってよく、８０μｍ以上５００μｍ以下であってもよい。
　なお、半導体層１２，１３の幅及び電極層１７，１８の幅は、特に断りがない限り、パターン化された各層の一部分の長さで、パターン化により、例えば、線状になった一部分の延び方向と直交する方向の長さを意味する。
　太陽電池１０では、真性半導体層１２ｎの一部及びｎ型半導体層１３ｎの一部が、ｐ型半導体層１３ｐの上に形成される。真性半導体層１２ｎ及びｎ型半導体層１３ｎにおける、ｐ型半導体層１３ｐの上に形成された部分は、幅方向の端縁が略面一になるように形成される。
　ところで、結晶基板１１内で生成した光励起子（キャリア）が導電型半導体層１３を介して取り出される場合、正孔は電子よりも有効質量が大きい。このため、輸送損を低減させるという観点から、ｐ型半導体層１３ｐがｎ型半導体層１３ｎよりも幅が狭くてもよい。例えば、ｐ型半導体層１３ｐの幅は、ｎ型半導体層１３ｎの幅の０．５倍以上０．９倍以下であってもよく、また、０．６倍以上０．８倍以下であってもよい。
　ｐ型半導体層１３ｐは、ｐ型のドーパント（ホウ素等）が添加されたシリコン層であって、不純物拡散の抑制又は直列抵抗の抑制の観点から、非晶質シリコンで形成されてもよい。一方、ｎ型半導体層１３ｎは、ｎ型のドーパント（リン等）が添加されたシリコン層であって、ｐ型半導体層１３ｐと同様に、非晶質シリコン層で形成されてもよい。
　導電型半導体層１３の原料ガスとしては、モノシラン（ＳｉＨ４）若しくはジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はシリコン系ガスと水素（Ｈ２）との混合ガスを用いてもよい。
　なお、ドーパントガスには、ｐ型半導体層１３ｐの形成にはジボラン（Ｂ２Ｈ６）等が用いられ、ｎ型半導体層の形成にはホスフィン（ＰＨ３）等が用いられる。また、ホウ素（Ｂ）又はリン（Ｐ）といった不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈した混合ガスを用いてもよい。
　また、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎのエネルギーギャップの調整のために、メタン（ＣＨ４）、二酸化炭素（ＣＯ２）、アンモニア（ＮＨ３）又はモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加することにより、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎが合金化されてもよい。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、図３のように、結晶基板１１を裏側主面１１ＳＢ側からみたときに、それぞれ櫛状となっている。すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、結晶基板１１を裏側主面１１ＳＢ側からみたときに、所定の方向に延びたバスバー下地部３０（３０ｐ、３０ｎ）（下地櫛背部）と、バスバー下地部３０からバスバー下地部３０の延び方向に対する交差方向に延びた複数のフィンガー下地部３１（３１ｐ、３１ｎ）（下地櫛歯部）を備えている。
　ｎ型半導体層１３ｎは、ｐ型半導体層１３ｐの一部に覆い被さっており、結晶基板１１を裏側主面１１ＳＢ側からみたときに、ｐ型半導体層１３ｐの一部と重なっている。
　低反射層１４は、太陽電池１０が受けた光の反射を抑制する層である。低反射層１４の材料には、光を透過する透光性の材料であれば、特に限定されないが、例えば、酸化ケイ素（ＳｉＯＸ）、窒化ケイ素（ＳｉＮＸ）、酸化亜鉛（ＺｎＯ）又は酸化チタン（ＴｉＯＸ）が挙げられる。また、低反射層１４の形成方法としては、例えば、酸化亜鉛又は酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料で塗布してもよい。
　電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎをそれぞれ覆うように形成されて、各導電型半導体層１３と電気的に接続される。これにより、電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに生じるキャリアを導く輸送層として機能する。
　なお、各半導体層１３ｐ、１３ｎに対応する電極層１５ｐ、１５ｎは、乖離して配置されることで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの短絡を防止する。
　電極層１５は、導電性の高い金属のみで形成されてもよい。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎとのそれぞれの電気的な接合の観点から、又は電極材料である金属の両半導体層１３ｐ、１３ｎに対する原子の拡散を抑制するという観点から、太陽電池１０は、透明導電性酸化物で構成された透明電極層１７を、金属製の電極層１８とｐ型半導体層１３ｐとの間及び金属製の電極層１８とｎ型半導体層１３ｎとの間にそれぞれ設けてもよい。
　本実施形態においては、透明導電性酸化物で形成される電極層１５を透明電極層１７と称し、金属製の電極層１５を金属電極層１８と称する。
　図２に示す結晶基板１１の裏側主面１１ＳＢの平面図に示すように、それぞれ櫛歯形状を持つｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおいて、下地櫛背部上に形成される電極層１５をバスバー部２０と称し、下地櫛歯部上に形成される電極層１５をフィンガー部２１と称することがある。
　すなわち、本実施形態の太陽電池１０は、図２のように、結晶基板１１を裏側主面１１ＳＢ側からみたときに、櫛状の第１電極層１５ｐと、櫛状の第２電極層１５ｎが形成されている。各電極層１５（１５ｐ、１５ｎ）は、所定の方向に延びたバスバー部２０（２０ｐ、２０ｎ）と、バスバー部２０からバスバー部２０の延び方向に対する交差方向に延びた複数のフィンガー部２１（２１ｐ、２１ｎ）を備えている。
　バスバー部２０（２０ｐ、２０ｎ）は、図３のように、バスバー下地部３０（３０ｐ、３０ｎ）上にバスバー下地部３０に沿って形成されている。
　フィンガー部２１（２１ｐ、２１ｎ）は、フィンガー下地部３１（３１ｐ、３１ｎ）上にフィンガー下地部３１に沿って形成されている。
　太陽電池１０は、結晶基板１１を裏側主面１１ＳＢ側からみたときに、第１電極層１５ｐと第２電極層１５ｎの間に隙間があり、接触していない。
　透明電極層１７は、材料としては特に限定されないが、例えば、酸化亜鉛（ＺｎＯ）若しくは酸化インジウム（ＩｎＯＸ）、又は酸化インジウムに種々の金属酸化物、例えば酸化チタン（ＴｉＯＸ）、酸化スズ（ＳｎＯＸ）、酸化タングステン（ＷＯＸ）若しくは酸化モリブデン（ＭｏＯＸ）等を１重量％以上１０重量％以下で添加した透明導電性酸化物が挙げられる。
　透明電極層１７の厚さは、２０ｎｍ以上２００ｎｍ以下であってもよい。この厚さに好適な透明電極層１７の形成方法には、例えば、スパッタ法等の物理気相堆積（ＰＶＤ：physical Vapor Deposition）法、又は、有機金属化合物と酸素又は水との反応を利用した金属有機化学気相堆積（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法等が挙げられる。
　金属電極層１８は、材料としては特に限定されないが、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はニッケル（Ｎｉ）等が挙げられる。
　金属電極層１８の厚さは、１μｍ以上８０μｍ以下であってもよい。この厚さに好適な金属電極層１８の形成方法には、材料ペーストをインクジェットによる印刷若しくはスクリーン印刷する印刷法、又はめっき法が挙げられる。但し、これには限定されず、真空プロセスを採用する場合には、真空蒸着法（以下、単に蒸着法ともいう）又はスパッタリング法を採用してもよい。
　また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおける櫛歯部たるフィンガー下地部３１ｐ、３１ｎの幅と、この櫛歯部の上に形成される金属電極層１８の幅（フィンガー部２１ｐ、２１ｎの幅）とは、同程度であってもよい。但し、フィンガー下地部３１ｐ、３１ｎの幅と比べて、フィンガー部２１ｐ、２１ｎの幅が狭くてもよい。また、金属電極層１８同士のリークが防止されるのであれば、フィンガー下地部３１ｐ、３１ｎの幅と比べて、フィンガー部２１ｐ、２１ｎの幅が広くてもよい。
　なお、本実施形態では、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２、導電型半導体層１３、低反射層１４、及び電極層１５を積層した状態で、各接合面のパッシベーション、導電型半導体層１３及びその界面における欠陥準位の発生の抑制、並びに透明電極層１７における透明導電性酸化物の結晶化を目的として、所定のアニール処理を施す。
　このアニール処理には、例えば、上記の各層を形成した結晶基板１１を１５０℃以上２００℃以下に過熱したオーブンに投入して行うアニール処理が挙げられる。この場合、オーブン内の雰囲気は、大気でもよく、さらには、水素又は窒素を用いると、より効果的なアニール処理を行える。また、このアニール処理は、各層を形成した結晶基板１１に、赤外線ヒータにより赤外線を照射させるＲＴＡ（Rapid Thermal Annealing）処理であってもよい。
　［太陽電池の製造方法］
　以下、本実施形態に係る太陽電池１０の製造方法について図４～図１０を参照しながら説明する。
　まず、図４に示すように、表側主面１１ＳＵ及び裏側主面１１ＳＢにそれぞれテクスチャ構造ＴＸを有する結晶基板１１を準備する（結晶基板準備工程）。
　次に、図５に示すように、結晶基板１１の表側主面１１ＳＵの上に、例えば真性半導体層１２Ｕを形成する。続いて、形成した真性半導体層１２Ｕの上に低反射層１４を形成する（表側半導体層形成工程）。
　このとき、低反射層１４には、光閉じ込めの観点から、適した光吸収係数及び屈折率を有するシリコンナイトライド（ＳｉＮＸ）又はシリコンオキサイド（ＳｉＯＸ）が用いられる。
　次に、裏側に半導体層１２ｐ、１３ｐを形成するｐ側半導体層形成工程を行う。具体的には、まず図６に示すように、結晶基板１１の裏側主面１１ＳＢの上に、例えばｉ型非晶質シリコンを用いた真性半導体層１２ｐを形成する（第１真性半導体層形成工程）。
　続いて、形成した真性半導体層１２ｐの上に、ｐ型半導体層１３ｐを形成する（第１半導体層形成工程）。
　これらの工程により、結晶基板１１における一方の主面である裏側主面１１ＳＢの上に、ｐ型半導体層１３ｐが形成される。
　このように、ｐ型半導体層１３ｐ（第１半導体層）を形成する第１半導体層形成工程は、ｐ型半導体層１３ｐを形成する第１半導体層形成工程よりも前に、結晶基板１１（半導体基板）の一方の主面１１Ｓ（裏側主面１１ＳＢ）の上に真性半導体層１２ｐ（第１真性半導体層）を形成する第１半導体層形成工程を含む。
　その後、形成したｐ型半導体層１３ｐの上に、リフトオフ層ＬＦを積層する（リフトオフ層積層工程）。
　このリフトオフ層ＬＦは、金属を主成分として含むことが好ましい（なお、主成分とは、リフトオフ層ＬＦを形成する材料のうちの５０％以上の含有材料成分である）。
　具体的には、リフトオフ層ＬＦは、銀又は原子番号が５ｎ＋４（ｎは４以上１５以下の整数）の金属元素うち１種類以上から選択された元素を主成分として含む。
　原子番号が５ｎ＋４である金属には、クロム（原子番号２４）、銅（原子番号２９）、イットリウム（原子番号３９）、インジウム（原子番号４９）、ガドリニウム（原子番号６４）、ツリウム（原子番号６９）、タングステン（原子番号７４）、又は、金（原子番号７９）が挙げられる。
　リフトオフ層ＬＦに求められる特性としては、溶解する液の選択性があり、銀以外の金属に対して５ｎ＋４の関係が成り立つ理由は明確になっていないが、ｄ・ｆ軌道の電子数とエッチング液に対するイオン化率との関係があると考えることができる。
　リフトオフ層ＬＦは、純金属又は金属合金であってもよく、純金属又は金属合金を９０％以上含むことが好ましく、９５％以上含むことがより好ましい。
　なお、リフトオフ層ＬＦは、真空プロセス、特に、化学気相堆積法（ＣＶＤ法）又は物理気相堆積法（ＰＶＤ法）により形成される。これらの方法では、原料ガスの流量比、圧力、又は電源の設定電圧等の製膜条件により密度等の膜質が制御される。さらに、前記の製膜条件を膜厚方向で変えることにより、膜厚方向のエッチング特性が調整されてもよい。
　特にＰＶＤ法の場合、スパッタリング法よりも真空蒸着法の方が好ましい場合がある。これは、製膜された金属膜の結晶の質がエッチング・リフトオフ特性に影響するためである。例えば銅や銀は、結晶粒径を大きくする方が良好な結果を得られやすいため、真空蒸着法を選択することが好ましくなる場合がある。
　ここでいう「真空蒸着法」とは、抵抗加熱型真空蒸着法や、電子ビーム蒸着法、フラッシュ蒸着法を含む。
　次に、図７、図８に示すように、結晶基板１１の裏側主面１１ＳＢにおいて、リフトオフ層ＬＦ及びｐ型半導体層１３ｐをパターニングする（パターニング工程）。
　これにより、ｐ型半導体層１３ｐが形成されない非形成領域ＮＡが生じる。一方、結晶基板１１の裏側主面１１ＳＢでエッチングされなかった領域には、リフトオフ層ＬＦ及びｐ型半導体層１３ｐが残る。
　図７、図８に示すパターニング工程では、結晶基板１１の面直方向の裏側主面１１ＳＢ側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチングで溶けた面積（以下、エッチング面積という）が、リフトオフ層ＬＦのエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦを除去する。
　より詳しくは、結晶基板１１の面直方向の裏側主面１１ＳＢ側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅以上になるように、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦを除去する。
　実際の工程では、図７に示すように、リフトオフ層ＬＦを、第１エッチング液を用いたウエットエッチングにより選択的に除去した後、図８に示すように、真性半導体層１２及びｐ型半導体層１３ｐを、第２エッチング液を用いたウエットエッチングにより選択的に除去する。
　すなわち、パターニング工程は、第１エッチング液を用いて主にリフトオフ層ＬＦのエッチングを行うリフトオフ層除去工程と、第２エッチング液を用いて主に真性半導体層１２及びｐ型半導体層１３ｐのエッチングを行う第１半導体層除去工程をこの順に含む。
　このようなパターニング工程は、フォトリソグラフィ法、例えば所定のパターンを有するレジスト膜（不図示）をリフトオフ層ＬＦの上に形成し、レジスト膜によってマスクされた領域はエッチングにより溶けず、マスクされていない領域が溶解することで実現される。図７、図８に示すように、真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦの各層をパターニングすることにより、結晶基板１１の裏側主面１１ＳＢの一部の領域に非形成領域ＮＡ、すなわち裏側主面１１ＳＢの露出領域が生じる。
　図７に示すリフトオフ層除去工程で使用する第１エッチング液としては、例えば、塩酸又は硫酸などの強酸系のエッチング液のほかに、次亜塩素酸ナトリウム水溶液又はアルカリなどのアルカリ系のエッチングが用いられる。
　一方で、図８に示す第１半導体層除去工程で使用する第２エッチング液としては、例えば、オゾンをフッ化水素酸に溶解させた溶液（以下、オゾン／フッ化水素酸液）が用いられる。
　なお、第２エッチング液であるオゾン／フッ化水素酸液は、真性半導体層１２ｐ及びｐ型半導体層１３ｐのみでなく、リフトオフ層ＬＦもエッチング又は腐食する可能性がある。この場合、図８に示す第１半導体層除去工程後の状態では、図７に示すリフトオフ層除去工程後の状態と比較して、リフトオフ層ＬＦの幅方向の端縁部が後退する。
　これにより、リフトオフ層ＬＦの端縁部がｐ型半導体層１３ｐの端縁部よりも後退した状態となる。すなわち、ｐ型半導体層１３ｐは、図１３（ａ）から読み取れるように、リフトオフ層ＬＦから露出した部分（露出部分３５）があり、当該露出部分３５はリフトオフ層ＬＦの縁に沿って形成されている。言い換えると、ｐ型半導体層１３ｐの端面とリフトオフ層ＬＦの端面は、ｐ型半導体層１３ｐの主面の一部を介して段状に連続している。
　この結果、図１２に示すように、結晶基板１１の面直方向の裏側主面１１ＳＢ側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅以上になる。
　次に、図９に示すように、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成するｎ側半導体層形成工程を行う。すなわち、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ、及び真性半導体層１２ｐを含め、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２ｎ及びｎ型半導体層１３ｎを順次形成する。
　すなわち、ｎ側半導体層形成工程では、結晶基板１１の裏側主面１１ＳＢ上からｐ型半導体層１３ｐ及びリフトオフ層ＬＦの積層部分に跨って真性半導体層１２ｎを積層する第２真性半導体層形成工程と、真性半導体層１２ｎ上にｎ型半導体層１３ｎを積層する第２半導体層形成工程を実施する。言い換えると、パターニング工程により半導体層１２ｐ、１３ｐが除去された除去部分（非形成領域ＮＡ）から、半導体層１２ｐ，１３ｐのリフトオフ層ＬＦからの露出部分及びリフトオフ層ＬＦに跨って真性半導体層１２ｎ及び型半導体層１３ｎを積層する。
　このようなｎ型半導体層１３ｎ（第２半導体層）を形成する第２半導体層形成工程は、ｎ型半導体層１３ｎを形成する第２半導体層形成工程よりも前に、結晶基板１１（半導体基板）のリフトオフ層ＬＦ及びｐ型半導体層１３ｐを含む一方の主面１１Ｓ（裏側主面１１ＳＢ）の上に真性半導体層１２ｎ（第２真性半導体層）を形成する第２真性半導体層形成工程が実施される。
　これにより、真性半導体層１２ｎとｎ型半導体層１３ｎとの積層膜が、非形成領域ＮＡ上と、リフトオフ層ＬＦの表面及び側面（端面）と、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ及び真性半導体層１２ｐの側面（端面）とを覆うように形成される。
　ここで、本実施形態では、リフトオフ層ＬＦの端縁部がｐ型半導体層１３ｐの端縁部よりも後退した状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成する。そのため、図９、図１３（ｂ）に示すように、真性半導体層１２ｎの一部及びｎ型半導体層１３ｎの一部は、ｐ型半導体層１３ｐの上に直接乗り上げて形成される。
　次に、図１０、図１３（ｃ）に示すように、エッチング液を用いて、積層したリフトオフ層ＬＦを除去することにより、リフトオフ層ＬＦを覆うｎ型半導体層１３ｎ及び真性半導体層１２ｎを結晶基板１１から除去する（リフトオフ工程）。
　ここでは、リフトオフ層ＬＦを覆う第２真性半導体層１２ｎ及びｎ型半導体層１３ｎを溶解する必要はなく、リフトオフ層ＬＦの除去と同時に結晶基板１１から剥離され、ｐ型半導体層１３ｐの一部が露出する。
　なお、このリフトオフ工程に使用するエッチング液は、リフトオフ層ＬＦを溶解しかつ各真性半導体層１２及び導電型半導体層１３を溶解しない溶媒を用いることが好ましい。
　例えば、リフトオフ層ＬＦが、クロム、イットリウム、ガドリニウム、又はツリウム等の場合、エッチング液は希塩酸又は希硫酸であると好ましく、リフトオフ層ＬＦが銅の場合、エッチング液は塩化鉄水溶液であると好ましい。
　リフトオフ層ＬＦが銀の場合、エッチング液は希硝酸、又は、希硝酸に大過剰のアンモニア水を添加した水溶液であると好ましく、リフトオフ層ＬＦがインジウムの場合、エッチング液は塩酸又は希硫酸であると好ましい。
　リフトオフ層ＬＦがタングステンの場合、エッチング液は次亜塩素酸ナトリウム水溶液であると好ましく、リフトオフ層ＬＦが金の場合、エッチング液はシアン化カリウム水溶液であると好ましい。
　次に、電極層形成工程を行う。具体的には、図１１に示すように、結晶基板１１における裏側主面１１ＳＢの上、すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎのそれぞれに、例えば、マスクを用いたスパッタリング法により透明電極層１７（１７ｐ、１７ｎ）を形成する（透明電極層形成工程）。
　なお、透明電極層１７（１７ｐ、１７ｎ）の形成は、スパッタリング法に代えて、以下のようにしてもよい。
　例えば、透明電極層１７は、マスクを用いずに透明導電性酸化物膜を裏側主面１１ＳＢ上の全面に成膜し、その後、フォトリソグラフィ法により、ｐ型半導体層１３ｐ上及びｎ型半導体層１３ｎ上にそれぞれ透明導電性酸化物膜を残すエッチングを行って形成してもよい。
　その後、透明電極層１７の上に、例えば開口部を有するメッシュスクリーン（不図示）を用いて、線状の金属電極層１８（１８ｐ、１８ｎ）を形成する（金属電極層形成工程）。
　このように、電極層形成工程は、透明電極層形成工程と金属電極層形成工程をこの順に含み、ｐ型半導体層１３ｐのｎ型半導体層１３ｎからの露出部分に第１電極層１５ｐが積層され、ｎ型半導体層１３ｎ上に第２電極層１５ｎが積層される。
　以上の工程により、裏面接合型の太陽電池１０が形成される。
　（まとめ及び効果）
　上述した太陽電池１０の製造方法から以下のことがいえる。
　まず、図１０に示すリフトオフ工程では、エッチング液により、リフトオフ層ＬＦを除去すると、このリフトオフ層ＬＦの上に堆積していた真性半導体層１２ｎ及びｎ型半導体層１３ｎも結晶基板１１から同時に除去される（いわゆるリフトオフ）。
　この工程では、図７に示すリフトオフ層除去工程での、例えばフォトリソグラフィ法を用いた場合と比べて、フォトリソグラフィ法に使用するレジスト塗布工程及び現像工程を要しない。このため、ｎ型半導体層１３ｎが簡便にパターン化できる。
　リフトオフ層ＬＦは金属を主成分として含み、真性半導体層１２ｐ、ｐ型半導体層１３ｐ、及びリフトオフ層ＬＦをパターニングするパターニング工程では、結晶基板１１の面直方向の裏側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積以下になるように、２種類以上の異なるエッチング液を用いたウエットエッチングにより真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦが除去される。
　このように、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積以下になるようにエッチングすることにより、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成した段階で、結晶基板１１の露出が防止される。
　すなわち、仮に、結晶基板１１の面直方向の裏側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積よりも大きい場合、図１４（ａ）のように、真性半導体層１２ｐ及びｐ型半導体層１３ｐがリフトオフ層ＬＦよりも後退したような状態（サイドカットされた状態）になる。
　この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すると、図１４（ｂ）のように、リフトオフ層ＬＦがマスクのような役割を果たして、非形成領域ＮＡ上の真性半導体層１２ｎの側面と、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面との間に隙間Ｓが生じる。
　そして、リフトオフ層ＬＦ、それを覆う真性半導体層１２ｎ及びｎ型半導体層１３ｎを除去すると、図１４（ｃ）のように、真性半導体層１２ｐ及びｐ型半導体層１３ｐと、真性半導体層１２ｎ及びｎ型半導体層１３ｎとの間において、結晶基板１１の裏側主面１１ＳＢが露出した状態になる。結晶基板１１の裏側主面１１ＳＢが露出した状態になれば、露出した面積分だけ正孔及び電子の回収できる有効面積が減少するため、太陽電池１０の性能が劣化してしまう。
　これに対して、本実施形態のように、リフトオフ層ＬＦが金属を主成分として含まれていると、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング特性と、リフトオフ層ＬＦのエッチング特性とが大きく異なる。そして、リフトオフ層ＬＦをエッチングする際のエッチング液と、真性半導体層１２ｐ及びｐ型半導体層１３ｐをエッチングする際のエッチング液とを異ならせることで、各層のエッチング面積のコントロール、特に、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅方向におけるパターニング精度が高くなる。これにより、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積が、リフトオフ層ＬＦのエッチング面積以下になる。
　この結果、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面とリフトオフ層ＬＦの側面とが面一になるか、又は、リフトオフ層ＬＦが真性半導体層１２ｐ及びｐ型半導体層１３ｐよりも後退したような状態になる。この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すれば、真性半導体層１２ｎは、少なくとも、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面に接触するように形成される。そのため、結晶基板１１の露出が抑制される。したがって、太陽電池１０の性能の劣化が抑えられ、高性能な太陽電池１０が製造される。
　これらのことから、本実施形態によれば、高性能なバックコンタクト型太陽電池を、効率良く製造される。
　前述のように、各層のエッチング面積をコントロールするためには、図７のリフトオフ層除去工程で用いられる第１エッチング液のエッチング速度が、以下の関係式（１）：
　真性半導体層１２ｐのエッチング速度≦ｐ型半導体層１３ｐのエッチング速度＜＜リフトオフ層ＬＦのエッチング速度・・・（１）
を満たすとともに、図８に示す第１半導体層除去工程で用いられる第２エッチング液のエッチング速度が、以下の関係式（２）：
　真性半導体層１２ｐのエッチング速度≦ｐ型半導体層１３ｐのエッチング速度≦リフトオフ層ＬＦのエッチング速度・・・（２）
を満たすことが好ましい。
　すなわち、第１エッチング液は、真性半導体層１２ｐのエッチング速度がｐ型半導体層１３ｐのエッチング速度以下であることが好ましい。第１エッチング液は、ｐ型半導体層１３ｐのエッチング速度がリフトオフ層ＬＦのエッチング速度未満であって、かつリフトオフ層ＬＦのエッチング速度よりも非常に遅いことが好ましい。
　第１エッチング液は、ｐ型半導体層１３ｐのエッチング速度がリフトオフ層ＬＦのエッチング速度の１０分の１以下であることが好ましく、１００分の１以下であることがより好ましい。
　また、第２エッチング液は、真性半導体層１２ｐのエッチング速度がｐ型半導体層１３ｐのエッチング速度以下であることが好ましい。第２エッチング液は、ｐ型半導体層１３ｐのエッチング速度がリフトオフ層ＬＦのエッチング速度以下であることが好ましい。
　第１エッチング液が前記関係式（１）を満たせば、図７に示すリフトオフ層除去工程において、リフトオフ層ＬＦを選択的にかつ速く溶解させることができる。
　そして、第２エッチング液が前記関係式（２）を満たすことにより、図８に示す第１半導体層除去工程において、真性半導体層１２ｐ及びｐ型半導体層１３ｐを溶解させるときに、リフトオフ層ＬＦも一緒に溶解する。
　このため、真性半導体層１２ｐ及びｐ型半導体層１３ｐのエッチング面積がリフトオフ層ＬＦのエッチング面積よりも大きくなることがなく、真性半導体層１２ｐ及びｐ型半導体層１３ｐのサイドカットが生じ難い。
　前述の関係式（１）及び（２）は、エッチング液の種類（濃度が相違するエッチング液も含む）により、満足させられる。
　リフトオフ層ＬＦの膜厚は、２０ｎｍ以上２５０ｎｍ以下であることが好ましく、特には５０ｎｍ以上２００ｎｍ以下であることが好ましい。すなわち、リフトオフ層ＬＦの膜厚が厚すぎると、図７に示すリフトオフ層除去工程におけるエッチング不足又は生産性の低下が懸念される。また、リフトオフ層ＬＦの膜厚が厚すぎると、サイドエッチングによりリフトオフ層ＬＦに逆テーパー状のアンダーカットが生じる可能性がある。
　図１５（ａ）のようにリフトオフ層ＬＦに逆テーパー状のアンダーカットが生じると、リフトオフ層ＬＦの幅が、ｐ型半導体層１３ｐに近づくほどリフトオフ層ＬＦの表面と比べて狭くなる。このため、真性半導体層１２ｐ及びｐ型半導体層１３ｐをエッチングした後の状態において、真性半導体層１２ｐ及びｐ型半導体層１３ｐの端縁部が、リフトオフ層ＬＦにおけるｐ型半導体層１３ｐから最も遠い側の部分の端縁部よりも後退した状態になる。
　この状態で、図１５（ｂ）のように真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すると、前述したように、リフトオフ層ＬＦがマスクのような役割を果たして、非形成領域ＮＡ上の真性半導体層１２ｎの側面と、真性半導体層１２ｐ及びｐ型半導体層１３ｐの側面との間に隙間Ｓが生じて、最終的に、図１５（ｃ）のように結晶基板１１の裏側主面１１ＳＢが露出してしまう。
　よって、リフトオフ層ＬＦの膜厚は、前記のような逆テーパー状のアンダーカットを防止できる程度の膜厚にする必要がある。一方で、膜厚が薄すぎると、図７に示すリフトオフ層除去工程でリフトオフ層ＬＦをパターニングする際にリフトオフ層ＬＦが完全に除去される（リフトオフされる）おそれがある。そのため、ある程度の膜厚は必要になる。したがって、リフトオフ層ＬＦの膜厚は、２０ｎｍ以上２５０ｎｍ以下であることが好ましい。
　太陽電池１０は、結晶基板１１がテクスチャ構造ＴＸを有しており、この結晶基板１１の裏側主面１１ＳＢの上に形成されるｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各面には、テクスチャ構造ＴＸを反映したテクスチャ構造（第２テクスチャ構造）が含まれることが好ましい。すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、下地の結晶基板１１のテクスチャ構造ＴＸが反映された第２テクスチャ構造を備えていることが好ましい。
　表面にテクスチャ構造ＴＸを有する導電型半導体層１３であると、テクスチャ構造ＴＸの凹凸に起因して、エッチング液が導電型半導体層１３に染み込みやすくなる。このため、導電型半導体層１３が除去されやすく、すなわちパターニングされやすくなる。
　なお、本実施形態においては、結晶基板１１の両主面１１Ｓ、すなわち、表側主面１１ＳＵと裏側主面１１ＳＢとにテクスチャ構造ＴＸ（第１テクスチャ構造）を設けたが、いずれか一方の主面にのみに設けてもよい。
　テクスチャ構造ＴＸを表側主面１１ＳＵに設けた場合は、受光した光の取り込み効果及び閉じ込め効果が高くなる。
　一方、テクスチャ構造ＴＸを裏側主面１１ＳＢに設けた場合は、光の取り込み効果が向上すると共に、導電型半導体層１３のパターニングが容易となる。
　従って、結晶基板１１のテクスチャ構造ＴＸは、少なくとも一方の主面１１Ｓに設ければよい。
　また、本実施形態においては、両主面１１Ｓのテクスチャ構造ＴＸを同一パターンとしたが、これに限られず、表側主面１１ＳＵと裏側主面１１ＳＢとでテクスチャ構造ＴＸの凹凸の大きさを変えてもよい。
　ここに開示された技術は、前記実施形態に限られるものではなく、請求の範囲の主旨を逸脱しない範囲で代用が可能である。
　例えば、前述の実施形態では、図８に示す第１半導体層除去工程では、結晶基板１１の面直方向の裏側から見て、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅よりも大きくなるように、真性半導体層１２ｐ及びｐ型半導体層１３ｐをパターニングしている。
　しかし、これに限らず、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅と略同じ（実際には、リフトオフ層ＬＦの幅が僅かに小さい）に形成されるようにパターニング（エッチング）してもよい。
　すなわち、真性半導体層１２ｐ及びｐ型半導体層１３ｐの幅が、リフトオフ層ＬＦの幅と略同じ場合、リフトオフ層ＬＦの端縁部とｐ型半導体層１３ｐの端縁部とは略同じ位置に位置する。この状態で、真性半導体層１２ｎ及びｎ型半導体層１３ｎを形成すると、図１６に示すように、真性半導体層１２ｎ及びｎ型半導体層１３ｎは、ｐ型半導体層１３ｐの上には直接乗り上げずに形成される。
　これにより、リフトオフ層ＬＦを除去することで、リフトオフ層ＬＦの上に堆積したｎ型半導体層１３ｎ及び真性半導体層１２ｎを結晶基板１１から除去すると、図１７に示すように、ｎ型半導体層１３ｎはｐ型半導体層１３ｐの上には形成されず、幅方向において、真性半導体層１２ｎを介してｐ型半導体層１３ｐと分離される。なお、このようにして、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎを形成する場合、リークの発生を抑制する観点から、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの境界部分に分離溝を形成することが好ましい。
　また、前述の実施形態では、図６で示す第１半導体層形成工程で使用する半導体層は、ｐ型半導体層１３ｐであったが、これに限らず、ｎ型半導体層１３ｎであっても構わない。また、結晶基板１１の導電型も特に限定されず、ｐ型であってもｎ型であってもよい。
　すなわち、前述した実施形態において、ｐ型とｎ型が入れ替わっていてもよい。
　上述の実施形態は単なる例示に過ぎず、本開示の技術の範囲を限定的に解釈してはならない。本開示の技術の範囲は請求の範囲によって定義され、請求の範囲の均等範囲に属する変形や変更は、全て本開示の技術の範囲内のものである。
　以下、本開示に係る技術を実施例により具体的に説明する。但し、本開示に係る技術はこれらの実施例に限定されない。なお、以下の説明では、実施例１～８、並びに、比較例１において、条件が同じものについては、特に区別していない。
　［結晶基板］
　まず、結晶基板として、厚さが２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の両主面に異方性エッチングを行った。これにより、結晶基板にピラミッド型のテクスチャ構造が形成された。
　［真性半導体層］
　結晶基板をＣＶＤ装置に導入し、導入した結晶基板の両主面に、シリコン製の真性半導体層（膜厚８ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を１２０Ｐａ、ＳｉＨ４／Ｈ２流量比の値を３／１０、及びパワー密度を０．０１１Ｗ／ｃｍ２とした。
　［ｐ型半導体層（第１導電型半導体層）］
　両主面に真性半導体層を形成した結晶基板をＣＶＤ装置に導入し、裏側主面の真性半導体層の上に、ｐ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。製膜条件は、基板温度を１５０℃、圧力を６０Ｐａ、ＳｉＨ４／Ｂ２Ｈ６流量比の値を１／３、及びパワー密度を０．０１Ｗ／ｃｍ２とした。また、Ｂ２Ｈ６ガスの流量は、Ｂ２Ｈ６がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層］
　実施例１～５及び実施例７～８では、電子線（ＥＢ）蒸着装置（アルバック社製：ＥＢＸ－２０００）を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、表１に示す金属を主成分とするリフトオフ層を１００ｎｍの膜厚になるように形成した。各金属を蒸着源とし、１０－４Ｐａ以下の圧力になるまで真空排気を行い、８００ＶＡの出力で、基板温度を室温として製膜を行った。すなわち、実施例１～５，７～８は、真空蒸着法によって製膜した。
　実施例６では、マグネトロンスパッタリング装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、タングステンを主成分とするリフトオフ層を１００ｎｍの膜厚になるように形成した。タングステンをターゲットとして使用し、基板温度を１５０℃とした装置のチャンバ内に、アルゴンガスを導入させて、そのチャンバ内の圧力を０．８Ｐａとなるように設定した。交流電源を用いて０．４Ｗ／ｃｍ２の電力密度で、製膜を行った。
　比較例１では、ＣＶＤ装置を用いて、ｐ型水素化非晶質シリコン系薄膜の上に、酸化ケイ素（ＳｉＯＸ）を主成分とするリフトオフ層を１５０ｎｍの膜厚になるように形成した。製膜条件は、基板温度を１５０℃とし、圧力が０．９ｋＰａ、ＳｉＨ４／ＣＯ２／Ｈ２流量比が１／１０／７５０、パワー密度が０．１５Ｗ／ｃｍ２とした。
　［リフトオフ層及び第１導電型半導体層のパターニング］
　まず、実施例１～８、並びに、比較例１のそれぞれに対して、リフトオフ層が形成された結晶基板の裏側主面に感光性レジスト膜を製膜した。これをフォトリソグラフィ法により露光・現像を行い、リフトオフ層、ｐ型半導体層及び真性半導体層を除去する領域を露出させた。
　実施例１では、露光・現像後、３重量％の硝酸に浸漬し、露出された領域のリフトオフ層を除去した。大過剰のアンモニア水で洗浄後に、純水によるリンスを行い、その後５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
　実施例２では、露光・現像後、５重量％の塩化鉄（ＩＩＩ）水溶液に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
　実施例３、４、７、８では、露光・現像後、３重量％の塩酸に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
　実施例５では、露光・現像後、３重量％の硫酸に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
　実施例６では、露光・現像後、３０重量％の次亜塩素酸ナトリウム水溶液に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
　比較例１では、露光・現像後、５重量％のフッ化水素酸に浸漬し、露出された領域のリフトオフ層を除去した。純水によるリンスの後に、５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ化水素酸液に浸漬し、露出された領域のｐ型半導体層及び真性半導体層を除去した。
　前記の工程をパターニング工程という。
　［ｎ型半導体層（第２導電型半導体層）］
　パターニング工程の後に、露出した裏側主面を濃度が２重量％のフッ化水素酸によって洗浄した結晶基板をＣＶＤ装置に導入し、裏側主面に真性半導体層（膜厚８ｎｍ）を１回目の真性半導体層と同様の成膜条件で形成した。
　続いて、形成した真性半導体層の上に、ｎ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。製膜条件は、基板温度が１５０℃、圧力が６０Ｐａ、ＳｉＨ４／ＰＨ３／Ｈ２流量比の値が１／２、及びパワー密度が０．０１Ｗ／ｃｍ２とした。また、ＰＨ３ガスの流量は、ＰＨ３がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層及び第２導電型半導体層の除去］
　実施例１では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が７重量％の硝酸に浸漬して、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
　実施例２では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が１０重量％の塩化鉄（ＩＩＩ）水溶液に浸漬して、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
　実施例３、４、７、８では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が７重量％の塩酸に浸漬して、リフトオフ層、該リフトオフ層の上のｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
　実施例５では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が７重量％の硫酸に浸漬して、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
　実施例６では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が５０重量％の次亜塩素酸ナトリウム水溶液に浸漬して、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
　比較例１では、ｎ型半導体層が形成された結晶基板を、エッチング液として濃度が５重量％のフッ化水素酸に浸漬して、リフトオフ層、該リフトオフ層の上のｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層をまとめて除去した。
　前記の工程をリフトオフ工程という。
　［電極層、低反射層］
　マグネトロンスパッタリング装置を用いて、透明電極層の基となる酸化物膜（膜厚１００ｎｍ）を、結晶基板の導電型半導体層の上に形成した。また、低反射層として、結晶基板の受光面側に窒化シリコン層を形成した。
　透明導電性酸化物としては、酸化スズを濃度１０重量％で含有した酸化インジウム（ＩＴＯ）をターゲットとして使用した。装置のチャンバ内にアルゴンと酸素との混合ガスを導入し、チャンバ内の圧力を０．６Ｐａに設定した。アルゴンと酸素との混合比率は、抵抗率が最も低くなる（いわゆるボトム）条件とした。また、直流電源を用いて、０．４Ｗ／ｃｍ２の電力密度で成膜を行った。
　次に、フォトリソグラフィ法により、導電型半導体層（ｐ型半導体層及びｎ型半導体層）上の透明導電性酸化物膜のみを残すようにエッチングして、透明電極層を形成した。このエッチングにより形成された透明電極層により、ｐ型半導体層上の透明導電性酸化物膜と、ｎ型半導体層上の透明導電性酸化物膜との間での導通が防止された。
　さらに、透明電極層の上に、銀ペースト（藤倉化成製：ドータイトＦＡ－３３３）を希釈せずにスクリーン印刷し、温度が１５０℃のオーブンで６０分間の加熱処理を行った。これにより、金属電極層が形成された。
　次に、バックコンタクト型の太陽電池に対する評価方法について説明する。評価結果は、［表１］を参照とする。
　［膜厚及びエッチング性の評価］
　リフトオフ層の膜厚又はエッチング状態は、光学顕微鏡（ＢＸ５１：オリンパス光学工業社製）とＳＥＭ（フィールドエミッション型走査型電子顕微鏡Ｓ４８００：日立ハイテクノロジーズ社製）を用いて評価した。パターニング工程の後に、設計上のパターニング除去領域に従ってエッチングされるとともに、結晶基板の裏側主面から光学顕微鏡で観察して、ｐ型半導体層がリフトオフ層よりもエッチングされていない（ｐ型半導体層の端縁部がリフトオフ層の端縁部よりも後退していない）場合には「Ａ」とした。それに対して、リフトオフ層が過剰にエッチングされ、太陽電池特性に悪影響が出た場合には「Ｂ」とした。
　リフトオフ工程では、リフトオフ層が除去された場合には「Ａ」とし、リフトオフ層が残った場合には「Ｂ」とした。
　［変換効率の評価］
　ソーラシミュレータにより、ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ２の光量で照射して、太陽電池の変換効率（Ｅｆｆ（％））を測定した。比較例１の変換効率（太陽電池特性）を１．００とし、その相対値を［表１］に記載した。
Figure JPOXMLDOC01-appb-T000001
　実施例１～８は、比較例１と同様、パターニング工程及びリフトオフ工程ともにＡ評価となり、Ｂ評価がなかった。
　実施例１～８は、パターン精度及び太陽電池特性の共に良好であった。また、リフトオフ層が金属を主成分とする実施例１～８は、リフトオフ層として金属酸化物層を使用した比較例１に比べて高い変換効率となった。
　特に実施例２については、銅を蒸着法により製膜することで、スパッタリング法による製膜と比べて結晶粒が大きな膜を形成することができた。これにより、パターニング工程でリフトオフ層ＬＦのオーバーエッチングを抑制することができ、かつリフトオフ工程において除去ができた。
　ところで、実施例１～８は異なる種類のエッチング液を用いるところ、比較例１は１種類のフッ化水素酸を使用し、フッ化水素の濃度を変化させてエッチング液として用いる。
　実施例１～８のような複数種類のエッチング液を用いることで、より効果的にリフトオフ層・第１導電型半導体層・真性半導体層のエッチングが好適に行われることが期待できる。これは、以下のように説明可能である。
　第１導電型の半導体層及び真性半導体層をエッチングするオゾン／フッ化水素酸は、第１導電型の半導体層及び真性半導体層のエッチングのみではなく、リフトオフ層も微量にエッチングする。このことから、第１導電型の半導体層及び真性半導体層のサイドカット（アンダーカット）が抑制される。
　一方で、第１導電型の半導体層及び真性半導体層のエッチングの間に、リフトオフ層が全くエッチングされない場合、エッチング液がリフトオフ層の表面からその層の結晶粒界等を通って、第１導電型の半導体層及び真性半導体層に到達する過程が優先されることがある。
　しかしながら、実施例１～８のような太陽電池の製造方法では、第１導電型の半導体層及び真性半導体層のエッチングの間に、リフトオフ層も微量にエッチングされる。これにより、第１導電型の半導体層及び真性半導体層の端縁部がエッチングにより後退するときには、リフトオフ層の端縁部もエッチングにより後退する。すなわち、第１半導体層除去工程が実施され、第１導電型の半導体層及び真性半導体層がエッチングされている最中にリフトオフ層のエッチングも同時に起こる。
　また、実施例１～８のような太陽電池の製造方法では、エッチング液がリフトオフ層の表面からその層の結晶粒界等を通って、リフトオフ層の下に位置する第１導電型の半導体層及び真性半導体層をエッチングしてしまうことが抑制される。
　総括すると、金属を主成分とするリフトオフ層にするとともに、２種類のエッチング液を用いてウエットエッチングすることにより、太陽電池特性が良好になるという結果を得た。
　これは、２種類のエッチング液を用いて各層を出来るだけ早くエッチングすること、及び、第１導電型の半導体層及び真性半導体層をエッチングする際に、エッチング液でリフトオフ層が微量にエッチングされることにより、パターニング工程及びリフトオフ工程のどちらも均一で且つ精度良くパターニングされる。
　これは、第１導電型の半導体層及び第２導電型の半導体層の配列又は電極層との電気的なコンタクト（直列抵抗の上昇抑制）が良好になるためと考えられる。
　特に、第１導電型の半導体層及び真性半導体層をエッチングする際に、第２エッチング液でリフトオフ層が微量にエッチングされることにより、第１導電型の半導体層及び真性半導体層のサイドカットが抑制される。そのため、十分な太陽電池特性を得られると考えられる。
　以上のことから、半導体層上にリフトオフ層が積層された状態で、エッチング速度が異なる２種類以上のエッチング液を使用してエッチングを行う。こうすることで、パターニング工程及びリフトオフ工程のどちらも均一で且つ精度良くパターニングできることがわかった。
　金属を主成分とするリフトオフ層を使用することで、金属酸化物を主成分とするリフトオフ層を使用した場合に比べて光電変換効率を向上できることがわかった。
１０　　　太陽電池
１１　　　結晶基板（半導体基板）
１２　　　真性半導体層
１３　　　導電型半導体層
１３ｐ　　ｐ型半導体層［第１導電型の第１半導体層／第２導電型の第２半導体層］
１３ｎ　　ｎ型半導体層［第２導電型の第１半導体層／第１導電型の第２半導体層］
１５　　　電極層
１７　　　透明電極層
１８　　　金属電極層
ＬＦ　　　リフトオフ層

Claims (13)

  1. 　半導体基板の第１主面側に第１導電型の第１半導体層を形成する第１半導体層形成工程と、
    　前記第１半導体層上にリフトオフ層を積層するリフトオフ層積層工程と、
    　前記第１半導体層及び前記リフトオフ層をエッチングにより選択的にそれぞれ除去するパターニング工程と、
    　前記パターニング工程での前記第１半導体層及び前記リフトオフ層の除去部分から前記第１半導体層及び前記リフトオフ層の積層部分に跨るように、前記第１主面側に第２導電型の第２半導体層を形成する第２半導体層形成工程と、
    　前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去するリフトオフ工程と、を含み、
    　前記パターニング工程では、前記半導体基板の面直方向の前記第１主面側から見て、前記第１半導体層のエッチング面積が前記リフトオフ層のエッチング面積以下になるように、２種類以上のエッチング液を用いて前記第１半導体層及び前記リフトオフ層を除去するものであり、
    　前記リフトオフ層は、金属を主成分とする、太陽電池の製造方法。
  2. 　前記パターニング工程は、前記リフトオフ層を除去するリフトオフ層除去工程と、前記第１半導体層を除去する第１半導体層除去工程とを含み、前記リフトオフ層除去工程後に前記第１半導体層除去工程を行うものであり、
    　前記リフトオフ層除去工程で用いるエッチング液の種類と、前記第１半導体層除去工程で用いるエッチング液の種類が異なる、請求項１に記載の太陽電池の製造方法。
  3. 　前記リフトオフ層除去工程で用いるエッチング液を第１エッチング液とし、前記第１半導体層除去工程で用いるエッチング液を第２エッチング液としたときに、
    　前記第１エッチング液は、前記リフトオフ層のエッチング速度が第１半導体層のエッチング速度よりも速く、
    　前記第２エッチング液は、前記リフトオフ層のエッチング速度が第１半導体層のエッチング速度以上であって、かつ、前記第１エッチング液の前記リフトオフ層のエッチング速度よりも遅い、請求項２に記載の太陽電池の製造方法。
  4. 　前記第１エッチング液は、前記リフトオフ層のエッチング速度が前記第１半導体層のエッチング速度の１０倍以上である、請求項３に記載の太陽電池の製造方法。
  5. 　前記リフトオフ層は、純金属又は金属合金を９０％以上含む、請求項１～４のいずれか１項に記載の太陽電池の製造方法。
  6. 　前記リフトオフ層は、銀、又は、５ｎ＋４（ｎは４以上１５以下の整数）の原子番号を有する金属元素を主成分とする、請求項１～５のいずれか１項に記載の太陽電池の製造方法。
  7. 　前記リフトオフ層は、銀、銅、クロム、イットリウム、インジウム、タングステン、ガドリニウム、又はツリウムの金属元素を主成分とする、請求項６に記載の太陽電池の製造方法。
  8. 　前記リフトオフ層積層工程では、前記リフトオフ層は２０ｎｍ以上２５０ｎｍ以下の膜厚となるように形成される、請求項１～７のいずれか１項に記載の太陽電池の製造方法。
  9. 　前記リフトオフ層は、物理気相堆積法によって製膜される、請求項１～８のいずれか１項に記載の太陽電池の製造方法。
  10. 　前記リフトオフ層は、真空蒸着法によって製膜される、請求項９に記載の太陽電池の製造方法。
  11. 　前記半導体基板は、少なくとも前記第１主面に第１テクスチャ構造を有しており、
    　前記第１半導体層及び前記第２半導体層は、前記第１テクスチャ構造を反映した第２テクスチャ構造を含む、請求項１～９のいずれか１項に記載の太陽電池の製造方法。
  12. 　前記パターニング工程では、前記リフトオフ層の端縁部が前記第１半導体層の端縁部よりも後退して形成されるようにエッチングする、請求項１～１１のいずれか１項に記載の太陽電池の製造方法。
  13. 　半導体基板の第１主面側に、第１導電型の第１半導体層、第２導電型の第２半導体層、第１電極層、及び第２電極層を備え、前記半導体基板と前記第１電極層の間に前記第１半導体層が介在し、さらに前記半導体基板と前記第２電極層の間に前記第２半導体層が介在する太陽電池の製造方法であって、
    　前記半導体基板の前記第１主面側に前記第１半導体層を形成する第１半導体層形成工程と、
    　前記第１半導体層上にリフトオフ層を積層するリフトオフ層積層工程と、
    　前記リフトオフ層に対するエッチング速度が異なる２種類以上のエッチング液を用いて、前記半導体基板の面直方向の前記第１主面側から見て前記第１半導体層のエッチング面積が前記リフトオフ層のエッチング面積以下になるように、前記第１半導体層及び前記リフトオフ層のそれぞれの一部を除去するパターニング工程を含み、
    　前記リフトオフ層は、金属を主成分とする、太陽電池の製造方法。
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