WO2019163647A1 - 太陽電池の製造方法 - Google Patents

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WO2019163647A1
WO2019163647A1 PCT/JP2019/005407 JP2019005407W WO2019163647A1 WO 2019163647 A1 WO2019163647 A1 WO 2019163647A1 JP 2019005407 W JP2019005407 W JP 2019005407W WO 2019163647 A1 WO2019163647 A1 WO 2019163647A1
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layer
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良太 三島
邦裕 中野
小西　克典
足立　大輔
崇 口山
山本　憲治
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株式会社カネカ
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Definitions

  • the present invention relates to a method for manufacturing a solar cell.
  • a solar cell is generally a double-sided electrode type in which electrodes are arranged on both surfaces (light-receiving surface and back surface) of a semiconductor substrate.
  • a back contact (back electrode) type solar cell in which an electrode is disposed only on the back surface as shown in Patent Document 1 has been developed.
  • the back contact type solar cell must be formed by electrically separating the p-type semiconductor layer and the n-type semiconductor layer in the back surface narrower than the area of the double-sided electrode type.
  • the p-type semiconductor layer and the n-type semiconductor layer are electrically separated using laser light. For this reason, a back contact type solar cell has the problem that manufacture becomes very complicated compared with the solar cell of a double-sided electrode type, for example.
  • the present invention has been made to solve the above-mentioned conventional problems, and an object thereof is to make it possible to easily manufacture a high-performance back contact solar cell.
  • one embodiment of the present invention includes a step of forming a first semiconductor layer of a first conductivity type on one main surface of two main surfaces facing each other in a semiconductor substrate; Forming a lift-off layer including a silicon-based thin film material on one semiconductor layer; selectively removing the lift-off layer and the first semiconductor layer; and one main surface including the lift-off layer and the first semiconductor layer A step of forming a second semiconductor layer of the second conductivity type, and a step of removing the second semiconductor layer covering the lift-off layer by removing the lift-off layer using an etching solution.
  • the mutual linear expansion coefficient between the semiconductor substrate and the lift-off layer satisfies the following relational expression (1): the linear expansion coefficient ⁇ ⁇ ⁇ of the lift-off layer ⁇ ⁇ the linear expansion coefficient of the semiconductor substrate (1), and the second semiconductor layer At least one of the step of forming and the step of removing the second semiconductor layer has a higher process temperature than the step of forming the lift-off layer.
  • a high-performance back contact solar cell is easily manufactured.
  • FIG. 1 is a schematic cross-sectional view partially showing a solar cell according to an embodiment.
  • FIG. 2 is a plan view showing the back main surface of the crystal substrate constituting the solar cell according to the embodiment.
  • FIG. 3 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to an embodiment.
  • FIG. 4 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to an embodiment.
  • FIG. 5 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to an embodiment.
  • FIG. 6 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to an embodiment.
  • FIG. 1 is a schematic cross-sectional view partially showing a solar cell according to an embodiment.
  • FIG. 2 is a plan view showing the back main surface of the crystal substrate constituting the solar cell according to the embodiment.
  • FIG. 3 is a partial schematic cross-sectional view showing
  • FIG. 7 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to an embodiment.
  • FIG. 8 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to one embodiment.
  • FIG. 9 is a partial enlarged cross-sectional view showing a state where cracks are generated in the lift-off layer in the method for manufacturing a solar cell according to an embodiment.
  • FIG. 10 is a partial schematic cross-sectional view showing one step of a method for manufacturing a solar cell according to an embodiment.
  • FIG. 1 is a partial cross-sectional view of a solar cell (cell) according to this embodiment.
  • the solar cell 10 uses a crystal substrate 11 made of silicon (Si).
  • the crystal substrate 11 has two main surfaces 11S (11SU, 11SB) facing each other.
  • the main surface on which light is incident is referred to as the front main surface 11SU
  • the opposite main surface is referred to as the back main surface 11SB.
  • the front main surface 11SU has a light receiving side that is more positively received than the back main surface 11SB and a non-light receiving side that is not actively receiving light.
  • the solar cell 10 is a so-called heterojunction crystal silicon solar cell, and is a back contact type (back electrode type) solar cell in which an electrode layer is disposed on the back main surface 11SB.
  • the solar cell 10 includes a crystal substrate 11, an intrinsic semiconductor layer 12, a conductive semiconductor layer 13 (p-type semiconductor layer 13p, n-type semiconductor layer 13n), a low reflection layer 14, and an electrode layer 15 (transparent electrode layer 17, metal electrode). Layer 18).
  • first conductivity type first conductivity type
  • second conductivity type second conductivity type
  • the crystal substrate 11 may be a semiconductor substrate formed of single crystal silicon or a semiconductor substrate formed of polycrystalline silicon.
  • a single crystal silicon substrate will be described as an example.
  • the conductivity type of the crystal substrate 11 is an n-type single crystal silicon substrate into which an impurity (for example, phosphorus (P) atom) that introduces electrons into silicon atoms is introduced, holes are introduced into the silicon atoms. It may be a p-type single crystal silicon substrate into which impurities to be introduced (for example, boron (B) atoms) are introduced.
  • impurities to be introduced for example, boron (B) atoms
  • the crystal substrate 11 has a texture structure TX (first texture structure) composed of peaks (convex) and valleys (concave) on the surfaces of the two main surfaces 11S from the viewpoint of confining received light. You may have.
  • TX first texture structure
  • the texture structure TX is obtained by, for example, anisotropic etching applying the difference between the etching rate of the crystal substrate 11 with the (100) plane orientation and the etching rate of the (111) plane orientation. Can be formed.
  • the thickness of the crystal substrate 11 may be 250 ⁇ m or less.
  • the measurement direction when measuring the thickness is a direction perpendicular to the average plane of the crystal substrate 11 (the average plane means a plane of the entire substrate independent of the texture structure TX). Therefore, hereinafter, the vertical direction, that is, the direction in which the thickness is measured is defined as the thickness direction.
  • the size of the texture structure TX can be defined by the number of vertices (mountains), for example.
  • it is preferably in the range of 50000 / mm 2 or more and 100000 / mm 2 or less, particularly 70000 / mm 2 or more and 85000 / mm 2 or less. A range is preferable.
  • the thickness of the crystal substrate 11 is 250 ⁇ m or less, the amount of silicon used can be reduced, so that it becomes easy to secure the silicon substrate and the cost can be reduced.
  • the back contact structure that collects holes and electrons generated by photoexcitation in the silicon substrate only on the back side is preferable from the viewpoint of the free path of each exciton.
  • the thickness of the crystal substrate 11 is preferably 50 ⁇ m or more, and more preferably 70 ⁇ m or more.
  • the thickness of the crystal substrate 11 is represented by the distance between straight lines connecting the convex vertices in the light-receiving side and the back surface side. Is done.
  • an intrinsic (i-type) semiconductor layer 12 can be disposed between the crystal substrate 11 and the conductive semiconductor layer 13.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) covers both the main surfaces 11S (11SU, 11SB) of the crystal substrate 11, thereby performing surface passivation while suppressing diffusion of impurities into the crystal substrate 11.
  • intrinsic (i-type) is not limited to complete intrinsicity including no conductive impurities, but is “weak” including a small amount of n-type impurities or p-type impurities within a range in which a silicon-based layer can function as an intrinsic layer. Also included are layers that are substantially intrinsic of “n-type” or “weak p-type”.
  • the intrinsic semiconductor layer 12 (12U, 12p, 12n) is not essential, and may be appropriately formed as necessary.
  • the material of the intrinsic semiconductor layer 12 is not particularly limited, but may be an amorphous silicon-based material, which is a hydrogenated amorphous silicon-based thin film (a-Si: H thin film) containing silicon and hydrogen as a thin film. There may be.
  • amorphous as used herein refers to a structure having a long period and no order, that is, not only a complete disorder but also an order having a short period.
  • the thickness of the intrinsic semiconductor layer 12 is not particularly limited, but may be 2 nm or more and 20 nm or less. This is because when the thickness is 2 nm or more, the effect as a passivation layer for the crystal substrate 11 is enhanced, and when the thickness is 20 nm or less, a decrease in conversion characteristics caused by an increase in resistance can be suppressed.
  • the method for forming the intrinsic semiconductor layer 12 is not particularly limited, but a plasma CVD (plasma enhanced chemical vapor deposition) method is used. According to this method, passivation of the substrate surface can be effectively performed while suppressing the diffusion of impurities into the single crystal silicon. Further, in the case of the plasma CVD method, by changing the hydrogen concentration in the intrinsic semiconductor layer 12 in the thickness direction, it is possible to form an energy gap profile effective in recovering carriers.
  • a plasma CVD plasma enhanced chemical vapor deposition
  • the conditions for forming a thin film by plasma CVD include, for example, a substrate temperature of 100 ° C. to 300 ° C., a pressure of 20 Pa to 2600 Pa, and a high frequency power density of 0.003 W / cm 2 to 0.5 W / It may be cm 2 or less.
  • a silicon-containing gas such as monosilane (SiH 4 ) and disilane (Si 2 H 6 ), or those gases and hydrogen (H 2 ). May be a mixed gas.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ), or monogermane (GeH 4 ) is added to the above gas, and silicon carbide (SiC), silicon nitride (SiN x). ) Or a silicon compound such as silicon germanium (SIGe), the energy gap of the thin film may be changed as appropriate.
  • a gas containing a different element such as methane (CH 4 ), ammonia (NH 3 ), or monogermane (GeH 4 ) is added to the above gas, and silicon carbide (SiC), silicon nitride (SiN x).
  • SiN x silicon nitride
  • SiGe silicon germanium
  • Examples of the conductive semiconductor layer 13 include a p-type semiconductor layer 13p and an n-type semiconductor layer 13n. As shown in FIG. 1, the p-type semiconductor layer 13p is formed on a part of the back main surface 11SB of the crystal substrate 11 via the intrinsic semiconductor layer 12p. N-type semiconductor layer 13n is formed on the other part of the back main surface of crystal substrate 11 with intrinsic semiconductor layer 12n interposed. That is, the intrinsic semiconductor layer 12 is interposed between the p-type semiconductor layer 13p and the crystal substrate 11 and between the n-type semiconductor layer 13n and the crystal substrate 11 as an intermediate layer that plays a role of passivation.
  • the thicknesses of the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are not particularly limited, but may be 2 nm or more and 20 nm or less. This is because when the thickness is 2 nm or more, the effect as a passivation layer for the crystal substrate 11 is enhanced, and when the thickness is 20 nm or less, a decrease in conversion characteristics caused by an increase in resistance can be suppressed.
  • the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are arranged on the back side of the crystal substrate 11 so that the p-type semiconductor layer 13p and the n-type semiconductor layer 13n are electrically separated.
  • the width of the conductive semiconductor layer 13 may be 50 ⁇ m or more and 3000 ⁇ m or less, and more preferably 80 ⁇ m or more and 500 ⁇ m or less.
  • the distance between the p-type semiconductor layer 13p and the n-type semiconductor layer 13n may be 3000 ⁇ m or less, more preferably 1000 ⁇ m or less (note that the width of the semiconductor layer and the width of the electrode layer described below are particularly Unless otherwise noted, the length of a portion of each patterned layer is intended to be the length in a direction orthogonal to the direction of extension of the linear portion, for example).
  • the p-type semiconductor layer 13p may be narrower than the n-type semiconductor layer 13n.
  • the width of the p-type semiconductor layer 13p may be not less than 0.5 times and not more than 0.9 times the width of the n-type semiconductor layer 13n, and is not less than 0.6 times and not more than 0.8 times. More preferred.
  • the low reflection layer 14 is a layer that suppresses reflection of light received by the solar cell 10.
  • the material of the low reflection layer 14 is not particularly limited as long as it is a light-transmitting material that transmits light.
  • distributed the nanoparticle of oxides such as a zinc oxide or a titanium oxide, for example.
  • the electrode layer 15 is formed so as to cover the p-type semiconductor layer 13p or the n-type semiconductor layer 13n, and is electrically connected to each conductive semiconductor layer 13. Thereby, the electrode layer 15 functions as a transport layer for guiding carriers generated in the p-type semiconductor layer 13p or the n-type semiconductor layer 13n.
  • the electrode layers 15p and 15n corresponding to the semiconductor layers 13p and 13n are spaced apart to prevent a short circuit between the p-type semiconductor layer 13p and the n-type semiconductor layer 13n.
  • the electrode layer 15 may be formed of only a metal having high conductivity. Further, from the viewpoint of electrical connection between the p-type semiconductor layer 13p and the n-type semiconductor layer 13n, or from the viewpoint of suppressing the diffusion of atoms into both the semiconductor layers 13p and 13n of the metal that is the electrode material, The electrode layer 15 made of a conductive oxide may be provided between the metal electrode layer and the p-type semiconductor layer 13p and between the metal electrode layer and the n-type semiconductor layer 13n.
  • the electrode layer 15 formed of a transparent conductive oxide is referred to as a transparent electrode layer 17, and the metal electrode layer 15 is referred to as a metal electrode layer 18.
  • an electrode layer formed on the comb back portion May be referred to as a bus bar portion, and an electrode layer formed on the comb tooth portion may be referred to as a finger portion.
  • the material of the transparent electrode layer 17 is not particularly limited.
  • TiO x titanium oxide
  • TiO x tin oxide
  • a transparent conductive oxide to which SnO x ), tungsten oxide (WO x ), molybdenum oxide (MoO x ), or the like is added at a concentration of 1 wt% or more and 10 wt% or less can be given.
  • the thickness of the transparent electrode layer 17 may be 20 nm or more and 200 nm or less.
  • a method for forming a transparent electrode layer suitable for this thickness for example, a physical organic vapor deposition (PVD: physical vapor deposition) method such as a sputtering method, or a metal organic using a reaction between an organic metal compound and oxygen or water.
  • PVD physical organic vapor deposition
  • MOCVD Metal-Organic-Chemical-Vapor-Deposition
  • the material of the metal electrode layer 18 is not particularly limited, and examples thereof include silver (Ag), copper (Cu), aluminum (Al), and nickel (Ni).
  • the thickness of the metal electrode layer 18 may be 1 ⁇ m or more and 80 ⁇ m or less.
  • Examples of a method for forming the metal electrode layer 18 suitable for this thickness include a printing method in which a material paste is printed by inkjet or screen printing, or a plating method.
  • the present invention is not limited to this, and when a vacuum process is employed, vapor deposition or sputtering may be employed.
  • the width of the comb tooth portions in the p-type semiconductor layer 13p and the n-type semiconductor layer 13n may be approximately the same as the width of the metal electrode layer 18 formed on the comb tooth portions.
  • the width of the metal electrode layer 18 may be narrower than the width of the comb tooth portion.
  • the width of the metal electrode layer 18 may be wider than the width of the comb tooth portion as long as the leakage current between the metal electrode layers 18 is prevented.
  • the intrinsic semiconductor layer 12, the conductive semiconductor layer 13, the low reflection layer 14, and the electrode layer 15 are stacked on the back side main surface 11SB of the crystal substrate 11, and the passivation and conductive properties of each bonding surface are stacked.
  • a predetermined annealing treatment is performed for the purpose of suppressing the generation of defect levels at the type semiconductor layer 13 and its interface and crystallizing the transparent conductive oxide in the transparent electrode layer 17.
  • Examples of the annealing process according to the present embodiment include an annealing process in which the crystal substrate 11 on which each of the above layers is formed is placed in an oven heated to 150 ° C. or more and 200 ° C. or less.
  • the atmosphere in the oven may be air, and more effective annealing treatment can be performed by using hydrogen or nitrogen as the atmosphere.
  • this annealing treatment may be an RTA (Rapid Thermal Annealing) process in which the crystal substrate 11 on which each layer is formed is irradiated with infrared rays by an infrared heater.
  • RTA Rapid Thermal Annealing
  • a crystal substrate 11 having a texture structure TX on each of a front main surface 11SU and a back main surface 11SB is prepared.
  • an intrinsic semiconductor layer 12 ⁇ / b> U is formed on the front main surface 11 ⁇ / b> SU of the crystal substrate 11.
  • the antireflection layer 14 is formed on the formed intrinsic semiconductor layer 12U.
  • silicon nitride (SiN x ) or silicon oxide (SiO x ) having a suitable light absorption coefficient and refractive index is used from the viewpoint of a light confinement effect for confining incident light.
  • the p-type semiconductor layer 13 p is formed on the back main surface 11 SB of the crystal substrate 11.
  • the intrinsic semiconductor layer 12p using, for example, i-type amorphous silicon is formed between the crystal substrate 11 and the p-type semiconductor layer 13p. Therefore, in the present embodiment, the step of forming the p-type semiconductor layer (first semiconductor layer) 13p is performed on one main surface of the crystal substrate (semiconductor substrate) 11 before the p-type semiconductor layer 13p is formed. (Back side main surface) The process includes forming an intrinsic semiconductor layer (first intrinsic semiconductor layer) 12p on 11S.
  • the p-type semiconductor layer 13p is a silicon layer to which a p-type dopant (boron (B) or the like) is added, and is preferably formed of amorphous silicon from the viewpoint of suppressing impurity diffusion or suppressing series resistance.
  • a p-type dopant boron (B) or the like
  • it is a silicon layer to which an n-type dopant (phosphorus (P) or the like) is added, and is similar to the p-type semiconductor layer 13p. It is preferably formed of crystalline silicon.
  • a silicon-containing gas such as monosilane (SiH 4 ) or disilane (Si 2 H 6 ), or a mixed gas of a silicon-based gas and hydrogen (H 2 ) may be used.
  • the dopant gas diborane (B 2 H 6 ) or the like can be used for forming the p-type semiconductor layer 13p, and phosphine (PH 3 ) or the like can be used for forming the n-type semiconductor layer.
  • impurities such as boron (B) or phosphorus (P) may be small, a mixed gas obtained by diluting a dopant gas with a raw material gas may be used.
  • the p-type semiconductor layer 13p or the n-type semiconductor layer 13n may be compounded by adding a gas containing any element.
  • a lift-off layer LF is formed on the formed p-type semiconductor layer 13p.
  • the lift-off layer LF is removed by patterning in the step shown in FIG. 6 to be described later (hereinafter sometimes referred to as a patterning step), and further removed at the same time as the n-type semiconductor layer 13n in the step shown in FIG.
  • the lift-off layer LF is removed in the lift-off process of FIG. 8, but in order not to be excessively etched in the previous process up to the lift-off process, the etching rate satisfies the following relational expressions (2A) and (2B). It is preferable to be controlled as described above.
  • a solution containing hydrofluoric acid as a main component is used as the etchant, so that the etching process is not excessively performed in the patterning process shown in FIG. 6, while the lift-off process shown in FIG. 8 is sufficient. This is because it is necessary to be lifted off (dissolved).
  • a process having a temperature higher than the process temperature of the step shown in FIG. It is preferable to go through. For example, when the process temperature of the lift-off layer forming step shown in FIG. 5 is 150 ° C., a step of heat treatment in a temperature range of 160 ° C.
  • the process temperature refers to a temperature at which the crystal substrate 11, the intrinsic semiconductor layer 12, the conductive semiconductor layer 13, and the lift-off layer LF have actually reached.
  • the lift-off layer LF according to the present embodiment preferably has a linear expansion coefficient at a temperature near 200 ° C. smaller than the linear expansion coefficient of the crystal substrate 11. That is, it is preferable that the mutual linear expansion coefficients of the lift-off layer LF and the crystal substrate 11 satisfy the following relational expression (1).
  • Linear expansion coefficient of lift-off layer ⁇ Linear expansion coefficient of crystal substrate 11 (1) Specifically, since the linear expansion coefficient of silicon constituting the crystal substrate 11 is 3.4 ppm / K or more and 3.5 ppm / K or less, it is preferable that the linear expansion coefficient is smaller than that.
  • the lift-off layer LF is preferably composed mainly of silicon oxide (linear expansion coefficient: 0.5 ppm / K or more and 1.0 ppm / K or less) or silicon nitride (3.1 ppm / K). Particularly preferred is silicon oxide from the viewpoint of linear expansion coefficient. Note that the linear expansion coefficient may be controlled as a composite compound such as silicon oxynitride.
  • the value of the composition x is preferably in the range of 0.5 to 2.2, and more preferably 1.2 to 2. Although it is preferably 0 or less, particularly 1.4 or more and 1.9 or less, in any case, it is important that the above-described magnitude relation (relational expression (1)) is satisfied.
  • silicon nitride is also expressed as SiN y
  • the value of composition y is preferably in the range of 0.8 to 1.4, and more preferably 0.9 to 1.3.
  • the thickness of the lift-off layer LF may be 20 nm or more and 600 nm or less as a whole, and particularly preferably 50 nm or more and 450 nm or less. Within this range, etching insufficiency and productivity decrease due to being too thick, and excessive etching in the patterning step shown in FIG. 6 due to being too thin are suppressed.
  • the etching step in the step of selectively removing the p-type semiconductor layer (first semiconductor layer) 13p (patterning step) shown in FIG. 6, the intrinsic semiconductor layer 12p and the p-type semiconductor layer 13p formed in the step shown in FIG. Then, the lift-off layer LF is removed by patterning.
  • a known method can be used. For example, by using a photolithography method, patterning is performed with high accuracy and less damage to the crystal substrate 11.
  • the back main surface 11SB of the crystal substrate 11 also has the texture structure TX from the viewpoint of giving priority to light capturing efficiency. In this case, the patterning process using laser light is somewhat difficult.
  • the etching solution can be changed stepwise.
  • a hydrofluoric acid solution can be used for etching the lift-off layer LF, and for etching the p-type semiconductor layer 13p,
  • a solution in which ozone is dissolved in hydrofluoric acid (hereinafter, ozone / hydrofluoric acid solution) can be used.
  • the layers up to the intrinsic semiconductor layer 12p are etched and the crystal substrate 11 is exposed in the patterning region. If it does in this way, the fall of the lifetime of the carrier generated by photoelectric conversion will be controlled.
  • an n-type semiconductor layer 13n is formed.
  • the n-type semiconductor layer 13n can be formed on the entire surface on the back main surface 11SB of the crystal substrate 11. That is, the n-type semiconductor layer 13n is also formed on the lift-off layer LF.
  • an intrinsic semiconductor layer 12n is formed between the crystal substrate 11 and the n-type semiconductor layer 13n.
  • the n-type semiconductor layer 13n covers not only the upper surface of the lift-off layer LF but also the side surfaces (end surfaces) of the lift-off layer LF, the p-type semiconductor layer 13p, and the intrinsic semiconductor layer 12p via the intrinsic semiconductor layer 12n. It is formed.
  • the step of forming the n-type semiconductor layer (second semiconductor layer) 13n includes the lift-off layer LF of the crystal substrate (semiconductor substrate) 11 before the n-type semiconductor layer 13n is formed. a step of forming an intrinsic semiconductor layer (second intrinsic semiconductor layer) 12n on one main surface (back side main surface) 11S including the p-type semiconductor layer. Further, a step of cleaning the surface of the crystal substrate 11 exposed in the patterning step of FIG. 6 may be provided before forming the intrinsic semiconductor layer 12n. The cleaning process is performed with, for example, hydrofluoric acid for the purpose of removing defects and impurities generated on the surface of the crystal substrate 11 in the patterning process.
  • the lift-off layer LF and the intrinsic semiconductor layers 12n and n formed on the lift-off layer LF are used.
  • the type semiconductor layer 13n is simultaneously removed. While the photolithography method is used in the patterning process shown in FIG. 6, a resist coating process such as photolithography and a developing process are not required in this process. For this reason, pattern formation with respect to the n-type semiconductor layer 13n can be easily performed.
  • hydrofluoric acid is used as an etching solution in this step.
  • At least one of the n-type semiconductor layer forming step shown in FIG. 7 and the lift-off step shown in FIG. 8 includes a step having a higher process temperature than the p-type semiconductor layer forming step shown in FIG. It is preferable. This is because the difference in linear expansion coefficient described above is used to generate fine cracks LFa in the lift-off layer LF as shown in the enlarged view of FIG. Due to the generation of the crack LFa, the etchant efficiently enters the lift-off layer LF in the lift-off process shown in FIG. Thereby, the lift-off layer LF and the n-type semiconductor layer 13n on the lift-off layer LF can be etched well.
  • the crack LFa does not need to occur in the entire thickness direction of the lift-off layer LF, and may be at least a depth of about half the thickness of the lift-off layer LF.
  • Examples of the process for applying a high temperature include the time of forming the n-type semiconductor layer 13n in the n-type semiconductor layer forming step shown in FIG.
  • a heat treatment step for generating cracks LFa may be performed as a separate step.
  • an annealing process for the lift-off layer LF may be performed immediately before the lift-off process shown in FIG. 8 or as an initial process in the lift-off process.
  • the transparent electrode layer 17 (17p, 17n) is formed so as to generate the separation groove 25.
  • the transparent electrode layer 17 (17p, 17n) may be formed as follows instead of the sputtering method. For example, a transparent conductive oxide film is formed on the entire surface of the back main surface 11SB without using a mask, and then the transparent conductive film is formed on the p-type semiconductor layer 13p and the n-type semiconductor layer 13n by photolithography.
  • etching may be performed to leave the conductive oxide film.
  • etching may be performed to leave the conductive oxide film.
  • a linear metal electrode layer 18 (18p, 18n) is formed on the transparent electrode layer 17 by using, for example, a mesh screen (not shown) having an opening.
  • the back junction solar cell 10 is formed.
  • Crystal substrate a single crystal silicon substrate having a thickness of 200 ⁇ m was employed as the crystal substrate. Anisotropic etching was performed on both main surfaces of the single crystal silicon substrate. As a result, a pyramidal texture structure was formed on the crystal substrate.
  • the crystal substrate was introduced into a CVD apparatus, and an intrinsic semiconductor layer (thickness 8 nm) made of silicon was formed on both main surfaces of the introduced crystal substrate.
  • the film formation conditions were a substrate temperature of 150 ° C., a pressure of 120 Pa, a flow rate ratio of SiH 4 / H 2 of 3/10, and a power density of 0.011 W / cm 2 .
  • the film formation conditions were a substrate temperature of 150 ° C., a pressure of 60 Pa, a flow rate ratio of SiH 4 / B 2 H 6 of 1/3, and a power density of 0.01 W / cm 2 .
  • the flow rate of the B 2 H 6 gas in this example is a flow rate of the diluted gas obtained by diluting B 2 H 6 to 5000 ppm with H 2 .
  • a plasma CVD apparatus was used to form silicon oxide (SiO x ) with a thickness of 200 nm (on a region that is not shielded by a mask).
  • the substrate temperature was 150 ° C.
  • the pressure was 0.9 kPa
  • the flow rate ratio of SiH 4 / CO 2 / H 2 was 1/10/750
  • the power density was 0.15 W / cm 2 .
  • a silicon nitride (SiN x ) film having a thickness of 200 nm (on a region not shielded by a mask) was formed using a plasma CVD apparatus.
  • the substrate temperature was 150 ° C.
  • the pressure was 0.2 kPa
  • the flow ratio of SiH 4 / HN 3 / H 2 was 1/4/50
  • the power density was 0.15 W / cm 2 .
  • a photosensitive resist film was formed on the back side main surface or both main surfaces of the crystal substrate on which the p-type semiconductor layer was formed.
  • the formed photosensitive resist film was exposed and developed by a photolithography method to expose the etching region of the p-type semiconductor layer.
  • the crystal substrate from which the etching region was exposed was immersed in hydrofluoric acid having a concentration of 1% by weight to remove the lift-off layer in the etching region.
  • the substrate is immersed in an ozone / hydrofluoric acid solution in which 20 ppm of ozone is mixed with 5.5% by weight of hydrofluoric acid, and the p-type semiconductor layer and the intrinsic region in the etching region are immersed.
  • the semiconductor layer was removed.
  • this process is abbreviated as a p-type semiconductor layer patterning process.
  • N-type semiconductor layer (second conductivity type semiconductor layer)
  • a crystal substrate in which an exposed portion of the back side main surface is washed with hydrofluoric acid having a concentration of 2% by weight is introduced into a CVD apparatus, and an intrinsic semiconductor layer, n is formed on the back side main surface.
  • Type hydrogenated amorphous silicon thin film (film thickness 10 nm) was formed.
  • Film formation conditions were a substrate temperature of 150 ° C. or 180 ° C., a pressure of 60 Pa, a flow rate ratio of SiH 4 / PH 3 of 1/2, and a power density of 0.01 W / cm 2 .
  • the flow rate of the PH 3 gas in this example is the flow rate of the diluted gas in which PH 3 is diluted to 5000 ppm with H 2 .
  • the crystal substrate on which the n-type semiconductor layer was formed was annealed for 20 minutes in an oven at 180 ° C. in an air atmosphere.
  • the annealing target here is mainly a lift-off layer. This annealing process generates the necessary cracks in the lift-off layer.
  • an oxide film (film thickness: 100 nm) serving as a base of the transparent electrode layer was formed on the conductive semiconductor layer of the crystal substrate.
  • the transparent conductive oxide indium oxide (ITO) containing tin oxide at a concentration of 10% by weight was used as a target.
  • a mixed gas of argon (Ar) and oxygen (O 2 ) was introduced into the chamber of the sputtering apparatus, and the pressure in the chamber was set to 0.6 Pa. The mixing ratio of argon and oxygen was set such that the resistivity was the lowest (so-called bottom).
  • film formation was performed at a power density of 0.4 W / cm 2 using a DC power source.
  • etching was performed by photolithography so as to leave only the transparent conductive oxide film on the p-type semiconductor layer and the n-type semiconductor layer, thereby forming a transparent electrode layer.
  • the transparent electrode layer formed by this etching prevented conduction between the transparent conductive oxide film on the p-type semiconductor layer and the transparent conductive oxide film on the n-type semiconductor layer.
  • a silver paste (manufactured by Fujikura Kasei Co., Ltd .: Dotite FA-333) was screen-printed on the transparent electrode layer without dilution, and a heat treatment was performed in an oven at a temperature of 150 ° C. for 60 minutes. Thereby, the metal electrode layer was formed.
  • the thickness of the lift-off layer and the etching state were measured by using a SEM (Field Emission Scanning Electron Microscope S4800: manufactured by Hitachi High-Technologies Corporation) at a magnification of 100,000 times. After the p-type semiconductor layer patterning step, “ ⁇ ” was given when the etching was performed according to the designed patterning removal region, and “X” was given when the lift-off layer was excessively etched.
  • Example 1 silicon oxide was used as the lift-off layer.
  • Example 2 silicon nitride was used.
  • a lift-off layer made of amorphous silicon having a thickness of 200 nm is formed under the same conditions as the intrinsic semiconductor layer.
  • the same ozone / fluorine as in the other examples and comparative examples is formed.
  • Etching was performed using acid (concentration 5.5% by weight).
  • ozone / hydrofluoric acid concentration 2% by weight was used.
  • Example 1 When comparing the example and the comparative example, it was found that the lift-off process in the lift-off process can be performed satisfactorily by performing the annealing process on the lift-off layer before the lift-off process.
  • Example 2 silicon oxide or silicon nitride having a linear expansion coefficient smaller than that of the crystal substrate is used (see the above relational expression (1)).
  • silicon oxide or silicon nitride having a linear expansion coefficient smaller than that of the crystal substrate is used (see the above relational expression (1)).
  • cracks can be generated in the lift-off layer by the annealing treatment, and it is considered that this crack has a favorable effect on the lift-off.
  • Comparative Example 2 the n-type semiconductor layer and the intrinsic semiconductor layer were preferentially etched in the step of removing the lift-off layer made of amorphous silicon, and thus did not function as a solar cell. Further, no crack was generated in the lift-off layer. This is considered to be due to the fact that the linear expansion coefficients of the crystal substrate and the amorphous silicon are close to each other.

Abstract

結晶基板（１１）の一方の主面の上に、第１導電型の第１半導体層（１３ｐ）を形成する工程と、第１半導体層の上にシリコン系薄膜材料を含むリフトオフ層（ＬＦ）を形成する工程と、リフトオフ層及び第１半導体層を選択的に除去する工程と、リフトオフ層及び第１半導体層を含む一方の主面上に、第２導電型の第２半導体層（１３ｎ）を形成する工程と、エッチング溶液を用いてリフトオフ層を除去することにより、リフトオフ層を覆う第２半導体層を除去する工程とを含む。結晶基板とリフトオフ層との互いの線膨張係数は、式（１）：リフトオフ層の線膨張係数 ＜ 半導体基板の線膨張係数を満たし、且つ、第２半導体層を形成する工程及び第２半導体層を除去する工程の少なくとも一方の工程は、リフトオフ層を形成する工程よりもプロセス温度が高い。

Description

太陽電池の製造方法
　本発明は、太陽電池の製造方法に関する。
　従来、太陽電池は、半導体基板の両面（受光面及び裏面）に電極を配置した両面電極型が一般的であった。近年、電極による遮蔽損がない太陽電池として、特許文献１に示されるような、裏面にのみ電極を配置したバックコンタクト（裏面電極）型太陽電池が開発されている。
特開２００９－２００２６７号公報
　しかしながら、バックコンタクト型太陽電池は、両面電極型の面積と比べて狭い裏面内に、ｐ型半導体層及びｎ型半導体層を電気的に分離して形成しなければならず、特許文献１では、レーザ光を用いてｐ型半導体層とｎ型半導体層とを電気的に分離している。このため、バックコンタクト型太陽電池は、例えば両面電極型の太陽電池と比べて製造が非常に煩雑になるという問題がある。
　また、レーザ光を用いて、ｐ型半導体層とｎ型半導体層との電気的な分離を煩雑に行ってしまうと、レーザ光の精度不足又はレーザ光の出力不足等によって、絶縁分離を十分に行えないこともある。このような場合、バックコンタクト型太陽電池の性能は低下してしまうという問題もある。特に、ｐ型半導体層及びｎ型半導体層を、テクスチャ形状を有する半導体基板の上に形成する場合には、性能低下のリスクは高くなる。
　本発明は、前記従来の問題を解決するためになされたものであり、その目的は、高性能なバックコンタクト型太陽電池を簡易に製造できるようにすることにある。
　前記の目的を達成するため、本発明の一態様は、半導体基板における互いに対向する２つの主面の一方の主面の上に、第１導電型の第１半導体層を形成する工程と、第１半導体層の上に、シリコン系薄膜材料を含むリフトオフ層を形成する工程と、リフトオフ層及び第１半導体層を選択的に除去する工程と、リフトオフ層及び第１半導体層を含む一方の主面の上に、第２導電型の第２半導体層を形成する工程と、エッチング溶液を用いて、リフトオフ層を除去することにより、リフトオフ層を覆う第２半導体層を除去する工程とを含む。半導体基板と前記リフトオフ層との互いの線膨張係数は、以下の関係式（１）：リフトオフ層の線膨張係数 ＜ 半導体基板の線膨張係数 …（１）を満たし、且つ、第２半導体層を形成する工程及び第２半導体層を除去する工程の少なくとも一方の工程は、リフトオフ層を形成する工程よりもプロセス温度が高い。
　本発明によれば、高性能なバックコンタクト型太陽電池が簡易に製造される。
図１は一実施形態に係る太陽電池を部分的に示す模式断面図である。 図２は一実施形態に係る太陽電池を構成する結晶基板の裏側主面を示す平面図である。 図３は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図４は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図５は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図６は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図７は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図８は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。 図９は一実施形態に係る太陽電池の製造方法においてリフトオフ層にクラックが生じた状態を示す部分的な拡大断面図である。 図１０は一実施形態に係る太陽電池の製造方法の一工程を示す部分的な模式断面図である。
　以下、本発明の実施形態を図面に基づいて詳細に説明する。以下の好ましい実施形態の説明は、本質的に例示に過ぎず、本発明、その適用物又はその用途を制限することを意図しない。また、図面中の各構成部材の寸法比は、図示する際の便宜上のものであり、必ずしも実寸比を表してはいない。
　（一実施形態）
　本発明の一実施形態について図面を参照しながら説明する。
　図１は本実施形態に係る太陽電池（セル）の部分的な断面図を示す。図１に示すように、本実施形態に係る太陽電池１０は、シリコン（Ｓｉ）製の結晶基板１１を用いている。結晶基板１１は、互いに対向する２つの主面１１Ｓ（１１ＳＵ、１１ＳＢ）を有している。ここでは、光が入射する主面を表側主面１１ＳＵと呼び、これと反対側の主面を裏側主面１１ＳＢと呼ぶ。便宜上、表側主面１１ＳＵは、裏側主面１１ＳＢよりも積極的に受光させる側を受光側とし、積極的に受光させない側を非受光側とする。
　本実施形態に係る太陽電池１０は、いわゆるヘテロ接合結晶シリコン太陽電池であり、電極層を裏側主面１１ＳＢに配置したバックコンタクト型（裏面電極型）太陽電池である。
　太陽電池１０は、結晶基板１１、真性半導体層１２、導電型半導体層１３（ｐ型半導体層１３ｐ、ｎ型半導体層１３ｎ）、低反射層１４、及び電極層１５（透明電極層１７、金属電極層１８）を含む。
　以下では、便宜上、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに個別に対応する部材には、参照符号の末尾に「ｐ」又は「ｎ」を付すことがある。また、ｐ型、ｎ型のように導電型が相違するため、一方の導電型を「第１導電型」、他方の導電型を「第２導電型」と称することもある。
　結晶基板１１は、単結晶シリコンで形成された半導体基板であっても、多結晶シリコンで形成された半導体基板であってもよい。以下では、単結晶シリコン基板を例に挙げて説明する。
　結晶基板１１の導電型は、シリコン原子に対して電子を導入する不純物（例えば、リン（Ｐ）原子）を導入されたｎ型単結晶シリコン基板であっても、シリコン原子に対して正孔を導入する不純物（例えば、ホウ素（Ｂ）原子）を導入されたｐ型単結晶シリコン基板であってもよい。以下では、キャリア寿命が長いといわれるｎ型の単結晶基板を例に挙げて説明する。
　また、結晶基板１１は、受光した光を閉じこめておくという観点から、２つの主面１１Ｓの表面に、山（凸）と谷（凹）とから構成されるテクスチャ構造ＴＸ（第１テクスチャ構造）を有していてもよい。なお、テクスチャ構造ＴＸ（凹凸面）は、例えば、結晶基板１１における面方位が（１００）面のエッチングレートと、面方位が（１１１）面のエッチングレートとの差を応用した異方性エッチングによって形成することができる。
　結晶基板１１の厚さは、２５０μｍ以下であってもよい。なお、厚さを測定する場合の測定方向は、結晶基板１１の平均面（平均面とは、テクスチャ構造ＴＸに依存しない基板全体としての面を意味する）に対する垂直方向である。そこで、これ以降、この垂直方向、すなわち、厚さを測定する方向を厚さ方向とする。
　テクスチャ構造ＴＸの大きさとして、例えば頂点（山）の数で定義することが可能である。本発明においては、光取り込みと生産性との観点から、５００００個／ｍｍ２以上１０００００個／ｍｍ２以下の範囲であることが好ましく、特には７００００個／ｍｍ２以上８５０００個／ｍｍ２以下の範囲であると好ましい。
　結晶基板１１の厚さは、２５０μｍ以下とすると、シリコンの使用量を減らせるため、シリコン基板を確保しやすくなり、低コスト化が図れる。その上、シリコン基板内で光励起により生成した正孔と電子とを裏面側のみで回収するバックコンタクト構造では、各励起子の自由行程の観点からも好ましい。
　一方で、結晶基板１１の厚さが過度に小さいと、機械的強度の低下が生じたり、外光（太陽光）が十分に吸収されず、短絡電流密度が減少したりする。このため、結晶基板１１の厚さは、５０μｍ以上が好ましく、７０μｍ以上がより好ましい。結晶基板１１の主面にテクスチャ構造ＴＸが形成されている場合には、結晶基板１１の厚さは、受光側及び裏面側のそれぞれの凹凸構造における凸の頂点を結んだ直線間の距離で表される。
　ところで、結晶基板１１と導電型半導体層１３との間には、真性（ｉ型）半導体層１２を配置することができる。真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）が結晶基板１１の両主面１１Ｓ（１１ＳＵ、１１ＳＢ）を覆うことによって、結晶基板１１への不純物の拡散を抑えつつ、表面パッシベーションを行う。なお、「真性（ｉ型）」とは、導電性不純物を含まない完全な真性に限られず、シリコン系層が真性層として機能し得る範囲で微量のｎ型不純物又はｐ型不純物を含む「弱ｎ型」又は「弱ｐ型」の実質的に真性である層をも包含する。
　なお、真性半導体層１２（１２Ｕ、１２ｐ、１２ｎ）は、必須ではなく、必要に応じて、適宜形成すればよい。
　真性半導体層１２の材料は、特に限定されないが、非晶質シリコン系材料であってもよく、薄膜としてシリコンと水素とを含む水素化非晶質シリコン系薄膜（ａ－Ｓｉ：Ｈ薄膜）であってもよい。なお、ここでいう非晶質とは、長周期で秩序を有していない構造であり、すなわち、完全な無秩序なだけでなく、短周期で秩序を有しているものも含まれる。
　また、真性半導体層１２の厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、結晶基板１１に対するパッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　真性半導体層１２の形成方法は、特に限定されないが、プラズマＣＶＤ（Plasma enhanced Chemical Vapor Deposition）法が用いられる。この方法によると、単結晶シリコンへの不純物の拡散を抑制しつつ、基板表面のパッシベーションを有効に行える。また、プラズマＣＶＤ法であれば、真性半導体層１２における層中の水素濃度をその厚さ方向で変化させることにより、キャリアの回収を行う上で有効なエネルギーギャッププロファイルの形成をも行える。
　なお、プラズマＣＶＤ法による薄膜の成膜条件としては、例えば、基板温度が１００℃以上３００℃以下、圧力が２０Ｐａ以上２６００Ｐａ以下、及び高周波のパワー密度が０．００３Ｗ／ｃｍ２以上０．５Ｗ／ｃｍ２以下であってもよい。
　また、薄膜の形成に使用する原料ガスとしては、真性半導体層１２の場合は、モノシラン（ＳｉＨ４）及びジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はそれらのガスと水素（Ｈ２）とを混合したガスであってもよい。
　なお、上記のガスに、メタン（ＣＨ４）、アンモニア（ＮＨ３）若しくはモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加して、シリコンカーバイド（ＳｉＣ）、シリコンナイトライド（ＳｉＮｘ）又はシリコンゲルマニウム（ＳＩＧｅ）等のシリコン化合物を形成することにより、薄膜のエネルギーギャップを適宜変更してもよい。
　導電型半導体層１３としては、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが挙げられる。図１に示すように、ｐ型半導体層１３ｐは、結晶基板１１の裏側主面１１ＳＢの一部に真性半導体層１２ｐを介して形成される。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面の他の一部に真性半導体層１２ｎを介して形成される。すなわち、ｐ型半導体層１３ｐと結晶基板１１との間、及びｎ型半導体層１３ｎと結晶基板１１との間に、それぞれパッシベーションの役割を果たす中間層として真性半導体層１２が介在する。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの各厚さは、特に限定されないが、２ｎｍ以上２０ｎｍ以下であってもよい。厚さが２ｎｍ以上であると、結晶基板１１に対するパッシベーション層としての効果が高まり、厚さが２０ｎｍ以下であると、高抵抗化により生じる変換特性の低下を抑えられるためである。
　ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎは、結晶基板１１の裏側において、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとが電気的に分離されるように配置される。導電型半導体層１３の幅は、５０μｍ以上３０００μｍ以下であってよく、８０μｍ以上５００μｍ以下であるとより好ましい。加えて、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの間隔は、３０００μｍ以下であってよく、１０００μｍ以下であるとより好ましい（なお、半導体層の幅及び後述する電極層の幅は、特に断りがない限り、パターン化された各層の一部分の長さで、パターン化により、例えば線状になった一部分の延び方向と直交する方向の長さを意図する）。
　結晶基板１１内で生成した光励起子（キャリア）が導電型半導体層１３を介して取り出される場合、正孔は電子よりも有効質量が大きい。このため、輸送損を低減させるという観点から、ｐ型半導体層１３ｐがｎ型半導体層１３ｎよりも幅が狭くてもよい。例えば、ｐ型半導体層１３ｐの幅は、ｎ型半導体層１３ｎの幅の０．５倍以上０．９倍以下であってもよく、また、０．６倍以上０．８倍以下であるとより好ましい。
　低反射層１４は、太陽電池１０が受けた光の反射を抑制する層である。低反射層１４の材料には、光を透過する透光性の材料であれば、特に限定されないが、例えば、酸化ケイ素（ＳｉＯｘ）、窒化ケイ素（ＳｉＮｘ）、酸化亜鉛（ＺｎＯ）又は酸化チタン（ＴｉＯｘ）が挙げられる。また、低反射層１４の形成方法としては、例えば、酸化亜鉛又は酸化チタン等の酸化物のナノ粒子を分散させた樹脂材料で塗布してもよい。
　電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎをそれぞれ覆うように形成されて、各導電型半導体層１３と電気的に接続される。これにより、電極層１５は、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎに生じるキャリアを導く輸送層として機能する。
　なお、各半導体層１３ｐ、１３ｎに対応する電極層１５ｐ、１５ｎは、離間して配置されることで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとの短絡を防止する。
　また、電極層１５は、導電性が高い金属のみで形成されてもよい。また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎとのそれぞれの電気的な接合の観点から、又は電極材料である金属の両半導体層１３ｐ、１３ｎに対する原子の拡散を抑制するという観点から、透明導電性酸化物で構成された電極層１５を、金属製の電極層とｐ型半導体層１３ｐとの間及び金属製の電極層とｎ型半導体層１３ｎとの間にそれぞれ設けてもよい。
　本実施形態においては、透明導電性酸化物で形成される電極層１５を透明電極層１７と称し、金属製の電極層１５を金属電極層１８と称する。また、図２に示す結晶基板１１の裏側主面１１ＳＢの平面図に示すように、それぞれ櫛歯形状を持つｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおいて、櫛背部上に形成される電極層をバスバー部と称し、櫛歯部上に形成される電極層をフィンガ部と称することがある。
　透明電極層１７は、材料としては特に限定されないが、例えば、酸化亜鉛（ＺｎＯ）若しくは酸化インジウム（ＩｎＯｘ）、又は酸化インジウムに種々の金属酸化物、例えば酸化チタン（ＴｉＯｘ）、酸化スズ（ＳｎＯｘ）、酸化タングステン（ＷＯｘ）若しくは酸化モリブデン（ＭｏＯｘ）等を１重量％以上１０重量％以下の濃度で添加した透明導電性酸化物が挙げられる。
　透明電極層１７の厚さは、２０ｎｍ以上２００ｎｍ以下であってもよい。この厚さに好適な透明電極層の形成方法には、例えば、スパッタ法等の物理気相堆積（ＰＶＤ：physical Vapor Deposition）法、又は有機金属化合物と酸素又は水との反応を利用した金属有機化学気相堆積法（ＭＯＣＶＤ：Metal-Organic Chemical Vapor Deposition）法等が挙げられる。
　金属電極層１８は、材料としては特に限定されないが、例えば、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）又はニッケル（Ｎｉ）等が挙げられる。
　金属電極層１８の厚さは、１μｍ以上８０μｍ以下であってもよい。この厚さに好適な金属電極層１８の形成方法には、材料ペーストをインクジェットによる印刷若しくはスクリーン印刷する印刷法、又はめっき法が挙げられる。但し、これには限定されず、真空プロセスを採用する場合には、蒸着又はスパッタリング法を採用してもよい。
　また、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎにおける櫛歯部の幅と、該櫛歯部の上に形成される金属電極層１８の幅とは、同程度であってもよい。但し、櫛歯部の幅と比べて、金属電極層１８の幅が狭くてもよい。また、金属電極層１８同士のリーク電流が防止される構成であれば、櫛歯部の幅と比べて、金属電極層１８の幅が広くてもよい。
　本実施形態においては、結晶基板１１の裏側主面１１ＳＢの上に、真性半導体層１２、導電型半導体層１３、低反射層１４及び電極層１５を積層した状態で、各接合面のパッシベーション、導電型半導体層１３及びその界面における欠陥準位の発生の抑制、並びに透明電極層１７における透明導電性酸化物の結晶化を目的として、所定のアニール処理を施す。
　本実施形態に係るアニール処理には、例えば、上記の各層を形成した結晶基板１１を１５０℃以上２００℃以下に過熱したオーブンに投入して行うアニール処理が挙げられる。この場合、オーブン内の雰囲気は大気でもよく、さらには、雰囲気として水素又は窒素を用いると、より効果的なアニール処理を行うことができる。また、このアニール処理は、各層を形成した結晶基板１１に、赤外線ヒータにより赤外線を照射させるＲＴＡ（Rapid Thermal Annealing）処理であってもよい。
　［太陽電池の製造方法］
　以下、本実施形態に係る太陽電池１０の製造方法について図３～図１０を参照しながら説明する。
　まず、図３に示すように、表側主面１１ＳＵ及び裏側主面１１ＳＢにそれぞれテクスチャ構造ＴＸを有する結晶基板１１を準備する。
　次に、図４に示すように、結晶基板１１の表側主面１１ＳＵの上に、例えば真性半導体層１２Ｕを形成する。続いて、形成した真性半導体層１２Ｕの上に反射防止層１４を形成する。反射防止層１４には、入射光を閉じ込める光閉じ込め効果の観点から、適した光吸収係数及び屈折率を有するシリコンナイトライド（ＳｉＮｘ）又はシリコンオキサイド（ＳｉＯｘ）が用いられる。
　次に、図５に示すように、結晶基板１１の裏側主面１１ＳＢの上にｐ型半導体層１３ｐを形成する。なお、図５では、上述したように、結晶基板１１とｐ型半導体層１３ｐとの間に、例えばｉ型非晶質シリコンを用いた真性半導体層１２ｐを形成する。従って、本実施形態においては、ｐ型半導体層（第１半導体層）１３ｐを形成する工程は、ｐ型半導体層１３ｐを形成するよりも前に、結晶基板（半導体基板）１１の一方の主面（裏側主面）１１Ｓの上に真性半導体層（第１真性半導体層）１２ｐを形成する工程を含む。
　ｐ型半導体層１３ｐは、ｐ型のドーパント（ホウ素（Ｂ）等）が添加されたシリコン層で、不純物拡散の抑制又は直列抵抗抑制という観点から、非晶質シリコンで形成されることが好ましい。一方、ｐ型半導体層１３ｐに代えて、ｎ型半導体層１３ｎを用いる場合は、ｎ型のドーパント（リン（Ｐ）等）が添加されたシリコン層で、ｐ型半導体層１３ｐと同様に、非晶質シリコンで形成されることが好ましい。導電型半導体層１３の原料ガスとしては、モノシラン（ＳｉＨ４）若しくはジシラン（Ｓｉ２Ｈ６）等のシリコン含有ガス、又はシリコン系ガスと水素（Ｈ２）との混合ガスを用いてもよい。ドーパントガスには、ｐ型半導体層１３ｐの形成にはジボラン（Ｂ２Ｈ６）等を用いることができ、ｎ型半導体層の形成にはホスフィン（ＰＨ３）等を用いることができる。また、ホウ素（Ｂ）又はリン（Ｐ）といった不純物の添加量は微量でよいため、ドーパントガスを原料ガスで希釈した混合ガスを用いてもよい。
　また、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎのエネルギーギャップの調整のために、メタン（ＣＨ４）、二酸化炭素（ＣＯ２）、アンモニア（ＮＨ３）又はモノゲルマン（ＧｅＨ４）等の異種の元素を含むガスを添加することにより、ｐ型半導体層１３ｐ又はｎ型半導体層１３ｎが化合物化されてもよい。
　続いて、図５に示すように、形成されたｐ型半導体層１３ｐの上にリフトオフ層ＬＦを形成する。リフトオフ層ＬＦは、後述の図６に示す工程においてパターニング除去され（以下、パターニング工程と呼ぶことがある。）、さらに、図８に示す工程においてｎ型半導体層１３ｎと同時に除去される。リフトオフ層ＬＦは、図８のリフトオフ工程で除去されるが、該リフトオフ工程に至るまでの前工程で過剰にエッチングされないためには、エッチング速度は、以下の関係式（２Ａ）（２Ｂ）を満たすように制御されることが好ましい。
　＜パターニング工程＞
　第１導電型半導体層１３ｐのエッチング速度 ≦ リフトオフ層ＬＦのエッチング速度 …（２Ａ）
　＜リフトオフ工程＞
　第１導電型半導体層１３ｐのエッチング速度 ＜＜ リフトオフ層ＬＦのエッチング速度…（２Ｂ）
　すなわち、エッチング溶液を用いるパターニング工程及びリフトオフ工程では、第１導電型半導体層１３ｐのエッチング速度 ≦ リフトオフ層ＬＦのエッチング速度…（２）になっていればよい。
　これは、本実施形態において、エッチング液には、フッ化水素酸を主成分とする溶液が用いられるため、図６に示すパターニング工程ではエッチングされすぎず、一方、図８に示すリフトオフ工程で充分にリフトオフされる（溶解する）ことが必要であるためである。このようなエッチング形態となるために、図７に示す工程、又は図７に示す工程と図８に示す工程との間の工程においては、図５に示す工程のプロセス温度よりも高い温度のプロセスを経ることが好ましい。例えば、図５に示すリフトオフ層形成工程のプロセス温度が１５０℃であった場合には、１６０℃以上１９０℃以下の温度範囲、さらには１７０℃以上１８５℃以下の温度範囲で熱処理される工程を経ることが好ましい。これより高温となると、真性半導体層１２、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎの膜質が低下して太陽電池特性が低下するおそれがあり、好ましくない。なお、プロセス温度とは、結晶基板１１、真性半導体層１２、導電型半導体層１３、及びリフトオフ層ＬＦが実際に到達している温度のことをいう。
　本実施形態に係るリフトオフ層ＬＦは、温度が２００℃付近における線膨張係数が、結晶基板１１の線膨張係数よりも小さいことが好ましい。すなわち、リフトオフ層ＬＦと結晶基板１１との互いの線膨張係数は、以下の関係式（１）を満たすことが好ましい。
　リフトオフ層の線膨張係数 ＜ 結晶基板１１の線膨張係数 …（１）
　具体的には、結晶基板１１を構成するシリコンの線膨張係数が３．４ｐｐｍ／Ｋ以上３．５ｐｐｍ／Ｋ以下であるので、それより線膨張係数が小さい値を示すことが好ましい。このため、リフトオフ層ＬＦは、酸化ケイ素（線膨張係数：０．５ｐｐｍ／Ｋ以上１．０ｐｐｍ／Ｋ以下）又は窒化ケイ素（３．１ｐｐｍ／Ｋ）を主成分とすると好ましい。特に好ましいのは、線膨張係数の観点から酸化ケイ素である。なお、酸窒化ケイ素のような複合化合物として線膨張係数を制御しても構わない。リフトオフ層ＬＦの組成の点では、主成分である酸化ケイ素をＳｉＯｘと表現した場合に、組成ｘの値は０．５以上２．２以下の範囲が好ましく、さらには１．２以上２．０以下、特には１．４以上１．９以下が好ましいが、いずれの場合にも上記の大小関係（関係式（１））を満たしていることが重要である。ここで、組成ｘの値が一般的なストイキオメトリックな値（ｘ＝２．０）よりも大きい値が上限となっているが、これは、リフトオフ層ＬＦの薄膜形成プロセスにおいて、過剰に酸素が含まれる場合があるためである。窒化ケイ素についてもＳｉＮｙと表現した場合に、組成ｙの値は０．８以上１．４以下の範囲が好ましく、さらには０．９以上１．３以下が好ましい。
　リフトオフ層ＬＦの厚さは、全体として２０ｎｍ以上６００ｎｍ以下であってもよく、特には５０ｎｍ以上４５０ｎｍ以下であることが好ましい。この範囲内で、厚すぎることによるエッチング不足及び生産性の低下、及び薄すぎることによる図６に示すパターニング工程での過剰エッチングが抑制される。
　次に、図６に示すｐ型半導体層（第１半導体層）１３ｐを選択的に除去する工程（パターニング工程）では、図５に示す工程で形成された真性半導体層１２ｐ、ｐ型半導体層１３ｐ及びリフトオフ層ＬＦがパターニング除去される。本工程は、公知の手法を用いることができ、例えばフォトリソグラフィ法を用いることにより、精度良く且つ結晶基板１１へのダメージが少なくなるようにパターニングされる。本実施形態においては、光の取り込み効率を優先するという観点から、結晶基板１１の裏側主面１１ＳＢもテクスチャ構造ＴＸを有している。この場合には、レーザ光を用いたパターニング工程は多少困難となる。本工程のエッチングでは、段階的にエッチング液を交換することができ、例えばリフトオフ層ＬＦのエッチングには、加水フッ化水素酸の溶液を用いることができ、ｐ型半導体層１３ｐのエッチングには、オゾンをフッ化水素酸に溶解させた溶液（以下、オゾン／フッ酸液）を用いることができる。
　図６に示すパターニング工程では、真性半導体層１２ｐまでをエッチングし、パターニング領域では結晶基板１１が露出していると好ましい。このようにすると、光電変換によって発生するキャリアのライフタイムの低下が抑制される。
　次に、図７に示す工程では、ｎ型半導体層１３ｎを形成する。ｎ型半導体層１３ｎは、結晶基板１１の裏側主面１１ＳＢの上の全面に形成することができる。すなわち、ｎ型半導体層１３ｎは、リフトオフ層ＬＦの上にも形成される。なお、図５に示す工程と同様に、結晶基板１１とｎ型半導体層１３ｎとの間に、真性半導体層１２ｎを形成する。この場合、ｎ型半導体層１３ｎは、リフトオフ層ＬＦの上面だけでなく、真性半導体層１２ｎを介して、リフトオフ層ＬＦ、ｐ型半導体層１３ｐ及び真性半導体層１２ｐの側面（端面）を覆うように形成される。従って、本実施形態においては、ｎ型半導体層（第２半導体層）１３ｎを形成する工程は、ｎ型半導体層１３ｎを形成するよりも前に、結晶基板（半導体基板）１１のリフトオフ層ＬＦ及びｐ型半導体層を含む一方の主面（裏側主面）１１Ｓの上に真性半導体層（第２真性半導体層）１２ｎを形成する工程を含む。また、真性半導体層１２ｎを形成するより前に、図６のパターニング工程で露出した結晶基板１１の表面を洗浄する工程を設けても構わない。洗浄工程は、パターニング工程で結晶基板１１の表面に生じた欠陥及び不純物の除去を目的とし、例えばフッ化水素酸で処理する。
　次に、図８に示すリフトオフ層ＬＦを覆うｎ型半導体層（第２半導体層）１３ｎを除去するリフトオフ工程では、リフトオフ層ＬＦ、並びにリフトオフ層ＬＦの上に形成された真性半導体層１２ｎ及びｎ型半導体層１３ｎを同時に除去する。図６に示すパターニング工程ではフォトリソグラフィ法を用いたのに対し、本工程ではフォトリソグラフィ等のレジスト塗布工程及び現像工程を要しない。このため、ｎ型半導体層１３ｎに対するパターン形成を簡易に行える。また、リフトオフ層ＬＦに酸化ケイ素又は窒化ケイ素を主成分とする膜を適用する場合には、本工程でのエッチング液にはフッ化水素酸が用いられる。
　本実施形態において、図７に示すｎ型半導体層形成工程及び図８に示すリフトオフ工程の少なくとも一方の工程に、図５に示すｐ型半導体層形成工程と比べてプロセス温度が高い工程が含まれていることが好ましい。これは、上述した線膨張係数の差を利用して、図９の拡大図に示すように、リフトオフ層ＬＦに微細なクラックＬＦａを生じさせるためである。このクラックＬＦａが生じることにより、図８に示すリフトオフ工程でエッチング液がリフトオフ層ＬＦに効率良く浸入する。これにより、リフトオフ層ＬＦ、及びこのリフトオフ層ＬＦ上のｎ型半導体層１３ｎのエッチングを良好に行える。このクラックＬＦａは、リフトオフ層ＬＦの厚さ方向の全体に発生する必要はなく、リフトオフ層ＬＦの厚さの半分程度の深さ以上であればよい。
　高い温度が付与されるプロセスは、例えば、図７に示すｎ型半導体層形成工程におけるｎ型半導体層１３ｎの形成時が挙げられる。但し、これとは別の工程として、クラックＬＦａを発生させるための熱処理工程が施されてもよい。例えば、図８に示すリフトオフ工程の直前、又はリフトオフ工程内での初期処理として、リフトオフ層ＬＦに対するアニール処理を行ってもよい。
　次に、図１０に示すように、結晶基板１１における裏側主面１１ＳＢの上、すなわち、ｐ型半導体層１３ｐ及びｎ型半導体層１３ｎのそれぞれの上に、例えば、マスクを用いたスパッタリング法により、分離溝２５を生じさせるように透明電極層１７（１７ｐ、１７ｎ）を形成する。なお、透明電極層１７（１７ｐ、１７ｎ）の形成は、スパッタリング法に代えて、以下のようにしてもよい。例えば、マスクを用いずに透明導電性酸化物膜を裏側主面１１ＳＢ上の全面に成膜し、その後、フォトリソグラフィ法により、ｐ型半導体層１３ｐ上及びｎ型半導体層１３ｎ上にそれぞれ透明導電性酸化物膜を残すエッチングを行って形成してもよい。ここで、ｐ型半導体層１３ｐとｎ型半導体層１３ｎとを互いに分離絶縁する分離溝２５を形成することにより、リーク電流が発生し難くなる。
　その後、透明電極層１７の上に、例えば開口部を有するメッシュスクリーン（不図示）を用いて、線状の金属電極層１８（１８ｐ、１８ｎ）を形成する。
　以上の工程により、裏面接合型の太陽電池１０が形成される。
　本発明は、上記の実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
　以下、本発明を実施例により具体的に説明する。但し、本発明はこれらの実施例に限定されない。実施例及び比較例は、以下のようにして作製した（［表１］を参照）。
　［結晶基板］
　まず、結晶基板として、厚さが２００μｍの単結晶シリコン基板を採用した。単結晶シリコン基板の両主面に異方性エッチングを行った。これにより、結晶基板にピラミッド型のテクスチャ構造が形成された。
　［真性半導体層］
　次に、結晶基板をＣＶＤ装置に導入し、導入した結晶基板の両主面に、シリコン製の真性半導体層（厚さ８ｎｍ）を形成した。成膜条件は、基板温度が１５０℃、圧力が１２０Ｐａ、ＳｉＨ４／Ｈ２の流量比が３／１０、及びパワー密度が０．０１１Ｗ／ｃｍ２であった。
　［ｐ型半導体層（第１導電型半導体層）］
　次に、両主面に真性半導体層を形成した結晶基板をＣＶＤ装置に導入し、結晶基板における裏側主面の真性半導体層の上に、ｐ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。
　成膜条件は、基板温度が１５０℃、圧力が６０Ｐａ、ＳｉＨ４／Ｂ２Ｈ６の流量比が１／３、及びパワー密度が０．０１Ｗ／ｃｍ２であった。なお、本実施例でのＢ２Ｈ６ガスの流量は、Ｂ２Ｈ６がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層］
　次に、実施例１に用いる第１リフトオフ層として、プラズマＣＶＤ装置を用いて、酸化ケイ素（ＳｉＯｘ）を２００ｎｍの膜厚（マスクで遮蔽されない領域上）で形成した。基板温度を１５０℃、圧力を０．９ｋＰａ、ＳｉＨ４／ＣＯ２／Ｈ２の流量比を１／１０／７５０、及びパワー密度を０．１５Ｗ／ｃｍ２とした。
　また、実施例２に用いる第２リフトオフ層として、プラズマＣＶＤ装置を用いて、窒化ケイ素（ＳｉＮｘ）を２００ｎｍの膜厚（マスクで遮蔽されない領域上）で形成した。基板温度を１５０℃、圧力を０．２ｋＰａ、ＳｉＨ４／ＨＮ３／Ｈ２の流量比を１／４／５０、及びパワー密度を０．１５Ｗ／ｃｍ２とした。
　［リフトオフ層及びｐ型半導体層のパターニング］
　次に、ｐ型半導体層が形成された結晶基板の裏側主面又は両主面の上に、感光性レジスト膜を成膜した。成膜した感光性レジスト膜に対して、フォトリソグラフィ法により露光及び現像を行って、ｐ型半導体層のエッチング領域を露出した。ここでは、まず、エッチング領域が露出した結晶基板を、濃度が１重量％の加水フッ化水素酸に浸漬して、エッチング領域のリフトオフ層を除去した。続いて、純水によるリンスを行った後に、濃度が５．５重量％のフッ化水素酸に２０ｐｐｍのオゾンを混合したオゾン／フッ酸液に浸漬して、エッチング領域のｐ型半導体層及び真性半導体層を除去した。以下、この工程をｐ型半導体層パターニング工程と略称する。
　［ｎ型半導体層（第２導電型半導体層）］
　続いて、ｐ型半導体層パターニング工程の後に、裏側主面の露出部分を濃度が２重量％のフッ化水素酸によって洗浄した結晶基板をＣＶＤ装置に導入し、裏側主面に真性半導体層、ｎ型水素化非晶質シリコン系薄膜（膜厚１０ｎｍ）を形成した。
　成膜条件は、基板温度が１５０℃又は１８０℃、圧力が６０Ｐａ、ＳｉＨ４／ＰＨ３の流量比が１／２、及びパワー密度が０．０１Ｗ／ｃｍ２であった。なお、本実施例でのＰＨ３ガスの流量は、ＰＨ３がＨ２により５０００ｐｐｍまで希釈された希釈ガスの流量である。
　［リフトオフ層にクラックを発生させるアニール処理］
　次に、ｎ型半導体層が形成された結晶基板を大気雰囲気下で温度が１８０℃のオーブンで２０分間のアニール処理を行った。ここでのアニール対象は、主にリフトオフ層である。このアニール処理により、リフトオフ層に必要なクラックが生じる。
　［リフトオフ層及びｎ型半導体層の除去（リフトオフ）］
　次に、ｎ型半導体層が形成され、アニール処理された結晶基板を、濃度が５重量％フッ化水素酸に浸漬した。これにより、リフトオフ層、そのリフトオフ層を覆うｎ型半導体層、及びリフトオフ層とｎ型半導体層との間にある真性半導体層が同時に除去された。
　［電極層］
　次に、マグネトロンスパッタリング装置を用いて、透明電極層の基となる酸化物膜（膜厚１００ｎｍ）を、結晶基板の導電型半導体層の上に形成した。透明導電性酸化物としては、酸化スズを濃度１０重量％で含有した酸化インジウム（ＩＴＯ）をターゲットとして使用した。スパッタリング装置のチャンバ内に、アルゴン（Ａｒ）と酸素（Ｏ２）との混合ガスを導入し、チャンバ内の圧力を０．６Ｐａに設定した。アルゴンと酸素との混合比率は、抵抗率が最も低くなる（いわゆるボトム）条件とした。また、直流電源を用いて、０．４Ｗ／ｃｍ２の電力密度で成膜を行った。
　次に、フォトリソグラフィ法により、ｐ型半導体層及びｎ型半導体層の上の透明導電性酸化物膜のみを残すようにエッチングして、透明電極層を形成した。このエッチングにより形成された透明電極層により、ｐ型半導体層上の透明導電性酸化物膜と、ｎ型半導体層上の透明導電性酸化物膜との間での導通が防止された。
　さらに、透明電極層の上に、銀ペースト（藤倉化成製：ドータイトＦＡ－３３３）を希釈せずにスクリーン印刷し、温度が１５０℃のオーブンで６０分間の加熱処理を行った。これにより、金属電極層が形成された。
　次に、バックコンタクト型の太陽電池に対する評価方法について説明する。評価結果は、［表１］を参照とする。
　［膜厚及びエッチング性の評価］
　リフトオフ層の膜厚及びエッチングの状態は、ＳＥＭ（フィールドエミッション型走査型電子顕微鏡Ｓ４８００：日立ハイテクノロジーズ社製）を用い、１０万倍の倍率で観察して測定した。ｐ型半導体層パターニング工程の後に、設計上のパターニング除去領域に従ってエッチングできている場合には「○」とし、リフトオフ層が過剰にエッチングされた場合には「×」とした。
　リフトオフ工程では、リフトオフ層が除去された場合には「○」とし、リフトオフ層が残った場合には「×」とした。比較例２では、ｐ型半導体層パターニング工程でリフトオフ層が除去され、その後のリフトオフ工程での評価が不可能だったため、「－」とした。
　［変換効率の評価］
　ソーラシミュレータにより、ＡＭ（エアマス：air mass）１．５の基準太陽光を１００ｍＷ／ｃｍ２の光量で照射して、太陽電池の変換効率（Ｅｆｆ（％））を測定した。実施例１の変換効率（太陽電池特性）を１．００とし、その相対値を［表１］に掲載した。
　実施例１及び比較例１では、リフトオフ層として酸化ケイ素を用いた。実施例２では窒化ケイ素を用いた。
　比較例２では、真性半導体層と同一の条件で厚さが２００ｎｍの非晶質シリコンによるリフトオフ層を形成し、ｐ型半導体層パターニング工程では、他の実施例及び比較例と同様のオゾン／フッ酸（濃度５．５重量％）を用いてエッチングを行った。リフトオフ工程では、オゾン／フッ酸（濃度２重量％）を用いた。
Figure JPOXMLDOC01-appb-T000001
　実施例と比較例とを比べると、リフトオフ処理よりも前にリフトオフ層に対するアニール処理を施すことにより、リフトオフ工程でのリフトオフを良好に行えることが分かった。また、実施例１、実施例２及び比較例２においては、線膨張係数が結晶基板よりも小さい酸化ケイ素又は窒化ケイ素を用いている（上述の関係式（１）を参照。）。これにより、アニール処理によってリフトオフ層にクラックを生じさせることができるので、このクラックがリフトオフに好ましい影響を与えていることが考えられる。
　これに対し、比較例２では、非晶質シリコンによるリフトオフ層を除去する工程において、ｎ型半導体層及び真性半導体層に対するエッチングが優先して行われたため、太陽電池として機能しなかった。また、リフトオフ層にクラックは発生しなかった。これは、結晶基板と非晶質シリコンとの互いの線膨張係数が近い値であることがその要因であると考えられる。
　１０　　　太陽電池
　１１　　　結晶基板（半導体基板）
　１２　　　真性半導体層
　１３　　　導電型半導体層
　１３ｐ　　ｐ型半導体層［第１導電型の第１半導体層／第２導電型の第２半導体層］
　１３ｎ　　ｎ型半導体層［第２導電型の第２半導体層／第１導電型の第１半導体層］
　１５　　　電極層
　１７　　　透明電極層
　１８　　　金属電極層
　ＬＦ　　　リフトオフ層
　ＬＦａ　　クラック

Claims (4)

  1. 　半導体基板における互いに対向する２つの主面の一方の主面の上に、第１導電型の第１半導体層を形成する工程と、
    　前記第１半導体層の上に、シリコン系薄膜材料を含むリフトオフ層を形成する工程と、
    　前記リフトオフ層及び第１半導体層を選択的に除去する工程と、
    　前記リフトオフ層及び第１半導体層を含む前記一方の主面の上に、第２導電型の第２半導体層を形成する工程と、
    　エッチング溶液を用いて、前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程とを含み、
    　前記半導体基板と前記リフトオフ層との互いの線膨張係数は、以下の関係式（１）：
    　リフトオフ層の線膨張係数 ＜ 半導体基板の線膨張係数 …（１）
    　を満たし、且つ、
    　前記第２半導体層を形成する工程及び前記第２半導体層を除去する工程の少なくとも一方の工程は、前記リフトオフ層を形成する工程よりも、プロセス温度が高い太陽電池の製造方法。
  2. 　請求項１に記載の太陽電池の製造方法において、
    　前記リフトオフ層は、酸化ケイ素を主成分とし、且つ、
    　エッチング溶液を用いて、前記リフトオフ層及び第１半導体層を選択的に除去する工程、及び前記リフトオフ層を除去することにより、前記リフトオフ層を覆う前記第２半導体層を除去する工程では、前記第１半導体層のエッチング速度と前記リフトオフ層のエッチング速度とは、以下の関係式（２）：
    　　第１半導体層のエッチング速度　≦　リフトオフ層のエッチング速度…（２）
    を満たす太陽電池の製造方法。
  3. 　請求項１又は２に記載の太陽電池の製造方法において、
    　前記半導体基板における少なくとも第１半導体層及び第２半導体層が形成される面は、テクスチャ構造を有している太陽電池の製造方法。
  4. 　請求項１～３のいずれか１項に記載の太陽電池の製造方法において、
    　前記第１半導体層を形成する工程は、前記第１半導体層を形成するよりも前に、前記半導体基板の前記一方の主面の上に第１真性半導体層を形成する工程を含み、
    　前記第１半導体層を選択的に除去する工程は、前記第１半導体層に続いて前記第１真性半導体層を選択的に除去する工程を含み、
    　前記第２半導体層を形成する工程は、前記第２半導体層を形成するよりも前に、前記半導体基板の前記リフトオフ層及び第１半導体層を含む前記一方の主面の上に第２真性半導体層を形成する工程を含み、
    　前記第２半導体層を除去する工程は、前記第２半導体層に続いて前記第２真性半導体層を選択的に除去する工程を含む太陽電池の製造方法。
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