WO2019082631A1 - 撮像装置、電子機器 - Google Patents

撮像装置、電子機器

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WO2019082631A1
WO2019082631A1 PCT/JP2018/037501 JP2018037501W WO2019082631A1 WO 2019082631 A1 WO2019082631 A1 WO 2019082631A1 JP 2018037501 W JP2018037501 W JP 2018037501W WO 2019082631 A1 WO2019082631 A1 WO 2019082631A1
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WO
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circuit
unit
signal
pixel
transistor
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PCT/JP2018/037501
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Inventor
雅樹 榊原
Original Assignee
ソニーセミコンダクタソリューションズ株式会社
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    • H04N25/77—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components
    • H04N25/772—Pixel circuitry, e.g. memories, A/D converters, pixel amplifiers, shared circuits or shared components comprising A/D, V/T, V/F, I/T or I/F converters
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    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/79—Arrangements of circuitry being divided between different or multiple substrates, chips or circuit boards, e.g. stacked image sensors

Definitions

  • the present technology relates to an imaging device and an electronic device, and relates to an imaging device and an electronic device capable of capturing an image with an improved image quality by adaptively changing a noise level.
  • an imaging element such as a charge coupled device (CCD) or a complementary metal oxide semiconductor (CMOS) image sensor is used.
  • CCD charge coupled device
  • CMOS complementary metal oxide semiconductor
  • the imaging device has a pixel in which a PD (photodiode: photodiode) that performs photoelectric conversion and a plurality of transistors are combined, and an image is generated based on pixel signals output from the plurality of pixels arranged in a plane. Is built.
  • pixel signals output from the pixels are, for example, AD converted in parallel by a plurality of AD (Analog to Digital) converters arranged for each column of pixels and output.
  • Patent Document 1 proposes an imaging device that reduces power consumption and random noise.
  • the noise level of the imaging device is defined by thermal noise, 1 / f noise, and quantization noise.
  • 1 / f noise is also sensitive to current, it is mainly determined by area and process, and these measures may lead to an increase in cost.
  • the quantization noise is uniquely determined by the resolution of the AD converter, but at low illuminance, it is specified by the random noise of the imaging device itself and the quantization noise of the AD converter, and the thermal noise of random noise and 1 / f The noise depends on the amount of current consumed by the analog circuit.
  • the present technology has been made in view of such a situation, and adaptively adjusts the current consumed by the analog circuit from the AD converted output signal, thereby achieving low power at high illuminance and low illuminance. It makes it possible to realize low noise.
  • An imaging device supplies a photoelectric conversion element, a conversion unit that converts a signal from the photoelectric conversion element into a digital signal, and a bias current for controlling current flowing in an analog circuit in the conversion unit. And a control unit that controls the bias circuit based on an output signal from the conversion unit, and the controller starts the transfer of the charge from the photoelectric conversion element, and the control unit controls the predetermined circuit of the analog circuit. Boost the voltage of the position.
  • An electronic device supplies a photoelectric conversion element, a conversion unit that converts a signal from the photoelectric conversion element into a digital signal, and a bias current for controlling current flowing in an analog circuit in the conversion unit.
  • a control unit that controls the bias circuit based on an output signal from the conversion unit, and the controller starts the transfer of the charge from the photoelectric conversion element, and the control unit controls the predetermined circuit of the analog circuit. It includes an imaging device that boosts the voltage of the position.
  • a photoelectric conversion element In an imaging device according to one aspect of the present technology, a photoelectric conversion element, a conversion unit that converts a signal from the photoelectric conversion element into a digital signal, and a bias current for controlling current flowing to an analog circuit in the conversion unit are supplied.
  • a bias circuit and a control unit that controls the bias circuit based on an output signal from the conversion unit are provided. Further, at the start of charge transfer from the photoelectric conversion element, the control unit boosts the voltage at a predetermined position of the analog circuit.
  • An electronic device configured to include the imaging device.
  • imaging device and the electronic device may be independent devices or may be internal blocks constituting one device.
  • FIG. 6 is a block diagram showing a detailed configuration example of a comparison circuit. It is a figure explaining the detailed composition of a pixel circuit. It is a timing chart explaining operation of a pixel. It is a figure for demonstrating the structure of the circuit containing noise. It is a figure for demonstrating the structure of the circuit containing noise. It is a figure for demonstrating the structure of the circuit containing noise. It is a figure for demonstrating the structure of the circuit containing noise. It is a figure for demonstrating the structure of the circuit containing noise. It is a figure for demonstrating the structure of the circuit containing noise. It is a figure for demonstrating the structure of the circuit containing the determination part. It is a figure for demonstrating the structure of the determination part.
  • FIG. 1 shows a schematic configuration of an imaging device according to the present disclosure.
  • the imaging device 1 of FIG. 1 has a pixel array unit 22 in which pixels 21 are arranged in a two-dimensional array on a semiconductor substrate 11 using, for example, silicon (Si) as a semiconductor.
  • the pixel array unit 22 is also provided with a time code transfer unit 23 for transferring the time code generated by the time code generation unit 26 to each pixel 21.
  • the pixel drive circuit 24, DAC (D / A Converter) 25, time code generation unit 26, vertical drive circuit 27, output unit 28, and timing generation circuit 29 are provided around the pixel array unit 22 on the semiconductor substrate 11. Is formed.
  • Each of the pixels 21 arranged in a two-dimensional array is provided with a pixel circuit 41 and an ADC 42 as will be described later with reference to FIG.
  • a charge signal corresponding to the amount of light received by the diode) is generated, converted to a digital pixel signal SIG, and output.
  • the pixel drive circuit 24 drives the pixel circuit 41 (FIG. 2) in the pixel 21.
  • the DAC 25 functions as a generation unit that generates a reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies the generated reference signal REF to each pixel 21.
  • the time code generation unit 26 generates a time code used when each pixel 21 converts an analog pixel signal SIG into a digital signal (AD conversion), and supplies the time code to the corresponding time code transfer unit 23.
  • a plurality of time code generation units 26 are provided for the pixel array unit 22, and the time code transfer units 23 are provided in the pixel array unit 22 by the number corresponding to the time code generation units 26. . That is, the time code generation unit 26 and the time code transfer unit 23 for transferring the time code generated there correspond one to one.
  • the vertical drive circuit 27 performs control to output the digital pixel signal SIG generated in the pixel 21 to the output unit 28 in a predetermined order based on the timing signal supplied from the timing generation circuit 29.
  • the digital pixel signal SIG output from the pixel 21 is output from the output unit 28 to the outside of the imaging device 1.
  • the output unit 28 performs predetermined digital signal processing such as black level correction processing for correcting the black level and CDS (Correlated Double Sampling) processing as necessary, and then outputs the signal to the outside.
  • the timing generation circuit 29 includes a timing generator that generates various timing signals, and supplies the generated various timing signals to the pixel drive circuit 24, the DAC 25, the vertical drive circuit 27, and the like.
  • the imaging device 1 is configured as described above. In FIG. 1, as described above, all the circuits constituting the imaging device 1 are described to be formed on one semiconductor substrate 11. However, as described later, the circuits constituting the imaging device 1 Can be divided into a plurality of semiconductor substrates 11 and arranged.
  • FIG. 2 is a block diagram showing a detailed configuration example of the pixel 21. As shown in FIG. 2
  • the pixel 21 is configured by a pixel circuit 41 and an ADC (AD converter) 42.
  • the pixel circuit 41 outputs a charge signal corresponding to the amount of received light to the ADC 42 as an analog pixel signal SIG.
  • the ADC 42 converts the analog pixel signal SIG supplied from the pixel circuit 41 into a digital signal.
  • the ADC 42 includes a comparison circuit 51 and a data storage unit 52.
  • the comparison circuit 51 compares the reference signal REF supplied from the DAC 25 with the pixel signal SIG, and outputs an output signal VCO as a comparison result signal representing the comparison result.
  • the comparison circuit 51 inverts the output signal VCO when the reference signal REF and the pixel signal SIG become the same (voltage).
  • the comparison circuit 51 includes a differential input circuit 61, a voltage conversion circuit 62, and a positive feedback circuit (PFB) 63. The details will be described later with reference to FIG.
  • the data storage unit 52 receives the output signal VCO from the comparison circuit 51 and, from the vertical drive circuit 27, a WR signal indicating that it is a writing operation of a pixel signal, and an RD indicating that it is a reading operation of a pixel signal.
  • a signal and a WORD signal for controlling the readout timing of the pixel 21 during the readout operation of the pixel signal are supplied from the vertical drive circuit 27.
  • the time code generated by the time code generation unit 26 is also supplied via the time code transfer unit 23.
  • the data storage unit 52 includes a latch control circuit 71 that controls a write operation and a read operation of a time code based on the WR signal and the RD signal, and a latch storage unit 72 that stores the time code.
  • the latch control circuit 71 is updated every unit time supplied from the time code transfer unit 23 while the output signal VCO of Hi (High) is input from the comparison circuit 51 in the time code write operation.
  • the time code is stored in the latch storage unit 72.
  • the time code stored in the latch storage unit 72 represents the time when the pixel signal SIG and the reference signal REF become equal, and indicates that the pixel signal SIG is the reference voltage at that time, that is, it is digitized Represents the light intensity value that has been
  • the operation of the pixel 21 is changed from the write operation to the read operation.
  • the latch control circuit 71 stores the time code stored in the latch storage unit 72 when the pixel 21 reaches its read timing based on the WORD signal that controls the read timing.
  • the digital pixel signal SIG) is output to the time code transfer unit 23.
  • the time code transfer unit 23 sequentially transfers the supplied time code in the column direction (vertical direction), and supplies the time code to the output unit 28.
  • Digitized pixel data indicating that the pixel signal SIG is the reference voltage at that time is also referred to as AD conversion pixel data.
  • FIG. 3 is a circuit diagram showing a detailed configuration of the differential input circuit 61, the voltage conversion circuit 62, and the positive feedback circuit 63 which constitute the comparison circuit 51. As shown in FIG. 3
  • the differential input circuit 61 compares the pixel signal SIG output from the pixel circuit 41 in the pixel 21 with the reference signal REF output from the DAC 25. When the pixel signal SIG is higher than the reference signal REF, a predetermined signal is generated. Output a signal (current).
  • the differential input circuit 61 includes transistors 81 and 82 as a differential pair, transistors 83 and 84 constituting a current mirror, a transistor 85 as a constant current source for supplying a current Icm according to the input bias current Vb, and a difference A transistor 86 outputs an output signal HVO of the dynamic input circuit 61.
  • the transistors 81, 82, and 85 are formed of NMOS (Negative Channel MOS) transistors, and the transistors 83, 84, and 86 are formed of PMOS (Positive Channel MOS) transistors.
  • the reference signal REF output from the DAC 25 is input to the gate of the transistor 81 among the transistors 81 and 82 serving as a differential pair, and the pixel output from the pixel circuit 41 in the pixel 21 is input to the gate of the transistor 82 Signal SIG is input.
  • the sources of the transistors 81 and 82 are connected to the drain of the transistor 85, and the source of the transistor 85 is connected to a predetermined voltage VSS (VSS ⁇ VDD2 ⁇ VDD1).
  • the drain of the transistor 81 is connected to the gates of the transistors 83 and 84 forming the current mirror circuit and the drain of the transistor 83, and the drain of the transistor 82 is connected to the drain of the transistor 84 and the gate of the transistor 86.
  • the sources of the transistors 83, 84 and 86 are connected to the first power supply voltage VDD1.
  • the voltage conversion circuit 62 is configured of, for example, an NMOS type transistor 91.
  • the drain of transistor 91 is connected to the drain of transistor 86 of differential input circuit 61, the source of transistor 91 is connected to a predetermined connection point in positive feedback circuit 63, and the gate of transistor 86 is connected to bias voltage VBIAS. It is connected.
  • the transistors 81 to 86 constituting the differential input circuit 61 are circuits operating at high voltage up to the first power supply voltage VDD1, and the positive feedback circuit 63 is operated at the second power supply voltage VDD2 lower than the first power supply voltage VDD1. It is a circuit that operates.
  • the voltage conversion circuit 62 converts the output signal HVO input from the differential input circuit 61 into a low voltage signal (conversion signal) LVI that the positive feedback circuit 63 can operate, and supplies the signal to the positive feedback circuit 63.
  • the bias voltage VBIAS may be a voltage that converts each of the transistors 101 to 105 of the positive feedback circuit 63 operating at a constant voltage into a voltage that does not destroy it.
  • the positive feedback circuit 63 inverts when the pixel signal SIG is higher than the reference signal REF based on the conversion signal LVI obtained by converting the output signal HVO from the differential input circuit 61 into a signal corresponding to the second power supply voltage VDD2. Output a comparison result signal.
  • the positive feedback circuit 63 also accelerates the transition speed when the output signal VCO output as the comparison result signal is inverted.
  • the positive feedback circuit 63 is composed of seven transistors 101 to 107.
  • the transistors 101, 102, 104, and 106 are PMOS transistors
  • the transistors 103, 105, and 107 are NMOS transistors.
  • the source of the transistor 91 which is the output terminal of the voltage conversion circuit 62, is connected to the drains of the transistors 102 and 103 and the gates of the transistors 104 and 105.
  • the source of the transistor 101 is connected to the second power supply voltage VDD2, the drain of the transistor 101 is connected to the source of the transistor 102, and the gate of the transistor 102 is the drain of the transistors 104 and 105 which is also an output end of the positive feedback circuit 63. And connected.
  • the sources of the transistors 103, 105, and 107 are connected to a predetermined voltage VSS.
  • An initialization signal INI is supplied to the gates of the transistors 101 and 103.
  • the gate of the transistor 106 and the gate of the transistor 107 are supplied with the control signal TERM, which is the second input, and not the conversion signal LVI, which is the first input.
  • the source of the transistor 106 is connected to the second power supply voltage VDD2, and the drain of the transistor 106 is connected to the source of the transistor 104.
  • the drain of the transistor 107 is connected to the output terminal of the comparison circuit 51, and the source of the transistor 107 is connected to a predetermined voltage VSS.
  • the output signal VCO can be set to Lo regardless of the state of the differential input circuit 61.
  • the output signal VCO of the comparison circuit 51 is Hi
  • the data storage unit 52 controlled by the output signal VCO can not fix the value and the AD conversion function is lost.
  • the control signal TERM of the Hi pulse may be input at the end of the sweep of the reference signal REF to forcibly invert the output signal VCO which has not yet been inverted to Lo. it can. Since the data storage unit 52 stores (latches) the time code immediately before the forced inversion, when the configuration of FIG. 3 is adopted, the ADC 42 eventually AD-converts the output value for the luminance input above a certain level. Function as a container.
  • the output signal VCO becomes Hi regardless of the state of the differential input circuit 61. Therefore, by combining the forced Hi output of the output signal VCO and the forced Lo output by the control signal TERM described above, the state of the differential input circuit 61 and the states of the pixel circuit 41 and DAC circuit 25 at the previous stage are related. Instead, the output signal VCO can be set to an arbitrary value.
  • FIG. 4 is a circuit diagram in which the details of the pixel circuit 41 are added to the differential input circuit 61 of the comparison circuit 51 shown in FIG.
  • the pixel circuit 41 includes a photodiode (PD) 121 as a photoelectric conversion element, a discharge transistor 122, a transfer transistor 123, a reset transistor 124, and an FD (floating diffusion layer) 125.
  • PD photodiode
  • the discharge transistor 122 is used to adjust the exposure period. Specifically, when the discharge transistor 122 is turned on when it is desired to start the exposure period at an arbitrary timing, the charge accumulated in the photodiode 121 until then is discharged, so the discharge transistor 122 is turned off. After that, the exposure period will be started.
  • the transfer transistor 123 transfers the charge generated by the photodiode 121 to the FD 125.
  • the reset transistor 124 resets the charge held in the FD 125.
  • the FD 125 is connected to the gate of the transistor 82 of the differential input circuit 61.
  • the transistor 82 of the differential input circuit 61 also functions as an amplification transistor of the pixel circuit 41.
  • the source of the reset transistor 124 is connected to the gate of the transistor 82 of the differential input circuit 61 and the FD 125, and the drain of the reset transistor 124 is connected to the drain of the transistor 82. Therefore, there is no fixed reset voltage for resetting the charge of the FD 125. This is that by controlling the circuit state of the differential input circuit 61, the reset voltage for resetting the FD 125 can be arbitrarily set using the reference signal REF, and the fixed pattern noise of the circuit is stored in the FD 125. And the CDS operation to make it possible to cancel the component.
  • the reference signal REF is set to the reset voltage V rst for resetting the charge of the FD 125 from the standby voltage V stb so far, and the reset transistor 124 is turned on to reset the charge of the FD 125 Be done.
  • the initialization signal INI supplied to the gates of the transistors 101 and 103 of the positive feedback circuit 63 is set to Hi, and the positive feedback circuit 63 is set to the initial state.
  • the reference signal REF is raised to a predetermined voltage V u , and comparison of the reference signal REF with the pixel signal SIG (sweep of the reference signal REF) is started.
  • the output signal VCO is Hi because the reference signal REF is larger than the pixel signal SIG.
  • the output signal VCO is inverted (transitioned to Low).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO as described above. Further, in the data storage unit 52, time data (N-bit DATA [1] to DATA [N]) at the time when the output signal VCO is inverted is stored.
  • the WORD signal for controlling the read timing becomes Hi, and the latch control circuit 71 of the data storage unit 52 outputs the N-bit latched time signals DATA [0] to DATA [N].
  • the data acquired here is P phase data of a reset level at the time of CDS (Correlated Double Sampling) processing.
  • reference signal REF is raised to a predetermined voltage V u
  • initialization signal INI supplied to the gates of transistors 101 and 103 is set to Hi
  • positive feedback circuit 63 is set to the initial state again .
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the output signal VCO is inverted (transitioned to Low).
  • the positive feedback circuit 63 speeds up the inversion of the output signal VCO.
  • the data storage unit 52 also stores time data (N-bit DATA [1] to DATA [N]) when the output signal VCO is inverted.
  • the WORD signal for controlling the read timing becomes Hi, and the latch control circuit 71 of the data storage unit 52 outputs N-bit latched time signals DATA [0] to DATA [N].
  • the data acquired here is D-phase data of the signal level at the time of CDS processing.
  • the time t11 is the same as the time t1 described above, and the next 1 V (one vertical scanning period) is driven.
  • P phase data reset level
  • D phase data signal level
  • each pixel 21 of the pixel array unit 22 of the imaging device 1 can reset all the pixels simultaneously and perform global shutter operation of exposing all the pixels simultaneously. Since all the pixels can be exposed and read out simultaneously, there is usually no need for a holder provided in the pixel to hold the charge until the charge is read out. Further, in the configuration of the pixel 21, a selection transistor or the like for selecting a pixel that outputs the pixel signal SIG, which is necessary in a column parallel readout type imaging device, is also unnecessary.
  • the discharge transistor 122 In the driving of the pixel 21 described with reference to FIG. 5, the discharge transistor 122 is always controlled to be off. However, as shown by the broken line in FIG. 5, it is also possible to set an arbitrary exposure period by setting the discharge signal OFG to Hi at the desired time and turning the discharge transistor 122 on once and then turning it off. It is possible.
  • the noise level of the imaging device 1 is defined by thermal noise, 1 / f noise, and quantization noise. Although it is conceivable to improve the gm of the circuit in order to reduce the thermal noise, the current consumed by the analog circuit is increased, and the power may be increased.
  • 1 / f noise is also sensitive to current, it is mainly determined by the area and process, and these measures may increase the cost.
  • the quantization noise is uniquely determined by the resolution of the ADC 42, but at low illuminance, it is specified by the random noise (thermal noise and 1 / f noise) of the imaging device itself and the quantization noise of the ADC 42, among which thermal noise And 1 / f noise depend on the amount of current consumed by the analog circuit.
  • the apparatus 1 by adaptively adjusting the current consumed by the analog circuit from the AD converted output signal (the output signal from the ADC 42), imaging capable of realizing low power at high illuminance and low noise at low illuminance
  • the AD converted output signal the output signal from the ADC 42
  • the predetermined circuit 301 is a circuit including noise. Noise is generated from a resistor element, a capacitor element, a transistor element, or the like in the circuit 301. It is assumed that external control for reducing noise is performed on a circuit 301 including an element that may generate noise.
  • noise is equivalently converted into an input
  • a predetermined noise amount is given as an input
  • the circuit 302 itself is described as noiseless by performing the following description.
  • the circuit 302 is a circuit that does not generate noise
  • the addition unit 303 is outside the circuit 302, and a predetermined noise amount is input to the addition unit 303. Since the adding unit 303 is connected to the circuit 302, noise is consequently supplied to the circuit 302.
  • the noise amount is also changed.
  • the amount of noise can be controlled by controlling the current flowing through the transistor element.
  • the circuit 301 ′ (which will be described with a dash to distinguish it from the circuit 301 shown in FIG. 6) is controlled to control the current flowing through the transistor elements. It is conceivable to control the 'noise.
  • the noise of the circuit 302 ' can be controlled by controlling the amount of noise (the amount of noise input to the adding unit 303) input to the noiseless circuit 302'.
  • the ADC 42 included in the imaging device 1 includes, for example, a plurality of transistor elements as shown in FIG.
  • the amount of noise generated in the ADC 42 is controlled by controlling the current supplied to these transistor elements, and an explanation will be added regarding the imaging device 1 that performs imaging with improved image quality.
  • FIG. 10 is a diagram showing the configuration of an imaging apparatus that controls noise, in particular, the configuration of an ADC 42 equipped with a configuration that controls the amount of noise generated by the ADC 42 and peripheral circuits.
  • a determination unit 401 that makes a determination described later based on the output from the ADC 42 is provided.
  • the amount of noise supplied to the ADC 42 is controlled.
  • the amount of noise is controlled by controlling the current flowing to a predetermined transistor element in the ADC 42.
  • the determination unit 401 functions as a control unit that controls the current in the ADC 42.
  • Outputs from the ADC 42 are Reset Digital data and Signal Digital data.
  • a signal of the charge accumulated in the pixel circuit 41 (the photodiode 121 in the pixel circuit 41) is generated and output as an output signal.
  • the output signal is also input to the determination unit 401, and the determination unit 401 determines the nature of the image being captured, for example, whether it is high illumination or low illumination, although the details will be described later. Control the amount of noise according to the result.
  • FIG. 11 is a diagram showing an exemplary configuration of the determination unit 401.
  • the determination unit 401 is configured to include a determination value calculation unit 431, a comparison unit 432, a control table reference unit 433 and a selection unit 434.
  • the pixel value output from the ADC 42 is supplied to the determination value calculation unit 431 of the determination unit 401.
  • the supplied pixel signal can be a pixel value of the entire pixel area, a pixel value for one pixel, a pixel value representing a pixel consisting of one or more pixels, or the like.
  • a pixel which consists of one or more pixels, it can be set as the pixel arrange
  • a pixel can be set as a representative pixel of a pixel in a region around the pixel, and a signal from a pixel set as a representative pixel is read earlier than a pixel not set as a representative pixel. You may do so. Then, using the signal read from the representative pixel, the determination can be performed by the determination unit 401.
  • the unit of the pixel signal input to the determination value calculation unit 431 can be matched with the unit to be controlled. For example, in the case of control in units of one pixel, pixel signals are supplied in units of one pixel.
  • the accuracy with which the determination unit 401 makes the determination can be set to the entire pixel area, a pixel unit, or a plurality of pixels.
  • the unit of the pixel signal input to the determination value calculation unit 431 can be, for each pixel, for each column, for each pixel block including a predetermined number of pixels, all pixels, or the like.
  • timing to control for example, the timing when the pixel signal is input to the determination value calculation unit 431, the timing to make determination by the determination unit 401, etc. are always performed (per frame). Alternatively, it may be performed every predetermined number of frames.
  • the timing which performs determination by the determination part 401, and the timing which controls an electric current value etc. using the determination result can be made into a different timing so that it may mention later.
  • the timing at which the determination is performed is described as the timing at which control is performed, and the description will be continued.
  • control may be performed for each sub-frame, or control may be performed in a predetermined sub-frame in a sub-frame.
  • control may be performed for each subframe, or a predetermined subframe in four subframes, For example, control may be performed in the first subframe (for other subframes, control using a predetermined subframe value may be performed).
  • the determination value calculation unit 431 uses the input pixel signal to calculate an average value, a representative value, a maximum value of whether or not saturation occurs, and the like in the screen. All of these may be calculated, or at least one of these may be calculated.
  • the determination value calculated by the determination value calculation unit 431 may be calculated using a pixel signal that has been subjected to processing such as defect correction in advance.
  • the determination value from the determination value calculation unit 431 is supplied to the comparison unit 432.
  • the determination threshold is also supplied to the comparison unit 432.
  • the determination threshold may be configured to be supplied from the outside of the determination unit 401, or may be configured to be held or generated by the comparison unit 432.
  • the determination threshold may be a fixed value, or may be a variable value that varies according to a predetermined condition.
  • the comparison unit 432 compares the determination value from the determination value calculation unit 431 with the determination threshold, and supplies the comparison result to the control table reference unit 433.
  • the control table reference unit 433 refers to a control signal for noise control of the analog circuit, for example, a table of current values.
  • the table is, for example, a table in which the comparison result and the current value are associated.
  • the table may be held in the control table reference unit 433 or may be held outside the control table reference unit 433.
  • the selection unit 434 is supplied with a reference value (for example, a current value) from the control table reference unit 433, a forced control value, and a mode selection signal. Selection unit 434 determines whether or not forced control is to be performed according to the mode selection signal, and as a result of the determination, selects either the reference value or the forced control value from control table reference unit 433 and selects the selected value. The result is supplied to each analog circuit, for example, the ADC 42.
  • a reference value for example, a current value
  • FIG. 4 An example of the configuration of the ADC 42 and its peripheral portion in the case of controlling the current flowing to the transistor element in the ADC 42 according to the determination result from the determination unit 401 is shown in FIG. Only the differential input circuit 61 in the ADC 42 is shown in FIG. A bias circuit 501 that controls the current Icm flowing to the transistor 85 of the differential input circuit 61 is connected to the gate of the transistor 85.
  • the determination result from the determination unit 401 is supplied to the bias circuit 501.
  • the bias circuit 501 includes a plurality of transistors 511 and a current source 512.
  • the bias circuit 501 is configured to be able to vary the current value of the connected differential input circuit 61 by changing the number of transistors included in the transistor 511.
  • the current supplied to the bias circuit 501 is a current Ipixbias
  • the channel length L of the transistor 511 is fixed
  • the channel width W (W size of bias) is Wpixbias
  • the W size of the pixel current source is Wcmbias.
  • the noise generated by the transistor 85 (the entire circuit including the transistor 85) can be controlled.
  • the noise also depends on the current value flowing to the transistor, and the noise tends to be reduced as the current value is larger.
  • the determination circuit 401 controls the current value of the differential input circuit 61 (the transistor 85 therein) to a low value.
  • the bias circuit 501 performs control to reduce the current value in the differential input circuit 61. For this reason, power reduction can be realized when capturing an image with high illuminance.
  • the determination unit 401 when it is determined that the low illuminance image is captured, the determination unit 401 outputs a determination value for controlling the current value of the differential input circuit 61 (the transistor 85 therein) to the bias circuit 501, The bias circuit 501 performs control to increase the current value in the differential input circuit 61. Therefore, noise can be reduced when capturing an image with low illuminance.
  • FIG. 13 shows a second configuration example of the ADC 42 and its periphery in the case of controlling the current flowing to the transistor element in the ADC 42 according to the determination result from the determination unit 401. Only the differential input circuit 61 in the ADC 42 is shown in FIG. A DAC 25 that controls the reference signal REF supplied to the transistor 81 of the differential input circuit 61 is connected to the gate of the transistor 81.
  • the DAC 25 generates the reference signal (reference voltage signal) REF, which is a slope signal whose level (voltage) monotonously decreases with time, and supplies the reference signal REF to each pixel 21.
  • REF reference voltage signal
  • the determination result from the determination unit 401 is supplied to the DAC 25.
  • the DAC 25 includes a resistor 551 and a current source 552.
  • the DAC 25 controls the current value from the current source 552 by, for example, the current source 552 comprising a plurality of current sources, and individually controlling the on / off of the plurality of current sources.
  • the DAC 25 is configured such that the ground (GND) is a reference potential, and the IR drop of the current flowing through the resistor 551 determines the waveform of the DAC (the waveform of the reference signal REF).
  • the current shot noise increases when the current is large, and the noise of the DAC 25 is aggravated.
  • the waveform of the DAC is uniformly reduced in current as a whole.
  • the solid line indicates the waveform of the reference signal REF in the normal state
  • the dotted line indicates the waveform of the reference signal REF when the current is uniformly reduced.
  • DC the initial voltage of the FD 125
  • the DC value of the initial voltage of the FD 125 can also be reduced, so that the dark current of the FD 125 can be suppressed and the shot noise due to the dark current of the FD 125 can also be suppressed. it can. Thus, random noise can be further reduced.
  • control is performed to reduce dark current shot noise by reducing the current value and setting the initial voltage of the FD 125 of the pixel low.
  • control is performed to increase the current and increase the voltage of the FD 125 so that a high luminance signal can be obtained.
  • FIG. 15 shows an example of the configuration of the ADC 42 and its peripheral portion in which the first configuration and the second configuration are combined.
  • a bias circuit 501 that controls the current flowing to the transistor 85 of the differential input circuit 61 is connected to the gate of the transistor 85. Further, a DAC 25 that controls the reference signal REF supplied to the transistor 81 of the differential input circuit 61 is connected to the gate of the transistor 81.
  • the determination result from the determination unit 401 is supplied to each of the bias circuit 501 and the DAC 25.
  • the control performed by the bias circuit 501 and the DAC 25 is the same as that described above.
  • the bias circuit 501 performs feedback of the current value to an analog circuit (such as the ADC 42). Work in the direction in which noise is reduced.
  • control is performed to increase the current value of the current Icm flowing in the differential input circuit 61, and control is performed to reduce the thermal noise generated by the circuit.
  • the DAC 25 performs control to reduce dark current shot noise by reducing the current value and setting the initial voltage of the FD 125 of the pixel low.
  • the bias circuit 501 performs control to reduce the current Icm in the differential input circuit 61. At this time, although the noise is increased, the power consumption of the differential input circuit 61 can be reduced.
  • the DAC 25 increases the current as opposed to the bias circuit 501, and performs control to increase the voltage of the FD 125 so that a signal with high illuminance can be obtained.
  • the current flowing to the differential input circuit 61 can be controlled to control the noise.
  • noise can be more appropriately controlled.
  • control is performed to reduce dark current shot noise by reducing the current value and setting the initial voltage of the FD 125 of the pixel low.
  • control is performed to increase the current and increase the voltage of the FD 125 so that a high luminance signal can be obtained.
  • a fourth configuration will be added that reduces dark current shot noise and controls the current of the differential input circuit that performs control such that the charge remaining in the FD 125 does not reversely flow to the PD 121 side.
  • the initial voltage of the FD 125 is lowered, and transfer is possible, creating a situation where reverse charge does not occur.
  • control for temporarily raising the voltage of the FD 125 (control for temporarily lowering the potential) is performed.
  • FIG. 18 shows a configuration example (fourth configuration) of the ADC 42 and its peripheral portion in the case of controlling the current flowing to the transistor element in the ADC 42 according to the determination result from the determination unit 401.
  • FIG. 18 illustrates the differential input circuit 61 and the pixel circuit 41 in the ADC 42.
  • a bias circuit 531 that controls the current Icm flowing to the transistor 85 of the differential input circuit 61 is connected to the gate of the transistor 85.
  • the bias circuit 531 has a configuration in which a switch 541 and a switch 542 are added to the configuration of the bias circuit 501 (FIG. 12).
  • the bias circuit 531 is configured to be supplied with the determination result from the determination unit 401.
  • the bias circuit 531 further includes a plurality of transistors 511 and a current source 512.
  • the bias circuit 531 is configured to be able to vary the current value of the connected differential input circuit 61 by changing the number of transistors included in the transistor 511.
  • the bias circuit 531 is configured to include a switch 541 and a switch 542.
  • the switch 541 and the switch 542 are controlled such that when one is open, the other is closed.
  • the switch 541 is opened and the switch 542 is closed. Also, at times other than the timing when the transfer gate TX is turned on, the switch 541 is closed and the switch 542 is opened.
  • the transfer gate TX may be turned on at the same time as the transfer gate TX is turned on, or may be slightly before the transfer gate TX is turned on.
  • the drain of the transistor 85 is connected to the source side of the transistor 82. As a result, the potential of the source of the transistor 82 is raised.
  • the transistor 82 of the differential input circuit 61 functions as an amplification transistor.
  • the parasitic capacitance of the amplification transistor is a parasitic capacitance 551
  • the source side of the transistor 85 is at a high potential
  • the potential of the parasitic capacitance 551 of the amplification transistor Go up.
  • the FD 125 is connected to the amplification transistor (transistor 82), when the potential of the parasitic capacitance 551 rises, the potential of the FD 125 is consequently raised.
  • the transfer gate TX when the transfer gate TX is turned on and charge transfer from the FD 125 is started, the voltage of the FD 125 can be boosted by opening the switch 541 and closing the switch 542.
  • the switch 541 is opened and the switch 542 is closed to temporarily boost the voltage of the FD 125, and then the switch 541 is closed and the switch 542 is opened. Can be supplied. Therefore, as described above, the dark current of the FD 125 can be switched to the state where it can be suppressed, and the shot noise due to the dark current of the FD 125 can be suppressed.
  • the operation of the pixel 21 shown in FIG. 18 will be described with reference to the timing chart of FIG.
  • the timing chart shown in FIG. 19 is a timing obtained by adding a control pulse bias for controlling whether to supply the input bias current Vb from the bias circuit 53 and the voltage value of the FD 125 to the timing chart shown in FIG. Since it is a chart, the description of the parts described with reference to the timing chart shown in FIG. 5 will be omitted.
  • the control pulse bias is a pulse that controls the opening and closing of the switch 541 and the switch 542.
  • the switch 541 is opened and the switch 542 is closed. Therefore, when the control pulse bias is off, the bias circuit 531 is grounded, and the bias current Vb is not supplied to the transistor 85.
  • the switch 541 When the control pulse bias is on, the switch 541 is closed and the switch 542 is opened. Therefore, when the control pulse bias is on, the bias circuit 531 is connected to the transistor 511, and the bias current Vb is supplied to the transistor 85.
  • the control pulse bias when the control pulse bias is switched from on to off, the value of the input bias current Vb from the bias circuit 53 is switched from a predetermined current value (for example, the current Ipixbias) to 0 (ground).
  • a predetermined current value for example, the current Ipixbias
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the switch 541 is opened by supplying the control pulse bias of OFF to the switch 541 and the switch 542, respectively, and the switch 542 is closed.
  • the value of the input bias current Vb from the bias circuit 53 is switched from a predetermined current value (for example, the current Ipixbias) to 0 (ground).
  • the timing at which the control pulse bias is turned off (the timing at which the value of the input bias current Vb from the bias circuit 531 is made zero before the timing at which the transfer signal TX becomes Hi, in other words, the switch 541,
  • the timing at which the opening and closing of 542 is controlled is set is described as an example, the timing when the transfer signal TX becomes Hi and the timing when the control pulse bias is turned off are substantially the same. It may be timing (time t7).
  • the input bias current Vb value from the bias circuit 53 is restored to a predetermined current value (for example, the current Ipixbias) at the time when the transfer signal TX is returned to low (approximately at the same time or after the transfer signal TX returns to low).
  • a predetermined current value for example, the current Ipixbias
  • the charge remaining in the FD 125 can be prevented from flowing backward to the PD 121 side.
  • the voltage of the FD 125 is boosted once and then returned to the original state, and the charge is transferred from the FD 125 in the state that the voltage is returned to the original state, thereby suppressing the generation of dark current in the FD 125 It can be performed.
  • the bias circuit 531 shown in FIG. 18 is described taking the switch 541 and the switch 542 as an example, the bias circuit 531 may have one switch. That is, if one switch connected to the ground side at the start of transfer and other than the start of transfer is provided with one switch, the bias circuit 531 can be configured to perform the above control. Such configuration is also within the scope of the present technology.
  • FIG. 20 shows a configuration example (fifth configuration) of the ADC 42 and its peripheral portion in the case of controlling the current flowing to the transistor element in the ADC 42 according to the determination result from the determination unit 401.
  • the differential input circuit 61 and the pixel circuit 41 in the ADC 42 are illustrated.
  • a bias circuit 571 for controlling the current Icm flowing through the transistor 85 of the differential input circuit 61 is connected to the gate of the transistor 85 as in FIG.
  • the bias circuit 571 has a configuration in which a transistor 581 constituting a source follower circuit and a variable current source 582 are added to the configuration of the bias circuit 531 (FIG. 18), and a transistor 583 for adjusting the operating point of voltage is added. It is done.
  • the added transistor 581 and the transistor 583 are each configured of a plurality of transistors, similarly to the transistor 511.
  • the drivability of the bias circuit 531 is determined by the transistor connected to the photodiode 121 configuring the pixel 21.
  • the number of pixels to be connected increases, in other words, if the number of pixels 21 in the pixel array unit 22 (FIG. 1) increases, the number of bias circuits 531 connected to each pixel 21 also increases. .
  • the bias circuit 531 is activated within a predetermined time to flow current to all the pixels 21 in the pixel array unit 22 (flowing current within limited ADC time). ) May be difficult.
  • the configuration of the bias circuit 571 as shown in FIG. 20 is provided so that the bias circuit 571 can be activated within a specified time even if the number of pixels 21 is increased.
  • the bias circuit 571 shown in FIG. 20 includes a source follower circuit including the transistor 581.
  • the source follower circuit is used as a buffer, and a voltage buffered in the buffer is supplied to the transistor 85. Therefore, by using the buffered voltage, the bias circuit 571 can be activated within a prescribed time.
  • the operation of the pixel 21 provided with the bias circuit 571 shown in FIG. 20 is performed according to the timing chart shown in FIG. Since the description with reference to the timing chart shown in FIG. 19 has already been made, the description is omitted here.
  • bias circuit 571 An arrangement example of the bias circuit 571 will be described with reference to FIGS. 21 and 22.
  • FIG. 21 is a diagram showing an example of the arrangement of the bias circuit 571 with respect to the pixel array unit 22. As shown in FIG. Here, the bias circuit 571 is divided into the switch circuit 571a and the bias circuit 571b.
  • the switch circuit 571a is a circuit including the switch 541 and the switch 542, and the bias circuit 571b is a circuit including the transistor 511, the current source 512, the transistor 581, the variable current source 582, and the transistor 583.
  • the bias circuit 571 is provided on one of four sides of the pixel array unit 22, the switch circuit 571a is provided on the pixel array unit 22 side, and the switch circuit 571a is interposed between them.
  • the pixel array unit 22 (each pixel 21 in the pixel array unit 22) and the bias circuit 571b are connected to each other.
  • bias circuits 571-1 to 571-4 are provided on four of the four sides of the pixel array unit 22, respectively.
  • switch circuits 571a-1 to 571a-4 are respectively provided on the pixel array unit 22 side as in the arrangement example shown in FIG. With the circuits 571a-1 to 571a-4 interposed therebetween, the pixel array unit 22 (each of the pixels 21 therein) and the bias circuits 571b-1 to 571b-4 are connected.
  • the bias circuit 571 is provided on one of four sides of the pixel array unit 22, and in the arrangement example shown in FIG. 22, four of the four sides of the pixel array unit 22.
  • An example in which the bias circuit 571 is provided on the side is shown.
  • an arrangement in which a bias circuit 571 is provided on two of the four sides of the pixel array unit 22 or a bias circuit 571 is provided on three of the four sides of the pixel array unit 22. is also possible.
  • Which side of the four sides of the pixel array unit 22 the bias circuit 571 is provided is a design item that can be appropriately changed according to the layout restrictions.
  • bias circuits 571 are arranged on four sides of the pixel array unit 22 as in the arrangement example shown in FIG. 22, transistors having the same characteristics are formed around the pixel array unit 22 and bias current (bias current Voltage) can be supplied.
  • bias current bias current Voltage
  • bias circuit 571 has been described as an example in the arrangement examples shown in FIGS. 21 and 22, the arrangement example shown in FIG. 21 or 22 can be applied to the bias circuit 531 shown in FIG. .
  • FIG. 23 shows a configuration example (sixth configuration) of the ADC 42 and its peripheral portion in the case of controlling the current flowing to the transistor element in the ADC 42 according to the determination result from the determination unit 401.
  • FIG. 23 illustrates the differential input circuit 61 and the pixel circuit 41 in the ADC 42.
  • the configuration of the pixel circuit 41 shown in FIG. 23 is a configuration in which the voltage of the FD 125 is once boosted at the start of transfer, the wiring 611 is disposed near the FD 125, and the FD 125 and the wiring 611 are coupled.
  • a bias circuit for example, the bias circuit 501 shown in FIG. 12 is connected to the differential input circuit 61, and the bias current Vb is supplied based on the determination result of the determination unit 401.
  • the wiring 611 is a metal wiring, and is configured to be applied with a voltage at the start of transfer.
  • a voltage source may be connected to the wiring 611, and the voltage source may be controlled by the determination unit 401 to apply a voltage of a predetermined voltage value to the wiring 611 at the time of transfer.
  • the voltage of the coupled FD 125 is boosted.
  • the potential of the parasitic capacitance 612 is increased, and the potential of the FD 125 is also increased.
  • the operation of the pixel 21 shown in FIG. 23 will be described with reference to the timing chart of FIG.
  • the timing chart shown in FIG. 24 is similar to the timing chart shown in FIG. 19, but the control pulse (control pulse bias) for applying a voltage to the wiring 611 is different.
  • the description of the parts described with reference to the timing chart shown in FIG. 19 will be omitted.
  • the transfer transistor 123 of the pixel circuit 41 is turned on by the Hi transfer signal TX, and the charge generated by the photodiode 121 is transferred to the FD 125.
  • the on control pulse bias is output to a voltage source (not shown). Therefore, a voltage is applied to the wiring 611, and the voltage value of the FD 125 is boosted.
  • the transfer signal TX is Hi
  • the timing at which the control pulse bias is turned on may be substantially the same (time t7).
  • the control pulse bias is turned off, and the application of the voltage to the wiring 611 is ended.
  • the application of the voltage to the wiring 611 is lost, the voltage of the FD 125 is reduced.
  • the voltage of the FD 125 is once boosted at the start of transfer, so that the charge remaining in the FD 125 can be prevented from flowing backward to the PD 121 side.
  • the voltage of the FD 125 is boosted once and then returned to the original state, and the charge is transferred from the FD 125 in the state that the voltage is returned to the original state, thereby suppressing the generation of dark current in the FD 125 It can be performed.
  • FIG. 25 shows a configuration example (seventh configuration) of the ADC 42 and its peripheral portion in the case of controlling the current flowing to the transistor element in the ADC 42 according to the determination result from the determination unit 401.
  • FIG. 25 illustrates the differential input circuit 61 and the pixel circuit 41 in the ADC 42.
  • the configuration of the differential input circuit 61 shown in FIG. 25 is configured such that the voltage of the FD 125 is once boosted at the start of transfer, and the transistor 631 is provided on the drain side of the transistor 85.
  • the transistor 631 functions as a switch, and is provided for connecting and disconnecting (unconnecting) the transistor 85 in the differential input circuit 61.
  • the transistor 85 is connected in the differential input circuit 61, and the bias current Vb is supplied from the bias circuit 501 to the transistor 85. It is in the state of being supplied to the source side of 82.
  • the transistor 85 when the transistor 631 is in the OFF state as a switch, the transistor 85 is in a state separated in the differential input circuit 61, and the bias current Vb is supplied from the bias circuit 501 to the transistor 85. It is in a state where it is not supplied to the source side of the transistor 81 or the transistor 82.
  • the transistor 631 is formed of an NMOS transistor, and when the control pulse bias is turned on, a voltage is applied to the gate of the transistor 631 so that the transistor 631 is turned on and the control pulse bias is turned off. Then, a voltage is not applied to the gate of the transistor 631 and the transistor 631 is turned off.
  • the transistor 631 When the transistor 631 is formed of a PMOS transistor, this operation is reversed. As the operation of the transistor 631, when the control pulse bias is turned on, a voltage is applied to the gate of the transistor 631 and the transistor 631 is turned off. When the control pulse bias is turned off, no voltage is applied to the gate of the transistor 631 and the transistor 631 is turned on.
  • a switch that turns on and off may be formed. Note that when forming the transistor 631 in the pixel 21, forming as a transistor is more advantageous than forming a switch in that it can be manufactured in the same process as forming other transistors.
  • the operation of the pixel 21 provided with the transistor 631 shown in FIG. 25 is performed according to the timing chart shown in FIG.
  • the description with reference to the timing chart shown in FIG. 19 has already been made, and therefore redundant description will be omitted.
  • the control pulse bias is generated. Is turned off, no voltage is applied to the gate of the transistor 631, the transistor 631 is turned off, the potential of the parasitic capacitance 551 rises, and as a result, the voltage of the FD 125 is boosted.
  • the voltage of the FD 125 is once boosted at the start of transfer, so that the charge remaining in the FD 125 can be prevented from flowing backward to the PD 121 side. Also, once the voltage of the FD 125 is boosted, transfer of charge from the FD 125 is performed, and after the transfer, the transfer is performed with the occurrence of dark current in the FD 125 suppressed by returning to the original voltage. Can.
  • first to seventh configurations for controlling the current of the differential input circuit can be applied singly or in combination, they can be applied in combination.
  • the pixel 21 starts exposure at a predetermined timing.
  • the discharge transistor 122 is always controlled to be off.
  • it is also possible to set an arbitrary exposure period by setting the discharge signal OFG to Hi at the desired time and turning the discharge transistor 122 on once and then turning it off.
  • the start of exposure can also be defined by the falling pulse of the OFG (FIG. 5).
  • the exposure time is from the start of exposure to the fall time of the transfer signal TX (FIG. 5).
  • TX the transfer signal
  • an RST (reset) period is provided, initialization of the FD 125, and AutoZero of the comparison circuit 51 (FIG. 2) are performed, and preparation for starting processing in the ADC 42 is performed. Thereafter, the positive feedback circuit (PSB) 63 is initialized, and at the same time, the initial voltage of the DAC 25 is set.
  • PST reset
  • a P-phase acquisition period (hereinafter simply referred to as a P-phase, a P-phase acquisition period or the like) which is an A / D conversion period of the reset level of the pixel is used.
  • the voltage of the DAC 25 is gradually lowered, and data is written to the latch storage unit 72 (FIG. 2).
  • the output from the comparison circuit 51 is inverted, and writing to the latch storage unit 72 is performed. Data is written.
  • the positive feedback circuit 63 is provided as an example of a circuit for speeding up the reaction, a circuit capable of realizing the same function (storage of latch data in a predetermined time) is described. If it is, it may be another circuit.
  • Data acquired in the P-phase acquisition period is output from the ADC 42 in the P-phase output period.
  • a D-phase acquisition period (hereinafter simply referred to as a D-phase or D-phase acquisition period or the like) which is an A / D conversion period of the signal level of the pixel is provided.
  • the transfer transistor 123 (FIG. 4) is turned on, and the signal of the photodiode 121 is transferred to the FD 125.
  • the voltage of the DAC 25 is gradually lowered, and the time code from the time code transfer unit 23 is supplied to the latch control circuit 71 (FIG. 2).
  • the power consumed by the ADC 42 in the pixel 21 is brought into the zero state, and the standby state is established.
  • data acquired in the D-phase acquisition period is output from the ADC 42 in the D-phase output period.
  • a processing unit (not shown) that processes a signal from the ADC 42 performs CDS of P-phase data and D-phase data to remove fixed pattern noise, reset noise of the FD 125, and reset noise of the circuit.
  • noises that finally remain are thermal noise, 1 / f noise, and Random Conduct Signal (RTS) noise that are determined by the current value that the analog circuit passes during operation.
  • RTS Random Conduct Signal
  • noise can be reduced by controlling the current value in the circuit (ADC 42) according to the output signal level.
  • timings for controlling the noise according to the output signal level for example, there are timings as shown in FIG.
  • the noise control by the bias circuit 501 will be described as an example.
  • the signals of all the pixels may be read out, the average value of the signals may be calculated, and the amount of current flowing to a predetermined transistor in the ADC 42 may be calculated from the average value.
  • a part of the D-phase output may be read out, the luminance value thereof may be determined, and the current value (bias value) of the next frame may be calculated.
  • the current value Icm is calculated by the determination unit 401 in the D-phase output period, and the calculated current value Icm is different from that in the analog circuit, for example, the ADC 42 before the reset period after the start of exposure of the next frame. It is applied in the dynamic input circuit 61.
  • the current value Icm may be calculated in the P-phase output period, and the current value Icm calculated in the D-phase acquisition period of the same frame may be applied.
  • data to which different current values Icm are applied is used for P phase and D phase in the same frame, and in CDS of P phase data and D phase data, There is a possibility that noise can not be removed properly.
  • the current value Icm is calculated in the D phase output period, and after the start of exposure of the next frame, before the reset period, in other words, in the P phase acquisition period and the D phase acquisition period of the next frame. , And the calculated current value Icm is applied.
  • the current value Icm can be calculated in the P phase output period, and the calculated current value Icm can be applied to the P phase acquisition period or the D phase acquisition period of the next frame.
  • the output after CDS continues for 8 frames with a value greater than 4096, it is considered as a bright image where it is considered that many high-illuminance signals are contained and an image dominated by shot noise may be acquired. It is determined that the current value Icm is set to be reduced.
  • a mechanism may be provided to prevent flickering of the screen near the threshold of 4096.
  • eight frames are mentioned as an example here, the number of frames may be other than this.
  • the comparison circuit 51 is configured such that one ADC 42 is disposed in one pixel 21, but a configuration in which one ADC 42 is shared by a plurality of pixels 21 is also possible. it can.
  • FIG. 27 is a circuit diagram showing a configuration example of the comparison circuit 51 in the case of pixel sharing in which one ADC 42 is shared by a plurality of pixels 21.
  • FIG. 27 illustrates a configuration example of the comparison circuit 51 in the case where one ADC 42 is shared by four pixels 21 of the pixel 21A, the pixel 21B, the pixel 21C, and the pixel 21D.
  • pixel circuits 41A to 41D are provided, and in the pixel circuits 41A to 41D, a photodiode 121q, a discharge transistor 122q, and a transfer transistor 123q are individually provided.
  • the reset transistor 124 'and the FD 125' are shared by the four pixels 21A to 21D.
  • circuit configuration shown in FIG. 2 is adopted as the circuit configuration of the comparison circuit 51 in FIG. 27, other circuit configurations may be adopted.
  • FIG. 12, FIG. 13, or FIG. 15 is applied to the shared pixels sharing one ADC 42 by a plurality of pixels 21, and the current in the ADC 42 (noise of the ADC 42) Can be controlled.
  • the configuration of the differential input circuit 61 in the case of the pixel configuration of sharing four pixels shown in FIG. 27 is, for example, the same as the configuration of the differential input circuit 61 in the case of the pixel configuration not sharing pixels shown in FIG. . Therefore, for example, as in the case shown in FIG. 12, the bias circuit 501 is provided in the four-pixel sharing pixel configuration shown in FIG. 27, and the bias circuit 501 is connected to the gate of the transistor 85 in the differential input circuit 61.
  • the configuration can be made.
  • the current flowing through the transistor 85 based on the determination of the determination unit 401 (for example, determination as to whether the illuminance is high or low). Can be controlled, and noise generated in the differential input circuit 61 (including the comparison circuit 51) can be controlled.
  • DAC 25 is provided in the pixel configuration shared by four pixels shown in FIG. 27, and DAC 25 is connected to the gate of transistor 81 in differential input circuit 61. be able to.
  • the transistor 81 is supplied to the transistor 81 based on the determination of the determination unit 401 (for example, determination as to whether the illumination is high or low). Can control the noise generated in the differential input circuit 61 (including the comparison circuit 51).
  • the bias circuit 501 and the DAC 25 are provided in the four-pixel sharing pixel configuration shown in FIG. 27, and the bias circuit 501 is connected to the gate of the transistor 85 in the differential input circuit 61.
  • the DAC 25 can be connected to the gate of the transistor 81 in the differential input circuit 61.
  • the current flowing through the transistor 85 based on the determination of the determination unit 401 (for example, determination as to whether the illuminance is high or low).
  • the reference signal REF supplied to the transistor 81 can be controlled, and noise generated in the differential input circuit 61 (including the comparison circuit 51) can be controlled.
  • each pixel circuit 41 is provided with a reset period, a P phase acquisition period, a P phase output period, a D phase acquisition period, and a D phase output period after the start of exposure, and performs corresponding processing in each period. .
  • each pixel circuit 41 the period from the fall of the discharge transistor 122 provided in each pixel circuit 41 to the fall of the transfer transistor 123 is an exposure period.
  • the HDR (high dynamic range) imaging can be performed by individually controlling the exposure time of these four images (not setting the same exposure time).
  • the exposure time of the pixel circuit 41A is Ta
  • the exposure time of the pixel circuit 41B is Tb
  • the exposure time of the pixel circuit 41C is Tc
  • the exposure time of the pixel circuit 41D is Td.
  • Ta: Tb: Tc: Td 1: 4
  • the ratio is 16:64, the dynamic range can be increased by 64 times in the exposure time ratio.
  • the signals of the exposure times Tb and Tc are used in combination, for example, the average value at the exposure time Tb is 256 Alternatively, control may be performed to determine whether the average value at the exposure time Tc exceeds 1024 and to apply the exposure time Td after a certain number of frames.
  • the calculation may be performed with the exposure time Td of a predetermined frame, and the calculated setting may be applied to the exposure times Ta, Tb, Tc, and Td of the next frame of the predetermined frame. According to such control, it is possible to optimize the power consumption by applying it only to the long time exposure Td in which a dark image for which the influence of noise is most desired to be avoided is outputted while taking a picture by HDR. It becomes possible.
  • the present technology can be applied to, for example, two-pixel sharing other than the four-pixel sharing.
  • the imaging device 1 is described as being formed on a single semiconductor substrate 11. However, the imaging device 1 may be configured by separately forming circuits in a plurality of semiconductor substrates 11. Good.
  • FIG. 29 shows a conceptual view of constituting the imaging device 1 by laminating the two semiconductor substrates 11 of the upper side substrate 11A and the lower side substrate 11C.
  • At least the pixel circuit 41 including the photodiode 121 is formed on the upper substrate 11A.
  • At least a data storage unit 52 for storing a time code and a time code transfer unit 23 are formed on the lower substrate 11C.
  • the upper substrate 11A and the lower substrate 11C are joined by, for example, a metal bond such as Cu—Cu.
  • FIG. 30 shows an example of a circuit configuration formed on each of the upper side substrate 11A and the lower side substrate 11C.
  • a circuit of a pixel circuit 41 and transistors 81, 82, and 85 of the differential input circuit 61 of the ADC 42 is formed on the upper substrate 11A.
  • the circuit of the ADC 42 excluding the transistors 81, 82, and 85 and the time code transfer unit 23 are formed on the lower side substrate 11C.
  • the upper substrate 11A may be a pixel wafer (Wafer) made only of NMOS
  • the lower substrate 11C may be a logic wafer (Logic Wafer) on which a circuit ahead of the PMOS included in the differential input circuit 61 is formed. It can.
  • Feedback to the constant voltage side is performed to the constant voltage side when the threshold of the NOR of the latter stage is exceeded with respect to the response of the PMOS's slow differential input circuit 61, and steep It can react.
  • the latched data is output to an external processing unit and used for processing such as CDS.
  • FIG. 29 and FIG. 30 show an example in which the imaging device 1 is configured by two semiconductor substrates 11, but may be configured by three semiconductor substrates 11.
  • FIG. 31 is a conceptual diagram of the imaging device 1 configured by laminating three semiconductor substrates 11 of the upper substrate 11A, the intermediate substrate 11B, and the lower substrate 11C.
  • the pixel circuit 41 including the photodiode 121 and at least a part of circuits of the comparison circuit 51 are formed on the upper side substrate 11A.
  • At least a data storage unit 52 for storing a time code and a time code transfer unit 23 are formed on the lower substrate 11C.
  • the intermediate substrate 11B the remaining circuits of the comparison circuit 51 not disposed on the upper substrate 11A are formed.
  • the upper substrate 11A and the intermediate substrate 11B, and the intermediate substrate 11B and the lower substrate 11C, for example, are bonded by metal bonding such as Cu-Cu.
  • FIG. 32 shows an example of the circuit arrangement of the semiconductor substrates 11 in the case where the imaging device 1 is formed of three semiconductor substrates 11.
  • the circuit disposed on the upper side substrate 11A is the same as the circuit of the upper side substrate 11A shown in FIG. 30, and the remaining circuits of the comparison circuit 51 are disposed on the intermediate substrate 11B.
  • the time code transfer unit 23 is disposed on the lower substrate 11C.
  • the determination unit 401, the bias circuit 501, the DAC 25, and the like can be formed on the lower substrate 11C. Furthermore, a substrate to be stacked on the lower substrate 11C may be provided, and the determination unit 401, the bias circuit 501, the DAC 25, and the like may be formed on the substrate.
  • the imaging device 1 may have a stacked structure, and the ADC 42 may be connected to each pixel.
  • a photoelectric conversion element photodiode 121
  • a converter ADC 42
  • the converter is formed in the second layer in the lower layer of the first layer It can also be configured.
  • the imaging device 1 may be configured to have a plurality of image sensors (imaging device 1) having two or more layers, and each of the plurality of image sensors may detect different light, for example, radiation, infrared light, ambient light, etc. It can also be 1.
  • FIG. 33 is a diagram illustrating another configuration of the ADC 42 and the peripheral circuit to which the present technology is applied. Compared with the configuration shown in FIG. 10, the configuration shown in FIG. 33 has a configuration in which a source follower 702 and a CDS 604 are added between the pixel circuit 41 and the ADC 42 (adding unit 303). Further, an adder 701 that controls noise in the source follower 702 and an adder 703 that controls noise in the CDS 604 are added.
  • the determination unit 401 controls the noise amount of the source follower 702, the CDS 604, and the ADC 42 according to the output from the ADC 42.
  • the determination unit 401 controls the amount of noise of at least one of the source follower 702, the CDS 604, and the ADC 42.
  • the determination result of the determination unit 401 is illustrated as being supplied to the addition unit 701, the addition unit 703, and the addition unit 303, but, for example, is supplied only to the addition unit 701 of the source follower 702. It is also possible to configure. In addition, it is possible to supply the determination result from the determination unit 401 to only the CDS 604 or only the ADC 42.
  • the determination result of the determination unit 401 is supplied to the addition unit 701, the addition unit 703, and the addition unit 303, respectively, and the noise amount of the source follower 702, the CDS 604, and the ADC 42 is Each may be controlled. At this time, the same determination result may be supplied, or different determination results suitable for each may be supplied.
  • noise reduction and power reduction are realized by controlling the current of the current source of the source follower 702.
  • noise reduction and power reduction can be realized.
  • the current in the ADC 42 as described above noise reduction and power reduction are realized.
  • FIG. 34 is a diagram illustrating another configuration of the ADC 42 and the peripheral circuit to which the present technology is applied. As compared with the configuration shown in FIG. 10, the configuration shown in FIG. 34 has a configuration in which a source follower 702 is added between the pixel circuit 41 and the ADC 42 (adding unit 303). In addition, an addition unit 701 that controls noise in the source follower 702 is also added.
  • the configuration shown in FIG. 34 shows a configuration in the case where the present technology is applied to a slope type column ADC.
  • only one of the source follower 702 and the ADC 42 can be configured to control the amount of noise. Further, the noise amount of the source follower 702 and the ADC 42 can be controlled respectively.
  • the same determination result may be supplied as the determination result from the determination unit 401, or different determination results may be supplied. It is good.
  • noise reduction and power reduction are realized by controlling the current of the current source of the source follower 702. Also, by controlling the current in the ADC 42 as described above, noise reduction and power reduction are realized.
  • FIG. 35 is a diagram illustrating another configuration of the ADC 42 and the peripheral circuit to which the present technology is applied.
  • the configuration shown in FIG. 35 has a configuration in which a source follower 702 is added between the pixel circuit 41 and the ADC 42 (adding unit 303).
  • an addition unit 701 that controls noise in the source follower 702 is also added.
  • a determination unit 711 that controls the ADC 42 in accordance with the output from the source follower 702 is added.
  • FIG. 35 illustrates the configuration in the case where the present technology is applied to an adaptive gain multi-slope ADC.
  • only one of the source follower 702 and the ADC 42 can be configured to control the amount of noise. Further, the noise amount of the source follower 702 and the ADC 42 can be controlled respectively.
  • the same determination result may be supplied as the determination result from the determination unit 401, or different determination results may be supplied. It is good.
  • noise reduction and power reduction are realized by controlling the current of the current source of the source follower 702. Also, by controlling the current in the ADC 42 as described above, noise reduction and power reduction are realized.
  • FIG. 36 is a diagram illustrating another configuration of the ADC 42 and the peripheral circuit to which the present technology is applied.
  • the configuration shown in FIG. 36 has a configuration in which a source follower 702 and a gain amplifier 722 are added between the pixel circuit 41 and the ADC 42 (adding unit 303). Further, an adder 701 that controls noise in the source follower 702 and an adder 721 that controls noise in the gain amplifier 722 are added.
  • the determination unit 401 controls the amount of noise of each of the source follower 702, the gain amplifier 722, and the ADC 42 according to the output from the ADC 42.
  • the determination unit 401 controls at least one noise amount of the source follower 702, the gain amplifier 722, and the ADC 42.
  • the determination unit 401 may supply the same determination result to the source follower 702, the gain amplifier 722, and the ADC 42, or may supply different determination results.
  • noise reduction and power reduction are realized by controlling the current of the current source of the source follower 702. Also, for example, by controlling the current of the analog element that configures the gain amplifier 722, noise reduction and power reduction can be realized. Also, by controlling the current in the ADC 42 as described above, noise reduction and power reduction are realized.
  • the present technology can be applied to any of these configurations, and by applying it adaptively from the AD converted output signal, an analog circuit such as a source follower, a gain amplifier, a CDS, an ADC, etc. It is possible to variably adjust the consumed current, and to realize low power at high illuminance and low noise at low illuminance.
  • the present disclosure is not limited to application to an imaging device. That is, the present disclosure relates to an image capturing unit (photoelectric conversion unit) such as an imaging device such as a digital still camera or a video camera, a portable terminal device having an imaging function, a copying machine using an imaging device as an image reading unit
  • the present invention is applicable to electronic devices in general using the device.
  • the imaging device may be formed as a single chip, or may be a modular form having an imaging function in which an imaging unit and a signal processing unit or an optical system are packaged together.
  • FIG. 37 is a block diagram illustrating a configuration example of an imaging device as an electronic device according to the present disclosure.
  • the imaging apparatus 800 in FIG. 37 includes an optical unit 801 including a lens group, an imaging apparatus (imaging device) 802 in which the configuration of the imaging apparatus 1 is adopted, and a DSP (Digital Signal Processor) circuit as a camera signal processing circuit. 803 is provided.
  • the imaging apparatus 800 also includes a frame memory 804, a display unit 805, a recording unit 806, an operation unit 807, and a power supply unit 808.
  • the DSP circuit 803, the frame memory 804, the display unit 805, the recording unit 806, the operation unit 807, and the power supply unit 808 are mutually connected via a bus line 809.
  • the optical unit 801 captures incident light (image light) from a subject and forms an image on the imaging surface of the imaging device 802.
  • the imaging device 802 converts the light amount of incident light focused on the imaging surface by the optical unit 801 into an electrical signal in pixel units and outputs the electrical signal as a pixel signal.
  • the display unit 805 includes, for example, a panel type display device such as a liquid crystal panel or an organic EL (Electro Luminescence) panel, and displays a moving image or a still image captured by the imaging device 802.
  • the recording unit 806 records a moving image or a still image captured by the imaging device 802 in a storage medium such as a hard disk or a semiconductor memory.
  • the operation unit 807 issues operation commands for various functions of the imaging apparatus 800 under the operation of the user.
  • the power supply unit 808 appropriately supplies various power supplies serving as operation power supplies of the DSP circuit 803, the frame memory 804, the display unit 805, the recording unit 806, and the operation unit 807 to these supply targets.
  • the imaging device 802 the imaging device 1 adopting the above-described configuration can be used.
  • the present disclosure is applicable not only to imaging devices but also to semiconductor devices in general having other semiconductor integrated circuits.
  • circuit configuration of each embodiment described above has been described as a circuit configuration in which electrons are charged, the present disclosure can also be a circuit configuration in which holes are charged.
  • a circuit configuration in which the polarities of the transistors (NMOS transistor and PMOS transistor) are switched can be realized. In that case, the control signal input to the transistor is a signal in which Hi and Low are opposite.
  • the reference signal REF is described as a slope signal in which the level (voltage) monotonously decreases with the passage of time.
  • the reference signal REF has a monotonous level (voltage) with the passage of time. It can also be an increasing slope signal.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 38 is a block diagram showing an example of a schematic configuration of a patient's in-vivo information acquiring system using a capsule endoscope to which the technology (the present technology) according to the present disclosure can be applied.
  • the in-vivo information acquisition system 10001 includes a capsule endoscope 10100 and an external control device 10200.
  • the capsule endoscope 10100 is swallowed by the patient at the time of examination.
  • the capsule endoscope 10100 has an imaging function and a wireless communication function, and moves inside the organ such as the stomach and intestine by peristaltic movement and the like while being naturally discharged from the patient, Images (hereinafter, also referred to as in-vivo images) are sequentially captured at predetermined intervals, and information on the in-vivo images is sequentially wirelessly transmitted to the external control device 10200 outside the body.
  • the external control device 10200 centrally controls the operation of the in-vivo information acquisition system 10001. Further, the external control device 10200 receives the information on the in-vivo image transmitted from the capsule endoscope 10100, and based on the information on the received in-vivo image, the in-vivo image is displayed on the display device (not shown). Generate image data to display the
  • the in-vivo information acquisition system 10001 can obtain an in-vivo image obtained by imaging the appearance of the inside of the patient's body at any time during the period from when the capsule endoscope 10100 is swallowed until it is discharged.
  • the capsule endoscope 10100 has a capsule type casing 10101, and in the casing 10101, a light source unit 10111, an imaging unit 10112, an image processing unit 10113, a wireless communication unit 10114, a power feeding unit 10115, a power supply unit 10116 and a control unit 10117 are accommodated.
  • the light source unit 10111 includes, for example, a light source such as an LED (light emitting diode), and emits light to the imaging field of the imaging unit 10112.
  • a light source such as an LED (light emitting diode)
  • the imaging unit 10112 includes an imaging device and an optical system including a plurality of lenses provided in front of the imaging device. Reflected light of light irradiated to the body tissue to be observed (hereinafter referred to as observation light) is collected by the optical system and is incident on the imaging device. In the imaging unit 10112, in the imaging device, observation light incident thereon is photoelectrically converted, and an image signal corresponding to the observation light is generated. The image signal generated by the imaging unit 10112 is provided to the image processing unit 10113.
  • the image processing unit 10113 is configured by a processor such as a central processing unit (CPU) or a graphics processing unit (GPU), and performs various signal processing on the image signal generated by the imaging unit 10112.
  • the image processing unit 10113 supplies the image signal subjected to the signal processing to the wireless communication unit 10114 as RAW data.
  • the wireless communication unit 10114 performs predetermined processing such as modulation processing on the image signal subjected to the signal processing by the image processing unit 10113, and transmits the image signal to the external control device 10200 via the antenna 10114A. Also, the wireless communication unit 10114 receives a control signal related to drive control of the capsule endoscope 10100 from the external control device 10200 via the antenna antenna 10114A. The wireless communication unit 10114 supplies the control signal received from the external control device 10200 to the control unit 10117.
  • the feeding unit 10115 includes an antenna coil for receiving power, a power regeneration circuit that regenerates power from the current generated in the antenna coil, a booster circuit, and the like.
  • the power supply unit 10115 generates power using the principle of so-called contactless charging.
  • the power supply unit 10116 is formed of a secondary battery, and stores the power generated by the power supply unit 10115.
  • illustration of the arrow etc. which show the supply destination of the electric power from the power supply part 10116 is abbreviate
  • the electric power electrically stored by the power supply part 10116 is a light source part 10111.
  • the image processing unit 10113, the wireless communication unit 10114, and the control unit 10117 and may be used to drive them.
  • the control unit 10117 includes a processor such as a CPU, and is a control signal transmitted from the external control device 10200 to drive the light source unit 10111, the imaging unit 10112, the image processing unit 10113, the wireless communication unit 10114, and the power feeding unit 10115. Control as appropriate.
  • the external control device 10200 is configured of a processor such as a CPU or a GPU, or a microcomputer or control board or the like in which memory elements such as a processor and a memory are mixed and mounted.
  • the external control device 10200 controls the operation of the capsule endoscope 10100 by transmitting a control signal to the control unit 10117 of the capsule endoscope 10100 via the antenna 10200A.
  • the control condition from the external control device 10200 may change the irradiation condition of light to the observation target in the light source unit 10111.
  • an imaging condition for example, a frame rate in the imaging unit 10112, an exposure value, and the like
  • the contents of processing in the image processing unit 10113 and conditions (for example, transmission interval, number of transmission images, etc.) under which the wireless communication unit 10114 transmits an image signal may be changed by a control signal from the external control device 10200. .
  • the external control device 10200 performs various types of image processing on the image signal transmitted from the capsule endoscope 10100, and generates image data for displaying the captured in-vivo image on the display device.
  • image processing for example, development processing (demosaicing processing), high image quality processing (band emphasis processing, super-resolution processing, NR (noise reduction) processing and / or camera shake correction processing, etc.), and / or enlargement processing ( Various signal processing such as electronic zoom processing can be performed.
  • the external control device 10200 controls driving of the display device to display the in-vivo image captured based on the generated image data.
  • the external control device 10200 may cause the generated image data to be recorded on a recording device (not shown) or cause the printing device (not shown) to print out.
  • the technology according to the present disclosure may be applied to, for example, any of the light source unit 10111 to the control unit 10117 among the configurations described above.
  • the imaging device 1 including the ADC 42 shown in FIG. 3 and the like can be applied to the imaging unit 10112.
  • the technology according to the present disclosure (the present technology) can be applied to various products.
  • the technology according to the present disclosure may be applied to an endoscopic surgery system.
  • FIG. 39 is a diagram showing an example of a schematic configuration of an endoscopic surgery system to which the technology (the present technology) according to the present disclosure can be applied.
  • FIG. 39 a state in which an operator (doctor) 11131 is performing surgery on a patient 11132 on a patient bed 11133 using the endoscopic surgery system 11000 is illustrated.
  • the endoscopic surgery system 11000 includes an endoscope 11100, other surgical instruments 11110 such as an insufflation tube 11111 and an energy treatment instrument 11112, and a support arm device 11120 for supporting the endoscope 11100.
  • a cart 11200 on which various devices for endoscopic surgery are mounted.
  • the endoscope 11100 includes a lens barrel 11101 whose region of a predetermined length from the tip is inserted into a body cavity of a patient 11132, and a camera head 11102 connected to a proximal end of the lens barrel 11101.
  • the endoscope 11100 configured as a so-called rigid endoscope having a rigid barrel 11101 is illustrated, but even if the endoscope 11100 is configured as a so-called flexible mirror having a flexible barrel Good.
  • the endoscope 11100 may be a straight endoscope, or may be a oblique endoscope or a side endoscope.
  • An optical system and an imaging device are provided inside the camera head 11102, and the reflected light (observation light) from the observation target is condensed on the imaging device by the optical system.
  • the observation light is photoelectrically converted by the imaging element to generate an electric signal corresponding to the observation light, that is, an image signal corresponding to the observation image.
  • the image signal is transmitted as RAW data to a camera control unit (CCU: Camera Control Unit) 11201.
  • CCU Camera Control Unit
  • the CCU 11201 is configured by a CPU (Central Processing Unit), a GPU (Graphics Processing Unit), and the like, and centrally controls the operations of the endoscope 11100 and the display device 11202. Furthermore, the CCU 11201 receives an image signal from the camera head 11102 and performs various image processing for displaying an image based on the image signal, such as development processing (demosaicing processing), on the image signal.
  • a CPU Central Processing Unit
  • GPU Graphics Processing Unit
  • the display device 11202 displays an image based on an image signal subjected to image processing by the CCU 11201 under control of the CCU 11201.
  • the light source device 11203 includes, for example, a light source such as an LED (light emitting diode), and supplies the endoscope 11100 with irradiation light at the time of imaging an operation part or the like.
  • a light source such as an LED (light emitting diode)
  • the input device 11204 is an input interface to the endoscopic surgery system 11000.
  • the user can input various information and input instructions to the endoscopic surgery system 11000 via the input device 11204.
  • the user inputs an instruction to change the imaging condition (type of irradiated light, magnification, focal length, and the like) by the endoscope 11100, and the like.
  • the treatment tool control device 11205 controls the drive of the energy treatment tool 11112 for ablation of tissue, incision, sealing of a blood vessel, and the like.
  • the insufflation apparatus 11206 is a gas within the body cavity via the insufflation tube 11111 in order to expand the body cavity of the patient 11132 for the purpose of securing a visual field by the endoscope 11100 and securing a working space of the operator.
  • Send The recorder 11207 is a device capable of recording various types of information regarding surgery.
  • the printer 11208 is an apparatus capable of printing various types of information regarding surgery in various types such as text, images, and graphs.
  • the light source device 11203 that supplies the irradiation light when imaging the surgical site to the endoscope 11100 can be configured of, for example, an LED, a laser light source, or a white light source configured by a combination of these.
  • a white light source is configured by a combination of RGB laser light sources
  • the output intensity and output timing of each color (each wavelength) can be controlled with high precision. It can be carried out.
  • the laser light from each of the RGB laser light sources is irradiated to the observation target in time division, and the drive of the image pickup element of the camera head 11102 is controlled in synchronization with the irradiation timing to cope with each of RGB. It is also possible to capture a shot image in time division. According to the method, a color image can be obtained without providing a color filter in the imaging device.
  • the drive of the light source device 11203 may be controlled so as to change the intensity of the light to be output every predetermined time.
  • the drive of the imaging device of the camera head 11102 is controlled in synchronization with the timing of the change of the light intensity to acquire images in time division, and by combining the images, high dynamic without so-called blackout and whiteout is obtained. An image of the range can be generated.
  • the light source device 11203 may be configured to be able to supply light of a predetermined wavelength band corresponding to special light observation.
  • special light observation for example, the mucous membrane surface layer is irradiated by irradiating narrow band light as compared with irradiation light (that is, white light) at the time of normal observation using the wavelength dependency of light absorption in body tissue.
  • the so-called narrow band imaging is performed to image a predetermined tissue such as a blood vessel with high contrast.
  • fluorescence observation may be performed in which an image is obtained by fluorescence generated by irradiation with excitation light.
  • body tissue is irradiated with excitation light and fluorescence from the body tissue is observed (autofluorescence observation), or a reagent such as indocyanine green (ICG) is locally injected into body tissue and the body tissue is Excitation light corresponding to the fluorescence wavelength of the reagent can be irradiated to obtain a fluorescence image or the like.
  • the light source device 11203 can be configured to be able to supply narrow band light and / or excitation light corresponding to such special light observation.
  • FIG. 40 is a block diagram showing an example of functional configurations of the camera head 11102 and the CCU 11201 shown in FIG.
  • the camera head 11102 includes a lens unit 11401, an imaging unit 11402, a drive unit 11403, a communication unit 11404, and a camera head control unit 11405.
  • the CCU 11201 includes a communication unit 11411, an image processing unit 11412, and a control unit 11413.
  • the camera head 11102 and the CCU 11201 are communicably connected to each other by a transmission cable 11400.
  • the lens unit 11401 is an optical system provided at a connection portion with the lens barrel 11101.
  • the observation light taken in from the tip of the lens barrel 11101 is guided to the camera head 11102 and is incident on the lens unit 11401.
  • the lens unit 11401 is configured by combining a plurality of lenses including a zoom lens and a focus lens.
  • the imaging device constituting the imaging unit 11402 may be one (a so-called single-plate type) or a plurality (a so-called multi-plate type).
  • the imaging unit 11402 When the imaging unit 11402 is configured as a multi-plate type, for example, an image signal corresponding to each of RGB may be generated by each imaging element, and a color image may be obtained by combining them.
  • the imaging unit 11402 may be configured to have a pair of imaging devices for acquiring image signals for right eye and left eye corresponding to 3D (dimensional) display. By performing 3D display, the operator 11131 can more accurately grasp the depth of the living tissue in the operation site.
  • a plurality of lens units 11401 may be provided corresponding to each imaging element.
  • the imaging unit 11402 may not necessarily be provided in the camera head 11102.
  • the imaging unit 11402 may be provided inside the lens barrel 11101 immediately after the objective lens.
  • the driving unit 11403 is configured by an actuator, and moves the zoom lens and the focusing lens of the lens unit 11401 by a predetermined distance along the optical axis under the control of the camera head control unit 11405. Thereby, the magnification and the focus of the captured image by the imaging unit 11402 can be appropriately adjusted.
  • the communication unit 11404 is configured of a communication device for transmitting and receiving various types of information to and from the CCU 11201.
  • the communication unit 11404 transmits the image signal obtained from the imaging unit 11402 to the CCU 11201 as RAW data via the transmission cable 11400.
  • the communication unit 11404 also receives a control signal for controlling the drive of the camera head 11102 from the CCU 11201 and supplies the control signal to the camera head control unit 11405.
  • the control signal includes, for example, information indicating that the frame rate of the captured image is designated, information indicating that the exposure value at the time of imaging is designated, and / or information indicating that the magnification and focus of the captured image are designated, etc. Contains information about the condition.
  • the imaging conditions such as the frame rate, exposure value, magnification, and focus described above may be appropriately designated by the user, or may be automatically set by the control unit 11413 of the CCU 11201 based on the acquired image signal. Good. In the latter case, the so-called AE (Auto Exposure) function, AF (Auto Focus) function, and AWB (Auto White Balance) function are incorporated in the endoscope 11100.
  • AE Auto Exposure
  • AF Auto Focus
  • AWB Automatic White Balance
  • the camera head control unit 11405 controls the drive of the camera head 11102 based on the control signal from the CCU 11201 received via the communication unit 11404.
  • the communication unit 11411 is configured by a communication device for transmitting and receiving various types of information to and from the camera head 11102.
  • the communication unit 11411 receives an image signal transmitted from the camera head 11102 via the transmission cable 11400.
  • the communication unit 11411 transmits a control signal for controlling driving of the camera head 11102 to the camera head 11102.
  • the image signal and the control signal can be transmitted by telecommunication or optical communication.
  • An image processing unit 11412 performs various types of image processing on an image signal that is RAW data transmitted from the camera head 11102.
  • the control unit 11413 performs various types of control regarding imaging of a surgical site and the like by the endoscope 11100 and display of a captured image obtained by imaging of the surgical site and the like. For example, the control unit 11413 generates a control signal for controlling the drive of the camera head 11102.
  • control unit 11413 causes the display device 11202 to display a captured image in which a surgical site or the like is captured, based on the image signal subjected to the image processing by the image processing unit 11412.
  • the control unit 11413 may recognize various objects in the captured image using various image recognition techniques. For example, the control unit 11413 detects a shape, a color, and the like of an edge of an object included in a captured image, thereby enabling a surgical tool such as forceps, a specific biological site, bleeding, mist when using the energy treatment tool 11112, and the like. It can be recognized.
  • control unit 11413 may superimpose various surgical support information on the image of the surgery section using the recognition result.
  • the operation support information is superimposed and presented to the operator 11131, whereby the burden on the operator 11131 can be reduced and the operator 11131 can reliably proceed with the operation.
  • a transmission cable 11400 connecting the camera head 11102 and the CCU 11201 is an electric signal cable corresponding to communication of an electric signal, an optical fiber corresponding to optical communication, or a composite cable of these.
  • communication is performed by wire communication using the transmission cable 11400, but communication between the camera head 11102 and the CCU 11201 may be performed wirelessly.
  • the technology according to the present disclosure may be applied to the endoscope 11100, (the imaging unit 11402 of the camera head 11102), (the image processing unit 11412) of the CCU 11201, and the like.
  • the imaging device 1 including the ADC 42 shown in FIG. 3 and the like can be applied to the imaging unit 10402.
  • the technology according to the present disclosure can be applied to various products.
  • the technology according to the present disclosure is realized as a device mounted on any type of mobile object such as a car, an electric car, a hybrid electric car, a motorcycle, a bicycle, personal mobility, an airplane, a drone, a ship, a robot May be
  • FIG. 41 is a block diagram showing a schematic configuration example of a vehicle control system which is an example of a moving object control system to which the technology according to the present disclosure can be applied.
  • Vehicle control system 12000 includes a plurality of electronic control units connected via communication network 12001.
  • the vehicle control system 12000 includes a drive system control unit 12010, a body system control unit 12020, an external information detection unit 12030, an in-vehicle information detection unit 12040, and an integrated control unit 12050.
  • a microcomputer 12051, an audio image output unit 12052, and an in-vehicle network I / F (Interface) 12053 are illustrated as a functional configuration of the integrated control unit 12050.
  • the driveline control unit 12010 controls the operation of devices related to the driveline of the vehicle according to various programs.
  • the drive system control unit 12010 includes a drive force generation device for generating a drive force of a vehicle such as an internal combustion engine or a drive motor, a drive force transmission mechanism for transmitting the drive force to the wheels, and a steering angle of the vehicle. It functions as a control mechanism such as a steering mechanism that adjusts and a braking device that generates a braking force of the vehicle.
  • Body system control unit 12020 controls the operation of various devices equipped on the vehicle body according to various programs.
  • the body system control unit 12020 functions as a keyless entry system, a smart key system, a power window device, or a control device of various lamps such as a headlamp, a back lamp, a brake lamp, a blinker or a fog lamp.
  • the body system control unit 12020 may receive radio waves or signals of various switches transmitted from a portable device substituting a key.
  • Body system control unit 12020 receives the input of these radio waves or signals, and controls a door lock device, a power window device, a lamp and the like of the vehicle.
  • Outside vehicle information detection unit 12030 detects information outside the vehicle equipped with vehicle control system 12000.
  • an imaging unit 12031 is connected to the external information detection unit 12030.
  • the out-of-vehicle information detection unit 12030 causes the imaging unit 12031 to capture an image outside the vehicle, and receives the captured image.
  • the external information detection unit 12030 may perform object detection processing or distance detection processing of a person, a vehicle, an obstacle, a sign, characters on a road surface, or the like based on the received image.
  • the imaging unit 12031 is an optical sensor that receives light and outputs an electrical signal according to the amount of light received.
  • the imaging unit 12031 can output an electric signal as an image or can output it as distance measurement information.
  • the light received by the imaging unit 12031 may be visible light or non-visible light such as infrared light.
  • In-vehicle information detection unit 12040 detects in-vehicle information.
  • a driver state detection unit 12041 that detects a state of a driver is connected to the in-vehicle information detection unit 12040.
  • the driver state detection unit 12041 includes, for example, a camera for imaging the driver, and the in-vehicle information detection unit 12040 determines the degree of fatigue or concentration of the driver based on the detection information input from the driver state detection unit 12041. It may be calculated or it may be determined whether the driver does not go to sleep.
  • the microcomputer 12051 calculates a control target value of the driving force generation device, the steering mechanism or the braking device based on the information inside and outside the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040, and a drive system control unit A control command can be output to 12010.
  • the microcomputer 12051 controls the driving force generating device, the steering mechanism, the braking device, and the like based on the information around the vehicle acquired by the outside information detecting unit 12030 or the in-vehicle information detecting unit 12040 so that the driver can Coordinated control can be performed for the purpose of automatic driving that travels autonomously without depending on the operation.
  • the microcomputer 12051 can output a control command to the body system control unit 12030 based on the information outside the vehicle acquired by the external information detection unit 12030.
  • the microcomputer 12051 controls the headlamp according to the position of the preceding vehicle or oncoming vehicle detected by the external information detection unit 12030, and performs cooperative control for the purpose of antiglare such as switching the high beam to the low beam. It can be carried out.
  • the audio image output unit 12052 transmits an output signal of at least one of audio and image to an output device capable of visually or aurally notifying information to a passenger or the outside of a vehicle.
  • an audio speaker 12061, a display unit 12062, and an instrument panel 12063 are illustrated as the output device.
  • the display unit 12062 may include, for example, at least one of an on-board display and a head-up display.
  • FIG. 42 is a diagram illustrating an example of the installation position of the imaging unit 12031.
  • imaging units 12101, 12102, 12103, 12104, and 12105 are provided as the imaging unit 12031.
  • the imaging units 12101, 12102, 12103, 12104, and 12105 are provided, for example, on the front nose of the vehicle 12100, a side mirror, a rear bumper, a back door, an upper portion of a windshield of a vehicle interior, and the like.
  • the imaging unit 12101 provided in the front nose and the imaging unit 12105 provided in the upper part of the windshield in the vehicle cabin mainly acquire an image in front of the vehicle 12100.
  • the imaging units 12102 and 12103 included in the side mirror mainly acquire an image of the side of the vehicle 12100.
  • the imaging unit 12104 provided in the rear bumper or the back door mainly acquires an image of the rear of the vehicle 12100.
  • the imaging unit 12105 provided on the top of the windshield in the passenger compartment is mainly used to detect a leading vehicle or a pedestrian, an obstacle, a traffic light, a traffic sign, a lane, or the like.
  • FIG. 42 illustrates an example of the imaging range of the imaging units 12101 to 12104.
  • the imaging range 12111 indicates the imaging range of the imaging unit 12101 provided on the front nose
  • the imaging ranges 12112 and 12113 indicate the imaging ranges of the imaging units 12102 and 12103 provided on the side mirrors
  • the imaging range 12114 indicates The imaging range of the imaging part 12104 provided in the rear bumper or the back door is shown. For example, by overlaying the image data captured by the imaging units 12101 to 12104, a bird's eye view of the vehicle 12100 viewed from above can be obtained.
  • At least one of the imaging units 12101 to 12104 may have a function of acquiring distance information.
  • at least one of the imaging units 12101 to 12104 may be a stereo camera including a plurality of imaging devices, or an imaging device having pixels for phase difference detection.
  • the microcomputer 12051 measures the distance to each three-dimensional object in the imaging ranges 12111 to 12114, and the temporal change of this distance (relative velocity with respect to the vehicle 12100). In particular, it is possible to extract a three-dimensional object traveling at a predetermined speed (for example, 0 km / h or more) in substantially the same direction as the vehicle 12100 as a leading vehicle, in particular by finding the it can. Further, the microcomputer 12051 can set an inter-vehicle distance to be secured in advance before the preceding vehicle, and can perform automatic brake control (including follow-up stop control), automatic acceleration control (including follow-up start control), and the like. As described above, it is possible to perform coordinated control for the purpose of automatic driving or the like that travels autonomously without depending on the driver's operation.
  • automatic brake control including follow-up stop control
  • automatic acceleration control including follow-up start control
  • the microcomputer 12051 converts three-dimensional object data relating to three-dimensional objects into two-dimensional vehicles such as two-wheeled vehicles, ordinary vehicles, large vehicles, pedestrians, telephone poles, and other three-dimensional objects. It can be classified, extracted and used for automatic avoidance of obstacles. For example, the microcomputer 12051 identifies obstacles around the vehicle 12100 into obstacles visible to the driver of the vehicle 12100 and obstacles difficult to see.
  • the microcomputer 12051 determines the collision risk indicating the degree of risk of collision with each obstacle, and when the collision risk is a setting value or more and there is a possibility of a collision, through the audio speaker 12061 or the display unit 12062 By outputting an alarm to the driver or performing forcible deceleration or avoidance steering via the drive system control unit 12010, driving support for collision avoidance can be performed.
  • At least one of the imaging units 12101 to 12104 may be an infrared camera that detects infrared light.
  • the microcomputer 12051 can recognize a pedestrian by determining whether a pedestrian is present in the images captured by the imaging units 12101 to 12104.
  • pedestrian recognition is, for example, a procedure for extracting feature points in images captured by the imaging units 12101 to 12104 as an infrared camera, and pattern matching processing on a series of feature points indicating the outline of an object to determine whether it is a pedestrian or not
  • the procedure is to determine
  • the audio image output unit 12052 generates a square outline for highlighting the recognized pedestrian.
  • the display unit 12062 is controlled so as to display a superimposed image. Further, the audio image output unit 12052 may control the display unit 12062 to display an icon or the like indicating a pedestrian at a desired position.
  • the example of the vehicle control system to which the technology according to the present disclosure can be applied has been described above.
  • the technology according to the present disclosure can be applied to, for example, the imaging unit 12031 and the like among the configurations described above.
  • the imaging device 1 including the ADC 42 illustrated in FIG. 3 and the like can be applied to the imaging unit 12031.
  • system represents the entire apparatus configured by a plurality of apparatuses.
  • Photoelectric conversion element A converter for converting a signal from the photoelectric conversion element into a digital signal; A bias circuit for supplying a bias current for controlling a current flowing to an analog circuit in the conversion unit; A control unit that controls the bias circuit based on an output signal from the conversion unit; At the start of charge transfer from the photoelectric conversion element, the control unit boosts a voltage at a predetermined position of the analog circuit.
  • the conversion unit converts the signal from the photoelectric conversion element into a digital signal using a slope signal whose level monotonically decreases with time.
  • the imaging device (3) The imaging device according to (1) or (2), wherein the control unit performs control to reduce the current flowing to the analog circuit when the level of the output signal is large. (4) The imaging device according to any one of (1) to (3), wherein the control unit performs control to increase a current flowing to the analog circuit when the level of the output signal is small. (5) The voltage at a predetermined position of the analog circuit is a voltage of a floating diffusion layer. The imaging device according to any one of (1) to (4). (6) The bias circuit comprises a switch, The control unit controls the switch such that the bias current from the bias circuit is not supplied to the analog circuit at the start of charge transfer from the photoelectric conversion element. Any one of (1) to (5) Imaging device described in.
  • the bias circuit includes a source follower circuit.
  • a transistor for connecting or disconnecting a portion supplied from the bias circuit and a predetermined position of the analog circuit The imaging device according to any one of (1) to (5), wherein the transistor is brought into a non-connected state when transfer of charge from the photoelectric conversion element is started.
  • Photoelectric conversion element A converter for converting a signal from the photoelectric conversion element into a digital signal; A bias circuit for supplying a bias current for controlling a current flowing to an analog circuit in the conversion unit; A control unit that controls the bias circuit based on an output signal from the conversion unit; An electronic device including an imaging device, wherein the control unit boosts a voltage at a predetermined position of the analog circuit at the start of transfer of charge from the photoelectric conversion element.
  • Reference Signs List 1 imaging device 21 pixel, 22 pixel array unit, 23 time code transfer unit, 25 DAC, 26 time code generator, 28 output unit, 41 pixel circuit, 42 ADC, 51 comparison circuit, 52 data storage unit, 61 differential Input circuit, 62 voltage conversion circuit, 63 positive feedback circuit, 71 latch control circuit, 72 latch storage unit, 81 to 87, 91 transistors, 101 to 105, 111 to 113 transistors, 401 determination unit, 501 bias circuit, 511 transistors, 512 current source, 531 bias circuit, 541, 542 switch, 551 parasitic capacitance, 552 current source, 571 bias circuit, 581 transistor, 582 variable current source, 583 transistor Star, 611 wiring, 612 parasitic capacitance, 631 transistor, 701 adding section, 702 a source follower, 703 adding section, 721 adding section, 722 gain amplifier

Landscapes

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Abstract

本技術は、ノイズを低減させることができるようにする撮像装置、電子機器に関する。 光電変換素子と、光電変換素子からの信号をデジタル信号に変換する変換部と、変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、変換部からの出力信号に基づき、バイアス回路を制御する制御部とを備え、光電変換素子からの電荷の転送開始時に、制御部は、アナログ回路の所定の位置の電圧を昇圧する。変換部は、時間経過に応じてレベルが単調減少するスロープ信号を用いて、光電変換素子からの信号をデジタル信号に変換する。本技術は、例えば、撮像装置に適用できる。

Description

撮像装置、電子機器
　本技術は撮像装置、電子機器に関し、ノイズレベルを適応的に可変し、画質を向上させた画像を撮像できるようにした撮像装置、電子機器に関する。
　従来、デジタルスチルカメラやデジタルビデオカメラなどの撮像機能を備えた電子機器においては、例えば、CCD（Charge Coupled Device）やCMOS（Complementary Metal Oxide Semiconductor）イメージセンサなどの撮像素子が使用されている。
　撮像素子は、光電変換を行うＰＤ（photodiode：フォトダイオード）と複数のトランジスタとが組み合わされた画素を有しており、平面的に配置された複数の画素から出力される画素信号に基づいて画像が構築される。また、画素から出力される画素信号は、例えば、画素の列毎に配置された複数のＡＤ（Analog to Digital）変換器によって並列的にＡＤ変換されて出力される。
　特許文献１では、消費電力の低減とランダムノイズの低減を図った撮像装置について提案されている。
特開２００７－１５１１７０号公報
　撮像素子のノイズレベルは、熱ノイズ、1/fノイズ、量子化ノイズで規定される。熱ノイズを低減するために、回路のｇｍを向上させことが考えられるが、アナログ回路で消費する電流を増加させることにつながり、電力が増加してしまう可能性があった。
　また1/fノイズは、電流にも感度があるが、主に面積とプロセスにより決まり、これらの対策はコスト増につながってしまう可能性があった。量子化ノイズは、ＡＤ変換器の分解能で一意に決定されるが、低照度では、撮像素子自体のランダムノイズと、ＡＤ変換器の量子化ノイズで規定され、ランダムノイズの熱ノイズと1/fノイズは、アナログ回路で消費する電流量に依存してしまう。
　本技術は、このような状況に鑑みてなされたものであり、アナログ回路で消費する電流を、ＡＤ変換された出力信号から、適応的に可変調整することで高照度時に低電力、低照度時に低ノイズを実現することができるようにするものである。
　本技術の一側面の撮像装置は、光電変換素子と、前記光電変換素子からの信号をデジタル信号に変換する変換部と、前記変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、前記変換部からの出力信号に基づき、前記バイアス回路を制御する制御部とを備え、前記光電変換素子からの電荷の転送開始時に、前記制御部は、前記アナログ回路の所定の位置の電圧を昇圧する。
　本技術の一側面の電子機器は、光電変換素子と、前記光電変換素子からの信号をデジタル信号に変換する変換部と、前記変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、前記変換部からの出力信号に基づき、前記バイアス回路を制御する制御部とを備え、前記光電変換素子からの電荷の転送開始時に、前記制御部は、前記アナログ回路の所定の位置の電圧を昇圧する撮像装置を含む。
　本技術の一側面の撮像装置においては、光電変換素子と、光電変換素子からの信号をデジタル信号に変換する変換部と、変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、変換部からの出力信号に基づき、バイアス回路を制御する制御部とが備えられる。また光電変換素子からの電荷の転送開始時に、制御部は、アナログ回路の所定の位置の電圧を昇圧する。
　本技術の一側面の電子機器は、前記撮像装置を含む構成とされている。
　なお、撮像装置、電子機器は、独立した装置であっても良いし、１つの装置を構成している内部ブロックであっても良い。
　本技術の一側面によれば、アナログ回路で消費する電流を、ＡＤ変換された出力信号から、適応的に可変調整することで高照度時に低電力、低照度時に低ノイズを実現することができる。
　なお、ここに記載された効果は必ずしも限定されるものではなく、本開示中に記載されたいずれかの効果であってもよい。
本開示に係る撮像装置の概略構成を示す図である。 画素の詳細構成例を示すブロック図である。 比較回路の詳細構成例を示すブロック図である。 画素回路の詳細構成について説明する図である。 画素の動作について説明するタイミングチャートである。 ノイズを含む回路の構成について説明するための図である。 ノイズを含む回路の構成について説明するための図である。 ノイズを含む回路の構成について説明するための図である。 ノイズを含む回路の構成について説明するための図である。 判定部を含む回路の構成について説明するための図である。 判定部の構成について説明するための図である。 バイアス回路の構成について説明するための図である。 ＤＡＣの構成について説明するための図である。 ＤＡＣから出力される信号の波形について説明するための図である。 バイアス回路の構成について説明するための図である。 ＦＤからの逆流電荷の発生について説明するための図である。 ＦＤからの逆流電荷の発生について説明するための図である。 バイアス回路の構成について説明するための図である。 画素の動作について説明するタイミングチャートである。 バイアス回路の構成について説明するための図である。 バイアス回路の配置位置について説明するための図である。 バイアス回路の配置位置について説明するための図である。 バイアス回路の構成について説明するための図である。 画素の動作について説明するタイミングチャートである。 バイアス回路の構成について説明するための図である。 制御のタイミングについて説明するための図である。 画素共有の場合の比較回路の構成例を示す回路図である。 制御のタイミングについて説明するための図である。 ２枚の半導体基板を積層することで撮像装置を構成する概念図である。 ２枚の半導体基板で撮像装置を構成する場合の回路構成例を示す図である。 ３枚の半導体基板を積層することで撮像装置を構成する概念図である。 ３枚の半導体基板で撮像装置を構成する場合の回路構成例を示す図である。 判定部を含む回路の他の構成について説明するための図である。 判定部を含む回路の他の構成について説明するための図である。 判定部を含む回路の他の構成について説明するための図である。 判定部を含む回路の他の構成について説明するための図である。 本開示に係る電子機器としての撮像装置の構成例を示すブロック図である。 体内情報取得システムの概略的な構成の一例を示すブロック図である。 内視鏡手術システムの概略的な構成の一例を示す図である。 カメラヘッド及びCCUの機能構成の一例を示すブロック図である。 車両制御システムの概略的な構成例を示すブロック図である。 撮像部の設置位置の一例を示す説明図である。
　以下に、本技術を実施するための形態（以下、実施の形態という）について説明する。
　＜撮像装置の概略構成例＞
　図１は、本開示に係る撮像装置の概略構成を示している。
　図１の撮像装置１は、半導体として例えばシリコン（Si）を用いた半導体基板１１に、画素２１が２次元アレイ状に配列された画素アレイ部２２を有する。画素アレイ部２２には、時刻コード発生部２６で生成された時刻コードを各画素２１に転送する時刻コード転送部２３も設けられている。そして、半導体基板１１上の画素アレイ部２２の周辺には、画素駆動回路２４、ＤＡＣ（D/A Converter）２５、時刻コード発生部２６、垂直駆動回路２７、出力部２８、及びタイミング生成回路２９が形成されている。
　２次元アレイ状に配列された画素２１のそれぞれには、図２を参照して後述するように、画素回路４１とＡＤＣ４２が設けられており、画素２１は、画素内の受光素子（例えば、フォトダイオード）で受光した光量に応じた電荷信号を生成し、デジタルの画素信号SIGに変換して出力する。
　画素駆動回路２４は、画素２１内の画素回路４１（図２）を駆動する。ＤＡＣ２５は、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成する生成部として機能し、生成した参照信号REFを、各画素２１に供給する。時刻コード発生部２６は、各画素２１が、アナログの画素信号SIGをデジタルの信号に変換（ＡＤ変換）する際に使用される時刻コードを生成し、対応する時刻コード転送部２３に供給する。
　時刻コード発生部２６は、画素アレイ部２２に対して複数個設けられており、画素アレイ部２２内には、時刻コード発生部２６に対応する数だけ、時刻コード転送部２３が設けられている。即ち、時刻コード発生部２６と、そこで生成された時刻コードを転送する時刻コード転送部２３は、１対１に対応する。
　垂直駆動回路２７は、画素２１内で生成されたデジタルの画素信号SIGを、タイミング生成回路２９から供給されるタイミング信号に基づいて、所定の順番で出力部２８に出力させる制御を行う。画素２１から出力されたデジタルの画素信号SIGは、出力部２８から撮像装置１の外部へ出力される。出力部２８は、黒レベルを補正する黒レベル補正処理やCDS(Correlated Double Sampling；相関２重サンプリング)処理など、所定のデジタル信号処理を必要に応じて行い、その後、外部へ出力する。
　タイミング生成回路２９は、各種のタイミング信号を生成するタイミングジェネレータなどによって構成され、生成した各種のタイミング信号を、画素駆動回路２４、ＤＡＣ２５、垂直駆動回路２７等に供給する。
　撮像装置１は、以上のように構成されている。なお、図１では、上述したように、撮像装置１を構成する全ての回路が、１つの半導体基板１１上に形成されるように説明したが、後述するように、撮像装置１を構成する回路を複数枚の半導体基板１１に分けて配置する構成とすることもできる。
　＜画素の詳細構成例＞
　図２は、画素２１の詳細構成例を示すブロック図である。
　画素２１は、画素回路４１とＡＤＣ（ＡＤ変換器）４２で構成されている。
　画素回路４１は、受光した光量に応じた電荷信号をアナログの画素信号SIGとしてＡＤＣ４２に出力する。ＡＤＣ４２は、画素回路４１から供給されたアナログの画素信号SIGをデジタル信号に変換する。
　ＡＤＣ４２は、比較回路５１とデータ記憶部５２で構成される。
　比較回路５１は、ＤＡＣ２５から供給される参照信号REFと画素信号SIGを比較し、比較結果を表す比較結果信号として、出力信号VCOを出力する。比較回路５１は、参照信号REFと画素信号SIGが同一（の電圧）になったとき、出力信号VCOを反転させる。
　比較回路５１は、差動入力回路６１、電圧変換回路６２、及び正帰還回路（PFB:positive feedback）６３により構成されるが、詳細は図３を参照して後述する。
　データ記憶部５２には、比較回路５１から出力信号VCOが入力される他、垂直駆動回路２７から、画素信号の書き込み動作であることを表すWR信号、画素信号の読み出し動作であることを表すRD信号、及び、画素信号の読み出し動作中における画素２１の読み出しタイミングを制御するWORD信号が、垂直駆動回路２７から供給される。また、時刻コード転送部２３を介して、時刻コード発生部２６で生成された時刻コードも供給される。
　データ記憶部５２は、WR信号及びRD信号に基づいて、時刻コードの書き込み動作と読み出し動作を制御するラッチ制御回路７１と、時刻コードを記憶するラッチ記憶部７２で構成される。
　ラッチ制御回路７１は、時刻コードの書き込み動作においては、比較回路５１からHi（High）の出力信号VCOが入力されている間、時刻コード転送部２３から供給される、単位時間ごとに更新される時刻コードをラッチ記憶部７２に記憶させる。
　そして、参照信号REFと画素信号SIGが同一（の電圧）になり、比較回路５１から供給される出力信号VCOがLo(Low)に反転されたとき、供給される時刻コードの書き込み（更新）を中止し、最後にラッチ記憶部７２に記憶された時刻コードをラッチ記憶部７２に保持させる。ラッチ記憶部７２に記憶された時刻コードは、画素信号SIGと参照信号REFが等しくなった時刻を表しており、画素信号SIGがその時刻の基準電圧であったことを示すデータ、即ち、デジタル化された光量値を表す。
　参照信号REFの掃引が終了し、画素アレイ部２２内の全ての画素２１のラッチ記憶部７２に時刻コードが記憶された後、画素２１の動作が、書き込み動作から読み出し動作に変更される。
　ラッチ制御回路７１は、時刻コードの読み出し動作においては、読み出しタイミングを制御するWORD信号に基づいて、画素２１が自分の読み出しタイミングとなったときに、ラッチ記憶部７２に記憶されている時刻コード（デジタルの画素信号SIG）を、時刻コード転送部２３に出力する。時刻コード転送部２３は、供給された時刻コードを、列方向（垂直方向）に順次転送し、出力部２８に供給する。
　以下では、時刻コードの書き込み動作においてラッチ記憶部７２に書き込まれる時刻コードと区別するため、時刻コードの読み出し動作においてラッチ記憶部７２から読み出される出力信号VCOが反転したときの反転時刻コードである、画素信号SIGがその時刻の基準電圧であったことを示すデジタル化された画素データを、ＡＤ変換画素データとも称する。
　＜比較回路の第１構成例＞
　図３は、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の詳細構成を示す回路図である。
　差動入力回路６１は、画素２１内の画素回路４１から出力された画素信号SIGと、ＤＡＣ２５から出力された参照信号REFとを比較し、画素信号SIGが参照信号REFよりも高いときに所定の信号（電流）を出力する。
　差動入力回路６１は、差動対となるトランジスタ８１及び８２、カレントミラーを構成するトランジスタ８３及び８４、入力バイアス電流Vbに応じた電流Icmを供給する定電流源としてのトランジスタ８５、並びに、差動入力回路６１の出力信号HVOを出力するトランジスタ８６により構成されている。
　トランジスタ８１、８２、及び８５は、NMOS(Negative Channel MOS)トランジスタで構成され、トランジスタ８３、８４、及び８６は、PMOS(Positive Channel MOS)トランジスタで構成される。
　差動対となるトランジスタ８１及び８２のうち、トランジスタ８１のゲートには、ＤＡＣ２５から出力された参照信号REFが入力され、トランジスタ８２のゲートには、画素２１内の画素回路４１から出力された画素信号SIGが入力される。トランジスタ８１と８２のソースは、トランジスタ８５のドレインと接続され、トランジスタ８５のソースは、所定の電圧VSS（VSS＜VDD2＜VDD1）に接続されている。
　トランジスタ８１のドレインは、カレントミラー回路を構成するトランジスタ８３及び８４のゲート及びトランジスタ８３のドレインと接続され、トランジスタ８２のドレインは、トランジスタ８４のドレイン及びトランジスタ８６のゲートと接続されている。トランジスタ８３、８４、及び８６のソースは、第１電源電圧VDD1に接続されている。
　電圧変換回路６２は、例えば、NMOS型のトランジスタ９１で構成される。トランジスタ９１のドレインは、差動入力回路６１のトランジスタ８６のドレインと接続され、トランジスタ９１のソースは、正帰還回路６３内の所定の接続点に接続され、トランジスタ８６のゲートは、バイアス電圧VBIASに接続されている。
　差動入力回路６１を構成するトランジスタ８１乃至８６は、第１電源電圧VDD1までの高電圧で動作する回路であり、正帰還回路６３は、第１電源電圧VDD1よりも低い第２電源電圧VDD2で動作する回路である。電圧変換回路６２は、差動入力回路６１から入力される出力信号HVOを、正帰還回路６３が動作可能な低電圧の信号（変換信号）LVIに変換して、正帰還回路６３に供給する。
　バイアス電圧VBIASは、定電圧で動作する正帰還回路６３の各トランジスタ１０１乃至１０５を破壊しない電圧に変換する電圧であれば良い。例えば、バイアス電圧VBIASは、正帰還回路６３の第２電源電圧VDD2と同じ電圧（VBIAS＝VDD2）とすることができる。
　正帰還回路６３は、差動入力回路６１からの出力信号HVOが第２電源電圧VDD2に対応する信号に変換された変換信号LVIに基づいて、画素信号SIGが参照信号REFよりも高いときに反転する比較結果信号を出力する。また、正帰還回路６３は、比較結果信号として出力する出力信号VCOが反転するときの遷移速度を高速化する。
　正帰還回路６３は、７つのトランジスタ１０１乃至１０７で構成される。ここで、トランジスタ１０１、１０２、１０４、および１０６は、PMOSトランジスタで構成され、トランジスタ１０３、１０５、および１０７は、NMOSトランジスタで構成される。
　電圧変換回路６２の出力端であるトランジスタ９１のソースは、トランジスタ１０２及び１０３のドレインと、トランジスタ１０４及び１０５のゲートに接続されている。トランジスタ１０１のソースは、第２電源電圧VDD2に接続され、トランジスタ１０１のドレインは、トランジスタ１０２のソースと接続され、トランジスタ１０２のゲートは、正帰還回路６３の出力端でもあるトランジスタ１０４及び１０５のドレインと接続されている。
　トランジスタ１０３、１０５、１０７のソースは、所定の電圧VSSに接続されている。トランジスタ１０１と１０３のゲートには、初期化信号INIが供給される。トランジスタ１０６のゲートとトランジスタ１０７のゲートには、第１の入力である変換信号LVIではない、第２の入力である制御信号TERMが供給される。
　トランジスタ１０６のソースは第２電源電圧VDD2に接続され、トランジスタ１０６のドレインはトランジスタ１０４のソースに接続されている。トランジスタ１０７のドレインは、比較回路５１の出力端と接続され、トランジスタ１０７のソースは、所定の電圧VSSに接続されている。
　以上のように構成される比較回路５１では、第２の入力である制御信号TERMをHiにすると、差動入力回路６１の状態に関係なく、出力信号VCOをLoにすることができる。
　例えば、画素信号SIGの電圧が、想定を超える高い輝度（たとえば撮像装置１の画角内に写り込んだ太陽像）によって参照信号REFの最終電圧を下回ると、比較回路５１の出力信号VCOがHiのまま比較期間を終えることになり、出力信号VCOによって制御されるデータ記憶部５２は、値を固定することが出来ずＡＤ変換機能が失われる。
　このような状態の発生を防止するため、参照信号REFの掃引の最後に、Hiパルスの制御信号TERMを入力することにより、未だにLoに反転していない出力信号VCOを強制的に反転することができる。データ記憶部５２は強制反転直前の時刻コードを記憶（ラッチ）するので、図３の構成を採用した場合には、ＡＤＣ４２は、結果的に、一定以上の輝度入力に対する出力値をクランプしたＡＤ変換器として機能する。
　バイアス電圧VBIASをLoレベルに制御して、トランジスタ９１を遮断させ、初期化信号INIをHiにすると、差動入力回路６１の状態に関係なく出力信号VCOはHiになる。したがって、この出力信号VCOの強制的なHi出力と、上述した制御信号TERMによる強制的なLo出力を組み合わせることにより、差動入力回路６１及び、その前段である画素回路４１とＤＡＣ２５の状態に関係なく、出力信号VCOを任意の値に設定することができる。
　この機能により、例えば、画素２１から後段の回路を、撮像装置１への光学的入力に頼らず、電気信号入力だけで試験することが可能となる。
　＜画素回路の詳細構成例＞
　図４を参照して、画素回路４１の詳細構成について説明する。図４は、図３に示した比較回路５１の差動入力回路６１に、画素回路４１の詳細を追加して示した回路図である。
　画素回路４１は、光電変換素子としてのフォトダイオード（PD）１２１、排出トランジスタ１２２、転送トランジスタ１２３、リセットトランジスタ１２４、及び、ＦＤ(浮遊拡散層)１２５で構成されている。
　排出トランジスタ１２２は、露光期間を調整する場合に使用される。具体的には、露光期間を任意のタイミングで開始したいときに排出トランジスタ１２２をオンさせると、それまでの間にフォトダイオード１２１に蓄積されていた電荷が排出されるので、排出トランジスタ１２２がオフされた以降から、露光期間が開始されることになる。
　転送トランジスタ１２３は、フォトダイオード１２１で生成された電荷をＦＤ１２５に転送する。リセットトランジスタ１２４は、ＦＤ１２５に保持されている電荷をリセットする。ＦＤ１２５は、差動入力回路６１のトランジスタ８２のゲートに接続されている。これにより、差動入力回路６１のトランジスタ８２は、画素回路４１の増幅トランジスタとしても機能する。
　リセットトランジスタ１２４のソースは、差動入力回路６１のトランジスタ８２のゲート、及び、ＦＤ１２５に接続されており、リセットトランジスタ１２４のドレインは、トランジスタ８２のドレインと接続されている。したがって、ＦＤ１２５の電荷をリセットするための固定のリセット電圧がない。これは、差動入力回路６１の回路状態を制御することで、ＦＤ１２５をリセットするリセット電圧を、参照信号REFを用いて任意に設定可能であることと、回路の固定パターンノイズをＦＤ１２５に記憶し、ＣＤＳ動作にて、その成分をキャンセル可能とするためである。
　＜画素部タイミングチャート＞
　図５のタイミングチャートを参照して、図４に示した画素２１の動作について説明する。
　初めに、時刻ｔ１において、参照信号REFが、それまでのスタンバイ電圧Vstbから、ＦＤ１２５の電荷をリセットするリセット電圧Vrstに設定され、リセットトランジスタ１２４がオンされることにより、ＦＤ１２５の電荷がリセットされる。また、時刻ｔ１では、正帰還回路６３のトランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が初期状態に設定される。
　時刻ｔ２において、参照信号REFが所定の電圧Vuまで持ち上げられ、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
　参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ３において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、上述したように正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２では、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ４において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ５において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチされた時刻信号DATA[0]乃至DATA[N]が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS(Correlated Double Sampling；相関２重サンプリング)処理する際のリセットレベルのP相データとなる。
　時刻ｔ６において、参照信号REFが所定の電圧Vuまで持ち上げられるともに、トランジスタ１０１と１０３のゲートに供給される初期化信号INIがHiに設定され、正帰還回路６３が再び初期状態に設定される。
　時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がＦＤ１２５に転送される。
　初期化信号INIがLowに戻された後、参照信号REFと画素信号SIGの比較（参照信号REFの掃引）が開始される。この時点では、参照信号REFが画素信号SIGよりも大きいため出力信号VCOはHiとなっている。
　そして、参照信号REFと画素信号SIGが同一となったと判定された時刻ｔ８において、出力信号VCOが反転（Lowに遷移）される。出力信号VCOが反転されると、正帰還回路６３によって出力信号VCOの反転が高速化される。また、データ記憶部５２には、出力信号VCOが反転した時点の時刻データ（NビットのDATA[1]乃至DATA[N]）が記憶される。
　信号書き込み期間が終了し、かつ、信号読み出し期間の開始時刻である時刻ｔ９において、比較回路５１のトランジスタ８１のゲートに供給する参照信号REFの電圧が、トランジスタ８１がオフするレベル(スタンバイ電圧Vstb)まで引き下げられる。これにより、信号読み出し期間中の比較回路５１の消費電流が抑制される。
　時刻ｔ１０において、読み出しタイミングを制御するWORD信号がHiとなり、Nビットのラッチされた時刻信号DATA[0]乃至DATA[N]が、データ記憶部５２のラッチ制御回路７１から出力される。ここで取得されるデータは、CDS処理する際の信号レベルのD相データとなる。時刻ｔ１１は、上述した時刻ｔ１と同じ状態であり、次の１V（１垂直走査期間）の駆動となる。
　以上の画素２１の駆動によれば、最初に、P相データ（リセットレベル）が取得された後、読み出され、次に、D相データ（信号レベル）が取得されて、読み出される。
　以上の動作により、撮像装置１の画素アレイ部２２の各画素２１は、全画素同時にリセットし、かつ、全画素同時に露光するグローバルシャッタ動作が可能である。全画素が同時に露光及び読み出しを行うことが出来るので、通常、画素内に設けられる、電荷が読み出されるまでの間、電荷を保持する保持部が不要である。また、画素２１の構成では、カラム並列読み出し型の撮像装置で必要であった、画素信号SIGを出力する画素を選択するための選択トランジスタ等も不要である。
　図５を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかしながら、図５において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能である。
　＜ノイズについて＞
　ところで、撮像装置１（図１）のノイズレベルは、熱ノイズ、1/fノイズ、量子化ノイズで規定される。熱ノイズを低減するために、回路のｇｍを向上させことが考えられるが、アナログ回路で消費する電流を増加させることになり、電力が増加してしまう可能性がある。
　また1/fノイズは、電流にも感度があるが、主に面積とプロセスにより決まり、これらの対策はコスト増になる可能性がある。量子化ノイズは、ＡＤＣ４２の分解能で一意に決定されるが、低照度では、撮像素子自体のランダムノイズ（熱ノイズや1/fノイズ）と、ＡＤＣ４２の量子化ノイズで規定され、そのうちの熱ノイズと1/fノイズは、アナログ回路で消費する電流量に依存する。
　そこでアナログ回路で消費する電流を、ＡＤ変換された出力信号（ＡＤＣ４２からの出力信号）から、適応的に可変調整することで高照度時に低電力、低照度時に低ノイズを実現することができる撮像装置１について以下に説明を加える。
　以下の説明においては、ノイズを、以下のように図示し、説明を行う。図６に示したように所定の回路３０１は、ノイズが含まれる回路である。ノイズは、回路３０１内の抵抗素子、容量素子、トランジスタ素子などから発生する。ノイズを発生する可能性がある素子を含む回路３０１に対して、ノイズを低減させるための外部制御を行うと仮定する。
　この場合、図７に示したように、等価的にノイズを入力換算し、所定のノイズ量を入力で与え、回路３０２自体は、ノイズレスであるという記載を行うことで、以下の説明を行う。図７に示した回路図においては、回路３０２は、ノイズを発生しない回路であり、そのような回路３０２の外部に加算部３０３があり、加算部３０３に所定のノイズ量が入力される。加算部３０３は、回路３０２に接続されているため、結果的に回路３０２にノイズが供給されることになる。
　図６に示した回路３０１を再度参照するに、例えば、回路３０１に含まれるトランジスタ素子に流れる電流が変更されると、ノイズ量も変更される。換言すれば、ノイズ量を制御するには、トランジスタ素子に流れる電流を制御することで行える。そこで、図８に示したように回路３０１’（図６に示した回路３０１と区別を付けるために、ダッシュを付して記述する）内のトランジスタ素子に流れる電流を制御することで、回路３０１’のノイズを制御することが考えられる。
　このことを、図７に示したノイズレスの回路３０２で表すと、図９に示すようになる。すなわち、図９を参照するに、ノイズレスの回路３０２’に、入力されるノイズ量（加算部３０３に入力されるノイズ量）を制御することで、回路３０２’のノイズを制御することができる。
　上記したように、撮像装置１には、熱ノイズ、1/fノイズ、量子化ノイズなどのノイズが発生する。撮像装置１に含まれるＡＤＣ４２は、例えば、図３に示したように複数のトランジスタ素子を含む。これらのトランジスタ素子に流す電流を制御することで、ＡＤＣ４２で発生するノイズ量を制御し、画質を向上させた撮像を行う撮像装置１について説明を加える。
　＜ノイズの制御を行う撮像装置の構成＞
　図１０は、ノイズの制御を行う撮像装置の構成、特にＡＤＣ４２で発生するノイズ量を制御する構成を備えるＡＤＣ４２と周辺回路の構成を示す図である。ＡＤＣ４２で発生するノイズ量を制御するために、ＡＤＣ４２からの出力に基づいて、後述する判定を行う判定部４０１を備える構成とされている。
　判定部４０１の判定の結果、ＡＤＣ４２に供給されるノイズ量が制御される。後述するように、ＡＤＣ４２内の所定のトランジスタ素子に流れる電流を制御することで、ノイズ量が制御される。判定部４０１は、ＡＤＣ４２内の電流を制御する制御部として機能する。
　ＡＤＣ４２からの出力は、リセットデジタル（Reset Digital）データとシグナルデジタル（Signal Digital）データが出力される。リセットデジタルデータとシグナルデジタルデータの差分が加算部４０２で演算されることで、画素回路４１（内のフォトダイオード１２１）で蓄積された電荷の信号が生成され、出力信号として出力される。
　その出力信号が、判定部４０１にも入力され、判定部４０１は、詳細は後述するが、撮像されている画像の性質、例えば、高照度であるか低照度であるかを判定し、その判定結果に応じて、ノイズ量を制御する。
　図１１は、判定部４０１の構成例を示す図である。判定部４０１は、判定値算出部４３１、比較部４３２、制御テーブル参照部４３３、および選択部４３４を備える構成とされている。
　判定部４０１の判定値算出部４３１には、ＡＤＣ４２から出力された画素信号が供給される。供給される画素信号は、画素エリア全体の画素値、１画素分の画素値、１画素以上からなる画素を代表する画素値などとすることができる。
　１画素以上からなる画素としては、例えば、画素アレイ部の所定の領域に配置されている画素や、像面位相差画素とすることができる。また、そのような画素を、その画素周辺の領域にある画素の代表画素とすることができ、代表画素とされている画素からの信号は、代表画素とされていない画素よりも先に読み出されるようにしても良い。そして、代表画素から読み出された信号を用いて、判定部４０１により判定が行われるようにすることができる。
　判定値算出部４３１に入力される画素信号の単位は、制御する単位と合わせることができ、例えば、１画素単位で制御する場合には、１画素単位で画素信号が供給される。
　すなわち判定部４０１が判定を行う精度は、画素エリア全体、画素単位、複数画素単位とすることができる。
　判定値算出部４３１に入力される画素信号の単位は、画素毎、カラム毎、所定の画素数からなる画素ブロック毎、全画素などとすることができる。
　また、制御するタイミング（判定を行うタイミング）、例えば、判定値算出部４３１に画素信号が入力されるタイミング、判定部４０１で判定を行うタイミングなどは、常に行う（フレーム毎に行う）ようにしても良いし、所定数のフレーム毎に行うようにしても良い。
　なお、判定部４０１により判定を行うタイミングと、その判定結果を用いて電流値などを制御するタイミングは、後述するように、異なるタイミングとすることができる。ここでは、判定を行うタイミングを、制御するタイミングと記載し、説明を続ける。
　また複数のフレーム（サブフレーム）で１枚の画像が生成されるような場合、サブフレーム毎に制御が行われるようにしても良いし、サブフレーム内の所定のサブフレームにおいて制御が行われるようにしても良い。
　例えば、４枚のサブフレームが用いられて１枚のフレームが生成されるような場合、サブフレーム毎に制御が行われるようにしても良いし、４枚のサブフレーム内の所定のサブフレーム、例えば、１枚目のサブフレームにおいて、制御が行われる（他のサブフレームは、所定のサブフレームの値を用いた制御が行われる）ようにしても良い。
　判定値算出部４３１は、入力された画素信号を用いて、画面内の平均値、代表値、飽和していないかどうかの最大値などを計算する。これら全てを算出するようにしても良いし、これらの内の少なくとも１つが算出されるようにしても良い。
　なお、判定値算出部４３１で算出される判定値は、事前に欠陥補正などの処理が施された画素信号を用いて算出されたものでも良い。
　判定値算出部４３１からの判定値は、比較部４３２に供給される。比較部４３２には、判定閾値も供給される。この判定閾値は、判定部４０１の外部から供給されるように構成することもできるし、比較部４３２が保持または生成するように構成することもできる。判定閾値は固定値であっても良いし、所定の条件により異なる値とされる可変値であっても良い。
　比較部４３２は、判定値算出部４３１からの判定値と、判定閾値とを比較し、その比較結果を、制御テーブル参照部４３３に供給する。制御テーブル参照部４３３は、アナログ回路のノイズ制御のための制御信号、例えば、電流値のテーブルを参照する。テーブルは、例えば比較結果と電流値が関連付けられたテーブルである。
　テーブルは、制御テーブル参照部４３３内に保持されていても良いし、制御テーブル参照部４３３外に保持されていても良い。
　選択部４３４には、制御テーブル参照部４３３からの参照値（例えば、電流値）、強制制御値、およびモード選択信号が供給される。選択部４３４は、モード選択信号により、強制制御を行うか否かを判定し、その判定の結果、制御テーブル参照部４３３からの参照値または強制制御値のうちのどちらかを選択し、その選択結果を、各アナログ回路、例えば、ＡＤＣ４２に供給する。
　＜差動入力回路の電流を制御する第１の構成＞
　判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の構成例を図１２に示す。図１２には、ＡＤＣ４２内の差動入力回路６１だけを図示してある。差動入力回路６１のトランジスタ８５に流れる電流Icmを制御するバイアス回路５０１が、トランジスタ８５のゲートに接続されている。
　バイアス回路５０１には、判定部４０１からの判定結果が供給される。バイアス回路５０１は、複数のトランジスタ５１１と電流源５１２を備える。バイアス回路５０１は、トランジスタ５１１を構成する複数のトランジスタから用いる個数を変更することで、接続されている差動入力回路６１の電流値を可変することができる構成とされている。
　バイアス回路５０１に流す電流を、電流Ipixbiasとし、トランジスタ５１１のチャネル長Ｌを固定とし、チャネル幅Ｗ（バイアスのＷサイズ）をWpixbiasとして、画素の電流源のＷサイズをWcmbiasとした場合、トランジスタ８５に流れる電流Icmは、
　Icm=Ipixbias × (Wcmbias/Wpixbias)
　となる。
　すなわち、単位Ｗあたりの電流密度が一定という特性を使い制御が可能となる。この電流値が差動入力回路６１側で１桁[nA]オーダーになっても、後段に正帰還回路６３を備える構成（PositiveFeedBack構成）のため、動作が可能となっている。
　このように、差動入力回路６１内のトランジスタ（ここでは、トランジスタ８５）に流れる電流を制御することで、トランジスタ８５（トランジスタ８５を含む回路全体）が発生するノイズを制御することができる。
　例えば、明るい画像（高照度の画像）を撮像している場合、仮にノイズが大きくても、ノイズによる画質に対する影響は小さいと考えられる。また、暗い画像（低照度の画像）を撮像している場合、ノイズが大きいと、ノイズによる画質に対する影響は大きいと考えられる。
　また、ノイズは、トランジスタに流れる電流値にも依存し、電流値が大きい程、ノイズは低減する傾向にある。
　これらのことから、判定部４０１は、高照度の画像を撮像していると判定できるときには、差動入力回路６１（内のトランジスタ８５）の電流値を低く制御する判定値を、バイアス回路５０１に出力し、バイアス回路５０１は、差動入力回路６１内の電流値を小さくする制御を行う。このため、高照度の画像を撮像しているときには、低電力化を実現することができる。
　また、判定部４０１は、低照度の画像を撮像していると判定できるときには、差動入力回路６１（内のトランジスタ８５）の電流値を高く制御する判定値を、バイアス回路５０１に出力し、バイアス回路５０１は、差動入力回路６１内の電流値を大きくする制御を行う。このため、低照度の画像を撮像しているときには、ノイズを低減することができる。
　＜差動入力回路の電流を制御する第２の構成＞
　判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の第２の構成例を図１３に示す。図１３には、ＡＤＣ４２内の差動入力回路６１だけを図示してある。差動入力回路６１のトランジスタ８１に供給される参照信号REFを制御するＤＡＣ２５が、トランジスタ８１のゲートに接続されている。
　ＤＡＣ２５は、上記したように、時間経過に応じてレベル（電圧）が単調減少するスロープ信号である参照信号（基準電圧信号）REFを生成し、各画素２１に供給する。
　ＤＡＣ２５には、判定部４０１からの判定結果が供給される。ＤＡＣ２５は、抵抗５５１と電流源５５２を備える。ＤＡＣ２５は、例えば、電流源５５２が複数の電流源から構成され、それら複数の電流源のオン、オフを個々に制御することで、電流源５５２からの電流値を制御する。
　ＤＡＣ２５は、グランド（ＧＮＤ）が基準電位となっており、抵抗５５１に流す電流のＩＲドロップでＤＡＣの波形（参照信号REFの波形）が決まるように構成されている。一般的に、電流が多い場合に電流ショットノイズが増加し、ＤＡＣ２５のノイズが悪化することが知られている。ＦＤ１２５（図４）の電圧範囲を鑑み、例えば、信号量が少ない場合などに、図１４に示すように、ＤＡＣの波形を、全体的に電流を一律低減させる。
　図１４において、実線は、通常時の参照信号REFの波形を示し、点線は、電流を一律低減したときの参照信号REFの波形を示す。このように参照信号REFに、オフセットを持たせることで、ＤＡＣ２５で発生するノイズを低減させることが可能となる。
　ここでは、ＤＣ的に示しているが、例えば、ゲイン（スロープの傾き）に応じて、オフセットと一律に、一緒に変更させるようにしても良い。また、図１４の点線で示したように、ＦＤ１２５の初期電圧のＤＣ値も低減させることができるため、ＦＤ１２５の暗電流を抑制することができ、ＦＤ１２５の暗電流によるショットノイズも抑制することができる。よって、ランダムノイズをより低減することが可能となる。
　すなわち、低輝度信号のとき（信号レベルが低いとき）には、電流値を少なくし、画素のＦＤ１２５の初期電圧を低く設定することで、暗電流ショットノイズを低減させるような制御が行われる。一方、高輝度信号のとき（信号レベルが高いとき）には、電流を増加させ、高輝度の信号が取れるようにＦＤ１２５の電圧を高くするような制御が行われる。
　この際、暗電流ショットノイズが増加する可能性はあるが、高輝度なので目立たない。また、ＤＡＣ２５は、全画素に１個のため、差動入力回路６１ほど電力を消費しないため、差動入力回路６１の電流を下げることが結果として低電力化になる。例えば、画素が１０Ｍｐｉｘであった場合、１０Ｍ倍で効果が得られる。
　＜差動入力回路の電流を制御する第３の構成＞
　図１２に示した差動入力回路の電流を制御する第１の構成と、図１３に示した差動入力回路の電流を制御する第２の構成を組み合わせた構成とすることもできる。図１５に、第１の構成と第２の構成を組み合わせたＡＤＣ４２とその周辺部の構成例を示す。
　図１５に示したＡＤＣ４２は、差動入力回路６１のトランジスタ８５に流れる電流を制御するバイアス回路５０１が、トランジスタ８５のゲートに接続されている。また、差動入力回路６１のトランジスタ８１に供給される参照信号REFを制御するＤＡＣ２５が、トランジスタ８１のゲートに接続されている。
　バイアス回路５０１とＤＡＣ２５には、それぞれ判定部４０１からの判定結果が供給される。バイアス回路５０１とＤＡＣ２５が行う制御は、上記した場合と同様である。
　すなわち、判定部４０１により、信号値がイズに耐性を持たせるべき低輝度信号（信号レベルが低い）と判断された場合、バイアス回路５０１により、アナログ回路（ＡＤＣ４２など）へ電流値のフィードバックが行われ、ノイズが低減される方向へ働く。差動入力回路６１であれば、差動入力回路６１内に流れる電流Icmの電流値を増加させる制御が行われ、回路が発生する熱雑音を低減させるための制御が行われる。
　ＤＡＣ２５は、逆に電流値を少なくし、画素のＦＤ１２５の初期電圧を低く設定することで、暗電流ショットノイズを低減させるような制御が行われる。
　高照度時は、バイアス回路５０１は、差動入力回路６１内の電流Icmの電流を少なくするための制御を行う。この際、ノイズを増加させるものの、差動入力回路６１を低消費電力とすることを可能とする。ＤＡＣ２５は、バイアス回路５０１とは逆に電流を増加させ、高照度の信号が取れるようにＦＤ１２５の電圧を高くする制御を行う。
　このような構成としても、差動入力回路６１に流れる電流を制御し、ノイズを制御することができる。また、差動入力回路６１内の複数のトランジスタに流れる電流を個々に制御することで、ノイズをより適切に制御することができる。
　＜差動入力回路の電流を制御する第４の構成＞
　上記したように、差動入力回路の第１乃至第３の構成によると、ノイズを抑制することができる。例えば、図１４の点線で示し、説明を加えたように、本技術によると、ＦＤ１２５の初期電圧のＤＣ値も低減させることができるため、ＦＤ１２５の暗電流を抑制することができ、ＦＤ１２５の暗電流によるショットノイズも抑制することができる。よって、ランダムノイズをより低減することが可能となる。
　すなわち、低輝度信号のとき（信号レベルが低いとき）には、電流値を少なくし、画素のＦＤ１２５の初期電圧を低く設定することで、暗電流ショットノイズを低減させるような制御が行われる。一方、高輝度信号のとき（信号レベルが高いとき）には、電流を増加させ、高輝度の信号が取れるようにＦＤ１２５の電圧を高くするような制御が行われる。
　ところで、図１６に示すように、時刻ｔ１１において、ＦＤ１２５の初期電圧が低い電圧（高いポテンシャル）に設定されている場合、すなわちＦＤ１２５の電荷をリセットするリセット電圧Vrstが低い電圧（高いポテンシャル）に設定されている場合、時刻ｔ１２において、転送ゲート(図中ＴＧ)が開けられても、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流することはない。
　しかしながら、図１７に示すように、時刻ｔ２１において、ＦＤ１２５の初期電圧が高い電圧（低いポテンシャル）に設定されている場合、すなわちＦＤ１２５の電荷をリセットするリセット電圧Vrstが高い電圧（低いポテンシャル）に設定されている場合、時刻ｔ２２において、転送ゲート(図中ＴＧ)が開けられると、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流してしまう可能性がある。
　上記したように、差動入力回路の第１乃至第３の構成によると、画素のＦＤ１２５の初期電圧を低く設定する制御が行われるため、暗電流ショットノイズを低減させることができるが、そのような制御が行われると、図１７を参照して説明したような状況となり、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流してしまう可能性がある。
　そこで暗電流ショットノイズを低減させるとともに、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流しないような制御を行う差動入力回路の電流を制御する第４の構成について説明を加える。
　差動入力回路の電流を制御する第４の構成においては、ＦＤ１２５の暗電流を抑制するために、ＦＤ１２５の初期電圧を低くするとともに、転送が可能で、逆流電荷が発生しない状況を作り出すために、転送時に一時的にＦＤ１２５の電圧を高める制御(ポテンシャルを一時的に低くする制御)が行われる。
　図１８に、判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の構成例(第４の構成)を示す。図１８には、ＡＤＣ４２内の差動入力回路６１と画素回路４１を図示してある。
　差動入力回路６１のトランジスタ８５に流れる電流Icmを制御するバイアス回路５３１が、トランジスタ８５のゲートに接続されている。このバイアス回路５３１は、バイアス回路５０１(図１２)の構成にスイッチ５４１とスイッチ５４２を追加した構成とされている。
　すなわちバイアス回路５３１には、判定部４０１からの判定結果が供給される構成とされている。またバイアス回路５３１は、複数のトランジスタ５１１と電流源５１２を備える。バイアス回路５３１は、トランジスタ５１１を構成する複数のトランジスタから用いる個数を変更することで、接続されている差動入力回路６１の電流値を可変することができる構成とされている。
　またバイアス回路５３１は、スイッチ５４１とスイッチ５４２を含む構成とされている。スイッチ５４１とスイッチ５４２は、一方が開かれているときには、他方が閉じられているという制御がなされる。
　具体的には、転送ゲートＴＸがオンにされるタイミングで、スイッチ５４１は、開かれ、スイッチ５４２は、閉じられる。また、転送ゲートＴＸがオンにされるタイミング以外のときには、スイッチ５４１は、閉じられ、スイッチ５４２は、開かれる。
　転送ゲートＴＸがオンにされるタイミングとは、転送ゲートＴＸがオンにされると同時というタイミングでも良いし、転送ゲートＴＸがオンにされる少し前のタイミングでも良い。
　このような制御が行われることで、転送ゲートＴＸがオンにされ、ＦＤ１２５から電荷の転送が開始されるとき、スイッチ５４１は、開かれ、スイッチ５４２は、閉じられるため、トランジスタ８５のゲートは、接地された状態となる。トランジスタ８５のゲートが接地された状態となることで、トランジスタ８５のドレインの電位が持ち上げられた状態となる。
　トランジスタ８５のドレインは、トランジスタ８２のソース側と接続されているため、結果として、トランジスタ８２のソースの電位が持ち上げられた状態となる。
　差動入力回路６１のトランジスタ８２は、増幅トランジスとして機能するが、この増幅トランジスタの寄生容量を寄生容量５５１としたとき、トランジスタ８５のソース側が、高い電位となると、増幅トランジスタの寄生容量５５１の電位が上がる。
　増幅トランジスタ(トランジスタ８２)には、ＦＤ１２５が接続されているため、寄生容量５５１の電位が上がると、結果的にＦＤ１２５の電位を上がることになる。
　このように、転送ゲートＴＸがオンにされ、ＦＤ１２５から電荷の転送が開始されるとき、スイッチ５４１を開き、スイッチ５４２を閉じることで、ＦＤ１２５の電圧を昇圧させることができる。
　仮に、図１７に示した時刻ｔ２１における状態であっても、ＦＤ１２５が昇圧されることで、一時的に図１６に示した時効ｔ１１における状態のようになり、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流することがないようにすることができる。
　また、スイッチ５４１を開き、スイッチ５４２を閉じることで、ＦＤ１２５の電圧を一時的に昇圧させた後、スイッチ５４１を閉じ、スイッチ５４２を開くことで、バイアス回路５３１から、トランジスタ８５に入力バイアス電流Vbが供給される状態とすることができる。よって、上記したように、ＦＤ１２５の暗電流を抑制できる状態に切り替えることができ、ＦＤ１２５の暗電流によるショットノイズを抑制することができる。
　図１８に示した画素２１の動作について、図１９のタイミングチャートを参照して説明する。図１９に示したタイミングチャートは、図５に示したタイミングチャートに、バイアス回路５３からの入力バイアス電流Vbを供給するか否かの制御を行う制御パルスbiasと、ＦＤ１２５の電圧値を加えたタイミングチャートとなっているため、図５に示したタイミングチャートを参照して説明した部分に関しては、その説明を省略する。
　制御パルスbiasは、スイッチ５４１とスイッチ５４２の開閉を制御するパルスである。ここでは、制御パルスbiasがオフのとき、スイッチ５４１が開かれ、スイッチ５４２が閉じられるとする。よって、制御パルスbiasがオフの場合、バイアス回路５３１は、接地された状態となり、バイアス電流Vbは、トランジスタ８５に供給されない状態である。
　また制御パルスbiasがオンのとき、スイッチ５４１が閉じられ、スイッチ５４２が開かれるとする。よって、制御パルスbiasがオンの場合、バイアス回路５３１は、トランジスタ５１１と接続された状態となり、バイアス電流Vbは、トランジスタ８５に供給される状態である。
　よって、制御パルスbiasがオンからオフに切り替えられると、バイアス回路５３からの入力バイアス電流Vb値が、所定の電流値(例えば、電流Ipixbias)から０（接地）に切り替えられる。
　時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がＦＤ１２５に転送される。時刻ｔ７より前の時刻ｔ６において、スイッチ５４１とスイッチ５４２に、オフの制御パルスbiasが、それぞれ供給されることでスイッチ５４１が開かれ、スイッチ５４２が閉じられる。
　よって、時刻ｔ７において、バイアス回路５３からの入力バイアス電流Vb値が、所定の電流値(例えば、電流Ipixbias)から０（接地）に切り替えられる。
　時刻ｔ６において、バイアス回路５３からの入力バイアス電流Vb値が０になると、ＦＤ１２５の電圧値は、徐々に昇圧される。
　なおここでは、転送信号TXがHiになるタイミングよりも前に、制御パルスbiasがオフにされるタイミング（バイアス回路５３１からの入力バイアス電流Vb値が０にされるタイミング、換言すればスイッチ５４１，５４２の開閉が制御されるタイミング)が設定されている場合を例に挙げて説明を行っているが、転送信号TXがHiになるタイミングと、制御パルスbiasがオフにされるタイミングが略同一のタイミング（時刻ｔ７）とされても良い。
　転送信号TXがLowに戻される時点（ほぼ同時、または転送信号TXがLowに戻った後）で、バイアス回路５３からの入力バイアス電流Vb値は、所定の電流値（例えば、電流Ipixbias）に戻される。すなわちこの場合、制御パルスbiasがオンに戻されることで、スイッチ５４１が閉じられ、スイッチ５４２が開かれる。
　バイアス回路５３からの入力バイアス電流Vbが差動入力回路６１に供給される状態になると、ＦＤ１２５の電圧は降圧される。
　このように、転送開始時にＦＤ１２５の電圧が、一旦昇圧されることで、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流しないようにすることができる。また、ＦＤ１２５の電圧が、一旦昇圧された後、元に戻され、その元に戻された状態で、ＦＤ１２５からの電荷の転送が行われることで、ＦＤ１２５での暗電流の発生を抑えた転送を行うことができる。
　なお、図１８に示したバイアス回路５３１は、スイッチ５４１とスイッチ５４２を備える構成とした場合を例に挙げて説明したが、バイアス回路５３１が、１つのスイッチを備える構成であっても良い。すなわち、転送開始時に、接地する側に接続され、転送開始時以外のときには、トランジスタ５１１と接続される１つのスイッチが備えられていれば、上記した制御を行うバイアス回路５３１とすることが可能であり、そのような構成とすることも、本技術の適用範囲内である。
　＜差動入力回路の電流を制御する第５の構成＞
　図２０に、判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の構成例(第５の構成)を示す。図２０には、ＡＤＣ４２内の差動入力回路６１と画素回路４１を図示してある。
　図２０に示した構成は、図１８と同じく、差動入力回路６１のトランジスタ８５に流れる電流Icmを制御するバイアス回路５７１が、トランジスタ８５のゲートに接続されている。このバイアス回路５７１は、バイアス回路５３１(図１８)の構成にソースフォロア回路を構成するトランジスタ５８１と可変電流源５８２が追加され、電圧の動作点を調整するためのトランジスタ５８３が追加された構成とされている。
　追加されたトランジスタ５８１とトランジスタ５８３は、トランジスタ５１１と同じく、それぞれ複数のトランジスタで構成されている。
　例えば、図１８に示したバイアス回路５３１において、バイアス回路５３１のドライブ能力は、画素２１を構成するフォトダイオード１２１に接続されているトランジスタにより決定される。
　接続される先の画素数が多くなると、換言すれば、画素アレイ部２２（図１）内の画素２１の数が多くなると、それぞれの画素２１に接続されているバイアス回路５３１の数も多くなる。
　このように画素２１の数が多くなると、規定の時間内にバイアス回路５３１を立ち上げ、画素アレイ部２２内の全ての画素２１に電流を流すこと（限られたＡＤＣ時間内に電流を流すこと）が困難となる可能性がある。
　そこで、図２０に示したようなバイアス回路５７１の構成とし、画素２１の数が多くなったとしても、規定の時間内にバイアス回路５７１を立ち上げることができるようにする。
　図２０に示したバイアス回路５７１は、トランジスタ５８１を含むソースフォロア回路を備え、このソースフォロワ回路をバッファとして用い、一旦バッファにバッファリングした電圧を、トランジスタ８５に供給する構成とされている。よって、バッファしておいた電圧を用いることで、規定の時間内に、バイアス回路５７１を立ち上げることができる。
　図２０に示したバイアス回路５７１を備える画素２１の動作は、図１９に示したタイミングチャートに従って行われる。図１９に示したタイミングチャートを参照した説明は、既にしたので、ここではその説明を省略する。
　バイアス回路５７１の配置例について、図２１、図２２を参照して説明する。
　図２１は、バイアス回路５７１の画素アレイ部２２に対する配置位置の一例を示す図である。ここで、バイアス回路５７１を、スイッチ回路５７１ａとバイアス回路５７１ｂに分けて説明を行う。
　スイッチ回路５７１ａは、スイッチ５４１とスイッチ５４２を含む回路であり、バイアス回路５７１ｂには、トランジスタ５１１、電流源５１２、トランジスタ５８１、可変電流源５８２、およびトランジスタ５８３を含む回路である。
　図２１に示した配置例は、画素アレイ部２２の４辺のうちの１辺に、バイアス回路５７１が設けられ、スイッチ回路５７１ａが、画素アレイ部２２側に設けられ、スイッチ回路５７１ａを間に挟んで、画素アレイ部２２（内の各画素２１）と、バイアス回路５７１ｂが接続されている配置とされている。
　図２２に示した配置例は、画素アレイ部２２の４辺のうちの４辺に、それぞれバイアス回路５７１－１乃至５７１－４が設けられている。画素アレイ部２２の各辺に設けられているバイアス回路５７１は、図２１に示した配置例と同じく、スイッチ回路５７１ａ－１乃至５７１ａ－４がそれぞれ画素アレイ部２２側に設けられ、それらのスイッチ回路５７１ａ－１乃至５７１ａ－４を間に挟んで、画素アレイ部２２（内の各画素２１）と、バイアス回路５７１ｂ－１乃至５７１ｂ－４が接続されている配置とされている。
　図２１に示した配置例は、画素アレイ部２２の４辺のうちの１辺に、バイアス回路５７１が設けられ、図２２に示した配置例は、画素アレイ部２２の４辺のうちの４辺に、バイアス回路５７１が設けられている例を、それぞれ示した。図示はしないが、画素アレイ部２２の４辺のうちの２辺に、バイアス回路５７１が設けられたり、画素アレイ部２２の４辺のうちの３辺に、バイアス回路５７１が設けられたりする配置も可能である。
　画素アレイ部２２の４辺のうちの、どの辺に、バイアス回路５７１を設けるかは、レイアウトの制約により適宜変更可能な設計事項である。
　図２２に示した配置例のように、画素アレイ部２２の４辺に、バイアス回路５７１を配置した場合、画素アレイ部２２の周辺に、同じ特性のトランジスタとして作成され、周辺から、バイアス電流（電圧）が供給される配置とすることができる。このような配置にした方が、図２１に示した配置例のように、画素アレイ部２２の１辺に、バイアス回路５７１を配置した場合よりも、センサ間の特性差（画素２１の特性差）を低減させることができる。
　図２１、図２２に示した配置例では、バイアス回路５７１を例に挙げて説明したが、図１８に示したバイアス回路５３１でも、図２１または図２２に示した配置例を適用することができる。
　＜差動入力回路の電流を制御する第６の構成＞
　図２３に、判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の構成例(第６の構成)を示す。図２３には、ＡＤＣ４２内の差動入力回路６１と画素回路４１を図示してある。
　図２３に示した画素回路４１の構成は、ＦＤ１２５の電圧を、転送開始時に一旦昇圧させる構成として、ＦＤ１２５の近傍に配線６１１を配置し、ＦＤ１２５と配線６１１をカップリングさせる構成となっている。
　差動入力回路６１には、バイアス回路、例えば、図１２に示したバイアス回路５０１が接続され、バイアス電流Vbが、判定部４０１の判定結果に基づき供給される構成となっている。
　配線６１１は、金属の配線とされ、転送開始時に電圧がかけられる構成とされている。例えば、配線６１１には、電圧源が接続され、その電圧源は、判定部４０１により、転送時に配線６１１に所定の電圧値の電圧を印加するように制御されるように構成することができる。
　配線６１１に電圧が印加されると、カップリングされているＦＤ１２５の電圧が昇圧される。配線６１１に電圧が印加されると、寄生容量６１２の電位が上がり、ＦＤ１２５の電位も上がることになる。
　図２３に示した画素２１の動作について、図２４のタイミングチャートを参照して説明する。図２４に示したタイミングチャートは、図１９に示したタイミングチャートと同様であるが、配線６１１に電圧を印加するための制御パルス（制御パルスbias）が異なる。図１９に示したタイミングチャートを参照して説明した部分に関しては、その説明を省略する。
　時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がＦＤ１２５に転送される。時刻ｔ７より前の時刻ｔ６において、配線６１１に電圧を印加するため、オンの制御パルスbiasが図示していない電圧源に出される。よって、配線６１１に電圧が印加され、ＦＤ１２５の電圧値は、昇圧される。
　なおここでは、転送信号TXがHiになるタイミングよりも前に、制御パルスbiasがオンにされるタイミングが設定されている場合を例に挙げて説明を行っているが、転送信号TXがHiになるタイミングと、制御パルスbiasがオンにされるタイミングが略同一のタイミング（時刻ｔ７）とされても良い。
　転送信号TXがLowに戻される時点（ほぼ同時、または転送信号TXがLowに戻った後）で、制御パルスbiasは、オフにされ、配線６１１への電圧の印加は、終了される。配線６１１への電圧の印加が無くなると、ＦＤ１２５の電圧は降圧される。
　このように、ＦＤ１２５の電圧が、転送開始時に一旦昇圧されることで、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流しないようにすることができる。また、ＦＤ１２５の電圧が、一旦昇圧された後、元に戻され、その元に戻された状態で、ＦＤ１２５からの電荷の転送が行われることで、ＦＤ１２５での暗電流の発生を抑えた転送を行うことができる。
　＜差動入力回路の電流を制御する第７の構成＞
　図２５に、判定部４０１からの判定結果により、ＡＤＣ４２内のトランジスタ素子に流れる電流を制御する場合のＡＤＣ４２とその周辺部の構成例(第７の構成)を示す。図２５には、ＡＤＣ４２内の差動入力回路６１と画素回路４１を図示してある。
　図２５に示した差動入力回路６１の構成は、ＦＤ１２５の電圧を、転送開始時に一旦昇圧させる構成として、トランジスタ８５のドレイン側にトランジスタ６３１が設けられている。このトランジスタ６３１は、スイッチとして機能し、トランジスタ８５を、差動入力回路６１内で接続したり、切り離したりする（非接続にしたりする）ために設けられている。
　すなわち、トランジスタ６３１がスイッチとしてオンの状態のときには、トランジスタ８５は、差動入力回路６１内で接続された状態であり、バイアス回路５０１からバイアス電流Vbが、トランジスタ８５に供給され、トランジスタ８１やトランジスタ８２のソース側に供給される状態である。
　一方で、トランジスタ６３１がスイッチとしてオフの状態のときには、トランジスタ８５は、差動入力回路６１内で切り離された状態であり、バイアス回路５０１からバイアス電流Vbが、トランジスタ８５に供給されるが、トランジスタ８１やトランジスタ８２のソース側には供給されない状態である。
　また、ここでは、トランジスタ６３１は、ＮＭＯＳトランジスタで形成され、制御パルスbiasがオンにされると、トランジスタ６３１のゲートに電圧が印加され、トランジスタ６３１はオンの状態となり、制御パルスbiasがオフにされると、トランジスタ６３１のゲートに電圧が印加されず、トランジスタ６３１はオフの状態となるトランジスタである。
　トランジスタ６３１を、ＰＭＯＳトランジスタで形成した場合、この動作は逆となり、トランジスタ６３１の動作としては、制御パルスbiasがオンにされると、トランジスタ６３１のゲートに電圧が印加され、トランジスタ６３１はオフの状態となり、制御パルスbiasがオフにされると、トランジスタ６３１のゲートに電圧が印加されず、トランジスタ６３１はオンの状態となる。
　トランジスタ６３１の代わりに、オン、オフを行うスイッチで形成されていても良い。なお、画素２１内にトランジスタ６３１を形成することを考えると、スイッチよりも、トランジスタとして形成した方が、他のトランジスタの形成と同様の工程で製造することができるという利点がある。
　図２５に示したトランジスタ６３１を備える画素２１の動作は、図１９に示したタイミングチャートに従って行われる。図１９に示したタイミングチャートを参照した説明は、既にしたので、重複する説明は省略する。
　時刻ｔ７において、Hiの転送信号TXにより画素回路４１の転送トランジスタ１２３がオンされ、フォトダイオード１２１で生成された電荷がＦＤ１２５に転送が開始されるとき(開始されるより前に)、制御パルスbiasがオフにされると、トランジスタ６３１のゲートに電圧が印加されず、トランジスタ６３１はオフの状態となり、寄生容量５５１の電位が上がり、結果として、ＦＤ１２５の電圧が昇圧される。
　その後、転送信号TXがLowに戻される時点（ほぼ同時、または転送信号TXがLowに戻った後）で、制御パルスbiasが、オンに戻されると、トランジスタ６３１のゲートに電圧が印加され、トランジスタ６３１はオンの状態となり、寄生容量５５１の電位が下がり、結果として、ＦＤ１２５の電圧が降圧される。
　このように、ＦＤ１２５の電圧が、転送開始時に一旦昇圧されることで、ＦＤ１２５に残留している電荷が、ＰＤ１２１側に逆流しないようにすることができる。また、ＦＤ１２５の電圧が、一旦昇圧された後、ＦＤ１２５からの電荷の転送が行われ，その転送の後に、元の電圧に戻すことで、ＦＤ１２５での暗電流の発生を抑えた転送を行うことができる。
　なお差動入力回路の電流を制御する第１の構成乃至第７の構成を、それぞれ単独で適用することもできるが、組み合わせて適用することも可能である。
　＜制御の適用タイミングについて＞
　上記したように、判定部４０１による判定結果に基づき、ＡＤＣ４２内のノイズが制御される。この判定部４０１における判定結果が出されるタイミングと、その判定結果が適用されるタイミングについて図２６を参照して説明する。
　画素２１は、所定のタイミングで露光を開始する。図５を参照して説明した画素２１の駆動では、排出トランジスタ１２２が常にオフに制御されていた。しかしながら、図５において破線で示されるように、所望の時刻で、排出信号OFGをHiに設定して排出トランジスタ１２２を一旦オンさせた後、オフさせることにより、任意の露光期間を設定することも可能であり、例えば、露光の開始は、ＯＦＧ（図５）の立ち下がりパルスで規定することもできる。
　露光開始から、転送信号TX（図５）の立ち下がり時間までが露光時間とされる。１画素で１個のＡＤＣ４２の場合、１：１であるが、複数画素でＦＤ１２５を共有し、１個のＡＤＣ４２を用いる場合、個別に露光時間を設定することができる（画素共有については後述する）。
　露光期間中に、ＲＳＴ（リセット）期間が設けられており、ＦＤ１２５の初期化、比較回路５１（図２）のAutoZeroが行われ、ＡＤＣ４２における処理を開始するための準備が行われる。その後、正帰還回路（ＰＳＢ）６３の初期化が行われ、同時にＤＡＣ２５の初期電圧も設定される。
　リセット期間後は、画素のリセットレベルのA/D変換期間であるＰ相取得期間（以下、単に、Ｐ相、Ｐ相取得期間などと記述する）とされる。ＤＡＣ２５の電圧が徐々に下げられ、ラッチ記憶部７２（図２）にデータが書き込まれる。差動入力回路６１に入力される画素回路４１からの信号とＤＡＣ２５からの信号が同一の値（同一電圧）となったときに比較回路５１からの出力が反転し、ラッチ記憶部７２への書き込みデータが書き込まれる。
　なおここでは、反応を高速化するための回路として、正帰還回路６３を備える場合を例に挙げて説明しているが、同様の機能（所定の時間でラッチデータを記憶する）を実現できる回路であれば、他の回路であっても良い。
　Ｐ相取得期間において取得されたデータは、Ｐ相出力期間においてＡＤＣ４２から出力される。
　Ｐ相出力期間の後には、画素の信号レベルのA/D変換期間であるＤ相取得期間（以下、単に、Ｄ相、Ｄ相取得期間などと記述する）が設けられている。Ｄ相取得期間においては、転送トランジスタ１２３（図４）がオンにされ、フォトダイオード１２１の信号が、ＦＤ１２５に転送される。ＤＡＣ２５の電圧が徐々に下げられ、時刻コード転送部２３からの時刻コードが、ラッチ制御回路７１（図２）に供給される。
　差動入力回路６１に入力される画素回路４１からの信号とＤＡＣ２５からの信号が同一の値（同一電圧）となったときに比較回路５１からの出力が反転し、その時点での時刻コードがラッチ記憶部７２に書き込まれる。
　ＤＡＣ２５からの信号（スロープ）を、ＧＮＤレベル（画素電流がオフする電圧）に降下させることで、画素２１内のＡＤＣ４２で消費される電力をゼロ状態にして、スタンバイ状態にされる。
　一方で、Ｄ相取得期間で取得されたデータは、Ｄ相出力期間においてＡＤＣ４２から出力される。
　ＡＤＣ４２からの信号を処理する処理部（不図示）は、Ｐ相のデータとＤ相のデータとのＣＤＳを行うことで、固定パターンノイズ、ＦＤ１２５のリセットノイズ、回路のリセットノイズの除去を行う。
　このとき、最終的に残るノイズは、アナログ回路が動作時に流す電流値で決まる熱ノイズ、1/fノイズ、Random Telegraph Signal(RTS)ノイズである。これらのノイズを制御するために、上記したように、出力された信号レベルに応じて、回路（ＡＤＣ４２）内の電流値を制御することで、ノイズの低減を図ることが可能となる。
　そこで、出力された信号レベルに応じてノイズを制御するタイミングとしては、例えば、図２６に示したようなタイミングがある。なおここでは、バイアス回路５０１によるノイズ制御を例に挙げて説明を行う。
　画素全ての信号を読み出し、その信号の平均値を算出し、その平均値からＡＤＣ４２内の所定のトランジスタに流す電流量を算出するようにしても良い。また、Ｄ相出力の一部を読み出し、その輝度値を判定し、次のフレームの電流値（バイアス値）を算出するようにしても良い。
　図２６において、Ｄ相出力期間において、判定部４０１により電流値Ｉｃｍが算出され、次のフレームの露光開始後、リセット期間前に、算出された電流値Ｉｃｍがアナログ回路、例えば、ＡＤＣ４２内の差動入力回路６１内に適用される。
　なお、Ｐ相出力期間において、電流値Ｉｃｍが算出され、同一フレームのＤ相取得期間に算出された電流値Ｉｃｍが適用されるように構成することもできる。しかしながら、このようにした場合、同一フレーム内におけるＰ相とＤ相とで、異なる電流値Icmが適用されたデータが用いられることになり、Ｐ相のデータとＤ相のデータとのＣＤＳにおいて、適切にノイズを除去できない可能性がある。
　よって、上記したように、Ｄ相出力期間において、電流値Ｉｃｍが算出され、次のフレームの露光開始後、リセット期間前、換言すれば、次のフレームのＰ相取得期間やＤ相取得期間に、算出された電流値Ｉｃｍが適用されるように構成する。
　なお、電流値Icmは、Ｐ相出力期間に算出され、次のフレームのＰ相取得期間やＤ相取得期間に、算出された電流値Ｉｃｍが適用されるように構成することも可能である。
　電流値Ｉｃｍの演算について説明を加える。ここでは、最大出力値が１４ビットである（０乃至１６３８３までとる）場合を例に挙げて説明する。ＣＤＳ後の出力が４０９６より少ないことが８フレーム続いた場合、処理対象（撮像されている）画像は暗いとの判定がなされ、低照度側のノイズを改善するための電流値Ｉｃｍの設定値を増加させるように駆動される。
　一方、ＣＤＳ後の出力が４０９６よりも大きな値が８フレーム続いた場合、高照度の信号が多く入っているとみなし、ショットノイズが支配的な画像が取得される可能性がある明るい画像であると判定し、電流値Ｉｃｍの設定を低減させるように駆動される。
　このようにヒステリシスを持たせることで、４０９６の閾値近くで、画面がちらつかないような仕組みを持たせるようにしても良い。なお、ここでは８フレームを一例として挙げたが、これ以外のフレーム数であっても勿論良い。
　＜共有画素構造＞
　上記した実施の形態においては、比較回路５１は、１つの画素２１内に１つのＡＤＣ４２が配置される構成とされていたが、複数の画素２１で、１つのＡＤＣ４２を共有する構成とすることもできる。
　図２７は、複数の画素２１で１つのＡＤＣ４２を共有する画素共有の場合の比較回路５１の構成例を示す回路図である。図２７では、画素２１A、画素２１B、画素２１C、及び画素２１Dの４つの画素２１で１つのＡＤＣ４２を共有する場合の比較回路５１の構成例が示されている。
　図２７において、比較回路５１を構成する差動入力回路６１、電圧変換回路６２、及び正帰還回路６３の構成は、図２に示した構成と同様である。
　図２７では、４つの画素２１A乃至２１Dには画素回路４１A乃至４１Dが設けられ、画素回路４１A乃至４１Dには、フォトダイオード１２１ｑ、排出トランジスタ１２２ｑ、及び、転送トランジスタ１２３ｑが個別に設けられている。一方、リセットトランジスタ１２４’とＦＤ１２５’は、４つの画素２１A乃至２１Dで共有されている。
　なお、図２７では、比較回路５１の回路構成として、図２に示した回路構成を採用しているが、その他の回路構成を採用してもよい。
　このように、複数の画素２１で１つのＡＤＣ４２を共有する共有画素に対しても、図１２、図１３、または図１５に示したような構成を適用し、ＡＤＣ４２内の電流（ＡＤＣ４２のノイズ）を制御することができる。
　図２７に示した４画素共有の画素構成の場合の差動入力回路６１の構成は、例えば、図１２に示した画素共有ではない画素構成の場合の差動入力回路６１の構成と同一である。よって、例えば、図１２に示した場合と同様に図２７に示した４画素共有の画素構成においてバイアス回路５０１を設け、そのバイアス回路５０１が、差動入力回路６１内のトランジスタ８５のゲートに接続されている構成とすることができる。
　このように構成することで、図１２を参照して説明した場合と同じく、判定部４０１の判定（例えば、高照度であるか、低照度であるかの判定）に基づき、トランジスタ８５に流れる電流を制御することができ、差動入力回路６１（を含む比較回路５１）で発生するノイズを制御することができる。
　また、図１３に示した場合と同様に図２７に示した４画素共有の画素構成においてＤＡＣ２５を設け、そのＤＡＣ２５が、差動入力回路６１内のトランジスタ８１のゲートに接続されている構成とすることができる。
　このように構成することで、図１３を参照して説明した場合と同じく、判定部４０１の判定（例えば、高照度であるか、低照度であるかの判定）に基づき、トランジスタ８１に供給される参照信号REFを制御することができ、差動入力回路６１（を含む比較回路５１）で発生するノイズを制御することができる。
　また、図１５に示した場合と同様に図２７に示した４画素共有の画素構成においてバイアス回路５０１とＤＡＣ２５を設け、バイアス回路５０１が、差動入力回路６１内のトランジスタ８５のゲートに接続され、ＤＡＣ２５が、差動入力回路６１内のトランジスタ８１のゲートに接続されている構成とすることができる。
　このように構成することで、図１５を参照して説明した場合と同じく、判定部４０１の判定（例えば、高照度であるか、低照度であるかの判定）に基づき、トランジスタ８５に流れる電流を制御することができるとともに、トランジスタ８１に供給される参照信号REFを制御することができ、差動入力回路６１（を含む比較回路５１）で発生するノイズを制御することができる。
　＜共有画素における制御の適用タイミングについて＞
　共有画素における判定部４０１における判定結果が出されるタイミングと、その判定結果が適用されるタイミングについて図２８を参照して説明する。
　共有画素において、各画素回路４１が行う処理は、図２６を参照して説明した場合と同様である。すなわち、各画素回路４１は、露光開始後、リセット期間、Ｐ相取得期間、Ｐ相出力期間、Ｄ相取得期間、およびＤ相出力期間が設けられ、それぞれの期間において、対応する処理を実行する。
　ここでは、排出トランジスタ１２２（ＯＦＧ）がオンにされることで露光が開始される場合を例に挙げて説明する。各画素回路４１においては、各画素回路４１に設けられている排出トランジスタ１２２の立ち下がりから、転送トランジスタ１２３の立ち下がりまでが露光期間とされる。
　４画素が個別に制御されることで、空間解像度的に、１画素ずつシフトしたグローバルシャッタの画像を４枚取得することができる。これら４枚の画像の露光時間を個別に制御する（同一の露光時間としない）ことで、HDR（ハイダイナミックレンジ）撮像が可能となる。
　例えば、画素回路４１Ａの露光時間をＴａ、画素回路４１Ｂの露光時間をＴｂ、画素回路４１Ｃの露光時間をＴｃ、画素回路４１Ｄの露光時間をＴｄとし、Ｔａ：Ｔｂ：Ｔｃ：Ｔｄ＝１：４：１６：６４とすると、露光時間比でダイナミックレンジを６４倍に増加させることができる。
　６４倍の露光で飽和してしまう画像であっても、１倍の露光で飽和していなければ、白飛びが発生することを防ぐことができる。
　このような駆動を行うとき、最も短い露光時間Ｔａで飽和せずに、全体として暗い場合、例えば、１ビットで６４ＬＳＢ以下の値であったとき、露光時間Ｔｄで取得した場合、ＣＤＳ後の出力が４０９６以下となる可能性が高い。このような場合、図２６を参照して説明した場合と同じく、例えば、８フレーム連続した後などに、最も露光時間が長い露光時間Ｔｄの読み出し時に、差動入力回路６１内の電流Ｉｃｍや差動入力回路６１に供給される（ＤＡＣ２５で生成される）参照信号Refの電流を制御し、ノイズの発生が抑制される。
　また、露光時間Ｔａのみの場合に、ショットノイズなどの影響で、設定精度が得られないときには、露光時間Ｔｂ，Ｔｃの信号を複合的に用いて、例えば、露光時間Ｔｂでの平均値が２５６、露光時間Ｔｃでの平均値が１０２４を超えているかどうかを同じく判定し、一定フレーム後に、露光時間Ｔｄに適用するといった制御でも良い。
　また、所定のフレームの露光時間Ｔｄで算出を行い、その所定のフレームの次のフレームの露光時間Ｔａ，Ｔｂ，Ｔｃ，Ｔｄに、算出された設定を適用するようにしても良い。このような制御によれば、HDRによる撮影を行いつつも、ノイズの影響を最も避けたい暗い画像が出力される長時間露光Ｔｄにのみに適用することで、消費電力の最適化を図ることが可能となる。
　なおここでは、Ｐ相、Ｄ相の順で４回出力される場合を例に挙げて説明したが、逆Ｄ相、Ｐ相の順番や、Ｐ相とＤ相との複合読み出し、４回ではなく、２回、１６回などの読み出しに対しても基本的に同様に、上記した本技術を適用することができる。
　なおここでは、４画素共有を例に挙げて説明したが、４画素共有以外の例えば２画素共有などに対しても本技術を適用することはできる。
　＜複数基板構成＞
　これまでの説明では、撮像装置１が、１枚の半導体基板１１上に形成されるものとして説明したが、複数枚の半導体基板１１に回路を作り分けることで、撮像装置１を構成してもよい。
　図２９は、上側基板１１Aと下側基板１１Cの２枚の半導体基板１１を積層することで撮像装置１を構成する概念図を示している。
　上側基板１１Aには、フォトダイオード１２１を含む画素回路４１が少なくとも形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。上側基板１１Aと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
　図３０は、上側基板１１Aと下側基板１１Cのそれぞれに形成される回路構成例を示している。上側基板１１Aには、画素回路４１と、ＡＤＣ４２のうちの差動入力回路６１のトランジスタ８１、８２、及び８５の回路が形成されている。下側基板１１Cには、トランジスタ８１、８２、及び８５を除くＡＤＣ４２の回路と時刻コード転送部２３が形成されている。
　上側基板１１Ａは、ＮＭＯＳのみからなる画素ウェハ（Wafer）とし、下側基板１１Ｃは、差動入力回路６１に含まれるＰＭＯＳよりも先の回路が形成されるロジックウェハ（Logic Wafer）とすることができる。このように構成することで、ＰＭＯＳのゆっくりとした差動入力回路６１の反応に対して、後段のＮＯＲの閾値を超えたところで、定電圧側へのＰＭＯＳへのフィードバック（PositiveFeedBack）し、急峻に反応することができる。
　このため、貫通電流の時間が最小化され、同時に外部から供給されるデジタル信号（グレイコード）を正確にラッチし、記憶することが可能となる。ラッチされたデータは、外部の処理部に出力され、ＣＤＳなどの処理に用いられる。
　＜複数基板構成２＞
　図２９及び図３０は、撮像装置１を２枚の半導体基板１１で構成した例であるが、３枚の半導体基板１１で構成することもできる。
　図３１は、上側基板１１A、中間基板１１B、及び、下側基板１１Cの３枚の半導体基板１１を積層することで、撮像装置１を構成する概念図を示している。
　上側基板１１Aには、フォトダイオード１２１を含む画素回路４１と、比較回路５１の少なくとも一部の回路が形成されている。下側基板１１Cには、時刻コードを記憶するデータ記憶部５２と時刻コード転送部２３が少なくとも形成されている。中間基板１１Bには、上側基板１１Aに配置されない比較回路５１の残りの回路が形成されている。上側基板１１Aと中間基板１１B、及び、中間基板１１Bと下側基板１１Cは、例えば、Cu-Cuなどの金属結合などにより接合される。
　図３２は、撮像装置１を３枚の半導体基板１１で形成する場合の各半導体基板１１の回路配置例を示している。
　図３２の例では、上側基板１１Aに配置した回路は、図３０に示した上側基板１１Aの回路と同じであり、比較回路５１の残りの回路が中間基板１１Bに配置され、データ記憶部５２と時刻コード転送部２３が下側基板１１Cに配置されている。
　図２９乃至図３２に示した例において、判定部４０１、バイアス回路５０１、ＤＡＣ２５などは下側基板１１Ｃに形成することができる。また、さらに下側基板１１Ｃに積層する基板を設け、その基板に判定部４０１、バイアス回路５０１、ＤＡＣ２５などを形成する用にしても良い。
　また、撮像装置１を積層構造とし、画素毎にＡＤＣ４２が接続された構成とすることもできる。例えば、１層目に光電変換素子（フォトダイオード１２１）が含まれ、光電変換素子毎に変換部（ＡＤＣ４２）が接続され、変換部は、１層目の下層にある２層目に形成されている構成とすることもできる。
　また、２層以上の複数のイメージセンサ（撮像装置１）からなる構造とすることもでき、複数のイメージセンサのそれぞれを異なる光、例えば、放射線、赤外光、環境光などを検出する撮像装置１とすることもできる。
　＜他の構成＞
　本技術は、上記、例えば、図１０を参照して説明した構成に対して適用される範囲が限定されるのではなく、以下に示すような構成に対しても適用可能である。
　図３３は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図３３に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア７０２とＣＤＳ６０４が追加された構成とされている。また、ソースフォロア７０２でのノイズを制御する加算部７０１と、ＣＤＳ６０４でのノイズを制御する加算部７０３も追加された構成とされている。
　判定部４０１は、ＡＤＣ４２からの出力に応じて、ソースフォロア７０２、ＣＤＳ６０４、およびＡＤＣ４２のノイズ量を制御する。判定部４０１は、ソースフォロア７０２、ＣＤＳ６０４、およびＡＤＣ４２のうちの少なくとも１つのノイズ量を制御する。
　図３３では、判定部４０１の判定結果は、加算部７０１、加算部７０３、および加算部３０３にそれぞれ供給される場合を図示したが、例えば、ソースフォロア７０２の加算部７０１にのみ供給されるように構成することも可能である。またＣＤＳ６０４のみや、ＡＤＣ４２のみに判定部４０１からの判定結果が供給されるようにすること可能である。
　また、図３３に示したように、判定部４０１の判定結果は、加算部７０１、加算部７０３、および加算部３０３にそれぞれ供給されるようにし、ソースフォロア７０２、ＣＤＳ６０４、およびＡＤＣ４２のノイズ量がそれぞれ制御されるようにしても良い。この際、同一の判定結果が供給されるようにしても良いし、それぞれに適した異なる判定結果が供給されるようにしても良い。
　図３３に示した構成においては、例えば、ソースフォロア７０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、例えば、ＣＤＳ６０４を構成するアナログ素子の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
　図３４は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図３４に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア７０２が追加された構成とされている。また、ソースフォロア７０２でのノイズを制御する加算部７０１も追加された構成とされている。
　図３４に示した構成は、スロープ型のカラムＡＤＣに本技術を適用した場合の構成を示している。このような構成において、ソースフォロア７０２またはＡＤＣ４２のどちらか一方のみ、ノイズ量を制御するように構成することができる。またソースフォロア７０２とＡＤＣ４２のノイズ量をそれぞれ制御するように構成することができる。
　ソースフォロア７０２とＡＤＣ４２のノイズ量をそれぞれ制御するようにした場合、判定部４０１からの判定結果は、同一の判定結果が供給されるようにしても良いし、異なる判定結果が供給されるようにしても良い。
　図３４に示した構成においては、例えば、ソースフォロア７０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
　図３５は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図３５に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア７０２が追加された構成とされている。また、ソースフォロア７０２でのノイズを制御する加算部７０１も追加された構成とされている。さらに、ソースフォロア７０２からの出力に応じてＡＤＣ４２を制御する判定部７１１を追加した構成とされている。
　図３５に示した構成は、適応ゲインマルチスロープ型のＡＤＣに本技術を適用した場合の構成を示している。このような構成において、ソースフォロア７０２またはＡＤＣ４２のどちらか一方のみ、ノイズ量を制御するように構成することができる。またソースフォロア７０２とＡＤＣ４２のノイズ量をそれぞれ制御するように構成することができる。
　ソースフォロア７０２とＡＤＣ４２のノイズ量をそれぞれ制御するようにした場合、判定部４０１からの判定結果は、同一の判定結果が供給されるようにしても良いし、異なる判定結果が供給されるようにしても良い。
　図３５に示した構成においては、例えば、ソースフォロア７０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
　図３６は、本技術が適用されるＡＤＣ４２と周辺回路の他の構成を示す図である。図３６に示した構成は、図１０に示した構成と比較し、画素回路４１とＡＤＣ４２（加算部３０３）との間に、ソースフォロア７０２とゲインアンプ７２２が追加された構成とされている。また、ソースフォロア７０２でのノイズを制御する加算部７０１と、ゲインアンプ７２２でのノイズを制御する加算部７２１も追加された構成とされている。
　判定部４０１は、ＡＤＣ４２からの出力に応じて、ソースフォロア７０２、ゲインアンプ７２２、およびＡＤＣ４２のそれぞれのノイズ量を制御する。判定部４０１は、ソースフォロア７０２、ゲインアンプ７２２、およびＡＤＣ４２のうちの少なくとも１つのノイズ量を制御する。
　判定部４０１は、ソースフォロア７０２、ゲインアンプ７２２、およびＡＤＣ４２に、同一の判定結果を供給するようにしても良いし、異なる判定結果を供給するようにしても良い。
　図３６に示した構成においては、例えば、ソースフォロア７０２の電流源の電流が制御されることで、ノイズの低減や低電力化が実現される。また、例えば、ゲインアンプ７２２を構成するアナログ素子の電流が制御されることで、ノイズの低減や低電力化が実現される。また、ＡＤＣ４２内の電流が、上記したようにして制御されることで、ノイズの低減や低電力化が実現される。
　これらの構成のいずれにも本技術を適用することが可能であり、適用することで、ＡＤ変換された出力信号から適応的に、アナログ回路、例えば、ソースフォロア、ゲインアンプ、ＣＤＳ、ＡＤＣなどで消費される電流を可変調整することができ、高照度時に低電力、低照度時に低ノイズを実現することが可能となる。
　またこれらの構成のいずれにも、図２９乃至２２を参照して説明した積層構造を適用することができる。
　＜電子機器への適用例＞
　本開示は、撮像装置への適用に限られるものではない。即ち、本開示は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に撮像装置を用いる複写機など、画像取込部（光電変換部）に撮像装置を用いる電子機器全般に対して適用可能である。撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
　図３７は、本開示に係る電子機器としての、撮像装置の構成例を示すブロック図である。
　図３７の撮像装置８００は、レンズ群などからなる光学部８０１、上記した撮像装置１の構成が採用される撮像装置（撮像デバイス）８０２、およびカメラ信号処理回路であるDSP(Digital Signal Processor)回路８０３を備える。また、撮像装置８００は、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７、および電源部８０８も備える。DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６、操作部８０７および電源部８０８は、バスライン８０９を介して相互に接続されている。
　光学部８０１は、被写体からの入射光（像光）を取り込んで撮像装置８０２の撮像面上に結像する。撮像装置８０２は、光学部８０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。
　表示部８０５は、例えば、液晶パネルや有機EL(Electro Luminescence)パネル等のパネル型表示装置からなり、撮像装置８０２で撮像された動画または静止画を表示する。記録部８０６は、撮像装置８０２で撮像された動画または静止画を、ハードディスクや半導体メモリ等の記録媒体に記録する。
　操作部８０７は、ユーザによる操作の下に、撮像装置８００が持つ様々な機能について操作指令を発する。電源部８０８は、DSP回路８０３、フレームメモリ８０４、表示部８０５、記録部８０６および操作部８０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
　撮像装置８０２として、上述した構成を採用した撮像装置１を用いることができる。
　本開示は、撮像装置に限らず、他の半導体集積回路を有する半導体装置全般に対して適用可能である。
　本開示の実施の形態は、上述した実施の形態に限定されるものではなく、本開示の要旨を逸脱しない範囲において種々の変更が可能である。
　上述した各実施の形態の回路構成は、電子を電荷とする回路構成として説明したが、本開示は、正孔を電荷とする回路構成とすることもできる。また、上述した各回路構成において、トランジスタの極性（NMOSトランジスタとPMOSトランジスタ）を入れ替えた回路構成でも実現可能である。その場合、トランジスタに入力される制御信号は、HiとLowが反対の信号となる。
　上述した各実施の形態では、参照信号REFが時間経過に応じてレベル（電圧）が単調減少するスロープ信号であるとして説明したが、参照信号REFは、時間経過に応じてレベル（電圧）が単調増加するスロープ信号とすることもできる。
　その他、上述した複数の実施の形態の全てまたは一部を組み合わせた形態を採用することができる。上述した実施の形態では説明していない他の実施の形態どうしを適宜組み合わせた形態も可能である。
　＜体内情報取得システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図３８は、本開示に係る技術（本技術）が適用され得る、カプセル型内視鏡を用いた患者の体内情報取得システムの概略的な構成の一例を示すブロック図である。
　体内情報取得システム１０００１は、カプセル型内視鏡１０１００と、外部制御装置１０２００とから構成される。
　カプセル型内視鏡１０１００は、検査時に、患者によって飲み込まれる。カプセル型内視鏡１０１００は、撮像機能及び無線通信機能を有し、患者から自然排出されるまでの間、胃や腸等の臓器の内部を蠕動運動等によって移動しつつ、当該臓器の内部の画像（以下、体内画像ともいう）を所定の間隔で順次撮像し、その体内画像についての情報を体外の外部制御装置１０２００に順次無線送信する。
　外部制御装置１０２００は、体内情報取得システム１０００１の動作を統括的に制御する。また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信されてくる体内画像についての情報を受信し、受信した体内画像についての情報に基づいて、表示装置（図示せず）に当該体内画像を表示するための画像データを生成する。
　体内情報取得システム１０００１では、このようにして、カプセル型内視鏡１０１００が飲み込まれてから排出されるまでの間、患者の体内の様子を撮像した体内画像を随時得ることができる。
　カプセル型内視鏡１０１００と外部制御装置１０２００の構成及び機能についてより詳細に説明する。
　カプセル型内視鏡１０１００は、カプセル型の筐体１０１０１を有し、その筐体１０１０１内には、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、給電部１０１１５、電源部１０１１６、及び制御部１０１１７が収納されている。
　光源部１０１１１は、例えばＬＥＤ（light emitting diode）等の光源から構成され、撮像部１０１１２の撮像視野に対して光を照射する。
　撮像部１０１１２は、撮像素子、及び当該撮像素子の前段に設けられる複数のレンズからなる光学系から構成される。観察対象である体組織に照射された光の反射光（以下、観察光という）は、当該光学系によって集光され、当該撮像素子に入射する。撮像部１０１１２では、撮像素子において、そこに入射した観察光が光電変換され、その観察光に対応する画像信号が生成される。撮像部１０１１２によって生成された画像信号は、画像処理部１０１１３に提供される。
　画像処理部１０１１３は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等のプロセッサによって構成され、撮像部１０１１２によって生成された画像信号に対して各種の信号処理を行う。画像処理部１０１１３は、信号処理を施した画像信号を、ＲＡＷデータとして無線通信部１０１１４に提供する。
　無線通信部１０１１４は、画像処理部１０１１３によって信号処理が施された画像信号に対して変調処理等の所定の処理を行い、その画像信号を、アンテナ１０１１４Ａを介して外部制御装置１０２００に送信する。また、無線通信部１０１１４は、外部制御装置１０２００から、カプセル型内視鏡１０１００の駆動制御に関する制御信号を、アンテナアンテナ１０１１４Ａを介して受信する。無線通信部１０１１４は、外部制御装置１０２００から受信した制御信号を制御部１０１１７に提供する。
　給電部１０１１５は、受電用のアンテナコイル、当該アンテナコイルに発生した電流から電力を再生する電力再生回路、及び昇圧回路等から構成される。給電部１０１１５では、いわゆる非接触充電の原理を用いて電力が生成される。
　電源部１０１１６は、二次電池によって構成され、給電部１０１１５によって生成された電力を蓄電する。図３８では、図面が煩雑になることを避けるために、電源部１０１１６からの電力の供給先を示す矢印等の図示を省略しているが、電源部１０１１６に蓄電された電力は、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、及び制御部１０１１７に供給され、これらの駆動に用いられ得る。
　制御部１０１１７は、ＣＰＵ等のプロセッサによって構成され、光源部１０１１１、撮像部１０１１２、画像処理部１０１１３、無線通信部１０１１４、及び、給電部１０１１５の駆動を、外部制御装置１０２００から送信される制御信号に従って適宜制御する。
　外部制御装置１０２００は、ＣＰＵ、ＧＰＵ等のプロセッサ、又はプロセッサとメモリ等の記憶素子が混載されたマイクロコンピュータ若しくは制御基板等で構成される。外部制御装置１０２００は、カプセル型内視鏡１０１００の制御部１０１１７に対して制御信号を、アンテナ１０２００Ａを介して送信することにより、カプセル型内視鏡１０１００の動作を制御する。カプセル型内視鏡１０１００では、例えば、外部制御装置１０２００からの制御信号により、光源部１０１１１における観察対象に対する光の照射条件が変更され得る。また、外部制御装置１０２００からの制御信号により、撮像条件（例えば、撮像部１０１１２におけるフレームレート、露出値等）が変更され得る。また、外部制御装置１０２００からの制御信号により、画像処理部１０１１３における処理の内容や、無線通信部１０１１４が画像信号を送信する条件（例えば、送信間隔、送信画像数等）が変更されてもよい。
　また、外部制御装置１０２００は、カプセル型内視鏡１０１００から送信される画像信号に対して、各種の画像処理を施し、撮像された体内画像を表示装置に表示するための画像データを生成する。当該画像処理としては、例えば現像処理（デモザイク処理）、高画質化処理（帯域強調処理、超解像処理、ＮＲ(Noise reduction)処理及び／又は手ブレ補正処理等）、並びに／又は拡大処理（電子ズーム処理）等、各種の信号処理を行うことができる。外部制御装置１０２００は、表示装置の駆動を制御して、生成した画像データに基づいて撮像された体内画像を表示させる。あるいは、外部制御装置１０２００は、生成した画像データを記録装置（図示せず）に記録させたり、印刷装置（図示せず）に印刷出力させてもよい。
　以上、本開示に係る技術が適用され得る体内情報取得システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、光源部10111～制御部10117のどれかに適用され得る。具体的には、図３などに示したＡＤＣ４２を含む撮像装置１を、撮像部10112に適用することができる。
　＜内視鏡手術システムへの応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、内視鏡手術システムに適用されてもよい。
　図３９は、本開示に係る技術（本技術）が適用され得る内視鏡手術システムの概略的な構成の一例を示す図である。
　図３９では、術者（医師）１１１３１が、内視鏡手術システム１１０００を用いて、患者ベッド１１１３３上の患者１１１３２に手術を行っている様子が図示されている。図示するように、内視鏡手術システム１１０００は、内視鏡１１１００と、気腹チューブ１１１１１やエネルギー処置具１１１１２等の、その他の術具１１１１０と、内視鏡１１１００を支持する支持アーム装置１１１２０と、内視鏡下手術のための各種の装置が搭載されたカート１１２００と、から構成される。
　内視鏡１１１００は、先端から所定の長さの領域が患者１１１３２の体腔内に挿入される鏡筒１１１０１と、鏡筒１１１０１の基端に接続されるカメラヘッド１１１０２と、から構成される。図示する例では、硬性の鏡筒１１１０１を有するいわゆる硬性鏡として構成される内視鏡１１１００を図示しているが、内視鏡１１１００は、軟性の鏡筒を有するいわゆる軟性鏡として構成されてもよい。
　鏡筒１１１０１の先端には、対物レンズが嵌め込まれた開口部が設けられている。内視鏡１１１００には光源装置１１２０３が接続されており、当該光源装置１１２０３によって生成された光が、鏡筒１１１０１の内部に延設されるライトガイドによって当該鏡筒の先端まで導光され、対物レンズを介して患者１１１３２の体腔内の観察対象に向かって照射される。なお、内視鏡１１１００は、直視鏡であってもよいし、斜視鏡又は側視鏡であってもよい。
　カメラヘッド１１１０２の内部には光学系及び撮像素子が設けられており、観察対象からの反射光（観察光）は当該光学系によって当該撮像素子に集光される。当該撮像素子によって観察光が光電変換され、観察光に対応する電気信号、すなわち観察像に対応する画像信号が生成される。当該画像信号は、ＲＡＷデータとしてカメラコントロールユニット（ＣＣＵ: Camera Control Unit）１１２０１に送信される。
　ＣＣＵ１１２０１は、ＣＰＵ（Central Processing Unit）やＧＰＵ（Graphics Processing Unit）等によって構成され、内視鏡１１１００及び表示装置１１２０２の動作を統括的に制御する。さらに、ＣＣＵ１１２０１は、カメラヘッド１１１０２から画像信号を受け取り、その画像信号に対して、例えば現像処理（デモザイク処理）等の、当該画像信号に基づく画像を表示するための各種の画像処理を施す。
　表示装置１１２０２は、ＣＣＵ１１２０１からの制御により、当該ＣＣＵ１１２０１によって画像処理が施された画像信号に基づく画像を表示する。
　光源装置１１２０３は、例えばＬＥＤ（light emitting diode）等の光源から構成され、術部等を撮影する際の照射光を内視鏡１１１００に供給する。
　入力装置１１２０４は、内視鏡手術システム１１０００に対する入力インタフェースである。ユーザは、入力装置１１２０４を介して、内視鏡手術システム１１０００に対して各種の情報の入力や指示入力を行うことができる。例えば、ユーザは、内視鏡１１１００による撮像条件（照射光の種類、倍率及び焦点距離等）を変更する旨の指示等を入力する。
　処置具制御装置１１２０５は、組織の焼灼、切開又は血管の封止等のためのエネルギー処置具１１１１２の駆動を制御する。気腹装置１１２０６は、内視鏡１１１００による視野の確保及び術者の作業空間の確保の目的で、患者１１１３２の体腔を膨らめるために、気腹チューブ１１１１１を介して当該体腔内にガスを送り込む。レコーダ１１２０７は、手術に関する各種の情報を記録可能な装置である。プリンタ１１２０８は、手術に関する各種の情報を、テキスト、画像又はグラフ等各種の形式で印刷可能な装置である。
　なお、内視鏡１１１００に術部を撮影する際の照射光を供給する光源装置１１２０３は、例えばＬＥＤ、レーザ光源又はこれらの組み合わせによって構成される白色光源から構成することができる。ＲＧＢレーザ光源の組み合わせにより白色光源が構成される場合には、各色（各波長）の出力強度及び出力タイミングを高精度に制御することができるため、光源装置１１２０３において撮像画像のホワイトバランスの調整を行うことができる。また、この場合には、ＲＧＢレーザ光源それぞれからのレーザ光を時分割で観察対象に照射し、その照射タイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御することにより、ＲＧＢそれぞれに対応した画像を時分割で撮像することも可能である。当該方法によれば、当該撮像素子にカラーフィルタを設けなくても、カラー画像を得ることができる。
　また、光源装置１１２０３は、出力する光の強度を所定の時間ごとに変更するようにその駆動が制御されてもよい。その光の強度の変更のタイミングに同期してカメラヘッド１１１０２の撮像素子の駆動を制御して時分割で画像を取得し、その画像を合成することにより、いわゆる黒つぶれ及び白とびのない高ダイナミックレンジの画像を生成することができる。
　また、光源装置１１２０３は、特殊光観察に対応した所定の波長帯域の光を供給可能に構成されてもよい。特殊光観察では、例えば、体組織における光の吸収の波長依存性を利用して、通常の観察時における照射光（すなわち、白色光）に比べて狭帯域の光を照射することにより、粘膜表層の血管等の所定の組織を高コントラストで撮影する、いわゆる狭帯域光観察（Narrow Band Imaging）が行われる。あるいは、特殊光観察では、励起光を照射することにより発生する蛍光により画像を得る蛍光観察が行われてもよい。蛍光観察では、体組織に励起光を照射し当該体組織からの蛍光を観察すること（自家蛍光観察）、又はインドシアニングリーン（ICG）等の試薬を体組織に局注するとともに当該体組織にその試薬の蛍光波長に対応した励起光を照射し蛍光像を得ること等を行うことができる。光源装置１１２０３は、このような特殊光観察に対応した狭帯域光及び／又は励起光を供給可能に構成され得る。
　図４０は、図３９に示すカメラヘッド１１１０２及びＣＣＵ１１２０１の機能構成の一例を示すブロック図である。
　カメラヘッド１１１０２は、レンズユニット１１４０１と、撮像部１１４０２と、駆動部１１４０３と、通信部１１４０４と、カメラヘッド制御部１１４０５と、を有する。ＣＣＵ１１２０１は、通信部１１４１１と、画像処理部１１４１２と、制御部１１４１３と、を有する。カメラヘッド１１１０２とＣＣＵ１１２０１とは、伝送ケーブル１１４００によって互いに通信可能に接続されている。
　レンズユニット１１４０１は、鏡筒１１１０１との接続部に設けられる光学系である。鏡筒１１１０１の先端から取り込まれた観察光は、カメラヘッド１１１０２まで導光され、当該レンズユニット１１４０１に入射する。レンズユニット１１４０１は、ズームレンズ及びフォーカスレンズを含む複数のレンズが組み合わされて構成される。
　撮像部１１４０２を構成する撮像素子は、１つ（いわゆる単板式）であってもよいし、複数（いわゆる多板式）であってもよい。撮像部１１４０２が多板式で構成される場合には、例えば各撮像素子によってＲＧＢそれぞれに対応する画像信号が生成され、それらが合成されることによりカラー画像が得られてもよい。あるいは、撮像部１１４０２は、３Ｄ（dimensional）表示に対応する右目用及び左目用の画像信号をそれぞれ取得するための１対の撮像素子を有するように構成されてもよい。３Ｄ表示が行われることにより、術者１１１３１は術部における生体組織の奥行きをより正確に把握することが可能になる。なお、撮像部１１４０２が多板式で構成される場合には、各撮像素子に対応して、レンズユニット１１４０１も複数系統設けられ得る。
　また、撮像部１１４０２は、必ずしもカメラヘッド１１１０２に設けられなくてもよい。例えば、撮像部１１４０２は、鏡筒１１１０１の内部に、対物レンズの直後に設けられてもよい。
　駆動部１１４０３は、アクチュエータによって構成され、カメラヘッド制御部１１４０５からの制御により、レンズユニット１１４０１のズームレンズ及びフォーカスレンズを光軸に沿って所定の距離だけ移動させる。これにより、撮像部１１４０２による撮像画像の倍率及び焦点が適宜調整され得る。
　通信部１１４０４は、ＣＣＵ１１２０１との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４０４は、撮像部１１４０２から得た画像信号をＲＡＷデータとして伝送ケーブル１１４００を介してＣＣＵ１１２０１に送信する。
　また、通信部１１４０４は、ＣＣＵ１１２０１から、カメラヘッド１１１０２の駆動を制御するための制御信号を受信し、カメラヘッド制御部１１４０５に供給する。当該制御信号には、例えば、撮像画像のフレームレートを指定する旨の情報、撮像時の露出値を指定する旨の情報、並びに／又は撮像画像の倍率及び焦点を指定する旨の情報等、撮像条件に関する情報が含まれる。
　なお、上記のフレームレートや露出値、倍率、焦点等の撮像条件は、ユーザによって適宜指定されてもよいし、取得された画像信号に基づいてＣＣＵ１１２０１の制御部１１４１３によって自動的に設定されてもよい。後者の場合には、いわゆるＡＥ（Auto Exposure）機能、ＡＦ（Auto Focus）機能及びＡＷＢ（Auto White Balance）機能が内視鏡１１１００に搭載されていることになる。
　カメラヘッド制御部１１４０５は、通信部１１４０４を介して受信したＣＣＵ１１２０１からの制御信号に基づいて、カメラヘッド１１１０２の駆動を制御する。
　通信部１１４１１は、カメラヘッド１１１０２との間で各種の情報を送受信するための通信装置によって構成される。通信部１１４１１は、カメラヘッド１１１０２から、伝送ケーブル１１４００を介して送信される画像信号を受信する。
　また、通信部１１４１１は、カメラヘッド１１１０２に対して、カメラヘッド１１１０２の駆動を制御するための制御信号を送信する。画像信号や制御信号は、電気通信や光通信等によって送信することができる。
　画像処理部１１４１２は、カメラヘッド１１１０２から送信されたＲＡＷデータである画像信号に対して各種の画像処理を施す。
　制御部１１４１３は、内視鏡１１１００による術部等の撮像、及び、術部等の撮像により得られる撮像画像の表示に関する各種の制御を行う。例えば、制御部１１４１３は、カメラヘッド１１１０２の駆動を制御するための制御信号を生成する。
　また、制御部１１４１３は、画像処理部１１４１２によって画像処理が施された画像信号に基づいて、術部等が映った撮像画像を表示装置１１２０２に表示させる。この際、制御部１１４１３は、各種の画像認識技術を用いて撮像画像内における各種の物体を認識してもよい。例えば、制御部１１４１３は、撮像画像に含まれる物体のエッジの形状や色等を検出することにより、鉗子等の術具、特定の生体部位、出血、エネルギー処置具１１１１２の使用時のミスト等を認識することができる。制御部１１４１３は、表示装置１１２０２に撮像画像を表示させる際に、その認識結果を用いて、各種の手術支援情報を当該術部の画像に重畳表示させてもよい。手術支援情報が重畳表示され、術者１１１３１に提示されることにより、術者１１１３１の負担を軽減することや、術者１１１３１が確実に手術を進めることが可能になる。
　カメラヘッド１１１０２及びＣＣＵ１１２０１を接続する伝送ケーブル１１４００は、電気信号の通信に対応した電気信号ケーブル、光通信に対応した光ファイバ、又はこれらの複合ケーブルである。
　ここで、図示する例では、伝送ケーブル１１４００を用いて有線で通信が行われていたが、カメラヘッド１１１０２とＣＣＵ１１２０１との間の通信は無線で行われてもよい。
　以上、本開示に係る技術が適用され得る内視鏡手術システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、内視鏡11100や、カメラヘッド11102（の撮像部11402）、CCU11201（の画像処理部11412）等に適用され得る。具体的には、図３などに示したＡＤＣ４２を含む撮像装置１を、撮像部10402に適用することができる。
　なお、ここでは、一例として内視鏡手術システムについて説明したが、本開示に係る技術は、その他、例えば、顕微鏡手術システム等に適用されてもよい。
　＜移動体への応用例＞
　本開示に係る技術（本技術）は、様々な製品へ応用することができる。例えば、本開示に係る技術は、自動車、電気自動車、ハイブリッド電気自動車、自動二輪車、自転車、パーソナルモビリティ、飛行機、ドローン、船舶、ロボット等のいずれかの種類の移動体に搭載される装置として実現されてもよい。
　図４１は、本開示に係る技術が適用され得る移動体制御システムの一例である車両制御システムの概略的な構成例を示すブロック図である。
　車両制御システム１２０００は、通信ネットワーク１２００１を介して接続された複数の電子制御ユニットを備える。図４１に示した例では、車両制御システム１２０００は、駆動系制御ユニット１２０１０、ボディ系制御ユニット１２０２０、車外情報検出ユニット１２０３０、車内情報検出ユニット１２０４０、及び統合制御ユニット１２０５０を備える。また、統合制御ユニット１２０５０の機能構成として、マイクロコンピュータ１２０５１、音声画像出力部１２０５２、及び車載ネットワークＩ／Ｆ（Interface）１２０５３が図示されている。
　駆動系制御ユニット１２０１０は、各種プログラムにしたがって車両の駆動系に関連する装置の動作を制御する。例えば、駆動系制御ユニット１２０１０は、内燃機関又は駆動用モータ等の車両の駆動力を発生させるための駆動力発生装置、駆動力を車輪に伝達するための駆動力伝達機構、車両の舵角を調節するステアリング機構、及び、車両の制動力を発生させる制動装置等の制御装置として機能する。
　ボディ系制御ユニット１２０２０は、各種プログラムにしたがって車体に装備された各種装置の動作を制御する。例えば、ボディ系制御ユニット１２０２０は、キーレスエントリシステム、スマートキーシステム、パワーウィンドウ装置、あるいは、ヘッドランプ、バックランプ、ブレーキランプ、ウィンカー又はフォグランプ等の各種ランプの制御装置として機能する。この場合、ボディ系制御ユニット１２０２０には、鍵を代替する携帯機から発信される電波又は各種スイッチの信号が入力され得る。ボディ系制御ユニット１２０２０は、これらの電波又は信号の入力を受け付け、車両のドアロック装置、パワーウィンドウ装置、ランプ等を制御する。
　車外情報検出ユニット１２０３０は、車両制御システム１２０００を搭載した車両の外部の情報を検出する。例えば、車外情報検出ユニット１２０３０には、撮像部１２０３１が接続される。車外情報検出ユニット１２０３０は、撮像部１２０３１に車外の画像を撮像させるとともに、撮像された画像を受信する。車外情報検出ユニット１２０３０は、受信した画像に基づいて、人、車、障害物、標識又は路面上の文字等の物体検出処理又は距離検出処理を行ってもよい。
　撮像部１２０３１は、光を受光し、その光の受光量に応じた電気信号を出力する光センサである。撮像部１２０３１は、電気信号を画像として出力することもできるし、測距の情報として出力することもできる。また、撮像部１２０３１が受光する光は、可視光であっても良いし、赤外線等の非可視光であっても良い。
　車内情報検出ユニット１２０４０は、車内の情報を検出する。車内情報検出ユニット１２０４０には、例えば、運転者の状態を検出する運転者状態検出部１２０４１が接続される。運転者状態検出部１２０４１は、例えば運転者を撮像するカメラを含み、車内情報検出ユニット１２０４０は、運転者状態検出部１２０４１から入力される検出情報に基づいて、運転者の疲労度合い又は集中度合いを算出してもよいし、運転者が居眠りをしていないかを判別してもよい。
　マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車内外の情報に基づいて、駆動力発生装置、ステアリング機構又は制動装置の制御目標値を演算し、駆動系制御ユニット１２０１０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車両の衝突回避あるいは衝撃緩和、車間距離に基づく追従走行、車速維持走行、車両の衝突警告、又は車両のレーン逸脱警告等を含むＡＤＡＳ（Advanced Driver Assistance System）の機能実現を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０又は車内情報検出ユニット１２０４０で取得される車両の周囲の情報に基づいて駆動力発生装置、ステアリング機構又は制動装置等を制御することにより、運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　また、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で取得される車外の情報に基づいて、ボディ系制御ユニット１２０３０に対して制御指令を出力することができる。例えば、マイクロコンピュータ１２０５１は、車外情報検出ユニット１２０３０で検知した先行車又は対向車の位置に応じてヘッドランプを制御し、ハイビームをロービームに切り替える等の防眩を図ることを目的とした協調制御を行うことができる。
　音声画像出力部１２０５２は、車両の搭乗者又は車外に対して、視覚的又は聴覚的に情報を通知することが可能な出力装置へ音声及び画像のうちの少なくとも一方の出力信号を送信する。図４１の例では、出力装置として、オーディオスピーカ１２０６１、表示部１２０６２及びインストルメントパネル１２０６３が例示されている。表示部１２０６２は、例えば、オンボードディスプレイ及びヘッドアップディスプレイの少なくとも一つを含んでいてもよい。
　図４２は、撮像部１２０３１の設置位置の例を示す図である。
　図４２では、撮像部１２０３１として、撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５を有する。
　撮像部１２１０１、１２１０２、１２１０３、１２１０４、１２１０５は、例えば、車両１２１００のフロントノーズ、サイドミラー、リアバンパ、バックドア及び車室内のフロントガラスの上部等の位置に設けられる。フロントノーズに備えられる撮像部１２１０１及び車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として車両１２１００の前方の画像を取得する。サイドミラーに備えられる撮像部１２１０２、１２１０３は、主として車両１２１００の側方の画像を取得する。リアバンパ又はバックドアに備えられる撮像部１２１０４は、主として車両１２１００の後方の画像を取得する。車室内のフロントガラスの上部に備えられる撮像部１２１０５は、主として先行車両又は、歩行者、障害物、信号機、交通標識又は車線等の検出に用いられる。
　なお、図４２には、撮像部１２１０１ないし１２１０４の撮影範囲の一例が示されている。撮像範囲１２１１１は、フロントノーズに設けられた撮像部１２１０１の撮像範囲を示し、撮像範囲１２１１２，１２１１３は、それぞれサイドミラーに設けられた撮像部１２１０２，１２１０３の撮像範囲を示し、撮像範囲１２１１４は、リアバンパ又はバックドアに設けられた撮像部１２１０４の撮像範囲を示す。例えば、撮像部１２１０１ないし１２１０４で撮像された画像データが重ね合わせられることにより、車両１２１００を上方から見た俯瞰画像が得られる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、距離情報を取得する機能を有していてもよい。例えば、撮像部１２１０１ないし１２１０４の少なくとも１つは、複数の撮像素子からなるステレオカメラであってもよいし、位相差検出用の画素を有する撮像素子であってもよい。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を基に、撮像範囲１２１１１ないし１２１１４内における各立体物までの距離と、この距離の時間的変化（車両１２１００に対する相対速度）を求めることにより、特に車両１２１００の進行路上にある最も近い立体物で、車両１２１００と略同じ方向に所定の速度（例えば、０km/h以上）で走行する立体物を先行車として抽出することができる。さらに、マイクロコンピュータ１２０５１は、先行車の手前に予め確保すべき車間距離を設定し、自動ブレーキ制御（追従停止制御も含む）や自動加速制御（追従発進制御も含む）等を行うことができる。このように運転者の操作に拠らずに自律的に走行する自動運転等を目的とした協調制御を行うことができる。
　例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４から得られた距離情報を元に、立体物に関する立体物データを、２輪車、普通車両、大型車両、歩行者、電柱等その他の立体物に分類して抽出し、障害物の自動回避に用いることができる。例えば、マイクロコンピュータ１２０５１は、車両１２１００の周辺の障害物を、車両１２１００のドライバが視認可能な障害物と視認困難な障害物とに識別する。そして、マイクロコンピュータ１２０５１は、各障害物との衝突の危険度を示す衝突リスクを判断し、衝突リスクが設定値以上で衝突可能性がある状況であるときには、オーディオスピーカ１２０６１や表示部１２０６２を介してドライバに警報を出力することや、駆動系制御ユニット１２０１０を介して強制減速や回避操舵を行うことで、衝突回避のための運転支援を行うことができる。
　撮像部１２１０１ないし１２１０４の少なくとも１つは、赤外線を検出する赤外線カメラであってもよい。例えば、マイクロコンピュータ１２０５１は、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在するか否かを判定することで歩行者を認識することができる。かかる歩行者の認識は、例えば赤外線カメラとしての撮像部１２１０１ないし１２１０４の撮像画像における特徴点を抽出する手順と、物体の輪郭を示す一連の特徴点にパターンマッチング処理を行って歩行者か否かを判別する手順によって行われる。マイクロコンピュータ１２０５１が、撮像部１２１０１ないし１２１０４の撮像画像中に歩行者が存在すると判定し、歩行者を認識すると、音声画像出力部１２０５２は、当該認識された歩行者に強調のための方形輪郭線を重畳表示するように、表示部１２０６２を制御する。また、音声画像出力部１２０５２は、歩行者を示すアイコン等を所望の位置に表示するように表示部１２０６２を制御してもよい。
　以上、本開示に係る技術が適用され得る車両制御システムの一例について説明した。本開示に係る技術は、以上説明した構成のうち、例えば、撮像部12031等に適用され得る。具体的には、図３などに示したＡＤＣ４２を含む撮像装置１を、撮像部12031に適用することができる。
　なお、本明細書において、システムとは、複数の装置により構成される装置全体を表すものである。
　なお、本明細書に記載された効果はあくまで例示であって限定されるものでは無く、また他の効果があってもよい。
　なお、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。
　なお、本技術は以下のような構成も取ることができる。
（１）
　光電変換素子と、
　前記光電変換素子からの信号をデジタル信号に変換する変換部と、
　前記変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、
　前記変換部からの出力信号に基づき、前記バイアス回路を制御する制御部と
　を備え、
　前記光電変換素子からの電荷の転送開始時に、前記制御部は、前記アナログ回路の所定の位置の電圧を昇圧する
　撮像装置。
（２）
　前記変換部は、時間経過に応じてレベルが単調減少するスロープ信号を用いて、前記光電変換素子からの信号をデジタル信号に変換する
　前記（１）に記載の撮像装置。
（３）
　前記制御部は、前記出力信号のレベルが大きい場合、前記アナログ回路に流す電流を低減させる制御を行う
　前記（１）または（２）に記載の撮像装置。
（４）
　前記制御部は、前記出力信号のレベルが小さい場合、前記アナログ回路に流す電流を増大させる制御を行う
　前記（１）乃至（３）のいずれかに記載の撮像装置。
（５）
　前記アナログ回路の所定の位置の電圧とは、浮遊拡散層の電圧である
　前記（１）乃至（４）のいずれかに記載の撮像装置。
（６）
　前記バイアス回路は、スイッチを備え、
　前記制御部は、前記光電変換素子からの電荷の転送開始時に、前記バイアス回路からの前記バイアス電流が前記アナログ回路に供給されないように、前記スイッチを制御する
　前記（１）乃至（５）のいずれかに記載の撮像装置。
（７）
　前記スイッチは、前記光電変換素子からの電荷の転送開始時に、接地側に接続される
　前記（６）に記載の撮像装置。
（８）
　前記バイアス回路は、ソースフォロア回路を含む
　前記（６）に記載の撮像装置。
（９）
　前記アナログ回路の所定の位置に電圧を印加する配線をさらに備え、
　前記光電変換素子からの電荷の転送開始時に、前記配線に電圧が印加される
　前記（１）乃至（５）のいずれかに記載の撮像装置。
（１０）
　前記バイアス回路から供給を受ける部分と、前記アナログ回路の所定の位置とを接続または非接続の状態にするトランジスタをさらに備え、
　前記光電変換素子からの電荷の転送開始時に、前記トランジスタは、非接続の状態にされる
　前記（１）乃至（５）のいずれかに記載の撮像装置。
（１１）
　光電変換素子と、
　前記光電変換素子からの信号をデジタル信号に変換する変換部と、
　前記変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、
　前記変換部からの出力信号に基づき、前記バイアス回路を制御する制御部と
　を備え、
　前記光電変換素子からの電荷の転送開始時に、前記制御部は、前記アナログ回路の所定の位置の電圧を昇圧する
　撮像装置を含む
　電子機器。
　１　撮像装置，　２１　画素，　２２　画素アレイ部，　２３　時刻コード転送部，　２５　ＤＡＣ，　２６　時刻コード発生部，　２８　出力部，　４１　画素回路，　４２　ＡＤＣ，　５１　比較回路，　５２　データ記憶部，　６１　差動入力回路，　６２　電圧変換回路，　６３　正帰還回路，　７１　ラッチ制御回路，　７２　ラッチ記憶部，　８１乃至８７,９１　トランジスタ，　１０１乃至１０５,１１１乃至１１３　トランジスタ，　４０１　判定部，　５０１　バイアス回路，　５１１　トランジスタ，　５１２　電流源，　５３１　バイアス回路，　５４１，５４２　スイッチ，　５５１　寄生容量，　５５２　電流源，　５７１　バイアス回路，　５８１　トランジスタ，　５８２　可変電流源，　５８３　トランジスタ，　６１１　配線，　６１２　寄生容量，　６３１　トランジスタ，　７０１　加算部，　７０２　ソースフォロア，　７０３　加算部，　７２１　加算部，　７２２　ゲインアンプ

Claims (11)

  1. 　光電変換素子と、
    　前記光電変換素子からの信号をデジタル信号に変換する変換部と、
    　前記変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、
    　前記変換部からの出力信号に基づき、前記バイアス回路を制御する制御部と
    　を備え、
    　前記光電変換素子からの電荷の転送開始時に、前記制御部は、前記アナログ回路の所定の位置の電圧を昇圧する
    　撮像装置。
  2. 　前記変換部は、時間経過に応じてレベルが単調減少するスロープ信号を用いて、前記光電変換素子からの信号をデジタル信号に変換する
    　請求項１に記載の撮像装置。
  3. 　前記制御部は、前記出力信号のレベルが大きい場合、前記アナログ回路に流す電流を低減させる制御を行う
    　請求項１に記載の撮像装置。
  4. 　前記制御部は、前記出力信号のレベルが小さい場合、前記アナログ回路に流す電流を増大させる制御を行う
    　請求項１に記載の撮像装置。
  5. 　前記アナログ回路の所定の位置の電圧とは、浮遊拡散層の電圧である
    　請求項１に記載の撮像装置。
  6. 　前記バイアス回路は、スイッチを備え、
    　前記制御部は、前記光電変換素子からの電荷の転送開始時に、前記バイアス回路からの前記バイアス電流が前記アナログ回路に供給されないように、前記スイッチを制御する
    　請求項１に記載の撮像装置。
  7. 　前記スイッチは、前記光電変換素子からの電荷の転送開始時に、接地側に接続される
    　請求項６に記載の撮像装置。
  8. 　前記バイアス回路は、ソースフォロア回路を含む
    　請求項６に記載の撮像装置。
  9. 　前記アナログ回路の所定の位置に電圧を印加する配線をさらに備え、
    　前記光電変換素子からの電荷の転送開始時に、前記配線に電圧が印加される
    　請求項１に記載の撮像装置。
  10. 　前記バイアス回路から供給を受ける部分と、前記アナログ回路の所定の位置とを接続または非接続の状態にするトランジスタをさらに備え、
    　前記光電変換素子からの電荷の転送開始時に、前記トランジスタは、非接続の状態にされる
    　請求項１に記載の撮像装置。
  11. 　光電変換素子と、
    　前記光電変換素子からの信号をデジタル信号に変換する変換部と、
    　前記変換部内のアナログ回路に流れる電流を制御するためのバイアス電流を供給するバイアス回路と、
    　前記変換部からの出力信号に基づき、前記バイアス回路を制御する制御部と
    　を備え、
    　前記光電変換素子からの電荷の転送開始時に、前記制御部は、前記アナログ回路の所定の位置の電圧を昇圧する
    　撮像装置を含む
    　電子機器。
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