WO2019069580A1 - 半導体装置 - Google Patents

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熊田　恵志郎
保幸 星
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    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/926—Multiple bond pads having different sizes

Definitions

  • An object of the present invention is to provide a semiconductor device capable of suppressing the damage in the edge termination region in order to solve the problems caused by the above-described conventional technology.
  • the circuit unit is a second insulated gate field effect transistor that detects an overcurrent flowing through the first insulated gate field effect transistor. It is characterized in that it has the same configuration as an insulated gate field effect transistor.
  • the portion other than the plating film 47 b on the surface of the OC pad 22 is covered with the first protective film 49 b in the same manner as the source pad 21 a of the main semiconductor element 11.
  • the first protective film 49b is provided so as to cover the OC pad 22, and the terminal pin 48b is joined to the opening of the first protective film 49b via the plating film 47b and the solder layer 53b.
  • the boundary between the plating film 47b and the first protective film 49b is covered with the second protective film 50b.
  • the first and second protective films 49 b and 50 b are, for example, polyimide films.
  • the anode pad 23 a is electrically connected to the p-type polysilicon layer 81 via the anode electrode 84.
  • the cathode pad 23 b is electrically connected to the n-type polysilicon layer 82 through the cathode electrode 85.
  • Terminal pins 48c and 48d are joined to the anode pad 23a and the cathode pad 23b through the plated films 47c and 47d and the solder layers 53c and 53d, respectively, like the source pad 21a of the main semiconductor element 11.
  • Reference numeral 83 denotes an interlayer insulating layer
  • reference numerals 49c and 49d denote first protective films
  • reference numerals 50c and 50d denote second protective films.
  • a p ++ -type contact region 36 c is selectively provided inside the p-type base region 34 b in a portion other than the current sense unit 12 of the high function region 3.
  • the p ++ -type contact region 36 c is in contact with the n + -type source region 35 b of the current sensing unit 12.
  • the p ++ -type contact region 36c is electrically connected to the extraction electrode 25 (see FIG. 1) at a portion not shown.
  • the second p + -type region 62c is in contact with the p-type base region 34b.
  • the main semiconductor element 11 and the circuit part (the current sense part 12, the temperature sense part 13, the overvoltage protection part 14 and the arithmetic circuit part) for protecting and controlling the main semiconductor element 11 are electrode pads 21a and 21b.
  • 22, 23a, 23b, 24 have the same wiring structure using pin-shaped wiring members (terminal pins to be described later) soldered to each other.
  • the first p + regions 61 a and 61 b and the p + regions are formed by photolithography and ion implantation of p type impurities such as aluminum.
  • p + -type partial regions 91 are selectively formed.
  • the p + -type partial region 91 is a part of the second p + -type region 62 a in the effective region 1 a of the active region 1 and a part of the second p + -type regions 62 b and 62 c in the high function region 3.
  • n-type impurity such as nitrogen
  • photolithography and ion implantation of an n-type impurity such as nitrogen, for example, in the surface layer of n -- type silicon carbide layer 71 in effective region 1a of active region 1 and high-function region 3 respectively form an n-type partial region 92).
  • the n-type partial region 92 is a part of the n-type current diffusion region 33 a in the effective region 1 a of the active region 1 and a part of the n-type current diffusion region 33 b in the high function region 3.
  • the depth of the n-type partial region 92 is set to the first p + region 61a, It may be made shallower than 61 b and p + -type partial region 91. In this case, the depth of the n-type partial region 92 may be, for example, about 0.4 ⁇ m.
  • the formation order of the n-type partial region 92 and the first p + regions 61 a and 61 b and the p + -type partial region 91 may be interchanged.
  • a portion 71 a of the n ⁇ -type silicon carbide layer 71 having a thickness increased by photolithography and ion implantation of a p-type impurity such as aluminum is a portion facing the p + -type partial region 91 in the depth direction the p + -type partial region 93 to a depth reaching the p + -type partial region 91 is selectively formed.
  • the width and impurity concentration of the p + -type partial region 93 are, for example, substantially the same as the p + -type partial region 91.
  • the p + -type partial regions 91 and 93 are connected in the depth direction to form second p + -type regions 62a to 62c.
  • the thickness t3 and the impurity concentration of the p-type silicon carbide layer 72 may be, for example, about 1.3 ⁇ m and about 4.0 ⁇ 10 17 / cm 3 , respectively.
  • a semiconductor substrate (semiconductor wafer) 10 in which an n ⁇ -type silicon carbide layer 71 and a p-type silicon carbide layer 72 are sequentially deposited on the n + -type starting substrate 31 is formed.
  • the gate pad 21 b and the OV pad 24 of the overvoltage protection portion 14 may be formed in the same laminated structure as the source pad 21 a and the OC pad 22 together with the source pad 21 a and the OC pad 22. Further, before forming the source pad 21 a and the OC pad 22, the p-type polysilicon layer 81 and the n-type polysilicon layer constituting the temperature sensing portion 13 on the field insulating film 80 in the high function region 3 by a general method. An interlayer insulating layer 83, an anode electrode 84, and a cathode electrode 85 are formed.
  • the width 1d of at least one unit cell of the main semiconductor element 11 is 1d between the gate pad 21b and the temperature sensing unit 13 (eg, the anode pad 23a) and the OC pad 22 and the temperature sensing unit 13 (eg, the cathode pad 23b). It is separated by a minute interval d2. Unit cells of the main semiconductor element 11 are disposed between the electrode pads 21b, 22, 23a, 23b and the edge termination region 1 1c, and between the electrode pads 21b, 22 and the temperature sensing portion 13 1d. .

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

活性領域（１）の有効領域（１ａ）に、メイン半導体素子（１１）およびそのソースパッド（２１ａ）が配置されている。活性領域（１）の、有効領域（１ａ）以外の無効領域は、メイン半導体素子（１１）のゲートパッド（２１ｂ）と、その他の電極パッド（２２，２３ａ，２３ｂ，２４）と、を配置した高機能領域（３）である。電極パッド（２２，２３ａ，２３ｂ，２４）と、エッジ終端領域（２）と、の間は、少なくともメイン半導体素子（１１）の１つの単位セルの幅分の間隔（ｄ１）だけ離れている。高機能領域（３）の、エッジ終端領域（２）との境界において、半導体基板（１０）のおもて面上には、引き抜き電極（２５）が設けられている。引き抜き電極（２５）は、メイン半導体素子（１１）のオフ時にエッジ終端領域（２）から高機能領域（３）へ流れ込む変位電流を引き抜く機能を有する。これによって、エッジ終端領域（２）での破壊を抑制することができる。

Description

半導体装置
　この発明は、半導体装置に関する。
　シリコン（Ｓｉ）よりもバンドギャップの広い半導体（以下、ワイドバンドギャップ半導体とする）は、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として注目を集めている。また、従来、ワイドバンドギャップ半導体を用いたパワー半導体装置では、スイッチングデバイスである縦型ＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：金属－酸化膜－半導体の３層構造からなる絶縁ゲートを備えたＭＯＳ型電界効果トランジスタ）においてトレンチゲート構造が採用されている。
　トレンチゲート構造では、半導体基板（半導体チップ）のおもて面に形成したトレンチ内にＭＯＳゲートを埋め込んだＭＯＳゲート構造であり、トレンチの側壁に沿って半導体基板のおもて面と直交する方向にチャネル（反転層）が形成される。このため、半導体基板のおもて面に沿ってチャネルが形成されるプレーナゲート構造と比べて、単位面積当たりの単位セル（素子の構成単位）密度を増やすことができ、単位面積当たりの電流密度を増やすことができるため、コスト面で有利である。プレーナゲート構造は、半導体基板のおもて面上に平板状にＭＯＳゲートを設けたＭＯＳゲート構造である。
　また、デバイスの電流密度を増加させた分、単位セルの占有体積に応じた温度上昇率が高くなり、ボンディングワイヤが剥離する等の問題が生じるため、放電効率の向上と信頼性の安定化とを図るために両面冷却構造が必要になる。両面冷却構造とは、半導体基板で発生した熱を半導体基板の両面から外へ逃がすことで半導体基板全体の放熱性を向上させた構造である。両面冷却構造では、半導体基板で発生した熱は、半導体基板の裏面に金属ベース板を介して接触させた冷却フィンから放熱され、かつ半導体基板のおもて面に一方の端部を接合した端子ピンを介して当該端子ピンの他方の端部を接合した金属バーから放熱される。
　さらに信頼性を向上させるために、メイン半導体素子である縦型ＭＯＳＦＥＴと同一の半導体基板に、電流センス部、温度センス部および過電圧保護部等の高機能部を配置して高機能構造とした装置が提案されている（例えば、下記特許文献１参照。）。高機能構造とする場合、高機能部を安定して形成するために、活性領域に、メイン半導体素子の単位セルと離して、かつエッジ終端領域に隣接して、高機能部のみを配置した領域が設けられる。活性領域は、メイン半導体素子のオン時に主電流が流れる領域である。エッジ終端領域は、半導体基板のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。
　従来の半導体装置について、ワイドバンドギャップ半導体として炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１１は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１１には、各電極パッドのレイアウトを示す。図１１に示す従来の半導体装置は、メイン半導体素子である縦型のＭＯＳＦＥＴ１１１と同一の半導体基板１１０に、電流センス部１１２、温度センス部１１３および過電圧保護部１１４を有する。ＭＯＳＦＥＴ１１１の単位セル（不図示）は、活性領域１０１に設けられている。活性領域１０１において、半導体基板１１０のおもて面には、ＭＯＳＦＥＴ１１１のソースパッド（電極パッド）１２１ａが設けられている。
　活性領域１０１は、周囲をエッジ終端領域１０２に囲まれている。活性領域１０１には、エッジ終端領域１０２に隣接して、高機能領域１０３が設けられている。高機能領域１０３には、電流センス部１１２、温度センス部１１３および過電圧保護部１１４が設けられている。また、高機能領域１０３において、電流センス部１１２以外の部分は、ＭＯＳＦＥＴ１１１の単位セルに隣接してＭＯＳＦＥＴ１１１の単位セルのｎ+型ソース領域以外の各部（不図示）が設けられているか、ＭＯＳＦＥＴ１１１の隣接する単位セルからｐ型ベース領域（不図示）のみが延在している。すなわち、高機能領域１０３は、ＭＯＳゲートとして機能しない無効領域である。
　高機能領域１０３において、半導体基板１１０のおもて面には、ＭＯＳＦＥＴ１１１のソースパッド１２１ａと離して、ＭＯＳＦＥＴ１１１のゲートパッド（電極パッド）１２１ｂ、電流センス部１１２の電極パッド１２２、温度センス部１１３の電極パッド（アノードパッド、カソードパッド）１２３ａ，１２３ｂ、および過電圧保護部１１４の電極パッド１２４が設けられている。これら電極パッド１２１ｂ，１２２，１２３ａ，１２３ｂ，１２４は、活性領域１０１とエッジ終端領域１０２との境界に沿って設けられている。すべての電極パッド１２１ｂ，１２２，１２３ａ，１２３ｂ，１２４は、エッジ終端領域１０２に隣接している。
特開２０１７－０７９３２４号公報
　上述した従来の半導体装置（図１１参照）では、半導体材料としてワイドバンドギャップ半導体を用いているため、半導体材料としてシリコンを用いた場合と比べて、エッジ終端領域１０２の幅ｗ１０１を１／５倍～１／２倍程度狭くすることができる。かつエッジ終端領域１０２の厚さ（半導体基板１１０の厚さ）を１／２倍以上薄くすることができる。このため、エッジ終端領域１０２の幅ｗ１０１を狭くしたり、エッジ終端領域１０２の厚さを薄くすることで、ＭＯＳＦＥＴ１１１の低オン抵抗（ＲｏｎＡ）化が可能である。
　しかしながら、エッジ終端領域１０２の幅ｗ１０１を狭くしたり、エッジ終端領域１０２の厚さを薄くすることで、ＭＯＳＦＥＴ１１１のオフ時にｐ型ベース領域とｎ-型ドリフト領域とのｐｎ接合（不図示）からチップ端部側へ半導体基板１１０のおもて面に平行な方向（横方向）に伸びる空乏層の容量（ｐｎ接合容量）が減少する。このため、ＭＯＳＦＥＴ１１１のスイッチング時（特にＭＯＳＦＥＴ１１１のオフ時）に例えばサージ等のノイズにより微小時間でドレイン－ソース間電圧が変化（以下、ｄｖ／ｄｔサージとする）すると、ｐｎ接合容量に流れる変位電流が著しく大きくなる。具体的には、ｐｎ接合容量の充放電時に流れる変位電流の電流値は、半導体材料としてシリコンを用いる場合の電流値の、エッジ終端領域１０２を減少させた体積倍となる。
　ＭＯＳＦＥＴ１１１のオフ時、変位電流は、エッジ終端領域１０２から活性領域１０１へ向かって流れ、活性領域１０１および高機能領域１０３のｐ型ベース領域からソース電極へと引き抜かれる。高機能領域１０３は、ｎ+型ソース領域等が配置されていないことで、活性領域１０１の他の部分よりもｐ型ベース領域の面積が多くなっている。このため、特に、高機能領域１０３に変位電流が集中するが、高機能領域１０３では、上述したようにゲートパッド１２１ｂおよび電極パッド１２２，１２３ａ，１２３ｂがエッジ終端領域１０２との境界１０３ａに隣接して配置されていることで、変位電流が引き抜かれない。このため、変位電流が集中することにより、エッジ終端領域１０２の、高機能領域１０３との境界１０３ａ付近で素子が破壊に至る虞がある。
　この発明は、上述した従来技術による問題点を解消するため、エッジ終端領域での破壊を抑制することができる半導体装置を提供することを目的とする。
　上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に、主電流が流れる活性領域が設けられている。終端領域は、前記活性領域の周囲を囲む。前記活性領域において、前記半導体基板の第１主面側の表面層に、第１の第２導電型領域が設けられている。前記活性領域において、前記半導体基板の第１主面側の表面層に、前記第１の第２導電型領域と離して、第２の第２導電型領域が設けられている。第１絶縁ゲート型電界効果トランジスタは、前記第１の第２導電型領域をベース領域とする。前記第２の第２導電型領域に、前記第１絶縁ゲート型電界効果トランジスタを保護または制御するための１つ以上の回路部が設けられている。前記半導体基板の第１主面に、前記第１絶縁ゲート型電界効果トランジスタのソースパッドが設けられている。前記ソースパッドは、前記第１の第２導電型領域に電気的に接続されている。前記半導体基板の第１主面に、前記終端領域と離して、前記回路部の１つ以上の電極パッドが設けられている。前記第２の第２導電型領域は、前記電極パッドと前記終端領域との間に設けられ、かつ前記ソースパッドの電位に固定されている。
　また、この発明にかかる半導体装置は、上述した発明において、前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、前記電極パッドと離して設けられ、前記ソースパッドの電位に固定された第１電極をさらに備える。前記第２の第２導電型領域は、前記第１電極を介して前記ソースパッドの電位に固定されていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、２つ以上設けられている。前記第２の第２導電型領域および前記第１電極は、隣り合う前記電極パッド間に設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記活性領域の、前記終端領域との境界に設けられ、前記回路部および前記電極パッドが配置された高機能領域をさらに備える。前記第２の第２導電型領域は、前記高機能領域において、前記半導体基板の第１主面側の表面層の全域に設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、さらに第１，２トレンチおよび第１，２ゲート電極を有する。前記第１絶縁ゲート型電界効果トランジスタは、前記第１の第２導電型領域、第１導電型領域、前記第１トレンチ、前記第１ゲート電極、前記ソースパッドおよび第２電極を有する。前記第１導電型領域は、前記半導体基板の、前記第１の第２導電型領域および前記第２の第２導電型領域以外の部分である。前記第１トレンチは、前記第１の第２導電型領域を深さ方向に貫通して前記第１導電型領域に達する。前記第１ゲート電極は、前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられている。前記ソースパッドは、前記第１導電型領域および前記第１の第２導電型領域に電気的に接続されている。前記第２電極は、前記半導体基板の第２主面に設けられている。前記第２トレンチは、前記第２の第２導電型領域を深さ方向に貫通して前記第１導電型領域に達する。前記第２ゲート電極は、前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられている。前記第２トレンチ、前記第２ゲート絶縁膜および前記第２ゲート電極は、それぞれ前記第１トレンチ、前記第１ゲート絶縁膜および前記第１ゲート電極と同じ構成を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記電極パッドは、２つ以上設けられている。前記第１の第２導電型領域は、隣り合う前記電極パッド間に設けられていることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記回路部は、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出する第２絶縁ゲート型電界効果トランジスタであり、前記第１絶縁ゲート型電界効果トランジスタと同じ構成を有することを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記回路部は、前記第１絶縁ゲート型電界効果トランジスタの温度を検出するダイオードであることを特徴とする。
　また、この発明にかかる半導体装置は、上述した発明において、前記回路部は、過電圧から前記第１絶縁ゲート型電界効果トランジスタを保護するダイオードであることを特徴とする。
　上述した発明によれば、前記第１絶縁ゲート型電界効果トランジスタを保護または制御するための１つ以上の回路部の電極パッドとエッジ終端領域との境界に変位電流が集中することを抑制することができる。
　本発明にかかる半導体装置によれば、エッジ終端領域での破壊を抑制することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図２は、図１の切断線ＸＹ－ＸＹ’における断面構造を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。 図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１０は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。 図１１は、従来の半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。
　以下に添付図面を参照して、この発明にかかる半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数を表している。
（実施の形態１）
　実施の形態１にかかる半導体装置は、シリコン（Ｓｉ）よりもバンドギャップが広い半導体（ワイドバンドギャップ半導体とする）を用いて構成される。この実施の形態１にかかる半導体装置の構造について、ワイドバンドギャップ半導体として例えば炭化珪素（ＳｉＣ）を用いた場合を例に説明する。図１は、実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。図１には、半導体基板（半導体チップ）１０に配置された各素子の電極パッドのレイアウトを示す。
　図１に示す実施の形態１にかかる半導体装置は、炭化珪素からなる同一の半導体基板１０に、メイン半導体素子１１と、メイン半導体素子１１を保護・制御するための回路部としては例えば電流センス部１２、温度センス部１３、過電圧保護部１４および演算回路部（不図示）等の高機能部と、を有する。メイン半導体素子１１は、オン状態で縦方向（半導体基板１０の深さ方向Ｚ）にドリフト電流が流れる縦型ＭＯＳＦＥＴであり、隣接して配置された複数の単位セル（機能単位：不図示）で構成され、主動作を行う。
　メイン半導体素子１１は、活性領域１の有効領域（ＭＯＳゲートとして機能する領域）１ａに設けられている。活性領域１の有効領域１ａは、メイン半導体素子１１のオン時に主電流が流れる領域であり、周囲をエッジ終端領域２に囲まれている。活性領域１の有効領域１ａにおいて、半導体基板１０のおもて面上には、メイン半導体素子１１のソースパッド（電極パッド）２１ａが設けられている。ソースパッド２１ａは、例えば矩形状の平面形状を有し、例えば活性領域１の有効領域１ａの略全面を覆う。図１には、ソースパッド２１ａをＳと示す（図９，１０においても同様）。
　エッジ終端領域２は、活性領域１とチップ（半導体基板１０）側面との間の領域であり、半導体基板１０のおもて面側の電界を緩和して耐圧（耐電圧）を保持するための領域である。エッジ終端領域２には、例えばガードリングや接合終端（ＪＴＥ：Ｊｕｎｃｔｉｏｎ　Ｔｅｒｍｉｎａｔｉｏｎ　Ｅｘｔｅｎｓｉｏｎ）構造を構成するｐ型領域や、フィールドプレート、リサーフ等の耐圧構造（不図示）が配置される。耐圧とは、素子が誤動作や破壊を起こさない限界の電圧である。エッジ終端領域２の幅ｗ１は、例えば５０μｍ程度であってもよい。
　また、活性領域１には、エッジ終端領域２に隣接して、高機能領域３が設けられている。高機能領域３は、例えば略矩形状の平面形状を有する。高機能領域３には、電流センス部１２、温度センス部１３、過電圧保護部１４および演算回路部（不図示）等の高機能部が設けられている。図１には、高機能部として電流センス部１２、温度センス部１３および過電圧保護部１４を図示するが、高機能領域３に電流センス部１２、温度センス部１３および過電圧保護部１４以外の他の高機能部が配置されていてもよい。
　電流センス部１２は、メイン半導体素子１１に流れる過電流（ＯＣ：Ｏｖｅｒ　Ｃｕｒｒｅｎｔ）を検出する機能を有する。電流センス部１２は、メイン半導体素子１１と同一構成の単位セルを数個程度備えた縦型ＭＯＳＦＥＴである。温度センス部１３は、ダイオードの温度特性を利用してメイン半導体素子１１の温度を検出する機能を有する。過電圧保護部１４は、例えばサージ等の過電圧（ＯＶ：Ｏｖｅｒ　Ｖｏｌｔａｇｅ）からメイン半導体素子１１を保護するダイオードである。
　演算回路部は、電流センス部１２、温度センス部１３および過電圧保護部１４を制御し、これらの出力信号に基づいてメイン半導体素子１１を制御する。高機能領域３の、電流センス部１２および演算回路部以外の部分には、メイン半導体素子１１の単位セルと同じ構成を備えたＭＯＳＦＥＴのｎ+型ソース領域以外の各部（後述するｐ型ベース領域３４ｂ（図２参照）、ゲート絶縁膜３８ｂおよびゲート電極３９ｂ）が設けられているか、ｐ型ベース領域３４ｂのみが設けられている。すなわち、高機能領域３は、活性領域１の無効領域（ＭＯＳゲートとして機能しない領域）１ｂである。
　ｐ型ベース領域３４ｂは、高機能領域３の全域に設けられており、高機能領域３とエッジ終端領域２との境界にまで達する。ｐ型ベース領域３４ｂは、後述するようにメイン半導体素子１１のｐ型ベース領域３４ａ（図２参照）と離して配置されている。高機能領域３の、電流センス部１２および演算回路部以外の部分は、メイン半導体素子１１の単位セルに隣接して、メイン半導体素子１１の単位セルと同じ構成のＭＯＳＦＥＴのｎ+型ソース領域以外の各部を設けた構成とすることが好ましい。その理由は、メイン半導体素子１１のオフ時に、高機能領域３におけるキャリア密度を、活性領域１の有効領域１ａにおけるキャリア密度とほぼ同じ状態にすることができるからである。
　また、高機能領域３において、半導体基板１０のおもて面上には、活性領域１とエッジ終端領域２との境界（例えば高機能領域３の、有効領域１ａ側の辺３ｄに対して反対側の１辺３ｂ）に沿って、かつソースパッド２１ａおよびエッジ終端領域２と離して、メイン半導体素子１１のゲートパッド（電極パッド）２１ｂ、電流センス部１２の電極パッド２２、温度センス部１３の電極パッド２３ａ，２３ｂ、および過電圧保護部１４の電極パッド２４が互いに離して設けられている。これら電極パッド２１ｂ，２２，２３ａ，２３ｂ，２４は例えば略矩形状の平面形状を有する。
　図１には、電極パッド２１ｂ，２２，２３ａ，２３ｂ，２４を同一直線上に並列に配置した場合を示すが、その配置は種々変更可能である。図１には、ゲートパッド２１ｂ、電流センス部１２の電極パッド（以下、ＯＣパッドとする）２２、温度センス部１３の電極パッド（以下、アノードパッドおよびカソードパッドとする）２３ａ，２３ｂ、および過電圧保護部１４の電極パッド（以下、ＯＶパッドとする）２４を、それぞれＧ、ＯＣ、Ａ、ＫおよびＯＶと示す（図９，１０においても同様）。ゲートパッド２１ｂは、例えばゲートランナー（不図示）を介して、メイン半導体素子１１のすべての単位セルのゲート電極３９ａ（図２参照）と電気的に接続されている。
　ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＶパッド２４と、エッジ終端領域２と、の間は、少なくともメイン半導体素子１１の１つの単位セルの幅分の間隔ｄ１だけ離れている。具体的には、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＶパッド２４と、エッジ終端領域２と、の間隔ｄ１は、後述するｎ-型ドリフト領域３２およびｎ型電流拡散領域３３ａの総厚さ（すなわちｎ-型炭化珪素層７１の厚さｔ１：図２参照）の例えば５倍以上１０倍以下程度である。
　また、高機能領域３の、エッジ終端領域２との境界において、半導体基板１０のおもて面上には、引き抜き電極２５（第１電極ハッチング部分）が設けられている。引き抜き電極２５は、高機能領域３の、活性領域１の有効領域１ａとの境界には設けられていない。引き抜き電極２５およびｐ型ベース領域３４ｂは、ソースパッド２１ａの電位（ソース電位）に固定されている。具体的には、引き抜き電極２５は、高機能領域３のｐ型ベース領域３４ｂ（図２参照）に電気的に接続されている。引き抜き電極２５は、メイン半導体素子１１のオフ時にエッジ終端領域２から高機能領域３へ流れ込む変位電流を、ｐ型ベース領域３４ｂを介して引き抜く機能を有する。
　引き抜き電極２５は、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＶパッド２４とエッジ終端領域２との間に、これら電極パッド２１ａ，２２，２３ａ，２３ｂ，２４と離して設けられている。かつ、ゲートパッド２１ｂとエッジ終端領域２との間には、ゲートパッド２１ｂとゲートランナーとを接続するためのコンタクトメタル（以下、ゲートコンタクトメタルとする）を配置する領域（金属電極：不図示）を配置する領域（以下、ゲートコンタクトメタル領域とする）２６が１つ以上設けられている。ゲートコンタクトメタル領域２６には、引き抜き電極２５は設けられていない。
　具体的には、引き抜き電極２５は、略矩形状の平面形状を有する高機能領域３の、エッジ終端領域２との境界である３辺３ａ～３ｃのうちの、１つ頂点３ｅを共有する２辺３ａ，３ｂに沿った略Ｌ字状の平面形状に設けられ、かつ、もう１つの頂点３ｆを共有する２辺３ｂ，３ｃに沿った略Ｌ字状の平面形状に設けられている。これら高機能領域３の各頂点３ｅ，３ｆに対向する引き抜き電極２５（２５ａ，２５ｂ）間に、ゲートコンタクトメタル領域２６が設けられている。ゲートコンタクトメタル領域２６を２つ以上設ける場合には、引き抜き電極２５を３つ以上設ければよい。
　引き抜き電極２５の幅ｗ１１は、例えば１０μｍ程度であってもよい。ゲートランナーは、半導体基板１０のおもて面上において引き抜き電極２５よりも外側（チップ端部側）に、活性領域１とエッジ終端領域２との境界に沿って設けられ、活性領域１の周囲を囲む。ゲートパッドコンタクトメタルは、ゲートコンタクトメタル領域２６において半導体基板１０のおもて面上に設けられている。ゲートパッドコンタクトメタルの幅はゲートコンタクトメタル領域２６の幅ｗ１２よりも狭く、例えば１０μｍ程度であってもよい。ゲートコンタクトメタル領域２６の幅ｗ１２は、例えば３０μｍ以上５０μｍ以下程度であってもよい。
　このように、各電極パッド２１ａ，２２，２３ａ，２３ｂ，２４をエッジ終端領域２と離して高機能領域３に配置し、かつ高機能領域３の、エッジ終端領域２との境界である３辺３ａ～３ｃに沿って引き抜き電極２５を設ける。これによって、メイン半導体素子１１のオフ時に、高機能領域３の、エッジ終端領域２との境界である３辺３ａ～３ｃ側の部分のキャリア密度と、活性領域１の有効領域１ａとの境界である１辺３ｄ側の部分のキャリア密度と、を電極パッド２１ａ，２２，２３ａ，２３ｂ，２４に対してほぼ同じ状態にすることができる。
　次に、上述したメイン半導体素子１１、電流センス部１２および温度センス部１３の断面構造の一例について説明する。図２は、図１の切断線ＸＹ－ＸＹ’における断面構造を示す断面図である。図２には、図１の活性領域１の有効領域１ａの一部から、高機能領域３の一部（活性領域１の無効領域１ｂのＯＣパッド２２、カソードパッド２３ｂおよびアノードパッド２３ａを通って引き抜き電極２５）に至る切断線ＸＹ－ＸＹ’における断面構造を示す。また、メイン半導体素子１１の隣接する２つの単位セルのみを示し、当該単位セルのチップ（半導体基板１０）中央部側に隣接するメイン半導体素子１１の他の単位セルを図示省略する。
　メイン半導体素子１１は、半導体基板１０のおもて面（ｐ型ベース領域３４ａ側の面）側にトレンチゲート構造のＭＯＳゲートを備えた縦型ＭＯＳＦＥＴである。半導体基板１０は、炭化珪素からなるｎ+型出発基板３１上にｎ-型ドリフト領域３２およびｐ型ベース領域３４ａとなる各炭化珪素層７１，７２を順にエピタキシャル成長させてなる。ＭＯＳゲートは、ｐ型ベース領域３４ａ、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、トレンチ３７ａ、ゲート絶縁膜３８ａおよびゲート電極３９ａで構成される。
　具体的には、トレンチ３７ａは、半導体基板１０のおもて面（ｐ型炭化珪素層７２の表面）から深さ方向にｐ型炭化珪素層７２（ｐ型ベース領域３４ａ）を貫通してｎ-型炭化珪素層７１に達する。深さ方向Ｚとは、半導体基板１０のおもて面から裏面へ向かう方向である。トレンチ３７ａは、例えば、半導体基板１０のおもて面に平行で、かつ電極パッド２１ａ，２２，２３ａ，２３ｂ，２４が並ぶ方向（図１参照：以下、第１方向とする）Ｘ、または、第１方向Ｘと直交する方向（以下、第２方向とする）Ｙに延びるストライプ状に配置されている（不図示）。
　トレンチ３７ａは、例えば、半導体基板１０のおもて面側から見てマトリクス状に配置されていてもよい。トレンチ３７ａの内部には、トレンチ３７ａの内壁に沿ってゲート絶縁膜３８ａが設けられ、ゲート絶縁膜３８ａ上にトレンチ３７ａの内部に埋め込むようにゲート電極３９ａが設けられている。１つのトレンチ３７ａ内のゲート電極３９ａと、当該ゲート電極３９ａを挟んで隣り合うメサ領域（隣り合うトレンチ３７ａ間の領域）と、でメイン半導体素子１１の１つの単位セルが構成される。
　ｎ-型炭化珪素層７１のソース側（ソースパッド２１ａ側）の表面層に、ｐ型炭化珪素層７２（ｐ型ベース領域３４ａ）に接するようにｎ型領域（以下、ｎ型電流拡散領域とする）３３ａが設けられている。ｎ型電流拡散領域３３ａは、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層（Ｃｕｒｒｅｎｔ　Ｓｐｒｅａｄｉｎｇ　Ｌａｙｅｒ：ＣＳＬ）である。このｎ型電流拡散領域３３ａは、例えば、トレンチ３７ａの内壁を覆うように、基板おもて面（半導体基板１０のおもて面）に平行な方向に一様に設けられている。
　ｎ型電流拡散領域３３ａは、ｐ型ベース領域３４ａとの界面から、トレンチ３７ａの底面よりもドレイン側（ドレイン電極５１側）に深い位置に達する。ｎ-型炭化珪素層７１の、ｎ型電流拡散領域３３ａおよび後述するｎ型電流拡散領域３３ｂ以外の部分がｎ-型ドリフト領域３２である。ｎ型電流拡散領域３３ａの内部には、第１，２ｐ+型領域６１ａ，６２ａがそれぞれ選択的に設けられていてもよい。第１ｐ+領域６１ａは、トレンチ３７ａの底面および底面コーナー部のうち少なくとも底面を覆う。トレンチ３７ａの底面コーナー部とは、トレンチ３７ａの底面と側壁との境界である。
　また、第１ｐ+領域６１ａは、ｐ型ベース領域３４ａとｎ型電流拡散領域３３ａとの界面よりもドレイン側に深い位置に、ｐ型ベース領域３４ａと離して配置されている。第２ｐ+型領域６２ａは、隣り合うトレンチ３７ａ間（メサ領域）に、第１ｐ+領域６１ａおよびトレンチ３７ａと離して設けられ、かつｐ型ベース領域３４ａに接する。第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合は、トレンチ３７ａの底面よりもドレイン側に深い位置に形成されている。
　ｎ型電流拡散領域３３ａを設けずに、第１，２ｐ+型領域６１ａ，６２ａがｎ-型ドリフト領域３２の内部に設けられていてもよい。第１，２ｐ+型領域６１ａ，６２ａのドレイン側端部の深さ位置は、第１，２ｐ+型領域６１ａ，６２ａとｎ型電流拡散領域３３ａ（またはｎ-型ドリフト領域３２）とのｐｎ接合がトレンチ３７ａの底面よりもドレイン側に深い位置にあればよく、設計条件に合わせて種々変更可能である。第１，２ｐ+型領域６１ａ，６２ａにより、トレンチ３７ａの底面に沿った部分でゲート絶縁膜３８ａに高電界が印加されることを防止することができる。
　ｐ型炭化珪素層７２の内部には、互いに接するようにｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａがそれぞれ選択的に設けられている。ｎ+型ソース領域３５ａは、トレンチ３７ａの側壁のゲート絶縁膜３８ａに接し、トレンチ３７ａの側壁のゲート絶縁膜３８ａを介してゲート電極３９ａに対向する。ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａ、ｐ++型コンタクト領域３６ａ、後述するｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂ、３６ｃ以外の部分がｐ型ベース領域３４ａである。
　層間絶縁膜４０は、ゲート電極３９ａおよび後述する電流センス部１２のゲート電極３９ｂを覆うように、半導体基板１０のおもて面全面に設けられている。すべてのゲート電極３９ａ，３９ｂは、図示省略する部分でゲートランナー（不図示）を介してゲートパッド２１ｂ（図１参照）に電気的に接続されている。層間絶縁膜４０には、層間絶縁膜４０を深さ方向Ｚに貫通して基板おもて面に達するコンタクトホール４０ａが開口されている。
　ソースパッド（ソース電極）２１ａは、コンタクトホール４０ａ内において半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）にオーミック接触し、かつ層間絶縁膜４０によりゲート電極３９ａ，３９ｂと電気的に絶縁されている。ソースパッド２１ａは、例えば、ニッケルシリサイド（ＮｉＳｉ）膜４１ａ、第１窒化チタン（ＴｉＮ）膜４２ａ、第１チタン（Ｔｉ）膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびアルミニウム（Ａｌ）合金膜４６ａを有する。
　ＮｉＳｉ膜４１ａは、コンタクトホール４０ａにおいて半導体基板１０（ｎ+型ソース領域３５ａおよびｐ++型コンタクト領域３６ａ）とオーミック接触している。また、ＮｉＳｉ膜４１ａは、層間絶縁膜４０によってゲート電極３９ａと電気的に絶縁されている。ＮｉＳｉ膜４１ａは、半導体基板１０の、コンタクトホール４０ａに露出する部分（コンタクトホール４０ａの底面）上にのみ設けられている。ＮｉＳｉ膜４１ａに代えて、例えばチタンシリサイド（ＴｉＳｉ）膜が設けられていてもよい。
　第１ＴｉＮ膜４２ａは、層間絶縁膜４０の一部を覆い、深さ方向Ｚに層間絶縁膜４０を介してゲート電極３９ａに対向する。第１ＴｉＮ膜４２ａは、めっき前処理の処理液中に生成された塩（えん）がゲート絶縁膜３８ａおよびゲート電極３９ａに侵入することを防止する機能を有する。めっき前処理は、被めっき面（Ａｌ合金膜４６ａの表面）をめっきに適した清浄な状態にするための表面処理であり、後述するめっき膜４７ａを形成するためのめっき処理前に行う。
　第１Ｔｉ膜４３ａは、例えば第１ＴｉＮ膜４２ａ上にのみ設けられている。第２ＴｉＮ膜４４ａは、層間絶縁膜４０上から半導体基板１０のおもて面上にわたって設けられ、第１Ｔｉ膜４３ａおよびＮｉＳｉ膜４１ａを覆う。第２Ｔｉ膜４５ａは、第２ＴｉＮ膜４４ａ上に設けられている。Ａｌ合金膜４６ａは、コンタクトホール４０ａを埋め込むように、第２Ｔｉ膜４５ａ上に設けられている。第１，２Ｔｉ膜４３ａ，４５ａおよび第２ＴｉＮ膜４４ａは、第１ＴｉＮ膜４２ａによる機能以外の機能を得るためのバリアメタルである。
　Ａｌ合金膜４６ａは、電気伝導性に優れ、かつ化学的安定性を有するアルミニウムを主成分とする金属膜である。Ａｌ合金膜４６ａは、例えば、アルミニウム－シリコン（Ａｌ－Ｓｉ）膜、アルミニウム－シリコン－銅（Ａｌ－Ｓｉ－Ｃｕ）膜またはアルミニウム－銅（Ａｌ－Ｃｕ）膜であってもよい。Ａｌ合金膜４６ａに代えて、アルミニウム膜を設けてもよい。ソースパッド２１ａ上には、めっき膜４７ａおよびはんだ層５３ａを介して、端子ピン４８ａの一方の端部が接合されている。
　端子ピン４８ａの他方の端部は、半導体基板１０のおもて面に対向するように配置された金属バー（不図示）に接合されている。また、端子ピン４８ａの他方の端部は、半導体チップ（半導体基板１０）を実装したケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。すなわち、端子ピン４８ａは、例えばソースパッド２１ａの電位を外部に取り出す外部接続用端子となる。端子ピン４８ａは所定直径を有する丸棒状（円柱状）の配線部材であり、半導体基板１０のおもて面に対して略垂直に立てた状態でめっき膜４７ａにはんだ接合されている。
　めっき膜４７ａは、高温度条件下（例えば２００℃～３００℃）においてもソースパッド２１ａとの密着性が高く、ワイヤボンディングに比べて剥離しにくい。ソースパッド２１ａの表面のめっき膜４７ａ以外の部分は、第１保護膜４９ａで覆われている。具体的には、ソースパッド２１ａを覆うように第１保護膜４９ａが設けられており、第１保護膜４９ａの開口部にめっき膜４７ａおよびはんだ層５３ａを介して端子ピン４８ａが接合されている。めっき膜４７ａと第１保護膜４９ａとの境界は、第２保護膜５０ａで覆われている。第１，２保護膜４９ａ，５０ａは、例えばポリイミド膜である。
　ドレイン電極５１は、半導体基板１０の裏面（ｎ+型ドレイン領域であるｎ+型出発基板３１の裏面）全面にオーミック接触している。ドレイン電極５１上には、ドレインパッド（電極パッド）５２が設けられている。ドレインパッド５２は、金属ベース板（不図示）にはんだ接合され、当該金属ベース板を介して冷却フィン（不図示）のベース部に少なくとも一部が接触している。半導体基板１０で発生した熱が、半導体基板１０の裏面に金属ベース板を介して接触させた冷却フィンのフィン部から放熱され、かつ半導体基板１０のおもて面の端子ピン４８ａを接合した金属バーから放熱される両面冷却構造が構成されている。
　高機能領域３の例えば全域にわたって、半導体基板１０のおもて面の表面層にｐ型領域３４ｂが設けられている。高機能領域３のｐ型領域３４ｂは、電流センス部１２のｐ型ベース領域を兼ねる。高機能領域３のｐ型領域３４ｂと、活性領域１の有効領域１ａのｐ型ベース領域３４ａと、の間には、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ-型炭化珪素層７１に達するｎ-型領域３２ａが設けられている。
　ｎ-型領域３２ａは、活性領域１の有効領域１ａと高機能領域３との境界に設けられている。ｎ-型領域３２ａは、活性領域１の有効領域１ａ側に設けられていてもよいし、高機能領域３側に設けられていてもよいし、有効領域１ａから高機能領域３にまたがって設けられていてもよい。このｎ-型領域３２ａにより、高機能領域３のｐ型領域３４ｂと、活性領域１の有効領域１ａのｐ型ベース領域３４ａと、が分離されている。
　電流センス部１２は、上述したようにメイン半導体素子１１と同一構成の単位セルを有する縦型ＭＯＳＦＥＴであり、高機能領域３に設けられている。具体的には、電流センス部１２のＭＯＳゲートは、メイン半導体素子１１の対応する各部と同様の構成を有するｐ型領域（以下、ｐ型ベース領域とする）３４ｂ、ｎ+型ソース領域３５ｂ、ｐ++型コンタクト領域３６ｂ、トレンチ３７ｂ、ゲート絶縁膜３８ｂおよびゲート電極３９ｂで構成される。
　電流センス部１２は、メイン半導体素子１１と同様に、ｎ型電流拡散領域３３ｂおよび第１，２ｐ+領域６１ｂ，６２ｂを有していてもよい。ｎ型電流拡散領域３３ｂおよび第１，２ｐ+領域６１ｂ，６２ｂは、ｎ-型領域３２ａにより、活性領域１の有効領域１ａのｐ型ベース領域３４ａ、ｎ型電流拡散領域３３ａおよび第１，２ｐ+領域６１ａ，６２ａと離して配置されている。
　電流センス部１２の電極パッド（ソース電極）２２は、例えば、メイン半導体素子１１のソースパッド２１ａと同様の積層構造および機能を有するＮｉＳｉ膜４１ｂ、第１ＴｉＮ膜４２ｂ、第１Ｔｉ膜４３ｂ、第２ＴｉＮ膜４４ｂ、第２Ｔｉ膜４５ｂおよびＡｌ合金膜４６ｂで構成されている。ＮｉＳｉ膜４１ｂは、コンタクトホール４０ｂにおいて半導体基板１０（ｎ+型ソース領域３５ｂおよびｐ++型コンタクト領域３６ｂ）とオーミック接触している。ＮｉＳｉ膜４１ｂは、半導体基板１０の、コンタクトホール４０ｂに露出する部分（コンタクトホール４０ｂの底面）上にのみ設けられている。
　第１ＴｉＮ膜４２ｂは、層間絶縁膜４０の一部を覆い、深さ方向Ｚに層間絶縁膜４０を介してゲート電極３９ｂに対向する。第１ＴｉＮ膜４２ｂは、めっき前処理の処理液中に生成された塩（えん）がゲート絶縁膜３８ｂおよびゲート電極３９ｂに侵入することを防止する機能を有する。第１Ｔｉ膜４３ｂは、例えば第１ＴｉＮ膜４２ｂ上にのみ設けられている。第２ＴｉＮ膜４４ｂは、層間絶縁膜４０上から半導体基板１０のおもて面上にわたって設けられ、第１Ｔｉ膜４３ｂおよびＮｉＳｉ膜４１ｂを覆う。
　第２Ｔｉ膜４５ｂは、第２ＴｉＮ膜４４ｂ上に設けられている。Ａｌ合金膜４６ｂは、コンタクトホール４０ｂを埋め込むように、第２Ｔｉ膜４５ｂ上に設けられている。ＯＣパッド２２上には、メイン半導体素子１１のソースパッド２１ａ上の端子ピン４８ａと同様に、めっき膜４７ｂおよびはんだ層５３ｂを介して、端子ピン４８ｂの一方の端部が接合されている。端子ピン４８ｂの他方の端部は、ケース（不図示）の外側に露出し、外部装置（不図示）と電気的に接続される。
　ＯＣパッド２２の表面のめっき膜４７ｂ以外の部分は、メイン半導体素子１１のソースパッド２１ａと同様に第１保護膜４９ｂで覆われている。具体的には、ＯＣパッド２２を覆うように第１保護膜４９ｂが設けられており、第１保護膜４９ｂの開口部にめっき膜４７ｂおよびはんだ層５３ｂを介して端子ピン４８ｂが接合されている。めっき膜４７ｂと第１保護膜４９ｂとの境界は、第２保護膜５０ｂで覆われている。第１，２保護膜４９ｂ，５０ｂは、例えばポリイミド膜である。
　温度センス部１３は、ｐ型ポリシリコン層８１とｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２は、高機能領域３においてフィールド絶縁膜８０上に設けられている。ｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に代えて、ｐ型拡散領域とｎ型拡散領域とのｐｎ接合で形成された拡散ダイオードを温度センス部１３としてもよい。この場合、例えばｐ型ベース領域３４ｂの内部に選択的に形成されたｎ型分離領域の内部に、拡散ダイオードを構成するｐ型拡散領域およびｎ型拡散領域をそれぞれ選択的に形成すればよい。
　アノードパッド２３ａは、アノード電極８４を介してｐ型ポリシリコン層８１に電気的に接続されている。カソードパッド２３ｂは、カソード電極８５を介してｎ型ポリシリコン層８２に電気的に接続されている。アノードパッド２３ａおよびカソードパッド２３ｂには、メイン半導体素子１１のソースパッド２１ａと同様に、それぞれめっき膜４７ｃ，４７ｄおよびはんだ層５３ｃ，５３ｄを介して端子ピン４８ｃ，４８ｄが接合されている。符号８３は層間絶縁層であり、符号４９ｃ，４９ｄは第１保護膜であり、符号５０ｃ，５０ｄは第２保護膜である。なお、端子ピン４８ｃ，４８ｄは、それぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２の直上である必要はなく、アノードパッド２３ａやカソードパッド２３ｂを引き回して、半導体基板１０のおもて面上における別の位置に設けても構わない。
　高機能領域３の、電流センス部１２以外の部分において、ｐ型ベース領域３４ｂの内部には、ｐ++型コンタクト領域３６ｃが選択的に設けられている。ｐ++型コンタクト領域３６ｃは、電流センス部１２のｎ+型ソース領域３５ｂに接する。ｐ++型コンタクト領域３６ｃは、図示省略する部分で、引き抜き電極２５（図１参照）に電気的に接続されている。また、高機能領域３の、電流センス部１２以外の部分において、ｎ-型ドリフト領域３２の内部には、電流センス部１２の第２ｐ+型領域６２ｂと同様に、第２ｐ+型領域６２ｃが設けられている。第２ｐ+型領域６２ｃは、ｐ型ベース領域３４ｂに接する。
　図示省略するが、メイン半導体素子１１、および、メイン半導体素子１１を保護・制御する回路部（電流センス部１２、温度センス部１３、過電圧保護部１４および演算回路部）は、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４に半田接合されたピン状の配線部材（後述する端子ピン）を用いた同一構成の配線構造を有する。
　次に、実施の形態にかかる半導体装置の製造方法について、図２～８を参照して説明する。図３～８は、実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。図３～８には、活性領域１の有効領域１ａのみを示す。すなわち、同一の半導体基板１０に作製（製造）されるすべての素子のうち、メイン半導体素子１１のみを示す。まず、図３に示すように、炭化珪素からなるｎ+型出発基板（半導体ウエハ）３１を用意する。
　ｎ+型出発基板３１は、例えば窒素（Ｎ）ドープの炭化珪素単結晶基板であってもよい。ｎ+型出発基板３１のおもて面は、例えば（０００１）面、いわゆるＳｉ面であってもよい。次に、ｎ+型出発基板３１のおもて面に、ｎ+型出発基板３１よりも低濃度に窒素がドープされたｎ-型炭化珪素層７１をエピタキシャル成長させる。耐圧１２００Ｖクラスである場合、ｎ-型炭化珪素層７１の厚さｔ１は例えば１０μｍ程度であってもよい。
　次に、図４に示すように、フォトリソグラフィおよび例えばアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の表面層に、第１ｐ+領域６１ａ，６１ｂおよびｐ+型領域（以下、ｐ+型部分領域とする）９１をそれぞれ選択的に形成する。このｐ+型部分領域９１は、活性領域１の有効領域１ａにおいて第２ｐ+型領域６２ａの一部であり、高機能領域３において第２ｐ+型領域６２ｂ，６２ｃの一部である。
　活性領域１の有効領域１ａにおいて、第１ｐ+領域６１ａとｐ+型部分領域９１とは、ｎ+型出発基板３１のおもて面に平行な方向に交互に繰り返し配置される。高機能領域３において、第１ｐ+領域６１ｂとｐ+型部分領域９１とは、ｎ+型出発基板３１のおもて面に平行な方向に交互に繰り返し配置される。第２ｐ+型領域６２ｃとなるｐ+型部分領域９１は、高機能領域３の、例えば電流センス部１２の形成領域以外の部分全域に形成される。
　隣り合う第１ｐ+領域６１ａとｐ+型部分領域９１との間の距離ｄ１２は、例えば１．５μｍ程度であってもよい。隣り合う第１ｐ+領域６１ｂとｐ+型部分領域９１との間の距離は、例えば１．５μｍ程度であってもよい。第１ｐ+領域６１ａ，６１ｂおよびｐ+型部分領域９１の深さｄ１１および不純物濃度は、例えばそれぞれ０．５μｍ程度および５．０×１０18／ｃｍ3程度であってもよい。
　次に、フォトリソグラフィおよび例えば窒素等のｎ型不純物のイオン注入により、活性領域１の有効領域１ａおよび高機能領域３それぞれにおいて、ｎ-型炭化珪素層７１の表面層にｎ型領域（以下、ｎ型部分領域とする）９２を形成する。このｎ型部分領域９２は、活性領域１の有効領域１ａにおいてｎ型電流拡散領域３３ａの一部であり、高機能領域３においてｎ型電流拡散領域３３ｂの一部である。
　ｎ型部分領域９２の不純物濃度は、例えば１．０×１０17／ｃｍ3程度であってもよい。ｎ-型炭化珪素層７１の、ｎ型部分領域９２よりもドレイン側の部分がｎ-型ドリフト領域３２となる。このとき、第１ｐ+領域６１ａ，６１ｂおよびｐ+型部分領域９１の深さｄ１１に対してｎ型部分領域９２の深さｄ１３を種々変更することで、ｎ型電流拡散領域３３ａ，３３ｂに対する第２ｐ+型領域６２ａ～６２ｃのドレイン側端部の深さが決まる。
　例えば、第２ｐ+型領域６２ａ～６２ｃのドレイン側端部をｎ型電流拡散領域３３ａ，３３ｂよりもドレイン側で終端させる場合には、ｎ型部分領域９２の深さを第１ｐ+領域６１ａ，６１ｂおよびｐ+型部分領域９１よりも浅くすればよい。この場合、ｎ型部分領域９２の深さは、例えば０．４μｍ程度であってもよい。ｎ型部分領域９２と、第１ｐ+領域６１ａ，６１ｂおよびｐ+型部分領域９１と、の形成順序を入れ替えてもよい。
　次に、図５に示すように、ｎ-型炭化珪素層７１上にさらに例えば窒素等のｎ型不純物をドープしたｎ-型炭化珪素層を例えば０．５μｍの厚さｔ２でエピタキシャル成長させて、ｎ-型炭化珪素層７１の厚さを厚くする。ｎ-型炭化珪素層７１の不純物濃度は、厚さを増した部分（ｎ-型炭化珪素層７１の表面層）７１ａからｎ+型出発基板３１との境界に至るまで深さ方向に一様に例えば３．０×１０15／ｃｍ3程度であってもよい。
　次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｎ-型炭化珪素層７１の厚さを増した部分７１ａの、深さ方向にｐ+型部分領域９１に対向する部分に、ｐ+型部分領域９１に達する深さでｐ+型部分領域９３を選択的に形成する。ｐ+型部分領域９３の幅および不純物濃度は、例えばｐ+型部分領域９１と略同じである。ｐ+型部分領域９１，９３が深さ方向に連結されることで、第２ｐ+型領域６２ａ～６２ｃが形成される。
　次に、フォトリソグラフィおよび例えば窒素などのｎ型不純物のイオン注入により、例えば活性領域全域にわたって、ｎ-型炭化珪素層７１の厚さを増した部分７１ａに、ｎ型部分領域９２に達する深さでｎ型部分領域９４を形成する。ｎ型部分領域９４の不純物濃度は、ｎ型部分領域９２と略同じである。ｎ型部分領域９２，９４が深さ方向に連結されることで、ｎ型電流拡散領域３３ａ，３３ｂが形成される。ｐ+型部分領域９３とｎ型部分領域９４との形成順序を入れ替えてもよい。
　次に、図６に示すように、ｎ-型炭化珪素層７１上に、例えばアルミニウム等のｐ型不純物をドープしたｐ型炭化珪素層７２をエピタキシャル成長させる。ｐ型炭化珪素層７２の厚さｔ３および不純物濃度は、例えば、それぞれ１．３μｍ程度および４．０×１０17／ｃｍ3程度であってもよい。これにより、ｎ+型出発基板３１上にｎ-型炭化珪素層７１およびｐ型炭化珪素層７２を順に堆積した半導体基板（半導体ウエハ）１０が形成される。
　次に、フォトリソグラフィおよび例えばリン（Ｐ）等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、メイン半導体素子１１のｎ+型ソース領域３５ａおよび電流センス部１２のｎ+型ソース領域３５ｂそれぞれを選択的に形成する。次に、フォトリソグラフィおよびアルミニウム等のｐ型不純物のイオン注入により、ｐ型炭化珪素層７２の表面層に、ｎ+型ソース領域３５ａ，３５ｂそれぞれに接してｐ++型コンタクト領域３６ａ，３６ｂを選択的に形成する。
　次に、フォトリソグラフィおよび例えばリン等のｎ型不純物のイオン注入により、ｐ型炭化珪素層７２を深さ方向Ｚに貫通してｎ-型炭化珪素層７１に達するｎ-型領域３２ａを形成する。ｎ+型ソース領域３５ａ，３５ｂ、ｐ++型コンタクト領域３６ａ，３６ｂおよびｎ-型領域３２ａの形成順序を入れ替えてもよい。ｐ型炭化珪素層７２の、ｎ+型ソース領域３５ａ，３５ｂ、ｐ++型コンタクト領域３６ａ，３６ｂおよびｎ-型領域３２ａ以外の部分がｐ型ベース領域３４ａ，３４ｂとなる。
　上述した各イオン注入において、例えばレジスト膜や酸化膜をイオン注入用マスクとして用いてもよい。また、上述したメイン半導体素子１１および電流センス部１２以外の半導体基板１０に配置されるすべての素子の拡散領域（例えば過電圧保護部１４となる例えば拡散ダイオードや、演算回路部を構成するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ　ＭＯＳ：相補型ＭＯＳ））を、後述する活性化アニール前に形成する。半導体基板１０に配置されるすべての素子のうち、導電型、不純物濃度および拡散深さの同じ領域は同時に形成すればよい。
　次に、イオン注入で形成したすべての拡散領域（第１ｐ+型領域６１ａ，６１ｂ、第２ｐ+型領域６２ａ～６２ｃ、ｎ型電流拡散領域３３ａ，３３ｂ、ｎ+型ソース領域３５ａ，３５ｂ、ｐ++型コンタクト領域３６ａ，３６ｂおよびｎ-型領域３２ａ）について、不純物を活性化させるための例えば１７００℃程度の温度で２分間程度の熱処理（活性化アニール）を行う。活性化アニールは、すべての拡散領域を形成した後にまとめて１回行ってもよいし、イオン注入により拡散領域を形成するごとに行ってもよい。
　次に、図７に示すように、フォトリソグラフィおよびエッチングにより、活性領域１の有効領域１ａにおいて、メイン半導体素子１１のｎ+型ソース領域３５ａおよびｐ型ベース領域３４ａを貫通して、ｎ型電流拡散領域３３ａの内部の第１ｐ+領域６１ａに達するトレンチ３７ａを形成する。高機能領域３において、電流センス部１２のｎ+型ソース領域３５ｂおよびｐ型ベース領域３４ｂを貫通して、ｎ型電流拡散領域３３ｂの内部の第１ｐ+領域６１ｂに達するトレンチ３７ｂを形成する。
　トレンチ３７ａ，３７ｂは、半導体基板１０のおもて面側から見て、例えば、半導体基板１０のおもて面に平行な方向に延在するストライプ状のレイアウトに配置されていてもよいし、マトリクス状のレイアウトに配置されていてもよい。トレンチ３７ａ，３７ｂは、半導体基板１０のおもて面側から見て同じレイアウトに配置されてもよいし、異なるレイアウトに配置されてもよい。トレンチ３７ａ，３７ｂを形成するためのエッチング用マスクには、例えばレジスト膜や酸化膜を用いてもよい。
　次に、図８に示すように、半導体基板１０の表面（すなわちｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂの表面）およびトレンチ３７ａ，３７ｂの内壁に沿ってゲート絶縁膜３８ａ，３８ｂとなる酸化膜を形成する。ゲート絶縁膜３８ａ，３８ｂは、例えば、酸素（Ｏ2）雰囲気中において１０００℃程度の温度の熱処理により半導体基板１０の表面およびトレンチ３７ａ，３７ｂの内壁を熱酸化することにより形成してもよい。また、ゲート絶縁膜３８ａ，３８ｂは、高温酸化（ＨＴＯ：Ｈｉｇｈ　Ｔｅｍｐｅｒａｔｕｒｅ　Ｏｘｉｄｅ）の化学反応による堆積膜であってもよい。
　次に、トレンチ３７ａ，３７ｂに埋め込むように、ゲート絶縁膜３８ａ，３８ｂ上に例えばリンドープのポリシリコン（ｐｏｌｙ－Ｓｉ）層を堆積する。そして、当該ポリシリコン層をパターニングしてゲート電極３９ａ，３９ｂとなる部分をそれぞれトレンチ３７ａ，３７ｂの内部に残す。このとき、半導体基板１０のおもて面から外側に突出するようにポリシリコン層を残してもよいし、エッチバックによりポリシリコン層を基板おもて面より内側に残すようにエッチングしてもよい。
　次に、ゲート絶縁膜３８ａ，３８ｂおよびゲート電極３９ａ，３９ｂを覆うように、半導体基板１０のおもて面全面に例えば１μｍ程度の厚さで層間絶縁膜４０を形成する。層間絶縁膜４０は、例えば、ＰＳＧ（Ｐｈｏｓｐｈｏ　Ｓｉｌｉｃａｔｅ　Ｇｌａｓｓ）であってもよい。次に、層間絶縁膜４０およびゲート絶縁膜３８ａ，３８ｂをパターニングしてコンタクトホール４０ａ，４０ｂを形成し、ｎ+型ソース領域３５ａ，３５ｂおよびｐ++型コンタクト領域３６ａ，３６ｂを露出させる。
　次に、熱処理（リフロー）により層間絶縁膜４０を平坦化する。次に、層間絶縁膜４０を覆うように第１ＴｉＮ膜４２ａを形成した後、フォトリソグラフィおよびエッチングにより第１ＴｉＮ膜４２ａを部分的に除去して層間絶縁膜４０の一部を覆うように残す。このとき、第１ＴｉＮ膜４２ａの、半導体基板１０のおもて面に接している部分が残らないように第１ＴｉＮ膜４２ａを部分的に除去する。例えば層間絶縁膜４０の全面を覆うように上面上のみに第１ＴｉＮ膜４２ａを残す。
　次に、例えばスパッタリングにより、コンタクトホール４０ａ，４０ｂの底面から層間絶縁膜４０および第１ＴｉＮ膜４２ａ上にわたってＮｉ膜を形成する。例えばスパッタリングにより、半導体基板１０の裏面全面に、Ｎｉ膜を形成する。次に、熱処理により、半導体基板１０中のＳｉ原子とＮｉ膜中のＮｉ原子とを反応させてＮｉ膜をシリサイド化し、ソースパッド２１ａおよびＯＣパッド２２となる各ＮｉＳｉ膜４１ａ，４１ｂを形成し、ドレイン電極５１となるＮｉＳｉ膜を形成する。
　ソースパッド２１ａおよびＯＣパッド２２をＮｉＳｉ膜４１ａ，４１ｂに代えてＴｉＳｉ膜を形成する場合、電極材料であるＮｉ膜に代えてＴｉ膜を半導体基板１０のおもて面に形成し、当該Ｔｉ膜の、コンタクトホール４０ａ，４０ｂの底面上の部分を半導体基板１０と反応させてシリサイド化すればよい。ドレイン電極５１をＴｉＳｉ膜とする場合、電極材料であるＮｉ膜に代えてＴｉ膜を半導体基板１０の裏面に形成し、当該Ｎｉ膜を半導体基板１０と反応させてシリサイド化すればよい。
　次に、フォトリソグラフィおよびエッチングにより、Ｎｉ膜の、ＮｉＳｉ膜４１ａ，４１ｂ以外の部分を除去する。次に、例えばスパッタリングにより、半導体基板１０のおもて面に沿って、第１Ｔｉ膜４３ａ，４３ｂ、第２ＴｉＮ膜４４ａ，４４ｂおよび第２Ｔｉ膜４５ａ，４５ｂを順に積層する。次に、例えばスパッタリングにより、コンタクトホール４０ａ，４０ｂの内部に埋め込むように、第２Ｔｉ膜４５ａ，４５ｂ上にＡｌ合金膜４６ａ，４６ｂを形成する。Ａｌ合金膜４６ａ，４６ｂの厚さは、例えば５μｍ程度であってもよい。
　次に、フォトリソグラフィおよびエッチングにより、半導体基板１０のおもて面上の金属膜をパターニングしてソースパッド２１ａおよびＯＣパッド２２となる部分を残す。これにより、ＮｉＳｉ膜４１ａ、第１ＴｉＮ膜４２ａ、第１Ｔｉ膜４３ａ、第２ＴｉＮ膜４４ａ、第２Ｔｉ膜４５ａおよびＡｌ合金膜４６ａからなるソースパッド２１ａが形成される。ＮｉＳｉ膜４１ｂ、第１ＴｉＮ膜４２ｂ、第１Ｔｉ膜４３ｂ、第２ＴｉＮ膜４４ｂ、第２Ｔｉ膜４５ｂおよびＡｌ合金膜４６ｂからなるＯＣパッド２２が形成される。
　ソースパッド２１ａおよびＯＣパッド２２とともに、ソースパッド２１ａおよびＯＣパッド２２と同じ積層構造でゲートパッド２１ｂおよび過電圧保護部１４のＯＶパッド２４を形成してもよい。また、ソースパッド２１ａおよびＯＣパッド２２の形成前に、高機能領域３においてフィールド絶縁膜８０上に、一般的な方法により温度センス部１３を構成するｐ型ポリシリコン層８１、ｎ型ポリシリコン層８２、層間絶縁層８３、アノード電極８４およびカソード電極８５を形成する。
　温度センス部１３のｐ型ポリシリコン層８１おおびｎ型ポリシリコン層８２は、例えば、メイン半導体素子１１および電流センス部１２のゲート電極３９ａ，３９ｂと同時に形成してもよい。フィールド絶縁膜８０は、メイン半導体素子１１および電流センス部１２の層間絶縁膜４０の一部であってもよい。この場合、温度センス部１３のｐ型ポリシリコン層８１おおびｎ型ポリシリコン層８２は、メイン半導体素子１１および電流センス部１２の層間絶縁膜４０の形成後に形成される。
　次に、アノード電極８４およびカソード電極８５にそれぞれ接するアノードパッド２３ａおよびカソードパッド２３ｂを形成する。アノードパッド２３ａおよびカソードパッド２３ｂは、ソースパッド２１ａおよびＯＣパッド２２とともに形成して、ソースパッド２１ａおよびＯＣパッド２２と同じ積層構造としてもよい。次に、例えばスパッタリングにより、ドレイン電極５１の表面に、例えばＴｉ膜、Ｎｉ膜および金（Ａｕ）膜を順に積層してドレインパッド５２を形成する。
　次に、電極パッド（ソースパッド２１ａ、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａ、カソードパッド２３ｂおよびＯＶパッド２４）を覆うようにポリイミド膜を形成する。次に、フォトリソグラフィおよびエッチングにより当該ポリイミド膜を選択的に除去して、電極パッドをそれぞれ覆う第１保護膜４９ａ～４９ｃを形成するとともに、これら第１保護膜４９ａ～４９ｃを開口する。図２では、ゲートパッド２１ｂおよびＯＶパッド２４と、ゲートパッド２１ｂおよびＯＶパッド２４の第１，２保護膜、めっき膜および端子ピンと、を図示省略する。
　次に、一般的なめっき前処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４の、第１保護膜４９ａ～４９ｄの開口部に露出する部分をめっきに適した清浄な状態にする。次に、めっき処理により、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂ，２４の、第１保護膜４９ａ～４９ｄの開口部に露出する部分にめっき膜４７ａ～４７ｄを形成する。このとき、第１保護膜４９ａ～４９ｄは、めっき膜４７ａ～４７ｄの濡れ広がりを抑制するマスクとして機能する。めっき膜４７ａ～４７ｄの厚さは、例えば５μｍ程度であってもよい。
　次に、めっき膜４７ａ～４７ｄと第１保護膜４９ａ～４９ｄとの各境界を覆う第２保護膜５０ａ～５０ｄを形成する。次に、めっき膜４７ａ～４７ｄ上に、それぞれはんだ層５３ａ～５３ｄにより端子ピン４８ａ～４８ｄを接合する。このとき、第２保護膜５０ａ～５０ｄは、はんだ層５３ａ～５３ｄの濡れ広がりを抑制するマスクとして機能する。その後、半導体ウェハをダイシング（切断）して個々のチップ状に個片化することで、図１，２に示す半導体装置が完成する。
　以上、説明したように、実施の形態１によれば、高機能領域において、メイン半導体素子を保護・制御するための回路部の電極パッドを、エッジ終端領域から離して配置する。かつ、回路部の電極パッドとエッジ終端領域との間に、ソースパッドの電位に固定されたｐ型領域および引き抜き電極を配置する。これにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を、ソースパッドの電位に固定されたｐ型領域を介して引き抜き電極から引き抜くことができる。これによって、エッジ終端領域と高機能領域との境界に変位電流が集中することを抑制することができるため、エッジ終端領域の、高機能領域との境界付近で素子が破壊に至る虞がある。
（実施の形態２）
　次に、実施の形態２にかかる半導体装置の構造について説明する。図９は、実施の形態２にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態２にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、高機能領域３に配置した電極パッド２１ｂ，２２，２３ａ，２３ｂ，２４間にも引き抜き電極２５’（ハッチング部分）を配置した点である。図９では、ＯＶパッドを図示省略するが、ＯＶパッドは実施の形態１と同様に高機能領域３に配置され、ＯＶパッドと他の電極パッドとの間に引き抜き電極２５’が配置される。
　具体的には、高機能領域３に、例えば２つの引き抜き電極２５’（２５ａ’，２５ｂ’）がゲートコンタクトメタル領域２６’を挟んで互いに離して設けられているとする。この場合、一方の引き抜き電極２５ａ’は、例えば、実施の形態１と同様に、略矩形状の平面形状を有する高機能領域３の、エッジ終端領域２との境界である３辺３ａ～３ｃのうちの、１つ頂点３ｅを共有する２辺３ａ，３ｂに沿った略Ｌ字状の平面形状に設けられている。当該引き抜き電極２５ａ’は、ゲートパッド２１ｂの１つの頂点を共有する２辺に対向する。
　他方の引き抜き電極２５ｂ’は、高機能領域３のもう１つの頂点３ｆを共有する２辺３ｂ，３ｃに沿って略Ｌ字状部と、当該略Ｌ字状の部分から各電極パッド２２，２３ａ，２３ｂ間に略直線状に延在する直線部と、を有する略櫛歯状の平面形状を有する。当該引き抜き電極２５ｂ’は、例えば、ゲートパッド２１ｂとアノードパッド２３ａとの間、アノードパッド２３ａとカソードパッド２３ｂとの間、カソードパッド２３ｂとＯＣパッド２２との間に配置される。
　以上、説明したように、実施の形態２によれば、高機能領域の各電極パッド間に引き抜き電極を配置することで、ｄｖ／ｄｔサージ耐量が向上し、さらに実施の形態１と同様の効果を得ることができる。
（実施の形態３）
　次に、実施の形態３にかかる半導体装置の構造について説明する。図１０は、実施の形態３にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。実施の形態３にかかる半導体装置が実施の形態１にかかる半導体装置と異なる点は、すべての電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂが活性領域１’の有効領域１ａ’に配置されており、活性領域１’の、電極パッド２１ａ，２１ｂ，２２，２３ａ，２３ｂの直下以外の部分にメイン半導体素子１１の主電流が流れる点である。実施の形態３においては、引き抜き電極は設けられていない。図１０では、ＯＶパッドを図示省略するが、ＯＶパッドも活性領域１’の有効領域１ａ’に配置される。
　メイン半導体素子１１のｐ型ベース領域３４ａ（図２参照）と、電極パッド２１ｂ，２２，２３ａ，２３ｂ直下のｐ型ベース領域３４ｂ（図２参照）と、は実施の形態１と同様に分離されている。各電極パッド２１ｂ，２２，２３ａ，２３ｂ間と、電極パッド２１ｂ，２２，２３ａ，２３ｂとエッジ終端領域２との間と、には、メイン半導体素子１１の単位セルが配置されている。この電極パッド２１ｂ，２２，２３ａ，２３ｂ付近に配置されたメイン半導体素子１１の単位セルで、メイン半導体素子１１のオフ時にエッジ終端領域２から活性領域１’へ流れ込む変位電流が引き抜かれる。
　具体的には、ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂは、略矩形状の平面形状の活性領域１’の１辺に沿って、例えば同一直線上に並列に配置されている。ゲートパッド２１ｂ、ＯＣパッド２２、アノードパッド２３ａおよびカソードパッド２３ｂと、エッジ終端領域２と、の間１ｃは、実施の形態１と同様に、少なくともメイン半導体素子１１の１つの単位セルの幅分の間隔ｄ１’だけ離れている。
　ゲートパッド２１ｂと温度センス部１３（例えばアノードパッド２３ａ）、および、ＯＣパッド２２と温度センス部１３（例えばカソードパッド２３ｂ）、との間１ｄは、少なくともメイン半導体素子１１の１つの単位セルの幅分の間隔ｄ２だけ離れている。電極パッド２１ｂ，２２，２３ａ，２３ｂとエッジ終端領域２との間１ｃと、電極パッド２１ｂ，２２と温度センス部１３との間１ｄと、にはメイン半導体素子１１の単位セルが配置されている。
　以上、説明したように、実施の形態３によれば、電極パッドとエッジ終端領域との間と、電極パッド間とに、配置したメイン半導体素子の単位セルにより、メイン半導体素子のオフ時にエッジ終端領域から活性領域へ流れ込む変位電流を引き抜くことができるため、実施の形態１，２と同様の効果を得ることができる。また、実施の形態３によれば、隣り合う電極パッド間にメイン半導体素子を配置することができるため、メイン半導体素子の電流容量を増加させることができる。
　以上において本発明は、本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した実施の形態において例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明は、トレンチゲート型ＭＯＳＦＥＴに限らず、プレーナゲート型ＭＯＳＦＥＴにも適用可能である。また、上述した各実施の形態では、メイン半導体素子を保護・制御するための回路部を複数配置した場合を例に説明しているが、メイン半導体素子を保護・制御するための回路部が１つ以上配置されている場合に本発明の効果を奏する。
　また、上述した実施の形態では、出発基板上に炭化珪素層をエピタキシャル成長させたエピタキシャル基板を用いているが、これに限らず、炭化珪素からなる半導体基板に半導体装置を構成するすべての領域を例えばイオン注入等により形成してもよい。また、本発明は、炭化珪素以外のワイドバンドギャップ半導体（例えばガリウム（Ｇａ）など）にも適用可能である。また、本発明は、導電型（ｎ型、ｐ型）を反転させても同様に成り立つ。
　以上のように、本発明にかかる半導体装置は、両面冷却構造のＭＯＳ型半導体装置に有用であり、特にエッジ終端領域の幅の狭い半導体装置に適している。
　１，１’　活性領域
　１ａ，１ａ’　活性領域の有効領域
　１ｂ　活性領域の無効領域
　１ｃ　電極パッドとエッジ終端領域との間
　１ｄ　電極パッド間
　２　エッジ終端領域
　３　高機能領域
　３ａ～３ｆ　略矩形状の平面形状の高機能領域の辺
　３ｅ，３ｆ　略矩形状の平面形状の高機能領域の頂点
　１０　半導体基板
　１１　メイン半導体素子
　１２　電流センス部
　１３　温度センス部
　１４　過電圧保護部
　２１ａ　ソースパッド（電極パッド）
　２１ｂ　ゲートパッド（電極パッド）
　２２　　ＯＣパッド（電極パッド）
　２３ａ　アノードパッド（電極パッド）
　２３ｂ　カソードパッド（電極パッド）
　２４　ＯＶパッド（電極パッド）
　２５，２５’，２５ａ，２５ｂ，２５ａ’，２５ｂ’　　引き抜き電極
　２６，２６’　　ゲートコンタクトメタル領域
　３１　ｎ+型出発基板
　３２　ｎ-型ドリフト領域
　３２ａ　ｎ-型領域
　３３ａ，３３ｂ　ｎ型電流拡散領域
　３４ａ，３４ｂ　ｐ型ベース領域
　３５ａ，３５ｂ　ｎ+型ソース領域
　３６ａ～３６ｃ　ｐ++型コンタクト領域
　３７ａ，３７ｂ　トレンチ
　３８ａ，３８ｂ　ゲート絶縁膜
　３９ａ，３９ｂ　ゲート電極
　４０　層間絶縁膜
　４０ａ，４０ｂ　層間絶縁膜のコンタクトホール
　４１ａ，４１ｂ　ＮｉＳｉ膜
　４２ａ，４２ｂ　第１ＴｉＮ膜
　４３ａ，４３ｂ　第１Ｔｉ膜
　４４ａ，４４ｂ　第２ＴｉＮ膜
　４５ａ，４５ｂ　第２Ｔｉ膜
　４６ａ，４６ｂ　Ａｌ合金膜
　４７ａ～４７ｄ　めっき膜
　４８ａ～４８ｄ　端子ピン
　４９ａ～４９ｄ　第１保護膜
　５０ａ～５０ｄ　第２保護膜
　５３ａ～５３ｄ　はんだ層
　５１　ドレイン電極
　５２　ドレインパッド
　６１ａ，６１ｂ　第１ｐ+型領域
　６２ａ～６２ｃ　第２ｐ+型領域
　７１　ｎ-型炭化珪素層
　７１ａ　ｎ-型炭化珪素層の厚さを増した部分
　７２　ｐ型炭化珪素層
　８０　フィールド絶縁膜
　８１　ｐ型ポリシリコン層
　８２　ｎ型ポリシリコン層
　８３　層間絶縁層
　８４　アノード電極
　８５　カソード電極
　９１，９３　ｐ+型部分領域
　９２，９４　ｎ型部分領域
　ｄ１，ｄ１’　電極パッドとエッジ終端領域と間の間隔
　ｄ２　電極パッド間の間隔
　ｄ１１　第１ｐ+型領域およびｐ+型部分領域の深さ
　ｄ１２　隣り合う第１ｐ+型領域とｐ+型部分領域との間の距離
　ｄ１３　ｎ型部分領域の深さ
　ｔ１　ｎ-型炭化珪素層の厚さ
　ｔ２　ｎ-型炭化珪素層を増した部分の厚さ
　ｔ３　ｐ型炭化珪素層の厚さ
　ｗ１　エッジ終端領域の幅
　ｗ１１　引き抜き電極の幅
　ｗ１２　ゲートコンタクトメタル領域の幅
　Ｘ，Ｙ　半導体基板のおもて面に平行な方向（第１方向）
　Ｚ　深さ方向

Claims (9)

  1. 　シリコンよりもバンドギャップの広い半導体からなる第１導電型の半導体基板に設けられた、主電流が流れる活性領域と、
    　前記活性領域の周囲を囲む終端領域と、
    　前記活性領域において、前記半導体基板の第１主面側の表面層に設けられた第１の第２導電型領域と、
    　前記活性領域において、前記半導体基板の第１主面側の表面層に、前記第１の第２導電型領域と離して設けられた第２の第２導電型領域と、
    　前記第１の第２導電型領域をベース領域とする第１絶縁ゲート型電界効果トランジスタと、
    　前記第２の第２導電型領域に設けられた、前記第１絶縁ゲート型電界効果トランジスタを保護または制御するための１つ以上の回路部と、
    　前記半導体基板の第１主面に設けられ、前記第１の第２導電型領域に電気的に接続された、前記第１絶縁ゲート型電界効果トランジスタのソースパッドと、
    　前記半導体基板の第１主面に、前記終端領域と離して設けられた、前記回路部の１つ以上の電極パッドと、
    　を備え、
    　前記第２の第２導電型領域は、
    　前記電極パッドと前記終端領域との間に設けられ、
    　かつ前記ソースパッドの電位に固定されていることを特徴とする半導体装置。
  2. 　前記半導体基板の第１主面において前記電極パッドと前記終端領域との間に、前記電極パッドと離して設けられ、前記ソースパッドの電位に固定された第１電極をさらに備え、
    　前記第２の第２導電型領域は、前記第１電極を介して前記ソースパッドの電位に固定されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記電極パッドは、２つ以上設けられ、
    　前記第２の第２導電型領域および前記第１電極は、隣り合う前記電極パッド間に設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 　前記活性領域の、前記終端領域との境界に設けられ、前記回路部および前記電極パッドが配置された高機能領域をさらに備え、
    　前記第２の第２導電型領域は、前記高機能領域において、前記半導体基板の第１主面側の表面層の全域に設けられていることを特徴とする請求項１～３のいずれか一つに記載の半導体装置。
  5. 　前記第１絶縁ゲート型電界効果トランジスタは、
    　前記第１の第２導電型領域と、
    　前記半導体基板の、前記第１の第２導電型領域および前記第２の第２導電型領域以外の部分である第１導電型領域と、
    　前記第１の第２導電型領域を深さ方向に貫通して前記第１導電型領域に達する第１トレンチと、
    　前記第１トレンチの内部に第１ゲート絶縁膜を介して設けられた第１ゲート電極と、
    　前記第１導電型領域および前記第１の第２導電型領域に電気的に接続された前記ソースパッドと、
    　前記半導体基板の第２主面に設けられた第２電極と、を有し、
    　前記第２の第２導電型領域を深さ方向に貫通して前記第１導電型領域に達する第２トレンチと、
    　前記第２トレンチの内部に第２ゲート絶縁膜を介して設けられた第２ゲート電極と、
    　をさらに備え、
    　前記第２トレンチ、前記第２ゲート絶縁膜および前記第２ゲート電極は、それぞれ前記第１トレンチ、前記第１ゲート絶縁膜および前記第１ゲート電極と同じ構成を有することを特徴とする請求項４に記載の半導体装置。
  6. 　前記電極パッドは、２つ以上設けられ、
    　前記第１の第２導電型領域は、隣り合う前記電極パッド間に設けられていることを特徴とする請求項１に記載の半導体装置。
  7. 　前記回路部は、前記第１絶縁ゲート型電界効果トランジスタに流れる過電流を検出する第２絶縁ゲート型電界効果トランジスタであり、前記第１絶縁ゲート型電界効果トランジスタと同じ構成を有することを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
  8. 　前記回路部は、前記第１絶縁ゲート型電界効果トランジスタの温度を検出するダイオードであることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
  9. 　前記回路部は、過電圧から前記第１絶縁ゲート型電界効果トランジスタを保護するダイオードであることを特徴とする請求項１～６のいずれか一つに記載の半導体装置。
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