WO2019025117A1 - Verfahren zur herstellung eines optoelektronischen bauelements und optoelektronisches bauelement - Google Patents

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WO2019025117A1
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layer
doped semiconductor
metallization
mirror element
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Thomas Oszinda
Attila Molnar
Fabian Kopp
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Osram Opto Semiconductors Gmbh
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Definitions

  • the invention relates to a method for producing an optoelectronic component. Furthermore, the invention relates to an optoelectronic component, which is preferably produced by the method described here.
  • An object of the invention is to provide a method for
  • the method for producing an optoelectronic component comprises steps A) to F), in particular in the order given here:
  • Semiconductor layer sequence is on a subcarrier
  • the semiconductor layer sequence has at least one n-doped semiconductor layer, at least one p-doped semiconductor layer and an active layer arranged between the p- and n-doped semiconductor layers.
  • Insulation layer is applied over the whole area to the n-doped
  • Metallization serves to contact the p-doped
  • Metallization serves to contact the n-doped
  • the first and / or second metallization is wholly on the n-doped semiconductor layer
  • Metallizations electrically and / or mechanically separated from each other.
  • the second insulation layer can be patterned.
  • the method comprises a step A), providing a Semiconductor layer sequence.
  • the semiconductor layer sequence comprises at least one n-doped semiconductor layer, at least one p-doped semiconductor layer and active elements arranged between the n- and p-doped semiconductor layer
  • the semiconductor layers are preferably based on a III-V compound semiconductor material. "To a
  • Nitride compound semiconductor material in the present context means that the semiconductor layer sequence or at least one layer thereof comprises a III-nitride compound semiconductor material, preferably In x AlyGa ] _- x -yN, where 0 ⁇ x ⁇ 1, 0 ⁇ y ⁇ 1 and x + y ⁇ 1. This material does not necessarily have to be mathematically exact
  • composition according to the above formula may contain one or more dopants as well as additional
  • the above formula contains only the essential constituents of the crystal lattice (In, Al, Ga, N), even if these may be partially replaced by small amounts of other substances.
  • the semiconductor layer sequence includes an active layer with at least one pn junction and / or with one or more quantum well structures.
  • electromagnetic radiation is generated in the active layer.
  • a wavelength of the radiation is preferably in the ultraviolet and / or visible range, in particular at wavelengths between 420 nm inclusive and
  • nm including 680 nm, for example between 440 nm inclusive and 480 nm inclusive.
  • the optoelectronic component is a light-emitting diode, or LED for short.
  • the component is then preferably configured to emit blue, yellow, green, red, orange and / or white light.
  • the optoelectronic component is a light-emitting diode, or LED for short.
  • the component is then preferably configured to emit blue, yellow, green, red, orange and / or white light.
  • the auxiliary carrier may comprise, for example, silicon, silicon carbide or gallium nitride.
  • the subcarrier can be removed again in subsequent process steps.
  • the subcarrier is removed, and a carrier made of, for example, silicon or containing silicon is integrated into the optoelectronic device.
  • the method comprises a step B), applying a first
  • the first semiconductor layer is semiconductor layer.
  • the first semiconductor layer is semiconductor layer.
  • Insulation layer in step C) structured.
  • step AI after step A) and before step B), step AI), application of a,
  • the, in particular dielectric, layer is applied in direct mechanical and / or electrical contact to the p-doped semiconductor layer.
  • the, in particular dielectric, layer is applied in direct mechanical and / or electrical contact to the p-doped semiconductor layer.
  • The, in particular dielectric, layer may also be formed from other oxides or contain other oxides.
  • The, in particular dielectric, layer preferably contains a transparent, conductive oxide (TCO).
  • TCO transparent, electrically conductive oxide
  • TCO Transparent, electrically conductive oxides
  • metal oxides such as zinc oxide, tin oxide
  • ITO indium oxide
  • AZO aluminum zinc oxide
  • Metal oxygen compounds such as ZnO, SnO 2 or ⁇ 2 ⁇ 3 also include ternary metal oxygen compounds such as Zn 2 SnO 2, Cd Sn 3, Zn SnO 3, Mgln 2Ozi, GalnO 3, 2 ⁇ 5 or In 4 Sn 3 O 2 or mixtures of different transparent, conductive oxides into the group of TCOs.
  • TCOs do not necessarily correspond to one
  • stoichiometric composition and may also be p- or n-doped.
  • The, in particular dielectric, layer protects the p-doped semiconductor layer, which is in particular p-GaN, before subsequent photo and plasma etching processes.
  • the dielectric layer is formed as a thin film layer. This means here that the layer thickness is between 10 and 100 nm.
  • the, in particular dielectric, layer can serve as a starting layer for the first mirror element (p-mirror layer stack) in a later method step. According to at least one embodiment takes place after step
  • step A2) structuring the p-doped semiconductor layer, so that the n-doped
  • the exposure of the n- doped semiconductor layer optionally by means of a first mask, in particular a photomask, and plasma etching takes place.
  • the plasma etching takes place after application of the first mask.
  • the first mask can subsequently be removed by means of a lift-off method.
  • lift-off can be performed by the so-called “pull-off process” or lift-off by means of a wet-lift process.
  • the first pull-off process or lift-off by means of a wet-lift process.
  • the component has a second insulation layer.
  • the first and / or second insulation layer are formed as a distributive Bragg reflector (DBR, distributed bragg reflector) with an alternative layer sequence.
  • DBR distributive Bragg reflector
  • an alternate arrangement of a layer of silicon dioxide and a layer of titanium dioxide or an alternating layer sequence of silicon dioxide and niobium oxide serve.
  • the final distributive Bragg reflector depends on the final wavelength of the semiconductor layer sequence.
  • the first and / or second insulating layer can serve to protect the so-called Combometall - for example, a subsequent layer containing silver or silver - for the n-contact or to realize a construction without Combometall.
  • the first and / or second insulating layers may be formed by conventional manufacturing methods, such as sputtering, chemical vapor deposition (CVD), PE-CVD, atomic layer deposition techniques deposition, ALD) or spin on. These methods are sufficiently known to the person skilled in the art and are therefore not explained in detail here.
  • the method comprises a step C), structuring the first one
  • Insulation layer takes place in step C) between adjacent structured regions of the p-doped semiconductor layer.
  • the first insulation layer is structured in a ring.
  • the first insulating layer can be structured in a double ring, so that a core of the first
  • Insulation layer is generated by the second
  • Metallization is surrounded annularly.
  • this is done
  • the first mirror element is directly on the, in particular dielectric, layer
  • the second dielectric mirror element is preferably arranged directly on the first mirror element.
  • the second dielectric mirror element may overlay the regions of the first isolation layer that are between adjacent p-type semiconductor layer regions
  • the method comprises a step D), applying a first metallization.
  • the first metallization is used for electrical contacting of the p-doped semiconductor layer.
  • a second metallization can be applied.
  • the second metallization serves for contacting the n-doped semiconductor layer.
  • Metallization can be applied over the entire area to the n-doped
  • Semiconductor layer can be applied, so that the first and second metallization with each other mechanically and / or
  • the first and the second metallization are generated simultaneously.
  • Semiconductor layer and the n-doped semiconductor layer can be produced in one process step. This saves time
  • the first mirror element may comprise zinc oxide.
  • the share of Silver in the first mirror element is in particular larger than the proportion of the zinc oxide.
  • the second mirror element comprises silver.
  • the second mirror element may comprise zinc oxide. The proportion of silver in the second mirror element may be smaller than the proportion of zinc oxide.
  • the first and / or second metallization by means of sputtering, PVD, PE-CVD,
  • Electroplating (plating) applied.
  • Electroplating applied.
  • first and / or second metallization comprises platinum, gold and titanium or the individual metals separately.
  • the method comprises a step E), chemical-mechanical polishing of the first and the second metallization, so that a planar surface is produced.
  • chemical-mechanical polishing spatially separated the two metallizations.
  • the chemical-mechanical polishing also chemical-mechanical planarization (CMP, English chemical mechanical polishing or chemical mechanical planarization), is a
  • the method comprises a step F), applying a second
  • the second insulation layer is used for electrical insulation of the first and / or second
  • the second insulation layer can be patterned in a subsequent process.
  • step F after step F), a step G), applying a third metallization.
  • step H) alternatively or additionally after step G), a step H), application of a contact metallization takes place.
  • step H) after step H), a step I), bonding of the generated in step H)
  • the subcarrier will in particular
  • a step J) is carried out after step I), introducing a trench, in particular a mesa trench, at least into one doped one
  • the trench extends into the n-doped semiconductor layer.
  • the trench may also extend from the n-doped semiconductor layer into the active layer. Additionally or alternatively, the trench may extend from the n-doped semiconductor layer via the active layer into the p-doped semiconductor layer.
  • the method after step J) comprises a step K), roughening the Semiconductor layer sequence on the carrier
  • the roughening can be through
  • a passivation layer can be applied to the n-doped semiconductor layer.
  • Passivation layer may serve, for example, silica or alumina or a combination of both.
  • the method after step K) comprises a step L), structuring or opening the passivation layer such that the p-doped one
  • Semiconductor layer is open at least in a small area for applying a contact pad. Subsequently, a metal can be introduced as a contact pad.
  • a metal for example, a platinum-gold bilayer can be used in particular with thin platinum.
  • the invention further relates to an optoelectronic
  • the method described here can produce the optoelectronic component described here. All explanations and definitions for the optoelectronic apply to the process
  • the semiconductor layer sequence comprises at least one n-doped semiconductor layer, at least one p-doped one
  • Component has a plurality of openings, so at least two openings on.
  • the openings extend through the p-doped semiconductor layer to the n-doped semiconductor layer.
  • the openings are seen in plan view annular or double ring shaped. in the
  • the openings are at least partially arranged laterally to the p-doped semiconductor layer.
  • the p-doped semiconductor layer is preferably structured in this case, that is, has
  • Breakthroughs have sidewalls.
  • the side walls are covered by a first insulation layer.
  • a core of the first insulating layer is arranged in the case of the double-ring-shaped configuration.
  • Insulation layer annular.
  • step E) described here ie the chemical-mechanical polishing of the first and second metallization, the different heights of the individual previously applied layers or elements can be removed and thus the surface can be planarized.
  • the method described here differs from conventional methods in some process steps and in particular in the arrangement of the order of
  • Semiconductor layer in particular of p-GaN, are patterned and then a first insulating layer are applied vertically. This can be generated by so-called photo processes. Thus, an insulation between the p- and n-doped semiconductor layer, in particular the p- and n-GaN can be generated.
  • the first insulation layer can be
  • Insulation layers increase the brightness by increasing the reflective surface.
  • the step E ie the chemical mechanical polishing, is required in order to planarize the component and to electrically isolate or separate the first and second metallization from one another, so that a short circuit during operation is avoided.
  • the first insulation layer may be made, for example
  • the first Isolation layer also be formed from a distributive Bragg reflector.
  • the first insulating layer is arranged vertically in the lateral cross section.
  • a so-called combo mirror can be used on the top of the n-contacting.
  • a so-called combo mirror is completely dispensed with here.
  • the second insulating layer can be applied planar to the device and thus the adhesion to the n-metal can be controlled. This can be done, for example
  • Plasma treatment such as with oxygen flow, whereby the underlying layers are not affected.
  • the first insulation layer is vertical in
  • the first and second metallizations are also applied simultaneously.
  • the first and second mirror elements may consist of or comprise silver. Alternatively or additionally, zinc oxide or, alternatively, other materials may be added, which the p-doped semiconductor layer during further process steps, such as photographic or
  • the mirror elements can have a layer structure of ITO / silicon dioxide / ITO / silver respectively.
  • The, in particular dielectric, layer can serve as a protective layer for the p-doped semiconductor layer during the process flow.
  • the ITO serves as a p-contact area.
  • the overlying S1O2 serves as
  • Dielectric mirror that is, a part of the light is already reflected here.
  • the second ITO layer is necessary because silver does not adhere to S1O2, that is, it serves first
  • Dielectric layer other so-called TCOs can be used.
  • the first and second insulation layer can also consist of a single layer or alternatively of a so-called DBR.
  • the DBR as vertical pn isolation preferably comprises a combination of silica with other materials such as titanium dioxide, tantalum oxide,
  • the annular or double annular configuration of the first insulating layer also reduces the absorption losses of the light.
  • no DBR remains in the middle and the metallization corresponds to a cylinder and no ring.
  • the metallizations can be applied for example by means of PVD or PE-CVD or electroplating.
  • a nucleation layer may be used for electroplating. Due to the new process flow, the
  • Combo mirrors are omitted if the first or second isolation layer is a DBR. In this case hardly any light comes up and thus can not be absorbed on or in the second metallization. If a small part may get through, the combo mirror can also be present.
  • the inventors have realized that by the method described herein, the photopatterning steps can be reduced from seven to five. In addition, the
  • Lifting procedure can be reduced from seven to three or five. It is also possible that the so-called
  • Combo mirror is not used.
  • a plasma-based lift can alternatively also be carried out. This one
  • the process flow including chemical mechanical polishing ⁇ described here produces flat structures for Nachmetallmaschine.
  • the first and second metallizations are generated at the same time.
  • the p-doped semiconductor layer is etched as a first process step.
  • a novel type of first mirror element made of ITO / silicon oxide / ITO / silver is used.
  • The, in particular dielectric, layer can be used as a protective layer for the p-doped semiconductor layer during the production.
  • a DBR can be used as pn isolation in the horizontal direction.
  • a standard cylindrical VIA shape in which a round contact is formed in the corresponding photostructuring step, a
  • annular VIA are generated. This can reduce the effective contact area. This is possible because of the Current flow within the standard cylindrical VIA's occurs mostly at the edge.
  • p-n metallization is applied simultaneously in addition to sputtering and PVD processes.
  • chemical plating can be easily incorporated into these process flows
  • Insulation layer and / or second insulation layer are Insulation layers and / or second insulation layer
  • planarization allows a homogeneous metallization
  • Bonding metal film deposition This will produce fewer breaks and holes during the process. Furthermore, a flat surface allows for better adhesion within the layers, resulting in a reduction of delamination
  • Figures 1A to 26B each show a method for producing an optoelectronic device according to a
  • Embodiment and FIGS. 27A to 52 show a method for producing an optoelectronic component according to FIG.
  • FIGS. 1A to 26B show a method for producing an optoelectronic component according to FIG.
  • 1A shows the arrangement of the respective layers or elements, in particular the arrangement of a subcarrier 7, on which an n-doped semiconductor layer 11,
  • a p-doped semiconductor layer 12 for example of p-GaN, is applied.
  • the subcarrier 7 may be formed of sapphire, for example.
  • FIG. 1B shows the associated side cross section.
  • a layer 14, in particular dielectric can be applied over the whole area to the p-doped semiconductor layer 12
  • The, in particular dielectric, layer 14 is preferably formed of ITO.
  • The, in particular dielectric, layer 14 serves to protect the p-doped Semiconductor layer 12 for further process steps, in particular photo and plasma etching, the later
  • the, in particular dielectric, layer 14 is formed as a thin film.
  • The, in particular dielectric, layer 14 may in a subsequent
  • FIG. 2B shows the associated side cross-section.
  • a first mask, photomask, 19 can then be applied to the, in particular
  • Semiconductor layer 12 are structured. The structuring
  • the n-type semiconductor layer 11 can be exposed.
  • the p-doped semiconductor layer 12 is no longer over the whole area on the n-doped
  • Semiconductor layer 11 is arranged, but forms areas which are laterally spaced apart. In a subsequent process step, the
  • Photoresist mask or the first mask 19 by means of a
  • the first insulating layer 2 can be applied over the whole area to the n-doped semiconductor layer 11.
  • Insulation layer 2 surrounds the p-doped semiconductor layer 12 and the, in particular dielectric, layer 14
  • the first insulating layer 2 can be made up as a distributive Bragg reflector with an alternating layer sequence, as shown in FIG. 6C. As an alternating
  • Layers of layers of silicon dioxide and titanium dioxide or silicon dioxide and niobium dioxide or silicon dioxide and tantalum dioxide can be applied.
  • the first insulation layer 2 can be applied, for example, by means of common methods, such as sputtering, CVD, PE-CVD, ALD or spin-on. Due to the design of the first insulating layer 2 as a DBR can on a so-called
  • Insulation layer 2 are applied.
  • the photomask 23 or the second mask 23 can be applied in such a way that subsequently the first insulating layer 2 is structured in an annular manner 35 (see top view in FIG. 7C).
  • the first insulation layer 2 may be double-ring-shaped 34 (see top view in FIG. 7D). be structured and additionally have a core of the first insulating layer 102 ( Figure 7D).
  • FIGS. 7C and 7D each show a plan view of an optoelectronic component
  • FIG. 7A shows a schematic arrangement of the layer sequence
  • FIG. 7B shows a schematic side view of an optoelectronic component during manufacture.
  • the first insulation layer 2 may be patterned 24 in the region between adjacent p-doped semiconductor layer regions 12 and thus openings 36 may be produced.
  • the first insulating layer 2 has side walls 101 and a core 102.
  • FIGS. 9A and 9B show the removal of the second mask 23.
  • the removal can be effected by means of a lift-off method, such as resist strip or wet-chemical lift Off.
  • the use of the, in particular dielectric, layer 14, in particular of ITO, can protect the p-doped semiconductor layer 12 during the plasma processes and can also be the first layer for the first mirror element 9. If the insulating layer is a DBR layer, the
  • Dry etching process are controlled very accurately on the end point determination in the etching process.
  • the sequence of layers makes it possible to determine exactly when the last layer will be etched before reaching the ITO. This allows for a special application which is gentle on the ITO.
  • This process step is optional and may be missing.
  • this application of the third mask 25 serves as protection of the first insulating layer 2, so that the first and / or second mirror element 9, 10 can be applied without hindrance.
  • the application of the first mirror element 9 may be optional.
  • the first mirror element 9 can be applied first and then the second mirror element 10.
  • only the second mirror element 10 can be arranged on the, in particular dielectric, layer 14.
  • FIGS. IIA and IIB show the application of the first mirror element 9.
  • the first mirror element 9 serves for the p-doped semiconductor layer 12.
  • the first mirror element 9 may comprise silver.
  • the first mirror element 9 may comprise silver.
  • Mirror element 9 have zinc oxide.
  • the proportion of silver in the first mirror element is preferably greater than the proportion of zinc oxide.
  • the first mirror element 9 is the so-called mirror for the p-doped semiconductor layer 12 and may also comprise ITO / silicon dioxide / ITO / silver / zinc oxide by a so-called curing step.
  • the first ITO layer is used for power distribution.
  • the silica serves as the first reflector and is intended to reflect most of the incoming light.
  • the second ITO layer is needed for the silver to adhere. Silver adheres very poorly to pure silica and therefore requires a so-called
  • Adhesion promoter Subsequently, as shown in FIGS. 12A and 12B, the third mask 25 may be removed again.
  • the second mirror element 10 may be applied.
  • the second mirror element 10 may have the entire area on the n-doped
  • Mirror element 10 covers both the structured first insulation layer 2 and the first mirror element 9.
  • the second mirror element 10 preferably comprises zinc oxide and silver. The proportion of zinc oxide in the second
  • Mirror element 10 is preferably larger than the proportion of silver.
  • the second mirror element 10 can also be used on the
  • the first and second metallizations 4, 5 can be applied.
  • the first and / or second metallization 4, 5 are applied over the whole area to the n-doped semiconductor layer 11.
  • all possible techniques such as sputtering, PVD, PE-CVD or electroplating can be used.
  • the first and second metallization 4, 5 or the metals, which later on can be the first and the second
  • Metallization 4, 5 form, chemically-mechanically polished 26 (CMP), so that a planar surface 261 is generated and the two metallizations 4, 5 are spatially separated from each other.
  • CMP chemically-mechanically polished 26
  • Metallization 4, 5 can be used platinum, gold, copper, aluminum and titanium.
  • the first and second Metallization 4, 5 can be removed by means of CMP at a removal rate of a few nanometers per minute up to 100 nm per minute and more.
  • CMP CMP
  • a reducing gas such as
  • a second insulation layer 3 for the electrical insulation of the first and second metallization 4, 5 can be applied over the whole area.
  • the second insulation layer 3 is applied horizontally when viewed in the lateral cross-section.
  • the second insulation layer 3 may have the same configurations as the first insulation layer 2.
  • the second insulation layer 3 may be formed as a DBR with an alternating layer sequence of silicon dioxide, titanium dioxide or silicon dioxide and niobium oxide.
  • a new insulation material such as silicon dioxide, silicon nitride,
  • the second insulation layer 3 can be applied, for example, by means of sputtering, CVD, PE-CVD, ALD or spin-on. Subsequently, as shown in Figs. 17A and 17B, a new mask 27 (fourth mask) may be applied.
  • the fourth mask 27 is structured on the second
  • Insulation layer 3 is arranged.
  • the second insulation layer 3 can be patterned.
  • the second insulation layer 3 is patterned 28 in regions above adjacent p-doped semiconductor layer regions 12.
  • the fourth mask 27 can be removed again.
  • a third metallization 6 can be applied over the whole area to the arrangement.
  • Metallization 6 may include, for example, titanium, platinum, gold, nickel, or a combination thereof.
  • the third metallization 6 serves for contacting the n-doped semiconductor layer 11.
  • a contact metallization 16 may be applied.
  • the contact metallization 16 serves for bonding pad metallization.
  • the contact metallization 16 has a layer sequence.
  • the layer sequence may comprise a layer, such as titanium, nickel, tin, titanium-gold or a combination thereof. Subsequently, a layer of titanium tungsten nitride, followed by a layer of gold and then a layer of platinum can be arranged.
  • the contact metallization 16 may be a carrier 8, in particular made of silicon, downstream.
  • the component can be rotated and the auxiliary carrier 7 removed and the carrier 8 arranged.
  • the carrier 8 may be made of silicon, the subcarrier 7 of sapphire.
  • a trench 15 can be introduced within the n-doped semiconductor layer 11, as shown in FIGS. 23A and 23B. In particular, the trench 15 extends through the entire n-doped semiconductor layer 11 as far as the p-doped semiconductor layer 12.
  • the n-doped semiconductor layer 11 can be roughened.
  • a final layer can be a
  • Passivation layer 18 are applied. The
  • Passivation layer may be formed of, for example, silicon dioxide, alumina, another optically transparent material, or a combination of different materials.
  • an opening 29 can be introduced into the passivation layer 18 as far as the p-doped semiconductor layer 12. This opening serves for contacting the p-doped semiconductor layer 12.
  • a metallization 30 can be introduced into the opening as a contact pad.
  • the remaining lacquer of the lithographic step with the help of a plasma-based or a wet-chemical based process in a so-called lift-off process (LOP) removed.
  • LOP lift-off process
  • the method comprises a process step of chemical mechanical polishing ⁇ .
  • a vertical first insulating layer 2 can be generated, which serves to separate the first and second metallization 4, 5.
  • the CMP can be terminated when the two metallizations 4, 5 are separated from each other.
  • a mesa trench can also be generated.
  • a, in particular dielectric, layer is arranged as a protective layer on the p-doped semiconductor layer, which can be removed later.
  • the, in particular dielectric, layer is still in the component, but can alternatively be removed again.
  • the mirror elements can be completely or partially applied.
  • the mirror elements may be silver and / or zinc oxide or ITO and / or silicon dioxide or other post-mesa dielectric materials
  • The, in particular dielectric, layer or Insulating layer may include materials that have sufficient insulation and also the
  • a DBR comprising a combination of repeating units of layers of silica with titania, niobium oxide,
  • the insulation layers can also be made of single layers, such as
  • Silicon dioxide be shaped. After applying the,
  • dielectric, layer can be a
  • the horizontal isolation layer is patterned to produce a vertical separation between the p-spreader and the n-VIA.
  • the structuring can be done differently. It can be done a subsequent structuring of the first and second mirror element.
  • the deposition of the mirror (for p-GaN and n-GaN) can take place in different forms. Depending on the respective material are the following
  • the p-GaN level is initially but incompletely deposited. That is possible if that
  • Last layer material is the same as what is used in the first layer of the n-mirror.
  • the n-GaN mirror can also be deposited first. The same applies here as stated for the p-GaN level. If the last layer is identical to the material with the first layer of the subsequent step (p-GaN mirror), the mirror can be incompletely deposited.
  • the n-GaN mirror can also be deposited first. The same applies here as stated for the p-GaN level. If the last layer is identical to the material with the first layer of the subsequent step (p-GaN mirror), the mirror can be incompletely deposited. Depending on
  • the metallization can be applied by sputtering or PVD or PE-CVD or other methods such as electroplating.
  • metallization gold, silver or copper or
  • the second insulating layer can be applied horizontally.
  • the application can
  • the second insulating layer may comprise a material of silicon dioxide, silicon nitride and may also be formed as a DBR. After the second insulation layer is applied, an opening in the region of the "n"
  • the semiconductor device may then be treated with further process steps known to those skilled in the art. For example, flipping, laser lift-off (LLO), surface roughening, insertion of mesa trenches, passivation, contact structuring and
  • FIGS. 27A to 52 show a method for producing an optoelectronic component according to FIG.
  • Figures 27A and 27B show the provision of a
  • a first mirror element 9 can then be applied in regions which are not covered by the first mask 19 on the p-doped semiconductor layer 12.
  • Lift-off procedures such as resist strip or wet-chemical lift off, are removed.
  • a second photomask 23 may be applied.
  • Photomask 23 is to serve to produce the first metallization 4 (p-metallization).
  • FIGS. 32A and 32B show the application of the first metallization 4, which may in particular comprise platinum, gold and titanium.
  • the first metallization 4 is applied between the second mask 23 on the first mirror element 9.
  • the second mask 23 can by means of
  • Lifting procedures such as resist strip and wet-chemical lift off, are removed.
  • a first insulation layer 2 can be applied over the whole area to the p-doped semiconductor layer 12.
  • Insulation layer 2 here typically corresponds to a double layer consisting of two insulating materials, such as silicon oxide and silicon nitride.
  • a next photo-structuring step can take place.
  • a further third mask 25 can be applied.
  • the third mask 25 can be removed by lift-off methods such as resist strip or wet-chemical lift off (see FIGS. 37A and 37B).
  • FIG. 37C is a plan view of FIG.
  • Optoelectronic component according to a
  • the openings described here have no core of
  • the second insulation layer 3 may be multi-layered of three layer pairs of SiN and S1O2.
  • FIGS. 39A and 39B show that a further photo-structuring step subsequently takes place.
  • a fourth photomask 27 can be applied. This serves for
  • FIGS. 40A and 40B show the structuring step by means of etching
  • FIGS. 41A and 41B show the application of the second mirror element 10 into the previously structured one
  • the second mirror element 10 may be formed of, for example, zinc oxide and silver. Subsequently, as shown in Figs. 42A and 42B, the fourth mask 27 may be removed again.
  • FIGS. 43A and 43B another photostructuring step may be performed by means of a fifth mask 31.
  • This structuring step serves for
  • the combo mirror 32 may be, for example, titanium, silver, platinum and / or titanium.
  • the combo mirror 32 is applied to the previously patterned areas on the second mirror element 10.
  • the fifth mask can be removed by lift-off method such as resist strip or wet-chemical lift Off.
  • the third metallization 6 can be used for contacting the n-doped semiconductor layer 11
  • the third metallization 6 may comprise titanium, platinum, gold and nickel.
  • the carrier 8 can then be applied and the subcarrier 7 are removed.
  • the carrier 8 may be made of silicon (see FIGS. 47A to 48B).
  • Figures 49A and 49B show the introduction or etching of a mesa trench 15 within the n-doped one
  • the n-type semiconductor layer 11 may be roughened 17 and a passivation layer 18 may be deposited.
  • Passivation layer 18 can be opened again (FIG. 51) to introduce a contact pad 30 (FIG. 52).
  • Metallization and second metallization also not in one step, especially at the same time, applied.
  • the component described here can have a double-ring-shaped structured insulation layer which has a core of the first insulation layer, wherein the second metallization 5 surrounds the core of the first insulation layer 102 in an annular manner.

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung eines optoelektronischen Bauelements (100) mit den Schritten: A) Bereitstellen einer Halbleiterschichtenfolge (1) auf einen Hilfsträger (7), B) Aufbringen einer ersten Isolationsschicht (2) ganzflächig auf die n-dotierte Halbleiterschicht (11), C) Strukturieren der ersten Isolationsschicht (11), D) Aufbringen einer ersten Metallisierung (4) zur Kontaktierung der p-dotierten Halbleiterschicht (12) und einer zweiten Metallisierung (5) zur Kontaktierung der n-dotierten Halbleiterschicht (11) ganzflächig auf die n-dotierte Halbleiterschicht (11), so dass die erste und zweite Metallisierung (4, 5) miteinander verbunden sind, E) chemisch-mechanisches Polieren der ersten und der zweiten Metallisierung (4, 5), so dass eine planare Oberfläche (261) erzeugt wird und die beiden Metallisierungen (4, 5) räumlich voneinander separiert werden, und F) Aufbringen einer zweiten Isolationsschicht (3) zur elektrischen Isolation der ersten und zweiten Metallisierung (4, 5) und anschließendes Strukturieren der zweiten Isolationsschicht (3).

Description

Beschreibung
VERFAHREN ZUR HERSTELLUNG EINES OPTOELEKTRONISCHEN BAUELEMENTS UND OPTOELEKTRONISCHES BAUELEMENT
Die Erfindung betrifft ein Verfahren zur Herstellung eines optoelektronischen Bauelements. Ferner betrifft die Erfindung ein optoelektronisches Bauelement, das vorzugsweise mit dem hier beschriebenen Verfahren erzeugt ist.
Eine Aufgabe der Erfindung ist es, ein Verfahren zur
Herstellung eines optoelektronischen Bauelements und ein optoelektronisches Bauelement bereitzustellen, das leicht preisgünstig erzeugt werden kann.
Diese Aufgabe wird durch ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß dem Anspruch 1 und ein optoelektronisches Bauelement gemäß dem unabhängigen Anspruch 15 gelöst. Vorteilhafte Ausgestaltungen und Weiterbildungen der Erfindung sind Gegenstand der abhängigen Ansprüche.
In zumindest einer Ausführungsform weist das Verfahren zur Herstellung eines optoelektronischen Bauelements die Schritte A) bis F) , insbesondere in der hier angegebenen Reihenfolge, auf :
A) Bereitstellen einer Halbleiterschichtenfolge. Die
Halbleiterschichtenfolge wird auf einem Hilfsträger
bereitgestellt. Die Halbleiterschichtenfolge weist mindestens eine n-dotierte Halbleiterschicht, mindestens eine p-dotierte Halbleiterschicht und eine zwischen den p- und n-dotierten Halbleiterschichten angeordnete aktive Schicht auf. B) Aufbringen einer ersten Isolationsschicht. Die erste
Isolationsschicht wird ganzflächig auf die n-dotierte
Halbleiterschicht aufgebracht. C) Strukturieren der ersten Isolationsschicht.
D) Aufbringen einer ersten Metallisierung. Die erste
Metallisierung dient zur Kontaktierung der p-dotierten
Halbleiterschicht. Gleichzeitig oder anschließend oder vor dem Aufbringen der ersten Metallisierung erfolgt das
Aufbringen einer zweiten Metallisierung. Die zweite
Metallisierung dient zur Kontaktierung der n-dotierten
Halbleiterschicht. Die erste und/oder zweite Metallisierung wird ganzflächig auf die n-dotierte Halbleiterschicht
aufgebracht, so dass die erste und zweite Metallisierung miteinander verbunden sind. Insbesondere sind die
Metallisierungen elektrisch und/oder mechanisch miteinander verbunden . E) Chemisch-mechanisches Polieren der ersten und der zweiten Metallisierung, so dass eine planare Oberfläche erzeugt wird und die beiden Metallisierungen räumlich voneinander
separiert werden. Insbesondere sind die beiden
Metallisierungen elektrisch und/oder mechanisch voneinander separiert.
F) Aufbringen einer zweiten Isolationsschicht zur
elektrischen Isolation der ersten und zweiten Metallisierung. Anschließend kann die zweite Isolationsschicht strukturiert werden.
Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt A) auf, Bereitstellen einer Halbleiterschichtenfolge. Die Halbleiterschichtenfolge umfasst mindestens eine n-dotierte Halbleiterschicht, mindestens eine p-dotierte Halbleiterschicht und zwischen der n- und p-dotierten Halbleiterschicht angeordnete aktive
Schichten. Die Halbleiterschichten basieren bevorzugt auf einem III-V-Verbindungshalbleitermaterial . "Auf ein
Nitridverbindungshalbleitermaterial basierend" bedeutet im vorliegenden Zusammenhang, dass die Halbleiterschichtenfolge oder zumindest eine Schicht davon ein III-Nitrid- Verbindungshalbleitermaterial, vorzugsweise InxAlyGa]_-x-yN, umfasst, wobei 0 < x < 1, 0 < y < 1 und x + y < 1. Dabei muss dieses Material nicht zwingend eine mathematisch exakte
Zusammensetzung nach obiger Formel aufweisen. Vielmehr kann es einen oder mehrere Dotierstoffe sowie zusätzliche
Bestandteile aufweisen, die die charakteristischen
physikalischen Eigenschaften des InxAlyGa]__x_yN-Materials im
Wesentlichen nicht ändern. Der Einfachheit halber beinhaltet obige Formel jedoch nur die wesentlichen Bestandteile des Kristallgitters (In, AI, Ga, N) , auch wenn diese teilweise durch geringe Mengen weiterer Stoffe ersetzt sein können.
Die Halbleiterschichtenfolge beinhaltet eine aktive Schicht mit mindestens einem pn-Übergang und/oder mit einer oder mit mehreren Quantentopfstrukturen . Im Betrieb des Bauelements wird in der aktiven Schicht eine elektromagnetische Strahlung erzeugt. Eine Wellenlänge der Strahlung liegt bevorzugt im ultravioletten und/oder sichtbaren Bereich, insbesondere bei Wellenlängen zwischen einschließlich 420 nm und
einschließlich 680 nm, zum Beispiel zwischen einschließlich 440 nm und einschließlich 480 nm.
Gemäß zumindest einer Ausführungsform handelt es sich bei dem optoelektronischen Bauelement um eine Leuchtdiode, kurz LED. Das Bauelement ist dann bevorzugt dazu eingerichtet, blaues, gelbes, grünes, rotes, orangefarbenes und/oder weißes Licht zu emittieren. Gemäß zumindest einer Ausführungsform wird die
Halbleiterschichtenfolge auf einen Hilfsträger aufgebracht. Als Hilfsträger kann beispielsweise Saphir dienen. Alternativ kann der Hilfsträger zum Beispiel Silizium, Siliziumcarbid oder Galliumnitrid aufweisen.
Der Hilfsträger kann in anschließenden Verfahrensschritten wieder entfernt werden. Vorzugsweise wird der Hilfsträger entfernt und ein Träger, der beispielsweise aus Silizium besteht oder Silizium enthält, wird in das optoelektronische Bauelement integriert.
Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt B) auf, Aufbringen einer ersten
Isolationsschicht ganzflächig auf die n-dotierte
Halbleiterschicht. Vorzugsweise wird die erste
Isolationsschicht im Verfahrensschritt C) strukturiert.
Gemäß zumindest einer Ausführungsform erfolgt nach Schritt A) und vor Schritt B) der Schritt AI), Aufbringen einer,
insbesondere dielektrischen, Schicht auf die p-dotierte
Halbleiterschicht. Insbesondere wird die, insbesondere dielektrische, Schicht in direktem mechanischem und/oder elektrischem Kontakt auf die p-dotierte Halbleiterschicht aufgebracht. Vorzugsweise ist die, insbesondere
dielektrische, Schicht aus ITO geformt oder enthält ITO. Die, insbesondere dielektrische, Schicht kann auch aus anderen Oxiden gebildet sein oder andere Oxide enthalten. Die, insbesondere dielektrische, Schicht enthält vorzugsweise ein transparentes, leitfähiges Oxid (TCO, transparent conductive oxide) . Die, insbesondere dielektrische Schicht, kann in diesem Fall auch elektrisch leitend ausgebildet sein. Transparente, elektrisch leitende Oxide (TCO) sind
transparente, elektrisch leitende Materialien, in der Regel Metalloxide, wie beispielsweise Zinkoxid, Zinnoxid,
Cadmiumoxid, Titanoxid, Indiumoxid, Indiumzinnoxid (ITO) oder Aluminiumzinkoxid (AZO) . Neben binären
Metallsauerstoff erbindungen wie beispielsweise ZnO, Sn02 oder Ιη2θ3 gehören auch ternäre MetallsauerstoffVerbindungen wie beispielsweise Zn2SnOzi, CdSn03, ZnSn03, Mgln20zi, Galn03, Ζη2ΐη2θ5 oder In4Sn30]_2 oder Mischungen unterschiedlicher transparenter, leitender Oxide zu der Gruppe der TCOs .
Weiterhin entsprechen die TCOs nicht zwingend einer
stöchiometrischen Zusammensetzung und können auch p- oder n- dotiert sein.
Die, insbesondere dielektrische, Schicht schützt die p- dotierte Halbleiterschicht, die insbesondere p-GaN ist, vor anschließenden Foto- und Plasmaätzprozessen. Insbesondere ist die dielektrische Schicht als Dünnfilmschicht ausgeformt. Dies meint hier, dass die Schichtdicke zwischen 10 und 100 nm ist .
Zudem kann die, insbesondere dielektrische, Schicht in einem späteren Verfahrensschritt als Ausgangsschicht für das erste Spiegelelement (p-Spiegel-Schichtenstapel ) dienen. Gemäß zumindest einer Ausführungsform erfolgt nach Schritt
AI) und vor Schritt B) der Schritt A2), Strukturieren der p- dotierten Halbleiterschicht, so dass die n-dotierte
Halbleiterschicht freigelegt wird, wobei das Freilegen der n- dotierten Halbleiterschicht optional mittels einer ersten Maske, insbesondere einer Fotomaske, und Plasmaätzen erfolgt. Das Plasmaätzen erfolgt nach Aufbringen der ersten Maske. Alternativ oder zusätzlich kann die erste Maske anschließend mittels eines Abhebeverfahrens entfernt werden. Als
Abhebeverfahren kann beispielsweise das sogenannte Abziehen (englisch resist strip) oder das Abheben mittels eines nasschemischen Prozesses (englisch lift off process) dienen. Gemäß zumindest einer Ausführungsform wird die erste
Isolationsschicht auf die strukturierte p-dotierte
Halbleiterschicht aufgebracht.
Gemäß zumindest einer Ausführungsform weist das Bauelement eine zweite Isolationsschicht auf. Die erste und/oder zweite Isolationsschicht sind als distributiver Bragg-Reflektor (DBR, distributed bragg reflector) mit einer alternativen Schichtenfolge ausgeformt. Als Schichtenfolge kann
beispielsweise eine alternierende Anordnung einer Schicht aus Siliziumdioxid und einer Schicht aus Titandioxid oder einer alternierenden Schichtenfolge aus Siliziumdioxid und Nioboxid dienen. Insbesondere hängt der endgültige distributive Bragg- Reflektor von der Endwellenlänge der Halbleiterschichtenfolge ab. Die erste und/oder zweite Isolationsschicht kann dazu dienen, das sogenannte Combometall - zum Beispiel eine nachfolgende Schicht, die Silber enthält oder aus Silber besteht - für den n-Kontakt zu schützen oder einen Aufbau ohne Combometall zu realisieren. Die erste und/oder zweite Isolationsschicht können mit gängigen Herstellungsverfahren, wie beispielsweise Sputtern, chemischer Dampfabscheidung (chemical vapour desposition, CVD) , PE-CVD, Atomlagenabscheideverfahren (atomic layer deposition, ALD) oder Spin on erfolgen. Diese Verfahren sind dem Fachmann hinreichend bekannt und werden daher an dieser Stelle nicht näher erläutert. Beispielsweise kann die alternierende Schichtenfolge aus mindestens zwei Schichtenpaaren aus Titandioxid und
Siliziumdioxid oder Nioboxid und Siliziumdioxid bestehen oder diese aufweisen. Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt C) auf, Strukturieren der ersten
Isolationsschicht. Das Strukturieren der ersten
Isolationsschicht erfolgt im Schritt C) zwischen benachbarter strukturierter Bereiche der p-dotierten Halbleiterschicht.
Alternativ oder zusätzlich wird die erste Isolationsschicht ringförmig strukturiert.
Alternativ kann die erste Isolationsschicht doppelringförmig strukturiert werden, so dass ein Kern der ersten
Isolationsschicht erzeugt wird, der von der zweiten
Metallisierung ringförmig umgeben wird.
Gemäß zumindest einer Ausführungsform erfolgt das
Strukturieren der ersten Isolationsschicht mittels
Plasmaprozess .
Gemäß zumindest einer Ausführungsform wird nach Schritt C) ein erstes Spiegelelement für die p-dotierte
Halbleiterschicht und/oder ein zweites Spiegelelement für die n-dotierte Halbleiterschicht aufgebracht. Es kann zuerst das erste Spiegelelement und anschließend das zweite
Spiegelelement oder umgekehrt, also zuerst das zweite Spiegelelement und anschließend das erste Spiegelelement, auf die strukturierten Bereiche der p-dotierten Halbleiterschicht aufgebracht werden. Insbesondere ist das erste Spiegelelement direkt auf der, insbesondere dielektrischen, Schicht
angeordnet. Das zweite dielektrische Spiegelelement ist vorzugsweise direkt auf dem ersten Spiegelelement angeordnet. Zusätzlich kann sich das zweite dielektrische Spiegelelement über den Bereichen der ersten Isolationsschicht, die zwischen benachbarten p-dotierten Halbleiterschichtbereichen
angeordnet sind, erstrecken.
Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt D) auf, Aufbringen einer ersten Metallisierung. Die erste Metallisierung dient zur elektrischen Kontaktierung der p-dotierten Halbleiterschicht. Zusätzlich oder alternativ kann eine zweite Metallisierung aufgebracht werden. Die zweite Metallisierung dient zur Kontaktierung der n-dotierten Halbleiterschicht. Die erste und/oder die zweite
Metallisierung können ganzflächig auf die n-dotierte
Halbleiterschicht aufgebracht werden, so dass die erste und zweite Metallisierung miteinander mechanisch und/oder
elektrisch verbunden sind.
Gemäß zumindest einer Ausführungsform werden die erste und die zweite Metallisierung gleichzeitig erzeugt. Mit anderen Worten können hier die Kontakte sowohl der p-dotierten
Halbleiterschicht und der n-dotierten Halbleiterschicht in einem Prozessschritt erzeugt werden. Dies spart Zeit,
Material und Kosten.
Gemäß zumindest einer Ausführungsform ist das erste
Spiegelelement aus oder mit Silber geformt. Zusätzlich kann das erste Spiegelelement Zinkoxid umfassen. Der Anteil des Silbers in dem ersten Spiegelelement ist insbesondere größer als der Anteil des Zinkoxids. Alternativ oder zusätzlich weist das zweite Spiegelelement Silber auf. Zusätzlich kann das zweite Spiegelelement Zinkoxid umfassen. Der Anteil des Silbers in dem zweiten Spiegelelement kann kleiner sein als der Anteil des Zinkoxids.
Gemäß zumindest einer Ausführungsform wird das zweite
Spiegelelement ganzflächig auf die n-dotierte
Halbleiterschicht aufgebracht.
Gemäß zumindest einer Ausführungsform wird die erste und/oder zweite Metallisierung mittels Sputtern, PVD, PE-CVD,
Galvanisieren (plating) aufgebracht. Alternativ oder
zusätzlich umfasst die erste und/oder zweite Metallisierung Platin, Gold und Titan oder die einzelnen Metalle separat.
Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt E) auf, chemisch-mechanisches Polieren der ersten und der zweiten Metallisierung, so dass eine planare Oberfläche erzeugt wird. Zusätzlich werden durch das
chemisch-mechanische Polieren die beiden Metallisierungen räumlich voneinander separiert. Das chemisch-mechanische Polieren, auch chemisch-mechanisches Planarisieren (CMP, englisch chemical mechanical polishing oder auch chemical mechanical planarization) , ist ein
Polierverfahren in der Waferbearbeitung, um dünne Schichten gleichmäßig abzutragen. Das Verfahren ist per se dem Fachmann bekannt, allerdings nicht in einem Prozessfluss , wie hier beschrieben. Es wird daher keine nähere Erläuterung zu dem eigentlichen Verfahren gemacht. Gemäß zumindest einer Ausführungsform weist das Verfahren einen Schritt F) auf, Aufbringen einer zweiten
Isolationsschicht. Die zweite Isolationsschicht dient zur elektrischen Isolation der ersten und/oder zweiten
Metallisierung. Die zweite Isolationsschicht kann in einem anschließenden Verfahren strukturiert werden.
Gemäß zumindest einer Ausführungsform erfolgt nach Schritt F) ein Schritt G) , Aufbringen einer dritten Metallisierung.
Gemäß zumindest einer Ausführungsform erfolgt alternativ oder zusätzlich nach Schritt G) ein Schritt H) , Aufbringen einer Kontaktmetallisierung . Gemäß zumindest einer Ausführungsform erfolgt nach Schritt H) ein Schritt I), Umbonden der im Schritt H) erzeugten
Anordnung auf einen Träger, wobei der Träger Silizium
optional aufweist. Der Hilfsträger wird insbesondere
entfernt .
Gemäß zumindest einer Ausführungsform erfolgt nach Schritt I) ein Schritt J) , Einbringen eines Grabens, insbesondere eines Mesa-Grabens , zumindest in die eine dotierte
Halbleiterschicht. Vorzugsweise erstreckt sich der Graben in die n-dotierte Halbleiterschicht. Zusätzlich kann sich der Graben auch von der n-dotierten Halbleiterschicht in die aktive Schicht hinein erstrecken. Zusätzlich oder alternativ kann der Graben sich von der n-dotierten Halbleiterschicht über die aktive Schicht in die p-dotierte Halbleiterschicht erstrecken.
Gemäß zumindest einer Ausführungsform weist das Verfahren nach Schritt J) einen Schritt K) auf, Aufrauen der Halbleiterschichtenfolge auf der der Träger
gegenüberliegenden Seite. Das Aufrauen kann durch
unterschiedliche Methode erfolgen, wobei der nasschemische Prozess mittels KOH der verbreitete ist. Alternativ ist aber auch eine Kombination aus Lithographie und Plasmaätzen denkbar .
Anschließend kann eine Passivierungsschicht auf die n- dotierte Halbleiterschicht aufgebracht werden. Als
Passivierungsschicht kann beispielsweise Siliziumdioxid dienen oder Aluminimumoxid oder eine Kombination aus beidem.
Gemäß zumindest einer Ausführungsform weist das Verfahren nach Schritt K) einen Schritt L) auf, Strukturieren oder Öffnen der Passivierungsschicht, so dass die p-dotierte
Halbleiterschicht zumindest in einem kleinen Bereich zur Aufbringung eines Kontaktpads geöffnet ist. Anschließend kann ein Metall als Kontaktpad eingebracht werden. Als Metall kann beispielsweise eine Platin-Gold-Doppelschicht insbesondere mit dünnem Platin verwendet werden.
Die Erfindung betrifft ferner ein optoelektronisches
Bauelement. Vorzugsweise kann mit dem hier beschriebenen Verfahren das hier beschriebene optoelektronische Bauelement erzeugt werden. Dabei gelten alle für das Verfahren gemachten Ausführungen und Definitionen für das optoelektronische
Bauelement und umgekehrt.
Gemäß zumindest einer Ausführungsform weist das
optoelektronische Bauelement eine Halbleiterschichtenfolge auf. Die Halbleiterschichtenfolge umfasst mindestens eine n- dotierte Halbleiterschicht, mindestens eine p-dotierte
Halbleiterschicht und eine zwischen den p- und n-dotierten Halbleiterschichten angeordnete aktive Schicht. Das
Bauelement weist eine Vielzahl von Durchbrüchen, also mindestens zwei Durchbrüche, auf. Die Durchbrüche erstrecken sich durch die p-dotierte Halbleiterschicht zur n-dotierten Halbleiterschicht. Die Durchbrüche sind in Draufsicht gesehen ringförmig oder doppelringförmig ausgeformt. Im
Seitenquerschnitt gesehen sind die Durchbrüche zumindest bereichsweise lateral zur p-dotierten Halbleiterschicht angeordnet. Die p-dotierte Halbleiterschicht ist in diesem Fall vorzugsweise strukturiert ausgeformt, weist also
Bereiche von p-dotierten Halbleiterschichten auf. Die
Durchbrüche weisen Seitenwände auf. Die Seitenwände sind von einer ersten Isolationsschicht bedeckt. Innerhalb der
Durchbrüche ist im Fall der doppelringförmigen Ausgestaltung ein Kern der ersten Isolationsschicht angeordnet. Im
Seitenquerschnitt gesehen ist zwischen dem Kern der ersten Isolationsschicht und der die Seitenwände der Durchbrüche bedeckenden ersten Isolationsschicht eine zweite
Metallisierung zur Kontaktierung der n-dotieren
Halbleiterschicht angeordnet. In Draufsicht gesehen umgibt also die zweite Metallisierung den Kern der ersten
Isolationsschicht ringförmig.
Gemäß zumindest einer Ausführungsform ist das
optoelektronische Bauelement nach einem hier beschriebenen Verfahren erhältlich.
Die Erfinder haben erkannt, dass durch den hier beschriebenen Schritt E) , also das chemisch-mechanische Polieren der ersten und zweiten Metallisierung, die unterschiedlichen Höhen der einzelnen vorher aufgebrachten Schichten oder Elemente entfernt werden können und damit die Oberfläche planarisiert werden kann. Das hier beschriebene Verfahren unterscheidet sich gegenüber herkömmlichen Verfahren in einigen Prozessschritten und insbesondere in der Anordnung der Reihenfolge der
Prozessschritte. Als erstes kann eine p-dotierte
Halbleiterschicht, insbesondere aus p-GaN, strukturiert werden und anschließend eine erste Isolationsschicht vertikal aufgebracht werden. Dies kann durch sogenannte Fotoprozesse erzeugt werden. Damit kann eine Isolierung zwischen der p- und n-dotierten Halbleiterschicht, insbesondere der p- und n- GaN erzeugt werden. Die erste Isolationsschicht kann
ringförmig oder doppelringförmig ausgeformt sein. Alternativ können auch nicht-ringförmig ausgeformte Isolationsschichten, die im Bereich benachbarter p-dotierter
Halbleiterschichtenfolge angeordnet sind, verwendet werden. Die ringförmig oder doppelringförmig ausgeformten ersten
Isolationsschichten erhöhen die Helligkeit durch Erhöhung der reflektiven Fläche. Zudem kann die erste und zweite
Metallisierung, also die Kontaktierungen für die n- und p- dotierte Halbleiterschicht, zur gleichen Zeit aufgebracht werden, was wiederum mehrere Prozessschritte im Vergleich zum Einfügen eines einzelnen Schritts E) erfolgt.
Der Schritt E) , also das chemisch-mechanische Polieren, ist erforderlich, um das Bauelement zu planarisieren und um die erste und zweite Metallisierung elektrisch voneinander zu isolieren oder zu trennen, so dass ein Kurzschluss im Betrieb vermieden wird. Mit dem hier beschriebenen Verfahren können im Vergleich zu herkömmlich beschriebenen Prozessen zumindest zwei Fotostrukturierungsschritte und verschiedene
Abhebeverfahren eingespart werden.
Die erste Isolationsschicht kann beispielsweise aus
Siliziumdioxid geformt sein. Alternativ kann die erste Isolationsschicht auch aus einem distributiven Bragg- Reflektor geformt sein. Die erste Isolationsschicht ist vertikal im Seitenquerschnitt gesehen angeordnet. Zudem kann ein sogenannter Combospiegel auf der Oberseite der n- Kontaktierung verwendet werden. Insbesondere wird hier aber auf einen sogenannten Combospiegel gänzlich verzichtet. Die zweite Isolationsschicht kann planar auf die Anordnung aufgebracht werden und damit die Adhäsion zum n-Metall kontrolliert werden. Dies kann beispielsweise durch
Plasmabehandlung, wie mit Sauerstofffluss , erfolgen, wobei die darunterliegenden Schichten davon nicht beeinflusst werden .
Insgesamt haben die Erfinder erkannt, dass das hier
beschriebene Verfahren die sogenannte Performance steigert, Kosten spart und zu einem leichten Prozessfluss führt. Zudem werden weniger Defekte während der Herstellung des Bondings als auch andere Prozessschritte gespart. Die Erfinder haben erkannt, dass durch die Verwendung des chemisch-mechanischen Polierens zur Planarisierung der ersten und zweiten
Metallisierung eine planare Oberfläche erzeugt werden kann, die bis zum Aufbringen der Bondstrukturen erhalten bleibt. Zudem ist die erste Isolationsschicht vertikal im
Seitenquerschnitt gesehen ausgeformt, so dass diese zur Isolierung der p- und n-dotierten Halbleiterschicht dient.
Die erste und zweite Metallisierung werden zudem gleichzeitig aufgebracht. Das erste und zweite Spiegelelement können aus Silber bestehen oder dieses aufweisen. Alternativ oder zusätzlich kann Zinkoxid oder alternativ andere Materialien zugesetzt werden, die die p-dotierte Halbleiterschicht während weiterer Prozessschritte, wie Foto- oder
Strukturierungsschritte, schützen. Die Spiegelelemente können eine Schichtstruktur aus ITO/Siliziumdioxid/ITO/Silber aufweisen. Die, insbesondere dielektrische, Schicht kann als Schutzschicht für die p-dotierte Halbleiterschicht während des Prozessflusses dienen. Das ITO dient hier als p- Kontaktflache . Das darüberlegende S1O2 dient als
dielektrischer Spiegel, das heißt ein Teil des Lichtes wird hier schon reflektiert. Die zweite ITO-Schicht ist nötig, da Silber nicht auf S1O2 haftet, das heißt es dient in erster
Linie als Haftvermittler. Alternativ zu ITO als Material für die, insbesondere
dielektrische, Schicht können auch andere sogenannte TCOs verwendet werden. Die erste und zweite Isolationsschicht kann auch aus einer einzelnen Schicht bestehen oder alternativ aus einem sogenannten DBR. Der DBR als vertikale pn-Isolierung weist vorzugsweise eine Kombination aus Siliziumdioxid mit anderen Materialien wie Titandioxid, Tantaloxid,
Magnesiumfluorid oder eine Kombination daraus auf. Die ringförmige oder doppelringförmige Ausgestaltung der ersten Isolationsschicht reduziert zudem die Absorptionsverluste des Lichts. Insbesondere bleibt kein DBR in der Mitte stehen und die Metallisierung entspricht einem Zylinder und keinem Ring.
Die Metallisierungen können beispielsweise mittels PVD oder PE-CVD oder Galvanisieren aufgebracht werden. Alternativ kann auch eine Nukleationsschicht für Elektrogalvanisierung verwendet werden. Durch den neuen Prozessflow kann der
Combospiegel weggelassen werden, wenn die erste oder zweite Isolationsschicht ein DBR ist. In dem Fall kommt kaum noch Licht bis nach oben und kann somit nicht an oder in der zweiten Metallisierung absorbiert werden. Falls ein geringer Teil eventuell doch durchkommt, kann der Combospiegel aber auch vorhanden sein. Die Erfinder haben erkannt, dass durch das hier beschriebene Verfahren die Fotostrukturierungsschritte von sieben auf fünf reduziert werden können. Zudem können auch die
Abhebeverfahren von sieben auf drei oder fünf reduziert werden. Zudem ist es möglich, dass der sogenannte
Combospiegel nicht verwendet wird. Zum Abhebeverfahren, insbesondere zum nasschemischen Lift Off, kann alternativ auch eine plasmabasierte Abhebung erfolgen. Das hier
beschriebene Verfahren erzeugt weniger Brüche und Löcher während des Bondings, weniger Abhebung während des Bondings infolge der Planarisierung der ersten und zweiten
Metallisierung. Es wird damit eine bessere Oberfläche und Adhäsionskontrolle erzeugt. Das hier beschriebene Verfahren zeigt folgende weitere
Vorteile auf:
Der hier beschriebene Prozessfluss inklusive chemisch¬ mechanischen Polierens erzeugt flache Strukturen für die Nachmetallisierung. Zudem werden insbesondere die ersten und zweiten Metallisierungen zur gleichen Zeit erzeugt. Die p- dotierte Halbleiterschicht wird als erster Prozessschritt geätzt. Es wird eine neuartige Art des ersten Spiegelelements aus ITO/Siliziumoxid/ITO/Silber verwendet. Die, insbesondere dielektrische, Schicht kann als Schutzschicht für die p- dotierte Halbleiterschicht während der Herstellung verwendet werden. Zudem kann ein DBR als p-n-Isolierung in horizontaler Richtung verwendet werden. Neben der standardzylindrischen VIA-Form, in der ein runder Kontakt geformt wird, kann in dem entsprechenden Fotostrukturierungsschritt auch ein
ringförmiges VIA erzeugt werden. Dadurch kann die effektive Kontaktfläche reduziert werden. Dies ist möglich, weil der Stromfluss innerhalb des zylindrischen Standard-VIA' s hauptsächlich am Rand auftritt.
Die sogenannte p-n-Metallisierung wird gleichzeitig neben dem Sputtern und den PVD-Prozessen aufgebracht. Zudem kann das chemische Galvanisieren leicht in diese Prozessflüsse
integriert werden. Anstatt chemisches Galvanisieren kann auch Elektrogalvanisieren oder Elektroless-Galvanisieren verwendet werden. Die Verwendung eines Combospiegels muss nicht
zwingend aufgebracht werden, da der DBR der ersten
Isolationsschicht und/oder zweiten Isolationsschicht
ausreichend Reflexion zeigt. Die Planarisierung ermöglicht eine homogene Metallisierung und
Bondmetallschichtaufbringung. Damit werden weniger Brüche und Löcher während des Prozesses erzeugt. Des Weiteren ermöglicht eine flache Oberfläche eine bessere Adhäsion innerhalb der Schichten, was eine Reduktion von Schichtablösungen
beziehungsweise Abhebungen gewährleistet. Dadurch vergrößert sich die Ausbeute der optoelektronischen Bauelemente.
Weitere Vorteile, vorteilhafte Ausführungsformen und
Weiterbildungen ergeben sich aus den im Folgenden in
Verbindung mit den Figuren beschriebenen
Ausführungsbeispielen .
Es zeigen:
Die Figuren 1A bis 26B jeweils ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß einer
Ausführungsform und die Figuren 27A bis 52 ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß eines
Vergleichsbeispiels . In den Ausführungsbeispielen und in den Figuren können gleiche, gleichartige oder gleich wirkende Elemente jeweils mit denselben Bezugszeichen versehen sein. Die dargestellten Elemente und deren Größenverhältnisse untereinander sind nicht als maßstabsgerecht anzusehen. Vielmehr können einzelne Elemente, wie zum Beispiel Schichten, Bauteile, Bauelemente und Bereiche, zur besseren Darstellbarkeit und/oder zum besseren Verständnis übertrieben groß dargestellt werden.
Die Figuren 1A bis 26B zeigen ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß einer
Ausführungsform.
Die Figur 1A zeigt die Anordnung der jeweiligen Schichten oder Elemente, insbesondere die Anordnung eines Hilfsträgers 7, auf dem eine n-dotierte Halbleiterschicht 11,
beispielsweise aus n-GaN, und darauf angeordnet eine p- dotierte Halbleiterschicht 12, beispielsweise aus p-GaN, aufgebracht wird. Der Hilfsträger 7 kann beispielsweise aus Saphir geformt sein.
Die Figur 1B zeigt den zugehörigen Seitenquerschnitt.
Im anschließenden Verfahrensschritt, wie in Figur 2A und 2B gezeigt, kann eine, insbesondere dielektrische, Schicht 14 ganzflächig auf die p-dotierte Halbleiterschicht 12
aufgebracht werden. Die, insbesondere dielektrische, Schicht 14 ist vorzugsweise aus ITO geformt. Die, insbesondere dielektrische, Schicht 14 dient zum Schutz der p-dotierten Halbleiterschicht 12 für weitere Prozessschritte, insbesondere Foto- und Plasmaätzprozesse, die später
erfolgen. Vorzugsweise ist die, insbesondere dielektrische, Schicht 14 als Dünnschicht ausgeformt. Die, insbesondere dielektrische, Schicht 14 kann in einem anschließenden
Verfahrensschritt als Startschicht für das erste
Spiegelelement (p-Spiegelschichtenfolge) dienen. Die Figur 2B zeigt den zugehörigen Seitenquerschnitt. Wie in den Figuren 3A und 3B gezeigt, kann anschließend eine erste Maske, Fotomaske, 19 auf die, insbesondere
dielektrische, Schicht 14 aufgebracht werden. Die erste Maske
19 wird strukturiert aufgebracht. Dabei können alle
kommerziell vorhandenen Positiv- oder Negativlacke verwendet werden. Diese Materialien sind dem Fachmann hinreichend bekannt und werden daher an dieser Stelle nicht näher
erläutert .
Anschließend, wie in den Figuren 4A und 4B gezeigt, kann die, insbesondere dielektrische, Schicht 14 und die p-dotierte
Halbleiterschicht 12 strukturiert werden. Das Strukturieren
20 kann beispielsweise mittels Plasmaätzen erfolgen. Damit kann die n-dotierte Halbleiterschicht 11 freigelegt werden. Wie in Figur 4B gezeigt, ist die p-dotierte Halbleiterschicht 12 nicht mehr ganzflächig auf der n-dotierten
Halbleiterschicht 11 angeordnet, sondern bildet Bereiche aus, die lateral voneinander beabstandet sind. In einem anschließenden Verfahrensschritt kann die
Fotolackmaske oder die erste Maske 19 mittels eines
Abhebeverfahrens, wie beispielsweise Resist Strip oder nasschemischer Lift-off, entfernt werden (Figuren 5A und 5B) . Anschließend kann, wie in den Figuren 6A und 6B gezeigt, die erste Isolationsschicht 2 ganzflächig auf die n-dotierte Halbleiterschicht 11 aufgebracht werden. Die erste
Isolationsschicht 2 umgibt die p-dotierte Halbleiterschicht 12 und die, insbesondere dielektrische, Schicht 14
rahmenartig und steht damit in direktem mechanischem und/oder elektrischem Kontakt mit der n-dotierten Halbleiterschicht 11, der p-dotierten Halbleiterschicht 12 und/oder der, insbesondere dielektrischen, Schicht 14.
Die erste Isolationsschicht 2 kann als distributiver Bragg- Reflektor mit einer alternierenden Schichtenfolge, wie in Figur 6C gezeigt, aufgebacht werden. Als alternierende
Schichten können Schichten aus Siliziumdioxid und Titandioxid oder Siliziumdioxid und Niobdioxid oder Siliziumdioxid und Tantaldioxid aufgebracht werden.
Die erste Isolationsschicht 2 kann beispielsweise mittels gängiger Methoden, wie Sputtern, CVD, PE-CVD, ALD oder Spin- on, aufgebracht werden. Durch die Ausgestaltung der ersten Isolationsschicht 2 als DBR kann auf einen sogenannten
Combospiegel oder ein Combometall zur n-Kontaktierung
verzichtet werden. Anschließend kann eine zweite Fotomaske 23 auf die erste
Isolationsschicht 2 aufgebracht werden. Die Fotomaske 23 oder die zweite Maske 23 kann derart aufgebracht werden, dass anschließend die erste Isolationsschicht 2 ringförmig 35 strukturiert wird (siehe Draufsicht in Figur 7C) .
Alternativ oder zusätzlich kann die erste Isolationsschicht 2 doppelringförmig 34 (siehe Draufsicht in Figur 7D) strukturiert werden und zusätzlich einen Kern der ersten Isolationsschicht 102 aufweisen (Figur 7D) .
Die Figuren 7C und 7D zeigen jeweils eine Draufsicht auf ein optoelektronisches Bauelement, die Figur 7A zeigt eine schematische Anordnung der Schichtenfolge und die Figur 7B eine schematische Seitenansicht eines optoelektronischen Bauelements während der Herstellung. Anschließend kann, wie in den Figuren 8A und 8B gezeigt, die erste Isolationsschicht 2 im Bereich zwischen benachbarter p- dotierter Halbleiterschichtenbereiche 12 strukturiert 24 werden und damit Durchbrüche 36 erzeugt werden. Damit weist die erste Isolationsschicht 2 Seitenwände 101 und einen Kern 102 auf.
Die Figuren 9A und 9B zeigen das Entfernen der zweiten Maske 23. Das Entfernen kann mittels Abhebeverfahren, wie Resist Strip oder nasschemischem Lift Off, erfolgen. Die Verwendung der, insbesondere dielektrischen, Schicht 14, insbesondere aus ITO, kann die p-dotierte Halbleiterschicht 12 während der Plasmaprozesse schützen und kann zudem die erste Schicht für das erste Spiegelelement 9 sein. Handelt es sich bei der Isolationsschicht um eine DBR-Schicht, kann der
Trockenätzprozess sehr genau über die Endpunktbestimmung im Ätzprozess kontrolliert werden. Durch die Schichtabfolge ist genau bestimmbar, wann die letzte Schicht vor dem Erreichen des ITO geätzt wird. Damit ist eine spezielle und für das ITO schonende Aufbringung möglich.
Im nächsten Prozessschritt, wie in den Figuren 10A und 10B gezeigt, kann eine dritte Maske 25 im Bereich der
strukturierten ersten Isolationsschicht 2 aufgebracht werden. Dieser Prozessschritt ist optional und kann auch fehlen.
Zudem dient dieses Aufbringen der dritten Maske 25 als Schutz der ersten Isolationsschicht 2, sodass das erste und/oder zweite Spiegelelement 9, 10 ungehindert aufgebracht werden können.
Das Aufbringen des ersten Spiegelelements 9 kann optional sein. Das erste Spiegelelement 9 kann zuerst aufgebracht werden und anschließend das zweite Spiegelelement 10.
Alternativ kann auch erst das zweite Spiegelelement 10 und dann das erste Spiegelelement 9 aufgebracht werden.
Alternativ kann auch nur das zweite Spiegelelement 10 auf die, insbesondere dielektrische, Schicht 14 angeordnet werden .
Die Figuren IIA und IIB zeigen das Aufbringen des ersten Spiegelelements 9. Das erste Spiegelelement 9 dient für die p-dotierte Halbleiterschicht 12. Das erste Spiegelelement 9 kann Silber umfassen. Zusätzlich kann das erste
Spiegelelement 9 Zinkoxid aufweisen. Der Anteil des Silbers in dem ersten Spiegelelement ist vorzugsweise größer als der Anteil des Zinkoxids. Das erste Spiegelelement 9 ist der sogenannte Spiegel für die p-dotierte Halbleiterschicht 12 und kann auch ITO/Siliziumdioxid/ITO/Silber/Zinkoxid durch einen sogenannten Aushärteschritt aufweisen. Der
Schichtaufbau unterliegt folgender Funktion. Die erste ITO- Schicht dient der Stromverteilung. Das Siliziumoxid dient als erster Reflektor und soll einen Großteil des eintreffenden Lichtes reflektieren. Die zweite ITO-Schicht ist nötig, damit das Silber haftet. Silber haftet sehr schlecht auf reinem Siliziumoxid und benötigt deshalb einen sogenannten
Haftvermittler . Anschließend kann, wie in den Figuren 12A und 12B gezeigt, die dritte Maske 25 wieder entfernt werden.
Anschließend kann, wie in den Figuren 13A und 13B gezeigt, das zweite Spiegelelement 10 aufgebracht werden. Das zweite Spiegelelement 10 kann ganzflächig auf die n-dotierte
Halbleiterschicht 11 angeordnet werden. Das zweite
Spiegelelement 10 bedeckt sowohl die strukturierte erste Isolationsschicht 2 und das erste Spiegelelement 9. Das zweite Spiegelelement 10 weist vorzugsweise Zinkoxid und Silber auf. Der Anteil des Zinkoxids in dem zweiten
Spiegelelement 10 ist vorzugsweise größer als der Anteil des Silbers. Das zweite Spiegelelement 10 kann auch auf der
Oberseite des sogenannten p-Kontaktpads aufgebracht werden, ohne diesen negativ zu beeinflussen, damit kann ein
Fotostrukturierungsschritt gespart werden.
Im anschließenden Verfahrensschritt kann, wie in den Figuren 14A und 14B gezeigt, die erste und zweite Metallisierung 4, 5 aufgebracht werden. Die erste und/oder zweite Metallisierung 4, 5 werden ganzflächig auf die n-dotierte Halbleiterschicht 11 aufgebracht. Dazu können alle möglichen Techniken, wie Sputtern, PVD, PE-CVD oder Galvanisieren, verwendet werden. Im anschließenden Verfahrensschritt, wie in den Figuren 15A und 15B gezeigt, kann die erste und zweite Metallisierung 4, 5 oder die Metalle, die später die erste und zweite
Metallisierung 4, 5 bilden, chemisch-mechanisch poliert 26 (CMP) werden, sodass eine planare Oberfläche 261 erzeugt wird und die beiden Metallisierungen 4, 5 räumlich voneinander separiert werden. Als Material für die erste und zweite
Metallisierung 4, 5 können Platin, Gold, Kupfer, Aluminium und Titan verwendet werden. Die erste und zweite Metallisierung 4, 5 können mittels CMP mit einer Entfernungsrate von einigen wenigen Nanometer pro Minute bis hin zu 100 nm pro Minute und mehr entfernt werden. Im Fall der Verwendung nicht inerter Metalle wie dem Kupfer, ist darauf zu achten, den anschließenden Prozess, Abscheidung einer zweiten Isolationsschicht, einem in-situ- Reduktionschritt vorzuschalten. Dabei wird vor dem Abscheiden der Isolation ein reduzierendes Gas wie zum Beispiel
Wasserstoff oder Ammoniak in die Abscheidekämmer eingeleitet.
In dem weiteren Verfahrensschritt F) , gemäß Anspruch 1 und wie in den Figuren 16A und 16B gezeigt, kann ganzflächig eine zweite Isolationsschicht 3 zur elektrischen Isolation der ersten und zweiten Metallisierung 4, 5 aufgebracht werden. Die zweite Isolationsschicht 3 wird im Seitenquerschnitt gesehen horizontal aufgebracht.
Die zweite Isolationsschicht 3 kann die gleichen Ausführungen wie die erste Isolationsschicht 2 aufweisen. Insbesondere kann die zweite Isolationsschicht 3 als DBR ausgeformt sein mit einer alternierenden Schichtenfolge von Siliziumdioxid, Titandioxid oder Siliziumdioxid und Nioboxid.
Wenn die vertikale Isolation 2 ausreichend ist für die
Lichtreflexion und Lichtabsorption, ist dies nicht kritisch. Zudem kann ein neues Isolationsmaterial verwendet werden, wie beispielsweise Siliziumdioxid, Siliziumnitrid,
Siliziumoxicarbid, Siliziumcarbonitrid,
Organosiliziumverbindungen . Die zweite Isolationsschicht 3 kann beispielsweise mittels Sputtern, CVD, PE-CVD, ALD oder Spin-on aufgebracht werden. Anschließend kann, wie in den Figuren 17A und 17B gezeigt, eine erneute Maske 27 (vierte Maske) aufgebracht werden. Die vierte Maske 27 wird strukturiert auf die zweite
Isolationsschicht 3 angeordnet.
Wie in den Figuren 18A und 18B gezeigt, kann anschließend die zweite Isolationsschicht 3 strukturiert werden. Insbesondere wird die zweite Isolationsschicht 3 in Bereichen oberhalb benachbarter p-dotierter Halbleiterschichtenbereiche 12 strukturiert 28.
Im anschließenden Verfahrensschritt, wie in den Figuren 19A und 19B gezeigt, kann die vierte Maske 27 wieder entfernt werden .
Anschließend kann eine dritte Metallisierung 6 ganzflächig auf die Anordnung aufgebracht werden. Die dritte
Metallisierung 6 kann beispielsweise Titan, Platin, Gold, Nickel oder eine Kombination daraus aufweisen. Die dritte Metallisierung 6 dient zur Kontaktierung der n-dotierten Halbleiterschicht 11.
In einem anschließenden Verfahrensschritt, wie in den Figuren 21A und 21B gezeigt, kann eine Kontaktmetallisierung 16 aufgebracht werden. Die Kontaktmetallisierung 16 dient zur Bondpad-Metallisierung .
Die Kontaktmetallisierung 16 weist eine Schichtenfolge auf. Die Schichtenfolge kann eine Schicht, wie Titan, Nickel, Zinn, Titan-Gold oder eine Kombination daraus, aufweisen. Anschließend können eine Schicht aus Titanwolframnitrid, anschließend eine Schicht aus Gold und anschließend eine Schicht aus Platin angeordnet sein. Der Kontaktmetallisierung 16 kann ein Träger 8, insbesondere aus Silizium, nachgeordnet sein.
Im anschließenden Verfahrensschritt, wie in den Figuren 22A und 22B gezeigt, kann das Bauelement gedreht werden und der Hilfsträger 7 entfernt und der Träger 8 angeordnet werden. Der Träger 8 kann aus Silizium sein, der Hilfsträger 7 aus Saphir . In einem anschließenden Verfahrensschritt kann ein Graben 15 innerhalb der n-dotierten Halbleiterschicht 11, wie in den Figuren 23A und 23B gezeigt, eingebracht werden. Insbesondere erstreckt sich der Graben 15 durch die gesamte n-dotierte Halbleiterschicht 11 bis zur p-dotierten Halbleiterschicht 12.
Im anschließenden Verfahrensschritt, wie in den Figuren 24A und 24B gezeigt, kann die n-dotierte Halbleiterschicht 11 aufgeraut 17 werden. Als Schlussschicht kann eine
Passivierungsschicht 18 aufgebracht werden. Die
Passivierungsschicht kann beispielsweise aus Siliziumdioxid, Aluminiumdioxid, aus einem anderen optisch transparenten Material oder einer Kombination unterschiedlicher Materialien geformt sein oder daraus bestehen.
Anschließend kann, wie in den Figuren 25A und 25B gezeigt, eine Öffnung 29 bis zur p-dotierten Halbleiterschicht 12 in die Passivierungsschicht 18 eingebracht werden. Diese Öffnung dient zur Kontaktierung der p-dotierten Halbleiterschicht 12.
In einem anschließenden Verfahrensschritt, wie in den Figuren 26A und 26B gezeigt, kann als Kontaktpad eine Metallisierung 30 in die Öffnung eingebracht werden. Anschließend wird der verbleibende Lack des Lithographieschrittes mit Hilfe eines plasmabasiertem oder eines nasschemisch basiertem Prozesses in einem sogenannten Lift Off-Prozess (LOP) entfernt. Insbesondere sind die in den Figuren 1A bis 26B angegebenen Prozessschritte in der hier angegebenen Reihenfolge
durchzuführen. Alternativ können einzelne Prozessschritte auch weggelassen werden oder die Reihenfolge vertauscht werden .
Die Erfinder haben erkannt, dass das hier beschriebene
Verfahren verschiedenartige neue Prozessschritte aufweist. Das Verfahren weist einen Prozessschritt des chemisch¬ mechanischen Polierens auf. Damit kann eine vertikale erste Isolationsschicht 2 erzeugt werden, die zur Separierung der ersten und zweiten Metallisierung 4, 5 dient. Zudem kann das CMP beendet werden, wenn die beiden Metallisierungen 4, 5 voneinander getrennt sind. In einem früheren Prozessschritt kann zudem ein Mesagraben erzeugt werden. Um eine Beschädigung der p-dotierten
Halbleiterschicht zu verhindern, wird eine, insbesondere dielektrische, Schicht als Schutzschicht auf die p-dotierte Halbleiterschicht angeordnet, die später wieder entfernt werden kann. In dem hier beschriebenen Verfahren ist die, insbesondere dielektrische, Schicht weiterhin im Bauelement, kann aber alternativ auch wieder entfernt werden.
Die Spiegelelemente können vollständig oder teilweise aufgebracht werden. Die Spiegelelemente können Silber und/oder Zinkoxid oder ITO und/oder Siliziumdioxid oder andere nach der Mesaätzung dielektrische Materialien
aufweisen. Die, insbesondere dielektrische, Schicht oder Isolationsschicht können Materialien aufweisen, die eine ausreichende Isolierung aufweisen und zudem die
Lichtabsorption reduzieren. Bevorzugt kann ein DBR verwendet werden, der eine Kombination aus wiederholenden Einheiten von Schichten aus Siliziumdioxid mit Titandioxid, Nioboxid,
Tantaloxid oder Magnesiumfluorid aufweist. Zudem können die Isolationsschichten auch aus Einzelschichten, wie
Siliziumdioxid, geformt sein. Nach Aufbringen der,
insbesondere dielektrischen, Schicht kann eine
Plasmastrukturierung erfolgen, um in einem späteren
Verfahrensschritt die erste und zweite Metallisierung
gleichzeitig aufbringen zu können. In diesem Schritt wird die horizontale Isolationsschicht strukturiert, um eine vertikale Trennung zwischen dem p-Spreader und der n-VIA herzustellen. Die Strukturierung kann unterschiedlich erfolgen. Es kann eine nachträgliche Strukturierung des ersten und zweiten Spiegelelements erfolgen. Die Abscheidung des Spiegels (für p-GaN und n-GaN) kann in unterschiedlicher Form stattfinden. In Abhängigkeit des jeweiligen Materials sind folgende
Szenarien denkbar. Der p-GaN-Spiegel wird zuerst und
vollständig abgeschieden. Der p-GaN-Spiegel wird zuerst aber unvollständig abgeschieden. Das ist möglich, wenn das
Material der letzten Schicht das gleiche ist was in der ersten Schicht des n-Spiegels verwendet wird. Alternativ kann aber auch der n-GaN-Spiegel zuerst abgeschieden werden. Hier gilt das Gleiche wie beim p-GaN-Spiegel angegeben. Falls die letzte Schicht mit der ersten Schicht des Folgeschrittes (p- GaN-Spiegel) identisch hinsichtlich Material ist, kann der Spiegel unvollständig abgeschieden werden. Je nach
Spiegelmaterial sind die Abfolge und die Materialkombination sehr flexibel. Die Metallisierung kann mittels Sputtern oder PVD oder PE-CVD oder anderen Methoden, wie Galvanisieren, aufgebracht werden. Als Metallisierung können Gold, Silber oder Kupfer oder
Legierungen davon verwendet werden. Die Metallisierungen werden insbesondere nach dem CMP-Schritt, das zu einer elektrischen Separierung der ersten und zweiten
Metallisierung und zur Planarisierung des Wafers führt, erzeugt. Das CMP sollte spätestens an dem Schritt gestoppt werden, an der die vertikale Isolierung angeordnet ist.
Nach Erfolgen des CMP kann die zweite Isolationsschicht horizontal aufgebracht werden. Das Aufbringen kann
beispielsweise mittels CVD, Sputtering, PE-CVD oder Spin on, ALD erfolgen. Die zweite Isolationsschicht kann ein Material aus Siliziumdioxid, Siliziumnitrid aufweisen und kann auch als DBR ausgeformt sein. Nachdem die zweite Isolationsschicht aufgebracht ist, kann eine Öffnung im Bereich des "n"
erfolgen. Dafür kann ein Fotoprozess zur Strukturierung genutzt werden, wobei diese Fotomaske in anschließenden
Prozessschritten wieder entfernt werden. Es können jegliche Metalle, wie beispielsweise Gold und Silber, als
Metallisierung verwendet werden. Gewöhnlich wird ein
Combometall verwendet, auf den aber hier durch Verwendung eines DBR verzichtet werden kann. Dies spart weitere
Prozessschritte und Kosten. Das Halbleiterbauelement kann anschließend mit weiteren Prozessschritten, die dem Fachmann bekannt sind, behandelt werden. Beispielsweise Flipping, Laser Lift Off (LLO) , Oberflächenaufrauung, Einfügen von Mesagräben, Passivierung, Kontaktstrukturierung und
Metallisierung. Die Figuren 27A bis 52 zeigen ein Verfahren zur Herstellung eines optoelektronischen Bauelements gemäß eines
Vergleichsbeispiels . Die Figuren 27A und 27B zeigen das Bereitstellen einer
Halbleiterschichtenfolge aufweisend eine p-dotierte
Halbleiterschicht 12, eine n-dotierte Halbleiterschicht 11, eine aktive Schicht (hier nicht gezeigt) auf einem
Hilfsträger 7, der beispielsweise aus Saphir geformt ist.
Anschließend kann eine Fotostrukturierung mit einer ersten Maske 19, wie in den Figuren 28A und 28B gezeigt, erfolgen. Dabei kann anschließend, wie in den Figuren 29A und 29B gezeigt, ein erstes Spiegelelement 9 in Bereichen, die nicht von der ersten Maske 19 auf der p-dotierten Halbleiterschicht 12 bedeckt sind, aufgebracht werden.
Im anschließenden Verfahrensschritt kann, wie in den Figuren 30A und 30B gezeigt, die erste Maske 19 mittels
Abhebeverfahren, wie Resist Strip oder nasschemischem Lift Off, entfernt werden.
Anschließend kann, wie in den Figuren 31A und 31B gezeigt, eine zweite Fotomaske 23 aufgebracht werden. Die zweite
Fotomaske 23 soll zur Erzeugung der ersten Metallisierung 4 (p-Metallisierung) dienen.
Die Figuren 32A und 32B zeigen das Aufbringen der ersten Metallisierung 4, die insbesondere Platin, Gold und Titan umfassen kann. Die erste Metallisierung 4 wird zwischen der zweiten Maske 23 auf dem ersten Spiegelelement 9 aufgebracht. In einem anschließenden Verfahrensschritt, wie in den Figuren 33A und 33B gezeigt, kann die zweite Maske 23 mittels
Abhebeverfahren, wie Resist Strip und nasschemischem Lift Off, entfernt werden.
Anschließend kann, wie in den Figuren 34A und 34B gezeigt, eine erste Isolationsschicht 2 ganzflächig auf die p-dotierte Halbleiterschicht 12 aufgebracht werden. Die erste
Isolationsschicht 2 entspricht hier typischerweise einer Doppelschicht bestehend aus zwei Isolationsmaterialien, wie Siliziumoxid und Siliziumnitrid.
Anschließend kann ein nächster Fotostrukturierungsschritt erfolgen. Dazu kann, wie in den Figuren 35A und 35B gezeigt, eine weitere dritte Maske 25 aufgebracht werden.
Anschließend können die Bereiche, die nicht von der dritten Fotomaske 25 bedeckt und in den Figuren 36A und 36B gezeigt sind, entfernt werden. Es wird daher die p-dotierte
Halbleiterschicht 12 und die n-dotierte Halbleiterschicht 11 mittels Plasmaätzung freigelegt. Anschließend kann die dritte Maske 25 mittels Abhebeverfahren, wie Resist Strip oder nasschemischem Lift Off, entfernt werden (siehe Figuren 37A und 37B) .
Die Figur 37C zeigt eine Draufsicht auf ein
optoelektronisches Bauelement gemäß eines
Vergleichsbeispiels. In diesem Fall sind die Öffnungen, die durch die Strukturierung erzeugt sind, ringförmig ausgeformt.
Im Gegensatz zu dem Verfahren gemäß der Ausführungsform weisen die hier beschriebenen Öffnungen keinen Kern der
Isolationsschicht 101 auf. Anschließend kann eine zweite Isolationsschicht 3 ganzflächig, wie in den Figuren 38A und 38B gezeigt,
aufgebracht werden. Die zweite Isolationsschicht 3 kann mehrschichtig aus drei Schichtenpaaren aus SiN und S1O2 sein.
In den Figuren 39A und 39B ist gezeigt, dass anschließend ein weiterer Fotostrukturierungsschritt erfolgt. Dazu kann eine vierte Fotomaske 27 aufgebracht werden. Diese dient zur
Erzeugung des zweiten Spiegelelements 10 für die n-dotierte Halbleiterschicht 11.
Die Figuren 40A und 40B zeigen den Strukturierungsschritt mittels Ätzung und die Figuren 41A und 41B das Aufbringen des zweiten Spiegelelements 10 in die zuvor strukturierten
Bereiche.
Das zweite Spiegelelement 10 kann beispielsweise aus Zinkoxid und Silber geformt sein. Anschließend kann, wie in den Figuren 42A und 42B gezeigt, die vierte Maske 27 wieder entfernt werden.
Anschließend kann, wie in den Figuren 43A und 43B gezeigt, ein weiterer Fotostrukturierungsschritt mittels einer fünften Maske 31 erfolgen. Dieser Strukturierungsschritt dient zum
Aufbringen eines sogenannten Combospiegels 32 (siehe Figuren 44A und 44B) .
Der Combospiegel 32 kann beispielsweise aus Titan, Silber, Platin und/oder Titan sein. Der Combospiegel 32 wird in die zuvor strukturierten Bereiche auf das zweite Spiegelelement 10 aufgebracht. Anschließend kann die fünfte Maske, wie in den Figuren 45A und 45B gezeigt, mittels Abhebeverfahren, wie Resist Strip oder nasschemischem Lift Off, entfernt werden. In einem anschließenden Verfahrensschritt, wie in den Figuren 46A und 46B gezeigt, kann die dritte Metallisierung 6 zur Kontaktierung der n-dotierten Halbleiterschicht 11
ganzflächig aufgebracht werden. Die dritte Metallisierung 6 kann Titan, Platin, Gold und Nickel aufweisen.
Anschließend kann die Kontaktmetallisierung 16, wie es bereits zu dem Verfahren gemäß des Ausführungsbeispiels beschrieben und auf das sich hier zurückbezogen wird, aufgebracht werden.
Auch der Träger 8 kann anschließend aufgebracht und der Hilfsträger 7 entfernt werden. Der Träger 8 kann aus Silizium sein (siehe Figuren 47A bis 48B) . Die Figuren 49A und 49B zeigen das Einbringen oder Ätzen eines Mesagrabens 15 innerhalb der n-dotierten
Halbleiterschicht 11 analog dem Verfahren, wie es gemäß des Ausführungsbeispiels beschrieben wurde. Anschließend kann, wie in den Figuren 50A und 50B gezeigt, die n-dotierte Halbleiterschicht 11 aufgeraut 17 werden und eine Passivierungsschicht 18 aufgebracht werden. Die
Passivierungsschicht 18 kann wieder geöffnet werden (Figur 51), um ein Kontaktpad 30 (Figur 52) einzubringen.
Es resultiert ein Bauelement, das auch als sogenannter UX3- Chip bekannt ist. Im Vergleich zu dem hier beschriebenen Verfahren gemäß einer Ausführungsform erfolgt hier kein chemisch-mechanisches Polieren. Zudem wird die erste
Metallisierung und zweite Metallisierung auch nicht in einem Schritt, insbesondere zeitlich gleichzeitig, aufgebracht. Gemäß zumindest einer Ausführungsform weisen die erste
Metallisierung und die zweite Metallisierung 4, 5 das gleiche Material oder die gleiche Materialzusammensetzung auf. Zudem kann das hier beschriebene Bauelement eine doppelringförmig ausgeformte strukturierte Isolationsschicht aufweisen, die einen Kern der ersten Isolationsschicht aufweist, wobei die zweite Metallisierung 5 den Kern der ersten Isolationsschicht 102 ringförmig umgibt.
Die in Verbindung mit den Figuren beschriebenen
Ausführungsbeispiele und deren Merkmale können gemäß weiterer Ausführungsbeispiele auch miteinander kombiniert werden, auch wenn solche Kombinationen nicht explizit in den Figuren gezeigt sind. Weiterhin können die in Verbindung mit den Figuren beschriebenen Ausführungsbeispiele zusätzliche oder alternative Merkmale gemäß der Beschreibung im allgemeinen Teil aufweisen.
Die Erfindung ist nicht durch die Beschreibung anhand der Ausführungsbeispiele auf diese beschränkt. Vielmehr umfasst die Erfindung jedes neue Merkmal sowie jede Kombination von
Merkmalen, was insbesondere jede Kombination von Merkmalen in den Patentansprüchen beinhaltet, auch wenn dieses Merkmal oder diese Kombination selbst nicht explizit in den
Patentansprüchen oder Ausführungsbeispielen angegeben ist.
Diese Patentanmeldung beansprucht die Priorität der deutschen Patentanmeldung 10 2017 117 414.1, deren Offenbarungsgehalt hiermit durch Rückbezug aufgenommen wird. Bezugs zeichenliste
100 optoelektronisches Bauelement
1 Halbleiterschichtenfolge
11 n-dotierte Halbleiterschicht
12 p-dotierte Halbleiterschicht
13 aktive Schicht
2 erste Isolationsschicht
21 erste Schicht der ersten Isolationsschicht 22 zweite Schicht der zweiten Isolationsschicht
101 Seitenwände der ersten Isolationsschicht
102 Kern der ersten Isolationsschicht
3 zweite Isolationsschicht
4 erste Metallisierung (p-Metallisierung) 5 zweite Metallisierung (n-Metallisierung)
6 dritte Metallisierung
7 Hilfsträger
8 Träger
9 erstes Spiegelelement
10 zweites Spiegelelement
14 insbesondere dielektrische Schicht
15 Graben
16 Kontaktmetallisierung
17 Aufrauung
18 Passivierungsschicht
19 erste Maske
20 erste Strukturierung
23 zweite Maske
24 zweite Strukturierung
25 dritte Maske
26 CMP (chemisch-mechanisches Polieren)
261 planare Oberfläche
27 vierte Maske 28 vierte Strukturierung
29 Strukturierung
31 fünfte Maske
32 Combospiegel
33 Durchbrüche
330 Seitenwände
30 Pad-Metallisierung
34 doppelringförmig
35 ringförmig
36 Durchbrüche

Claims

Patentansprüche
1. Verfahren zur Herstellung eines optoelektronischen
Bauelements (100) mit den Schritten:
A) Bereitstellen einer Halbleiterschichtenfolge (1) auf einen Hilfsträger (7), wobei die Halbleiterschichtenfolge (1) mindestens eine n-dotierte Halbleiterschicht (11), mindestens eine p-dotierte Halbleiterschicht (12) und eine zwischen den p- und n-dotierten Halbleiterschichten (11, 12) angeordnete aktive Schicht (13) aufweist,
B) Aufbringen einer ersten Isolationsschicht (2) ganzflächig auf die n-dotierte Halbleiterschicht (11),
C) Strukturieren der ersten Isolationsschicht (11),
D) Aufbringen einer ersten Metallisierung (4) zur
Kontaktierung der p-dotierten Halbleiterschicht (12) und einer zweiten Metallisierung (5) zur Kontaktierung der n- dotierten Halbleiterschicht (11) ganzflächig auf die n- dotierte Halbleiterschicht (11), so dass die erste und zweite Metallisierung (4, 5) miteinander verbunden sind,
E) chemisch-mechanisches Polieren der ersten und der zweiten Metallisierung (4, 5), so dass eine planare Oberfläche (261) erzeugt wird und die beiden Metallisierungen (4, 5) räumlich voneinander separiert werden, und
F) Aufbringen einer zweiten Isolationsschicht (3) zur
elektrischen Isolation der ersten und zweiten Metallisierung (4, 5) und anschließendes Strukturieren der zweiten
Isolationsschicht (3) .
2. Verfahren nach Anspruch 1,
wobei die erste Metallisierung (4) und die zweite
Metallisierung (5) gleichzeitig erzeugt werden.
3. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt A) und vor Schritt B) der Schritt AI) erfolgt :
AI) Aufbringen einer, insbesondere dielektrischen, Schicht (14) auf die p-dotierte Halbleiterschicht (12).
4. Verfahren nach Anspruch 3,
wobei nach Schritt AI) und vor Schritt B) der Schritt A2) erfolgt :
A2) Strukturieren der p-dotierten Halbleiterschicht (12), so dass die n-dotierte Halbleiterschicht (11) freigelegt wird, wobei das Freilegen der n-dotierten Halbleiterschicht (11) mittels einer ersten Maske (19) und Plasmaätzen erfolgt, wobei optional die erste Maske (19) anschließend mittels einem Abhebeverfahren entfernt wird.
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und/oder zweite Isolationsschicht (2, 3) als distributiver Bragg-Reflektor mit einer alternierenden
Schichtenfolge (21, 22) aus Siliziumdioxid und Titandioxid oder Siliziumdioxid und Nioboxid aufgebracht wird.
6. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Strukturieren der ersten Isolationsschicht (2) im Schritt C) zwischen benachbarter strukturierter Bereiche der p-dotierten Halbleiterschicht (12) erfolgt, wobei die erste
Isolationsschicht (2) ringförmig strukturiert wird oder wobei die erste Isolationsschicht (2) doppelringförmig strukturiert wird, so dass ein Kern der ersten Isolationsschicht (102) erzeugt wird, der von der zweiten Metallisierung (5)
ringförmig umgeben wird.
7. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt C) ein erstes Spiegelelement (9) für die p-dotierte Halbleiterschicht (12) und/oder ein zweites
Spiegelelement (10) für die n-dotierte Halbleiterschicht (11) aufgebracht wird, wobei zuerst das erste Spiegelelement (9) und anschließend das zweite Spiegelelement (10) oder
umgekehrt auf die strukturierten Bereiche der p-dotierten Halbleiterschicht (12) aufgebracht werden.
8. Verfahren nach Anspruch 7,
wobei das erste Spiegelelement (9) Silber und Zinkoxid umfasst, wobei der Anteil des Silbers in dem ersten
Spiegelelement (9) größer ist als der Anteil des Zinkoxids oder wobei das zweite Spiegelelement (10) Silber und Zinkoxid umfasst, wobei der Anteil des Silbers in dem zweiten
Spiegelelement (10) kleiner ist als der Anteil des Zinkoxids.
9. Verfahren nach einem der vorhergehenden Ansprüche,
wobei das zweite Spiegelelement (10) ganzflächig auf die n- dotierte Halbleiterschicht (11) aufgebracht wird.
10. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste und/oder zweite Metallisierung (4, 5) mittels Sputtern, PVD, PE-CVD, Galvanisieren aufgebracht wird
und/oder wobei die erste und/oder zweite Metallisierung (4, 5) Platin, Gold und Titan umfasst.
11. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt F) ein Schritt G) erfolgt:
G) Aufbringen einer dritten Metallisierung (6) und/oder wobei nach Schritt G) ein Schritt H) erfolgt:
H) Aufbringen einer Kontaktmetallisierung (16).
12. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt H) ein Schritt I) erfolgt:
I) Umbonden der im Schritt H) erzeugten Anordnung auf einen
Träger (8), wobei der Träger (8) Silizium aufweist.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt I) ein Schritt J) erfolgt:
J) Einbringen eines Grabens (15) zumindest in die eine n- dotierte Halbleiterschicht (11).
14. Verfahren nach einem der vorhergehenden Ansprüche, wobei nach Schritt J) ein Schritt K) erfolgt:
K) Aufrauen der Halbleiterschichtenfolge (1) auf der dem Träger (8) gegenüberliegenden Seite und Aufbringen einer Passivierungsschicht (18) auf die n-dotierte
Halbleiterschicht (11).
15. Optoelektronisches Bauelement aufweisend
- eine Halbleiterschichtenfolge (1), wobei die
Halbleiterschichtenfolge (1) mindestens eine n-dotierte
Halbleiterschicht (11), mindestens eine p-dotierte
Halbleiterschicht (12) und eine zwischen den p- und n- dotierten Halbleiterschichten (11, 12) angeordnete aktive Schicht (13) aufweist,
- eine Vielzahl von Durchbrüchen (33) , die sich durch die p- dotierte Halbleiterschicht (12) zur n-dotierten
Halbleiterschicht (11) erstrecken, wobei die Durchbrüche (33) in Draufsicht gesehen doppelringförmig ausgeformt sind und im Seitenquerschnitt gesehen zumindest bereichsweise lateral zur p-dotierten Halbleiterschicht (12) angeordnet sind, wobei die Durchbrüche (33) Seitenwände (330) aufweisen, die von einer ersten Isolationsschicht (2) bedeckt sind, wobei innerhalb der Durchbrüche (33) ein Kern der ersten Isolationsschicht (102) angeordnet ist, wobei im Seitenquerschnitt gesehen zwischen dem Kern der ersten Isolationsschicht (102) und der die Seitenwände der Durchbrüche (330) bedeckenden ersten Isolationsschicht (2) eine zweite Metallisierung (5) zur Kontaktierung der n-dotierten Halbleiterschicht (11)
angeordnet ist, die in Draufsicht gesehen den Kern der ersten Isolationsschicht (102) ringförmig umgibt.
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